KR20230165162A - Semiconductor device - Google Patents

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KR20230165162A
KR20230165162A KR1020230159322A KR20230159322A KR20230165162A KR 20230165162 A KR20230165162 A KR 20230165162A KR 1020230159322 A KR1020230159322 A KR 1020230159322A KR 20230159322 A KR20230159322 A KR 20230159322A KR 20230165162 A KR20230165162 A KR 20230165162A
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변성재
김시년
이주호
이원석
하대원
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 기판; 상기 기판 상에 배치되고, 제1 활성 층 및 상기 제1 활성 층 상의 제2 활성 층을 포함하는 활성 영역; 상기 활성 영역을 가로지르는 게이트 트렌치, 상기 게이트 트렌치는 상기 제1 활성 층 내의 하부 영역 및 상기 제2 활성 층을 관통하는 상부 영역을 포함하고; 상기 게이트 트렌치의 상기 하부 영역 내에 배치되는 제1 게이트 전극; 상기 게이트 트렌치의 상기 상부 영역 내에 배치되는 제2 게이트 전극; 상기 제1 게이트 전극과 상기 제1 활성 층 사이에 배치되는 제1 게이트 유전체 층; 및 상기 제2 게이트 전극과 상기 제2 활성 층 사이에 배치되는 제2 게이트 유전체 층을 포함하되, 상기 제1 게이트 유전체 층은 상기 제2 게이트 유전체 층과 접촉하고, 상기 제2 활성 층의 물질은 상기 제1 활성 층의 물질과 다를 수 있다. A semiconductor device according to an embodiment of the present invention includes a substrate; an active region disposed on the substrate and including a first active layer and a second active layer on the first active layer; a gate trench crossing the active region, the gate trench including a lower region within the first active layer and an upper region penetrating the second active layer; a first gate electrode disposed within the lower region of the gate trench; a second gate electrode disposed within the upper region of the gate trench; a first gate dielectric layer disposed between the first gate electrode and the first active layer; and a second gate dielectric layer disposed between the second gate electrode and the second active layer, wherein the first gate dielectric layer is in contact with the second gate dielectric layer, and the material of the second active layer is The material may be different from that of the first active layer.

Description

반도체 소자{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자에 관한 것이다.The present invention relates to semiconductor devices.

반도체 소자를 구성하는 요소들의 크기를 축소하고 성능을 개선하기 위한 연구가 진행되고 있다. 예를 들어, 디램(DRAM)에서, 크기가 축소된 구성요소들(elements)을 신뢰성 있고 안정적으로 형성하기 위한 연구가 진행되고 있다.Research is underway to reduce the size and improve the performance of the elements that make up semiconductor devices. For example, in DRAM, research is underway to reliably and stably form elements of reduced size.

본 발명이 이루고자 하는 기술적 과제들 중 하나는, 공정 난이도가 감소되고 신뢰성이 향상된 반도체 소자를 제공하는데 있다.One of the technical tasks to be achieved by the present invention is to provide a semiconductor device with reduced process difficulty and improved reliability.

예시적인 실시예들에 따른 반도체 소자는, 기판; 상기 기판 상에 배치되고, 제1 활성 층 및 상기 제1 활성 층 상의 제2 활성 층을 포함하는 활성 영역; 상기 활성 영역을 가로지르는 게이트 트렌치, 상기 게이트 트렌치는 상기 제1 활성 층 내의 하부 영역 및 상기 제2 활성 층을 관통하는 상부 영역을 포함하고; 상기 게이트 트렌치의 상기 하부 영역 내에 배치되는 제1 게이트 전극; 상기 게이트 트렌치의 상기 상부 영역 내에 배치되는 제2 게이트 전극; 상기 제1 게이트 전극과 상기 제1 활성 층 사이에 배치되는 제1 게이트 유전체 층; 및 상기 제2 게이트 전극과 상기 제2 활성 층 사이에 배치되는 제2 게이트 유전체 층을 포함하되, 상기 제1 게이트 유전체 층은 상기 제2 게이트 유전체 층과 접촉하고, 상기 제2 활성 층의 물질은 상기 제1 활성 층의 물질과 다를 수 있다.A semiconductor device according to example embodiments includes a substrate; an active region disposed on the substrate and including a first active layer and a second active layer on the first active layer; a gate trench crossing the active region, the gate trench including a lower region within the first active layer and an upper region penetrating the second active layer; a first gate electrode disposed within the lower region of the gate trench; a second gate electrode disposed within the upper region of the gate trench; a first gate dielectric layer disposed between the first gate electrode and the first active layer; and a second gate dielectric layer disposed between the second gate electrode and the second active layer, wherein the first gate dielectric layer is in contact with the second gate dielectric layer, and the material of the second active layer is The material may be different from that of the first active layer.

활성 영역이 제1 활성 층 및 제1 활성 층 상에서 제1 활성 층과 다른 물질을 포함하는 제2 활성층을 포함하여, 공정 난이도(예를 들면, 게이트 트렌치의 형성 과정)가 감소되고, 신뢰성이 향상(예를 들면, GIDL(Gate Induced Drain Leakage) 현상 감소)된 반도체 소자를 제공할 수 있다.The active region includes a first active layer and a second active layer on the first active layer comprising a different material from the first active layer, which reduces process difficulty (e.g., the process of forming the gate trench) and improves reliability. A semiconductor device with reduced gate induced drain leakage (GIDL) phenomenon can be provided.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and beneficial advantages and effects of the present invention are not limited to the above-described content, and may be more easily understood through description of specific embodiments of the present invention.

도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 3a 내지 도 3b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 4 내지 도 13은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.1 is a plan view illustrating a semiconductor device according to example embodiments.
2 is a cross-sectional view illustrating a semiconductor device according to example embodiments.
3A to 3B are cross-sectional views showing semiconductor devices according to example embodiments.
4 to 13 are diagrams showing a process sequence to explain a method of manufacturing a semiconductor device according to example embodiments.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '아래', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.Hereinafter, embodiments of the present invention will be described with reference to the attached drawings. Hereinafter, terms such as 'top', 'top', 'upper surface', 'bottom', 'bottom', 'bottom', 'side', etc. are based on the drawings, unless otherwise indicated by reference numerals. It can be understood as referring to .

도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다. 도 2는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이며, 도 1의 반도체 소자를 절단선 Ⅰ-Ⅰ'을 따라서 절단한 단면의 일부분을 도시한다. 설명의 편의를 위하여, 도 1은 반도체 소자의 일부 구성요소만을 도시하였다.1 is a plan view illustrating a semiconductor device according to example embodiments. FIG. 2 is a cross-sectional view showing a semiconductor device according to example embodiments, and shows a portion of a cross section of the semiconductor device of FIG. 1 taken along the cutting line I-I'. For convenience of explanation, Figure 1 shows only some components of a semiconductor device.

도 1 내지 도 2를 참조하면, 반도체 소자(100)는 기판(101), 소자 분리 영역(110), 활성 영역(120), 게이트 구조물(160), 절연성 펜스(170), 콘택 구조물(180)을 포함할 수 있다. 활성 영역(120)은 제1 활성 층(122) 및 제2 활성 층(124)을 포함할 수 있고, 게이트 구조물(160)은 제1 게이트 유전체 층(161), 제1 게이트 전극(162), 제2 게이트 유전체 층(163), 제2 게이트 전극(164), 및 절연성 캐핑 패턴(165)을 포함할 수 있다. 도 1 내지 도 2의 반도체 소자(100)는 셀 영역, 인터페이스 영역 및 주변 회로 영역을 포함할 수 있다. 주변 회로 영역은 셀 영역을 둘러싸도록 배치될 수 있으며, 인터페이스 영역은 셀 영역과 주변 회로 영역 사이에 배치될 수 있다. 반도체 소자(100)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)에 적용될 수 있으나, 이에 한정되는 것은 아니다. 셀 영역은 DRAM 소자의 메모리 셀이 배치되는 영역을 지칭할 수 있으며, 인터페이스 영역은 로우 디코더 및 센스 앰프 등이 배치되는 주변 회로 영역과 셀 영역 사이의 영역을 의미할 수 있다.1 and 2, the semiconductor device 100 includes a substrate 101, a device isolation region 110, an active region 120, a gate structure 160, an insulating fence 170, and a contact structure 180. may include. The active region 120 may include a first active layer 122 and a second active layer 124, and the gate structure 160 may include a first gate dielectric layer 161, a first gate electrode 162, It may include a second gate dielectric layer 163, a second gate electrode 164, and an insulating capping pattern 165. The semiconductor device 100 of FIGS. 1 and 2 may include a cell region, an interface region, and a peripheral circuit region. The peripheral circuit area may be arranged to surround the cell area, and the interface area may be arranged between the cell area and the peripheral circuit area. The semiconductor device 100 may be applied to, for example, a cell array of Dynamic Random Access Memory (DRAM), but is not limited thereto. The cell area may refer to an area where memory cells of a DRAM device are placed, and the interface area may refer to an area between the cell area and a peripheral circuit area where a row decoder, a sense amplifier, etc. are placed.

기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수 있다. 상기 기판(101)은 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 상기 기판(101)은 실리콘, 실리콘 카바이드, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함하는 기판일 수 있다. 예를 들어, 상기 기판(101)은 실리콘 물질, 예를 들어 단결정 실리콘 물질을 포함하는 단결정 실리콘 기판일 수 있다.The substrate 101 may be provided as a bulk wafer, an epitaxial layer, a silicon on insulator (SOI) layer, or a semiconductor on insulator (SeOI) layer. The substrate 101 may include a group IV semiconductor, a group III-V compound semiconductor, or a group II-VI compound semiconductor. For example, the substrate 101 may be a substrate containing at least one of silicon, silicon carbide, germanium, or silicon-germanium. For example, the substrate 101 may be a silicon material, for example, a single crystal silicon substrate including a single crystal silicon material.

소자 분리 영역(110)은 활성 영역(120) 중 제1 활성 층(122)을 한정하는 얕은 소자 분리 트렌치 아이솔레이션(STI, shallow trench isolation)일 수 있다. 소자 분리 영역(110)은 기판(101)의 상면으로부터 아래로 연장되는 절연층일 수 있으며, 활성 영역(120) 중 제1 활성 층(121)을 정의할 수 있다. 소자 분리 영역(110)은 단일층 또는 복수의 층으로 이루어질 수 있다. 소자 분리 영역(110)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함하는 절연성 물질로 형성될 수 있다.The device isolation region 110 may be a shallow device isolation trench isolation (STI) that defines the first active layer 122 of the active region 120 . The device isolation region 110 may be an insulating layer extending downward from the top surface of the substrate 101 and may define the first active layer 121 of the active region 120 . The device isolation region 110 may be made of a single layer or multiple layers. The device isolation region 110 may be formed of an insulating material containing at least one of silicon oxide and silicon nitride.

활성 영역(120) 제1 활성 층(121) 및 제1 활성 층(121) 상의 제2 활성 층(122)을 포함할 수 있다. 평면도에서, 활성 영역(120)은 단축 및 장축을 갖는 바 형상을 가질 수 있으며, X 방향 및 Y 방향에 대해 경사진 방향으로 연장될 수 있다. 예를 들면, 활성 영역(120)은 XY 평면 상에서 X 방향 및 Y 방향과 교차하는 제1 방향(D)으로 연장되는 바 모양일 수 있다. 제1 활성 층(121)은 기판(101)으로부터 수직 방향(예를 들면, Z 방향)으로 돌출된 모양일 수 있고, 제1 방향(예를 들면, D 방향)으로 연장되는 바 모양일 수 있다.The active region 120 may include a first active layer 121 and a second active layer 122 on the first active layer 121 . In plan view, the active area 120 may have a bar shape with a minor axis and a major axis and may extend in a direction inclined to the X and Y directions. For example, the active area 120 may have a bar shape extending in a first direction (D) that intersects the X and Y directions on the XY plane. The first active layer 121 may have a shape that protrudes from the substrate 101 in a vertical direction (e.g., Z direction) and may have a bar shape extending in a first direction (e.g., D direction). .

제1 활성 층(122)은 인접하는 기판(101)의 영역과 실질적으로 동일한 반도체 물질, 예를 들어, 단결정 실리콘으로 구성될 수 있다. 따라서, 상기 제1 활성 층(122)은 반도체 영역 또는 단결정 실리콘 영역으로 지칭될 수도 있다. 설명 방법에 따라, 제1 활성 층(122)은 기판(101)에 포함되는 구성으로 설명할 수 있고, 제1 활성 층(122)은 소자 분리 영역(110)으로부터 돌출되는 핀(fin) 모양일 수 있다. 즉, 기판(101)의 상단은 제1 활성 층(122)의 상단일 수 있다.The first active layer 122 may be made of a semiconductor material substantially the same as that of the adjacent area of the substrate 101, for example, single crystal silicon. Accordingly, the first active layer 122 may also be referred to as a semiconductor region or a single crystal silicon region. Depending on the explanation method, the first active layer 122 may be described as being included in the substrate 101, and the first active layer 122 may be shaped like a fin protruding from the device isolation region 110. You can. That is, the top of the substrate 101 may be the top of the first active layer 122.

제2 활성 층(124)의 물질은 제1 활성 층(122)의 물질과 다를 수 있다. 제2 활성 층(124)은 산화물 반도체를 포함할 수 있다. 실시예에 따라, 제2 활성 층(124)은 ZTO(zinc tin oxide), IZO(indium zinc oxide), ZnOx(zinc oxide), IGZO(indium gallium zinc oxide), IGSO(indium gallium silicon oxide), 인듐 산화물(InOx, In2O3), SnO2(tin oxide), TiOx(titanium oxide), ZnxOyNz(zinc oxide nitride), MgxZnyOz(magnesium zinc oxide), InxZnyOa(indium zinc oxide), InxGayZnzOa(indium gallium zinc oxide), ZrxInyZnzOa(zirconium indium zinc oxide), HfxInyZnzOa(hafnium indium zinc oxide), SnxInyZnzOa(tin indium zinc oxide), AlxSnyInzZnaOd (aluminum tin indium zinc oxide), SixInyZnzOa (silicon indium zinc oxide), ZnxSnyOz (zinc tin oxide), AlxZnySnzOa (aluminum zinc tin oxide), GaxZnySnzOa (gallium zinc tin oxide), ZrxZnySnzOa (zirconium zinc tin oxide), 및 InGaSiO (indium gallium silicon oxide) 중 적어도 하나의 물질 또는 이와 유사한 물질을 포함할 수 있다. 일 실시예에서, 제2 활성 층(124)은 IGZO(indium gallium zinc oxide)의 물질 층으로 형성될 수 있다. 제2 활성 층의 일부는 소스/드레인 영역으로 제공될 수 있다. 예를 들면, 하나의 활성 영역(120)에 대하여 두 개의 게이트 구조물(160)이 하나의 활성 영역(120)을 가로지를 수 있으며, 드레인 영역은 두 게이트 구조물(160) 사이에 형성될 수 있고, 소스 영역은 두 개의 게이트 구조물(160)에 대하여 드레인 영역과 반대되는 영역들에 형성될 수 있다.The material of the second active layer 124 may be different from the material of the first active layer 122 . The second active layer 124 may include an oxide semiconductor. Depending on the embodiment, the second active layer 124 may include zinc tin oxide (ZTO), indium zinc oxide (IZO), zinc oxide (ZnO x ), indium gallium zinc oxide (IGZO), indium gallium silicon oxide (IGSO), Indium oxide (InO x , In 2 O 3 ) , SnO 2 (tin oxide) , TiO x (titanium oxide), Zn x O y N z (zinc oxide nitride), Mg In x Zn y O a (indium zinc oxide), In x Ga y Zn z O a ( indium gallium zinc oxide ) , Zr x In y Zn z O a (zirconium indium zinc oxide), Hf (hafnium indium zinc oxide), Sn x In y Zn z O a (tin indium zinc oxide), Al x Sn y In z Zn a O d (aluminum tin indium zinc oxide), Si x In y Zn z O a (silicon indium zinc oxide), Zn x Sn y O z (zinc tin oxide), Al x Zn y Sn z O a (aluminum zinc tin oxide), Ga x Zn y Sn z O a (gallium zinc tin oxide), Zr x Zn y Sn z O a (zirconium zinc tin oxide), and InGaSiO (indium gallium silicon oxide) may include at least one material or a similar material. In one embodiment, the second active layer 124 may be formed of a material layer of indium gallium zinc oxide (IGZO). A portion of the second active layer may serve as a source/drain region. For example, for one active region 120, two gate structures 160 may cross one active region 120, and a drain region may be formed between the two gate structures 160, The source region may be formed in regions opposite to the drain region of the two gate structures 160 .

산화물 반도체(예를 들면, IGZO)는 실리콘(예를 들면, 단결정 실리콘)보다 큰 밴드 갭을 가지므로, 제2 활성 층(124)이 산화물 반도체를 포함함에 따라, GIDL(Gate Induced Drain Leakage, 게이트 영역과 드레인 영역이 중첩되는 영역에서 발생하는 누설 전류) 문제 및 PGE(Passing Gate Effect) 문제가 개선될 수 있다. 본 발명은, 제1 활성 층(122)은 기판(101)과 동일한 물질(예를 들면, 단결정 실리콘)을 포함하고, 제2 활성 층(124)은 제1 활성 층(122)이 포함하는 물질과 다른 물질(예를 들면, IGZO(Indium Gallium Zinc Oxide)을 포함하는 Hybrid BCAT(Buried Channel Array Transistor) 구조를 제공함으로써, 제1 게이트 전극(162) 상의 제2 게이트 전극(164)이 도전성 물질을 포함할 수 있도록 하여 전기적 특성을 개선하고, 게이트 트렌치(TR)의 형성 난이도가 완화할 수 있다. 제1 활성 층(122)은 기판(101)과 동일한 물질을 그대로 포함할 수 있으므로, 반도체 소자의 GIDL(Gate Induced Drain Leakage) 문제를 해결하면서도 우수한 channel current 특성을 유지할 수 있다. 이와 관련한 각 구성의 개선된 효과는 후술할 각 구성의 설명에서 구체적으로 설명한다.Since an oxide semiconductor (e.g., IGZO) has a larger band gap than silicon (e.g., single crystal silicon), as the second active layer 124 includes an oxide semiconductor, Gate Induced Drain Leakage (GIDL) Leakage current and PGE (Passing Gate Effect) problems that occur in areas where the region and drain region overlap can be improved. In the present invention, the first active layer 122 includes the same material as the substrate 101 (for example, single crystal silicon), and the second active layer 124 includes the material included in the first active layer 122. By providing a Hybrid BCAT (Buried Channel Array Transistor) structure containing a different material (e.g., IGZO (Indium Gallium Zinc Oxide)), the second gate electrode 164 on the first gate electrode 162 is made of a conductive material. By including it, the electrical characteristics can be improved and the difficulty of forming the gate trench (TR) can be alleviated. Since the first active layer 122 can include the same material as the substrate 101, the semiconductor device It is possible to maintain excellent channel current characteristics while solving the GIDL (Gate Induced Drain Leakage) problem.The improved effects of each configuration in this regard will be explained in detail in the description of each configuration described later.

게이트 트렌치(TR)는 복수 개로 존재할 수 있다. 게이트 트렌치(TR)는 X 방향으로 서로 이격되며 Y 방향으로 연장될 수 있다. 활성 영역(120)을 가로지르는 게이트 트렌치(TR)는 제1 활성 층(122) 내부의 하부 영역(TR_L) 및 제2 활성 층(124)을 관통하는 상부 영역(TR_U)을 포함할 수 있다. 하부 영역(TR_L)의 상단과 상부 영역(TR_U)의 하단은 Z 방향에서 중첩될 수 있다. 게이트 트렌치(TR)의 하부 영역(TR_L)은 제1 활성 층(122)을 정의할 수 있다. 기판(101)을 식각하여 형성되는 하부 영역(TR_L)은 제1 활성 층(122)의 깊이만큼만 형성되면 되므로, 게이트 트렌치(TR)의 형성 난이도가 완화될 수 있다. 이에 따라 매립 채널(buried channel)의 끊김 현상이 개선되어 반도체 소자의 신뢰성이 향상될 수 있다.There may be a plurality of gate trenches (TR). The gate trenches TR are spaced apart from each other in the X direction and may extend in the Y direction. The gate trench TR crossing the active region 120 may include a lower region TR_L inside the first active layer 122 and an upper region TR_U penetrating the second active layer 124 . The top of the lower area (TR_L) and the bottom of the upper area (TR_U) may overlap in the Z direction. The lower region TR_L of the gate trench TR may define the first active layer 122 . Since the lower region TR_L formed by etching the substrate 101 needs to be formed only to the depth of the first active layer 122, the difficulty of forming the gate trench TR can be reduced. Accordingly, the disconnection phenomenon of buried channels can be improved and the reliability of semiconductor devices can be improved.

게이트 구조물(160)은 제1 게이트 유전체 층(161), 제1 게이트 전극(162), 제2 게이트 유전체 층(163), 제2 게이트 전극(164), 및 절연성 캐핑 패턴(165)을 포함할 수 있다. 게이트 구조물(160)은 예를 들면, Y 방향으로 연장되고 X 방향으로 서로 이격되며 배치될 수 있다. 게이트 구조물(160)은 활성 영역(120)을 가로지를 수 있고, 게이트 구조물(160) 및 활성 영역(120)을 포함하는 트랜지스터들은 BCAT(Buried Channel Array Transistor)을 구성할 수 있으나, 이에 한정되지 않는다. 게이트 구조물(160)은 기판(101) 내에 형성되는 하부 영역(TR_L) 및 제2 활성 층(124)을 관통하는 상부 영역(TR_U)을 포함하는 게이트 트렌치(TR) 내부에 배치될 수 있다.Gate structure 160 may include a first gate dielectric layer 161, a first gate electrode 162, a second gate dielectric layer 163, a second gate electrode 164, and an insulating capping pattern 165. You can. For example, the gate structures 160 may extend in the Y direction and be arranged to be spaced apart from each other in the X direction. The gate structure 160 may cross the active region 120, and the transistors including the gate structure 160 and the active region 120 may form a Buried Channel Array Transistor (BCAT), but is not limited thereto. . The gate structure 160 may be disposed inside the gate trench TR including a lower region TR_L formed within the substrate 101 and an upper region TR_U penetrating the second active layer 124 .

제1 게이트 유전체 층(161)은 게이트 트렌치(TR)의 하부 영역(TR_L)의 내벽에 컨포멀하게 형성되어 배치될 수 있다. 제1 게이트 유전체 층(161)은 제1 게이트 전극(162)의 바닥면과 측면을 둘러싸며, 제1 활성 층(122)과 접하도록 배치될 수 있다. 제1 게이트 유전체 층(161)은 실리콘 산화물 및 고유전체(high-k dielectric) 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 실리콘 산화물의 유전 상수 보다 높은 유전 상수를 갖는 유전체일 수 있다. 상기 고유전체는 금속 산화물 또는 금속 산화질화물을 포함할 수 있다. 예를 들면, 상기 고유전체는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.The first gate dielectric layer 161 may be conformally formed and disposed on the inner wall of the lower region TR_L of the gate trench TR. The first gate dielectric layer 161 surrounds the bottom and side surfaces of the first gate electrode 162 and may be disposed to contact the first active layer 122. The first gate dielectric layer 161 may include at least one of silicon oxide and high-k dielectric. The high dielectric material may be a dielectric having a higher dielectric constant than that of silicon oxide. The high dielectric material may include metal oxide or metal oxynitride. For example, the high dielectric material may be made of HfO 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO 2 , Al 2 O 3 , or a combination thereof, but is not limited thereto.

제2 게이트 유전체 층(163)은 게이트 트렌치(TR)의 상부 영역(TR_U)의 내벽에 컨포멀하게 형성되며, 제1 게이트 유전체 층(161)과 접촉하도록 배치될 수 있다. 제2 게이트 유전체 층(163)은 제2 게이트 전극(164)과 제2 활성 층(124)의 사이 및 절연성 캐핑 패턴(165)과 제2 활성 층(124)의 사이에 배치될 수 있다. 제2 게이트 유전체 층(163)의 두께는 제1 게이트 유전체 층(161)의 두께와 동일할 수 있으나, 이에 한정되지 않는다. 제2 게이트 유전체 층(163)은 제1 게이트 유전체 층(161)과 동일한 물질 또는 서로 다른 물질을 포함할 수 있다. 일 실시예에서, 제2 게이트 유전체 층(163)이 포함하는 유전체는 제1 게이트 유전체 층(161)이 포함하는 유전체보다 높은 유전 상수를 가질 수 있다. 제2 게이트 유전체 층(163)은 실리콘 산화물 및 고유전체(high-k dielectric) 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 실리콘 산화물의 유전 상수 보다 높은 유전 상수를 갖는 유전체일 수 있다. 상기 고유전체는 금속 산화물 또는 금속 산화질화물을 포함할 수 있다. 예를 들면, 상기 고유전체는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.The second gate dielectric layer 163 is conformally formed on the inner wall of the upper region TR_U of the gate trench TR, and may be disposed to contact the first gate dielectric layer 161. The second gate dielectric layer 163 may be disposed between the second gate electrode 164 and the second active layer 124 and between the insulating capping pattern 165 and the second active layer 124. The thickness of the second gate dielectric layer 163 may be the same as the thickness of the first gate dielectric layer 161, but is not limited thereto. The second gate dielectric layer 163 may include the same material or a different material from the first gate dielectric layer 161. In one embodiment, the dielectric included in the second gate dielectric layer 163 may have a higher dielectric constant than the dielectric included in the first gate dielectric layer 161. The second gate dielectric layer 163 may include at least one of silicon oxide and high-k dielectric. The high dielectric material may be a dielectric having a higher dielectric constant than that of silicon oxide. The high dielectric material may include metal oxide or metal oxynitride. For example, the high dielectric material may be made of HfO 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO 2 , Al 2 O 3 , or a combination thereof, but is not limited thereto.

제1 게이트 전극(162)은 게이트 트렌치(TR)의 하부 영역(TR_L) 내에 배치될 수 있다. 제1 게이트 전극(162)은 제1 게이트 유전체 층(161) 상에서 게이트 트렌치(TR)의 하부 영역(TR_L)을 채울 수 있다. 제1 게이트 전극(162)은 적어도 하나의 도전성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(162)은 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.The first gate electrode 162 may be disposed in the lower region TR_L of the gate trench TR. The first gate electrode 162 may fill the lower region TR_L of the gate trench TR on the first gate dielectric layer 161. The first gate electrode 162 may include at least one conductive material. For example, the first gate electrode 162 is made of doped polysilicon, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi. , TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrO x , RuO x , graphene, carbon nanotube, or a combination thereof, but is not limited thereto.

제2 게이트 전극(164)은 게이트 트렌치(TR)의 상부 영역(TR_U) 내에 배치될 수 있다. 제2 게이트 전극(164)은 제1 게이트 전극(162) 상에 배치될 수 있다. 제2 게이트 전극(164)의 하면은 제1 게이트 전극(162)의 상면과 접촉할 수 있다. 제2 게이트 전극(164)의 측면은 제2 게이트 유전체 층(163)과 접촉할 수 있다. 제2 활성 층(124)이 이 IGZO(Indium Gallium Zinc Oxide)를 포함함으로써 트랜지스터의 GIDL(Gate Induced Drain Leakage)을 방지할 수 있고, 제2 게이트 전극(164)은 적어도 하나의 도전성 물질을 포함할 수 있다. 제2 게이트 전극(164)은 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제2 게이트 전극(164)은 제1 게이트 전극(162)이 포함하는 도전성 물질과 동일한 도전성 물질 또는 제1 게이트 전극(162)가 포함하는 도전성 물질과 서로 다른 도전성 물질을 포함할 수 있다. 일 실시예에서, 제2 활성 층(124)이 포함하는 물질에 따라, 제2 게이트 전극(164)은 트랜지스터의 GIDL(Gate Induced Drain Leakage)을 방지 또는 최소화하기 위해 도우프트 실리콘을 포함할 수 있다.The second gate electrode 164 may be disposed in the upper region TR_U of the gate trench TR. The second gate electrode 164 may be disposed on the first gate electrode 162. The lower surface of the second gate electrode 164 may contact the upper surface of the first gate electrode 162. A side surface of the second gate electrode 164 may contact the second gate dielectric layer 163. The second active layer 124 can prevent GIDL (Gate Induced Drain Leakage) of the transistor by including IGZO (Indium Gallium Zinc Oxide), and the second gate electrode 164 may include at least one conductive material. You can. The second gate electrode 164 is made of doped polysilicon, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi. , TaSiN, RuTiN, NiSi, CoSi, IrO x , RuO x , graphene, carbon nanotube, or a combination thereof, but is not limited thereto. The second gate electrode 164 may include the same conductive material as the conductive material included in the first gate electrode 162 or a conductive material different from the conductive material included in the first gate electrode 162. In one embodiment, depending on the material included in the second active layer 124, the second gate electrode 164 may include doped silicon to prevent or minimize gate induced drain leakage (GIDL) of the transistor. .

절연성 캐핑 패턴(165)은 게이트 트렌치(TR)의 상부 영역(TR_U) 내에서 제2 게이트 전극(164) 상에 배치될 수 있다. 절연성 캐핑 패턴(165)은 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다. 절연성 캐핑 패턴(165)의 상면은 상기 제2 활성 층(124)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 상기 제2 게이트 전극(164)의 상면과 상기 절연성 캐핑 패턴(165)의 하면은 서로 접촉할 수 있다. 실시예에 따라, 제2 게이트 전극(164)을 더 두껍게 형성하는 경우, 절연성 캐핑 패턴(165)은 더 얇게 형성될 수 있다.The insulating capping pattern 165 may be disposed on the second gate electrode 164 within the upper region TR_U of the gate trench TR. The insulating capping pattern 165 may include an insulating material such as silicon nitride. The top surface of the insulating capping pattern 165 may be disposed at substantially the same level as the top surface of the second active layer 124. The upper surface of the second gate electrode 164 and the lower surface of the insulating capping pattern 165 may contact each other. Depending on the embodiment, when the second gate electrode 164 is formed thicker, the insulating capping pattern 165 may be formed thinner.

절연성 펜스(170)는 게이트 구조물(160) 및 활성 영역(120) 상에 배치될 수 있다. 절연성 펜스(170)는 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다.The insulating fence 170 may be disposed on the gate structure 160 and the active region 120. The insulating fence 170 may include an insulating material such as silicon nitride.

콘택 구조물(180)은 절연성 펜스(170)를 관통하여 제2 활성 층(124)의 내부로 연장되며 제2 활성 층(124)과 전기적으로 연결될 수 있다. 콘택 구조물(180)의 하면은 절연성 캐핑 패턴(165)의 상면과 절연성 캐핑 패턴(165)의 하면 사이의 레벨에 위치할 수 있다. 콘택 구조물(180)은 제1 콘택 구조물(180a) 및 제2 콘택 구조물(180b)을 포함할 수 있다. 제2 콘택 구조물(180b)의 하면은 제1 콘택 구조물(180a)의 하면보다 낮은 레벨에 위치할 수 있다. 콘택 구조물(180)은 ITO(Indium tin oxide)를 포함할 수 있으나 이에 한정되지 않는다. 실시예에 따라, 콘택 구조물(180)은 도우프트 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있다.The contact structure 180 extends through the insulating fence 170 into the second active layer 124 and may be electrically connected to the second active layer 124 . The lower surface of the contact structure 180 may be located at a level between the upper surface of the insulating capping pattern 165 and the lower surface of the insulating capping pattern 165 . The contact structure 180 may include a first contact structure 180a and a second contact structure 180b. The lower surface of the second contact structure 180b may be located at a lower level than the lower surface of the first contact structure 180a. The contact structure 180 may include, but is not limited to, indium tin oxide (ITO). Depending on the embodiment, the contact structure 180 may be made of doped silicon, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN. , TaSi, TaSiN, RuTiN, NiSi, CoSi, IrO x , RuO x , graphene, carbon nanotube, or a combination thereof.

이하 설명에서, 도 2를 참조하여 한 설명과 중복되는 설명은 생략한다.In the following description, descriptions that overlap with those made with reference to FIG. 2 will be omitted.

도 3a 내지 도 3b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 3a 내지 도 3b는 도 2의 반도체 소자(100)의 변형예들을 도시한다.3A to 3B are cross-sectional views illustrating semiconductor devices according to example embodiments. FIGS. 3A to 3B show modified examples of the semiconductor device 100 of FIG. 2 .

도 3a을 참조하면, 반도체 소자(100a)는 게이트 트렌치(TR)의 하부 영역(TR_L)에 배치되는 제1 게이트 유전체 층(161)과 상부 영역(TR_U)에 배치되는 제2 게이트 유전체 층(263)의 폭이 서로 다를 수 있다. 예를 들면, 제2 게이트 유전체 층(263)의 폭(w2)은 제1 게이트 유전체 층(161)의 폭(w1)보다 작을 수 있다. 이 경우, 제2 게이트 유전체 층(263)이 포함하는 유전체는 제1 게이트 유전체 층(161)이 포함하는 유전체보다 유전 상수가 클 수 있다.Referring to FIG. 3A, the semiconductor device 100a includes a first gate dielectric layer 161 disposed in the lower region TR_L of the gate trench TR and a second gate dielectric layer 263 disposed in the upper region TR_U. ) may have different widths. For example, the width w2 of the second gate dielectric layer 263 may be smaller than the width w1 of the first gate dielectric layer 161. In this case, the dielectric included in the second gate dielectric layer 263 may have a higher dielectric constant than the dielectric included in the first gate dielectric layer 161.

도 3b를 참조하면, 반도체 소자(100b)는 게이트 트렌치(TR)의 상부 영역(TR_U)의 폭(g2)은 하부 영역(TR_L)의 폭보다 클 수 있다. 제2 게이트 유전체 층(363)의 폭(w2')은 제1 게이트 유전체 층(161)의 폭(w1)보다 클 수 있다. 게이트 트렌치(TR)의 상부 영역(TR_U)의 폭(g2)이 하부 영역(TR_L)의 폭보다 크도록 형성하더라도, 제2 게이트 유전체 층(363)의 폭(w2')을 적절히 조절하여 제1 및 제2 게이트 전극(162, 164)이 온전히 기능을 수행하도록 할 수 있다.Referring to FIG. 3B, in the semiconductor device 100b, the width g2 of the upper region TR_U of the gate trench TR may be larger than the width of the lower region TR_L. The width w2' of the second gate dielectric layer 363 may be greater than the width w1 of the first gate dielectric layer 161. Even if the width (g2) of the upper region (TR_U) of the gate trench (TR) is formed to be larger than the width of the lower region (TR_L), the width (w2') of the second gate dielectric layer 363 is appropriately adjusted to form the first and the second gate electrodes 162 and 164 can be fully functional.

도 4 내지 도 13은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 4 내지 도 13을 참조한 제조 방법의 설명은 도 2의 반도체 소자에 관한 것이다.4 to 13 are diagrams showing a process sequence to explain a method of manufacturing a semiconductor device according to example embodiments. The description of the manufacturing method with reference to FIGS. 4 to 13 relates to the semiconductor device of FIG. 2.

도 4을 도 2와 함께 참조하면, 기판(101) 상에 제1 활성 층(122)을 한정하는 소자 분리 영역(110)을 형성할 수 있다. 소자 분리 영역(110)에 의해 제1 활성 층(122)은 기판(101)으로부터 돌출되는 모양으로 형성될 수 있다. 이후, 하드 마스크들(10, 20)을 형성하고 노출된 기판(101) 및 소자 분리 영역(110)을 식각하여 하부 영역(TR_U)을 형성할 수 있다. 하부 영역(TR_U)는 제1 활성 층(122)을 가로지를 수 있다. 게이트 트렌치(TR)는 복수 개로 형성될 수 있다. 게이트 트렌치(TR)의 하부 영역(TR_U)의 측면의 영역은 제1 활성 층(122)을 구성할 수 있고, 제1 활성 층(122)은 활성 영역(120)의 하부를 구성할 수 있다. 기판(101)의 식각은 전체 활성 영역(120)이 아닌 제1 활성 층(122)의 높이만큼만 형성하면 되므로, 하부 영역(TR_U)을 포함하는 게이트 트렌치(TR) 형성의 공정 난이도가 감소될 수 있다.Referring to FIG. 4 together with FIG. 2 , a device isolation region 110 defining the first active layer 122 may be formed on the substrate 101 . The first active layer 122 may be formed to protrude from the substrate 101 by the device isolation region 110 . Thereafter, the hard masks 10 and 20 may be formed and the exposed substrate 101 and device isolation region 110 may be etched to form the lower region TR_U. The lower region TR_U may cross the first active layer 122 . The gate trench TR may be formed in plural numbers. The area on the side of the lower area TR_U of the gate trench TR may form the first active layer 122 , and the first active layer 122 may form the lower part of the active area 120 . Since the substrate 101 needs to be etched only to the height of the first active layer 122 rather than the entire active region 120, the process difficulty of forming the gate trench TR including the lower region TR_U can be reduced. there is.

도 5를 참조하면, 게이트 트렌치(TR)의 하부 영역(TR_U)의 내벽 상에 제1 게이트 유전체 층(161)을 형성할 수 있다. 제1 게이트 유전체 층(161)은 게이트 트렌치(TR)의 하부 영역(TR_U)에 의해 노출되는 제1 활성 층(122)을 열산화시켜 형성할 수 있다. 상부 하드 마스크(20)는 애싱(ashing) 공정에 의해 제거될 수 있다.Referring to FIG. 5 , the first gate dielectric layer 161 may be formed on the inner wall of the lower region TR_U of the gate trench TR. The first gate dielectric layer 161 may be formed by thermally oxidizing the first active layer 122 exposed by the lower region TR_U of the gate trench TR. The upper hard mask 20 may be removed by an ashing process.

도 6를 참조하면, 제1 게이트 유전체 층(161) 상에서 게이트 트렌치(TR)의 하부 영역(TR_U)을 채우는 제1 게이트 전극(162)을 형성할 수 있다. 실시예에 따라, 제1 게이트 전극(162)의 상면은 제1 활성 층(122)의 상면보다 높은 레벨에 위치하도록 형성될 수 있다.Referring to FIG. 6 , the first gate electrode 162 may be formed on the first gate dielectric layer 161 to fill the lower region (TR_U) of the gate trench (TR). Depending on the embodiment, the top surface of the first gate electrode 162 may be formed to be located at a higher level than the top surface of the first active layer 122.

도 7을 참조하면, 하부 마스크(10)를 제거할 수 있다. 하부 마스크(10)의 제거는 애싱(ahing) 공정에 의해 진행될 수 있다. 실시예에 따라, CMP(Chemical Mechanical Polishing) 공정을 이용하여 제1 게이트 유전체 층(161)의 상단, 제1 게이트 전극(162)의 상면, 제1 활성 층(122)의 상면을 평탄화 할 수 있다. 도 5를 참조하여 설명한 단계에서 제1 게이트 전극(162)의 상면이 제1 활성 층(122)의 상면보다 높은 레벨에 위치하도록 형성된 경우, 본 단계에서 제1 게이트 전극(162)의 상면이 게이트 트렌치(TR)의 하부 영역(TR_U) 내에 위치하도록 식각될 수 있다.Referring to FIG. 7, the lower mask 10 can be removed. Removal of the lower mask 10 may be performed by an ashing process. Depending on the embodiment, the top surface of the first gate dielectric layer 161, the top surface of the first gate electrode 162, and the top surface of the first active layer 122 may be planarized using a CMP (Chemical Mechanical Polishing) process. . In the step described with reference to FIG. 5, if the top surface of the first gate electrode 162 is formed to be located at a higher level than the top surface of the first active layer 122, in this step, the top surface of the first gate electrode 162 is positioned at the gate level. It may be etched to be located within the lower region TR_U of the trench TR.

도 8을 참조하면, 제1 활성 층(122), 제1 게이트 유전체 층(161), 및 제1 게이트 전극(162) 상에 예비 제2 활성 층(124')을 형성할 수 있다. 예비 제2 활성 층(124')은 화학적 기상 증착(Chemical Vapor Deposition), 원자층 증착(Atomic Layer Deposition), 또는 물리적 기상 증착(Physics Vapor Deposition) 등의 방법에 의해 형성될 수 있다.Referring to FIG. 8, a preliminary second active layer 124' may be formed on the first active layer 122, the first gate dielectric layer 161, and the first gate electrode 162. The preliminary second active layer 124' may be formed by a method such as chemical vapor deposition, atomic layer deposition, or physical vapor deposition.

도 9을 참조하면, 제1 게이트 유전체 층(161)의 상단 및 제1 게이트 전극(162)의 상면이 노출되도록 예비 제2 활성 층(124')을 식각하여 제2 활성 층(124) 및 게이트 트렌치(TR)의 상부 영역(TR_U)을 형성할 수 있다. 제2 활성 층(124)은 제1 활성 층(122) 상에 형성되고, 제1 활성 층(122) 및 제2 활성 층(124)은 활성 영역(120)을 구성할 수 있다. 게이트 트렌치(TR)의 상부 영역(TR_U)이 형성되며 제1 게이트 전극(162)의 상면 및 제1 게이트 유전체 층(163)의 상단이 노출될 수 있다. 실시예에 따라, 게이트 트렌치(TR)의 상부 영역(TR_U)의 폭이 하부 영역(TR_L)의 폭보다 크도록 게이트 트렌치(TR)를 형성할 수 있고, 이와 같은 방법으로 도 3b의 반도체 소자(100b)가 제조될 수 있다.Referring to FIG. 9, the preliminary second active layer 124' is etched so that the top of the first gate dielectric layer 161 and the top surface of the first gate electrode 162 are exposed to form the second active layer 124 and the gate. An upper area (TR_U) of the trench (TR) may be formed. The second active layer 124 may be formed on the first active layer 122 , and the first active layer 122 and the second active layer 124 may constitute the active region 120 . An upper region (TR_U) of the gate trench (TR) is formed, and the top surface of the first gate electrode 162 and the top of the first gate dielectric layer 163 may be exposed. Depending on the embodiment, the gate trench TR may be formed so that the width of the upper region TR_U of the gate trench TR is larger than the width of the lower region TR_L, and in this way, the semiconductor device of FIG. 3B ( 100b) can be prepared.

도 10를 참조하면, 제2 활성 층(124), 제1 게이트 유전체 층(161)의 상단 및 제1 게이트 전극(162)의 상면을 덮는 예비 제2 게이트 유전체 층(163')을 형성할 수 있다. 예비 제2 게이트 유전체 층(163')은 예를 들면, 원자층 증착(Atomic Layer Deposition) 공정, 화학적 기상 증착(Chemical Vapor Deposition), 또는 물리적 기상 증착(Physics Vapor Depostion) 등의 공정 방법을 이용하여 형성될 수 있다. 예비 제2 게이트 유전체 층(163')은 제1 게이트 유전체 층(161)과 별도 공정으로 형성되므로, 예비 제2 게이트 유전체 층(163')의 폭은 제1 게이트 유전체 층(161)과 같거나 다르게 형성될 수 있다.Referring to FIG. 10, a preliminary second gate dielectric layer 163' covering the second active layer 124, the top of the first gate dielectric layer 161, and the top surface of the first gate electrode 162 can be formed. there is. The preliminary second gate dielectric layer 163' is formed, for example, by using a process method such as Atomic Layer Deposition, Chemical Vapor Deposition, or Physical Vapor Deposition. can be formed. Since the preliminary second gate dielectric layer 163' is formed in a separate process from the first gate dielectric layer 161, the width of the preliminary second gate dielectric layer 163' is the same as that of the first gate dielectric layer 161 or It can be formed differently.

도 11을 참조하면, 게이트 트렌치(TR)의 상부 영역(TR_U)의 측면 상에 형성된 예비 제2 게이트 유전체 층(163')을 제외한 나머지 부분의 예비 제2 게이트 유전체 층(163')을 제거하여 제2 게이트 유전체 층(163)을 형성할 수 있다. 제2 게이트 유전체 층(163)은 게이트 트렌치(TR)의 상부 영역(TR_U) 내에서 제2 활성 층(124)과 접하도록 형성될 수 있다. 제2 게이트 유전체 층(163)은 제1 게이트 유전체 층(161)과는 다른 과정에서 형성되므로, 제2 게이트 유전체 층(163)은 제1 게이트 유전체 층(161)과 다른 두께를 갖거나, 다른 물질을 포함하는 등 다양하게 구현될 수 있다.Referring to FIG. 11, the remaining portion of the preliminary second gate dielectric layer 163' except for the preliminary second gate dielectric layer 163' formed on the side of the upper region TR_U of the gate trench TR is removed. A second gate dielectric layer 163 may be formed. The second gate dielectric layer 163 may be formed to contact the second active layer 124 within the upper region TR_U of the gate trench TR. Since the second gate dielectric layer 163 is formed in a different process from the first gate dielectric layer 161, the second gate dielectric layer 163 has a different thickness from the first gate dielectric layer 161 or a different thickness from the first gate dielectric layer 161. It can be implemented in various ways, including substances.

도 12을 참조하면, 제1 게이트 전극(162) 상에서 게이트 트렌치(TR)의 상부 영역(TR_U)의 일부를 채우는 제2 게이트 전극(164)을 형성할 수 있다. 제2 게이트 전극(164)의 상면은 제2 활성 층(124)보다 낮은 레벨에 위치하도록 형성될 수 있다.Referring to FIG. 12 , the second gate electrode 164 may be formed on the first gate electrode 162 to fill a portion of the upper region TR_U of the gate trench TR. The upper surface of the second gate electrode 164 may be formed to be located at a lower level than the second active layer 124.

도 13를 참조하면, 제2 게이트 전극(164) 상에서 게이트 트렌치(TR)의 상부 영역(TR_U)을 채우는 절연성 캐핑 패턴(165)을 형성할 수 있다. 이후, 도 2를 함께 참조하면, 제2 활성 층(124)의 상면, 제2 게이트 유전체 층(163)의 상단, 및 절연성 캐핑 패턴(165)의 상면을 덮는 절연성 펜스(170)를 형성하고, 절연성 펜스(170)를 관통하여 제2 활성 층(124)과 접하는 콘택 구조물(180)을 형성할 수 있다. 콘택 구조물(180)은, 제2 활성 층(124)의 일부 및 제2 게이트 유전체 층(163)의 일부를 식각하여 콘택 홀을 형성한 후, 콘택 홀 내에 도전 물질을 채워 넣고, 도전 물질을 에치백하여 형성될 수 있다.Referring to FIG. 13 , an insulating capping pattern 165 may be formed on the second gate electrode 164 to fill the upper region TR_U of the gate trench TR. Thereafter, referring to FIG. 2 together, an insulating fence 170 is formed covering the top surface of the second active layer 124, the top surface of the second gate dielectric layer 163, and the top surface of the insulating capping pattern 165, The contact structure 180 may be formed through the insulating fence 170 and in contact with the second active layer 124 . The contact structure 180 is formed by etching a portion of the second active layer 124 and a portion of the second gate dielectric layer 163 to form a contact hole, filling the contact hole with a conductive material, and filling the contact hole with a conductive material. It can be formed out of shame.

본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형, 및 변경이 가능하고, 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and attached drawings, but is intended to be limited by the appended claims. Therefore, various forms of substitution, modification, and change may be made by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and combinations of embodiments may be possible, This will also be said to fall within the scope of the present invention.

101: 기판 110: 소자 분리 영역
120: 활성 영역 122: 제1 활성 층
124: 제2 활성 층 160: 게이트 구조물
161: 제1 게이트 유전체 층 162: 제1 게이트 전극
163: 제2 게이트 유전체 층 164: 제2 게이트 전극
165: 절연성 캐핑 패턴 170: 절연성 펜스
180: 콘택 구조물 TR: 게이트 트렌치
TR_L: 하부 영역 TR_U: 상부 영역101: substrate 110: device isolation area
120: active area 122: first active layer
124: second active layer 160: gate structure
161: first gate dielectric layer 162: first gate electrode
163: second gate dielectric layer 164: second gate electrode
165: Insulating capping pattern 170: Insulating fence
180: Contact structure TR: Gate trench
TR_L: Lower area TR_U: Upper area

Claims (10)

기판;
상기 기판 상에 배치되고, 제1 활성 층 및 상기 제1 활성 층 상의 제2 활성 층을 포함하는 활성 영역;
상기 활성 영역을 가로지르는 게이트 트렌치, 상기 게이트 트렌치는 상기 제1 활성 층 내의 하부 영역 및 상기 제2 활성 층을 관통하는 상부 영역을 포함하고;
상기 게이트 트렌치의 상기 하부 영역 내에 배치되는 제1 게이트 전극;
상기 게이트 트렌치의 상기 상부 영역 내에 배치되는 제2 게이트 전극;
상기 제1 게이트 전극과 상기 제1 활성 층 사이에 배치되는 제1 게이트 유전체 층; 및
상기 제2 게이트 전극과 상기 제2 활성 층 사이에 배치되는 제2 게이트 유전체 층을 포함하되,
상기 제1 게이트 유전체 층은 상기 제2 게이트 유전체 층과 접촉하고,
상기 제2 활성 층의 물질은 상기 제1 활성 층의 물질과 다른 반도체 소자.
Board;
an active region disposed on the substrate and including a first active layer and a second active layer on the first active layer;
a gate trench crossing the active region, the gate trench including a lower region within the first active layer and an upper region penetrating the second active layer;
a first gate electrode disposed within the lower region of the gate trench;
a second gate electrode disposed within the upper region of the gate trench;
a first gate dielectric layer disposed between the first gate electrode and the first active layer; and
A second gate dielectric layer disposed between the second gate electrode and the second active layer,
the first gate dielectric layer is in contact with the second gate dielectric layer,
A semiconductor device wherein the material of the second active layer is different from the material of the first active layer.
 제1항에 있어서,
상기 제1 활성 층은 실리콘을 포함하고,
상기 제2 활성 층은 산화물 반도체를 포함하는 반도체 소자.
According to paragraph 1,
The first active layer includes silicon,
A semiconductor device wherein the second active layer includes an oxide semiconductor.
 제2항에 있어서,
상기 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide)을 포함하는 반도체 소자.
According to paragraph 2,
The oxide semiconductor is a semiconductor device containing IGZO (Indium Gallium Zinc Oxide).
 제1항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 동일한 도전성 물질을 포함하는 반도체 소자.
According to paragraph 1,
A semiconductor device wherein the first gate electrode and the second gate electrode include the same conductive material.
 제1항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 서로 다른 도전성 물질을 포함하는 반도체 소자.
According to paragraph 1,
A semiconductor device wherein the first gate electrode and the second gate electrode include different conductive materials.
 제1항에 있어서,
상기 제2 게이트 유전체 층의 두께는 상기 제1 게이트 유전체 층의 두께와 다른 반도체 소자.
According to paragraph 1,
A semiconductor device wherein the thickness of the second gate dielectric layer is different from the thickness of the first gate dielectric layer.
 제6항에 있어서,
상기 제2 게이트 유전체 층의 두께는 상기 제1 게이트 유전체 층의 두께보다 얇은 반도체 소자.
According to clause 6,
A semiconductor device in which the thickness of the second gate dielectric layer is thinner than the thickness of the first gate dielectric layer.
 제1항에 있어서,
상기 제2 게이트 유전체 층은 상기 제1 게이트 유전체 층의 물질과 다른 물질을 포함하는 반도체 소자.
According to paragraph 1,
The second gate dielectric layer includes a material different from that of the first gate dielectric layer.
 제1항에 있어서,
상기 제2 게이트 전극 상에서 상기 제2 게이트 유전체 층과 접하는 절연성 캐핑 패턴;
상기 제2 활성 층 및 상기 절연성 캐핑 패턴의 적어도 일부를 덮는 절연성 펜스; 및
상기 절연성 펜스를 관통하여 상기 제2 활성 층 내부로 연장되는 콘택 구조물을 더 포함하는 반도체 소자.
According to paragraph 1,
an insulating capping pattern on the second gate electrode and in contact with the second gate dielectric layer;
an insulating fence covering at least a portion of the second active layer and the insulating capping pattern; and
A semiconductor device further comprising a contact structure extending through the insulating fence into the second active layer.
 제9항에 있어서,
상기 콘택 구조물은 ITO(Indium tin oxide)를 포함하는 반도체 소자.

According to clause 9,
The contact structure is a semiconductor device containing indium tin oxide (ITO).
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