KR20230164160A - 발광장치, 측거장치 및 이동체 - Google Patents

발광장치, 측거장치 및 이동체 Download PDF

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KR20230164160A
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타케시 우치다
타카코 스가
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캐논 가부시끼가이샤
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Abstract

광 펄스 폭이 짧고 첨두값이 높은 광 펄스를 생성할 수 있는 발광장치를 제공한다. 발광장치는, 반도체 기판 위에, 제1 반사경과, 활성층을 포함하는 공진기 스페이서부와, 제2 반사경이 이 순서로 적층된 반도체 발광 소자를 갖는다. 반도체 발광 소자는, 반도체 기판과 제2 반사경 사이에 포화가능 흡수층을 포함한다. 또한, 반도체 발광 소자는, 최대 피크값을 갖고, 또한, 최대 피크값의 후에 소정의 광 강도인 안정 값으로 수속하는 프로파일을 갖는 빛을 출사하도록 구성되어 있다.

Description

발광장치, 측거장치 및 이동체
본 발명은, 발광장치, 측거장치 및 이동체에 관한 것이다.
특허문헌 1에는, ToF(Time of Flight: 비행시간) 방식의 LiDAR(Light Detection and Ranging: 광 검출과 측거)용 광원으로서 VCSEL(Vertical Cavity Surface Emitting LASER: 수직 공진기형 면발광 레이저)을 사용하는 것이 기재되어 있다. VCSEL은, 온도에 대한 파장 의존성이 적은 이점이 있다.
그런데, 상기한 시스템에 있어서는, 조사할 광 펄스의 첨두값을 상승시킴으로써, 수광측에 있어서 환경 광과 자신이 발생한 광 펄스를 분별하는 것이 용이해져, S/N을 증가시킬 수 있고, 나아가서는 최대 측거 가능 거리를 늘릴 수 있다. 한편, 아이 세이프티(eye safety)의 관점에서, 광 펄스의 첨두값에는 제한이 있다. 아이 세이프티의 관점에서의 첨두값의 상한은, 광 펄스의 폭에 의존하고, 광 펄스의 폭이 좁을수록 첨두값을 상승시킬 수 있다. 그 때문에, LiDAR 시스템에 적용하는 광원으로서는, 광 펄스 폭이 짧아, 첨두값이 높은 광 펄스를 생성할 수 있는 광원이 바람직하다.
일본국 특개 2020-148512호 공보
그렇지만, LiDAR 시스템에 적합한 광 펄스를 발생할 수 있는 발광장치를 실현하는 것은, VCSEL 및 VCSEL을 구동하는 전기적인 관점에서 용이하지 않았다.
본 발명의 목적은, 광 펄스 폭이 짧고 첨두값이 높은 광 펄스를 생성할 수 있는 반도체 발광 소자를 포함하는 발광장치, 및, 이와 같은 발광장치를 사용한 측거장치를 제공하는 것에 있다.
본 명세서의 일 개시에 따르면, 반도체 기판 위에, 제1 반사경과, 활성층을 포함하는 공진기 스페이서부와, 제2 반사경이 이 순서로 적층된 반도체 발광 소자를 갖고, 상기 반도체 발광 소자는, 상기 반도체 기판과 상기 제2 반사경 사이에 포화가능 흡수층을 포함하고, 상기 반도체 발광 소자는, 최대 피크값을 갖고, 또한, 상기 최대 피크값의 후에 소정의 광 강도인 안정 값으로 수속하는 프로파일을 갖는 빛을 출사하도록 구성되어 있는 발광장치가 제공된다.
또한, 본 명세서의 또 다른 일 개시에 따르면, 반도체 기판 위에, 제1 반사경과, 활성층을 포함하는 공진기 스페이서부와, 제2 반사경이 이 순서로 적층된 반도체 발광 소자를 갖고, 상기 반도체 발광 소자는, 상기 반도체 기판과 상기 제2 반사경 사이에 포화가능 흡수층을 포함하고, 상기 활성층의 빛 가둠 계수를 Γs, 상기 포화가능 흡수층의 빛 가둠 계수를 Γa, 상기 구동부로부터 주입되는 전류값이 Iop일 때에 얻어지는 상기 활성층에서의 최대 이득을 gmax(Iop), 상기 포화가능 흡수층의 흡수계수를 α2, 미러 손실을 αm, 캐리어에 의한 광흡수를 αi로 하여, Γs×gmax(Iop)>Γa×α2+αm+αi의 관계를 만족하는 발광장치가 제공된다.
또한, 본 명세서의 또 다른 일 개시에 따르면, 반도체 기판 위에, 제1 반사경과, 활성층을 포함하는 공진기 스페이서부와, 제2 반사경이 이 순서로 적층된 반도체 발광 소자를 갖고, 상기 활성층은, 6층 이상, 50층 이하의 양자 우물층을 포함하고, 상기 반도체 기판과 상기 제2 반사경 사이에 포화가능 흡수층을 더 갖고, 상기 공진기 스페이서부의 광학 두께는, 공진 파장의 5배에 해당하는 두께 이상인 발광장치가 제공된다.
또한, 본 명세서의 또 다의 일 개시에 따르면, 반도체 기판 위에, 제1 반사경과, 활성층을 포함하는 공진기 스페이서부와, 제2 반사경이 이 순서로 적층된 반도체 발광 소자를 갖고, 상기 반도체 발광 소자는, 상기 반도체 기판과 상기 제2 반사경 사이에 포화가능 흡수층을 포함하고, 상기 활성층은, 복수의 양자 우물층과, 상기 복수의 양자 우물층의 사이에 설치된 장벽층을 포함하고, 상기 장벽층은, GaAs에 의해 구성되어 있는 발광장치가 제공된다.
본 발명에 따르면, 광 펄스 폭이 짧고 첨두값이 높은 광 펄스를 생성할 수 있는 반도체 발광 소자를 포함하는 발광장치, 및, 이와 같은 발광장치를 사용한 고성능의 측거장치를 실현할 수 있다.
도1은 본 발명의 제1실시형태에 따른 반도체 발광 소자를 나타낸 개략 단면도다.
도2는 우물층에 축적되는 캐리어의 밀도와 장벽층에 축적되는 캐리어의 밀도의 비의 Al 조성 의존성을 나타낸 그래프다.
도3은 비교예에 따른 반도체 발광 소자의 광출력 파형을 나타낸 그래프다.
도4는 본 발명의 제1실시형태에 따른 반도체 발광 소자의 광출력 파형을 나타낸 그래프다.
도5는 활성층에 축적되는 캐리어의 밀도 및 광 강도의 시간 변화를 나타낸 그래프다.
도6은 실효 공진기 길이와 광출력 파형의 관계를 나타낸 그래프다.
도7은 실효 공진기 길이와 광출력의 펄스폭의 관계를 나타낸 그래프다.
도8은 양자 우물의 층 수와 첨두값 비의 관계를 나타낸 그래프다.
도9는 첨두값 비가 2를 초과하기 위해 필요한 양자 우물층의 최소 수와 공진기 길이의 관계를 나타낸 그래프다.
도10은 본 발명의 제2실시형태에 따른 반도체 발광 소자를 나타낸 개략 단면도다.
도11은 본 발명의 제3실시형태에 따른 반도체 발광 소자를 나타낸 개략 단면도다.
도12는 본 발명의 제4실시형태에 따른 반도체 발광 소자를 나타낸 사시도다.
도13은 본 발명의 제4실시형태에 따른 반도체 발광 소자의 평면도다.
도14는 본 발명의 제5실시형태에 따른 측거장치의 개략 구성을 나타낸 블록도다.
도15는 본 발명의 제6실시형태에 따른 측거장치의 개략 구성을 나타낸 블록도다.
도16은 본 발명의 제6실시형태에 따른 측거장치에 있어서의 면발광 레이저 어레이의 구성예를 나타낸 개략 단면도다.
도17은 비교예의 반도체 발광 소자에 있어서의 환경온도의 변화나 경시적인 물리 파라미터의 변화에 의한 광파형의 변화를 나타낸 그래프다.
도18은 본 발명의 반도체 발광 소자에 있어서의 환경온도의 변화나 경시적인 물리 파라미터의 변화에 의한 광파형의 변화를 나타낸 그래프다.
[제1실시형태]
본 발명의 제1실시형태에 따른 반도체 발광 소자에 대해서, 도1을 사용하여 설명한다. 도1은, 본 실시형태에 따른 반도체 발광 소자의 구조를 나타낸 개략 단면도다.
본 실시형태에 따른 반도체 발광 소자(100)는, 분포 브래그 반사경(DBR: Distributed Bragg Reflector)을 갖는 수직 공진기형 면발광 레이저(VCSEL)이다. 반도체 발광 소자(100)는, 도1에 나타낸 것과 같이, 반도체 기판(10)과, 하부 DBR층(12)과, 논도프 스페이서부 14와, 공진기부(18)와, 상부 DBR층(28)과, 전극 40, 42와, 보호막(44)을 갖는다. 하부 DBR층(12)은, 반도체 기판(10) 위에 설치되어 있다. 논도프 스페이서부 14는, 하부 DBR층(12) 위에 설치되어 있다. 공진기부(18)는, 논도프 스페이서부 14 위에 설치되어 있다. 상부 DBR층(28)은, 공진기부(18) 위에 설치되어 있다. 하부 DBR층(12)과 상부 DBR층(28) 사이에 위치하는 층(논도프 스페이서부 14 및 공진기부(18))이, 공진기 스페이서부이다.
논도프 스페이서부 14의 내부에는, 포화가능 흡수층(16)이 설치되어 있다. 공진기부(18)는, 논도프 스페이서부 14 위에 설치된 n형 층(20)과, n형 층(20) 위에 설치된 논도프 스페이서부 22와, 논도프 스페이서부 22 위에 설치된 p형 층(26)에 의해 구성되어 있다. 논도프 스페이서부 22의 내부에는, 3층의 활성층(24)이 설치되어 있다. 상부 DBR층(28)의 내부에는, 산화 협착층(38)이 설치되어 있다.
논도프 스페이서부 22, p형 층(26) 및 상부 DBR층(28)은, 메사 형상으로 가공되어 있다. 논도프 스페이서부 22, p형 층(26) 및 상부 DBR층(28)을 메사 형상으로 가공함으로써 노출한 n형 층(20) 위에는, n형 층(20)에 전기적으로 접속된 전극 40이 설치되어 있다. 상부 DBR층(28) 위에는, 상부 DBR층(28)에 전기적으로 접속된 전극 42가 설치되어 있다. 전극 40, 42의 표면의 적어도 일부를 제외한 n형 층(20)의 상면 및 메사의 측면 및 상면에는, 보호막(44)이 설치되어 있다.
반도체 기판(10)은, 예를 들면, GaAs 기판에 의해 구성될 수 있다. 하부 DBR층(12)은, 예를 들면, 광학 막 두께가 1/4λc인 Al0.1GaAs층과 Al0.9GaAs층의 적층체를 1 페어로 하여, 이것을 35페어 적층함으로써 구성될 수 있다. 여기에서, λc는 하부 DBR층(12)의 고반사 대역의 중심 파장이며, 본 실시형태에서는 940nm이다.
논도프 스페이서부 14는, 일반적인 VCSEL에는 존재하지 않는 구성이다. 포화가능 흡수층(16)은, 예를 들면, 두께 8nm의 InGaAs 우물층을 두께 10nm의 AlGaAs 장벽층으로 사이에 끼운 양자 우물을 3층 포함하는 다중 양자 우물에 의해 구성될 수 있다. 논도프 스페이서부 14의 그 밖의 부분은, 논도프 GaAs층에 의해 구성될 수 있다.
공진기부(18)는, n형 층(20), 논도프 스페이서부 22 및 p형 층(26)으로 이루어진 p-i-n 접합에 의해 구성되어 있다. 논도프 스페이서부 22에 배치된 3층의 활성층(24)의 각각은, 예를 들면, 두께 8nm의 InGaAs 우물층을 두께 10nm의 AlGaAs 장벽층으로 사이에 끼운 양자 우물을 4층 포함하는 다중 양자 우물에 의해 구성될 수 있다. 이 경우, 공진기부(18)의 내부에는 합계 12층의 양자 우물이 포함된다. n형 층(20)은 n형 GaAs층에 의해, p형 층(26)은 p형 GaAs층에 의해, 논도프 스페이서부 22의 그 밖의 부분은 논도프 GaAs층에 의해, 각각 구성될 수 있다.
이와 같이, 공진기부(18)는, 통상의 VCSEL에도 존재하는 p-i-n 접합으로 이루어지고, I층 내에 활성층을 포함한 공진기부와 유사의 구성이다. 단, 공진기부(18)가 갖는 양자 우물의 층 수는, 통상의 VCSEL이 갖는 양자 우물의 층 수(3층 정도)와 비교해서 많다. 공진기부(18)에 있어서의 유효 공진기 길이는 10㎛으로 되어 있다.
본 실시형태에서는, 이들 3층의 활성층(24)을, 일반적인 VCSEL의 설계에서 사용되는 정재파의 복의 위치가 아니고, 정재파의 복과 절 사이의 위치에 배치한다. 이에 따라, 구동전류를 주입했을 때의 빛의 응답특성의 최적화를 도모할 수 있다. 또한, 정재파에 대한 빛 가둠 계수에 대해서, 통상의 VCSEL에서는 1.5∼2.0의 범위가 일반적인 바, 본 실시형태에서는 0.35 정도로 의도적으로 낮게 설정하고 있다. 또한, AlGaAs 장벽층은, 통상의 VCSEL의 양자 우물에 있어서의 장벽층과 비교해서 밴드갭을 작게 하고 있고, 그것에 의해 장벽층에도 캐리어가 축적되도록 설계가 되어 있다. 이에 따라, 캐리어가 축적되는 InGaAs 우물층의 층 수는 12층이지만, AlGaAs 장벽층에도 캐리어가 축적됨으로써, 통상의 양자 우물로 환산해서 약 20층분의 캐리어를 축적하는 것이 가능해진다.
도2는, InGaAs 우물층에 축적되는 캐리어의 밀도와 AlGaAs 장벽층에 축적되는 캐리어의 밀도의 비의 Al 조성 의존성을 계산에 의해 구한 결과를 나타낸 그래프다. 도2중, ■ 표시의 플롯은 우물층의 캐리어 밀도가 2×1018cm-3의 경우이고, ▲ 표시의 플롯은 우물층의 캐리어 밀도가 5×1018cm-3의 경우이며, ● 표시의 플롯은 우물층의 캐리어 밀도가 9×1018cm-3의 경우다.
레이저 발진에 필요한 유도 증폭을 발생하기 위한 최저한의 캐리어 밀도는 2×1018cm-3 정도다. 따라서, 양자 우물에 축적하는 캐리어의 밀도를 2×1018cm-3으로 가정하면, AlGaAs 장벽층의 Al 조성이 0.05인 경우, 도2에 나타낸 것과 같이, 우물층에 축적되는 캐리어의 밀도와 장벽층에 축적되는 캐리어의 밀도의 비는 0.075 정도가 된다. AlGaAs 장벽층의 Al 조성이 0.05로부터 0.1까지 증가하면, 우물층에 축적되는 캐리어의 밀도와 장벽층에 축적되는 캐리어의 밀도의 비는 0.025 정도까지 저하한다.
캐리어를 축적하는 장벽층으로서의 효과를 나타내는 최대의 두께는, 캐리어의 확산 길이인 1㎛이 목표가 된다. 또한, VCSEL의 활성층은 3개의 양자 우물로 구성되는 경우가 많다. 따라서, 합계의 두께가 약 25nm인 3개의 양자 우물에 축적되는 캐리어와 동등 이상의 양의 캐리어를 두께 1㎛의 장벽층에 축적하는 것을 상정하면, 두께의 비의 역수인 0.025 이상의 캐리어 밀도의 비가 필요하게 된다. 즉, 도2의 계산 결과로부터, 장벽층으로서는 Al 조성이 0.1 이하인 AlGaAs가 바람직한 것을 알 수 있다.
Al 조성이 0.1인 AlGaAs 장벽층의 밴드갭과 발광 파장이 940nm인 InGaAs 우물층의 발광 준위의 에너지 차이는, 230meV다. 즉, 장벽층의 밴드갭과 우물층의 발광 준위의 에너지 차이는, 230meV 이하인 것이 바람직하다. 한편, 장벽층의 밴드갭과 우물층의 발광 준위의 에너지 차이의 하한은, 광흡수의 관점에서 GaAs의 밴드갭과의 차이에 해당하는 에너지가 된다. 즉, 파장 940nm에서 발진시키는 경우, 장벽층의 밴드갭과 우물층의 발광 준위의 에너지 차이는, 105meV 이상인 것이 바람직하다. 이상으로부터, 우물층의 발광 준위와 장벽층의 밴드갭의 에너지 차이의 바람직한 범위는, 105meV로부터 230meV가 된다.
상부 DBR층(28)은, 예를 들면, 광학 막 두께가 1/4λc인 Al0.1Ga0.9As층과 Al0.9Ga0.1As층의 적층체를 1 페어로 하여, 이것을 20페어 적층함으로써 구성될 수 있다. 상부 DBR층(28)의 내부에는, 두께 30nm의 Al0.98Ga0.02As층의 일부가 산화되어 이루어진 산화 협착층(38)이 설치되어 있다. 산화 협착층(38)은, 예를 들면, 제조시에 Al0.98Ga0.02As층을 메사의 측면으로부터 수증기에 의해 산화함으로써 형성할 수 있다. 산화 협착층(38)은, 메사의 중심 부분의 비산화부와, 메사의 측벽 근방의 산화부를 갖는다. 평면 뷰에 있어서의 비산화부의 직경은, 10㎛ 정도일 수 있다. 이에 따라, 반도체 발광 소자(100)에 주입된 전류는 비산화부 만을 흐르기 때문에, 반도체 발광 소자(100)는 평면 뷰에 있어서 메사의 중심 부분과 겹치는 부분 만이 레이저 발진한다.
이때, 반도체 발광 소자(100)에서 발생한 레이저 광은, 상부 DBR층(28)의 측으로부터 출사하도록 구성해도 되고, 반도체 기판(10)의 측으로부터 출사하도록 구성해도 된다.
이와 같이, 본 실시형태의 반도체 발광 소자(100)에서는, 통상의 VCSEL의 구성을 기본으로 하여, 이하에 나타낸 3개의 요소를 더 부가하고 있다. VCSEL에 부가하는 3개의 요소 중 첫번째는, 활성층의 체적을 실질적으로 증가하는 것이다. 예를 들면, 통상의 VCSEL은 3층의 양자 우물로 구성되지만, 이것을 양자 우물의 체적으로 환산해서 20층 정도까지 증가한다. 두번째는, 포화가능 흡수층(16)을 도입하는 것이다. 세번째는, VCSEL로서 유효 공진기 길이를 늘리는 것이다. 유효 공진기 길이는, 공진기 내에서 빛이 느끼는 공진기 길이이다. 더욱 구체적으로는, 활성층을 공진 방향으로 투과한 빛이 공진기를 구성하는 2매의 반사경에서 반사되어, 다시 활성층을 투과할 때까지 빛이 전파하는 거리의 평균값이다. 이들 요소 중 적어도 1개, 바람직하게는 3개를 부가함으로써, 첨두값이 높고 펄스폭이 짧은 광 펄스를 발생할 수 있는 VCSEL을 실현하는 것이 가능하다.
다음에, 본 실시형태에 따른 반도체 발광 소자(100)의 동작에 대해서, 도3 내지 도9를 사용하여 설명한다.
도3 및 도4는, 반도체 발광 소자의 광출력 파형을 계산에 의해 구한 결과를 나타낸 그래프다. 도3은 비교예에 따른 반도체 발광 소자의 광출력 파형이며, 도4는 본 실시형태에 따른 반도체 발광 소자(100)의 광출력 파형이다. 비교예에 따른 반도체 발광 소자는, 포화가능 흡수층을 구비하고 있지 않고, 양자 우물이 3층, 공진기 길이가 1λ로 설계되어 있는 일반적인 구성의 VCSEL이다.
일반적인 반도체 발광 소자의 구성의 경우, 도3에 나타낸 것과 같이, 전류의 주입 개시로부터 70ps 정도에서 발진이 개시되어, 광출력이 상승한다. 그리고, 광출력은 완화 진동에 따르는 광파형의 피크에 도달하고, 그후, 정상값으로 수속한다.
한편, 본 실시형태에 따른 반도체 발광 소자(100)는, 최대 피크값을 갖고, 또한, 최대 피크값의 후에 소정의 광 강도인 안정 값으로 수속하는 프로파일을 갖는 빛을 출사한다. 즉, 본 실시형태에 따른 반도체 발광 소자(100)에서는, 예를 들면, 도4에 나타낸 것과 같이, 전류의 주입 개시로부터 600ps 정도 경과한 후에 발진이 시작된다. 이 발진 개시의 지연은, 활성층(24)의 실효적인 체적을 크게 하고 있는 것과, 전류의 주입 개시로부터 일정 시간은 포화가능 흡수층(16)에서의 빛의 흡수에 의해 발진이 저해되는 것에 따른다. 포화가능 흡수층(16)에 빛이 흡수되면, 흡수된 빛은 캐리어로서 포화가능 흡수층(16) 내에 축적된다. 빛의 흡수에 따라 캐리어가 증가해 가, 포화가능 흡수층(16) 내에 있어서의 캐리어 밀도가 투명 캐리어 밀도에 도달하면, 포화가능 흡수층(16)은 빛을 흡수하지 않게 된다. 그 결과, 레이저 발진을 저해하는 효과가 없어져, 반도체 발광 소자는 레이저 발진을 개시한다.
포화가능 흡수층(16)에 의해 일정 시간, 레이저 발진을 저해하고 있는 목적은, 임계값 캐리어 밀도를 초과하는 캐리어를 활성층(24)에 축적하기 위해서이다. 여기에서, 임계값 캐리어 밀도는, 레이저 발진을 하기 위해서 필요한 이득을 발생시키는 캐리어 밀도다.
도5는, 활성층(24)에 축적되어 있는 캐리어의 밀도 및 광 강도의 시간 변화를 나타낸 그래프다. 반도체 발광 소자에 주입하는 전류는, 도4와 같은 파형을 갖고, 시간축의 4E-10초의 시점부터 주입이 개시되는 것으로 한다.
도5에 나타낸 것과 같이, 활성층(24)의 캐리어 밀도는, 전류 주입의 개시와 함께 상승하기 시작한다. 본 실시형태의 반도체 발광 소자(100)에 있어서의 임계값 캐리어 밀도(발진 개시후에 수속하는 캐리어 밀도)는 2.7E+18cm-3이지만, 레이저 발진이 시작되기 전의 상태에서는, 캐리어는 일시적으로 임계값 캐리어 밀도를 초과하여 계속해서 축적한다. 그후, 레이저 발진이 시작되면, 유도방출에 의해 캐리어가 급격하게 소비되어, 안정 값으로 수속한다.
이와 같이, 본 실시형태에 따른 반도체 발광 소자(100)에서는, 임계값 캐리어 밀도를 초과하여 보다 많은 캐리어를 활성층(24)에 축적한다. 그리고, 레이저 발진의 개시후에 활성층(24)에 축적된 캐리어를 유도방출에 의해 포톤으로 변환한다. 이에 따라, 도4에 나타낸 것과 같은 첨두값이 높고 반치폭이 짧은 광 펄스를 출력할 수 있다.
활성층(24)에 임계값 캐리어 밀도 이상의 캐리어를 축적할 수 있는 것은, 포화가능 흡수층(16)을 사용해서 레이저 발진을 일정 시간, 억제하고 있기 때문이다. 이와 같은 높은 캐리어 밀도를 실현함으로써, 발진후에는 첨두값이 높고 펄스폭이 짧은 광 펄스를 반도체 발광 소자의 내부에서 발생할 수 있다. 이 광 펄스는, 반도체 발광 소자를 구동하는 전류 펄스보다도 짧은 펄스가 된다.
광 펄스의 발생후에는, 도5에 나타낸 것과 같이, 레이저 발진이 계속하고 있다. 여기에서, 레이저 발진이 계속하는 조건은, 활성층(24)에 의해 얻어지는 최대 이득이 공진기 전체에서의 흡수를 초과하고 있는 것이다. 구체적으로는, 이하의 식 (1)으로 표시되는 관계가 성립할 때에, 레이저 발진을 계속할 수 있다. 이때, 식 (1) 중, Γa는 포화가능 흡수층(16)의 빛 가둠 계수, Γs는 활성층(24)의 빛 가둠 계수, gmax(Iop)은 전류값 Iop일 때에 얻어지는 활성층(24)에서의 최대 이득이다. 또한, α2는 포화가능 흡수층(16)의 흡수계수, αm은 미러 손실, αi는 반도체의 캐리어 등에서의 광흡수이다.
Γs×gmax(Iop)>Γa×α2+αm+αi …(1)
본 실시형태의 반도체 발광 소자(100)를 LiDAR등에 적용하는 것을 고려한 경우, 광 펄스의 발생후에는 안정 상태에서 계속해서 발진하는 것이 바람직하다. 그 이유는, 반도체 발광 소자의 구동부로부터 출력되는 전류 펄스 수와 반도체 발광 소자에서 발생하는 광 펄스 수가 같아지기 때문이다. 반대로, 어떤 특정한 기간에 일정 전류를 연속적으로 주입했을 때에 반도체 발광 소자로부터 복수의 펄스가 발생하는 것 같은 경우, 수광측에서 볼 때, 선두의 펄스와 그후의 펄스의 분리를 하기 어려워, 거리를 산출할 때에 오차가 커질 가능성이 있다. 또한, 아이 세이프티의 관점에서 1펄스에 허용되는 광량이 줄어드는 것 등의 결점이 생길 가능성이 있다.
또한, 본 실시형태에서는, 논도프 스페이서부 14를 사용해서 하부 DBR층(12)으로부터 상부 DBR층(28)까지의 거리를 늘림으로써, 레이저로서의 공진기 길이를 늘리고 있다. 그 목적은, 펄스폭을 넓히기 위해서이다. 공진기 스페이서부의 광학 두께는, 공진 파장의 5배에 해당하는 두께 이상, 더욱 바람직하게는 공진 파장의 11배에 해당하는 두께 이상인 것이 바람직하다. 이때, 광학 두께는, 물리적인 두께에 그 매질의 굴절률을 곱한 값을 가리킨다.
도6은, 실효 공진기 길이 Leff가 2㎛, 5㎛, 10㎛인 반도체 발광 소자에 사각형의 전류 펄스를 주입했을 때의 광출력 파형을 계산에 의해 구한 결과를 나타낸 그래프다. 도7은, 실효 공진기 길이와 광출력의 펄스폭의 관계를 나타낸 그래프다. 도6 및 도7에 나타낸 것과 같이, 실효 공진기 길이를 길게 함으로써 광출력의 펄스폭을 길게 할 수 있다. 이때, 활성층(24)이 양자 우물층 20층 상당, 포화가능 흡수층(16)이 양자 우물층 3층 상당인 본 실시형태의 구성의 경우, 실효 공진기 길이 2㎛에서 펄스폭이 30ps, 실효 공진기 길이 5㎛에서 펄스폭이 59ps, 실효 공진기 길이 10㎛에서 펄스폭이 110ps이었다. 이때, 여기에서의 펄스폭은 반치폭이다.
수광 소자측의 수광 타이밍의 오차가 예를 들면 100ps인 경우, 발광 소자측의 펄스폭도 같은 정도까지 좁히는 것이 바람직하지만, 그 이상, 예를 들면, 10ps로 좁혀도 이점은 작다. 그 때문에, 발광 소자측에 요구되는 펄스폭을 대략 50ps 이상으로 하는 경우에는, 실효 공진기 길이는 4㎛ 이상인 것이 바람직하다. 또한, 수광 타이밍의 오차로부터 구해지는 펄스폭을 30ps로 하면, 실효 공진기 길이는 2㎛ 이상인 것이 바람직하다.
이때, 본 실시형태에서는 논도프 스페이서부 14 등의 층 두께를 두껍게 해서 하부 DBR층(12)과 상부 DBR층(28) 사이의 물리적인 거리를 넓히는 것에 의해 실효 공진기 길이를 늘리고 있지만, 실효 공진기 길이를 늘리는 방법은 이것에 한정되는 것은 아니다. 예를 들면, 하부 DBR층(12)과 상부 DBR층(28) 사이에 3매째의 반사경을 설치해서 결합 공진기로 함으로써, 하부 DBR층(12)으로부터 상부 DBR층(28) 사이의 거리는 본 실시형태와 비교해서 짧은 구성이라도, 실효적으로 공진기 길이를 늘리는 것은 가능하다. 어쨌든, 실효 공진기 길이를 적절히 제어함으로써, 광 펄스 폭을 바람직한 폭으로 제어하는 것이 가능하다.
다음에, 활성층(24)의 두께, 더욱 구체적으로는, 활성층(24)을 구성하는 양자 우물층의 수의 필요 범위에 대해 설명한다.
도8은, 실효 공진기 길이 Leff가 2㎛, 5㎛, 10㎛인 반도체 발광 소자에 있어서의 양자 우물층의 수와 첨두값 비의 관계를 나타낸 그래프다. 첨두값 비는, 광 펄스 파형의 피크값과, 그후의 안정화후의 정상값의 비이다. 예를 들면, 첨두값 비 2는, 첨두값의 광량이 정상값의 광량의 2배로 되어 있다고 하는 것을 말한다.
도8에 나타낸 것과 같이, 첨두값 비는, 양자 우물층의 층 수가 증가할수록 커진다. 또한, 동일한 첨두값 비로 비교한 경우, 실효 공진기 길이가 길어질수록 필요한 양자 우물층의 층 수는 증가한다.
도9는, 첨두값 비가 2를 초과하기 위해 필요한 양자 우물층의 최소 수와 공진기 길이의 관계를 나타낸 그래프다.
도9에 나타낸 것과 같이, 공진기 길이가 2㎛인 경우, 첨두값 비가 2를 초과하는 양자 우물층의 층 수는 6층 이상이 된다. 공진기 길이가 5㎛인 경우, 첨두값 비가 2를 초과하는 양자 우물층의 층 수는 7층 이상이 된다. 공진기 길이가 10㎛인 경우, 첨두값 비가 2를 초과하는 양자 우물층의 층 수는 9층 이상이 된다. 공진기 길이가 2㎛ 이상인 반도체 발광 소자에 있어서 첨두값 비의 설계기준을 2 이상으로 상정한 경우, 필요한 양자 우물층은 6층 이상이 된다. 전술한 펄스폭의 관점에서는 공진기 길이는 4㎛ 이상인 것이 바람직하고, 그 경우에는 필요한 양자 우물층의 층 수는 7층 이상이 된다.
이때, 여기에서의 양자 우물층의 층 수는, 캐리어가 축적하는 부분의 층 두께를 양자 우물층의 층 수로 환산한 것이며, 반드시 실제의 양자 우물층의 층 수와 일치할 필요는 없다. 즉, 실제의 양자 우물층의 층 수는, 도8 및 도9의 관계에 따라서 설계할 수 있다. 혹은, 실제의 양자 우물층의 층 수는 도8 및 도9의 관계에 따른 총 수보다도 적지만, 양자 우물층의 주위의 층에도 캐리어를 축적할 수 있도록 구성하고, 실질적으로 원하는 캐리어를 축적할 수 있도록 설계해도 된다.
도6 내지 도9로부터도 알 수 있는 것과 같이, 펄스폭이나 첨두값 비의 관점에서는, 양자 우물층의 층 수는 많을수록 좋고, 특별한 상한은 없다. 단, p-i-n 접합의 i층에 전류주입에 의해 캐리어를 주입하는 경우에는, p층 및 n층으로부터의 캐리어 확산 정도로부터 i층의 두께에 제약이 생긴다. 활성층(24)을 구성하는 재료, 조성에 의해 확산거리는 크게 변화하지만, 확산거리를 1㎛로 한 경우, 양자 우물의 층 수는 약 50층이 된다. 활성층(24)을 구성하는 양자 우물의 층 수는, 예를 들면, 6층 이상, 50층 이하의 범위에서 적절히 선택하는 것이 바람직하다.
다음에, 본 실시형태에 따른 반도체 발광 소자(100)의 제조방법의 일례를 이하에 나타낸다.
우선, 반도체 기판(10) 위에, 유기 금속 기상 성장법이나 분자선 에피택시법에 의해, 하부 DBR층(12), 논도프 스페이서부 14, 공진기부(18) 및 상부 DBR층(28)을 구성하는 각 반도체층을 성장한다.
다음에, 포토리소그래피 및 에칭 기술을 사용하여, 상부 DBR층(28), p형 층(26) 및 논도프 스페이서부 22를 패터닝한다. 이에 따라, 예를 들면, 직경이 30㎛ 정도의 기둥 형상의 메사를 형성한다.
다음에, 450℃ 정도의 수증기 분위기 중에서 열산화를 행하여, 상부 DBR층(28) 내의 Al0.98Ga0.02As층을 메사의 측벽 부분으로부터 산화하여, 산화 협착층(38)을 형성한다. 이때, 산화 시간을 제어함으로써, Al0.98Ga0.02As층 내에, 메사의 중심 부분의 비산화부와, 메사의 측벽 근방의 산화부(산화 협착층(38))를 형성한다. Al0.98Ga0.02As층의 비산화 부분은, 직경이 10㎛ 정도가 되도록 제어한다.
다음에, 포토리소그래피 및 진공증착법을 사용하여, 메사의 상면 위에 p측 전극이 되는 전극 42를 형성하고, 에칭함으로써 노출한 n형 층(20)의 상면 위에 n측 전극이 되는 전극 40을 형성한다. 전극 42는 원환 형상의 패턴을 갖고 있고, 중앙의 개구부가 광 추출용의 원형 창이 된다.
다음에, 포토리소그래피 및 플라스마 CVD법을 사용하여, 전극 40, 42가 설치된 메사의 상면 및 측면과 n형 층(20)의 상면을 덮도록 보호막(44)을 형성한다.
다음에, 양호한 전기 특성을 얻기 위해, 질소 분위기 중에서 열처리를 행하여, 전극 재료와 반도체 재료의 계면을 합금화하여, 본 실시형태의 반도체 발광 소자(100)를 완성한다.
이와 같이, 본 실시형태에 따르면, 광 펄스 폭이 짧고 첨두값이 높은 광 펄스를 생성할 수 있는 반도체 발광 소자 및 발광장치를 실현할 수 있다.
[제2실시형태]
본 발명의 제2실시형태에 따른 반도체 발광 소자에 대해서, 도10을 사용하여 설명한다. 도10은, 본 실시형태에 따른 반도체 발광 소자의 구조를 나타낸 개략 단면도다. 제1실시형태에 따른 반도체 발광 소자와 같은 구성요소에는 동일한 부호를 붙이고, 설명을 생략 또는 간결하게 한다.
본 실시형태에 따른 반도체 발광 소자는, 공진기부(18)의 구성이 제1실시형태에 따른 반도체 발광 소자와 다른 것 이외에는, 제1실시형태에 따른 반도체 발광 소자와 같다. 본 실시형태에서는, 제1실시형태에 따른 반도체 발광 소자와 다른 부분을 중심으로 설명하고, 제1실시형태에 따른 반도체 발광 소자와 공통되는 부분에 대해서는 적절히 설명을 생략한다.
본 실시형태의 공진기부(18)는, 도10에 나타낸 것과 같이, n형 층(20), 논도프 스페이서부 22 및 p형 층(26)으로 이루어진 p-i-n 접합에 의해 구성되어 있는 점, 논도프 스페이서부 22 내에 활성층(24)이 설치되어 있는 점은, 제1실시형태와 같다. 이때, n형 층(20)은, 활성층(24)과 포화가능 흡수층(16) 사이에 배치된 고불순물 농도의 반도체층이다.
제1실시형태의 공진기부(18)는, 논도프 스페이서부 22의 내부에, 각각이 3층의 양자 우물을 포함하는 3층의 활성층(24)을 갖고 있었다. 이에 대하여, 본 실시형태의 공진기부(18)는, 논도프 스페이서부 22의 내부에, 4층의 양자 우물을 포함하는 1층의 활성층(24)을 갖고 있다. 활성층(24)은, 예를 들면, 두께 8nm의 InGaAs 우물층을 두께 10nm의 GaAs 장벽층으로 사이에 끼운 양자 우물을 4층 포함하는 다중 양자 우물에 의해 구성될 수 있다. 논도프 스페이서부 22의 그 밖의 부분은, 논도프 GaAs층에 의해 구성되어 있다.
이와 같이, 제1실시형태의 공진기부(18)는 합계로 12층의 양자 우물층을 포함하는 활성층(24)을 갖고 있었던 것에 대해, 본 실시형태의 공진기부(18)는 4층의 양자 우물층을 포함하는 활성층(24)을 갖고 있다. 본 실시형태의 공진기부(18)의 활성층(24)이 구비하는 양자 우물층의 총 수를 4층으로 줄일 수 있는 것은, 논도프 스페이서부 22의 InGaAs 우물층 이외의 부분을, 장벽층도 포함시켜, AlGaAs가 아니라 GaAs에 의해 구성하고 있기 때문이다.
논도프 스페이서부 22의 InGaAs 우물층 이외의 부분을 GaAs에 의해 구성함으로써, 장벽층으로서 AlGaAs를 사용하는 경우보다도, 장벽층의 밴드갭을 작게 할 수 있다. 이 결과, GaAs에도 캐리어를 축적할 수 있게 되었기 때문에, 본 실시형태에 따른 발명의 효과를 나타내기 위해 필요한 캐리어의 양을 용이하게 늘릴 수 있다. 그리고, 양자 우물층의 층 수를 늘릴 필요가 없어진 결과, 양자 우물층의 층 수를 12층으로부터 4층까지 삭감하는 것이 가능해 지고 있다.
제1실시형태의 반도체 발광 소자에 있어서는, 정재파에 대한 빛 가둠 계수를 0.35 정도로 낮게 하고 있었다. 한편, 본 실시형태의 반도체 발광 소자에서는, 양자 우물층의 층 수가 줄었기 때문, 빛 가둠 계수는 1.4 정도로 설정하고 있다. 다른 말로 하면, 정재파의 복의 위치 부근에 양자 우물층을 배치하고 있다. 이것은, 양자 우물층의 층 수와 빛 가둠 계수의 곱이 레이저 공진기로서의 이득이 되어, 제1실시형태와 본 실시형태에서 같은 정도의 이득을 얻어지도록 구성하고 있기 때문이다. 양자 우물층의 층 수와 빛 가둠 계수의 곱을 같은 정도로 함으로써, 완화 진동 주파수, 즉 펄스 발생시의 펄스폭을 같은 정도로 설정할 수 있다.
장벽층에 캐리어를 적극적으로 축적하는 본 실시형태의 구성에는, 전술한 효과 이와에, 부차적인 효과도 있다. 이하에서, 그 예로서 2개의 부차적인 효과를 설명한다.
제1 효과는, 반도체층의 누적 변형을 저감할 수 있는 것이다. 발진 파장을 940nm로 설정하는 경우를 상정하면, 활성층은 InGaAs가 되고, 기판은 GaAs가 되기 때문에, 기판 위에 성장하는 활성층에는 격자상수 차이에 기인하는 변형이 발생한다. 그리고, 양자 우물층의 층 수가 증가할수록 누적 변형은 커진다. 그 때문에, 본 실시형태와 같이 장벽층의 밴드갭을 작게 해서 양자 우물층의 층 수를 절감하는 설계에는, 누적 변형을 절감할 수 있다고 하는 효과가 있다. 이것은, 발진 파장이 940nm인 경우에 얻어지는 특유한 효과가 아니고, 기판의 구성 재료의 격자상수와 그 위에 결정성장하는 활성층 등의 구성 재료의 격자상수가 다른 경우에 공통하여 얻어지는 효과이다.
제2 효과는, 발광 재결합에 의한 캐리어의 소비를 적게 할 수 있는 것이다. 양자 우물층이나 장벽층을 포함하는 전체의 반도체에 있어서는, 정공·전자의 양쪽의 캐리어가 동시에 존재하는 경우, 발광 재결합(자연 방출)에 의해 캐리어가 소비된다. 반도체 레이저의 경우, 발광 재결합(자연 방출)에 의한 캐리어의 소비량이 커지면, 레이저 발진의 임계값이 상승하여 전력 변환 효율이 저하하기 때문에 바람직하지 않다. 이 발광 재결합은, 캐리어 밀도의 2승에 비례하는 것이 알려져 있다. 그 때문에, 같은 양의 캐리어를 축적하는 경우에도, 캐리어를 축적하는 부분의 체적에 의해 캐리어 밀도, 즉 발광 재결합에 의해 소비되는 캐리어의 양도 변화한다.
제1실시형태와 같이 양자 우물층의 총수를 많게 해서 캐리어를 축적하는 경우, 양자 우물층은 밴드갭이 작기 때문에 캐리어 밀도가 상승한다. 이 경우, 합계의 층의 두께로서는 얇아도 된다고 하는 이점이 있지만, 캐리어 밀도가 상승하기 때문에 발광 재결합에 의해 소비되는 캐리어도 증가한다. 한편, 본 실시형태와 같이 양자 우물층보다도 밴드갭이 큰 층에도 캐리어를 축적하는 경우, 밴드갭이 크기 때문에 캐리어 밀도는 낮아져, 캐리어를 축적하는 층의 합계의 층 두께는 커진다. 그렇지만, 캐리어 밀도가 낮아지기 때문에, 발광 재결합에 의한 캐리어의 소비는 적어진다. 이와 같이, 본 실시형태에서는, 양자 우물층보다도 밴드갭이 큰 층에 의해 큰 비율로 캐리어를 축적하기 때문에, 발광 재결합에 의한 캐리어의 소비를 적게 할 수 있다.
n형 층(20)은, Al0.9GaAs층과 GaAsP층의 적층 구조에 의해 구성되어 있다. 구체적으로는, Al0.9GaAs층을, GaAsP층과 논도프 스페이서부 22 사이에 설치하고 있다. AlGaAs층의 Al 조성을 0.9까지 높게 하고 있는 것은, 밴드갭을 크게 하여, 활성층(24)으로부터 오버플로우한 캐리어가 포화가능 흡수층(16)에 흘러 들어 오지 않도록 하기 위해서이다. 그 때문에, Al0.9GaAs층은, 논도프 스페이서부 22의 근처에 설치되어 있다. 한편, GaAsP층은, 변형 보상층으로서의 역할을 갖는다. 본 실시형태에서는, 제1실시형태와 비교해서 양자 우물층의 층 수가 적어지고 있지만, 양자 우물층에 InGaAs층을 사용하고 있기 때문에 누적 변형이 발생한다. 따라서, GaAs에 대하여 InGaAs와는 역방향의 격자 변형을 발생시키는 GaAsP층을 삽입함으로써, 누적 변형을 저감하고 있다.
이때, n형 층(20)을 구성하는 AlGaAs층은, Al 조성이 0.9 이하이어도 캐리어의 오버플로우 억제의 효과를 나타낸다. AlGaAs계 재료의 경우, Al 조성이 0.45 부근으로부터 Al 조성의 증가에 대한 밴드갭의 증가량이 작아진다. 환언하면, AlGaAs층의 Al 조성을 0.9로부터 0.45까지 낮추는 것에 의한 밴드갭의 저하량은 작다. 한편, AlGaAs층의 Al 조성이 0.9를 초과하면, 공기중의 산소와의 반응으로 의해 자연 산화막의 형성 속도가 급격하게 상승하기 때문에, 작성 프로세스 및 소자의 신뢰성의 관점에서 바람직하지 않다. 이와 같은 관점에서, n형 층(20)을 구성하는 AlGaAs층의 Al 조성은, 0.45 이상, 0.9 정도 이하가 바람직하다.
이때, 양자 우물의 발광 준위와 장벽층의 밴드갭의 에너지 차이를 레이저 발진 파장에서의 광흡수가 일어나지 않는 정도까지 작게 하는 설계나, 장벽층의 층 두께를 두껍게 해서 캐리어 축적량을 늘리는 설계는, 통상의 반도체 레이저의 설계 사상과는 반대이다. 그 이유는, 통상의 반도체 레이저에서는, 입력된 전류의 증감에 대하여 광출력은 가능한 한 고속으로 응답하는 것이 바람직하기 때문이다. 반도체 레이저에서는, 캐리어는 양자 우물 등의 발광층 내에만 축적시키는 것 및 캐리어가 이동하는 장벽층의 두께를 가능한 한 얇게 하는 것으로 보다 고속으로의 응답이 가능해진다.
광통신이나 ToF 방식의 LiDAR를 포함하는 많은 응용에서는, 전류의 증감에 의해 광량을 제어하고 있고, 고속으로 변화하는 전류 파형에 추종하여 광출력이 증감하는 것은 이점이 크다. 예를 들면, 광통신에서는, 통신 속도를 증가할 수 있다. 또한, ToF 방식의 LiDAR에서는, 발광 펄스의 시간폭을 짧게 함으로써, 수광측이 검지한 빛이 발광측에서 발생한 시간을 추정하는 정밀도를 상승시킬 수 있어, 측거 정밀도를 향상시킬 수 있다. 그 때문에, 양자 우물층의 층 수를 발진에 필요한 수 이상으로 늘리는 설계나, 장벽층의 캐리어 축적량을 늘리는 설계는, 전류 파형에의 광 증감의 추종성이 나빠지기 때문에, 피해야 할 설계가 된다.
한편, 본 발명은, VCSEL 내에서 단 펄스를 발광시키는 사상이기 때문에, 반드시 광출력을 전류 파형에 추종시킬 필요는 없다. 또한, 펄스의 첨두값은 큰 쪽이 바람직하다. 따라서, 본 실시형태에서는, VCSEL 내에서 단 펄스를 발광시키는데 필요한 포화가능 흡수층(16)을 포함하는 구성에 있어서, 장벽층을 포함해서 보다 많은 캐리어를 축적하는 설계로 함으로써, 펄스폭이 짧고 또한 첨두값이 높은 광 펄스의 생성을 실현하고 있다.
이와 같이, 본 실시형태에 따르면, 광 펄스 폭이 짧고 첨두값이 높은 광 펄스를 생성할 수 있는 반도체 발광 소자 및 발광장치를 실현할 수 있다.
[제3실시형태]
본 발명의 제3실시형태에 따른 반도체 발광 소자에 대해서 도11을 사용하여 설명한다. 도11은 본 실시형태에 따른 반도체 발광 소자의 구조를 나타낸 개략 단면도다. 제1 또는 제2실시형태에 따른 반도체 발광 소자와 같은 구성요소에는 동일한 부호를 붙이고, 설명을 생략 또는 간결하게 한다.
반도체 발광 소자(100)는, 도11에 나타낸 것과 같이, 반도체 기판(10)과, 하부 DBR층(12)과, 논도프 스페이서부 14와, 공진기부(18)와, 상부 DBR층(28)을 갖는다. 또한, 반도체 발광 소자(100)는, 하부 DBR층(30)과, 공진기부(32)와, 상부 DBR층(36)과, 전극 40, 42와, 보호막(44)을 더 갖는다. 하부 DBR층(12)은, 반도체 기판(10) 위에 설치되어 있다. 논도프 스페이서부 14는, 하부 DBR층(12) 위에 설치되어 있다. 공진기부(18)는, 논도프 스페이서부 14 위에 설치되어 있다. 상부 DBR층(28)은, 공진기부(18) 위에 설치되어 있다. 하부 DBR층(30)은, 상부 DBR층(28) 위에 설치되어 있다. 공진기부(32)는, 하부 DBR층(30) 위에 설치되어 있다. 상부 DBR층(36)은, 공진기부(32) 위에 설치되어 있다.
하부 DBR층(12)과, 논도프 스페이서부 14와, 공진기부(18)와, 상부 DBR층(28)의 적층 구조체는, 제1VCSEL을 구성하고 있다. 또한, 하부 DBR층(30)과, 공진기부(32)와, 상부 DBR층(36)의 적층 구조체는, 제2VCSEL을 구성하고 있다. 즉, 본 실시형태에 따른 반도체 발광 소자(100)는, 반도체 기판(10) 위에 제1VCSEL과 제2VCSEL이 이 순서로 적층되어 이루어진다.
제1VCSEL의 적층 구조는, 제1실시형태의 반도체 발광 소자(100)와 같다. 논도프 스페이서부 14의 중에는, 포화가능 흡수층(16)이 설치되어 있다. 공진기부(18)의 내부에는, 5층의 활성층(24)이 설치되어 있다. 활성층(24)의 각각은, 4층의 양자 우물을 포함하는 다중 양자 우물에 의해 구성되어 있다. 즉, 공진기부(18)는, 전체로 20층의 양자 우물층을 포함한다. 공진기부(18)는, 제1실시형태와 마찬가지로, 통상의 VCSEL의 양자 우물에서 사용되는 장벽층과 비교해서 AlGaAs 장벽층의 밴드갭을 작게 하고 있고, AlGaAs 장벽층에도 캐리어를 축적할 수 있도록 설계되어 있다. 제1VCSEL은, 제1실시형태의 반도체 발광 소자와 마찬가지로, 포화가능 흡수층(16)을 갖고, 높은 첨두값, 단 펄스의 광 펄스를 생성한다. 이때, 제1VCSEL에는, 제2실시형태의 반도체 발광 소자의 구조를 적용해도 된다.
하부 DBR층(30)과, 공진기부(32)와, 상부 DBR층(36)의 적층 구조체는, 메사 형상으로 가공되어 있다. 제2VCSEL은, 이 메사에 형성되어 있다. 공진기부(32)의 내부에는, 활성층(34)이 설치되어 있다. 상부 DBR층(36)의 내부에는, 산화 협착층(38)이 설치되어 있다. 하부 DBR층(30), 공진기부(32) 및 상부 DBR층(36)을 메사 형상으로 가공함으로써 노출한 상부 DBR층(28) 위에는, 상부 DBR층(28) 및 하부 DBR층(30)에 전기적으로 접속된 전극 40이 설치되어 있다. 상부 DBR층(36) 위에는, 상부 DBR층(36)에 전기적으로 접속된 전극 42가 설치되어 있다. 전극 40, 42의 표면의 적어도 일부를 제외한 상부 DBR층(28)의 상면 및 메사의 측면 및 상면에는, 보호막(44)이 설치되어 있다.
제2VCSEL은, 전극 40과 전극 42 사이에 전압을 인가해서 전류를 흘림으로써 발진하여, 레이저 광을 생성한다. 제2VCSEL이 생성하는 레이저 광의 파장은, 제1VCSEL의 발광 파장보다도 짧은 파장의 빛, 예를 들면, 파장 780nm이다. 제2VCSEL이 생성하는 레이저 광은, 제1VCSEL의 활성층(24)을 여기하기 위한 여기 광이다. 제2VCSEL에서 발생한 레이저 광에 의해 활성층(24)을 여기함으로써, 제1VCSEL은, 제1실시형태의 반도체 발광 소자(100)와 같은 메카니즘에 의해, 높은 첨두값, 단 펄스의 광 펄스를 생성한다.
본 실시형태에 따른 반도체 발광 소자(100)에 있어서 제1VCSEL 위에 제2VCSEL을 설치하고 있는 이유는, 제1VCSEL에 있어서의 활성층(24)의 층 수를 늘리기 위해서이다. 제1실시형태와 같은 p-i-n 접합을 형성하는 구성의 경우, i층의 두께는 캐리어의 확산 길이, 특히 정공의 확산 길이에 의해 제한된다. 한편, 본 실시형태와 같이 외부에서 빛을 조사해서 활성층(24)을 여기하는 경우, 캐리어의 확산 길이의 제약이 없어지기 때문에, 보다 많은 활성층(24)을 갖는 VCSEL을 구성할 수 있고, 펄스 에너지를 보다 크게 할 수 있다고 하는 이점이 있다.
이와 같이, 본 실시형태에 따르면, 광 펄스 폭이 짧고 첨두값이 높은 광 펄스를 생성할 수 있는 반도체 발광 소자 및 발광장치를 실현할 수 있다.
[제4실시형태]
본 발명의 제4실시형태에 따른 반도체 발광 소자에 대해서, 도12 및 도13을 사용하여 설명한다. 도12는, 본 실시형태에 따른 반도체 발광 소자를 나타낸 사시도다. 도13은, 본 실시형태에 따른 반도체 발광 소자의 평면도다.
본 실시형태에 따른 반도체 발광 소자(100)는, 제1 내지 제3실시형태의 반도체 발광 소자(100)의 발광부(50)를 2차원 어레이 형상으로 복수 배열함으로써 구성한 발광장치, 소위 VCSEL 어레이이다. 도13의 A-A'선에 따른 단면이, 대략 도1, 도10 또는 도11의 단면도에 대응하고 있다. 도12에 있어서의 발광부(50)의 각각은, 도1, 도10 또는 도11에 있어서의 메사부에 대응하고 있다. 도12에 있어서의 반도체 기판(10)은, 도1 혹은 도10에 있어서의 반도체 기판(10)으로부터 n형 층(20) 또는 도11에 있어서의 반도체 기판(10)으로부터 상부 DBR층(28)에 대응하고 있다.
도12 및 도13에는 도면의 간략화를 위해 4×3의 어레이 형상으로 배치된 12개의 발광부(50) 만을 나타내고 있지만, 일반적인 VCSEL 어레이에서는 예를 들면 60개×60개의 어레이 형상으로 배치된 3600개의 VCSEL이 동일한 반도체 기판(10)에 설치된다. 발광부(50)의 직경은, 예를 들면, 10㎛이다. 발광부(50)는, 평면 뷰에 있어서 발광부(50)의 중심의 종방향 및 횡방향의 간격이 예를 들면 50㎛가 되도록 배치된다. 반도체 발광 소자(100)의 칩 사이즈는, 예를 들면, 3.3mm×3.3mm이다.
발광부(50)의 각각에 대응하는 전극 40은, 도시하지 않은 배선을 거쳐 애노드 공통 전극(40C)에 전기적으로 접속되어 있다. 또한, 발광부(50)의 각각에 대응하는 전극 42는, 캐소드 공통 전극(42C)에 전기적으로 접속되어 있다. 애노드 공통 전극(40C) 및 캐소드 공통 전극(42C)은, VCSEL 어레이를 구성하는 복수의 발광부(50)에 공통인 전극이다. 애노드 공통 전극(40C) 및 캐소드 공통 전극(42C)에는, 도시하지 않은 Au 와이어가 전기적·물리적으로 접속되어 있다. 반도체 발광 소자(100)를 구동하는 전류는, 애노드 공통 전극(40C) 및 캐소드 공통 전극(42C)을 거쳐 외부 회로로부터 주입된다. 애노드 공통 전극(40C) 및 캐소드 공통 전극(42C)은, 폭이 예를 들면, 100㎛, 길이가 예를 들면, 1.5mm인 스트립 형태의 형상을 갖고 있다.
이와 같이, 본 실시형태에 따르면, 제1 내지 제3실시형태의 반도체 발광 소자(100)를 사용한 VCSEL 어레이를 실현할 수 있다.
[제5실시형태]
본 발명의 제5실시형태에 따른 측거장치에 대해서, 도14를 사용하여 설명한다. 도14는, 본 실시형태에 따른 측거장치의 개략 구성을 나타낸 블록도다.
본 실시형태에 따른 측거장치(200)는, 제4실시형태의 반도체 발광 소자(100)를 광원부에 적용한 측거장치(LiDAR 장치)이다.
본 실시형태에 따른 측거장치(200)는, 제어부(210)와, 면발광 레이저 어레이 드라이버(212)와, 면발광 레이저 어레이(214)와, 발광측 광학계(218)와, 수광측 광학계(220)와, 이미지 센서(222)와, 거리 데이터 처리부(224)로 구성될 수 있다.
면발광 레이저 어레이(214)는, 제4실시형태에 따른 반도체 발광 소자(100)가 패키지에 실장된 것이다. 면발광 레이저 어레이 드라이버(212)는, 제어부(210)로부터의 구동신호를 받고, 면발광 레이저 어레이(214)를 발진하기 위한 구동전류를 생성하여, 면발광 레이저 어레이(214)에 출력하는 구동부다. 이때, 면발광 레이저 어레이(214)와 면발광 레이저 어레이 드라이버(212)는, 1개의 발광장치이어도 된다.
발광측 광학계(218)는, 면발광 레이저 어레이(214)에 의해 생성된 레이저 광을 측거 대상 범위를 향해서 출사하는 광학계다. 수광측 광학계(220)는, 측정 대상물(1000)에 의해 반사된 레이저 광을 이미지 센서(222)로 이끄는 광학계다. 이때, 도14에서는 발광측 광학계(218) 및 수광측 광학계(220)를 1매의 볼록 렌즈 형상의 부재에 의해 나타내고 있지만, 이것들은 1매의 볼록 렌즈 형상의 부재 만으로 구성되는 것은 아니고, 복수의 렌즈를 조합한 렌즈 군으로 구성되어 있다.
이미지 센서(222)는, 광전 변환부를 포함하는 복수의 화소가 2차원 어레이 형상으로 배열된 광전 변환장치이며, 입사한 빛에 따른 전기신호를 출력하는 수광장치이다. 이미지 센서(222)는, 예를 들면, CMOS 이미지 센서 등의 촬상장치일 수 있다. 거리 데이터 처리부(224)는, 이미지 센서(222)로부터의 신호에 근거하야, 측거 대상 범위에 존재하는 측정 대상물(1000)까지의 거리에 관한 정보를 생성하여, 출력하는 거리 정보 취득부로서의 기능을 구비한다. 이때, 거리 데이터 처리부(224)는, 이미지 센서(222)와 전기적으로 접속되어 있으면 되고, 이미지 센서(222)와 같은 패키지 내에 배치되어 있어도 되고, 이미지 센서(222)와는 다른 패키지 내에 배치되어 있어도 된다.
제어부(210)는, 마이크로컴퓨터나 논리회로를 포함하는 정보 처리장치 등에 의해 구성되고, 각 부의 동작 제어나 각종의 연산 처리 등의 측거장치(200)에 있어서의 동작을 주관하는 중심적인 처리장치로서의 기능을 구비한다.
전술한 것과 같이, LiDAR 시스템에 적합한 발광장치로서는, 광 펄스 폭이 짧고, 첨두값이 높은 광 펄스를 발생할 수 있는 발광장치가 바람직하다. 구체적으로는, LiDAR 시스템에 적합한 광원의 광 펄스 폭은, 예를 들면, 50ps로부터 1ns 정도의 범위이다. 한편, VCSEL 및 VCSEL을 구동하는 전기적인 관점에서는, 그와 같은 짧은 펄스폭에서 발광시키는 것은 용이하지 않다. VCSEL은 주입된 전류량에 따라 발광하기 때문에, 광 펄스를 50ps로부터 1ns 정도로 하기 위해서는, VCSEL을 구동하는 전류 펄스를 같은 정도로 할 필요가 있다. 즉, 드라이버부로부터 VCSEL에 걸쳐서는, 주파수 성분으로서는, 1GHz나 10GHz라고 하는 고주파 대역이 우수한 전기 특성을 구비하고, 또한 1A를 초과하는 전류를 취급할 필요가 있다. 이와 같이 하는 것은, 그 이하의 주파수 대역 만을 취급하는 전기회로 만으로 드라이버나 VCSEL까지의 전기적인 전송부를 구성하는 경우와 비교해서 고비용으로 된다고 하는 과제가 있다.
따라서, 본 실시형태에 있어서는, 제1내지 제4실시형태에 있어서 설명한 반도체 발광 소자를 사용함으로써, VCSEL 자신이 단 펄스를 발생하는 구성으로 하고 있다. 이에 따라, 드라이버부나 전기 전송부의 고비용화를 피하면서, LiDAR 시스템에 있어서 바람직한 50ps로부터 1ns 정도의 광 펄스를 실현하고 있다.
다음에, 본 실시형태에 따른 측거장치의 동작에 대해서, 도14를 사용하여 설명한다.
우선, 제어부(210)는, 면발광 레이저 어레이 드라이버(212)에 구동신호를 출력한다. 면발광 레이저 어레이 드라이버(212)는, 제어부(210)로부터의 구동신호를 받고, 면발광 레이저 어레이(214)에 소정의 전류값의 전류를 주입한다. 이에 따라, 면발광 레이저 어레이(214)가 발진하여, 면발광 레이저 어레이(214)로부터 레이저 광이 출력된다. 이때, 면발광 레이저 어레이(214)로부터 출사되는 빛의 펄스폭은, 전술한 것과 같이, 주입된 전류의 펄스폭보다도 좁다.
면발광 레이저 어레이(214)에 의해 생성된 레이저 광은, 발광측 광학계(218)에 의해, 측거 대상 범위를 향해서 출사된다. 측거 대상 범위에 있는 측정 대상물(1000)에 조사된 레이저 광 중, 측정 대상물(1000)에 의해 반사되어 수광측 광학계(220)에 입사한 레이저 광은, 수광측 광학계(220)에 의해 이미지 센서(222)로 이끌린다.
이미지 센서(222)의 각 화소는, 레이저 광의 입사한 타이밍에 따른 전기신호 펄스를 생성한다. 이미지 센서(222)에 의해 생성된 전기신호 펄스는, 거리 데이터 처리부(224)에 입력된다.
거리 데이터 처리부(224)는, 이미지 센서(222)로부터 출력되는 전기신호 펄스의 수신 타이밍에 근거하여, 광 전파방향을 따른 측정 대상물(1000)까지의 거리에 관한 정보를 생성한다. 이미지 센서(222)의 각 화소로부터 출력되는 전기신호 펄스에 근거한 거리 정보를 각각 산출함으로써, 측정 대상물(1000)의 3차원 정보를 취득할 수 있다.
본 실시형태의 측거장치(200)는, 예를 들면, 자동차의 분야에 있어서, 다른 차량과 충돌하지 않도록 제어를 행하기 위한 제어장치나, 다른 차량에 추종하여 자동운전하는 제어를 행하기 위한 제어장치 등에 적용가능하다. 또한, 본 실시형태의 측거장치(200)는, 자동차 뿐만 아니라, 선박, 항공기 또는 산업용 로봇 등의 다른 이동체(이동장치)이나, 이동체 검출 시스템 등에도 적용가능하다. 본 실시형태의 측거장치(200)는, 거리 정보를 포함시켜, 3차원적으로 인식한 물체의 정보를 이용하는 기기에 널리 적용할 수 있다. 이들 이동체는, 본 실시형태의 측거장치와, 이 측거장치가 취득한 거리에 관한 정보에 근거하여 이동체를 제어하는 제어수단을 포함하여 구성될 수 있다.
또한, 본 실시형태의 측거장치(200)에 의해 취득가능한 깊이를 포함한 3차원 정보는, 화상 촬상장치, 화상 처리장치, 표시장치 등에서 이용하는 것도 가능하다. 예를 들면, 본 실시형태의 측거장치(200)에 의해 취득한 3차원 정보를 사용하여, 현실세계의 화상 위에 가상 물체를 위화감 없게 표시하는 것이 가능하다. 또한, 화상정보와 함께 3차원 정보를 보존해 둠으로써, 촬영후에 촬영 영상의 블러 맛 등을 수정하는 것도 가능하다.
이와 같이, 본 실시형태에 따르면, 광 펄스 폭이 짧고 첨두값이 높은 광 펄스를 생성할 수 있는 발광장치를 구비한 고성능의 측거장치를 실현할 수 있다.
[제6실시형태]
본 발명의 제6실시형태에 따른 측거장치에 대해서, 도15 및 도16을 사용하여 설명한다. 도15는, 본 실시형태에 따른 측거장치의 개략 구성을 나타낸 블록도다. 도16은, 본 실시형태에 따른 측거장치에 있어서의 면발광 레이저 어레이의 구성예를 나타낸 개략 단면도다. 제1 내지 제4실시형태에 따른 반도체 발광 소자와 제5실시형태에 따른 측거장치와 같은 구성요소에는 동일한 부호를 붙이고, 설명을 생략 또는 간결하게 한다.
본 실시형태에 따른 측거장치(200)는, 도15에 나타낸 것과 같이, 면발광 레이저 어레이(214)가 발광 타이밍 모니터부(216)를 더 갖는다는 점에서, 제5실시형태에 따른 측거장치와 다르다. 본 실시형태에 따른 측거장치(200)의 그 밖의 점은, 제5실시형태에 따른 측거장치와 같다.
면발광 레이저 어레이(214)는, 예를 들면, 도16에 나타낸 것과 같이, 반도체 발광 소자(100)와, 발광 타이밍 모니터부(216)와, 베이스(110)와, 창문재(120)를 갖는다. 베이스(110)는, 반도체 발광 소자(100) 및 발광 타이밍 모니터부(216)를 실장하는 패키지의 일부이며, 반도체 발광 소자(100) 및 발광 타이밍 모니터부(216)를 수용하는 오목부를 갖는다. 베이스(110)는, 예를 들면, 세라믹에 의해 구성될 수 있다. 창문재(120)는, 반도체 발광 소자(100) 및 발광 타이밍 모니터부(216)가 실장된 베이스(110)의 오목부를 막는 것 같이, 베이스(110)에 고정되어 있다. 반도체 발광 소자(100)는, 제4실시형태에 따른 반도체 발광 소자(100)이다. 발광 타이밍 모니터부(216)는, 예를 들면, 0.3mm 모서리의 정사각형 형상을 갖는 반도체 기판에 의해 구성되고, 수광 에어리어의 직경이 예를 들면 100㎛인 포토다이오드를 갖는다.
반도체 발광 소자(100)의 애노드 공통 전극(40C), 캐소드 공통 전극(42C), 발광 타이밍 모니터부(216)를 구성하는 포토다이오드의 애노드 및 캐소드는, 베이스(110)의 외주부에 설치된 전극(미도시)에 전기적으로 접속되어 있다. 면발광 레이저 어레이 드라이버(212)로부터 공급되는 펄스 전류는, 베이스(110)에 설치된 전극을 거쳐 반도체 발광 소자(100)에 공급된다. 또한, 발광 타이밍 모니터부(216)에서 생성되는 전기신호는, 베이스(110)에 설치된 전극을 거쳐, 거리 데이터 처리부(224)에 공급된다.
다음에, 본 실시형태에 따른 측거장치의 동작에 대해서, 도15 및 도16을 사용하여 설명한다.
우선, 제어부(210)는, 면발광 레이저 어레이 드라이버(212)에 구동신호를 출력한다. 면발광 레이저 어레이 드라이버(212)는, 제어부(210)로부터의 구동신호를 받고, 면발광 레이저 어레이(214)의 반도체 발광 소자(100)에 소정의 전류값의 전류를 주입한다. 이에 따라, 반도체 발광 소자(100)가 발진하여, 반도체 발광 소자(100)로부터 레이저 광이 출력된다. 이때, 반도체 발광 소자(100)로부터 출사되는 빛의 펄스폭은, 전술한 것과 같이, 주입된 전류의 펄스폭보다도 좁다.
반도체 발광 소자(100)에 의해 생성된 레이저 광은, 창문재(120)를 통해 면발광 레이저 어레이(214)로부터 방출되고, 발광측 광학계(218)에 의해 측거 대상 범위를 향해서 출사된다. 이때, 창문재(120)에는 AR 코팅이 실시되어 있지만, 일부의 빛은 창문재(120)에 의해 반사되어, 발광 타이밍 모니터부(216)에 입사한다.
발광 타이밍 모니터부(216)는, 입사한 빛을 전기신호로 변환하여, 거리 데이터 처리부(224)에 출력한다. 거리 데이터 처리부(224)는, 이미지 센서(222)로부터의 전기신호 펄스의 수신 타이밍과, 발광 타이밍 모니터부(216)로부터의 전기신호의 수신 타이밍의 시간차에 근거하여, 광 전파방향을 따른 측정 대상물(1000)까지의 거리에 관한 정보를 생성한다. 그리고, 이미지 센서(222)의 각 화소로부터 출력되는 전기신호 펄스에 근거한 거리 정보를 각각 산출함으로써, 측정 대상물(1000)의 3차원 정보를 취득한다.
다음에, 본 실시형태에 있어서 측거장치를 이와 같이 구성하고 있는 이유에 대해서, 도17 및 도18을 사용하여 설명한다.
LiDAR 시스템에서는, 레이저 광을 출사하고나서 측정 대상물에서 반사되어 되돌아올 때까지의 시간차에 근거하여, 측정 대상물까지의 거리를 산출한다. 따라서, 측거 정밀도를 향상시키기 위해서는, 반도체 발광 소자(100)에 있어서 발광 펄스가 생성된 타이밍을 보다 높은 정밀도로 알 필요가 있다. 예를 들면, 수광측의 시간 검지 정밀도가 50ps 정도인 경우, 발광측의 펄스 발생의 타이밍의 정보의 정밀도는 50ps보다도 작은 것이 바람직하다.
일반적인 VCSEL 및 그것을 사용한 LiDAR 시스템에서는, VCSEL 드라이버에서 펄스 전류를 발생하여, VCSEL을 구동한다. VCSEL은 펄스 전류 파형에 따라 발광하기 때문에, VCSEL의 발광 타이밍과 VCSEL 드라이버에서 발생하는 펄스 전류의 상승의 타이밍의 차이는 작고, 또한, 그 시간차는 환경온도 등의 변동에 의해 큰 변화는 생기지 않는다. 이것은, VCSEL의 설계가 주입된 전류값에 따라 발광하도록 설계되어 있기 때문이다. 그 때문에, 드라이버에 있어서의 전류 펄스의 발생 타이밍으로부터 VCSEL의 발광 타이밍까지의 시간을 정밀하게 추측할 수 있다.
한편, 전술한 방법으로 전류 펄스의 발생 타이밍과 광 펄스의 발생 타이밍의 시간차를 추정한 경우, 제1 내지 제4실시형태의 반도체 발광 소자를 사용한 LiDAR 시스템에서는 측거 정밀도가 저하하는 경우가 있다는 것을, 본 발명자들은 처음으로 발견하였다.
제1 내지 제4실시형태의 반도체 발광 소자에서는, 활성층(24) 내에 캐리어를 축적하고, 레이저 발진의 개시후에 축적한 캐리어를 빛으로 변환해서 광 펄스를 발생시킨다. 즉, 활성층(24) 내에 캐리어가 축적될 때까지의 소정의 시간, 반도체 발광 소자에 주입한 전류는 활성층(24) 내에 캐리어를 축적하는데 이용된다. 그리고, 활성층(24) 내에 캐리어가 축적될 때까지의 소정의 시간, 반도체 발광 소자의 레이저 발진이 늦어진다.
제1 내지 제4실시형태의 반도체 발광 소자에 있어서의 레이저 발진의 타이밍은, 반도체 발광 소자의 구조 및 각 부를 구성하는 재료의 물리 파라미터에 의해 결정한다. 그 때문에, 면발광 레이저 어레이 드라이버(212)에서 생성하는 전류 파형이 동일하여도, 환경온도의 변화나 경시적인 물리 파라미터의 변화에 의해 구동 개시로부터 레이저 발진 개시까지의 시간차가 변한다. 그리고 그 시간차는, 전형적인 수광측의 시간 검지 정밀도인 50ps 정도를 초과하는 경우가 있다.
도17 및 도18은, 환경온도의 변화나 경시적인 물리 파라미터의 변화에 의한 광파형의 변화를 계산에 의해 구한 결과를 나타낸 그래프다. 도17이 일반적인 VCSEL의 경우의 계산 결과이고, 도18이 본 발명의 반도체 발광 소자의 경우의 계산 결과다.
도17 및 도18에는, 실온일 때의 투명 캐리어 밀도를 상정한 경우와, 실온보다도 50℃ 높을 때의 투명 캐리어 밀도를 상정한 경우에 있어서, 발진 개시 직후의 광파형을 확대해서 나타내고 있다. 어느쪽의 도면에서도, 먼저 발진이 개시하고 있는 쪽의 특성이 실온일 때의 투명 캐리어 밀도를 상정한 경우이며, 나중에 발진이 개시하고 있는 쪽의 특성이 실온보다도 50℃ 높을 때의 투명 캐리어 밀도를 상정한 경우이다.
일반적인 VCSEL에서는, 도17에 나타낸 것과 같이, 실온일 때의 투명 캐리어 밀도를 상정한 경우의 광 펄스의 피크시와, 실온보다도 50℃ 높을 때의 투명 캐리어 밀도를 상정한 경우의 광 펄스의 피크시 사이의 시간차는, 13ps이다.
한편, 본 발명의 반도체 발광 소자에서는, 도18에 나타낸 것과 같이, 실온일 때의 투명 캐리어 밀도를 상정한 경우의 광 펄스의 피크시와, 실온보다도 50℃ 높을 때의 투명 캐리어 밀도를 상정한 경우의 광 펄스의 피크시 사이의 시간차는, 70ps이다. 반도체 발광 소자(100)에의 전류의 주입 개시의 타이밍으로부터 광출력이 최대 피크값에 도달하는 타이밍까지의 시간차는, 환경온도의 변화 등에 의해, 예를 들면, 50ps 이상, 1ns 이하의 범위에서 변화될 수 있다.
이와 같이, 본 발명의 반도체 발광 소자에서는, 물성값의 변화가 발진 타이밍의 변화에 의해 크게 영향을 받는다. 그리고, 그 발진 타이밍의 변화량은, 전형적인 수광측의 시간검지 정밀도인 50ps 정도를 초과해 버리는 경우가 있다.
이와 같은 관점에서, 본 실시형태의 측거장치(200)에 있어서는, 면발광 레이저 어레이(214)에서의 발광 타이밍을 발광 타이밍 모니터부(216)에 의해 검지한다. 그리고, 발광 타이밍 모니터부(216)에 의해 검지한 발광 타이밍을 이용해서 거리 정보의 산출을 행한다. 따라서, 가령 면발광 레이저 어레이(214)에 있어서의 발광 타이밍이 환경온도 등의 요인으로 벗어났다고 하더라도, 측거장치(200)의 측거 정밀도에는 영향을 미치지 않아, 높은 측거 정밀도를 유지할 수 있다.
이와 같이, 본 실시형태에 따르면, 첨두값이 높고 펄스가 짧은 광 펄스를 사용한 측거장치에 있어서, 환경온도의 변화 등에 의한 측거 정밀도에의 영향을 저감할 수 있다.
[변형 실시형태]
본 발명은, 상기 실시형태에 한정되지 않고 다양한 변형이 가능하다. 예를 들면, 어느 한개의 실시형태의 일부의 구성을 다른 실시형태에 추가한 예나, 다른 실시형태의 일부의 구성으로 치환한 예도, 본 발명의 실시형태이다.
또한, 상기 제1 내지 제3실시형태에서는, 반도체 기판(10)으로서 GaAs 기판을 사용한 경우에 결정성장이 가능한 반도체 재료로서 GaAs, AlGaAs, InGaAs를 예시했지만, 반도체 기판(10)은 GaAs 기판에 한정되는 것은 아니다. 예를 들면, 반도체 기판(10)으로서 InP 기판을 사용할 수도 있다. 반도체 기판(10)으로서 InP 기판을 사용한 경우에 결정성장이 가능한 반도체 재료로서는, 예를 들면, InP, InGaAs, InGaP, InGaAsP 등을 들 수 있다.
또한, 상기 제1 내지 제3실시형태에 따른 반도체 발광 소자에 있어서의 DBR층은, 반드시 반도체 재료로 구성되어 있을 필요는 없고, 반도체 재료 이외의 재료로 구성되어 있어도 된다. 이 경우에도, 제1 내지 제3실시형태와 같은 기능을 발휘하도록 구성함으로써 본 실시형태와 같은 효과를 나타낼 수 있다.
이때, 상기 실시형태는, 모두 본 발명을 실시하는 것에 있어서 구체화의 예를 나타낸 것에 지나지 않고, 이것들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 즉, 본 발명은 그것의 기술사상, 또는 그것의 주요한 특징으로부터 일탈하지 않고, 다양한 형태로 실시할 수 있다.
본 발명은 상기 실시형태에 제한되는 것은 아니고, 본 발명의 정신 및 범위에서 이탈하지 않고, 다양한 변경 및 변형이 가능하다. 따라서, 본 발명의 범위를 명확하게 하기 위해서 이하의 청구항을 첨부한다.
본원은, 2021년 5월 17일 제출된 일본국 특허출원 특원 2021-083105 및 2022년 4월 11일 제출된 일본국 특허출원 특원 2022-065143을 기초로 하여 우선권을 주장하는 것이며, 그것의 기재 내용의 전체를 여기에 원용한다.
10…반도체 기판
12, 30…하부 DBR층
14…논도프 스페이서부
16…포화가능 흡수층
18, 32…공진기부
20…n형 층
22…논도프 스페이서부
24, 34…활성층
26…p형 층
28, 36…상부 DBR층
38…산화 협착층
40, 42…전극
44…보호막
50…발광부
100…반도체 발광 소자
200…측거장치

Claims (21)

  1. 반도체 기판 위에, 제1 반사경과, 활성층을 포함하는 공진기 스페이서부와, 제2 반사경이 이 순서로 적층된 반도체 발광 소자를 갖고,
    상기 반도체 발광 소자는, 상기 반도체 기판과 상기 제2 반사경 사이에 포화가능 흡수층을 포함하고,
    상기 반도체 발광 소자는, 최대 피크값을 갖고, 또한, 상기 최대 피크값의 후에 소정의 광 강도인 안정 값으로 수속하는 프로파일을 갖는 빛을 출사하도록 구성되어 있는 것을 특징으로 하는 발광장치.
  2. 반도체 기판 위에, 제1 반사경과, 활성층을 포함하는 공진기 스페이서부와, 제2 반사경이 이 순서로 적층된 반도체 발광 소자를 갖고,
    상기 반도체 발광 소자는, 상기 반도체 기판과 상기 제2 반사경 사이에 포화가능 흡수층을 포함하고,
    상기 활성층의 빛 가둠 계수를 Γs, 포화가능 흡수층의 빛 가둠 계수를 Γa, 상기 구동부로부터 주입되는 전류값이 Iop일 때에 얻어지는 상기 활성층에서의 최대 이득을 gmax(Iop), 상기 포화가능 흡수층의 흡수계수를 α2, 미러 손실을 αm, 캐리어에 의한 광흡수를 αi로 하여,
    Γs×gmax(Iop)>Γa×α2+αm+αi
    의 관계를 만족하는 것을 특징으로 하는 발광장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 포화가능 흡수층은, 상기 반도체 기판과 상기 활성층 사이에 위치하고, 상기 제1 반사경을 겸하는 것을 특징으로 하는 발광장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 포화가능 흡수층은, 상기 활성층과 상기 제2 반사경 사이에 위치하고 있는 것을 특징으로 하는 발광장치.
  5. 제 1항에 있어서,
    상기 최대 피크값을 나타낸 광 펄스의 반치폭이 50ps 이상인 것을 특징으로 하는 발광장치.
  6. 제 1항에 있어서,
    상기 반도체 발광 소자에의 전류의 주입 개시의 타이밍으로부터 광출력이 상기 최대 피크값에 도달하는 타이밍까지의 시간차가, 50ps 이상, 1ns 이하인 것을 특징으로 하는 발광장치.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 활성층은, 복수의 양자 우물층과, 상기 복수의 양자 우물층 사이에 설치된 장벽층을 갖고, 상기 양자 우물층의 발광 준위와 상기 장벽층의 밴드갭의 에너지 차이는, 105meV로부터 230meV의 범위인 것을 특징으로 하는 발광장치.
  8. 제 7항에 있어서,
    상기 양자 우물층은 InGaAs에 의해 구성되고 있고,
    상기 장벽층은 GaAs에 의해 구성되어 있는 것을 특징으로 하는 발광장치.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 활성층과 상기 포화가능 흡수층 사이에 배치된 반도체층을 더 갖고,
    상기 반도체층은, Al 조성이 0.45로부터 0.9의 범위인 AlGaAs층을 포함하는 것을 특징으로 하는 발광장치.
  10. 제 9항에 있어서,
    상기 반도체층은, GaAsP층을 더 포함하는 것을 특징으로 하는 발광장치.
  11. 제 1항 내지 제 10항 중 어느 한 항에 있어서,
    상기 공진기 스페이서부의 광학 두께는, 공진 파장의 5배에 해당하는 두께 이상인 것을 특징으로 하는 발광장치.
  12. 제 1항 내지 제 11항 중 어느 한 항에 있어서,
    상기 공진기 스페이서부의 광학 두께는, 공진 파장의 11배에 해당하는 두께 이상인 것을 특징으로 하는 발광장치.
  13. 제 1항 내지 제 12항 중 어느 한 항에 있어서,
    상기 활성층은, 6층 이상, 50층 이하의 양자 우물층을 포함하는 것을 특징으로 하는 발광장치.
  14. 제 1항 내지 제 13항 중 어느 한 항에 있어서,
    상기 반도체 발광 소자와 같은 패키지에 실장되고, 상기 반도체 발광 소자로부터 출사된 빛을 받는 수광 소자를 더 갖는 것을 특징으로 하는 발광장치.
  15. 반도체 기판 위에, 제1 반사경과, 활성층을 포함하는 공진기 스페이서부와, 제2 반사경이 이 순서로 적층된 반도체 발광 소자를 갖고,
    상기 활성층은, 6층 이상, 50층 이하의 양자 우물층을 포함하고,
    상기 반도체 기판과 상기 제2 반사경 사이에 포화가능 흡수층을 더 갖고,
    상기 공진기 스페이서부의 광학 두께는, 공진 파장의 5배에 해당하는 두께 이상인 것을 특징으로 하는 발광장치.
  16. 제 15항에 있어서,
    상기 활성층은, 상기 제1 반사경과 상기 제2 반사경 사이에 생기는 정재파의 복과 절 사이에 위치하고 있는 것을 특징으로 하는 발광장치.
  17. 반도체 기판 위에, 제1 반사경과, 활성층을 포함하는 공진기 스페이서부와, 제2 반사경이 이 순서로 적층된 반도체 발광 소자를 갖고,
    상기 반도체 발광 소자는, 상기 반도체 기판과 상기 제2 반사경 사이에 포화가능 흡수층을 포함하고,
    상기 활성층은, 복수의 양자 우물층과, 상기 복수의 양자 우물층 사이에 설치된 장벽층을 포함하고,
    상기 장벽층은, GaAs에 의해 구성되어 있는 것을 특징으로 하는 발광장치.
  18. 제 17항에 있어서,
    상기 공진기 스페이서부의 광학 두께는, 공진 파장의 5배에 해당하는 두께 이상인 것을 특징으로 하는 발광장치.
  19. 제 15항 내지 제 18항 중 어느 한 항에 있어서,
    상기 공진기 스페이서부의 광학 두께는, 공진 파장의 11배에 해당하는 두께 이상인 것을 특징으로 하는 발광장치.
  20. 청구항 1 내지 19 중 어느 한 항에 기재된 발광장치와,
    상기 발광장치로부터 출사되어, 측정 대상물에서 반사한 빛을 받는 수광장치와,
    상기 발광장치로부터 빛이 출사되는 타이밍과 상기 수광장치가 수광하는 타이밍의 시간차에 근거하여 상기 측정 대상물까지의 거리에 관한 정보를 취득하는 거리 정보 취득부를 갖는 것을 특징으로 하는 측거장치.
  21. 이동체로서,
    청구항 20에 기재된 측거장치와,
    상기 측거장치가 취득한 상기 거리에 관한 정보에 근거하여 상기 이동체를 제어하는 제어수단을 갖는 것을 특징으로 하는 이동체.
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