KR20230159912A - Vertical semiconductor devices - Google Patents

Vertical semiconductor devices Download PDF

Info

Publication number
KR20230159912A
KR20230159912A KR1020220059275A KR20220059275A KR20230159912A KR 20230159912 A KR20230159912 A KR 20230159912A KR 1020220059275 A KR1020220059275 A KR 1020220059275A KR 20220059275 A KR20220059275 A KR 20220059275A KR 20230159912 A KR20230159912 A KR 20230159912A
Authority
KR
South Korea
Prior art keywords
pattern
channel
interlayer insulating
insulating film
vertical semiconductor
Prior art date
Application number
KR1020220059275A
Other languages
Korean (ko)
Inventor
최무림
성정태
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220059275A priority Critical patent/KR20230159912A/en
Publication of KR20230159912A publication Critical patent/KR20230159912A/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

수직형 반도체 소자는, 제1 기판 상에 형성된 하부 회로 패턴들이 구비된다. 상기 하부 회로 패턴들을 덮는 하부 층간 절연막이 구비된다. 상기 하부 층간 절연막 상에, 상기 제1 기판 상면에 대해 수직한 수직 방향으로 절연 패턴 및 게이트 전극이 번갈아 반복 적층되는 패턴 구조물이 구비된다. 상기 하부 층간 절연막 상에 구비되고, 상기 하부 층간 절연막과 본딩되고, 상기 패턴 구조물 하부에서 상기 패턴 구조물을 덮는 층간 절연막이 구비된다. 상기 패턴 구조물을 관통하는 채널홀들 내에 각각 구비되고, 상기 수직 방향으로 연장되고, 데이터 저장 구조물, 채널, 매립 절연 패턴 및 캡핑 패턴을 포함하는 채널 구조물이 구비된다. 상기 패턴 구조물의 최상부 절연 패턴을 덮으면서 상기 최상부 절연 패턴과 직접 접촉하고, 상기 채널 구조물의 채널의 상부 표면과 직접 접촉하여 상기 채널과 전기적으로 연결되는 상부 베이스 패턴이 구비된다.A vertical semiconductor device includes lower circuit patterns formed on a first substrate. A lower interlayer insulating film is provided covering the lower circuit patterns. On the lower interlayer insulating film, a pattern structure is provided in which insulating patterns and gate electrodes are alternately and repeatedly stacked in a vertical direction perpendicular to the upper surface of the first substrate. An interlayer insulating film is provided on the lower interlayer insulating film, is bonded to the lower interlayer insulating film, and covers the pattern structure below the pattern structure. A channel structure is provided in each of the channel holes penetrating the pattern structure, extends in the vertical direction, and includes a data storage structure, a channel, a buried insulating pattern, and a capping pattern. An upper base pattern is provided that covers the uppermost insulating pattern of the pattern structure and is in direct contact with the uppermost insulating pattern, and is in direct contact with the upper surface of the channel of the channel structure and is electrically connected to the channel.

Description

수직형 반도체 소자{VERTICAL SEMICONDUCTOR DEVICES}Vertical semiconductor devices {VERTICAL SEMICONDUCTOR DEVICES}

본 발명은 반도체 소자에 관한 것이다. 보다 상세하게, 본딩형 수직형 반도체 소자에 관한 것이다.The present invention relates to semiconductor devices. More specifically, it relates to a bonded vertical semiconductor device.

본딩형 수직형 반도체 소자는 주변 회로들이 형성된 제1 기판과 수직 방향으로 적층된 메모리 셀들 형성된 제2 기판을 서로 본딩함으로써 형성될 수 있다. 간단한 공정을 통해 상기 본딩형 수직형 반도체 소자를 제조할 수 있는 방법이 요구되고 있다. A bonded vertical semiconductor device can be formed by bonding a first substrate on which peripheral circuits are formed and a second substrate on which memory cells stacked in a vertical direction are formed. There is a need for a method that can manufacture the bonded vertical semiconductor device through a simple process.

본 발명의 일 과제는 본딩형 수직형 반도체 소자를 제공하는 것이다. One object of the present invention is to provide a bonded vertical semiconductor device.

상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 제1 기판 상에 형성된 하부 회로 패턴들이 구비된다. 상기 하부 회로 패턴들을 덮는 하부 층간 절연막이 구비된다. 상기 하부 층간 절연막 상에, 상기 제1 기판 상면에 대해 수직한 수직 방향으로 절연 패턴 및 게이트 전극이 번갈아 반복 적층되는 패턴 구조물이 구비된다. 상기 하부 층간 절연막 상에 구비되고, 상기 하부 층간 절연막과 본딩되고, 상기 패턴 구조물 하부에서 상기 패턴 구조물을 덮는 층간 절연막이 구비된다. 상기 패턴 구조물을 관통하는 채널홀들 내에 각각 구비되고, 상기 수직 방향으로 연장되고, 데이터 저장 구조물, 채널, 매립 절연 패턴 및 캡핑 패턴을 포함하는 채널 구조물이 구비된다. 상기 패턴 구조물의 최상부 절연 패턴을 덮으면서 상기 최상부 절연 패턴과 직접 접촉하고, 상기 채널 구조물의 채널의 상부 표면과 직접 접촉하여 상기 채널과 전기적으로 연결되는 상부 베이스 패턴이 구비된다. In order to achieve the object of the present invention, a vertical semiconductor device according to embodiments of the present invention is provided with lower circuit patterns formed on a first substrate. A lower interlayer insulating film is provided covering the lower circuit patterns. On the lower interlayer insulating film, a pattern structure is provided in which insulating patterns and gate electrodes are alternately and repeatedly stacked in a vertical direction perpendicular to the upper surface of the first substrate. An interlayer insulating film is provided on the lower interlayer insulating film, is bonded to the lower interlayer insulating film, and covers the pattern structure below the pattern structure. A channel structure is provided in each of the channel holes penetrating the pattern structure, extends in the vertical direction, and includes a data storage structure, a channel, a buried insulating pattern, and a capping pattern. An upper base pattern is provided that covers the uppermost insulating pattern of the pattern structure and is in direct contact with the uppermost insulating pattern, and is in direct contact with the upper surface of the channel of the channel structure and is electrically connected to the channel.

예시적인 실시예들에 따른 수직형 반도체 소자는 상기 채널 구조물의 채널과 상부 베이스 패턴이 직접 접촉된다. 상기 상부 베이스 패턴과 채널 사이에 별도의 채널 연결막이 형성되지 않는다. 따라서, 수직형 반도체 소자의 구조 및 제조 공정이 매우 단순해질 수 있다. In vertical semiconductor devices according to example embodiments, a channel of the channel structure and an upper base pattern are in direct contact. A separate channel connection film is not formed between the upper base pattern and the channel. Accordingly, the structure and manufacturing process of the vertical semiconductor device can be greatly simplified.

도 1 내지 도 20은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 예시적인 실시예에 따른 수직형 반도체 소자의 일부의 확대된 단면도이다.
도 22 내지 도 27은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 28 내지 도 34는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 1 to 20 are cross-sectional views for explaining a method of manufacturing a vertical semiconductor device according to example embodiments.
21 is an enlarged cross-sectional view of a portion of a vertical semiconductor device according to an example embodiment.
22 to 27 are cross-sectional views for explaining a method of manufacturing a vertical semiconductor device according to example embodiments.
28 to 34 are cross-sectional views for explaining a method of manufacturing a vertical semiconductor device according to example embodiments.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings.

이하에서는, 기판 표면에 평행한 일 방향을 제1 방향이라 하고, 상기 기판 표면에 평행하고 상기 제1 방향과 수직한 방향을 제2 방향이라 하면서 설명한다. 또한, 상기 기판 표면에 수직한 방향을 수직 방향이라 하면서 설명한다. Hereinafter, a direction parallel to the substrate surface will be referred to as a first direction, and a direction parallel to the substrate surface and perpendicular to the first direction will be referred to as a second direction. Additionally, the description will be made while referring to the direction perpendicular to the substrate surface as the vertical direction.

도 1 내지 도 20은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 1 to 20 are cross-sectional views for explaining a method of manufacturing a vertical semiconductor device according to example embodiments.

여기서, 도 5, 도 14, 도 16 및 도 18은 상기 수직형 반도체 소자의 일부의 확대된 단면도이다. Here, FIGS. 5, 14, 16, and 18 are enlarged cross-sectional views of a portion of the vertical semiconductor device.

도 1을 참조하면, 제1 기판(100) 상에 하부 회로 패턴들(110)을 형성한다. 상기 하부 회로 패턴들(110)은 주변 회로들을 포함할 수 있다. 상기 하부 회로 패턴들(110)은 예를들어, 트랜지스터 및 배선을 포함할 수 있다. 상기 하부 회로 패턴들(110)을 덮는 하부 층간 절연막(120)을 형성한다. Referring to FIG. 1, lower circuit patterns 110 are formed on the first substrate 100. The lower circuit patterns 110 may include peripheral circuits. The lower circuit patterns 110 may include, for example, transistors and wiring. A lower interlayer insulating film 120 is formed to cover the lower circuit patterns 110 .

상기 제1 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.The first substrate 100 may include a semiconductor material such as silicon, germanium, or silicon-germanium, or a group III-V compound such as GaP, GaAs, or GaSb. According to some embodiments, the first substrate 100 may be a silicon-on-insulator (SOI) substrate or a germanium-on-insulator (GOI) substrate.

상기 하부 층간 절연막(120)의 최상부면 상에 제1 본딩막(122)을 형성한다. 예시적인 실시예에서, 상기 제1 본딩막(122)은 SiCN을 포함할 수 있다. 상기 하부 층간 절연막(120)의 상부에 상기 제1 본딩막(122)을 관통하는 제1 본딩 패턴(124)을 형성한다. 상기 제1 본딩 패턴(124)의 표면은 상기 제1 본딩막(122)의 표면과 동일한 평면에 위치할 수 있다. 따라서, 상기 제1 본딩 패턴(124)은 외부에 노출될 수 있다. 상기 제1 본딩 패턴(124)은 금속 물질이 포함될 수 있다. 상기 제1 본딩 패턴(124)은 예를들어 구리, 알루미늄 등을 포함할 수 있다. 상기 제1 본딩 패턴(124)은 상기 하부 회로 패턴들(110)에 포함된 배선들과 전기적으로 연결될 수 있다. A first bonding film 122 is formed on the uppermost surface of the lower interlayer insulating film 120. In an exemplary embodiment, the first bonding film 122 may include SiCN. A first bonding pattern 124 penetrating the first bonding layer 122 is formed on the lower interlayer insulating layer 120 . The surface of the first bonding pattern 124 may be located on the same plane as the surface of the first bonding film 122. Accordingly, the first bonding pattern 124 may be exposed to the outside. The first bonding pattern 124 may include a metal material. The first bonding pattern 124 may include copper, aluminum, etc., for example. The first bonding pattern 124 may be electrically connected to wires included in the lower circuit patterns 110 .

도 2 내지 도 9를 참조하면, 제2 기판(200) 상에 수직형 메모리 셀들을 형성한다. 이하에서는 상기 제2 기판(200) 상에 형성되는 수직형 메모리 셀들의 제조 방법의 일 예를 설명하지만, 수직형 메모리 셀들의 제조 방법은 이에 한정되지는 않는다. 2 to 9, vertical memory cells are formed on the second substrate 200. Below, an example of a method of manufacturing vertical memory cells formed on the second substrate 200 will be described, but the method of manufacturing vertical memory cells is not limited thereto.

도 2를 참조하면, 상기 제2 기판(200) 상에 제1 절연막 및 제1 희생막을 수직 방향을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 제1 절연막들 및 제1 희생막들을 포함하는 제1 몰드막이 형성될 수 있다. 예시적인 실시예에서, 상기 제2 기판(200)과 직접 접촉하는 최하부의 제1 절연막은 다른 제1 절연막보다 더 두껍게 형성될 수 있다. Referring to FIG. 2, a first insulating film and a first sacrificial film may be alternately and repeatedly stacked on the second substrate 200 along a vertical direction, thereby forming a layer including the first insulating films and first sacrificial films. A first mold film may be formed. In an exemplary embodiment, the lowermost first insulating layer that directly contacts the second substrate 200 may be formed to be thicker than other first insulating layers.

상기 제2 기판(200)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 제2 기판(500)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 이하에서는, 상기 제2 기판(200)이 실리콘을 포함하는 것으로 설명한다. The second substrate 200 may include, for example, a semiconductor material such as silicon, germanium, or silicon-germanium, or a group III-V compound such as GaP, GaAs, or GaSb. According to some embodiments, the second substrate 500 may be a silicon-on-insulator (SOI) substrate or a germanium-on-insulator (GOI) substrate. Hereinafter, the second substrate 200 will be described as containing silicon.

상기 제1 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제1 희생막은 제1 절연막에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. The first insulating layer may include an oxide such as silicon oxide, and the first sacrificial layer may include a material having an etch selectivity with respect to the first insulating layer, such as a nitride such as silicon nitride. there is.

이 후, 상기 제1 절연막들 및 제1 희생막들을 차례로 식각하여 측벽 부위가 계단 형상을 가지는 제1 몰드 구조물(210)을 형성한다. 상기 제1 몰드 구조물(210)은 제1 절연 패턴(202a) 및 제1 희생 패턴(204a)이 적층되는 구조를 가질 수 있다. Afterwards, the first insulating films and the first sacrificial films are sequentially etched to form a first mold structure 210 whose sidewalls have a step shape. The first mold structure 210 may have a structure in which a first insulating pattern 202a and a first sacrificial pattern 204a are stacked.

상기 제2 기판(200) 상에 상기 제1 몰드 구조물(210)을 덮는 제1 층간 절연막(220)을 형성한다. 이 후, 상기 제1 층간 절연막(220)의 상부면을 평탄화하는 공정이 더 수행될 수 있다. A first interlayer insulating film 220 covering the first mold structure 210 is formed on the second substrate 200. After this, a process of planarizing the upper surface of the first interlayer insulating film 220 may be further performed.

이 후, 상기 제1 층간 절연막(220), 제1 몰드 구조물(210) 및 제2 기판(200)의 상부를 식각하여, 상기 제1 층간 절연막(220) 및 제1 몰드 구조물(210)을 관통하여 상기 제2 기판(200)의 내부까지 연장되는 제1 채널홀들(230)을 형성한다. 상기 제1 채널홀들(230)은 셀 블록 단위로 규칙적으로 배열될 수 있다. Afterwards, the upper portions of the first interlayer insulating film 220, the first mold structure 210, and the second substrate 200 are etched to penetrate the first interlayer insulating film 220 and the first mold structure 210. Thus, first channel holes 230 extending to the inside of the second substrate 200 are formed. The first channel holes 230 may be regularly arranged in cell blocks.

상기 제1 채널홀(230)의 측벽은 상기 제2 기판(200) 상부면에 대해 수직한 경사를 가지는 것이 바람직하다. 그러나, 실재 식각 공정을 수행하여 제1 채널홀(230)을 형성하면, 상기 제1 채널홀(230)의 측벽은 하방으로 갈수록 내부폭이 점진적으로 좁아지도록 경사를 가질 수 있다. 따라서, 상기 제1 채널홀(230)의 상부폭보다 상기 제1 채널홀(230)의 하부폭이 좁을 수 있다. The sidewall of the first channel hole 230 preferably has an inclination perpendicular to the upper surface of the second substrate 200. However, when the first channel hole 230 is formed by performing an actual etching process, the sidewall of the first channel hole 230 may be inclined so that the inner width gradually narrows downward. Accordingly, the lower width of the first channel hole 230 may be narrower than the upper width of the first channel hole 230.

상기 제1 채널홀(230) 내부를 채우도록 제1 매립 희생 패턴(234)을 형성한다. A first buried sacrificial pattern 234 is formed to fill the inside of the first channel hole 230.

도 3을 참조하면, 상기 제1 층간 절연막(220) 및 제1 매립 희생 패턴(234) 상에 제2 절연막 및 제2 희생막을 수직 방향을 따라 교대로 반복적으로 적층한다. 이에 따라 제2 절연막들 및 제2 희생막들을 포함하는 제2 몰드막이 형성될 수 있다.Referring to FIG. 3 , a second insulating film and a second sacrificial film are alternately and repeatedly stacked on the first interlayer insulating film 220 and the first buried sacrificial pattern 234 along the vertical direction. Accordingly, a second mold layer including second insulating layers and second sacrificial layers may be formed.

이 후, 상기 제2 절연막들 및 제2 희생막들을 차례로 식각하여 측벽 부위가 계단 형상을 가지는 제2 몰드 구조물(240)을 형성한다. 상기 제2 몰드 구조물(240)은 제2 절연 패턴(242a) 및 제2 희생 패턴(244a)이 적층되는 구조를 가질 수 있다. Afterwards, the second insulating films and the second sacrificial films are sequentially etched to form a second mold structure 240 whose sidewalls have a step shape. The second mold structure 240 may have a structure in which a second insulating pattern 242a and a second sacrificial pattern 244a are stacked.

상기 제1 몰드 구조물(210) 및 제2 몰드 구조물(240)이 적층된 구조물은 몰드 구조물(250)로 칭할 수 있다. A structure in which the first mold structure 210 and the second mold structure 240 are stacked may be referred to as a mold structure 250.

상기 제1 층간 절연막(220) 상에 상기 제2 몰드 구조물(240)을 덮는 제2 층간 절연막(260)을 형성한다. 이 후, 상기 제2 층간 절연막(260)의 상부면을 평탄화하는 공정이 더 수행될 수 있다. 상기 제1 및 제2 층간 절연막(220, 260)은 동일한 물질을 포함할 수 있다. 상기 제1 및 제2 층간 절연막(220, 260)은 실리콘 산화물을 포함할 수 있다. A second interlayer insulating film 260 covering the second mold structure 240 is formed on the first interlayer insulating film 220. After this, a process of planarizing the upper surface of the second interlayer insulating film 260 may be further performed. The first and second interlayer insulating films 220 and 260 may include the same material. The first and second interlayer insulating films 220 and 260 may include silicon oxide.

도 4 및 도 5를 참조하면, 상기 제2 층간 절연막(260) 및 제2 몰드 구조물(240)을 식각하여, 상기 제2 층간 절연막(260) 및 제2 몰드 구조물(240)을 관통하여 상기 제1 매립 희생 패턴(234)의 상부면을 노출하는 제2 채널홀들을 형성한다. 4 and 5, the second interlayer insulating film 260 and the second mold structure 240 are etched to penetrate the second interlayer insulating film 260 and the second mold structure 240. 1 Second channel holes are formed exposing the upper surface of the buried sacrificial pattern 234.

이 후, 상기 제1 매립 희생 패턴(234)을 제거한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다. 따라서, 상기 제1 및 제2 채널홀은 서로 연통된 채널홀(270)이 형성될 수 있고, 상기 채널홀(270)은 상기 몰드 구조물(250)을 관통하여 제2 기판(200)이 상부까지 연장될 수 있다. 상기 채널홀(270)의 저면은 상기 제2 기판(200)의 상부면보다 더 낮을 수 있다. Afterwards, the first buried sacrificial pattern 234 is removed. The removal process may include a wet etching process. Accordingly, the first and second channel holes may be formed into a channel hole 270 that communicates with each other, and the channel hole 270 penetrates the mold structure 250 to extend the second substrate 200 to the top. It may be extended. The bottom of the channel hole 270 may be lower than the top of the second substrate 200.

이 후, 상기 채널홀(270)의 측벽 및 저면과 제2 층간 절연막(260) 상에 컨포멀하게 제1 블록킹 유전막, 전하 저장막 및 터널 절연막을 순차적으로 형성한다. Afterwards, a first blocking dielectric layer, a charge storage layer, and a tunnel insulating layer are sequentially formed conformally on the sidewalls and bottom of the channel hole 270 and the second interlayer insulating layer 260.

상기 제1 블록킹 유전막은 실리콘 산화물을 포함하고, 상기 전하 저장막은 실리콘 질화물을 포함하고, 상기 터널 절연막은 실리콘 산화물을 포함할 수 있다. 상기 터널 절연막 상에 컨포멀하게 채널막을 형성한다. 상기 채널막 상에 상기 채널홀(270)의 내부를 완전하게 채우도록 매립 절연막을 형성한다. 상기 매립 절연막은 산화물을 포함할 수 있고, 예를들어, 실리콘 산화물일 수 있다. The first blocking dielectric layer may include silicon oxide, the charge storage layer may include silicon nitride, and the tunnel insulating layer may include silicon oxide. A channel film is conformally formed on the tunnel insulating film. A buried insulating film is formed on the channel film to completely fill the inside of the channel hole 270. The buried insulating film may include an oxide, for example, silicon oxide.

상기 제2 층간 절연막(260)의 상면이 노출될 때까지 상기 매립 절연막, 채널막, 제1 블록킹 유전막, 전하 저장막 및 터널 절연막을 평탄화할 수 있다. 이 후, 상기 매립 절연막 및 채널막의 상부를 제거하여 제1 리세스를 형성하고, 제1 리세스 내부에 캡핑 패턴(288)을 형성한다. 상기 캡핑 패턴(288)은 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. The buried insulating layer, the channel layer, the first blocking dielectric layer, the charge storage layer, and the tunnel insulating layer may be planarized until the top surface of the second interlayer insulating layer 260 is exposed. Afterwards, the upper portions of the buried insulating film and the channel film are removed to form a first recess, and a capping pattern 288 is formed inside the first recess. For example, the capping pattern 288 may include polysilicon doped with impurities or undoped.

이에 따라, 상기 채널홀(270) 내에는 예비 제1 블록킹 유전막 패턴(280a), 예비 전하 저장막 패턴(280b), 예비 터널 절연막 패턴(280c), 채널(284), 제1 매립 절연 패턴(286) 및 캡핑 패턴(288)을 포함하는 예비 채널 구조물(290)이 형성될 수 있다.Accordingly, in the channel hole 270, a preliminary first blocking dielectric layer pattern 280a, a preliminary charge storage layer pattern 280b, a preliminary tunnel insulating layer pattern 280c, a channel 284, and a first buried insulating pattern 286 ) and a preliminary channel structure 290 including a capping pattern 288 may be formed.

도 5는 상기 예비 채널 구조물(290)의 하부를 확대한 단면도이다. 도면의 복잡을 피하기 위해, 도 4에서는 상기 예비 제1 블록킹 유전막 패턴(280a), 예비 전하 저장막 패턴(280b), 예비 터널 절연막 패턴(280c)을 통합하여 하나의 막으로 도시하고, 이를 예비 데이터 저장 구조물(280)이라 칭한다.Figure 5 is an enlarged cross-sectional view of the lower part of the preliminary channel structure 290. In order to avoid complexity of the drawing, in FIG. 4, the preliminary first blocking dielectric layer pattern 280a, the preliminary charge storage layer pattern 280b, and the preliminary tunnel insulating layer pattern 280c are integrated and shown as one layer, and this is shown as preliminary data. It is referred to as storage structure 280.

도 6을 참조하면, 상기 몰드 구조물(250)이 형성되지 않은 부위의 제2 층간 절연막(260) 및 제1 층간 절연막(220)을 식각하여, 상기 제1 및 제2 층간 절연막(220, 260)을 관통하고 상기 제2 기판(200)의 상부까지 연장되는 제1 콘택홀들(300)을 형성한다. Referring to FIG. 6, the second interlayer insulating film 260 and the first interlayer insulating film 220 in the area where the mold structure 250 is not formed are etched to form the first and second interlayer insulating films 220 and 260. First contact holes 300 are formed that penetrate through and extend to the top of the second substrate 200.

상기 제1 콘택홀들(300)의 표면 상에 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 금속막을 형성한다. 이 후, 상기 제2 층간 절연막(260)의 상부면이 노출되도록 상기 금속막 및 베리어 금속막을 평탄화한다. 따라서, 상기 제1 콘택홀(300) 내에 제1 콘택 플러그(302)를 형성한다. 상기 제1 콘택 플러그(302)는 제1 베리어 금속 패턴(302a) 및 금속 패턴(302b)을 포함할 수 있다. A barrier metal film is formed on the surfaces of the first contact holes 300, and a metal film is formed on the barrier metal film. Afterwards, the metal film and the barrier metal film are planarized so that the upper surface of the second interlayer insulating film 260 is exposed. Accordingly, the first contact plug 302 is formed in the first contact hole 300. The first contact plug 302 may include a first barrier metal pattern 302a and a metal pattern 302b.

도 7을 참조하면, 상기 제2 층간 절연막(260), 예비 채널 구조물(290) 및 제1 콘택 플러그(302) 상에 제3 층간 절연막(310)을 형성한 후, 제3 층간 절연막(310), 제2 층간 절연막(260), 제1 층간 절연막(220) 및 상기 몰드 구조물(250)을 관통하는 트렌치(도시안됨)를 예를 들어, 건식 식각 공정을 통해 형성한다. 상기 트렌치의 저면 상에는 상기 제2 기판(200)의 표면이 노출될 수 있다. Referring to FIG. 7, after forming the third interlayer insulating film 310 on the second interlayer insulating film 260, the preliminary channel structure 290, and the first contact plug 302, the third interlayer insulating film 310 is formed. , a trench (not shown) penetrating the second interlayer insulating film 260, the first interlayer insulating film 220, and the mold structure 250 is formed through, for example, a dry etching process. The surface of the second substrate 200 may be exposed on the bottom of the trench.

상기 트렌치는 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향으로 복수개가 형성될 수 있다. 상기 트렌치가 형성됨에 따라 상기 몰드 구조물(250)이 서로 분리될 수 있다. 따라서, 상기 몰드 구조물(250)은 제2 방향으로 연장될 수 있다. The trench may extend in the second direction, and a plurality of trenches may be formed in the first direction. As the trench is formed, the mold structures 250 may be separated from each other. Accordingly, the mold structure 250 may extend in the second direction.

이 후, 상기 트렌치에 의해 노출된 제1 및 제2 희생 패턴들(204a, 244a)을 제거하여, 각 층에 형성된 제1 절연 패턴들(202a) 사이 및 제2 절연 패턴들(242a) 사이에 제1 갭(도시안됨)을 형성할 수 있다. 상기 제1 갭에 의해서 예비 제1 블록킹 유전막 패턴(280a)의 외측벽 일부가 노출될 수 있다.Afterwards, the first and second sacrificial patterns 204a and 244a exposed by the trench are removed, and between the first insulating patterns 202a and the second insulating patterns 242a formed in each layer. A first gap (not shown) may be formed. A portion of the outer wall of the preliminary first blocking dielectric layer pattern 280a may be exposed by the first gap.

예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 사용하는 습식 식각 공정을 통해 제1 및 제2 희생 패턴들(204a, 244a)을 제거할 수 있다.According to example embodiments, the first and second sacrificial patterns 204a and 244a may be removed through a wet etching process using phosphoric acid (H 3 PO 4 ) or sulfuric acid (H 2 SO 4 ).

이 후, 상기 트렌치 및 제1 갭의 표면 및 제3 층간 절연막(310)의 상면에 제2 블록킹 유전막(도시안됨)을 형성하고, 제2 블록킹 유전막 상에 게이트 전극막을 형성할 수 있다.Afterwards, a second blocking dielectric layer (not shown) may be formed on the surface of the trench and the first gap and the upper surface of the third interlayer insulating layer 310, and a gate electrode layer may be formed on the second blocking dielectric layer.

예시적인 실시예들에 있어서, 제2 블록킹 유전막은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다. 상기 게이트 전극막은 금속 물질을 포함할 수 있다. 상기 게이트 전극막은 베리어 금속막 및 금속막을 포함할 수 있다. 상기 베리어 금속막은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있고, 상기 금속막은 텅스텐을 포함할 수 있다. In example embodiments, the second blocking dielectric layer may include a metal oxide such as aluminum oxide, hafnium oxide, or zirconium oxide. The gate electrode film may include a metal material. The gate electrode film may include a barrier metal film and a metal film. For example, the barrier metal film may include titanium, titanium nitride, tantalum, tantalum nitride, etc., and the metal film may include tungsten.

이 후, 상기 게이트 전극막을 부분적으로 제거함으로써, 상기 각 제1 갭들 내부에 게이트 전극(304a)을 형성할 수 있다. 즉, 상기 제1 및 제2 희생 패턴(204a, 244a)은 상기 게이트 전극(304a)으로 대체될 수 있다. Afterwards, by partially removing the gate electrode film, a gate electrode 304a can be formed inside each of the first gaps. That is, the first and second sacrificial patterns 204a and 244a can be replaced with the gate electrode 304a.

예시적인 실시예들에 있어서, 상기 게이트 전극(304a)은 상기 제1 방향으로 연장될 수 있으며, 복수의 게이트 전극들(304a)은 수직 방향으로 서로 이격되면서 적층될 수 있다. 따라서, 상기 게이트 전극(304a) 및 절연 패턴(202a, 242a)이 반복 적층된 패턴 구조물(250a)을 형성할 수 있다. 이때, 상기 패턴 구조물(250a)은 상기 트렌치에 의해 서로 이격되어, 상기 제2 방향으로 복수개가 형성될 수 있다.In example embodiments, the gate electrode 304a may extend in the first direction, and a plurality of gate electrodes 304a may be stacked while being spaced apart from each other in the vertical direction. Accordingly, a pattern structure 250a in which the gate electrode 304a and the insulating patterns 202a and 242a are repeatedly stacked can be formed. At this time, the pattern structures 250a may be spaced apart from each other by the trench, so that a plurality of pattern structures 250a may be formed in the second direction.

이 후, 상기 트렌치 내부를 채우는 제2 매립 절연 패턴(도시안됨)을 형성한다. Afterwards, a second buried insulating pattern (not shown) is formed to fill the inside of the trench.

도 8을 참조하면, 상기 제3 층간 절연막(310)을 관통하여 상기 각 예비 채널 구조물(290)의 캡핑 패턴(288) 및 제1 콘택 플러그(302)와 접촉하는 제2 콘택 플러그(320)를 형성한다. Referring to FIG. 8, a second contact plug 320 penetrates the third interlayer insulating film 310 and contacts the capping pattern 288 and the first contact plug 302 of each preliminary channel structure 290. form

도시하지는 않았지만, 상기 제1 내지 제3 층간 절연막들(220, 260, 310) 및 절연 패턴(202a, 242a)을 관통하여 각 층의 게이트 전극들(304)과 접촉하는 셀 콘택 플러그들을 형성한다. 상기 셀 콘택 플러그들은 상기 패턴 구조물(250a)의 가장자리의 계단 형상을 갖는 부위에 각각 형성될 수 있다. Although not shown, cell contact plugs are formed that penetrate the first to third interlayer insulating films 220, 260, and 310 and the insulating patterns 202a and 242a and contact the gate electrodes 304 of each layer. The cell contact plugs may each be formed at a step-shaped portion at the edge of the pattern structure 250a.

상기 제3 층간 절연막(310), 제2 콘택 플러그(320) 및 셀 콘택 플러그 상에 제4 층간 절연막(330)을 형성한다. 상기 제4 층간 절연막(330)을 관통하여 상기 제2 콘택 플러그(320)와 전기적으로 연결되는 제1 배선(332)을 형성한다. 예시적인 실시예에서, 상기 제1 배선(332)은 콘택 플러그 및 도전 라인을 포함할 수 있다. A fourth interlayer insulating film 330 is formed on the third interlayer insulating film 310, the second contact plug 320, and the cell contact plug. A first wiring 332 that penetrates the fourth interlayer insulating film 330 and is electrically connected to the second contact plug 320 is formed. In an exemplary embodiment, the first wiring 332 may include a contact plug and a conductive line.

도 9를 참조하면, 상기 제4 층간 절연막(330) 및 제1 배선(332) 상에 제1 확산 방지막(338)을 형성한다. 상기 제1 확산 방지막(338)은 예를들어, 실리콘 질화막, 실리콘 산질화막, SiOCN막 등을 포함할 수 있다. Referring to FIG. 9, a first diffusion barrier layer 338 is formed on the fourth interlayer insulating layer 330 and the first wiring 332. The first diffusion barrier layer 338 may include, for example, a silicon nitride layer, a silicon oxynitride layer, or a SiOCN layer.

상기 제1 확산 방지막(338) 상에 제5 층간 절연막(340)을 형성한다. 상기 제5 층간 절연막(340) 및 제1 확산 방지막(338)을 관통하여 상기 제1 배선(332)과 전기적으로 연결되는 제2 배선(342)을 형성한다. 예시적인 실시예에서, 상기 제2 배선(342)은 콘택 플러그 및 도전 라인을 포함할 수 있다. 상기 제2 배선(342)은 금속 물질을 포함할 수 있다. A fifth interlayer insulating layer 340 is formed on the first diffusion barrier layer 338. A second wiring 342 that is electrically connected to the first wiring 332 is formed through the fifth interlayer insulating layer 340 and the first diffusion barrier layer 338. In an exemplary embodiment, the second wiring 342 may include a contact plug and a conductive line. The second wiring 342 may include a metal material.

예시적인 실시예에서, 상기 제2 배선들(342)은 듀얼 다마신 공정 또는 싱글 다마신 공정을 통해 형성될 수 있다. In an exemplary embodiment, the second wires 342 may be formed through a dual damascene process or a single damascene process.

계속하여, 상기 제5 층간 절연막(340) 및 제2 배선(342) 상에 제2 확산 방지막(348) 및 제6 층간 절연막(350)을 형성한다. 상기 제6 층간 절연막(350) 및 제2 확산 방지막(348)을 관통하여 상기 제2 배선(342)과 전기적을 연결되는 제3 배선(352)을 형성한다. 이와 같이, 다층의 배선들을 형성할 수 있다. Subsequently, a second diffusion barrier layer 348 and a sixth interlayer insulating layer 350 are formed on the fifth interlayer insulating layer 340 and the second wiring 342. A third interconnection 352 electrically connected to the second interconnection 342 is formed through the sixth interlayer insulating layer 350 and the second diffusion barrier layer 348. In this way, multi-layered wirings can be formed.

계속하여, 상기 제6 층간 절연막(350) 및 제3 배선(352) 상에 제7 층간 절연막(360)을 형성한다. 상기 제7 층간 절연막(360)은 최상부의 층간 절연막일 수 있다. Subsequently, a seventh interlayer insulating film 360 is formed on the sixth interlayer insulating film 350 and the third wiring 352. The seventh interlayer insulating film 360 may be the uppermost interlayer insulating film.

상기 제7 층간 절연막(360) 상에 제2 본딩막(362)이 형성될 수 있다. 예시적인 실시예에서, 상기 제2 본딩막(362)은 상기 제1 기판(100)에 형성된 제1 본딩막(122)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 제2 본딩막(362)은 SiCN을 포함할 수 있다. A second bonding layer 362 may be formed on the seventh interlayer insulating layer 360. In an exemplary embodiment, the second bonding layer 362 may include the same material as the first bonding layer 122 formed on the first substrate 100 . As an example, the second bonding film 362 may include SiCN.

상기 제7 층간 절연막(360) 및 제2 본딩막(362)을 관통하여, 상기 제3 배선(352)과 전기적으로 연결되는 제2 본딩 패턴(364)을 형성한다. 상기 제2 본딩 패턴(364)의 상부면은 제2 본딩막(362)의 상부면과 동일한 평면에 위치할 수 있고, 외부에 노출될 수 있다. A second bonding pattern 364 that is electrically connected to the third wiring 352 is formed through the seventh interlayer insulating layer 360 and the second bonding layer 362. The top surface of the second bonding pattern 364 may be located on the same plane as the top surface of the second bonding film 362 and may be exposed to the outside.

예시적인 실시예들에 있어서, 상기 제2 본딩 패턴(364)은 듀얼 다마신 공정 또는 싱글 다마신 공정을 통해 형성될 수 있다.In example embodiments, the second bonding pattern 364 may be formed through a dual damascene process or a single damascene process.

상기 제2 본딩 패턴(364)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 본딩 패턴(364)은 상기 제1 본딩 패턴(124)과 동일한 물질을 포함할 수 있다. 예를들어, 상기 제2 본딩 패턴(364)은 구리, 알루미늄 등을 포함할 수 있다.The second bonding pattern 364 may include a metal material. In an exemplary embodiment, the second bonding pattern 364 may include the same material as the first bonding pattern 124 . For example, the second bonding pattern 364 may include copper, aluminum, etc.

상기 도 2 내지 도 9를 참조하여 설명한 공정들에 의해, 상기 제2 기판(200) 상에 메모리 구조물들이 형성될 수 있다. Memory structures may be formed on the second substrate 200 through the processes described with reference to FIGS. 2 to 9 .

도 10 및 도 11을 참조하면, 상기 제2 기판(200)을 180도 회전시킨다. 이 후, 상기 제2 기판(200) 상에 형성된 제2 본딩막(362)을 상기 제1 기판(100) 상에 형성된 제1 본딩막(122)과 접착시킨다. 상기 제1 본딩막(122) 및 제2 본딩막(362)은 하나의 본딩막(366)으로 형성될 수 있으며, 상기 본딩막(366)은 하부 층간 절연막(120) 및 제7 층간 절연막(360) 사이에 위치할 수 있다. Referring to FIGS. 10 and 11 , the second substrate 200 is rotated 180 degrees. Afterwards, the second bonding film 362 formed on the second substrate 200 is adhered to the first bonding film 122 formed on the first substrate 100. The first bonding film 122 and the second bonding film 362 may be formed as one bonding film 366, and the bonding film 366 includes the lower interlayer insulating film 120 and the seventh interlayer insulating film 360. ) can be located between.

이 때, 상기 제1 본딩 패턴(124)과 이에 대응하는 제2 본딩 패턴(364)은 서로 접착될 수 있다. At this time, the first bonding pattern 124 and the corresponding second bonding pattern 364 may be adhered to each other.

상기 제1 기판(100) 및 제2 기판(200)이 서로 본딩되어 하나의 몸체로 형성될 수 있다. 이 때, 상기 제2 기판(200) 상에 형성된 구조물들은 상, 하가 뒤바뀌게 될 수 있고, 바뀐 상태를 기준으로 상하 관계를 설명한다. The first substrate 100 and the second substrate 200 may be bonded to each other to form one body. At this time, the top and bottom of the structures formed on the second substrate 200 may be reversed, and the top and bottom relationship will be explained based on the changed state.

도 12를 참조하면, 상기 제2 기판(200)의 대부분이 제거한다. 따라서, 최상부에는 일부 두께의 제2 기판이 남아있는 지지 박막(200a)이 형성된다. 상기 제2 기판(200)을 대부분 제거하는 공정은 그라인딩 공정 및 화학 기계적 연마 공정을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 기판(200)의 대부분을 그라인딩 공정을 통해 제거하고, 이 후 화학 기계적 연마 공정을 수행할 수 있다. Referring to FIG. 12, most of the second substrate 200 is removed. Accordingly, a support thin film 200a in which a second substrate of some thickness remains is formed at the top. The process of removing most of the second substrate 200 may include a grinding process and a chemical mechanical polishing process. In an exemplary embodiment, most of the second substrate 200 may be removed through a grinding process, and then a chemical mechanical polishing process may be performed.

예시적인 실시예에서, 상기 제2 기판(200)의 대부분을 제거하는 공정은 상기 예비 채널 구조물(290)이 노출되지 않도록 수행할 수 있다.In an exemplary embodiment, the process of removing most of the second substrate 200 may be performed so that the preliminary channel structure 290 is not exposed.

도 14, 도 16 및 도 18은 채널 구조물 및 제1 콘택 플러그의 상부를 나타내는 확대된 단면도이다. 14, 16, and 18 are enlarged cross-sectional views showing the top of the channel structure and the first contact plug.

도 13 및 도 14를 참조하면, 상기 지지 박막(200a)을 선택적으로 제거한다. 상기 지지 박막(200a)을 선택적으로 제거하는 공정은 습식 식각 공정을 포함할 수 있다. Referring to Figures 13 and 14, the support thin film 200a is selectively removed. The process of selectively removing the support thin film 200a may include a wet etching process.

따라서, 상기 제1 기판(100)의 최상부에는 제1 절연 패턴(202a) 및 제1 층간 절연막(220)이 노출될 수 있다. 노출된 제1 절연 패턴(202a)의 상부면으로부터 예비 채널 구조물(290)의 일부분이 돌출될 수 있다. 이 때, 상기 예비 채널 구조물(290)에 포함된 예비 제1 블록킹 유전막 패턴(280a)이 외부에 노출될 수 있다. 또한, 노출된 제1 층간 절연막(220)의 상부면으로부터 상기 제1 콘택 플러그(302)의 일부분이 돌출될 수 있다. 이 때, 상기 제1 콘택 플러그(302)의 베리어 패턴(302a)이 외부에 노출될 수 있다. Accordingly, the first insulating pattern 202a and the first interlayer insulating film 220 may be exposed at the top of the first substrate 100. A portion of the preliminary channel structure 290 may protrude from the exposed upper surface of the first insulating pattern 202a. At this time, the preliminary first blocking dielectric layer pattern 280a included in the preliminary channel structure 290 may be exposed to the outside. Additionally, a portion of the first contact plug 302 may protrude from the exposed upper surface of the first interlayer insulating film 220. At this time, the barrier pattern 302a of the first contact plug 302 may be exposed to the outside.

도 15 및 도 16을 참조하면, 상기 예비 채널 구조물(290)의 돌출된 부위의 예비 제1 블록킹 유전막 패턴(280a), 예비 전하 저장막 패턴(280b) 및 예비 터널 절연막 패턴(280c)을 순차적으로 식각하여 제1 블록킹 유전막 패턴(281a), 전하 저장막 패턴(281b) 및 터널 절연막 패턴(281c)을 형성한다. 상기 식각 공정은 습식 식각 공정을 포함할 수 있다. 15 and 16, the preliminary first blocking dielectric layer pattern 280a, the preliminary charge storage layer pattern 280b, and the preliminary tunnel insulating layer pattern 280c on the protruding portion of the preliminary channel structure 290 are sequentially formed. By etching, a first blocking dielectric layer pattern 281a, a charge storage layer pattern 281b, and a tunnel insulating layer pattern 281c are formed. The etching process may include a wet etching process.

상기 제1 블록킹 유전막 패턴(281a), 전하 저장막 패턴(281b) 및 터널 절연막 패턴(281c)은 데이터 저장 구조물(281)로 제공될 수 있다. 상기 공정에 의해, 상기 데이터 저장 구조물(281), 채널(284), 제1 매립 절연 패턴(286) 및 캡핑 패턴(288)을 포함하는 채널 구조물(290a)이 형성될 수 있다. The first blocking dielectric layer pattern 281a, the charge storage layer pattern 281b, and the tunnel insulating layer pattern 281c may be provided as the data storage structure 281. Through the above process, a channel structure 290a including the data storage structure 281, a channel 284, a first buried insulating pattern 286, and a capping pattern 288 may be formed.

상기 제1 블록킹 유전막 패턴(281a), 전하 저장막 패턴(281b) 및 터널 절연막 패턴(281c)은 상기 채널(284)의 측벽을 둘러싸는 형상을 가질 수 있다. 그러나, 상기 제1 블록킹 유전막 패턴(281a), 전하 저장막 패턴(281b) 및 터널 절연막 패턴(281c)은 채널(284)의 최상부의 돌출된 부위는 덮지 않을 수 있다. The first blocking dielectric layer pattern 281a, the charge storage layer pattern 281b, and the tunnel insulating layer pattern 281c may have a shape surrounding the sidewall of the channel 284. However, the first blocking dielectric layer pattern 281a, the charge storage layer pattern 281b, and the tunnel insulating layer pattern 281c may not cover the uppermost protruding portion of the channel 284.

한편, 상기 식각 공정에서 상기 제1 콘택 플러그(302)는 제거되지 않을 수 있다. Meanwhile, the first contact plug 302 may not be removed in the etching process.

도 17 및 도 18을 참조하면, 상기 제1 층간 절연막(220), 제1 절연 패턴(202a), 채널 구조물(290a) 및 제1 콘택 플러그(302)를 덮는 상부 베이스막(400)을 형성한다. 상기 상부 베이스막(400)은 n형 불순물 또는 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 상부 베이스막(400)의 상부면은 상기 채널(284)의 돌출된 부위보다 더 높은 높이를 가질 수 있다.17 and 18, an upper base layer 400 is formed covering the first interlayer insulating layer 220, the first insulating pattern 202a, the channel structure 290a, and the first contact plug 302. . The upper base layer 400 may include polysilicon doped with n-type impurities or p-type impurities. The upper surface of the upper base film 400 may have a higher height than the protruding portion of the channel 284.

예시적인 실시예에서, 상기 상부 베이스막(400)은 불순물을 인시튜 도핑하면서 폴리실리콘막을 증착시켜 형성할 수 있다. 일부 예시적인 실시예에서, 상기 상부 베이스막(400)은 폴리실리콘막을 증착한 이 후에, 불순물을 도핑하는 공정을 더 수행할 수 있다. In an exemplary embodiment, the upper base layer 400 may be formed by depositing a polysilicon layer while doping impurities in situ. In some exemplary embodiments, a process of doping impurities may be further performed on the upper base layer 400 after depositing a polysilicon layer.

상기 상부 베이스막(400)은 상기 채널(284)의 돌출된 부위의 표면과 직접 접촉할 수 있다. 따라서, 상기 상부 베이스막(400)은 상기 채널(284)과 전기적으로 연결될 수 있다. The upper base film 400 may directly contact the surface of the protruding portion of the channel 284. Accordingly, the upper base film 400 may be electrically connected to the channel 284.

설명한 것과 같이, 상기 상부 베이스막(400)과 채널(284)을 형성하기 위하여, 상기 상부 베이스막(400)과 채널(284) 사이에 별도의 채널 연결막이 형성되지 않을 수 있다. 따라서, 공정이 매우 단순해질 수 있다. As described, in order to form the upper base layer 400 and the channel 284, a separate channel connecting layer may not be formed between the upper base layer 400 and the channel 284. Therefore, the process can be greatly simplified.

도 19를 참조하면, 상기 상부 베이스막(400)을 열처리하여 상기 상부 베이스막(400) 내의 불순물을 활성화한다. 상기 열처리 공정은 레이저 어닐 공정을 포함할 수 있다. 상기 레이저 어닐 공정을 수행하는 경우 상기 상부 베이스막(400)의 표면에만 열처리를 수행할 수 있으므로, 하부의 배선들의 열적 손상을 최소화할 수 있다. Referring to FIG. 19, the upper base layer 400 is heat treated to activate impurities in the upper base layer 400. The heat treatment process may include a laser annealing process. When performing the laser annealing process, heat treatment can be performed only on the surface of the upper base film 400, so thermal damage to the underlying wiring can be minimized.

상기 상부 베이스막(400)의 일부분을 식각하여 상기 제1 절연 패턴 상에 상부 베이스 패턴(400a)을 형성한다. 즉, 상기 패턴 구조물(250a)이 형성되지 않은 제1 층간 절연막(220)의 상부면에 형성된 상부 베이스막(400)을 제거할 수 있다. 따라서, 상기 패턴 구조물(250a)의 저면에만 상기 상부 베이스 패턴(400a)이 형성될 수 있다. A portion of the upper base layer 400 is etched to form an upper base pattern 400a on the first insulating pattern. That is, the upper base layer 400 formed on the upper surface of the first interlayer insulating layer 220 on which the pattern structure 250a is not formed can be removed. Accordingly, the upper base pattern 400a may be formed only on the bottom surface of the pattern structure 250a.

예시적인 실시예에서, 상기 불순물의 활성화 공정 및 상부 베이스막(400)의 패터닝 공정은 서로 순서를 바꾸어 진행할 수도 있다. In an exemplary embodiment, the impurity activation process and the patterning process of the upper base layer 400 may be performed in a different order.

도 20을 참조하면, 상기 제1 층간 절연막(220), 상부 베이스 패턴(400a) 및 제1 콘택 플러그(302)를 덮는 상부 층간 절연막(410)을 형성한다. 상기 상부 층간 절연막(410)을 관통하여 상기 제1 콘택 플러그(302)와 접속하는 상부 콘택 플러그(412)를 형성한다.Referring to FIG. 20, an upper interlayer insulating layer 410 is formed to cover the first interlayer insulating layer 220, the upper base pattern 400a, and the first contact plug 302. An upper contact plug 412 is formed through the upper interlayer insulating film 410 and connected to the first contact plug 302.

이 후, 도시하지는 않았지만, 상기 상부 콘택 플러그(412) 상에 상부 배선들을 더 형성할 수 있다. After this, although not shown, upper wirings may be further formed on the upper contact plug 412.

상기 공정들을 수행함에 따라 본딩형 수직형 반도체 소자를 제조할 수 있다. By performing the above processes, a bonded vertical semiconductor device can be manufactured.

한편 전술한 공정들을 통해 제조된 상기 본딩형 수직형 반도체 소자는 다음과 같은 구조적 특징을 가질 수 있다. Meanwhile, the bonded vertical semiconductor device manufactured through the above-described processes may have the following structural characteristics.

도 21은 예시적인 실시예에 따른 수직형 반도체 소자의 일부의 확대된 단면도이다. 21 is an enlarged cross-sectional view of a portion of a vertical semiconductor device according to an example embodiment.

구체적으로, 도 21은 채널 구조물 및 제1 콘택 플러그 상부의 확대도이다Specifically, Figure 21 is an enlarged view of the channel structure and the top of the first contact plug.

상기 수직 반도체 소자의 구조적 특징은 도 20을 함께 참조하여 설명한다. Structural features of the vertical semiconductor device will be described with reference to FIG. 20.

도 20 및 도 21을 참조하면, 상기 본딩형 수직형 반도체 소자는 제1 기판(100) 상에 하부 회로 패턴(110)이 구비되고, 상기 하부 회로 패턴(110)을 덮는 하부 층간 절연막(120)이 구비된다. 20 and 21, the bonded vertical semiconductor device is provided with a lower circuit pattern 110 on a first substrate 100, and a lower interlayer insulating film 120 covering the lower circuit pattern 110. This is provided.

상기 하부 층간 절연막(120)의 상부에는 제1 본딩 패턴(124)이 구비될 수 있다. 상기 제1 본딩 패턴(124)은 금속을 포함할 수 있다. 상기 제1 본딩 패턴(124)은 예를들어, 구리 또는 알루미늄을 포함할 수 있다. A first bonding pattern 124 may be provided on the lower interlayer insulating film 120. The first bonding pattern 124 may include metal. The first bonding pattern 124 may include, for example, copper or aluminum.

상기 하부 층간 절연막(120) 상에는 상기 제1 기판(100)의 상면에 대해 수직한 수직 방향으로 절연 패턴(202a, 242a) 및 게이트 전극(304)이 번갈아 반복 적층되는 패턴 구조물(250a)이 구비된다. 상기 패턴 구조물(250a)의 가장자리는 뒤집어진 형태의 계단 형상을 가질 수 있다. A pattern structure 250a is provided on the lower interlayer insulating film 120 in which insulating patterns 202a and 242a and gate electrodes 304 are alternately and repeatedly stacked in a vertical direction perpendicular to the upper surface of the first substrate 100. . The edge of the pattern structure 250a may have an upside-down step shape.

상기 하부 층간 절연막(120) 상에는 상기 패턴 구조물(250a) 하부에서 상기 패턴 구조물(250a)을 덮는 층간 절연막(220, 260, 310, 330, 340, 350, 360)이 구비될 수 있다. 예시적인 실시예에서, 도시된 것과 같이, 제1 내지 제7 층간 절연막(220, 260, 310, 330, 340, 350, 360)이 구비될 수 있다. Interlayer insulating films 220, 260, 310, 330, 340, 350, and 360 may be provided on the lower interlayer insulating film 120 to cover the pattern structure 250a at the bottom of the pattern structure 250a. In an exemplary embodiment, as shown, first to seventh interlayer insulating films 220, 260, 310, 330, 340, 350, and 360 may be provided.

상기 층간 절연막의 하부에는 제2 본딩 패턴(364)이 구비될 수 있다. 상기 제2 본딩 패턴(364)은 금속을 포함할 수 있다. 상기 제2 본딩 패턴(364)은 예를들어, 구리 또는 알루미늄을 포함할 수 있다. 상기 제1 본딩 패턴(124)의 적어도 일부는 상기 제2 본딩 패턴(364)과 수직 방향으로 나란하게 배치될 수 있다. A second bonding pattern 364 may be provided under the interlayer insulating film. The second bonding pattern 364 may include metal. The second bonding pattern 364 may include copper or aluminum, for example. At least a portion of the first bonding pattern 124 may be arranged parallel to the second bonding pattern 364 in a vertical direction.

상기 하부 층간 절연막(120)과 상기 층간 절연막(예를들어, 제7 층간 절연막)은 서로 본딩될 수 있다. 또한, 상기 제1 본딩 패턴(124) 및 이에 대응하는 제2 본딩 패턴(364)이 서로 접촉될 수 있다. 따라서, 상기 제1 및 제2 본딩 패턴(364)이 서로 본딩될 수 있다. The lower interlayer insulating film 120 and the interlayer insulating film (eg, a seventh interlayer insulating film) may be bonded to each other. Additionally, the first bonding pattern 124 and the corresponding second bonding pattern 364 may be in contact with each other. Accordingly, the first and second bonding patterns 364 may be bonded to each other.

상기 하부 층간 절연막(120) 및 최하부의 층간 절연막(360) 사이에는 본딩막(366)이 더 구비될 수 있다. 상기 본딩막(366)은 상기 하부 층간 절연막(120) 및 상기 최하부의 층간 절연막(360) 사이에 개재되어 상기 하부 층간 절연막(120) 및 상기 층간 절연막을 서로 본딩시킨다. 상기 본딩막(366)은 예를들어, SiCN을 포함할 수 있다. A bonding film 366 may be further provided between the lower interlayer insulating film 120 and the lowermost interlayer insulating film 360. The bonding film 366 is interposed between the lower interlayer insulating film 120 and the lowermost interlayer insulating film 360 to bond the lower interlayer insulating film 120 and the interlayer insulating film to each other. The bonding film 366 may include SiCN, for example.

상기 패턴 구조물(250a)을 수직 방향으로 관통하는 채널홀들(270)이 구비될 수 있다. 상기 채널홀들(270) 내에는 데이터 저장 구조물(281), 채널(284), 제1 매립 절연 패턴(286) 및 캡핑 패턴(288)을 포함하는 채널 구조물(290a)이 구비될 수 있다. 상기 데이터 저장 구조물(281)은 제1 블록킹 유전막 패턴(281a), 전하 저장막 패턴(281b) 및 터널 절연막 패턴(281c)이 적층된 구조를 가질 수 있다. 상기 채널(284)은 상기 채널홀들(270)의 표면을 따라 형성되는 실린더 형상을 가질 수 있다. 상기 매립 절연 패턴은 상기 채널(284) 상에 형성되어 상기 채널홀(270)을 대부분 채울 수 있다. 상기 캡핑 패턴은 상기 채널 구조물(290a)의 저면에 배치되고, 상기 채널(284)과 전기적으로 연결될 수 있다. Channel holes 270 may be provided that penetrate the pattern structure 250a in a vertical direction. A channel structure 290a including a data storage structure 281, a channel 284, a first buried insulating pattern 286, and a capping pattern 288 may be provided in the channel holes 270. The data storage structure 281 may have a structure in which a first blocking dielectric layer pattern 281a, a charge storage layer pattern 281b, and a tunnel insulating layer pattern 281c are stacked. The channel 284 may have a cylindrical shape formed along the surface of the channel holes 270. The buried insulating pattern may be formed on the channel 284 to fill most of the channel hole 270. The capping pattern may be disposed on the bottom of the channel structure 290a and electrically connected to the channel 284.

상기 패턴 구조물(250a)의 최상부 절연 패턴(202a)을 덮고, 상기 최상부 절연 패턴(202a)과 직접 접촉하고, 상기 채널 구조물(290a)의 채널(284)의 상부 표면과 직접 접촉하는 상부 베이스 패턴(400a)이 구비된다. 상기 상부 베이스 패턴(400a)은 상기 채널(284)과 전기적으로 연결될 수 있다. 상기 상부 베이스 패턴(400a)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. An upper base pattern ( 400a) is provided. The upper base pattern 400a may be electrically connected to the channel 284. The upper base pattern 400a may include polysilicon doped with impurities.

상기 상부 베이스 패턴(400a) 및 상기 최상부 절연 패턴(202a) 사이에 별도의 채널 연결 패턴이 구비되지 않을 수 있다. 또한, 상기 데이터 저장 구조물(281)은 상기 상부 베이스 패턴(400a)과 인접하는 부위에서 상, 하부로 나누어져 서로 분리되지 않을 수 있다. A separate channel connection pattern may not be provided between the upper base pattern 400a and the uppermost insulating pattern 202a. Additionally, the data storage structure 281 may be divided into upper and lower parts at a portion adjacent to the upper base pattern 400a and may not be separated from each other.

예시적인 실시예에서, 상기 채널(284)의 상부는 상기 최상부 절연 패턴(202a)으로부터 돌출될 수 있다. 상기 채널(284)의 상부는 상부 베이스 패턴(400a)의 저면보다 높을 수 있다. 즉, 상기 채널(284) 상부의 수평 연장되는 상부면과 상부 측벽이 상기 최상부 절연 패턴(202a)의 위로 노출될 수 있다. In an exemplary embodiment, the upper portion of the channel 284 may protrude from the uppermost insulating pattern 202a. The top of the channel 284 may be higher than the bottom of the upper base pattern 400a. That is, the horizontally extending upper surface and upper sidewall of the upper part of the channel 284 may be exposed above the uppermost insulating pattern 202a.

예시적인 실시예에서, 상기 데이터 저장 구조물(281)은 적어도 상기 채널(284)의 상부면이 상기 최상부 절연 패턴(202a)의 위로 노출되도록 상기 채널(284)의 측벽을 둘러싸는 형상을 가질 수 있다. 즉, 상기 데이터 저장 구조물(281)은 적어도 채널(284)의 상부 평탄면 부위는 덮지 않을 수 있다. 따라서, 상기 데이터 저장 구조물(281)의 상부는 상기 채널(284)의 상부 평탄면보다 낮을 수 있다. In an exemplary embodiment, the data storage structure 281 may have a shape surrounding the sidewall of the channel 284 such that at least the upper surface of the channel 284 is exposed above the uppermost insulating pattern 202a. . That is, the data storage structure 281 may not cover at least the upper flat surface portion of the channel 284. Accordingly, the top of the data storage structure 281 may be lower than the top flat surface of the channel 284.

상기 상부 베이스 패턴(400a)은 상기 최상부 절연 패턴(202a)의 위로 돌출되는 채널(284)의 상부를 덮을 수 있다. The upper base pattern 400a may cover the upper part of the channel 284 protruding above the uppermost insulating pattern 202a.

상기 층간 절연막 내에는 상기 채널 구조물(290a)과 전기적으로 연결되는 배선들이 포함될 수 있다. 예시적인 실시예에서, 도시된 것과 같이, 제1 내지 제3 배선(332, 342, 352)이 구비될 수 있다. 예시적인 실시예에서, 상기 배선들은 상기 채널 구조물(290a)의 저면에 배치된 캡핑 패턴(288)과 연결되고, 이에 따라 채널(284)과 전기적으로 연결될 수 있다. Wires electrically connected to the channel structure 290a may be included in the interlayer insulating film. In an exemplary embodiment, as shown, first to third wirings 332, 342, and 352 may be provided. In an exemplary embodiment, the wires are connected to the capping pattern 288 disposed on the bottom of the channel structure 290a, and thus may be electrically connected to the channel 284.

상기 층간 절연막을 관통하는 제1 콘택 플러그(302)가 더 포함될 수 있다. 상기 제1 콘택 플러그(302)는 상기 패턴 구조물(250a)과 이격되어 배치될 수 있다. 따라서, 상기 제1 콘택 플러그(302)는 상기 패턴 구조물(250a)을 관통하지 않을 수 있다. 상기 제1 콘택 플러그(302)는 배선들을 통해 하부 회로 패턴들(110)과 전기적으로 연결될 수 있다. A first contact plug 302 penetrating the interlayer insulating film may be further included. The first contact plug 302 may be arranged to be spaced apart from the pattern structure 250a. Accordingly, the first contact plug 302 may not penetrate the pattern structure 250a. The first contact plug 302 may be electrically connected to the lower circuit patterns 110 through wires.

상기 제1 콘택 플러그(302)의 상부는 상기 상부 베이스 패턴(400a)과 이격되게 배치될 수 있다. 즉, 상기 상부 베이스 패턴(400a)은 상기 제1 콘택 플러그(302)를 덮지 않을 수 있다. The upper portion of the first contact plug 302 may be disposed to be spaced apart from the upper base pattern 400a. That is, the upper base pattern 400a may not cover the first contact plug 302.

상기 층간 절연막, 상부 베이스 패턴(400a) 및 제1 콘택 플러그(302)를 덮는 상부 층간 절연막(410)이 더 구비될 수 있다. 상기 상부 층간 절연막(410)을 관통하여 상기 제1 콘택 플러그(302)와 접속하는 상부 콘택 플러그(412)가 더 구비될 수 있다. 상기 상부 콘택 플러그(412) 상에 상부 배선들이 더 구비될 수 있다. An upper interlayer insulating film 410 covering the interlayer insulating film, the upper base pattern 400a, and the first contact plug 302 may be further provided. An upper contact plug 412 passing through the upper interlayer insulating film 410 and connected to the first contact plug 302 may be further provided. Upper wires may be further provided on the upper contact plug 412.

도 22 내지 도 27은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 22 to 27 are cross-sectional views for explaining a method of manufacturing a vertical semiconductor device according to example embodiments.

도 25 및 도 27은 채널 구조물 및 제1 콘택 플러그 상부의 확대도이다. 25 and 27 are enlarged views of the channel structure and the top of the first contact plug.

이하에서 설명하는 제조 방법은 일부 공정을 제외하고는 도 1 내지 도 20을 참조로 설명한 제조 방법과 유사 또는 동일하다. 그러므로, 반복되는 설명은 생략한다. The manufacturing method described below is similar or identical to the manufacturing method described with reference to FIGS. 1 to 20 except for some processes. Therefore, repeated explanations are omitted.

먼저, 도 1을 참조로 설명한 것과 동일하게, 제1 기판(100) 상에 하부 회로 패턴들(110, 하부 층간 절연막(120, 제1 본딩 패턴(124) 및 제1` 본딩막(122)을 형성한다. First, as described with reference to FIG. 1, the lower circuit patterns 110, the lower interlayer insulating film 120, the first bonding pattern 124, and the first `bonding film 122 are formed on the first substrate 100. form

도 22를 참조하면, 제2 기판(200) 상에 희생 지지막(201)을 형성한다. 상기 희생 지지막(201)은 비도핑된 폴리실리콘막을 포함할 수 있다. 상기 희생 지지막(201)은 후속 공정에서 상기 제2 기판(200)을 완전히 제거할 때 상기 제2 기판(200) 상에 형성되는 구조들을 보호하기 위한 버퍼막으로 제공될 수 있다. Referring to FIG. 22, a sacrificial support layer 201 is formed on the second substrate 200. The sacrificial support layer 201 may include an undoped polysilicon layer. The sacrificial support layer 201 may serve as a buffer layer to protect structures formed on the second substrate 200 when the second substrate 200 is completely removed in a subsequent process.

상기 희생 지지막(201)을 형성한 이 후에, 도 2를 참조로 설명한 공정을 동일하게 수행한다. 따라서, 상기 희생 지지막(201) 상에 제1 몰드 구조물(210), 제1 층간 절연막(220), 제1 채널홀(230) 및 제1 매립 희생 패턴(234)을 형성한다. 이 때, 상기 제1 채널홀(230)은 상기 제1 층간 절연막(220) 및 제1 몰드 구조물(210)을 관통하여 상기 희생 지지막(201)의 내부까지 연장되도록 형성할 수 있다. 상기 제1 채널홀(230)의 저면은 상기 희생 지지막(201)의 상부면보다 더 낮고, 상기 제2 기판(200)의 상부면보다는 높게 위치할 수 있다. After forming the sacrificial support layer 201, the process described with reference to FIG. 2 is performed in the same manner. Accordingly, the first mold structure 210, the first interlayer insulating layer 220, the first channel hole 230, and the first buried sacrificial pattern 234 are formed on the sacrificial support layer 201. At this time, the first channel hole 230 may be formed to extend through the first interlayer insulating layer 220 and the first mold structure 210 to the inside of the sacrificial support layer 201. The bottom of the first channel hole 230 may be lower than the top of the sacrificial support layer 201 and higher than the top of the second substrate 200.

이 후, 도 3 내지 도 11을 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 도 23에 도시된 구조를 형성할 수 있다.Afterwards, the same process as described with reference to FIGS. 3 to 11 is performed. Accordingly, the structure shown in Figure 23 can be formed.

다만, 도 6을 참조로 설명한 제1 콘택홀(300)을 형성하는 공정에서, 상기 제1 콘택홀(300)은 제1 및 제2 층간 절연막(220, 260)을 관통하고 상기 희생 지지막(201)의 상부면이 노출되도록 형성될 수 있다. 이 때, 상기 제1 콘택홀들(300)의 저면은 상기 희생 지지막(201)의 상부면과 동일하거나 상기 희생 지지막(201)의 상부면보다 약간 아래에 배치될 수 있다. 상기 제1 콘택홀들(300)의 저면은 상기 채널홀(270)의 저면보다 높게 위치할 수 있다. However, in the process of forming the first contact hole 300 described with reference to FIG. 6, the first contact hole 300 penetrates the first and second interlayer insulating films 220 and 260 and the sacrificial support film ( 201) may be formed so that the upper surface is exposed. At this time, the bottom surface of the first contact holes 300 may be the same as the top surface of the sacrificial support film 201 or may be disposed slightly below the top surface of the sacrificial support film 201. The bottom of the first contact holes 300 may be located higher than the bottom of the channel hole 270.

도 24 및 도 25를 참조하면, 상기 제2 기판(200)을 완전하게 제거한다. 또한, 상기 희생 지지막(201)을 제거한다. 상기 희생 지지막(201)을 제거하는 공정에서 상기 희생 지지막(201) 내에 위치하는 상기 예비 채널 구조물(290)의 상부도 함께 제거될 수 있다. 상기 예비 채널 구조물(290)의 일부가 제거됨에 따라, 데이터 저장 구조물(281), 채널(284), 제1 매립 절연 패턴(286) 및 캡핑 패턴(288)을 포함하는 채널 구조물(290a)이 형성될 수 있다. 이 때, 상기 데이터 저장 구조물(281)은 상기 채널(284)의 측벽을 둘러싸는 형상을 가질 수 있다. 상기 채널(284)은 상부의 평탄한 상부면이 모두 제거되어 상, 하부가 뚫린 실린더 형상을 가질 수 있다. Referring to FIGS. 24 and 25 , the second substrate 200 is completely removed. Additionally, the sacrificial support film 201 is removed. In the process of removing the sacrificial support film 201, the upper portion of the preliminary channel structure 290 located within the sacrificial support film 201 may also be removed. As a portion of the preliminary channel structure 290 is removed, a channel structure 290a including a data storage structure 281, a channel 284, a first buried insulating pattern 286, and a capping pattern 288 is formed. It can be. At this time, the data storage structure 281 may have a shape surrounding the sidewall of the channel 284. The channel 284 may have a cylindrical shape with the top and bottom open by removing the flat upper surface.

예시적인 실시예에서, 상기 제2 기판(200)을 완전하게 제거하는 공정은 그라인딩 공정을 포함할 수 있다. 또한, 상기 희생 지지막(201)을 제거하는 공정은 화학 기계적 연마 공정을 포함할 수 있다. In an exemplary embodiment, the process of completely removing the second substrate 200 may include a grinding process. Additionally, the process of removing the sacrificial support layer 201 may include a chemical mechanical polishing process.

예시적인 실시예에서, 상기 희생 지지막(201)을 연마 하는 공정에서, 상기 제1 콘택 플러그(302)의 제1 베리어 금속 패턴(302a) 및 최상부 절연 패턴(202a)을 연마 저지막으로 사용할 수 있다. 따라서, 상기 제2 기판(200) 및 희생 지지막(201)을 제거하면, 상기 제1 콘택 플러그(302) 및 최상부 절연 패턴(202a)이 노출될 수 있다. In an exemplary embodiment, in the process of polishing the sacrificial support layer 201, the first barrier metal pattern 302a and the uppermost insulating pattern 202a of the first contact plug 302 may be used as a polishing stop layer. there is. Accordingly, when the second substrate 200 and the sacrificial support layer 201 are removed, the first contact plug 302 and the uppermost insulating pattern 202a may be exposed.

도 26 및 도 27을 참조하면, 상기 제1 층간 절연막(220), 제1 절연 패턴(202a), 채널 구조물(290a) 및 제1 콘택 플러그(302)를 덮는 상부 베이스막을 형성한다. 상기 상부 베이스막은 n형 불순물 또는 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 상부 베이스막은 상기 채널(284)의 상부면과 직접 접촉할 수 있다. Referring to FIGS. 26 and 27 , an upper base layer is formed to cover the first interlayer insulating layer 220, the first insulating pattern 202a, the channel structure 290a, and the first contact plug 302. The upper base layer may include polysilicon doped with n-type impurities or p-type impurities. The upper base film may directly contact the upper surface of the channel 284.

이 후, 도 19 및 도 20을 참조로 설명한 공정을 동일하게 수행할 수 있다. 따라서, 상기 제1 절연 패턴(202a) 상에 상부 베이스 패턴(400a)을 형성한다. 또한, 상기 제1 층간 절연막(220), 상부 베이스 패턴(400a) 및 제1 콘택 플러그(302)를 덮는 상부 층간 절연막(410) 및 상기 상부 층간 절연막(410)을 관통하여 상기 제1 콘택 플러그(302)와 접속하는 상부 콘택 플러그(412)를 형성한다. 따라서, 도 26 및 도 27에 도시된 본딩형 수직형 반도체 소자를 제조할 수 있다. Afterwards, the processes described with reference to FIGS. 19 and 20 can be performed in the same manner. Accordingly, the upper base pattern 400a is formed on the first insulating pattern 202a. In addition, the first interlayer insulating film 220, the upper base pattern 400a, and the upper interlayer insulating film 410 covering the first contact plug 302, and the first contact plug ( An upper contact plug 412 connected to 302 is formed. Accordingly, the bonded vertical semiconductor device shown in FIGS. 26 and 27 can be manufactured.

한편 전술한 공정들을 통해 제조된 상기 본딩형 수직형 반도체 소자는 다음과 같은 구조적 특징을 가질 수 있다. 상기 본딩형 수직형 반도체 소자는 일부 구성요소를 제외하고는 도 20 및 도 21을 참조로 설명한 것과 동일한 구조를 가진다. 상기 본딩형 수직형 반도체 소자의 구조적 특징은 도 26 및 도 27을 참조로 설명한다. Meanwhile, the bonded vertical semiconductor device manufactured through the above-described processes may have the following structural characteristics. The bonded vertical semiconductor device has the same structure as that described with reference to FIGS. 20 and 21 except for some components. The structural features of the bonded vertical semiconductor device will be described with reference to FIGS. 26 and 27.

도 26 및 도 27을 참조하면, 상기 패턴 구조물(250a)을 수직 방향으로 관통하는 채널 구조물(290a)이 구비될 수 있다. 상기 채널 구조물(290a)은 데이터 저장 구조물(281), 채널(284), 제1 매립 절연 패턴(286) 및 캡핑 패턴(288)을 포함할 수 있다. Referring to FIGS. 26 and 27 , a channel structure 290a may be provided that penetrates the pattern structure 250a in a vertical direction. The channel structure 290a may include a data storage structure 281, a channel 284, a first buried insulating pattern 286, and a capping pattern 288.

상기 채널(284)은 상기 채널홀들(270)의 표면을 따라 형성되고, 상,하부가 뚫린 실린더 형상을 가질 수 있다. 상기 데이터 저장 구조물(281)은 상기 채널(284)의 측벽을 둘러싸는 형상을 가질 수 있다. The channel 284 is formed along the surface of the channel holes 270 and may have a cylindrical shape with upper and lower openings. The data storage structure 281 may have a shape surrounding the sidewall of the channel 284.

상기 채널 구조물(290a)의 상부면은 상기 패턴 구조물(250a)의 최상부 절연 패턴(202a)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다. The upper surface of the channel structure 290a may be located on substantially the same plane as the upper surface of the uppermost insulating pattern 202a of the pattern structure 250a.

상기 패턴 구조물(250a)의 최상부 절연 패턴(202a)을 덮고, 상기 최상부 절연 패턴(202a)과 직접 접촉하고, 상기 채널 구조물(290a)의 채널(284)의 상부 표면과 직접 접촉하는 상부 베이스 패턴(400a)이 구비된다.An upper base pattern ( 400a) is provided.

도 28 내지 도 34는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 28 to 34 are cross-sectional views for explaining a method of manufacturing a vertical semiconductor device according to example embodiments.

도 30 내지 도 32 및 도 34는 채널 구조물 및 제1 콘택 플러그 상부의 확대도이다. 30 to 32 and 34 are enlarged views of the channel structure and the top of the first contact plug.

이하에서 설명하는 제조 방법은 일부 공정을 제외하고는 도 1 내지 도 20을 참조로 설명한 제조 방법과 유사 또는 동일하다. 그러므로, 반복되는 설명은 생략한다. The manufacturing method described below is similar or identical to the manufacturing method described with reference to FIGS. 1 to 20 except for some processes. Therefore, repeated explanations are omitted.

도 28을 참조하면, 먼저, 도 1을 참조로 설명한 것과 동일하게, 제1 기판 상에 하부 회로 패턴들, 하부 층간 절연막, 제1 본딩 패턴 및 제1 본딩막을 형성한다. Referring to FIG. 28 , first, lower circuit patterns, a lower interlayer insulating layer, a first bonding pattern, and a first bonding layer are formed on the first substrate in the same manner as described with reference to FIG. 1 .

이 후, 제2 기판(200) 상에 희생 지지막(201)을 형성한다. 상기 희생 지지막(201)은 비도핑된 폴리실리콘막을 포함할 수 있다. 상기 희생 지지막(201)을 형성한 이 후에, 도 2 내지 도 11을 참조로 설명한 것과 동일한 공정을 수행하여 도 28에 도시된 구조를 형성한다. Afterwards, a sacrificial support layer 201 is formed on the second substrate 200. The sacrificial support layer 201 may include an undoped polysilicon layer. After forming the sacrificial support layer 201, the same process as described with reference to FIGS. 2 to 11 is performed to form the structure shown in FIG. 28.

도 29를 참조하면, 상기 제2 기판(200)을 완전하게 제거한다. 또한, 상기 희생 지지막(201)의 일부를 제거한다. 이 때, 남아있는 희생 지지막(201)은 상기 예비 채널 구조물(290)의 상부를 덮을 수 있다. Referring to FIG. 29, the second substrate 200 is completely removed. Additionally, a portion of the sacrificial support film 201 is removed. At this time, the remaining sacrificial support film 201 may cover the upper part of the preliminary channel structure 290.

예시적인 실시예에서, 상기 제2 기판(200)을 완전하게 제거하는 공정은 그라인딩 공정을 포함할 수 있다. 또한, 상기 희생 지지막(201)의 일부를 제거하는 공정은 화학 기계적 연마 공정을 포함할 수 있다. In an exemplary embodiment, the process of completely removing the second substrate 200 may include a grinding process. Additionally, the process of removing a portion of the sacrificial support layer 201 may include a chemical mechanical polishing process.

이하에서는, 일부분을 확대한 단면도를 사용하여 설명한다. Below, description will be made using a partially enlarged cross-sectional view.

도 30을 참조하면, 상기 예비 채널 구조물(290)의 표면이 노출되도록 남아있는 희생 지지막(201)을 에치백 공정을 통해 식각한다. 상기 에치백 공정에 의해 상기 희생 지지막(201)의 두께가 감소되어 제1 상부 베이스막(201a)이 형성될 수 있다. 또한, 상기 제1 상부 베이스막(201a)에 의해 상기 예비 데이터 저장 구조물(280)의 예비 제1 블록킹 유전막 패턴(280a)이 노출될 수 있다. Referring to FIG. 30, the remaining sacrificial support layer 201 is etched through an etch-back process to expose the surface of the preliminary channel structure 290. Through the etch-back process, the thickness of the sacrificial support layer 201 may be reduced to form the first upper base layer 201a. Additionally, the preliminary first blocking dielectric layer pattern 280a of the preliminary data storage structure 280 may be exposed by the first upper base layer 201a.

도 31을 참조하면, 노출된 예비 데이터 저장 구조물(280)을 일부 식각한다. 즉, 상기 예비 제1 블록킹 유전막 패턴(280a), 예비 전하 저장막 패턴(280b) 및 예비 터널 절연막 패턴(280c)의 상부를 일부 식각한다. 따라서, 상기 예비 채널 구조물은 데이터 저장 구조물(281), 채널(284), 제1 매립 절연 패턴(286) 및 캡핑 패턴(288)을 포함하는 채널 구조물(290a)로 변환될 수 있다. Referring to FIG. 31, the exposed preliminary data storage structure 280 is partially etched. That is, the upper portions of the preliminary first blocking dielectric layer pattern 280a, the preliminary charge storage layer pattern 280b, and the preliminary tunnel insulating layer pattern 280c are partially etched. Accordingly, the preliminary channel structure can be converted into a channel structure 290a including a data storage structure 281, a channel 284, a first buried insulating pattern 286, and a capping pattern 288.

이 때, 상기 데이터 저장 구조물(281)은 상기 채널(284)의 측벽을 둘러싸는 형상을 가질 수 있다. 상기 채널(284) 상부의 평탄한 상부면 상에는 상기 데이터 저장 구조물(281)이 형성되지 않을 수 있다. At this time, the data storage structure 281 may have a shape surrounding the sidewall of the channel 284. The data storage structure 281 may not be formed on the flat upper surface of the channel 284.

도 32를 참조하면, 상기 제1 상부 베이스막(201a) 상에 상기 채널 구조물(290a)의 상부를 덮는 제2 상부 베이스막(402)을 형성한다. 상기 제2 상부 베이스막(402)은 상기 채널(284)의 상부와 직접 접촉할 수 있다. 따라서, 상기 제2 상부 베이스막(402)은 상기 채널(284)과 전기적으로 연결될 수 있다. Referring to FIG. 32, a second upper base layer 402 is formed on the first upper base layer 201a to cover the upper part of the channel structure 290a. The second upper base layer 402 may directly contact the top of the channel 284. Accordingly, the second upper base layer 402 may be electrically connected to the channel 284.

상기 제1 상부 베이스막(201a)은 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 제2 상부 베이스막(402)은 n형 불순물 또는 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제1 및 제2 상부 베이스막(201a, 402)은 상부 베이스막(404)으로 제공될 수 있다. The first upper base layer 201a may include undoped polysilicon. The second upper base layer 402 may include polysilicon doped with n-type impurities or p-type impurities. The first and second upper base layers 201a and 402 may serve as an upper base layer 404.

도 33 및 도 34을 참조하면, 상기 상부 베이스막(404)이 형성된 구조에 대해 도 19 및 도 20을 참조로 설명한 공정을 동일하게 형성할 수 있다. 따라서, 상기 제1 절연 패턴(202a) 상에 상부 베이스 패턴(404a)을 형성한다. 상기 상부 베이스 패턴(404a)은 제1 상부 베이스 패턴(201b) 및 제2 상부 베이스 패턴(402a)을 포함할 수 있다. Referring to FIGS. 33 and 34 , the structure in which the upper base layer 404 is formed can be formed in the same manner as the process described with reference to FIGS. 19 and 20 . Accordingly, an upper base pattern 404a is formed on the first insulating pattern 202a. The upper base pattern 404a may include a first upper base pattern 201b and a second upper base pattern 402a.

또한, 상기 제1 층간 절연막(220), 상부 베이스 패턴(404a) 및 제1 콘택 플러그(302)를 덮는 상부 층간 절연막(410) 및 상기 상부 층간 절연막(410)을 관통하여 상기 제1 콘택 플러그(302)와 접속하는 상부 콘택 플러그(412)를 형성한다. 따라서, 도 33 및 도 34에 도시된 본딩형 수직형 반도체 소자를 제조할 수 있다. In addition, the first interlayer insulating film 220, the upper base pattern 404a, and the upper interlayer insulating film 410 covering the first contact plug 302, and the first contact plug ( An upper contact plug 412 connected to 302 is formed. Accordingly, the bonded vertical semiconductor device shown in FIGS. 33 and 34 can be manufactured.

한편 전술한 공정들을 통해 제조된 상기 본딩형 수직형 반도체 소자는 다음과 같은 구조적 특징을 가질 수 있다. 상기 본딩형 수직형 반도체 소자는 일부 구성요소를 제외하고는 도 20 및 도 21을 참조로 설명한 것과 동일한 구조를 가진다. Meanwhile, the bonded vertical semiconductor device manufactured through the above-described processes may have the following structural characteristics. The bonded vertical semiconductor device has the same structure as that described with reference to FIGS. 20 and 21 except for some components.

다시, 도 33 및 도 34를 참조하면, 상기 패턴 구조물(250a)을 수직 방향으로 관통하는 채널 구조물(290a)이 구비될 수 있다. 상기 채널 구조물(290a)은 데이터 저장 구조물(281), 채널(284), 제1 매립 절연 패턴(286) 및 캡핑 패턴(288)을 포함할 수 있다. Referring again to FIGS. 33 and 34 , a channel structure 290a may be provided that penetrates the pattern structure 250a in the vertical direction. The channel structure 290a may include a data storage structure 281, a channel 284, a first buried insulating pattern 286, and a capping pattern 288.

상기 채널(284)은 상기 채널홀들(270)의 표면을 따라 형성되고, 실린더 형상을 가질 수 있다. 상기 데이터 저장 구조물(281)은 상기 채널(284)의 측벽을 둘러싸는 형상을 가질 수 있다. The channel 284 is formed along the surface of the channel holes 270 and may have a cylindrical shape. The data storage structure 281 may have a shape surrounding the sidewall of the channel 284.

상기 패턴 구조물(250a)의 최상부 절연 패턴(202a)을 덮고, 상기 채널 구조물(290a)의 채널(284)의 상부 표면과 접촉하는 상부 베이스 패턴(404a)이 구비된다. 상기 상부 베이스 패턴(404a)은 제1 상부 베이스 패턴(201b) 및 제2 상부 베이스 패턴(402a)이 적층된 구조를 가질 수 있다. 상기 제1 상부 베이스 패턴(201b)은 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 제2 상부 베이스 패턴(402a)은 n형 불순물 또는 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. An upper base pattern 404a is provided that covers the uppermost insulating pattern 202a of the pattern structure 250a and contacts the upper surface of the channel 284 of the channel structure 290a. The upper base pattern 404a may have a structure in which the first upper base pattern 201b and the second upper base pattern 402a are stacked. The first upper base pattern 201b may include undoped polysilicon. The second upper base pattern 402a may include polysilicon doped with n-type impurities or p-type impurities.

상기 제1 상부 베이스 패턴(201b)은 상기 최상부 절연 패턴(202a)과 직접 접촉할 수 있다. 상기 제2 상부 베이스 패턴(402a)은 상기 채널(284)의 상부와 직접 접촉할 수 있다. 따라서, 상기 제2 상부 베이스 패턴(402a)은 상기 채널(284)과 전기적으로 연결될 수 있다.The first upper base pattern 201b may directly contact the uppermost insulating pattern 202a. The second upper base pattern 402a may directly contact the upper part of the channel 284. Accordingly, the second upper base pattern 402a may be electrically connected to the channel 284.

상기에서 설명한 바와 같이, 수직형 반도체 소자는 상기 상부 베이스 패턴 및 상기 최상부 절연 패턴 사이에 별도의 채널 연결 패턴이 구비되지 않을 수 있다. 또한, 상기 데이터 저장 구조물은 상기 상부 베이스 패턴과 인접하는 부위에서 상, 하부로 나누어져 서로 분리되지 않을 수 있다. 따라서, 간단한 공정을 통해 제조될 수 있다. As described above, a vertical semiconductor device may not have a separate channel connection pattern between the upper base pattern and the uppermost insulating pattern. Additionally, the data storage structure may be divided into upper and lower parts at a portion adjacent to the upper base pattern and may not be separated from each other. Therefore, it can be manufactured through a simple process.

상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, the present invention has been described with reference to preferred embodiments, but those skilled in the art can make various modifications and modifications to the present invention without departing from the spirit and scope of the present invention as set forth in the patent claims. You will understand that you can change it.

100 : 제1 기판 110 : 하부 회로 패턴
120 : 하부 층간 절연막 124 : 제1 본딩 패턴
200 : 제2 기판 250 : 몰드 구조물
250a : 패턴 구조물 281 : 데이터 저장 구조물
290 : 예비 채널 구조물 290a : 채널 구조물
302 : 제1 콘택 플러그 304 : 게이트 전극
332 : 제1 배선 342 : 제2 배선
352 : 제3 배선 364 : 제2 본딩 패턴
400a : 상부 베이스 패턴 410 : 상부 층간 절연막
412 : 상부 콘택 플러그100: first substrate 110: lower circuit pattern
120: lower interlayer insulating film 124: first bonding pattern
200: second substrate 250: mold structure
250a: pattern structure 281: data storage structure
290: preliminary channel structure 290a: channel structure
302: first contact plug 304: gate electrode
332: first wiring 342: second wiring
352: third wiring 364: second bonding pattern
400a: upper base pattern 410: upper interlayer insulating film
412: upper contact plug

Claims (10)

제1 기판 상에 형성된 하부 회로 패턴들;
상기 하부 회로 패턴들을 덮는 하부 층간 절연막;
상기 하부 층간 절연막 상에 구비되고, 상기 제1 기판 상면에 대해 수직한 수직 방향으로 절연 패턴 및 게이트 전극이 번갈아 반복 적층되는 패턴 구조물;
상기 하부 층간 절연막 상에 구비되고, 상기 하부 층간 절연막과 본딩되고, 상기 패턴 구조물 하부에서 상기 패턴 구조물을 덮는 층간 절연막;
상기 패턴 구조물을 관통하는 채널홀들 내에 각각 구비되고, 상기 수직 방향으로 연장되고, 데이터 저장 구조물, 채널, 매립 절연 패턴 및 캡핑 패턴을 포함하는 채널 구조물; 및
상기 패턴 구조물의 최상부 절연 패턴을 덮으면서 상기 최상부 절연패턴과 직접 접촉하고, 상기 채널 구조물의 채널의 상부 표면과 직접 접촉하여 상기 채널과 전기적으로 연결되는 상부 베이스 패턴을 포함하는 수직형 반도체 소자. Lower circuit patterns formed on the first substrate;
a lower interlayer insulating film covering the lower circuit patterns;
a pattern structure provided on the lower interlayer insulating film, wherein insulating patterns and gate electrodes are alternately and repeatedly stacked in a vertical direction perpendicular to the upper surface of the first substrate;
an interlayer insulating film provided on the lower interlayer insulating film, bonded to the lower interlayer insulating film, and covering the pattern structure at a lower portion of the pattern structure;
Channel structures each provided in channel holes penetrating the pattern structure, extending in the vertical direction, and including a data storage structure, a channel, a buried insulating pattern, and a capping pattern; and
A vertical semiconductor device comprising an upper base pattern that covers the uppermost insulating pattern of the pattern structure and is in direct contact with the uppermost insulating pattern, and is in direct contact with the upper surface of the channel of the channel structure and is electrically connected to the channel. 제1항에 있어서, 상기 상부 베이스 패턴은 불순물이 도핑된 폴리실리콘을 포함하는 수직형 반도체 소자. The vertical semiconductor device of claim 1, wherein the upper base pattern includes polysilicon doped with impurities. 제1항에 있어서, 상기 데이터 저장 구조물은 적어도 상기 채널의 상부면이 노출되도록 상기 채널의 측벽을 둘러싸는 수직형 반도체 소자.The vertical semiconductor device of claim 1, wherein the data storage structure surrounds a sidewall of the channel so that at least an upper surface of the channel is exposed. 제1항에 있어서, 상기 채널 상부는 상기 최상부 절연 패턴의 상부면으로부터 돌출되는 형상을 가지는 수직형 반도체 소자. The vertical semiconductor device of claim 1, wherein the upper portion of the channel has a shape that protrudes from the upper surface of the uppermost insulating pattern. 제1항에 있어서, 상기 채널 상부면은 상기 상부 베이스 패턴의 저면과 실질적으로 동일한 높이를 가지는 수직형 반도체 소자.The vertical semiconductor device of claim 1, wherein the upper surface of the channel has substantially the same height as the bottom surface of the upper base pattern. 제1항에 있어서, 상기 패턴 구조물과 이격되어, 상기 층간 절연막을 관통하는 제1 콘택 플러그가 더 포함되고, 상기 제1 콘택 플러그는 상기 하부 회로 패턴과 전기적으로 연결되는 수직형 반도체 소자. The vertical semiconductor device of claim 1, further comprising a first contact plug that is spaced apart from the pattern structure and penetrates the interlayer insulating film, and the first contact plug is electrically connected to the lower circuit pattern. 제6항에 있어서, 상기 제1 콘택 플러그의 상부는 상기 상부 베이스 패턴과 이격되게 배치되는 수직형 반도체 소자. The vertical semiconductor device of claim 6, wherein an upper portion of the first contact plug is disposed to be spaced apart from the upper base pattern. 제1항에 있어서, 상기 하부 층간 절연막 상부에는 금속을 포함하는 제1 본딩 패턴이 포함되고, 상기 층간 절연막의 하부에는 금속을 포함하는 제2 본딩 패턴이 포함되고, 상기 제1 및 제2 본딩 패턴은 서로 접촉된 수직형 반도체 소자.The method of claim 1, wherein a first bonding pattern including a metal is included on an upper part of the lower interlayer insulating film, and a second bonding pattern including a metal is included on a lower part of the interlayer insulating film, wherein the first and second bonding patterns are vertical semiconductor elements in contact with each other. 제1항에 있어서, 상기 층간 절연막 내에는 상기 채널 구조물과 전기적으로 연결되는 배선들이 더 포함되는 수직형 반도체 소자.The vertical semiconductor device of claim 1, wherein the interlayer insulating layer further includes wires electrically connected to the channel structure. 제1항에 있어서, 상기 하부 층간 절연막 및 층간 절연막 사이에는 본딩막이 더 포함되는 수직형 반도체 소자.The vertical semiconductor device of claim 1, further comprising a bonding film between the lower interlayer insulating film and the interlayer insulating film.
KR1020220059275A 2022-05-16 2022-05-16 Vertical semiconductor devices KR20230159912A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220059275A KR20230159912A (en) 2022-05-16 2022-05-16 Vertical semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220059275A KR20230159912A (en) 2022-05-16 2022-05-16 Vertical semiconductor devices

Publications (1)

Publication Number Publication Date
KR20230159912A true KR20230159912A (en) 2023-11-23

Family

ID=88974561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220059275A KR20230159912A (en) 2022-05-16 2022-05-16 Vertical semiconductor devices

Country Status (1)

Country Link
KR (1) KR20230159912A (en)

Similar Documents

Publication Publication Date Title
JP7478512B2 (en) Vertical memory device and method for manufacturing the same
US11380700B2 (en) Vertical memory devices
US11171151B2 (en) Vertical memory devices and methods of manufacturing the same
KR102644525B1 (en) A vertical semiconductor device
US20230354594A1 (en) Vertical memory devices
US20220254787A1 (en) Ssemiconductor devices
CN111725218B (en) Vertical semiconductor device
US12009346B2 (en) Semiconductor device and method of fabricating the same
US11430800B2 (en) Vertical semiconductor devices
CN112054027A (en) Semiconductor device with a plurality of transistors
US20240155830A1 (en) Semiconductor devices and methods of manufacturing the same
CN113764425A (en) Vertical memory device
US12009300B2 (en) Wiring structures having intersecting metal patterns
US20230106015A1 (en) Semiconductor devices
KR20230159912A (en) Vertical semiconductor devices
US20190378850A1 (en) Vertical memory devices
US20230413575A1 (en) 3d ferroelectric memory devices
US20240121958A1 (en) Bonding type vertical semiconductor devices
US20240179914A1 (en) Semiconductor device
US20230146151A1 (en) Semiconductor devices
KR20230169663A (en) A semiconductor device of bonding type
KR20230059272A (en) Semiconductor devices