KR20230157521A - 어레이 기판, 표시 패널 및 표시 장치 - Google Patents
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Abstract
본 출원은 어레이 기판, 표시 패널 및 표시 장치를 개시한다. 어레이 기판은 인접하게 배치되는 표시 영역과 비표시 영역을 포함하고, 기판, 반도체층 및 정전기 보호부를 포함하며, 반도체층은 기판 위에 위치하고, 반도체층은 제1 방향과 제2 방향에서 어레이로 분포되는 복수의 반도체부를 포함하며, 정전기 보호부는 대향하는 연결단과 자유단을 포함하고, 연결단은 적어도 하나의 반도체부에 연결되며, 자유단은 연결단에서 비표시 영역으로 연장된다. 본 출원은 정전기 보호부를 배치함으로써 어레이 기판의 정전기 보호 성능을 효과적으로 향상시킬 수 있다.
Description
본 출원은 2021년 12월 31일에 제출된 발명의 명칭이 “어레이 기판, 표시 패널 및 표시 장치”인 중국 특허 출원 제202111674891.5호의 우선권을 주장하는 바, 이 출원의 모든 내용은 인용을 통해 본문에 통합된다.
본 출원은 표시 기술 분야에 관한 것으로, 구체적으로 어레이 기판, 표시 패널 및 표시 장치에 관한 것이다.
유기 발광 다이오드(Organic Light Emitting Diode, OLED)는 현재 디스플레이 연구 분야의 핫 잇슈 중의 하나로서, 액정 디스플레이(Liquid Crystal Display, LCD)에 비해, OLED 디스플레이는 전력 소모가 낮고 생산 비용이 낮으며 자체 발광하고 시야각이 넓으며 응답 속도가 빠른 등 장점을 가지며, 현재 휴대폰, 개인 휴대 정보 단말기(Personal Digital Assistant, PDA), 디지털 카메라 등 표시분야에서는 이미 OLED 어레이 기판으로 LCD 어레이 기판을 대체하여 사용하기 시작했다.
인간의 시각적 즐거움을 향상시키기 위해, 현재 표시 패널의 해상도가 점점 높아져 화소가 점점 작아지게 되어 집적도가 점점 높아지고 있다. 집적도의 향상은 정전기 파괴에 대한 장치의 내성이 감소한다는 것을 의미한다.
본 출원은 어레이 기판, 표시 패널 및 표시 장치를 제공하여 어레이 기판의 정전기 보호 성능을 향상시킬 수 있다.
본 출원의 제1 양태의 실시예는 어레이 기판을 제공하는 바, 어레이 기판은 인접하게 배치되는 표시 영역과 비표시 영역을 포함하고, 기판, 반도체층 및 정전기 보호부를 포함하며, 반도체층은 기판 위에 위치하고, 반도체층은 제1 방향과 제2 방향에서 어레이로 분포되는 복수의 반도체부를 포함하며, 정전기 보호부는 대향하는 연결단과 자유단을 포함하고, 연결단은 적어도 하나의 반도체부에 연결되며, 자유단은 연결단에서 비표시 영역으로 연장된다.
본 출원의 제2 양태의 실시예는 또한 상술한 제1 양태의 실시예에 따른 어레이 기판을 포함하는 표시 패널을 제공한다.
본 출원의 제3 양태의 실시예는 또한 상술한 제2 양태의 실시예에 따른 표시 패널을 포함하는 표시 장치를 제공한다.
본 출원의 실시예의 어레이 기판에 따르면, 어레이 기판은 인접하게 배치되는 표시 영역과 비표시 영역을 포함하고, 어레이 기판이 표시 패널에 사용될 때, 표시 패널은 표시 영역에서 표시를 구현할 수 있다. 어레이 기판은 기판과 반도체층을 포함하고, 반도체층은 제1 방향과 제2 방향에서 어레이로 분포되는 복수의 반도체부를 포함하며, 어레이 기판은 정전기 보호부를 더 포함하고, 정전기 보호부의 연결단은 적어도 하나의 반도체부에 연결되며, 정전기 보호부의 자유단은 비표시 영역으로 연장된다. 이를 통해, 어레이 기판에서 발생한 정전기는 반도체부를 통해 연결단으로 전달되며, 다시 연결단에서 비표시 영역에 위치하는 자유단으로 전달된다. 따라서 정전기는 비표시 영역에서 자유단을 통해 방출되어 어레이 기판의 정전기 효과를 효과적으로 개선하고 어레이 기판의 정전기 보호 성능을 향상시킬 수 있다.
아래의 도면을 참조하여 수행한 비제한적인 실시예에 대한 상세한 설명을 읽음으로써 본 출원의 다른 구성, 목적과 장점이 더욱 분명해질 것이며, 그 중 동일하거나 유사한 부호는 동일하거나 유사한 구성을 나타내며, 도면은 실제 비율에 따라 그려진 것이 아니다.
도 1은 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 상면 모식도를 나타낸다.
도 2는 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 단면 모식도를 나타낸다.
도 3은 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 단면 모식도를 나타낸다.
도 4는 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 화소 회로의 레이아웃 모식도를 나타낸다.
도 5는 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 반도체부의 레이아웃 모식도를 나타낸다.
도 6은 본 출원의 제1 양태의 다른 실시예에 따른 어레이 기판의 반도체부의 레이아웃 모식도를 나타낸다.
도 7은 본 출원의 제1 양태의 또 다른 실시예에 따른 어레이 기판의 반도체부의 레이아웃 모식도를 나타낸다.
도 8은 본 출원의 제1 양태의 더 다른 실시예에 따른 어레이 기판의 반도체부의 레이아웃 모식도를 나타낸다.
도 9는 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 단면 모식도를 나타낸다.
도 10은 본 출원의 제1 양태의 다른 실시예에 따른 어레이 기판의 단면 모식도를 나타낸다.
도 11은 본 출원의 일 실시예에 따른 표시 패널의 구조 모식도를 나타낸다.
도 12는 본 출원의 일 실시예에 따른 표시 장치의 구조 모식도를 나타낸다.
도 1은 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 상면 모식도를 나타낸다.
도 2는 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 단면 모식도를 나타낸다.
도 3은 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 단면 모식도를 나타낸다.
도 4는 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 화소 회로의 레이아웃 모식도를 나타낸다.
도 5는 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 반도체부의 레이아웃 모식도를 나타낸다.
도 6은 본 출원의 제1 양태의 다른 실시예에 따른 어레이 기판의 반도체부의 레이아웃 모식도를 나타낸다.
도 7은 본 출원의 제1 양태의 또 다른 실시예에 따른 어레이 기판의 반도체부의 레이아웃 모식도를 나타낸다.
도 8은 본 출원의 제1 양태의 더 다른 실시예에 따른 어레이 기판의 반도체부의 레이아웃 모식도를 나타낸다.
도 9는 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 단면 모식도를 나타낸다.
도 10은 본 출원의 제1 양태의 다른 실시예에 따른 어레이 기판의 단면 모식도를 나타낸다.
도 11은 본 출원의 일 실시예에 따른 표시 패널의 구조 모식도를 나타낸다.
도 12는 본 출원의 일 실시예에 따른 표시 장치의 구조 모식도를 나타낸다.
이하에서는 본 출원의 각 양태의 구성과 예시적인 실시예를 상세하게 설명하는 바, 본 출원의 목적, 기술적 해결 수단 및 장점을 더욱 명확하게 하기 위해 이하에서는 도면 및 구체적인 실시예와 결부하여 본 출원을 더욱 상세하게 설명한다. 여기서 설명된 구체적인 실시예는 본 출원을 해석하기 위해 구성된 것일 뿐, 본 출원을 한정하는 것이 아님은 이해해야 할 바이다. 당업자는 본 출원의 이러한 구체적인 세부 사항 중 일부 세부 사항 없이도 실시할 수 있다. 아래의 실시예에 대한 설명은 본 출원의 예시를 제시함으로써 본 출원에 대한 더 나은 이해를 제공하기 위한 것일 뿐이다.
본 출원의 실시예는 어레이 기판, 표시 패널 및 표시 장치를 제공하는 바, 이하에서는 도 1 내지 도 12와 결부하여 본 출원의 실시예에 따른 어레이 기판, 표시 패널 및 표시 장치를 설명한다.
도 1을 참조하면, 도 1은 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 상면 모식도를 나타낸다.
도 1에 도시된 바와 같이, 본 출원의 실시예에 따른 어레이 기판(100)은 복수의 화소 회로(10)를 포함한다. 복수의 화소 회로(10)는 어레이로 분포된다. 예를 들어, 복수의 화소 회로(10)는 서로 교차하는 제1 방향(X)과 제2 방향(Y)에서 어레이로 분포된다. 예시적으로, 제1 방향(X)은 행 방향일 수 있고, 제2 방향(Y)은 열 방향일 수 있다. 물론, 제1 방향(X)이 열 방향일 수도 있고, 제2 방향(Y)이 행 방향일 수도 있다.
예시적으로, 어레이 기판(100)은 구동 칩(IC), 제1 게이트 구동 회로(VSR1), 제2 게이트 구동 회로(VSR2), 전원 신호선(PVDD), 공통 전원 신호단(PVEE), 데이터 신호선(Vdata), 제1 참조 신호선(Vref1), 주사 신호선(Scan) 및 발광 제어 신호선(Emit)을 포함할 수 있다.
제1 게이트 구동 회로(VSR1)는 복수의 캐스케이드된 시프트 레지스터(S-VSR)를 포함할 수 있으며, 각 시프트 레지스터(S-VSR)는 주사 신호선을 통해 화소 회로(10)에 연결되고, 제1 게이트 구동 회로(VSR1)는 화소 회로(10)로 주사 신호를 제공한다. 구동 칩(IC)은 제1 게이트 구동 회로(VSR1)에 제1 스타트 신호(STV1)를 제공한다. 또한, 도 1에 도시된 바와 같이, 복수의 캐스케이드된 시프트 레지스터(S-VSR) 중 제1급과 마지막 급의 시프트 레지스터(S-VSR)를 제외한 나머지 시프트 레지스터(S-VSR)는 인접하는 2행의 화소 회로(10)에 주사 신호를 제공할 수 있다. 이때, 어레이 기판에 2행의 dummy 화소 회로를 배치하고(도 1에는 도시되지 않음), 시프트 레지스터(S-VSR) 중 제1급과 마지막 급의 시프트 레지스터(S-VSR)의 주사선에 각각 대응하게 배치할 수 있으나, dummy 화소 회로는 표시에 사용되지 않는다.
제2 게이트 구동 회로(VSR2)는 복수의 캐스케이드된 시프트 레지스터(E-VSR)를 포함할 수 있으며, 각 시프트 레지스터(E-VSR)는 발광 제어 신호선(Emit)을 통해 화소 회로(10)에 연결되고, 제2 게이트 구동 회로(VSR2)는 화소 회로(10)로 발광 제어 신호를 제공하는 데 사용된다. 구동 칩(IC)은 제2 게이트 구동 회로(VSR2)에 제2 스타트 신호(STV2)를 제공한다.
또한, 제1 게이트 구동 회로(VSR1)와 구동 칩(IC) 사이 및 제2 게이트 구동 회로(VSR2)와 구동 칩(IC) 사이에는 클럭 신호선(도면에는 도시되지 않음), 하이 레벨 신호선(VGH)(도면에는 도시되지 않음) 및 로우 레벨 신호선(VGL)(도면에는 도시되지 않음)이 연결될 수 있고, 구동 칩(IC)은 제1 게이트 구동 회로(VSR1) 및 제2 게이트 구동 회로(VSR2)에 클럭 신호, 하이 레벨 신호 및 로우 레벨 신호를 제공할 수 있다.
예를 들어, 도 1에 도시된 바와 같이, 어레이 기판(100)은 하나의 제1 게이트 구동 회로(VSR1) 및 하나의 제2 게이트 구동 회로(VSR2)를 포함할 수 있으며, 하나의 제1 게이트 구동 회로(VSR1) 및 하나의 제2 게이트 구동 회로(VSR2)는 제2 방향(Y)에서의 어레이 기판(100)의 대향하는 양측에 배치될 수 있고, 하나의 제1 게이트 구동 회로(VSR1) 및 하나의 제2 게이트 구동 회로(VSR2)는 동일측에 배치될 수도 있다.
또 예를 들어, 어레이 기판(100)은 두 개의 제1 게이트 구동 회로(VSR1) 및 두 개의 제2 게이트 구동 회로(VSR2)를 포함할 수도 있으며, 주사 신호선의 양단은 각각 하나의 제1 게이트 구동 회로(VSR1)에 전기적으로 연결되고, 발광 제어 신호선(Emit)의 양단은 각각 하나의 제2 게이트 구동 회로(VSR2)에 전기적으로 연결된다.
또 예를 들어, 어레이 기판(100)은 두 개의 제1 게이트 구동 회로(VSR1)를 포함하며, 그 중 하나의 제1 게이트 구동 회로(VSR1)는 주사 신호선을 통해 홀수 행의 화소 회로(10)에 전기적으로 연결되고, 다른 하나의 제1 게이트 구동 회로(VSR1)는 주사 신호선을 통해 짝수 행의 화소 회로(10)에 전기적으로 연결된다.
또 예를 들어, 어레이 기판(100)은 두 개의 제2 게이트 구동 회로(VSR2)를 포함하며, 그 중 하나의 제2 게이트 구동 회로(VSR2)는 발광 제어 신호선을 통해 홀수 행의 화소 회로(10)에 전기적으로 연결되고, 다른 하나의 제2 게이트 구동 회로(VSR2)는 발광 제어 신호선을 통해 짝수 행의 화소 회로(10)에 전기적으로 연결된다.
상술한 제1 게이트 구동 회로(VSR1) 및 제2 게이트 구동 회로(VSR2)에 관한 설명은 다만 일부 예시일 뿐, 본 출원을 한정하는 것이 아니다.
예시적으로, 주사 신호와 발광 제어 신호를 동시에 생성할 수 있는 게이트 구동 회로를 배치할 수도 있다. 본 출원은 이를 한정하지 않는다.
예시적으로, 화소 회로(10)는 저장 용량(Cst) 및 복수의 트랜지스터를 포함하며, 복수의 트랜지스터는 예컨대 전원 기입 트랜지스터, 데이터 기입 트랜지스터, 구동 트랜지스터, 보상 트랜지스터, 게이트 초기화 트랜지스터, 발광 제어 트랜지스터, 양극 초기화 트랜지스터를 포함한다.
제1 주사 신호선은 화소 회로(10) 중의 게이트 초기화 트랜지스터의 제어단에 연결된 주사 신호선으로 이해될 수 있고, 제2 주사 신호선은 화소 회로(10) 중의 데이터 기입 트랜지스터의 제어단, 보상 트랜지스터의 제어단 및 양극 초기화 트랜지스터의 제어단에 연결단에 연결된 주사 신호선으로 이해될 수 있다. 일반적으로, 표시에 사용되는 각 행의 화소 회로(10)에는 모두 제1 주사 신호선 및 제2 주사 신호선이 적어도 대응하여 연결된다.
예시적으로, 도 1에 도시된 바와 같이, 인접하는 2행의 화소 회로(10) 중의 위의 1행의 화소 회로(10)는 주사 신호선(S(n-1), Sn)에 연결되고, 아래 1행의 화소 회로(10)는 주사 신호선(Sn, S(n+1))에 연결된다. 위의 1행의 화소 회로(10)에 대응하는 제1 주사 신호선이 S(n-1)이고, 그에 대응하는 제2 주사 신호선이 Sn이며; 아래 1행의 화소 회로(10)에 대응하는 제1 주사 신호선이 Sn이고, 그에 대응하는 제2 주사 신호선이 S(n+1)이다.
전원 신호선(PVDD)은 구동 트랜지스터로 전원 전압을 제공하는 데 사용되고, 전원 신호선(PVDD)의 전압은 양전압일 수 있다. 공통 전원 신호단(PVEE)의 전압은 음전압일 수 있다. 제1 참조 신호선(Vref1)은 리셋트 전압 신호를 제공하는 데 사용되고, 제1 참조 신호선(Vref1)의 전압은 음전압일 수 있다.
실시예에 따른 어레이 기판의 구조를 전체적으로 더 잘 이해하기 위해 도 2 및 도 3을 참조할 수 있다. 도 2는 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 단면 모식도를 나타내고, 도 3은 본 출원의 제1 양태의 실시예에 따른 어레이 기판의 단면 모식도를 나타낸다.
도 2 및 도 3에 도시된 바와 같이, 어레이 기판은 인접하게 배치되는 표시 영역(AA)과 비표시 영역(NA)을 포함할 수 있다. 예시적으로, 어레이 기판은 기판(01) 및 기판(01)의 일측에 배치되는 구동 회로층(02)을 포함한다. 도 2는 평탄화층(PLN), 화소 정의층(PDL), 발광 소자(발광 소자는 양극(RE), 유기 발광층(OM) 및 음극(SE)을 포함), 지지 기둥(PS), 박막 밀봉층(제1 무기층(CVD1), 유기층(IJP) 및 제2 무기층(CVD2)을 포함), 광학 접착층(OCA) 및 커버 플레이트(CG)를 포함한다. 또한, 도 2는 제1 게이트 구동 회로(VSR1), 제1 차단벽(Bank1) 및 제2 차단벽(Bank2)을 더 나타낸다. 제1 게이트 구동 회로(VSR1)는 구동 회로층(02)의 비표시 영역(NA)에 배치될 수 있다.
화소 회로(10)는 구동 회로층(02) 내에 배치될 수 있고, 화소 회로(10)는 발광 소자의 양극(RE)에 연결된다. 도 3에 도시된 바와 같이, 어레이 기판의 구동 회로층(02)은 기판(01)으로부터 멀어지는 방향으로 적층 배치되는 게이트 금속층(M1), 용량 금속층(MC) 및 소스 드레인 금속층(M2)을 포함할 수 있다. 게이트 금속층(M1)과 기판(01) 사이에는 반도체층(b)이 배치되어 있다. 각 금속층 사이 및 반도체층(b)과 게이트 금속층(M1) 사이에는 절연층이 배치되어 있다. 예시적으로, 게이트 금속층(M1)과 반도체층(b) 사이에는 게이트 절연층(GI)이 배치되고, 용량 금속층(MC)과 게이트 금속층(M1) 사이에는 용량 절연층(IMD)이 배치되며, 소스 드레인 금속층(M2)과 용량 금속층(MC) 사이에는 층간 유전체층(ILD)이 배치된다.
반도체층(b)은 트랜지스터의 활성층이 존재하는 반도체층(b)이고, 게이트 금속층(M1)은 트랜지스터의 게이트가 존재하는 금속 도전층이며, 용량 금속층(MC)은 용량의 그 중 하나의 극판이 존재하는 금속 도전층이고, 소스 드레인 금속층(M2)은 트랜지스터의 소스와 드레인이 존재하는 금속 도전층이다.
예시적으로, 주사 신호선(S(n-1), Sn, S(n+1)) 및 발광 제어 신호선(Emit)은 게이트 금속층(M1)에 배치될 수 있다. 제1 참조 신호선(Vref1)은 용량 금속층(MC)에 배치될 수 있고, 전원 신호선(PVDD) 및 데이터 신호선(Vdata)은 소스 드레인 금속층(M2)에 배치될 수 있다. 물론, 다른 방식으로 각 신호선이 존재하는 필름층을 배치할 수 있는 바, 본 출원은 이를 한정하지 않는다. 이해해야 할 점은, 도 2과 도 3에는 어레이 기판 상의 다른 필름층도 예시적으로 나타내고 있으나, 이는 참조용일 뿐이다.
출원인은, 화소 회로(10)의 각 트랜지스터가 반도체층에 위치하는 반도체부를 각각 포함하며, 동일한 화소 회로 중 복수의 트랜지스터의 반도체부는 일반적으로 서로 연결된다는 것을 발견하였다. 반도체부의 제조 공정은 고온 공정 예컨대 어닐링과 활성화 공정을 포함하며, 고온 공정 과정에서의 정전기는 반도체부의 성능에 비가역적인 영향을 미치며, 나아가 상응한 트랜지스터의 성능에 영향을 미친다.
도 1 내지 도 4를 함께 참조하면, 도 4는 본 출원의 제1 양태의 실시예에 따른 어레이 기판(100)의 화소 회로(10)의 레이아웃 모식도를 나타낸다.
도 1 내지 도 4에 도시된 바와 같이, 본 출원의 제1 양태의 실시예는 어레이 기판(100)을 제공하며, 어레이 기판(100)은 인접하게 배치되는 표시 영역(AA)과 비표시 영역(NA)을 포함하고, 어레이 기판(100)은, 기판(01) 및 기판(01)에 배치되는 반도체층(b)과 정전기 보호부(20)를 포함하며, 반도체층(b)은 기판(01)에 배치되고, 반도체층(b)은 제1 방향(X) 및 제2 방향(Y)을 따라 어레이로 분포되는 복수의 반도체부(11)를 포함하며, 각각의 정전기 보호부(20)는 대향하는 연결단(21)과 자유단(22)을 포함하고, 연결단(21)은 적어도 하나의 반도체부(11)에 연결되며, 자유단(22)은 연결단(21)에서 비표시 영역(NA)으로 연장된다.
본 출원 실시예의 어레이 기판(100)에 따르면, 어레이 기판(100)은 표시 영역(AA)과 비표시 영역(NA)을 포함하며, 어레이 기판(100)이 표시 패널에 사용될 때, 표시 패널은 표시 영역(AA)에서 표시를 구현할 수 있다. 어레이 기판(100)은 정전기 보호부(20)를 포함하며, 정전기 보호부(20)의 연결단(21)은 적어도 하나의 반도체부(11)에 연결되고, 정전기 보호부(20)의 자유단(22)은 비표시 영역(NA)으로 연장된다. 이를 통해, 어레이 기판에서 발생한 정전기는 반도체부(11)를 통해 연결단(21)으로 전달되며, 다시 연결단(21)에서 비표시 영역(NA)에 위치하는 자유단(22)으로 전달된다. 따라서 정전기는 비표시 영역(NA)에서 자유단(22)을 통해 방출되어, 어레이 기판(100)의 정전기 효과를 효과적으로 개선하고 어레이 기판(100)의 정전기 보호 성능을 향상시킬 수 있다.
또한, 본 출원의 실시예에 따른 어레이 기판(100)에서, 정전기 보호부(20)는 반도체부(11)에 연결된 안테나로 간주할 수 있으며, 안테나의 끝단(즉 정전기 보호부(20)의 자유단(22))을 통한 방전원리 원리에 의해, 어레이 기판(100)의 제조 과정에서 발생한 정전기를 안테나(즉 정전기 보호부(20))를 통해 비표시 영역(NA)으로 방출하여, 전체 어레이 기판(100)의 정전기 누적을 제거한다. 나아가 어레이 기판(100)에 대한 정전기의 잠재적 손상을 효과적으로 방지할 수 있다.
상기 어레이 기판(100)은 복수의 화소 회로(10)를 더 포함하며, 복수의 화소 회로(10)는 표시 영역(AA)에 위치하고, 화소 회로(10)는 표시 패널을 구동하여 표시시키는 데 사용되며, 복수의 화소 회로(10)는 제1 방향(X) 및 제2 방향(Y)에서 어레이로 분포되고, 각 화소 회로(10)는 적어도 하나의 반도체부(11)를 포함한다.
정전기 보호부(20)의 배치 방식은 다양하며, 예를 들어 정전기 보호부(20)와 화소 회로(10)는 일대일로 대응하게 배치되고, 각각의 화소 회로(10)의 반도체부(11)에는 모두 하나의 상응한 정전기 보호부(20)가 연결되어 어레이 기판(100)의 정전기 보호 성능을 향상시킨다.
도 5를 참조하면, 도 5는 본 출원의 제1 양태의 실시예에 따른 어레이 기판(100)의 반도체부(11)의 레이아웃 모식도를 나타낸다.
도 5에 도시된 바와 같이, 다른 일부 실시예에서, 어레이 기판(100)은 적어도 하나의 주변 연결선(30)을 더 포함하며, 주변 연결선(30)은 두 개 이상의 반도체부(11)에 연결되고, 정전기 보호부(20)의 연결단(21)은 주변 연결선(30)에 연결된다.
이러한 실시예에서, 주변 연결선(30)을 통해 두 개 이상의 반도체부(11)를 연결할 수 있으며, 정전기 보호부(20)는 주변 연결선(30)을 통해 두 개 이상의 반도체부(11)를 연결하여, 동일한 정전기 보호부(20)가 두 개 이상의 반도체부(11)로 정전기 보호를 제공할 수 있도록 하며, 어레이 기판(100)의 배선 구조를 간단화할 수 있다.
도 6을 참조하면, 본 출원의 제1 양태의 다른 실시예에 따른 어레이 기판(100)의 반도체부(11)의 레이아웃 모식도를 나타낸다.
도 6에 도시된 바와 같이, 일부 실시예에서, 제2 방향을 따라 배열되는 복수의 반도체부(11)는 서로 연결되고, 주변 연결선(30)은 제2 방향을 따라 배열되는 복수의 반도체부(11) 중 어느 하나에 연결되며, 주변 연결선(30)은 제1 방향을 따라 배열되는 두 개 이상의 반도체부(11)에 연결된다.
이러한 실시예에서, 제1 방향(X)은 행 방향이고, 제2 방향(Y)은 열 방향이며, 동일한 열의 반도체부(11)는 서로 연결되고, 주변 연결선(30)은 상기 열의 어느 하나의 반도체부(11)를 연결함으로써 동일한 열의 복수의 반도체부(11)를 연결할 수 있다. 주변 연결선(30)이 제1 방향을 따라 배열되는 두 개 이상의 반도체부(11)에 연결될 때, 주변 연결선(30)은 제1 방향을 따라 배열되는 두 개 이상의 반도체부(11)를 통해 2열 이상의 반도체부(11)를 연결할 수 있다. 따라서 정전기 보호부(20)는 주변 연결선(30)을 통해 2열 이상의 반도체부(11)에 연결될 수 있고, 주변 연결선(30)을 통해 2열 이상의 반도체부(11)로 정전기 보호를 제공하며, 나아가 어레이 기판(100)의 배선 구조를 간단화할 수 있다.
다른 일부 실시예에서, 제1 방향(X)을 따라 배열되는 반도체부(11)는 서로 연결되며, 주변 연결선(30)은 제1 방향(X)을 따라 배열되는 복수의 반도체부(11) 중 어느 하나에 연결되고, 주변 연결선(30)은 제2 방향(Y) 을 따라 배열되는 두 개 이상의 반도체부(11)에 연결된다.
이러한 실시예에서, 동일한 행의 반도체부(11)는 서로 연결되며, 주변 연결선(30)은 상기 행의 어느 하나의 반도체부(11)를 연결함으로써 동일한 행의 복수의 반도체부(11)를 연결할 수 있다. 주변 연결선(30)이 제2 방향(Y)을 따라 배열되는 두 개 이상의 반도체부(11)에 연결될 때, 주변 연결선(30)은 제2 방향(Y)을 따라 배열되는 두 개 이상의 반도체부(11)를 통해 2행 이상의 반도체부(11)를 연결할 수 있다. 따라서 정전기 보호부(20)는 주변 연결선(30)을 통해 2행 이상의 반도체부(11)에 연결될 수 있고, 주변 연결선(30)을 통해 2행 이상의 반도체부(11)로 정전기 보호를 제공하며, 나아가 어레이 기판(100)의 배선 구조를 간단화할 수 있다.
도 7과 도 8을 함께 참조하면, 도 7은 다른 유형의 주변 연결선(30)과 반도체부(11)의 연결 방식을 나타낸다. 도 8은 다른 유형의 주변 연결선(30)과 반도체부(11)의 연결 방식을 나타낸다.
주변 연결선(30)의 배치방식은 다양한 바, 어레이 기판(100)의 배선 구조를 간단화하기 위해, 적어도 하나의 주변 연결선(30)은 제2 방향(Y)에서의 복수의 화소 회로(10)의 적어도 일측에 위치하며, 즉 주변 연결선(30)은 열 방향에서의 복수의 화소 회로(10)의 적어도 일측에 위치한다. 도 6고 도 7에 도시된 바와 같이, 제2 방향(Y)을 따라 배열되는 복수의 화소 회로(10)의 반도체부(11)는 서로 연결되고, 주변 연결선(30)은 제2 방향(Y)에서의 복수의 화소 회로(10)의 하측에 위치한다. 도 8에 도시된 바와 같이, 제2 방향(Y)을 따라 배열되는 복수의 화소 회로(10)의 반도체부(11)는 서로 연결되고, 주변 연결선(30)은 제2 방향(Y)에서의 복수의 화소 회로(10)의 상측에 위치한다. 주변 연결선(30)은 동일한 측에서 복수의 반도체부(11)를 연결함으로써 복수 열의 반도체부(11)를 연결할 수 있고, 주변 연결선(30)의 배선 경로를 간단화할 수 있으며, 주변 연결선(30)의 길이를 감소시킬 수 있다.
도 6 내지 8은 하나의 주변 연결선(30)만을 예시적으로 나타내지만, 다른 실시예에서, 상기 어레이 기판은 두 개 이상의 주변 연결선(30)을 포함할 수 있으며, 이러한 배치 방식은 어레이 기판의 정전기 보호 성능을 효과적으로 향상시킬 수 있다.
제2 방향(Y)에서의 복수의 화소 회로(10)의 적어도 일측에서, 주변 연결선(30)은 제1 방향(X)을 따라 분포되는 복수의 반도체부(11)에 연결되고, 나아가 복수 열의 반도체부(11)에 연결된다. 일부 실시예에서, 주변 연결선(30)은 제2 방향(Y)에서의 화소 회로(10)의 일측에 위치하고, 이에 인접하는 제2 방향(Y)을 따라 배열되는 모든 반도체부(11)에 연결되어 주변 연결선(30)이 모든 반도체부(11)에 연결되도록 하여, 정전기 보호부(20)는 주변 연결선(30)을 통해 모든 반도체부(11)로 정전기 보호를 제공할 수 있다.
일부 실시예에서, 표시 영역(AA)의 가장 자리가 이형(異形)을 나타내고 화소 회로(10)는 표시 영역(AA)의 가장 자리 근처에서 이형 경로를 따라 분포될 때, 주변 연결선(30)은 이형 경로를 따라 연장할 수 있으며, 주변 연결선(30)이 제2 방향에서의 복수의 화소 회로(10)의 적어도 일측에 위치하기만 하면 된다.
정전기 보호부(20)의 개수 배치 방식은 다양한 바, 예를 들어 정전기 보호부(20)는 오직 하나이고, 하나의 정전기 보호부(20)는 주변 연결선(30)에 연결될 수 있다. 일부 실시예에서, 하나의 정전기 보호부(20)는 주변 연결선(30)의 중앙부에 연결되어 정전기 보호의 밸런스를 보장할 수 있다.
다른 일부 실시예에서, 정전기 보호부(20)는 복수이고, 복수의 정전기 보호부(20)는 주변 연결선(30)의 연장 방향을 따라 이격되어 분포된다. 복수의 정전기 보호부(20)를 통해 정전기 보호 성능을 향상시킬 수 있다.
일부 실시예에서, 복수의 상기 정전기 보호부(20)는 상기 주변 연결선(30)의 연장 방향에서 균일하게 분포되어 정전기 보호의 밸런스를 보장한다.
일부 실시예에서, 제1 방향(X)이 행 방향이고 제2 방향(Y) 방향이 열 방향이며, 인접하는 2행의 화소 회로(10)의 개수가 상이할 때, 즉 인접하는 2행의 반도체부(11)의 개수가 상이할 때, 주변 연결선(30)은 절곡 경로를 따라 연장하고 복수의 화소 회로(10)를 둘러싸고 주위에 배치된다. 주변 연결선(30)은 제1 방향(X)을 따라 연장하는 제1 세그멘트 및 제2 방향(Y)을 따라 연장하는 제2 세그멘트를 포함하며, 정전기 보호부(20)는 제1 세그멘트 및/또는 제2 세그멘트에 연결될 수 있다. 예를 들어 정전기 보호부(20)는 제2 세그멘트에 연결되고 제1 방향(X)을 따라 연장하여 형성된다. 일부 실시예에서, 복수의 정전기 보호부(20)는 동일한 제2 세그멘트에 연결되고 제2 방향(Y)을 따라 이격되어 배치된다. 또는, 복수의 정전기 보호부(20)는 제1 세그멘트에 연결되고 제2 방향을 따라 연장하여 형성된다. 일부 실시예에서, 복수의 정전기 보호부(20)는 동일한 제1 세그멘트에 연결되고 제1 방향(X)을 따라 이격되어 배치된다.
일부 실시예에서, 인접하는 두 개의 정전기 보호부(20) 사이의 간격은 인접하는 두 개의 화소 회로(10) 사이의 간격 이상이다. 예를 들어, 인접하는 두 개의 정전기 보호부(20) 사이의 간격은 제1 방향(X)에서의 인접하는 두 개의 화소 회로(10) 사이의 간격 이상이거나, 또는 인접하는 두 개의 정전기 보호부(20) 사이의 간격은 제2 방향(Y)에서의 인접하는 두 개의 화소 회로(10) 사이의 간격 이상이다. 인접하는 두 개의 정전기 보호부(20) 사이의 간격이 비교적 크면, 정전기 보호부(20)가 과도하게 밀집되어 어레이 기판(100)의 제조 난이도를 증가시키는 것을 개선할 수 있다.
도 9를 참조하면, 도 9는 본 출원의 제1 양태의 실시예에 따른 어레이 기판(100)의 단면 모식도를 나타낸다.
도 9에 도시된 바와 같이, 일부 실시예에서, 반도체층(b)은 반도체부(11)를 포함하고, 주변 연결선(30)은 반도체층(b)에 위치하며, 어레이 기판(100)은 절연층(03)을 더 포함하고, 절연층(03)은 반도체층(b)에서의 기판(01)으로부터 멀어지는 일측에 위치한다.
주변 연결선(30)은 반도체층(b)에 위치하고, 즉 주변 연결선(30)은 반도체층(b)과 동일한 층에 배치되거나, 또는 반도체층(b)은 주변 연결선(30)을 포함할 수 있다.
이러한 실시예에서, 반도체층(b)은 주변 연결선(30)을 포함하여 주변 연결선(30)이 반도체부(11)와 동일한 층, 동일한 재료 및 동일한 공정으로 제조 성형될 수 있도록 한다. 한편으로는 주변 연결선(30)과 반도체부(11)의 연결 강도를 향상시킬 수 있고, 다른 한편으로는 어레이 기판(100)의 성형 공정을 간단화하여 어레이 기판(100)의 성형 효율을 향상시킬 수 있다.
일부 실시예에서, 기판(01)에는 완충층(05)이 더 배치된다.
절연층(03)의 배치 방식은 다양한 바, 일부 실시예에서, 어레이 기판(100)은 반도체층(b)의 기판(01)으로부터 멀어지는 일측에 위치하는 금속층을 더 포함하며, 반도체층(b)과 금속층 사이에는 절연층(03)이 배치되고, 금속층은 일반적으로 두 층 이상이며, 두 층 이상의 금속층 사이에는 모두 절연층(03)이 배치된다. 따라서 절연층(03)의 개수는 두 개 이상이고, 즉 반도체층(b)의 기판(01)으로부터 멀어지는 일측에는 두 개 이상의 절연층(03)이 배치된다. 절연층(03)은 게이트 절연층, 용량 절연층 또는 층간 유전체층 등을 포함할 수 있으며, 구체적으로는 실제 상황에 따라 배치할 수 있는 바, 여기서는 구체적으로 한정하지 않는다.
정전기 보호부(20)의 배치 방식은 다양한 바, 도 9에 도시된 바와 같이, 일부 실시예에서, 정전기 보호부(20)는 반도체층(b)에 위치하고, 예를 들어, 반도체층(b)은 정전기 보호부(20)를 포함할 수 있으며, 정전기 보호부(20), 주변 연결선(30) 및 반도체부(11)는 동일한 층 구조에 위치한다. 한편으로는 주변 연결선(30)과 반도체부(11) 사이의 연결 강도를 향상시켜 정전기 보호부(20)와 주변 연결선(30) 사이의 연결 강도를 향상시킬 수 있으며, 따른 한편으로는 정전기 보호부(20), 주변 연결선(30) 및 반도체부(11)가 동일한 공정에서 제조 성형되도록 하여 어레이 기판(100)의 제조 공정을 더욱 간단화하고 어레이 기판(100)의 제조 효율을 향상시킬 수 있다.
정전기 보호부(20)가 반도체층(b)에 위치한다는 것은, 반도체층(b)이 정전기 보호부(20)를 포함하거나, 또는 정전기 보호부(20)와 반도체층(b)이 동일한 층에 배치될 수 있다는 것으로 이해할 수 있다.
정전기 보호부(20)가 반도체층(b)에 배치될 때, 일부 실시예에서, 도 9에 도시된 바와 같이, 절연층(03)에는 금속 방전부(40)가 배치되고, 금속 방전부(40)와 자유단(22)은 서로 연결된다. 이러한 실시예에서, 자유단(22)에는 금속 방전부(40)가 연결되어, 자유단(22)이 금속 방전부(40)를 통해 정전기를 방출할 수 있도록 하고, 정전기 방출과 반도체부(11)가 동일한 층에 있지 않으므로, 정전기 보호 효과를 향상시킬 수 있다.
일부 실시예에서, 기판(01)에서의 금속 방전부(40)의 정투영과 기판(01)에서의 자유단(22)의 정투영은 겹친다. 따라서 금속 방전부(40)와 자유단(22) 사이의 거리를 감소시켜 어레이 기판(100)의 구조를 간단화할 수 있다.
금속 방전부(40)의 배치 방식은 다양한 바, 일부 실시예에서, 절연층(03)에 관통홀이 배치되고, 자유단(22)은 관통홀로부터 노출되며, 관통홀 내에 금속 재료가 배치되어 금속 방전부(40)를 형성한다.
일부 실시예에서, 어레이 기판(100)은 절연층(03)의 반도체층(b)으로부터 멀어지는 일측에 위치하는 평탄화층(04)을 더 포함하며, 평탄화층(04)은 금속 방전부(40)를 덮는다. 이러한 실시예에서, 평탄화층(04)을 배치함으로써 금속 방전부(40)의 배치로 인한 어레이 기판(100) 표면의 불평탄성을 개선할 수 있다.
도 10을 참조하면, 도 10은 본 출원의 제1 양태의 다른 실시예에 따른 다른 어레이 기판(100)의 단면 모식도를 나타낸다.
도 10에 도시된 바와 같이, 다른 일부 실시예에서, 정전기 보호부(20)는 절연층(03)의 반도체층(b)으로부터 멀어지는 일측에 위치하고, 어레이 기판(100)은 평탄화층(04)을 더 포함하며, 평탄화층(04)은 정전기 보호부(20)의 반도체층(b)으로부터 멀어지는 일측에 위치하고, 정전기 보호부(20)는 평탄화층(04) 내에 위치하며, 즉 평탄화층(04)은 정전기 보호부(20)를 덮으며, 절연층(03)에는 연결홀이 배치되고, 정전기 보호부(20)는 연결홀을 경유하여 주변 연결선(30)과 서로 연결된다.
이러한 실시예에서, 정전기 보호부(20)와 주변 연결선(30), 반도체부(11)는 상이한 층에 배치되어 반도체부(11)의 정전기가 다른 층에서 방출되도록 하여 정전기 방출이 반도체부(11)에 미치는 영향을 개선하고, 나아가 어레이 기판(100)의 정전기 보호 성능을 향상시킬 수 있다.
설명해야 할 점은, 상기 각 실시예는 모순이 없는 한 서로 결합될 수 있다.
본 출원의 실시예는 또한 상기 어느 하나의 실시예의 어레이 기판을 포함하는 표시 패널을 제공한다. 도 11은 본 출원의 일 실시예에 따른 표시 패널의 구조 모식도를 나타낸다. 도 11에 도시된 바와 같이, 상기 표시 패널(200)은 상기 어느 하나의 실시예의 어레이 기판(100) 및 어레이 기판(100) 위에 위치하는 발광층(201)을 포함한다. 발광층(201)은 표시 소자층으로 이해할 수 있으며, 예시적으로, 발광층(201)은 유기 발광층일 수 있고, 즉 상기 표시 패널(200)은 유기 발광 다이오드(Organic Light Emitting Diode, OLED) 표시 패널일 수 있다. 물론 표시 패널은 다른 유형의 표시 패널일 수도 있는 바, 본 출원은 이를 한정하지 않는다.
본 출원은 또한 본 출원에 따른 어레이 기판을 포함하는 표시 장치를 제공한다. 도 12를 참조하면, 도 12는 본 출원의 실시예에 따른 표시 장치의 구조 모식도이다. 도 12에 도시된 표시 장치(1000)는 본 출원의 상기 어느 하나의 실시예에 따른 어레이 기판(100)을 포함한다. 도 10의 실시예는 휴대폰을 예로서 표시 장치(1000)를 설명하였으나, 본 출원의 실시예에 따른 표시 장치는 웨어러블 제품, 컴퓨터, 텔레비전, 차량용 표시 장치 등 기타 표시 기능을 갖는 표시 장치일 수도 있으며, 본 출원은 이를 구체적으로 한정하지 않는다. 본 출원의 실시예에 따른 표시 장치는 본 출원의 실시예에 따른 어레이 기판의 유익한 효과를 가지며, 구체적으로는 상기 실시예에서의 어레이 기판에 대한 구체적인 설명을 참조할 수 있으므로, 본 실시예는 여기서 반복하지 않는다.
위에서 언급한 본 출원의 실시예에 따르면, 이러한 실시예들은 모든 세부 사항을 자세히 설명하지 않으며, 본 출원은 설명된 특정 실시예에만 한정되는 것이 아니다. 물론, 위의 설명에 따라 많은 수정과 변화를 수행할 수 있다. 본 명세서에서 이러한 실시예를 선택하고 구체적으로 설명한 것은 본 출원의 원리와 실제 적용을 더 잘 해석하여, 당업자가 본 출원을 잘 이용하고 본 출원을 토대로 수정하고 사용할 수 있도록 하기 위해서 이다. 본 출원은 특허청구범위 및 그 전부 범위와 균등물에 의해서만 제한된다.
Claims (20)
- 어레이 기판에 있어서,
인접하게 배치되는 표시 영역과 비표시 영역을 포함하고,
기판, 반도체층 및 정전기 보호부를 포함하며,
상기 반도체층은 상기 기판 위에 위치하고, 상기 반도체층은 제1 방향과 제2 방향에서 어레이로 분포되는 복수의 반도체부를 포함하며,
상기 정전기 보호부는 대향하는 연결단과 자유단을 포함하고, 상기 연결단은 적어도 하나의 상기 반도체부에 연결되며, 상기 자유단은 상기 연결단에서 상기 비표시 영역으로 연장되는,
어레이 기판. - 제1항에 있어서,
적어도 하나의 주변 연결선을 더 포함하며,
상기 적어도 하나의 주변 연결선은 두 개 이상의 상기 반도체부에 연결되고, 상기 정전기 보호부의 상기 연결단은 상기 주변 연결선에 연결되는,
어레이 기판. - 제2항에 있어서,
상기 제2 방향을 따라 배열되는 상기 복수의 반도체부는 서로 연결되며, 상기 적어도 하나의 주변 연결선은 상기 제2 방향을 따라 배열되는 상기 복수의 반도체부 중 어느 하나에 연결되고, 상기 적어도 하나의 주변 연결선은 상기 제1 방향을 따라 배열되는 두 개 이상의 상기 반도체부에 연결되는,
어레이 기판. - 제3항에 있어서,
상기 표시 영역에 위치하는 복수의 화소 회로를 더 포함하고, 각 상기 화소 회로는 적어도 하나의 반도체부를 포함하며,
상기 적어도 하나의 주변 연결선은 상기 제2 방향에서의 상기 복수의 화소 회로의 적어도 일측에 위치하고, 상기 적어도 하나의 주변 연결선은 상기 제1 방향을 따라 배열되는 상기 복수의 반도체부에 연결되는,
어레이 기판. - 제4항에 있어서,
상기 정전기 보호부는 복수의 정전기 보호부를 포함하고, 상기 복수의 정전기 보호부는 상기 주변 연결선의 연장 방향을 따라 이격되어 분포되는,
어레이 기판. - 제5항에 있어서,
상기 복수의 정전기 보호부는 상기 주변 연결선의 연장 방향에서 균일하게 분포되는,
어레이 기판. - 제5항에 있어서,
인접하는 두 개의 상기 정전기 보호부 사이의 간격은 인접하는 두 개의 상기 화소 회로 사이의 간격 이상인,
어레이 기판. - 제4항에 있어서,
상기 표시 영역의 가장 자리는 이형을 나타내고, 상기 화소 회로는 상기 표시 영역의 가장 자리의 근처에서 이형 경로를 따라 분포되며, 상기 적어도 하나의 주변 연결선은 상기 이형 경로를 따라 연장되는,
어레이 기판. - 제4항에 있어서,
상기 제1 방향은 행 방향이고, 상기 제2 방향은 열 방향이며, 상기 적어도 하나의 주변 연결선은 절곡 경로를 따라 연장하고 상기 복수의 화소 회로를 둘러싸고 주위에 배치되며, 상기 적어도 하나의 주변 연결선은 상기 제1 방향을 따라 연장하는 제1 세그멘트 및 상기 제2 방향을 따라 연장하는 제2 세그멘트를 포함하고, 상기 정전기 보호부는 상기 제1 세그멘트 및 상기 제2 세그멘트 중 적어도 하나에 연결되는,
어레이 기판. - 제9항에 있어서,
상기 정전기 보호부는 복수의 정전기 보호부를 포함하며, 상기 복수의 정전기 보호부는 상기 제2 세그멘트에 연결되고 상기 제2 방향을 따라 이격되어 배치되거나, 또는 상기 복수의 정전기 보호부는 상기 제1 세그멘트에 연결되고 상기 제1 방향을 따라 이격되어 배치되는,
어레이 기판. - 제2항에 있어서,
상기 주변 연결선은 상기 반도체층에 위치하며,
상기 어레이 기판은 절연층을 포함하고, 상기 절연층은 상기 반도체층의 상기 기판으로부터 멀어지는 일측에 위치하며,
상기 정전기 보호부는 상기 반도체층에 위치하거나, 또는 상기 정전기 보호부는 상기 절연층의 상기 반도체층으로부터 멀어지는 일측에 위치하는,
어레이 기판. - 제11항에 있어서,
상기 정전기 보호부는 상기 반도체층에 위치하고, 상기 절연층에는 금속 방전부가 배치되며, 상기 금속 방전부와 상기 자유단은 서로 연결되는,
어레이 기판. - 제12항에 있어서,
상기 어레이 기판은 상기 절연층의 상기 반도체층으로부터 멀어지는 일측에 위치하는 평탄화층을 더 포함하고, 상기 평탄화층은 상기 금속 방전부를 덮는,
어레이 기판. - 제12항에 있어서,
상기 기판에서의 상기 금속 방전부의 정투영과 상기 기판에서의 상기 자유단의 정투영은 겹치는,
어레이 기판. - 제14항에 있어서,
상기 절연층에는 관통홀이 배치되고, 상기 자유단은 상기 관통홀로부터 노출되며, 상기 관통홀 내에 금속 재료가 배치되어 상기 금속 방전부를 형성하는,
어레이 기판. - 제11항에 있어서,
상기 정전기 보호부는 상기 절연층의 상기 반도체층으로부터 멀어지는 일측에 위치하고,
상기 어레이 기판은 상기 정전기 보호부의 상기 반도체층으로부터 멀어지는 일측에 위치하는 평탄화층을 더 포함하고, 상기 평탄화층은 상기 정전기 보호부를 덮으며,
상기 절연층에는 연결홀이 배치되고, 상기 정전기 보호부는 상기 연결홀을 경유하여 상기 주변 연결선과 서로 연결되는,
어레이 기판. - 제2항에 있어서,
상기 제1 방향을 따라 배열되는 상기 복수의 반도체부는 서로 연결되고, 상기 적어도 하나의 주변 연결선은 상기 제1 방향을 따라 배열되는 상기 복수의 반도체부 중 어느 하나에 연결되며, 상기 적어도 하나의 주변 연결선은 상기 제2 방향을 따라 배열되는 두 개 이상의 상기 반도체부에 연결되는,
어레이 기판. - 제1항에 있어서,
상기 정전기 보호부와 상기 반도체부는 일대일로 대응되게 배치되고, 각각의 상기 반도체부에는 모두 하나의 대응되는 상기 정전기 보호부가 연결되어 있는,
어레이 기판. - 제1항 내지 제18항 중 어느 한 항의 어레이 기판을 포함하는, 표시 패널.
- 제19항의 표시 패널을 포함하는, 표시 장치.
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