KR20230155963A - 수소 저항성 박막 트랜지스터 및 그 제조 방법 - Google Patents

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KR20230155963A
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박진성
김윤서
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이원범
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한양대학교 산학협력단
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Abstract

수소 저항성 박막 트랜지스터가 제공된다. 상기 수소 저항성 박막 트랜지스터는, 제1 물질막, 및 상기 제1 물질막 상에 적층된 제2 물질막을 포함하는 채널 구조체, 상기 채널 구조체와 이격되어 배치되는 게이트 전극, 및 상기 채널 구조체와 상기 게이트 전극 사이에 배치되는 게이트 절연막을 포함하되, 상기 제1 물질막은 상기 제2 물질막과 비교하여 상대적으로 CBM(conduction band minimum)은 낮고 페르미 레벨(fermi level)은 높으며, 상기 제2 물질막이 상기 게이트 절연막과 인접하도록 배치되는 것을 포함할 수 있다.

Description

수소 저항성 박막 트랜지스터 및 그 제조 방법 {Hydrogen Resistant Thin Film Transistor and Manufacturing Method Thereof}
본 발명은 수소 저항성 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 게이트 절연막 및 외부로부터 메인 채널로 수소 확산이 방지되는 수소 저항성 박막 트랜지스터 및 그 제조 방법에 관련된 것이다.
산화물 반도체 TFT는 높은 이동도에 더해 매우 낮은 누설 전류 특성으로 인해 기존 주목받던 디스플레이 back-plane 뿐만 아니라, 메모리/시스템 반도체 분야에서도 유망한 후보군으로 여겨진다. 하지만 기존의 LTPS(Low temperature polycrystaline silicon)를 대체하기 위하여 더 높은 이동도가 요구되며, 이동도와 신뢰성의 상충관계(trade-off)로 인한 고이동도 및 고신뢰성의 산화물 반도체가 요구된다. 이러한 재료적인 trade-off 관계를 극복하기 위하여 고이동도의 산화물 반도체와 고신뢰성의 산화물 반도체를 적층하는 연구가 진행되고 있다.
이와 별개로 산화물 반도체는 후속 수소 열처리 공정 또는 절연체 내의 수소 확산으로 인해 필연적으로 산화물 반도체 TFT의 활성층으로 수소가 유입되며, 소자 특성 및 신뢰성에 영향을 미친다. 산화물 반도체 내에서 수소는 interstitial(Hi) 또는 substitutional(Ho) 형태로 존재하며, Vo 감소 및 전하 농도 (carrier concentration)의 증가를 야기한다. 한편, 미량의 수소가 산화물 반도체에 도핑될 경우 신뢰성 향상 및 이동도 증가 효과를 얻을 수 있으나, 과량의 수소가 산화물 반도체로 유입될 경우 신뢰성 열화 또는 과도한 carrier 증가로 인해 TFT의 on/off 특성을 잃게 된다.
산화물 반도체의 이동도와 신뢰성 trade-off 한계를 넘어서기 위한 기존의 산화물 반도체 적층형 박막 트랜지스터 연구는 sputter와 같은 물리적 증착법 기반으로 진행되었다. 이러한 상업적으로 주로 사용되는 sputter 증착 공정은 물리적 증착으로 인한 나노 단위의 두께 제어 한계와 고정된 타겟 조성으로 인한 양이온 조성 제어의 한계를 가지고 있다. 또한 일반적으로 기존의 적층 구조는 고이동도의 물질을 전면 채널(front-channel)에 위치시키고, 상대적으로 이동도가 낮으며 안정적인 물질을 후면 채널(back-channel)에 위치시켜 이동도를 향상시키기 때문에 신뢰성에 영향을 주는 절연체 계면 및 수소 확산의 영향을 동일하게 받으며, trade-off 관계로 인해 고이동도 전면부는 그 영향을 더 크게 받기 때문에 신뢰성의 개선에 제한적이다.
또한, 산화물 반도체 기반 TFT의 수소에 의한 소자 특성 변화 및 열화를 방지하기 위하여 확산 방지막을 적용 또는 산화물 반도체 주변 절연체(buffer layer, gate insulator)의 수소함량 제어 방법이 연구되었다. 구체적으로, 절연체에 의한 내부 수소 확산과 후속 수소 열처리에 의한 외부 수소 유입을 억제하기 위하여 수소 확산 방지막 연구가 진행되었다. 하지만 확산 방지막의 적용을 위해서는 추가적인 증착 공정이 요구되며, 산화물 반도체와 인접한 방지막 내의 수소 함량 또한 고려되어야 한다.
산화물 반도체 TFT 제작 시 사용되는 절연체(buffer layer, interlayer dielectric, passivation, gate insulator)는 일반적으로 PECVD (plasma enhanced chemical vapor deposition)를 이용한 SiOx 또는 SiNx 박막을 주로 사용하지만, 박막 내 수소함량이 5 at% 이상으로 높아 프리커서, 증착온도, 플라즈마 파워 등을 조절하여 수소함량 제어 연구가 진행되었다. 하지만 필연적으로 프리커서 내 존재하는 수소로 인해 박막 내 수소 농도를 제어하기는 쉽지 않은 상황이다. 따라서, 이러한 추가적인 공정 적용과 주변 절연층의 제어가 아닌 산화물 반도체 자체의 소재적/구조적 측면에서의 수소 저항성 박막 트랜지스터 개발이 요구되는 상황이다.
본 발명이 해결하고자 하는 일 기술적 과제는, 산화물 반도체가 적층된 구조를 갖는 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 이중 채널 구조를 갖는 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 메인 채널의 위치를 제어할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 수소에 대한 저항성을 갖는 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 이동도와 신뢰성의 trade-off 한계가 개선된 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 수소 저항성 박막 트랜지스터를 제공한다.
일 실시 예에 따르면, 상기 수소 저항성 박막 트랜지스터는 제1 물질막, 및 상기 제1 물질막 상에 적층된 제2 물질막을 포함하는 채널 구조체, 상기 채널 구조체와 이격되어 배치되는 게이트 전극, 및 상기 채널 구조체와 상기 게이트 전극 사이에 배치되는 게이트 절연막을 포함하되, 상기 제1 물질막은 상기 제2 물질막과 비교하여 상대적으로 CBM(conduction band minimum)은 낮고 페르미 레벨(fermi level)은 높으며, 상기 제2 물질막이 상기 게이트 절연막과 인접하도록 배치되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 물질막 및 상기 제2 물질막에 각각 채널이 형성되되, 상기 제1 물질막에 메인 채널(main-channel)이 형성되고, 상기 제2 물질막에 서브 채널(sub-channel)이 형성되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 물질막은 상기 게이트 절연막 내 수소가 상기 메인 채널로 확산되는 것을 방지할 수 있다.
일 실시 예에 따르면, 상기 제1 물질막 및 상기 제2 물질막 중 어느 하나의 물질막에 메인 채널이 형성되고 다른 하나의 물질막에 서브 채널이 형성되되, 상기 제2 물질막의 두께에 따라 상기 메인 채널이 형성되는 물질막의 위치가 제어되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 물질막의 두께가 2 nm 초과 15 nm 미만으로 제어됨에 따라, 상기 메인 채널이 상기 제1 물질막에 형성되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 물질막 및 상기 제2 물질막 중 어느 하나의 물질막에 메인 채널이 형성되고 다른 하나의 물질막에 서브 채널이 형성되되, 상기 제1 물질막의 조성 변화에 따라 상기 메인 채널이 형성되는 물질막의 위치가 제어되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 물질막은 IZO(Indium Zinc Oxide)를 포함하되, 상기 제1 물질막 내 인듐(In)의 함량이 증가함에 따라 상기 메인 채널이 상기 제1 물질막에 형성되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 물질막은 IZO(Indium Zinc Oxide), In2O3, ITZO(Indium Tin Zinc Oxide), 및 ITO(Indium Tin Oxide) 중 어느 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 물질막은 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IGTO(Indium Gallium Tin Oxide), 및 GZO(Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 수소 저항성 박막 트랜지스터의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 수소 저항성 박막 트랜지스터의 제조 방법은 상대적으로 CBM(conduction band minimum)은 낮고 페르미 레벨(fermi level)은 높은 제1 물질막을 PEALD(plasma enhanced atomic layer deposition) 공정으로 형성하는 단계, 상기 제1 물질막 상에, 상대적으로 CBM은 높고 페르미 레벨은 낮은 제2 물질막을 PEALD 공정으로 형성하는 단계, 및 게이트 절연막을 형성하는 단계를 포함하되, 상기 제2 물질막이 상기 게이트 절연막과 인접하도록 형성되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 물질막을 형성하는 단계 및 상기 제2 물질막을 형성하는 단계는 인-시츄 공정(in-situ process)으로 수행될 수 있다.
일 실시 예에 따르면, 상기 제2 물질막의 두께를 2 nm 초과 15 nm 미만으로 제어하여, 상기 제1 물질막에 메인 채널을 형성하고 상기 제2 물질막에 서브 채널을 형성하는 것을 포함할 수 있다.
본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터는, 제1 물질막(예를 들어 IZO막), 및 상기 제1 물질막 상에 적층된 제2 물질막(예를 들어 IGZO막)을 포함하는 채널 구조체, 상기 채널 구조체와 이격되어 배치되는 게이트 전극, 및 상기 채널 구조체와 상기 게이트 전극 사이에 배치되는 게이트 절연막을 포함하되, 상기 제2 물질막이 상기 게이트 절연막과 인접하도록 배치될 수 있다.
또한, 상기 제1 물질막 및 상기 제2 물질막에 각각 채널이 형성되되, 상기 제2 물질막의 두께가 제어됨으로써 상기 제1 물질막에 메인 채널이 형성되고, 상기 제2 물질막에 서브 채널이 형성될 수 있다.
이에 따라, 상기 제2 물질막에 의해 상기 게이트 절연막 내의 수소 및 박막 트랜지스터 외부의 수소가 상기 메인 채널로 확산되는 것이 방지됨으로, 수소 유입으로 인한 신뢰성 열화 문제, on/off 특성 저하 문제등이 해결될 수 있다. 이로 인해, 고이동도 및 고신뢰성을 갖는 산화물 반도체 박막 트랜지스터가 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터를 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터의 제1 물질막 형성 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터의 제2 물질막 형성 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터의 메인 채널이 제2 물질막에 형성된 경우 수소 확산 문제점을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터의 메인 채널이 제1 물질막에 형성된 경우 수소 확산 방지를 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 제1 물질막과 제2 물질막의 Band align을 설명하기 위한 도면이다.
도 8은 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 제1 물질막과 제2 물질막의 전도도를 비교하기 위한 도면이다.
도 9는 본 발명의 비교 예 1에 따른 박막 트랜지스터의 TCAD 시뮬레이션 결과를 설명하기 위한 도면이다.
도 10은 본 발명의 실험 예 1에 따른 박막 트랜지스터의 TCAD 시뮬레이션 결과를 설명하기 위한 도면이다.
도 11은 본 발명의 실험 예 2에 따른 박막 트랜지스터의 TCAD 시뮬레이션 결과를 설명하기 위한 도면이다.
도 12는 본 발명의 실험 예 3에 따른 박막 트랜지스터의 TCAD 시뮬레이션 결과를 설명하기 위한 도면이다.
도 13은 본 발명의 비교 예 및 실험 예들에 따른 박막 트랜지스터의 전기적 특성을 비교하기 위한 도면이다.
도 14는 본 발명의 실험 예 3에 따른 박막 트랜지스터의 transfer 커브와 output 커브를 설명하기 위한 도면이다.
도 15는 본 발명의 비교 예 2에 따른 박막 트랜지스터의 전기적 특성을 설명하기 위한 도면이다.
도 16은 본 발명의 실험 예 3 및 실험 예 4에 따른 박막 트랜지스터의 전기적 특성을 비교하기 위한 도면이다.
도 17은 본 발명의 실험 예 3 및 실험 예 5에 따른 박막 트랜지스터의 전기적 특성을 비교하기 위한 도면이다.
도 18은 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 제1 물질막 내 인듐의 함량에 따른 전기적 특성 변화를 설명하기 위한 도면이다.
도 19는 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 제2 물질막의 수소 분석 결과를 설명하기 위한 도면이다.
도 20은 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 제1 물질막의 수소 분석 결과를 설명하기 위한 도면이다.
도 21은 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 게이트 절연막의 수소 분석 결과를 설명하기 위한 도면이다.
도 22는 본 발명의 비교 예 1에 따른 박막 트랜지스터의 온도와 전기장 변화에 따른 PBTS 신뢰성을 설명하기 위한 도면이다.
도 23은 본 발명의 실험 예 3에 따른 박막 트랜지스터의 온도와 전기장 변화에 따른 PBTS 신뢰성을 설명하기 위한 도면이다.
도 24는 본 발명의 비교 예 1 및 실험 예들에 따른 박막 트랜지스터의 문턱전압 변화를 비교하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터를 설명하기 위한 도면이고, 도 2는 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터의 제1 물질막 형성 방법을 설명하기 위한 도면이고, 도 3은 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터의 제2 물질막 형성 방법을 설명하기 위한 도면이고, 도 4는 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터의 메인 채널이 제2 물질막에 형성된 경우 수소 확산 문제점을 설명하기 위한 도면이고, 도 5는 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터의 메인 채널이 제1 물질막에 형성된 경우 수소 확산 방지를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터는, 기판(미도시), 상기 기판 상에 배치되는 버퍼막(100), 상기 버퍼막(100) 상에 배치되는 채널 구조체(200), 상기 버퍼막(100) 상에 배치되고 상기 채널 구조체(200)를 덮는 게이트 절연막(300), 상기 게이트 절연막(300) 상에 배치되는 게이트 전극(400), 상기 게이트 절연막(300)을 관통하는 소스(S), 및 드레인(D)을 포함할 수 있다. 즉, 상기 수소 저항성 박막 트랜지스터는 상기 채널 구조체(200)와 상기 게이트 전극(400) 사이에 상기 게이트 절연막(300)이 배치되되, 상기 게이트 전극(400)이 상부에 배치되는 Top Gate 구조를 가질 수 있다. 이와 달리, 다른 실시 예에 따르면, 상기 수소 저항성 박막 트랜지스터는 Bottom Gate 구조를 가질 수 있다. 즉, 상기 수소 저항성 박막 트랜지스터는 Top Gate 구조 및 Bottom Gate 구조에 모두 적용될 수 있다.
상기 채널 구조체(200)는, 제1 물질막(210) 및 상기 제1 물질막(210) 상에 적층된 제2 물질막(220)을 포함할 수 있다. 상기 제1 물질막(210)은 상기 버퍼막(100)과 인접하도록 배치되는 반면, 상기 제2 물질막(220)은 상기 게이트 절연막(300)과 인접하도록 배치될 수 있다. 즉, 상기 수소 저항성 박막 트랜지스터가 Top Gate 구조를 갖는 경우, 상기 제1 물질막(210)은 하부에 배치되고 상기 제2 물질막(220)은 상부에 배치될 수 있다. 이와 달리, 상기 수소 저항성 박막 트랜지스터 Bottom Gate 구조를 갖는 경우, 상기 제1 물질막(210)은 상부에 배치되고 상기 제2 물질막(220)은 하부에 배치될 수 있다.
상기 제1 물질막(210)은 상기 제2 물질막(220)과 비교하여 상대적으로 CBM(conduction band minimum)은 낮고 페르미 레벨(fermi level)은 높을 수 있다. 예를 들어, 상기 제1 물질막(210)은 인듐-아연 산화물(Indium Zinc Oxide, IZO)를 포함할 수 있다. 다른 예를 들어, 상기 제1 물질막(210)은 In2O3, ITZO(Indium Tin Zinc Oxide), 및 ITO(Indium Tin Oxide) 중 어느 하나를 포함할 수 있다.
상기 제1 물질막(210)은 PEALD(Plasma Enhanced Atomic Layer Deposition) 공정으로 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 물질막(210)이 IZO를 포함하는 경우, 상기 제1 물질막(210)은 인듐(In) 전구체, 아연(Zn) 전구체, 및 산소 플라즈마(O2 plasma)가 반응되어 형성될 수 있다.
구체적으로, 도 2에 도시된 바와 같이, 인듐 전구체(In precursor) 제공 단계, 퍼지(purge) 단계, 산소 플라즈마(O2 plasma) 제공 단계, 퍼지(purge) 단계, 아연 전구체(Zn precursor) 제공 단계, 퍼지(purge) 단계, 산소 플라즈마(O2 plasma) 제공 단계, 및 퍼지(purge) 단계를 순차적으로 수행하여, 상기 제1 물질막(210)을 형성할 수 있다.
예를 들어, 상기 인듐 전구체는 DMITN(Dimethyl[N1-(tert-butyl)-N2,N2-dimethylethane-1,2-diamine]indium)을 포함할 수 있다. 이와 달리, 다른 예를 들어, 상기 인듐 전구체는 DADI((3-Dimethylaminopropyl)dimethylindium), TMI(Trimethyl indium), TEI(Triethyl indium), InCA-1(Bis(trimethysilyl)amidodiethyl Indium), CpIn(Cyclopentadienylindium), In(tmhd)3((Tris(2,2,6,6-tetramethyl-3,5-heptanedionato) indium (III)), In(acac)3((Indium (III) acetylacetonate), DATI((dimethylbutylamino) trimethylindium), Me2In(EDPA)(dimethyl(Nethoxy-2,2-dimethylpropanamido)indium), InEtCp(ethylcyclopentadienyl indium), TMION(Trimethyl[N-(2-methoxyethyl)-2-methylpropan-2-amine]indium), DMION(Dimethyl[N-(tert-butyl)-2-methoxy-2-methylpropan-1-amine]indium), [In[(i Pr)2CNEt2]3](tris-(N,N'indium(III)), [In[(i Pr)2CNMe2]3](tris-(N,N'), Et2InN(SiMe3)2(diethyl[bis(trimethylsilyl)amido]indium), In(dmamp)3(tris(1-dimethylamino-2-methyl-2-propoxy)indium), 및 tris((N,N'-diisopropylacetamidinato) indium(III)) 중 어느 하나를 포함할 수 있다.
예를 들어, 상기 아연 전구체는 DEZ(diethylzinc)를 포함할 수 있다. 다른 예를 들어, 상기 아연 전구체는 DMZ(dimethylzinc), ZnCl2(zinc chloride), Zn(CH3COO)2(zinc acetate), Zn(eeki)2 (bis[4-((2-ethoxyethyl)imino)-pent-2-en-2-olate]zinc), 및 BDMPZ(bis-3-(N,N-dimethylamino)propyl zinc) 중 어느 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 물질막(210) 형성을 위한 인듐 전구체(In precursor) 제공 단계, 퍼지(purge) 단계, 산소 플라즈마(O2 plasma) 제공 단계, 퍼지(purge) 단계는 제1 유닛 공정(1st Unit Process)로 정의될 수 있다. 이와 달리, 상기 제1 물질막(210) 형성을 위한 아연 전구체(Zn precursor) 제공 단계, 퍼지(purge) 단계, 산소 플라즈마(O2 plasma) 제공 단계, 및 퍼지(purge) 단계는 제2 유닛 공정(2nd Unit Process)으로 정의될 수 있다. 또한, 상기 제1 및 제2 유닛 공정은 제1 전체 공정(1st Total Process)으로 정의될 수 있다.
상기 제1 및 제2 유닛 공정들은 각각 복수회 반복될 수 있다. 상기 제1 전체 공정 또한 복수회 반복될 수 있다. 상기 제1 및 제2 유닛 공정들의 반복 횟수 및 상기 제1 전체 공정의 반복 횟수가 제어됨에 따라, 상기 제1 물질막(210)의 두께가 제어될 수 있다.
상술된 바와 같이, 상기 제1 전체 공정의 반복 횟수 제어를 통해 상기 제1 물질막(210)의 두께가 제어될 수 있음으로, 상기 제1 물질막(210)의 두께 제어가 용이하게 이루어질 수 있다. 또한, 상기 제1 및 제2 유닛 공정들의 반복 횟수가 각각 제어될 수 있음으로, 상기 제1 물질막(210) 내 인듐(In), 및 아연(Zn)의 조성 제어가 용이하게 이루어질 수 있다.
상기 제2 물질막(220)은 상기 제1 물질막(210)과 비교하여 상대적으로 CBM(conduction band minimum)은 높고 페르미 레벨(fermi level)은 낮을 수 있다. 예를 들어, 상기 제2 물질막(220)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide, IGZO)를 포함할 수 있다. 다른 예를 들어, 상기 제2 물질막(220)은 IGO(Indium Gallium Oxide), IGTO(Indium Gallium Tin Oxide), 및 GZO(Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있다.
상기 제2 물질막(220)은 PEALD(Plasma Enhanced Atomic Layer Deposition) 공정으로 형성될 수 있다. 일 실시 예에 따르면, 상기 제2 물질막(220)이 IGZO를 포함하는 경우, 상기 제2 물질막(220)은 인듐(In) 전구체, 갈륨(Ga) 전구체, 아연(Zn) 전구체, 및 산소 플라즈마(O2 plasma)가 반응되어 형성될 수 있다.
구체적으로, 도 3에 도시된 바와 같이, 인듐 전구체(In precursor) 제공 단계, 퍼지(purge) 단계, 산소 플라즈마(O2 plasma) 제공 단계, 퍼지(purge) 단계, 갈륨 전구체(Ga precursor) 제공 단계, 퍼지(purge) 단계, 산소 플라즈마(O2 plasma) 제공 단계, 퍼지(purge) 단계, 아연 전구체(Zn precursor) 제공 단계, 퍼지(purge) 단계, 산소 플라즈마(O2 plasma) 제공 단계, 및 퍼지(purge) 단계를 순차적으로 수행하여, 상기 제2 물질막(220)을 형성할 수 있다. 일 실시 예에 따르면, 상기 제2 물질막(220) 형성에 사용되는 인듐 전구체 및 아연 전구체는 상기 제1 물질막(210) 형성에 사용되는 인듐 전구체 및 아연 전구체와 같을 수 있다. 이에 따라, 구체적인 설명은 생략된다.
예를 들어, 상기 갈륨 전구체는 TMGa(trimethylgallium)을 포함할 수 있다. 다른 예를 들어, 상기 갈륨 전구체는 TEGa(Triethyl gallium), Ga(acac)3(Gallium acetylacetonate), [(CH3)2GaNH2]3(dimethylgallium amide), Ga2(NMe2)6(hexakis(dimethylamido)digallium), Me2GaOiPr(dimethylgallium isopropoxide), Ga(OiPr)3(gallium tri-isopropoxide), [Ga(TMHD)3]([tris (2,2,6,6-tetramethyl-3,5-heptanedionato) gallium(III)]), GaCp (pentamethylcyclopentadienyl gallium), [Ga(thd)3](gallium 2,2,6,6-tetramethyl-3,5-heptanedionate), TMGON (Trimethyl[N-(2-methoxyethyl)-2-methylpropan-2-amine]gallium), DMGON(Dimethyl[N-(tert-butyl)-2-methoxy-2-methylpropan-1-amine]gallium), 및 DMGTN(Dimethyl[N1-(tert-butyl)-N2,N2-dimethylethane-1,2-diamine]gallium) 중 어느 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 물질막(220) 형성을 위한 인듐 전구체(In precursor) 제공 단계, 퍼지(purge) 단계, 산소 플라즈마(O2 plasma) 제공 단계, 퍼지(purge) 단계는 제3 유닛 공정(3rd Unit Process)로 정의될 수 있다. 이와 달리, 상기 제2 물질막(220) 형성을 위한 갈륨 전구체(Ga precursor) 제공 단계, 퍼지(purge) 단계, 산소 플라즈마(O2 plasma) 제공 단계, 퍼지(purge) 단계는 제4 유닛 공정(4th Unit Process)으로 정의될 수 있다. 이와 달리, 상기 제2 물질막(220) 형성을 위한 아연 전구체(Zn precursor) 제공 단계, 퍼지(purge) 단계, 산소 플라즈마(O2 plasma) 제공 단계, 및 퍼지(purge) 단계는 제5 유닛 공정(5th Unit Process)으로 정의될 수 있다. 또한, 상기 제3 내지 제5 유닛 공정은 제2 전체 공정(2nd Total Process)으로 정의될 수 있다.
상기 제3 내지 제5 유닛 공정들은 각각 복수회 반복될 수 있다. 상기 제2 전체 공정 또한 복수회 반복될 수 있다. 상기 제3 내지 제5 유닛 공정들의 반복 횟수 및 상기 제2 전체 공정의 반복 횟수가 제어됨에 따라, 상기 제2 물질막(220)의 두께가 제어될 수 있다.
상술된 바와 같이, 상기 제2 전체 공정의 반복 횟수 제어를 통해 상기 제2 물질막(220)의 두께가 제어될 수 있음으로, 상기 제2 물질막(220)의 두께 제어가 용이하게 이루어질 수 있다. 또한, 상기 제3 내지 제5 유닛 공정들의 반복 횟수가 각각 제어될 수 있음으로, 상기 제2 물질막(220)내 인듐(In), 갈륨(Ga), 및 아연(Zn)의 조성 제어가 용이하게 이루어질 수 있다.
상기 제1 물질막(210) 및 상기 제2 물질막(220)은 인-시츄 공정(in-situ process)으로 형성될 수 있다. 이와 달리, 상기 제1 물질막(210) 및 상기 제2 물질막(220)이 엑스-시츄(ex-situ process)으로 형성되는 경우, 상기 제1 물질막(210) 및 상기 제2 물질막(220)의 계면에 트랩 사이트가 생성되어, 상기 수소 저항성 박막 트랜지스터의 신뢰성이 저하되는 문제점이 발생될 수 있다.
상기 채널 구조체(200)는 상기 제1 물질막(210) 및 상기 제2 물질막(220)에 각각 채널(channel)이 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 물질막(210) 및 상기 제2 물질막(220) 중 어느 하나의 물질막에 메인 채널(main-channel)이 형성되고, 다른 하나의 물질막에 서브 채널(sub-channel)이 형성될 수 있다.
일 실시 예에 따르면, 상기 제2 물질막(220)의 두께에 따라 상기 메인 채널이 형성되는 물질막의 위치가 제어될 수 있다. 구체적으로, 상기 제2 물질막(220)의 두께가 2 nm 초과 15 nm 미만으로 제어됨에 따라 상기 메인 채널이 상기 제1 물질막(210)에 형성될 수 있다. 이와 달리, 상기 제2 물질막(220)의 두께가 2 nm 이하 또는 15 nm 이상으로 제어되는 경우 상기 메인 채널이 상기 제2 물질막(220)에 형성될 수 있다.
다른 실시 예에 다르면, 상기 제1 물질막(210)의 두께에 따라 상기 메인 채널이 형성되는 물질막의 위치가 제어될 수 있다. 구체적으로, 상기 제1 물질막(210)의 두께가 5 nm 초과 18 nm 미만으로 제어됨에 따라 상기 메인 채널이 상기 제1 물질막(210)에 형성될 수 있다. 이와 달리, 상기 제1 물질막(210)의 두께가 5 nm 이하 또는 18 nm 이상으로 제어되는 경우 상기 메인 채널이 상기 제2 물질막(220)에 형성될 수 있다.
또 다른 실시 예에 따르면, 상기 제1 물질막(210)의 조성 변화에 따라 상기 메인 채널이 형성되는 물질막의 위치가 제어될 수 있다. 구체적으로, 상기 제1 물질막(210)이 IZO를 포함하는 경우, 상기 제1 물질막(210) 내 인듐(In)의 함량이 증가함에 따라 상기 메인 채널이 상기 제1 물질막(210)에 형성될 수 있다.
상기 메인 채널이 상기 제1 물질막(210)에 형성되는 경우, 상기 제2 물질막(220)은 상기 게이트 절연막(300) 내 수소가 상기 메인 채널로 확산되는 것을 방지할 수 있다. 또한, 상기 메인 채널이 상기 제1 물질막(210)에 형성되는 경우, 상기 제2 물질막(220)은 상기 수소 저항성 박막 트랜지스터 외부의 수소가 상기 메인 채널로 확산되는 것을 방지할 수 있다.
구체적으로, 도 4에 도시된 바와 같이, 상기 메인 채널이 상기 제2 물질막(220)에 형성되는 경우, 상기 메인 채널이 상기 게이트 절연막(300)과 상기 제2 물질막(220)의 계면에 인접하도록 형성됨으로, 상기 게이트 절연막(300) 내의 수소가 상기 메인 채널로 용이하게 확산되는 문제점이 발생될 수 있다.
이와 달리, 도 5에 도시된 바와 같이, 상기 메인 채널이 상기 제1 물질막(210)에 형성되는 경우, 상기 메인 채널이 상기 제2 물질막(220)과 상기 제1 물질막(210)의 계면에 인접하도록 형성됨으로, 상기 제2 물질막(220)에 의해 수소의 확산이 방지될 수 있다.
상기 메인 채널에 수소가 유입되는 경우, 산소 공공(Vo)의 감소 및 과도한 캐리어(carrier) 증가로 인하여, 신뢰성이 열화 문제, on/off 특성이 저하 문제 등이 발생될 수 있다.
하지만, 상술된 바와 같이, 상기 메인 채널이 상기 제1 물질막(210)에 형성되는 경우, 상기 제2 물질막(220)에 의해 상기 게이트 절연막(300) 내의 수소가 상기 메인 채널로 확산되는 것이 방지될 수 있다. 이에 따라, 수소 유입으로 인한 신뢰성 열화 문제, on/off 특성 저하 문제등이 해결될 수 있다.
결과적으로, 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터는, 제1 물질막(예를 들어 IZO막, 210), 및 상기 제1 물질막(210) 상에 적층된 제2 물질막(예를 들어 IGZO막, 220)을 포함하는 채널 구조체(200), 상기 채널 구조체(200)와 이격되어 배치되는 게이트 전극(400), 및 상기 채널 구조체(200)와 상기 게이트 전극(400) 사이에 배치되는 게이트 절연막(300)을 포함하되, 상기 제2 물질막(220)이 상기 게이트 절연막(300)과 인접하도록 배치될 수 있다.
또한, 상기 제1 물질막(210) 및 상기 제2 물질막(220)에 각각 채널이 형성되되, 상기 제2 물질막(220)의 두께가 제어됨으로써 상기 제1 물질막(210)에 메인 채널이 형성되고, 상기 제2 물질막(220)에 서브 채널이 형성될 수 있다.
이에 따라, 상기 제2 물질막(220)에 의해 상기 게이트 절연막(300) 내의 수소 및 박막 트랜지스터 외부의 수소가 상기 메인 채널로 확산되는 것이 방지됨으로, 수소 유입으로 인한 신뢰성 열화 문제, on/off 특성 저하 문제등이 해결될 수 있다.
이상, 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터 및 그 제조 방법이 설명되었다. 이하, 본 발명의 실시 예에 따른 수소 저항성 박막 트랜지스터 및 그 제조 방법의 구체적인 실험 예 및 특성 평가 결과가 설명된다.
실험 예 1에 따른 박막 트랜지스터 제조
도 1에 도시된 구조를 갖는 트랜지스터를 제조하였다.
구체적으로, 버퍼막은 250℃의 온도에서 PEALD(Plasma Enhanced Atomic Layer Deposition) 공정으로 제조된 100 nm 두께의 SiO2를 사용하였다. 게이트 절연막 또한 250℃의 온도에서 PEALD 공정으로 제조된 100 nm 두께의SiO2를 사용하였다. 소스 및 드레인은 RF magnetron sputtering 공정으로 제조된 200 nm 두께의 ITO를 사용하였고, 게이트 전극은 RF magnetron sputtering 공정으로 제조된 100 nm 두께의 ITO를 사용하였다.
채널 구조체의 제1 물질막은 인듐 전구체 제공-퍼지-산소 플라즈마 제공-퍼지 순서로 수행되는 제1 유닛 공정과 아연 전구체 제공-퍼지-산소 플라즈마 제공-퍼지 순서로 수행되는 제2 유닛 공정을 순차적으로 수행하는 PEALD 공정을 통해 제조된 3 nm 두께의 IZO를 사용하였다. 보다 구체적으로, 인듐 전구체로서 DMITN(Dimethyl[N1-(tert-butyl)-N2,N2-dimethylethane-1,2-diamine]indium)를 사용하였고, 아연 전구체로서 DEZ(diethylzinc)를 사용하였다. 또한, 제1 유닛 공정 사이클과 제2 유닛 공정 사이클을 20:2의 비율로 제조하였고, 200℃의 온도 및 300W의 조건에서 제조하였다.
채널 구조체의 제2 물질막은 인듐 전구체 제공-퍼지-산소 플라즈마 제공-퍼지 순서로 수행되는 제3 유닛 공정, 갈륨 전구체 제공-퍼지-산소 플라즈마 제공-퍼지 순서로 수행되는 제4 유닛 공정, 아연 전구체 제공-퍼지-산소 플라즈마 제공-퍼지 순서로 수행되는 제5 유닛 공정을 순차적으로 수행하는 PEALD 공정을 통해 제조된 17 nm 두께의 IZO를 사용하였다. 보다 구체적으로, 인듐 전구체로서 DMITN(Dimethyl[N1-(tert-butyl)-N2,N2-dimethylethane-1,2-diamine]indium)를 사용하였고, 갈륨 전구체로서 TMGa(trimethylgallium)를 사용하였고, 아연 전구체로서 DEZ(diethylzinc)를 사용하였다. 또한, 제3 유닛 공정 사이클, 제4 유닛 공정 사이클, 및 제5 유닛 공정 사이클을 20:2:2의 비율로 제조하였고, 200℃의 온도 및 300W의 조건에서 제조하였다.
구분 물질
기판 유리
버퍼막 SiO2
채널 구조체 (제1 물질막) IZO
채널 구조체 (제2 물질막) IGZO
게이트 절연막 SiO2
소스 및 드레인 ITO
게이트 전극 ITO
실험 예 2에 따른 박막 트랜지스터 제조
상술된 실험 예 1에 따른 박막 트랜지스터와 같은 방법으로 제조하되, 채널 구조체의 제1 물질막으로 5 nm 두께의 IZO를 사용하였고, 제2 물질막으로 15 nm 두께의 IGZO를 사용하였다.
실험 예 3에 따른 박막 트랜지스터 제조
상술된 실험 예 1에 따른 박막 트랜지스터와 같은 방법으로 제조하되, 채널 구조체의 제1 물질막으로 10 nm 두께의 IZO를 사용하였고, 제2 물질막으로 10 nm 두께의 IGZO를 사용하였다.
실험 예 4에 따른 박막 트랜지스터 제조
상술된 실험 예 1에 따른 박막 트랜지스터와 같은 방법으로 제조하되, 채널 구조체의 제1 물질막으로 15 nm 두께의 IZO를 사용하였고, 제2 물질막으로 5 nm 두께의 IGZO를 사용하였다.
실험 예 5에 따른 박막 트랜지스터 제조
상술된 실험 예 1에 따른 박막 트랜지스터와 같은 방법으로 제조하되, 채널 구조체의 제1 물질막으로 2 nm 두께의 IZO를 사용하였고, 제2 물질막으로 18 nm 두께의 IGZO를 사용하였다.
비교 예 1에 따른 박막 트랜지스터 제조
상술된 실험 예 1에 따른 박막 트랜지스터와 같은 방법으로 제조하되, 채널 구조체로서 20 nm 두께의 IGZO 물질막을 단독으로 사용하였다.
비교 예 2에 따른 박막 트랜지스터 제조
상술된 실험 예 1에 따른 박막 트랜지스터와 같은 방법으로 제조하되, 채널 구조체로서 20 nm 두께의 IZO 물질막을 단독으로 사용하였다.
구분 제1 물질막(IZO) 두께 제2 물질막(IGZO) 두께
실험 예 1 3 17
실험 예 2 5 15
실험 예 3 10 10
실험 예 4 15 5
실험 예 5 18 2
비교 예 1 - 20
비교 예 2 20 -
도 6 및 도 7은 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 제1 물질막과 제2 물질막의 Band align을 설명하기 위한 도면이고, 도 8은 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 제1 물질막과 제2 물질막의 전도도를 비교하기 위한 도면이다.
도 6 및 도 7을 참조하면, 상기 실험 예 3에 따른 박막 트랜지스터가 포함하는 제1 물질막(IZO) 및 제2 물질막(IGZO)의 Band alignment를 비교하여 나타낸다. 구체적으로, 도 6의 (a)는 결합 에너지(Binding energy, eV)에 따른 강도(Intensity, a.u.)를 나타내고, 도 6의 (b)는 포톤 에너지(Photon energy, eV)에 따른 값을 나타내며, 도 7은 Band alignment를 나타낸다.
도 8을 참조하면, 상기 실험 예 3에 따른 박막 트랜지스터가 포함하는 제1 물질막(IZO) 및 제2 물질막(IGZO)의 전도도(conductivity)를 비교하여 나타낸다.
도 6 내지 도 8에서 확인할 수 있듯이, 제2 물질막(IGZO) 대비 제1 물질막(IZO)에서 상대적으로 높은 전도도(conductivity)와 상대적으로 낮은 CBM(conduction band minimum )을 가지며, 제1 물질막(IZO) 및 제2 물질막(IGZO) 접합시 CBM off-set이 형성되는 것을 확인할 수 있었다.
또한, 상기 제1 물질막(IZO) 및 제2 물질막(IGZO)의 조성 분석을 위해 XPS(X-ray Photoelectron Spectroscopy) 분석을 수행하였으며, 분석 결과는 아래의 <표 3>을 통해 정리된다.
IGZO IZO
In (at%) Before etch 14.4 17.5
After etch 26.8 33.5
Ga (at%) Before etch 7.9 -
After etch 10.3 -
Zn (at%) Before etch 8.2 12.3
After etch 7.5 10.3
O (at%) Before etch 44.7 46.1
After etch 55.4 56.2
C (at%) Before etch 24.8 0
After etch 24.1 0
Cation ratio Before etch 1.6:1:1
(In:Ga:Zn)		 1.4:1
(In:Zn)
After etch 3.6:1.4:1
(In:Ga:Zn)		 3.3:1
(In:Zn)
<표 3>에서 확인할 수 있듯이, 제1 물질막(IZO) 및 제2 물질막(IGZO)에서 In:Zn의 비율은 유사하게 유지되며 Ga의 조성만이 제어된 것을 확인할 수 있었다.
도 9는 본 발명의 비교 예 1에 따른 박막 트랜지스터의 TCAD 시뮬레이션 결과를 설명하기 위한 도면이고, 도 10은 본 발명의 실험 예 1에 따른 박막 트랜지스터의 TCAD 시뮬레이션 결과를 설명하기 위한 도면이고, 도 11은 본 발명의 실험 예 2에 따른 박막 트랜지스터의 TCAD 시뮬레이션 결과를 설명하기 위한 도면이고, 도 12는 본 발명의 실험 예 3에 따른 박막 트랜지스터의 TCAD 시뮬레이션 결과를 설명하기 위한 도면이다.
도 9 내지 도 12를 참조하면, 상기 비교 예 1, 실험 예 1, 실험 예 2, 및 실험 예 3에 따른 박막 트랜지스터의 TCAD(Technology Computer Aided Design) 시뮬레이션 결과를 나타낸다.
도 9에서 확인할 수 있듯이 상기 비교 예 1에 따른 박막 트랜지스터는 단일 채널이 형성된 반면, 도 10 내지 도 12에서 확인할 수 있듯이 상기 실험 예 1 내지 실험 예 3에 따른 박막 트랜지스터는 이중 채널이 형성된 것을 확인할 수 있었다. 특히, 제2 물질막(IGZO)의 두께가 감소하고 제1 물질막(IZO)의 두께가 증가함에 따라, 제1 물질막(IZO)에 형성된 채널의 전류 밀도(current density)가 증가하는 것을 확인할 수 있었다. 또한, 상기 실험 예 3에 따른 박막 트랜지스터의 경우 제1 물질막(IZO)에 메인 채널이 형성되는 것을 확인할 수 있었다.
도 13은 본 발명의 비교 예 및 실험 예들에 따른 박막 트랜지스터의 전기적 특성을 비교하기 위한 도면이고, 도 14는 본 발명의 실험 예 3에 따른 박막 트랜지스터의 transfer 커브와 output 커브를 설명하기 위한 도면이다.
도 13을 참조하면, 상기 비교 예 1(IGZO), 실험 예 1(B3), 실험 예 2(B5), 실험 예 3(B10), 및 비교 예 2(IZO)에 따른 박막 트랜지스터 각각에 대해 이동도(Saturation Mobility, cm2/Vs), 문턱 전압(Threshold Voltage, V), 및 문턱전압이하 스윙(Subthreshold Swing, V/dec)을 측정하여 나타낸다.
도 14의 (a)를 참조하면 상기 실험 예 3에 따른 박막 트랜지스터의 transfer 커브를 나타내고, 도 14의 (b)를 참조하면 상기 실험 예 3에 따른 박막 트랜지스터의 output 커브를 나타낸다.
도 13 및 도 14에서 확인할 수 있듯이, 제2 물질막(IGZO)의 두께가 감소하고 제1 물질막(IZO)의 두께가 증가함에 따라, 문턱전압은 감소되는 반면 이동도는 증가하는 것을 확인할 수 있었다. 또한, 문턱전압이하 스윙은 실질적으로 일정하게 유지되는 것을 확인할 수 있었다. 다만, 채널 구조체가 IZO 단일막으로 이루어진 경우(비교 예2), 트랜지스터 특성이 나타나지 않는 것을 확인할 수 있었다. 특히, 실험 예 3에 따른 박막 트랜지스터의 경우 38.77 cm2/Vs의 고이동도를 나타내는 것을 확인할 수 있었다.
도 15는 본 발명의 비교 예 2에 따른 박막 트랜지스터의 전기적 특성을 설명하기 위한 도면이다.
도 15의 (a)를 참조하면 상기 비교 예 2에 따른 박막 트랜지스터의 transfer 측정 데이터를 나타내고, 도 15의 (b)를 참조하면 상기 비교 예 2에 따른 박막 트랜지스터의 TCAD 시뮬레이션 결과를 나타낸다. 도 15의 (a) 및 (b)에서 확인할 수 있듯이, 상기 비교 예 2에 따른 박막 트랜지스터는 트랜지스터로 동작되지 않는 것을 확인할 수 있었다.
도 16은 본 발명의 실험 예 3 및 실험 예 4에 따른 박막 트랜지스터의 전기적 특성을 비교하기 위한 도면이다.
도 16을 참조하면 상기 실험 예 3(B10) 및 실험 예 4(B15)에 따른 박막 트랜지스터 각각에 대한 TCAD 시뮬레이션 결과를 나타낸다. 구체적으로, 도 16의 (a)는 게이트 전압(Gate Voltage, V)에 따른 드레인 전류(Drain Current, IDS, A)를 나타내고, 도 16의 (b)는 채널 구조체의 위치(제2 물질막 -> 제1 물질막)에 따른 전류 밀도(current density, 103A/cm2)를 나타낸다.
도 16에서 확인할 수 있듯이, 상기 실험 예 4에 따른 박막 트랜지스터는 상기 실험 예 3에 따른 박막 트랜지스터와 비교하여 Vth negative shift 및 on-current 증가가 발생하는 것을 확인할 수 있었다.
도 17은 본 발명의 실험 예 3 및 실험 예 5에 따른 박막 트랜지스터의 전기적 특성을 비교하기 위한 도면이다.
도 17을 참조하면 상기 실험 예 3(B10) 및 실험 예 5(B18)에 따른 박막 트랜지스터 각각에 대한 TCAD 시뮬레이션 결과를 나타낸다. 도 17에서 확인할 수 있듯이, 상기 실험 예 5에 따른 박막 트랜지스터는 트랜지스터로 동작되지 않는 것을 확인할 수 있었다.
도 13 내지 도 17에서 확인할 수 있듯이, 제1 물질막(IZO) 및 제2 물질막(IGZO)의 두께 제어를 통해 박막 트랜지스터의 전기적 특성을 향상시킬 수 있는 것을 확인할 수 있었다. 구체적으로, 실험 예 5에 따른 박막 트랜지스터가 트랜지스터로 동작되지 않음으로, 제1 물질막(IZO) 두께의 상한은 18 nm이고 제2 물질막(IGZO) 두께의 하한은 2 nm인 것을 알 수 있었다. 또한, 실험 예 2 및 실험 예 3을 비교한 결과 현저한 이동도 향상이 발생(23.89 cm2/Vs -> 32.20 cm2/Vs)됨으로 제1 물질막(IZO) 두께의 하한은 5 nm이고 제2 물질막(IGZO)의 두께 상한은 15 nm인 것을 알 수 있었다.
따라서, 제1 물질막(IZO)의 두께를 5 nm 초과 18 nm 미만으로 제어하고, 제2 물질막(IGZO)의 두께를 2 nm 초과 15 nm 미만으로 제어함으로써, 본 발명의 실시 예에 따른 박막 트랜지스터의 전기적 특성을 향상시킬 수 있음을 알 수 있다.
도 18은 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 제1 물질막 내 인듐의 함량에 따른 전기적 특성 변화를 설명하기 위한 도면이다.
도 18을 참조하면 상기 실험 예 3에 따른 박막 트랜지스터를 준비하되, 제1 물질막(IZO) 내 인듐의 함량이 상대적으로 적은 샘플(B10 low-indium) 및 인듐의 함량이 상대적으로 많은 샘풀(B10 high-indium)을 준비한 후 각각에 대한 TCAD 시뮬레이션 결과를 나타낸다. 구체적으로, 도 18의 (a)는 게이트 전압(Gate Voltage, V)에 따른 드레인 전류(Drain Current, IDS, A)를 나타내고, 도 18의 (b)는 채널 구조체의 위치(제2 물질막 -> 제1 물질막)에 따른 전류 밀도(current density, 103A/cm2)를 나타낸다.
도 18에서 확인할 수 있듯이, 제1 물질막(IZO)의 두께가 동일하더라도, 인듐(In)의 함량에 따라 메인 채널의 위치가 달라지는 것을 확인할 수 있었다. 구체적으로, 도 18의 (b)에 도시된 바와 같이, 인듐의 함량이 많은 경우 제1 물질막(IZO) 위치(Depth 10~12 nm)에 메인 채널이 형성되는 반면, 인듐의 함량이 적은 경우 제2 물질막(IGZO) 위치(Depth 0~3 nm)에 메인 채널이 형성되는 것을 확인할 수 있었다.
도 19는 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 제2 물질막의 수소 분석 결과를 설명하기 위한 도면이고, 도 20은 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 제1 물질막의 수소 분석 결과를 설명하기 위한 도면이고, 도 21은 본 발명의 실험 예 3에 따른 박막 트랜지스터가 포함하는 게이트 절연막의 수소 분석 결과를 설명하기 위한 도면이다.
도 19 내지 도 21을 참조하면, 상기 실험 예 3에 따른 박막 트랜지스터가 포함하는 제2 물질막(IGZO), 제1 물질막(IZO), 및 게이트 절연막(SiO2) 각각에 대한 RBS-ERD(Rutherford Backscattering Spectrometry-Elastic Recoil Detection) 분석 결과를 나타낸다. 분석 결과는 아래의 <표 4>를 통해 정리된다.
구분 Total atoms
(atoms/cm2)		 Hydrogen ratio
(%)		 Hydrogen concentration
(atoms/cm2)
제2 물질막(IGZO) 1.48 x 1017 10.8 1.59 x 1016
제1 물질막(IZO) 1.85 x 1017 7.8 1.42 x 1016
게이트 절연막(SiO2) 5.40 x 1017 3.6 1.95 x 1016
도 19 내지 도 21 및 <표 4>에서 확인할 수 있듯이, 제1 물질막(IZO) 및 제2 물질막(IGZO) 대비 게이트 절연막(SiO2) 내 단위면적당 수소 함량이 많은 것을 확인할 수 있었다.
도 22는 본 발명의 비교 예 1에 따른 박막 트랜지스터의 온도와 전기장 변화에 따른 PBTS 신뢰성을 설명하기 위한 도면이다.
도 22를 참조하면 상기 비교 예 1에 따른 박막 트랜지스터의 온도와 전기장 변화에 따른 PBTS(Positive Bias Temperature Stress) 신뢰성을 나타낸다. 구체적으로, 도 22의 (a)는 온도에 따른 변화를 나타내고 도 22의 (b)는 전기장에 따른 변화를 나타낸다.
도 22에서 확인할 수 있듯이, 상기 비교 예 1에 따른 박막 트랜지스터의 경우, 온도 및 전기장의 세기에 비례하여 PBTS 신뢰성이 감소하는 것을 확인할 수 있었다. 즉, 상기 비교 예 1에 따른 박막 트랜지스터의 경우 게이트 절연막으로부터 확산되는 수소의 유입을 방지하지 못함으로 신뢰성 열화가 발생되는 것을 알 수 있었다.
도 23은 본 발명의 실험 예 3에 따른 박막 트랜지스터의 온도와 전기장 변화에 따른 PBTS 신뢰성을 설명하기 위한 도면이다.
도 23을 참조하면 상기 실험 예 3에 따른 박막 트랜지스터의 온도와 전기장 변화에 따른 PBTS(Positive Bias Temperature Stress) 신뢰성을 나타낸다. 구체적으로, 도 23의 (a)는 온도에 따른 변화를 나타내고 도 23의 (b)는 전기장에 따른 변화를 나타낸다.
도 23에서 확인할 수 있듯이, 상기 실험 예 3에 따른 박막 트랜지스터의 경우, 온도 및 전기장의 세기와 상관없이 PBTS 신뢰성이 실질적으로 일정하게 유지되는 것을 확인할 수 있었다. 즉, 상기 실험 예 3에 따른 박막 트랜지스터의 경우 게이트 절연막으로부터 확산되는 수소의 유입이 방지됨으로 신뢰성 열화 문제가 해결될 수 있음을 알 수 있었다.
도 24는 본 발명의 비교 예 1 및 실험 예들에 따른 박막 트랜지스터의 문턱전압 변화를 비교하기 위한 도면이다.
도 24를 참조하면, 상기 비교 예 1(IGZO), 실험 예 1(B3), 실험 예 2(B5), 및 실험 예 3(B10)에 따른 박막 트랜지스터 각각에 대해 문턱전압 변화(ΔVTH)를 측정하여 나타낸다.
도 24에서 확인할 수 있듯이, 상기 실험 예 3에 따른 박막 트랜지스터는 문턱전압 변화가 현저하게 낮은 것을 확인할 수 있었다. 즉, 상기 실험 예 3에 따른 박막 트랜지스터는 높은 신뢰성을 갖는 것을 확인할 수 있었다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100: 버퍼막
200: 채널 구조체
210: 제1 물질막
220: 제2 물질막
300: 게이트 절연막
400: 게이트 전극
S, D: 소드, 드레인

Claims (12)

  1. 제1 물질막, 및 상기 제1 물질막 상에 적층된 제2 물질막을 포함하는 채널 구조체;
    상기 채널 구조체와 이격되어 배치되는 게이트 전극; 및
    상기 채널 구조체와 상기 게이트 전극 사이에 배치되는 게이트 절연막을 포함하되,
    상기 제1 물질막은 상기 제2 물질막과 비교하여 상대적으로 CBM(conduction band minimum)은 낮고 페르미 레벨(fermi level)은 높으며,
    상기 제2 물질막이 상기 게이트 절연막과 인접하도록 배치되는 것을 포함하는 수소 저항성 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 제1 물질막 및 상기 제2 물질막에 각각 채널이 형성되되,
    상기 제1 물질막에 메인 채널(main-channel)이 형성되고, 상기 제2 물질막에 서브 채널(sub-channel)이 형성되는 것을 포함하는 수소 저항성 박막 트랜지스터.
  3. 제2 항에 있어서,
    상기 제2 물질막은 상기 게이트 절연막 내 수소가 상기 메인 채널로 확산되는 것을 방지하는 수소 저항성 박막 트랜지스터.
  4. 제1 항에 있어서,
    상기 제1 물질막 및 상기 제2 물질막 중 어느 하나의 물질막에 메인 채널이 형성되고 다른 하나의 물질막에 서브 채널이 형성되되,
    상기 제2 물질막의 두께에 따라 상기 메인 채널이 형성되는 물질막의 위치가 제어되는 것을 포함하는 수소 저항성 박막 트랜지스터.
  5. 제4 항에 있어서,
    상기 제2 물질막의 두께가 2 nm 초과 15 nm 미만으로 제어됨에 따라,
    상기 메인 채널이 상기 제1 물질막에 형성되는 것을 포함하는 수소 저항성 박막 트랜지스터.
  6. 제1 항에 있어서,
    상기 제1 물질막 및 상기 제2 물질막 중 어느 하나의 물질막에 메인 채널이 형성되고 다른 하나의 물질막에 서브 채널이 형성되되,
    상기 제1 물질막의 조성 변화에 따라 상기 메인 채널이 형성되는 물질막의 위치가 제어되는 것을 포함하는 수소 저항성 박막 트랜지스터.
  7. 제6 항에 있어서,
    상기 제1 물질막은 IZO(Indium Zinc Oxide)를 포함하되,
    상기 제1 물질막 내 인듐(In)의 함량이 증가함에 따라 상기 메인 채널이 상기 제1 물질막에 형성되는 것을 포함하는 수소 저항성 박막 트랜지스터.
  8. 제1 항에 있어서,
    상기 제1 물질막은 IZO(Indium Zinc Oxide), In2O3, ITZO(Indium Tin Zinc Oxide), 및 ITO(Indium Tin Oxide) 중 어느 하나를 포함하는 수소 저항성 박막 트랜지스터.
  9. 제1 항에 있어서,
    상기 제2 물질막은 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IGTO(Indium Gallium Tin Oxide), 및 GZO(Gallium Zinc Oxide) 중 어느 하나를 포함하는 수소 저항성 박막 트랜지스터.
  10. 상대적으로 CBM(conduction band minimum)은 낮고 페르미 레벨(fermi level)은 높은 제1 물질막을 PEALD(plasma enhanced atomic layer deposition) 공정으로 형성하는 단계;
    상기 제1 물질막 상에, 상대적으로 CBM은 높고 페르미 레벨은 낮은 제2 물질막을 PEALD 공정으로 형성하는 단계; 및
    게이트 절연막을 형성하는 단계를 포함하되,
    상기 제2 물질막이 상기 게이트 절연막과 인접하도록 형성되는 것을 포함하는 수소 저항성 박막 트랜지스터의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 물질막을 형성하는 단계 및 상기 제2 물질막을 형성하는 단계는 인-시츄 공정(in-situ process)으로 수행되는 수소 저항성 박막 트랜지스터의 제조 방법.
  12. 제10 항에 있어서,
    상기 제2 물질막의 두께를 2 nm 초과 15 nm 미만으로 제어하여,
    상기 제1 물질막에 메인 채널을 형성하고 상기 제2 물질막에 서브 채널을 형성하는 것을 포함하는 수소 저항성 박막 트랜지스터의 제조 방법.
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