KR20230155935A

KR20230155935A - A semiconductor memory device

Info

Publication number: KR20230155935A
Application number: KR1020220090261A
Authority: KR
Inventors: 박준용; 김주환; 변진도; 신은석; 이현섭; 조현윤; 최정환
Original assignee: 삼성전자주식회사
Priority date: 2022-05-04
Filing date: 2022-07-21
Publication date: 2023-11-13

Abstract

반도체 메모리 장치, 그 메모리 시스템이 제공된다. 상기 반도체 메모리 장치는 메모리 컨트롤러로부터 데이터 클럭 신호를 수신하여 차동 입력 신호 쌍을 출력하는 데이터 클럭 버퍼, 제어 코드에 기초하여 상기 차동 입력 신호 쌍의 듀티비(duty ratio)를 조절하여 교정 클럭 신호 쌍을 출력하는 엣지 딜레이 컨트롤러, 상기 교정 클럭 신호 쌍에 기초하여 서로 다른 위상을 갖는 4개의 출력 클럭 신호를 생성하는 제1 단위 딜레이 패스 회로, 상기 4개의 출력 클럭 신호 각각의 라이징 엣지에 기초하여 데이터를 직렬로 출력하는 라이징 엣지 멀티플렉서, 상기 교정 클럭 신호 쌍에 기초하여 서로 다른 위상을 갖는 4개의 복제 클럭 신호를 생성하는 제2 단위 딜레이 패스 회로 및 상기 복제 클럭 신호에 기초하여 듀티 에러를 검출하고, 검출된 듀티 에러에 상응하는 상기 제어 코드를 출력하는 직교 에러 검출부를 포함한다.A semiconductor memory device and a memory system therefor are provided. The semiconductor memory device includes a data clock buffer that receives a data clock signal from a memory controller and outputs a differential input signal pair, and adjusts the duty ratio of the differential input signal pair based on a control code to generate a calibration clock signal pair. An edge delay controller that outputs, a first unit delay pass circuit that generates four output clock signals with different phases based on the calibration clock signal pair, and serializes data based on the rising edge of each of the four output clock signals. A rising edge multiplexer that outputs a second unit delay pass circuit that generates four duplicate clock signals with different phases based on the calibration clock signal pair, and detects a duty error based on the duplicate clock signal, and detects the detected duty error. and an orthogonal error detection unit that outputs the control code corresponding to the duty error.

Description

Semiconductor memory device and its memory system {A semiconductor memory device}

본 발명은 반도체 메모리 장치 및 그 메모리 시스템에 관한 것이다.The present invention relates to semiconductor memory devices and memory systems thereof.

반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치 중 동적 랜덤 엑세스 메모리(DRAM; dynamic random access memory)는 모바일 시스템, 서버, 그래픽 장치 등 다양한 분야에서 사용되고 있다.Semiconductor memory devices can be largely divided into volatile memory devices and nonvolatile memory devices. A volatile memory device is a memory device in which the stored data is lost when the power supply is cut off. Among volatile memory devices, dynamic random access memory (DRAM) is used in various fields such as mobile systems, servers, and graphics devices.

반도체 장치들로 구성된 시스템의 동작 속도가 빨라지고, 집적회로에 대한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구되고 있다. 이에 따라 고속으로 데이터를 입출력 시키기 위해 입력받은 시스템 클럭에 동기되어 데이터를 입출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 그러나 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지가 않아서, 클럭의 라이징 엣지와 폴링 엣지에 각각 데이터가 입출력되는 DDR(Double Data Rate) 동기식 메모리 장치 그리고, 시스템 클럭의 한 주기동안 4개의 데이터를 전달할 수 있는 반도체 메모리 장치(Quad Data Rate; QDR)가 제안되고 있다. QDR 메모리 장치는 2개의 클럭을 사용한다. DDR 메모리 장치나 QDR 메모리 장치는 외부로부터 인가되는 클럭(clock)에 동기화되어 동작할 수 있다. 외부로부터 인가되는 클럭이 메모리 장치 내부에서 사용될 때, 내부 회로들에 의해 시간 지연(클럭 스큐; Clock Skew) 및 듀티 에러가 발생될 수 있다. 클럭 스큐 및 듀티 에러가 발생하면 반도체 메모리 장치의 전체 동작을 위한 셋업 마진 또는 홀드 마진이 충분치 않게되어 오동작이 일어나거나 정해진 시간 내에 요구된 동작들이 완전히 수행되지 않을 수 있다.As the operating speed of systems composed of semiconductor devices increases and integrated circuit technology develops, semiconductor memory devices are required to output or store data at faster speeds. Accordingly, in order to input and output data at high speed, a synchronous memory device that can input and output data in synchronization with the input system clock was developed. However, synchronous memory devices are not sufficient to satisfy the required data input/output speed, so DDR (Double Data Rate) synchronous memory devices input and output data at the rising edge and falling edge of the clock respectively, and during one cycle of the system clock. A semiconductor memory device (Quad Data Rate (QDR)) capable of transmitting four pieces of data is being proposed. QDR memory devices use two clocks. DDR memory devices or QDR memory devices can operate in synchronization with a clock applied from the outside. When an externally applied clock is used inside a memory device, time delay (clock skew) and duty error may be generated by internal circuits. When clock skew and duty errors occur, the setup margin or hold margin for the entire operation of the semiconductor memory device may not be sufficient, resulting in malfunctions or required operations not being completely performed within a set time.

이러한 시간 지연을 보상하고 듀티 에러를 정정하기 위한 보상하기 위한 회로가 반도체 메모리 장치에서 사용될 수 있다.A circuit for compensating for this time delay and correcting the duty error can be used in a semiconductor memory device.

본 발명이 해결하려는 과제는 동작 성능이 향상된 반도체 메모리 장치를 제공하는 것이다.The problem to be solved by the present invention is to provide a semiconductor memory device with improved operating performance.

본 발명이 해결하려는 과제는 다중 위상 신호의 위상 차를 목표값으로 정확하게 보정할 수 있는 반도체 메모리 장치를 제공하는 것이다.The problem to be solved by the present invention is to provide a semiconductor memory device that can accurately correct the phase difference of a multi-phase signal to a target value.

본 발명이 해결하려는 과제는 내부 클럭의 듀티를 감지하고 클럭 스큐를 보정하는 반도체 메모리 장치 및 시스템을 제공하는 데 있다.The problem to be solved by the present invention is to provide a semiconductor memory device and system that detects the duty of an internal clock and corrects clock skew.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 메모리 컨트롤러로부터 데이터 클럭 신호를 수신하여 차동 입력 신호 쌍을 출력하는 데이터 클럭 버퍼, 제어 코드에 기초하여 상기 차동 입력 신호 쌍의 듀티비(duty ratio)를 조절하여 교정 클럭 신호 쌍을 출력하는 엣지 딜레이 컨트롤러(410), 상기 교정 클럭 신호 쌍에 기초하여 서로 다른 위상을 갖는 4개의 출력 클럭 신호를 생성하는 제1 단위 딜레이 패스 회로, 상기 4개의 출력 클럭 신호 각각의 라이징 엣지에 기초하여 데이터를 직렬로 출력하는 라이징 엣지 멀티플렉서, 상기 교정 클럭 신호 쌍에 기초하여 서로 다른 위상을 갖는 4개의 복제 클럭 신호를 생성하는 제2 단위 딜레이 패스 회로, 상기 복제 클럭 신호에 기초하여 듀티 에러를 검출하고, 검출된 듀티 에러에 상응하는 상기 제어 코드를 출력하는 직교 에러 검출부를 포함한다. A semiconductor memory device according to some embodiments of the present invention for solving the above problems includes a data clock buffer that receives a data clock signal from a memory controller and outputs a differential input signal pair, and a data clock buffer that outputs a differential input signal pair, An edge delay controller 410 that adjusts the duty ratio to output a calibration clock signal pair, and a first unit delay pass circuit that generates four output clock signals with different phases based on the calibration clock signal pair. , a rising edge multiplexer that serially outputs data based on the rising edges of each of the four output clock signals, and a second unit delay pass that generates four duplicate clock signals with different phases based on the calibration clock signal pair. The circuit includes an orthogonal error detection unit that detects a duty error based on the duplicate clock signal and outputs the control code corresponding to the detected duty error.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 시스템은 데이터 클럭 신호를 전송하고, 직렬 데이터 신호를 송수신하는 메모리 컨트롤러 및 서로 다른 위상의 복수의 출력 클럭 신호 각각의 라이징 엣지에 동기되어 메모리 셀 어레이에 저장된 데이터를 상기 직렬 데이터 신호로 출력하는 적어도 하나의 반도체 메모리 장치를 포함하고, 상기 반도체 메모리 장치는 상기 데이터 클럭 신호를 수신하여 2개 위상의 차동 입력 신호 쌍으로 생성하는 클럭 버퍼, 제어 코드에 상응하여 상기 차동 입력 신호 쌍의 듀티 사이클을 조절하여 교정 클럭 신호 쌍으로 출력하는 직교 에러 정정 회로, 상기 교정 클럭 신호 쌍을 상기 복수의 출력 클럭 신호로 생성하는 제1 단위 딜레이 패스 회로 및 상기 교정 클럭 신호 쌍에 기초하여 상기 차동 입력 신호 쌍의 듀티 에러를 검출하고 상기 제어 코드를 생성하는 직교 에러 검출부를 포함한다.A semiconductor memory system according to some embodiments of the present invention to solve the above problems includes a memory controller that transmits a data clock signal, transmits and receives serial data signals, and is synchronized to the rising edge of each of a plurality of output clock signals of different phases. A clock buffer comprising at least one semiconductor memory device that outputs data stored in a memory cell array as the serial data signal, wherein the semiconductor memory device receives the data clock signal and generates a two-phase differential input signal pair; A quadrature error correction circuit that adjusts the duty cycle of the differential input signal pair in accordance with a control code and outputs a pair of calibration clock signals, a first unit delay pass circuit that generates the pair of calibration clock signals as the plurality of output clock signals, and and an orthogonal error detection unit that detects a duty error of the differential input signal pair based on the calibration clock signal pair and generates the control code.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 메모리 컨트롤러로부터 데이터 클럭 신호를 수신하여 차동 입력 신호 쌍을 출력하는 데이터 클럭 버퍼, 제어 코드에 기초하여 상기 차동 입력 신호 쌍의 듀티비(duty ratio)를 조절하여 교정 클럭 신호 쌍을 생성하고, 상기 교정 클럭 신호 쌍에 기초하여 서로 다른 위상을 갖는 4개의 출력 클럭 신호를 생성하는 출력 패스, 상기 4개의 출력 클럭 신호 각각의 라이징 엣지에 기초하여 병렬로 입력되는 데이터를 직렬로 출력하는 라이징 엣지 멀티플렉서 및 상기 교정 클럭 신호 쌍에 기초하여 서로 다른 위상을 갖는 4개의 복제 클럭 신호를 생성하고, 상기 복제 클럭 신호로부터 듀티 에러를 검출하고, 상기 검출된 듀티 에러에 상응하는 상기 제어 코드를 출력하는 피드백 패스를 포함한다. A semiconductor memory device according to some embodiments of the present invention to solve the above problem includes a data clock buffer that receives a data clock signal from a memory controller and outputs a differential input signal pair, and a duty cycle of the differential input signal pair based on a control code. An output path that generates a calibration clock signal pair by adjusting the duty ratio and generates four output clock signals with different phases based on the calibration clock signal pair, and a rising edge of each of the four output clock signals. Based on a rising edge multiplexer that serially outputs data input in parallel, generates four replica clock signals with different phases based on the calibration clock signal pair, and detects a duty error from the replica clock signals, and a feedback pass that outputs the control code corresponding to the detected duty error.

도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3은 몇몇 실시예에 따른 도 2의 데이터 입출력 버퍼(320)를 나타낸다.
도 4는 몇몇 실시 예에 따른 메모리 장치의 시리얼라이징 동작을 설명하는 도면이다.
도 5는 몇몇 실시예에 따른 도 2의 클럭 버퍼, QEC 및 클럭 생성부를 나타낸 블록도이다.
도 6 및 도 7은 도 5의 QEC의 동작을 설명하기 위한 타이밍도이다.
도 8, 도 9 및 도 10은 몇몇 실시예에 따른 도 2의 QEC(400) 및 클럭 생성부(600)를 보다 구체적으로 나타낸 블록도이다.
도 11은 몇몇 실시예에 따른 도 5의 클럭 버퍼, QEC 및 클럭 생성부를 보다 구체적으로 나타낸 블록도이다.
도 12는 몇몇 실시예에 따른 도 5의 클럭 버퍼, QEC 및 클럭 생성부를 보다 구체적으로 나타낸 블록도이다.
도 13는　몇몇 실시예에 따른 적층형 메모리 장치의 블록도이다.
도 14은 도13의 버퍼 다이의 일 실시예를 보여주는 블록도이다.
도 15는 몇몇 실시 예에 따른 반도체 패키지를 보여주는 도면이다.
도 16는 몇몇 실시 예에 따른 반도체 패키지의 구현 예시를 보여주는 도면이다. 1 is a block diagram showing a memory system according to embodiments of the present invention.
FIG. 2 is a block diagram showing the configuration of a semiconductor memory device in the memory system of FIG. 1 according to embodiments of the present invention.
Figure 3 shows the data input/output buffer 320 of Figure 2 according to some embodiments.
FIG. 4 is a diagram illustrating a serializing operation of a memory device according to some embodiments.
FIG. 5 is a block diagram showing a clock buffer, QEC, and clock generation unit of FIG. 2 according to some embodiments.
Figures 6 and 7 are timing diagrams for explaining the operation of QEC in Figure 5.
FIGS. 8, 9, and 10 are block diagrams illustrating the QEC 400 and the clock generator 600 of FIG. 2 in more detail according to some embodiments.
FIG. 11 is a block diagram illustrating in more detail the clock buffer, QEC, and clock generator of FIG. 5 according to some embodiments.
FIG. 12 is a block diagram illustrating in more detail the clock buffer, QEC, and clock generator of FIG. 5 according to some embodiments.
Figure 13 is a block diagram of a stacked memory device according to some embodiments.
FIG. 14 is a block diagram showing one embodiment of the buffer die of FIG. 13.
15 is a diagram showing a semiconductor package according to some embodiments.
Figure 16 is a diagram showing an example of implementing a semiconductor package according to some embodiments.

이하에서, 도 1 내지 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치에 대해서 설명한다.Hereinafter, a semiconductor memory device according to some embodiments of the present invention will be described with reference to FIGS. 1 to 8.

도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.1 is a block diagram showing a memory system according to embodiments of the present invention.

도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함할 수 있다.Referring to FIG. 1 , the memory system 1 may include a memory controller 100 and a semiconductor memory device 200.

메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 1)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나 데이터를 독출한다.The memory controller (Memory Controller) 100 generally controls the operation of the memory system (Memory System) 1 and overall data exchange between an external host and the semiconductor memory device 200. For example, the memory controller 100 controls the semiconductor memory device 200 to write data or read data according to a host's request.

또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다. 실시예에 따라, 반도체 메모리 장치(200)는 휘발성 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), LPDDR4(low power DDR4) SDRAM 또는 LPDDR5 SDRAM일 수 있다. Additionally, the memory controller 100 controls the operation of the semiconductor memory device 200 by applying operation commands to control the semiconductor memory device 200. Depending on the embodiment, the semiconductor memory device 200 may be dynamic random access (DRAM), double data rate 4 (DDR4) synchronous DRAM (SDRAM), low power DDR4 (LPDDR4) SDRAM, or LPDDR5 SDRAM having volatile memory cells. there is.

메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CK, 또는, 커맨드 클럭 신호)와 커맨드(CMD) 및 어드레스(ADDR)를 전송할 수 있다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 데이터 신호(DQ)를 기입하거나 반도체 메모리 장치(200)로부터 데이터 신호(DQ)를 독출할 때, 데이터 클럭 신호(WCK)를 반도체 메모리 장치(200)에 제공할 수 있다. 반도체 메모리 장치(200)는 데이터 신호(DQ)를 메모리 컨트롤러(100)로 전송할 때 스트로브 신호(DQS)를 데이터 신호(DQ)와 함께 메모리 컨트롤러(100)로 제공할 수 있다.The memory controller 100 may transmit a clock signal (CK, or command clock signal), a command (CMD), and an address (ADDR) to the semiconductor memory device 200. When writing a data signal (DQ) to the semiconductor memory device 200 or reading a data signal (DQ) from the semiconductor memory device 200, the memory controller 100 sends a data clock signal (WCK) to the semiconductor memory device 200. ) can be provided. When transmitting the data signal DQ to the memory controller 100, the semiconductor memory device 200 may provide the strobe signal DQS to the memory controller 100 together with the data signal DQ.

반도체 메모리 장치(200)는 데이터 신호(DQ)가 저장되는 메모리 셀 어레이(300), 제어 로직 회로(210), 직교 에러 정정 회로(quadrature error correction circuit, QEC, 400) 및 클럭 생성 회로(CLK Gen, 600)를 포함할 수 있다.The semiconductor memory device 200 includes a memory cell array 300 in which a data signal (DQ) is stored, a control logic circuit 210, a quadrature error correction circuit (QEC, 400), and a clock generation circuit (CLK Gen). , 600).

제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. QEC(400)는 데이터 클럭 신호(WCK)에 기초하여 생성된, 90도의 위상 차이를 가지는 입력 클럭 신호(QEC IN)의 스큐(skew)와 듀티 에러를 동시에 조절하여 90도의 위상 차이를 가지는 교정 클럭 신호(QEC_OUT)를 생성할 수 있다. 클럭 생성 회로(600)는 교정 클럭 신호(QEC_OUT)에 기초하여 출력 클럭 신호와 스트로브 신호(DQS)를 생성할 수 있다.The control logic circuit 210 may control the operation of the semiconductor memory device 200. The QEC (400) simultaneously adjusts the skew and duty error of the input clock signal (QEC IN) with a phase difference of 90 degrees, which is generated based on the data clock signal (WCK), and generates a calibration clock with a phase difference of 90 degrees. A signal (QEC_OUT) can be generated. The clock generation circuit 600 may generate an output clock signal and a strobe signal (DQS) based on the calibration clock signal (QEC_OUT).

도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.FIG. 2 is a block diagram showing the configuration of a semiconductor memory device in the memory system of FIG. 1 according to embodiments of the present invention.

도 2를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레시 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(310), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(390), 클럭 버퍼(225), 데이터 클럭 버퍼(235), QEC(400), 클럭 생성 회로(600) 및 데이터 입출력 버퍼(320)를 포함할 수 있다.Referring to FIG. 2, the semiconductor memory device 200 includes a control logic circuit 210, an address register 220, a bank control logic 230, a refresh counter 245, a row address multiplexer 240, and a column address latch ( 250), row decoder 260, column decoder 270, memory cell array 310, sense amplifier unit 285, input/output gating circuit 290, ECC engine 390, clock buffer 225, data clock It may include a buffer 235, QEC 400, clock generation circuit 600, and data input/output buffer 320.

메모리 셀 어레이(310)는 복수의 뱅크 어레이들(310a~310h)을 포함할 수 있다. 로우 디코더(260)는 뱅크 어레이들(310a~310h)에 각각 연결된 복수의 로우 디코더들(260a~260h)을 포함하고, 칼럼 디코더(270)는 뱅크 어레이들(310a~310h)에 각각 연결된 복수의 칼럼 디코더들(270a~270h)을 포함하며, 센스 앰프부(285)는 뱅크 어레이들(310a~310h)에 각각 연결된 복수의 센스 앰프들(285a~285h)을 포함할 수 있다. The memory cell array 310 may include a plurality of bank arrays 310a to 310h. The row decoder 260 includes a plurality of row decoders (260a to 260h) respectively connected to the bank arrays (310a to 310h), and the column decoder 270 includes a plurality of row decoders (260a to 260h) respectively connected to the bank arrays (310a to 310h). It includes column decoders (270a to 270h), and the sense amplifier unit 285 may include a plurality of sense amplifiers (285a to 285h) each connected to the bank arrays (310a to 310h).

복수의 뱅크 어레이들(310a~310h), 복수의 센스 앰프들(285a~285h), 복수의 칼럼 디코더들(270a~270h) 및 볼수의 로우 디코더들(260a ~2 60h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310a~310h) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.A plurality of bank arrays (310a to 310h), a plurality of sense amplifiers (285a to 285h), a plurality of column decoders (270a to 270h), and row decoders (260a to 260h) are the first to eighth Banks can be configured individually. Each of the first to eighth bank arrays 310a to 310h is located at a plurality of word lines (WL) and a plurality of bit lines (BTL) and at intersections of the word lines (WL) and the bit lines (BTL). It may include a plurality of memory cells (MC) being formed.

어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.The address register 220 may receive an address (ADDR) including a bank address (BANK_ADDR), a row address (ROW_ADDR), and a column address (COL_ADDR) from the memory controller 100. The address register 220 provides the received bank address (BANK_ADDR) to the bank control logic 230, the received row address (ROW_ADDR) to the row address multiplexer 240, and the received column address (COL_ADDR). It can be provided to the column address latch 250.

뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 복수의 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 칼럼 디코더가 활성화될 수 있다. The bank control logic 230 may generate bank control signals in response to the bank address (BANK_ADDR). In response to the bank control signals, the row decoder corresponding to the bank address (BANK_ADDR) among the first to eighth row decoders 260a to 260h is activated, and the bank address among the plurality of column decoders 270a to 270h The column decoder corresponding to (BANK_ADDR) may be activated.

로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 복수의 뱅크 디코더들(260a~260h)에 각각 인가될 수 있다.The row address multiplexer 240 may receive a row address (ROW_ADDR) from the address register 220 and a refresh row address (REF_ADDR) from the refresh counter 245. The row address multiplexer 240 can selectively output a row address (ROW_ADDR) or a refresh row address (REF_ADDR) as a row address (RA). The row address (RA) output from the row address multiplexer 240 may be applied to each of the plurality of bank decoders 260a to 260h.

리프레쉬 카운터(245)는 제어 로직 회로(210)의 제어에 따라 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 증가 또는 감소시킬 수 있다. The refresh counter 245 may sequentially increase or decrease the refresh row address REF_ADDR under the control of the control logic circuit 210.

복수의 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. Among the plurality of bank row decoders 260a to 260h, the row decoder activated by the bank control logic 230 decodes the row address (RA) output from the row address multiplexer 240 and outputs a word line corresponding to the row address. can be activated. For example, the activated row decoder may apply a word line driving voltage to a word line corresponding to a row address.

칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 복수의 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.The column address latch 250 may receive the column address (COL_ADDR) from the address register 220 and temporarily store the received column address (COL_ADDR). Additionally, the column address latch 250 may gradually increase the received column address (COL_ADDR) in burst mode. The column address latch 250 may apply the temporarily stored or gradually increased column address COL_ADDR to each of the plurality of column decoders 270a to 270h.

복수의 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 칼럼 디코더는 상응하는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다. Among the plurality of column decoders (270a to 270h), the column decoder activated by the bank control logic 230 generates a sense amplifier corresponding to the bank address (BANK_ADDR) and the column address (COL_ADDR) through the corresponding input/output gating circuit 290. can be activated.

입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 복수의 뱅크 어레이들(310a~310h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 복수의 뱅크 어레이들(310a~310h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.The input/output gating circuit 290 includes circuits for gating input/output data, input data mask logic, read data latches for storing data output from the plurality of bank arrays 310a to 310h, and a plurality of bank arrays. Write drivers for writing data to fields 310a to 310h may be included.

복수의 뱅크 어레이들(310a~310h) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(390)에 의하여 ECC 디코딩이 수행되어 데이터(DTA)로서 데이터 입출력 버퍼(320)에 제공되고, 데이터 입출력 버퍼(320)는 데이터(DTA)를 출력 클럭 신호(DQS)에 기초하여 데이터 신호(DQS)로 변환하고 스트로브 신호(DQS)와 함께 메모리 컨트롤러(100)로 제공할 수 있다. A codeword (CW) to be read from one of the plurality of bank arrays 310a to 310h may be detected by a sense amplifier corresponding to the one bank array and stored in the read data latches. The codeword (CW) stored in the read data latches is ECC decoded by the ECC engine 390 and provided as data (DTA) to the data input/output buffer 320, and the data input/output buffer 320 is converted to data (DTA). ) can be converted into a data signal (DQS) based on the output clock signal (DQS) and provided to the memory controller 100 together with the strobe signal (DQS).

복수의 뱅크 어레이들(310a~310h) 중 하나의 뱅크 어레이에 기입될 데이터 신호(DQ)는 데이터 입출력 버퍼(320)에 의하여 데이터(DTA)로 변환되어 ECC 엔진(390)에 제공되고, ECC 엔진(390)은 데이터(DTA)에 기초하여 패리티 비트들을 생성하고, 상기 데이터(DTA)와 상기 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 코드워드(CW)를 상기 하나의 뱅크 어레이의 타겟 페이지에 기입할 수 있다. The data signal (DQ) to be written in one of the plurality of bank arrays (310a to 310h) is converted into data (DTA) by the data input/output buffer 320 and provided to the ECC engine 390, and the ECC engine 390 generates parity bits based on data (DTA), provides a codeword (CW) including the data (DTA) and the parity bits to the input/output gating circuit 290, and input/output gating circuit 290 ) can write the codeword (CW) to the target page of the one bank array through the write drivers.

데이터 입출력 버퍼(320)는 기입 동작에서는 데이터 신호(DQ)를 데이터(DTA)로 변환하여 ECC 엔진(390)에 제공하고, 독출 동작에서는 클럭 생성 회로(600)에서 제공되는 출력 클럭 신호(OCLK)에 기초하여 ECC 엔진(390)으로부터 제공되는 데이터(DTA)를 데이터 신호(DQ)로 변환하고, 데이터 신호(DQ)와 스트로브 신호(DQS)를 메모리 컨트롤러(100)에 제공할 수 있다. 즉, 데이터 입출력 버퍼(320)는 독출 동작에서는 출력 클럭 신호(OCLK)에 기초하여 데이터 신호(DQ)를 외부로 출력할 수 있다.The data input/output buffer 320 converts the data signal (DQ) into data (DTA) in a write operation and provides it to the ECC engine 390, and in a read operation, the output clock signal (OCLK) provided from the clock generation circuit 600. Based on this, the data DTA provided from the ECC engine 390 may be converted into a data signal DQ, and the data signal DQ and the strobe signal DQS may be provided to the memory controller 100. That is, the data input/output buffer 320 may output the data signal DQ to the outside based on the output clock signal OCLK during a read operation.

ECC 엔진(390)은 제어 로직 회로(210)로부터의 제1 제어 신호(CTL1)에 기초하여 데이터 신호(DQ)에 대한 ECC 인코딩과 ECC 디코딩을 수행할 수 있다. The ECC engine 390 may perform ECC encoding and ECC decoding on the data signal DQ based on the first control signal CTL1 from the control logic circuit 210.

클럭 버퍼(225)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)를 버퍼링하여 내부 클럭 신호(ICK)를 생성하고, 내부 클럭 신호(ICK)는 커맨드(CMD)와 어드레스(ADDR)를 처리하는 구성 요소들에 제공할 수 있다.The clock buffer 225 receives the clock signal (CK), buffers the clock signal (CK) to generate an internal clock signal (ICK), and the internal clock signal (ICK) generates a command (CMD) and an address (ADDR). It can be provided to processing components.

데이터 클럭 버퍼(235)는 차동 클럭 신호 쌍(WCK_t, WCK_t)을 포함하는 데이터 클럭 신호(WCK)를 수신하고, 데이터 클럭 신호(WCK)를 기초로 90도의 위상 차이를 가지는 제1 클럭 신호(CLKI, 동위상 클럭 신호) 및 제2 클럭 신호(CLKQ, 직교 위상 클럭 신호)를 생성하고, 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ)를 QEC(400)에 제공할 수 있다. The data clock buffer 235 receives a data clock signal (WCK) including a differential clock signal pair (WCK_t, WCK_t), and receives a first clock signal (CLKI) having a phase difference of 90 degrees based on the data clock signal (WCK). , an in-phase clock signal) and a second clock signal (CLKQ, a quadrature clock signal) may be generated, and the first clock signal (CLKI) and the second clock signal (CLKQ) may be provided to the QEC 400.

QEC(400)는 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ) 사이의 스큐와 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ)의 듀티 에러를 정정하여 90도의 위상 차이를 가지는 교정 클럭 신호(CCLKI, CCLKQ)를 생성하고, 클럭 생성 회로(600)에 제공할 수 있다. The QEC 400 corrects the skew between the first clock signal (CLKI) and the second clock signal (CLKQ) and the duty error of the first clock signal (CLKI) and the second clock signal (CLKQ) to create a phase difference of 90 degrees. The branches can generate calibration clock signals (CCLKI, CCLKQ) and provide them to the clock generation circuit 600.

클럭 생성 회로(600)는 교정 클럭 신호(CCLKI, CCLKQ)에 기초하여 출력 클럭 신호(OCLK)와 스트로브 신호(DQS)를 생성하고, 출력 클럭 신호(OCLK)와 스트로브 신호(DQS)를 데이터 입출력 버퍼(320)에 제공할 수 있다. 출력 클럭 신호는 서로 다른 위상을 가지는 복수의 클럭 신호 일 수 있다. 구체적으로 도 4 이후에서 설명한다. The clock generation circuit 600 generates an output clock signal (OCLK) and a strobe signal (DQS) based on the calibration clock signals (CCLKI, CCLKQ), and outputs the output clock signal (OCLK) and the strobe signal (DQS) to the data input/output buffer. It can be provided at (320). The output clock signal may be a plurality of clock signals having different phases. This will be described in detail later in Figure 4.

제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. The control logic circuit 210 may control the operation of the semiconductor memory device 200. For example, the control logic circuit 210 may generate control signals so that the semiconductor memory device 200 performs a write operation or a read operation. The control logic circuit 210 may include a command decoder 211 for decoding the command (CMD) received from the memory controller 100 and a mode register 212 for setting the operation mode of the semiconductor memory device 200. You can.

예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 ECC 엔진(390)을 제어하는 제1 제어 신호(CTL1), QEC(400)를 제어하는 제2 제어 신호(CTL2) 및 클럭 생성 회로(600)를 제어하는 제3 제어 신호(CTL3)를 생성할 수 있다. For example, the command decoder 211 may generate the control signals corresponding to the command (CMD) by decoding a write enable signal, a row address strobe signal, a column address strobe signal, and a chip select signal. In particular, the control logic circuit 210 decodes the command (CMD) to control the ECC engine 390, a first control signal (CTL1), a second control signal (CTL2) to control the QEC 400, and a clock generation circuit ( A third control signal (CTL3) that controls 600) may be generated.

도 3은 몇몇 실시예에 따른 도 2의 데이터 입출력 버퍼(320)를 나타낸다.Figure 3 shows the data input/output buffer 320 of Figure 2 according to some embodiments.

도 3을 참조하면, 데이터 입출력 버퍼(320)는 데이터 입력 회로(330) 및 데이터 출력 회로(340)를 포함할 수 있다. 데이터 출력 회로(340)는 라이징 엣지 멀티플렉서(R_Edge MUX, 350), 출력 드라이버(360) 및 스트로브 드라이버(DQS driver, 370)를 포함할 수 있다.Referring to FIG. 3, the data input/output buffer 320 may include a data input circuit 330 and a data output circuit 340. The data output circuit 340 may include a rising edge multiplexer (R_Edge MUX, 350), an output driver 360, and a strobe driver (DQS driver, 370).

데이터 입력 회로(330)는 메모리 컨트롤러(30)부터 데이터 신호(DQ)를 수신하고, 데이터 신호(DQ)를 데이터(DTA)로 변환하고, 데이터(DTA)를 ECC 엔진(390)에 제공할 수 있다. 데이터 출력 회로(340)는 ECC 엔진(390)으로부터의 데이터(DTA)를 데이터 신호(DQ)로 변환하고 데이터 신호(DQ)를 도 1의 메모리 컨트롤러(100)에 전송할 수 있다.The data input circuit 330 may receive a data signal (DQ) from the memory controller 30, convert the data signal (DQ) into data (DTA), and provide the data (DTA) to the ECC engine 390. there is. The data output circuit 340 may convert data DTA from the ECC engine 390 into a data signal DQ and transmit the data signal DQ to the memory controller 100 of FIG. 1 .

라이징엣지 멀티플렉서(350)는 데이터(DTA)와 출력 클럭 신호(OCLK)를 수신하고, 데이터(DTA)와 출력 클럭 신호(OCLK)에 기초하여 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 생성하고, 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 출력 드라이버(360)에 제공할 수 있다. 라이징엣지 멀티플렉서(350)는 출력 클럭 신호(OCLK)에 기초하여 데이터(DTA)를 샘플링하여 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 생성할 수 있다. 출력 클럭 신호(OCLK)는 서로 다른 위상을 가지는 4개의 출력 클럭 신호를 포함할 수 있다. The rising edge multiplexer 350 receives data (DTA) and an output clock signal (OCLK), and generates a pull-up driving signal (PUDS) and a pull-down driving signal (PDDS) based on the data (DTA) and the output clock signal (OCLK). A pull-up driving signal (PUDS) and a pull-down driving signal (PDDS) can be generated and provided to the output driver 360. The rising edge multiplexer 350 may generate a pull-up driving signal (PUDS) and a pull-down driving signal (PDDS) by sampling the data (DTA) based on the output clock signal (OCLK). The output clock signal OCLK may include four output clock signals having different phases.

도 4는 몇몇 실시 예에 따른 메모리 장치의 시리얼라이징 동작을 설명하는 도면이다.FIG. 4 is a diagram illustrating a serializing operation of a memory device according to some embodiments.

도 3 및 도 4를 참조하면, 라이징엣지 멀티플렉서(350)는 클럭 신호(CK1 내지 CK4)에 응답하여 병렬로 입력되는 데이터 신호(도 3의 DTA, 즉, D1, D2, D3, D4)를 하나의 데이터 신호(D_TX)로 시리얼라이징하여 출력할 수 있다. 구체적으로, 도 4를 참조하면, 라이징엣지 멀티플렉서(350)는 클럭 신호(CK1)에 응답하여 데이터 신호(D1)를 출력할 수 있고, 클럭 신호(CK2)에 응답하여 데이터 신호(D2)를 출력할 수 있고, 클럭 신호(CK3)에 응답하여 데이터 신호(D3)를 출력할 수 있고, 클럭 신호(CK4)에 응답하여 데이터 신호(D4)를 출력할 수 있다. 직렬의 데이터 신호(D_TX)는 클럭 신호(CK1, CK2, CK3, CK)의 라이징 엣지에 응답하여 출력될 수 있다. 실시예는 이에 제한되지 않으며, 라이징엣지 멀티플렉서(350)는 N개의 병렬 신호를 하나의 직렬 신호(D_TX)로 변환할 수 있다.Referring to FIGS. 3 and 4, the rising edge multiplexer 350 receives one data signal (DTA in FIG. 3, that is, D1, D2, D3, and D4) that is input in parallel in response to the clock signals CK1 to CK4. It can be serialized and output as a data signal (D_TX). Specifically, referring to FIG. 4, the rising edge multiplexer 350 may output the data signal D1 in response to the clock signal CK1 and output the data signal D2 in response to the clock signal CK2. The data signal D3 can be output in response to the clock signal CK3, and the data signal D4 can be output in response to the clock signal CK4. The serial data signal (D_TX) may be output in response to the rising edge of the clock signals (CK1, CK2, CK3, CK). The embodiment is not limited to this, and the rising edge multiplexer 350 can convert N parallel signals into one serial signal (D_TX).

도 5는 몇몇 실시예에 따른 도 2의 클럭 버퍼, QEC 및 클럭 생성부를 나타낸 블록도이다. 도 6 및 도 7은 도 5의 QEC의 동작을 설명하기 위한 타이밍도이다.FIG. 5 is a block diagram showing a clock buffer, QEC, and clock generation unit of FIG. 2 according to some embodiments. Figures 6 and 7 are timing diagrams for explaining the operation of QEC in Figure 5.

도 5, 도 6 및 도 7을 참고하면, 클럭 버퍼(235)는 서로 반대 위상(예, 180도)을 갖는 차동 클럭 신호 쌍(CK_T, CK_C)을 수신하고, 차동 클럭 신호 쌍을 4개의 다른 위상을 갖는 클럭 신호(예를 들어 90도씩 위상차가 나는 클럭신호)로 분주하여 출력한다. 일 예로 도 5의 클럭 버퍼(235)는 도 2의 데이터 클럭 버퍼(235)일 수 있다.Referring to FIGS. 5, 6, and 7, the clock buffer 235 receives differential clock signal pairs (CK_T, CK_C) having opposite phases (e.g., 180 degrees), and divides the differential clock signal pairs into four different It is divided into clock signals with a phase (for example, a clock signal with a phase difference of 90 degrees) and output. For example, the clock buffer 235 of FIG. 5 may be the data clock buffer 235 of FIG. 2.

리피터(237)는 4개의 분주된 클럭 신호를 차동 입력 신호 쌍(QEC_IN)으로 생성할 수 있다. 차동 입력 신호 쌍(QEC_IN)은 도 6의 ①과 같이 클럭 신호(CLKI, 동위상 클럭 신호) 및 클럭 신호(CLKQ, 직교 위상 클럭 신호)를 포함하고, 차동 입력 신호 쌍(QEC_IN)은 QEC(400)에 제공될 수 있다. 이때 내부에서 생성된 클럭 신호(CLK I) 또는 클럭 신호(CLK Q)는 듀티 비가 50%가 아닐 수 있다. 예를 들어, 내부에서 생성된 클럭 신호(CLK I) 또는 클럭 신호(CLK Q)는 40% 내지 60%의 듀티 비를 가질 수 있다. 몇몇 실시예에 따라 리피터(237)는 적어도 하나의 버퍼를 포함할 수 있다. The repeater 237 can generate four divided clock signals as a differential input signal pair (QEC_IN). The differential input signal pair (QEC_IN) includes a clock signal (CLKI, in-phase clock signal) and a clock signal (CLKQ, quadrature clock signal) as shown in ① in FIG. 6, and the differential input signal pair (QEC_IN) includes QEC (400 ) can be provided. At this time, the duty ratio of the internally generated clock signal (CLK I) or clock signal (CLK Q) may not be 50%. For example, the internally generated clock signal CLK I or CLK Q may have a duty ratio of 40% to 60%. According to some embodiments, the repeater 237 may include at least one buffer.

직교 에러 정정 회로(QEC, 400)는 엣지 딜레이 컨트롤러(Edge Delay Controller, 410), tSAC 매칭 지연 라인 회로(TSAC Matching Delay Line circuit; TSAC MDL, 430), 2개의 UDP(440, 450) 및 직교 에러 검출부(QEC Detector, 500)를 포함할 수 있다.The quadrature error correction circuit (QEC, 400) includes an edge delay controller (Edge Delay Controller, 410), a tSAC Matching Delay Line circuit (TSAC MDL, 430), two UDPs (440, 450), and a quadrature error correction circuit (QEC, 400). It may include a detection unit (QEC Detector, 500).

엣지 딜레이 컨트롤러(410)는 QEC 검출부(500)에서 출력된 제어 코드에 따라 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ)의 듀티 에러를 정정하여 듀티 사이클이 조정된 교정 클럭 신호 쌍(QEC_OUT)을 생성한다. 예를 들어 엣지 딜레이 컨트롤러(410)는 40% 듀티 비의 차동 입력 신호(QEC_IN)를 수신하더라도, 제어 코드에 따라 교정 클럭 신호는 도 6의 ②와 같이 기설정된 듀티 비를 가질 수 있다. 예를 들어 기설정된 듀티 비는 UDP(450)에서의 딜레이(delay) α 가 반영된 값 (50+α)%일 수 있다. 딜레이 α 는 메모리 장치의 프로세싱 동작, 동작 전압 또는 동작 온도 등의 상태에 따라 변하는 값일 수 있다. 교정 클럭 신호 쌍(QEC_OUT)는 단위 딜레이 패스(Unit Delay Path; UDP,440)로 출력할 수 있다. The edge delay controller 410 corrects the duty error of the first clock signal (CLKI) and the second clock signal (CLKQ) according to the control code output from the QEC detector 500 to create a pair of calibration clock signals with adjusted duty cycles ( QEC_OUT). For example, even if the edge delay controller 410 receives a differential input signal (QEC_IN) with a 40% duty ratio, the correction clock signal may have a preset duty ratio as shown in ② of FIG. 6 according to the control code. For example, the preset duty ratio may be (50+α)%, a value that reflects the delay α in UDP 450. Delay α may be a value that changes depending on the state of the memory device, such as processing operation, operating voltage, or operating temperature. The calibration clock signal pair (QEC_OUT) can be output as a unit delay path (UDP, 440).

제1 UDP(440)는 교정 클럭 신호 쌍(QEC_OUT)를 기설정된 단위 클럭으로 지연하여 드라이버(360)로 출력한다. 예를 들어 제1 교정 클럭 신호(QEC_OUTI)는 짝수 개(예를 들어, 2개)의 단위 인버터를 통하여 동위상 클럭 신호로 지연되고, 제2 교정 클럭 신호(QEC_OUT2)는 홀수 개(예를 들어 1개)의 단위 인버터를 통하여 직교 위상 클럭 신호로 지연될 수 있다. The first UDP 440 delays the calibration clock signal pair (QEC_OUT) to a preset unit clock and outputs it to the driver 360. For example, the first calibration clock signal (QEC_OUTI) is delayed as an in-phase clock signal through an even number (e.g., two) unit inverters, and the second calibration clock signal (QEC_OUT2) is delayed through an odd number (e.g., two) unit inverters. It can be delayed into a quadrature clock signal through one unit inverter.

tSAC MDL(430)은 교정 클럭 신호 쌍(QEC_OUT)를 기설정된 시간 tSAC만큼 지연하여 출력한다. tSAC은 차동 클럭 신호 쌍(CK_T, CK_C)가 클럭 버퍼(235)에 입력된 후 출력 버퍼를 통해 데이터가 출력되는데 걸리는 시간이다. tSAC MDL(430)는 교정 클럭 신호 쌍(QEC_OUT)을 제1 UDP(440)와 제2 UDP(450)으로 지연 클럭 신호 쌍(TSAC_OUT)을 출력한다. 예를 들어 지연 클럭 신호 쌍(TSAC_OUT I, TSAC_OUT Q)는 도 6의 ③과 같이 53%의 일정한 듀티비를 유지할 수 있다. The tSAC MDL 430 delays the calibration clock signal pair (QEC_OUT) by a preset time tSAC and outputs it. tSAC is the time it takes for data to be output through the output buffer after the differential clock signal pair (CK_T, CK_C) is input to the clock buffer 235. The tSAC MDL 430 outputs a calibration clock signal pair QEC_OUT and a delayed clock signal pair TSAC_OUT to the first UDP 440 and the second UDP 450. For example, the delay clock signal pair (TSAC_OUT I, TSAC_OUT Q) can maintain a constant duty ratio of 53% as shown in ③ of FIG. 6.

제1 UDP(440)는 출력 패스에 연결되고, 지연 클럭 신호 쌍(TSAC_OUT)을 수신하여, 4개의 다른위상을 가진 출력 클럭 신호(OCLK)를 생성할 수 있다. 예를 들어 제1 지연 클럭 신호(TSAC_OUT I)에 기초하여 제1 출력 클럭 신호 쌍(CLK I, CLK IB)을 생성하고, 제2 지연 클럭 신호(TSAC_OUT Q)에 기초하여 제2 출력 클럭 신호 쌍(CLK Q, CLK QB)을 생성할 수 있다. The first UDP 440 is connected to the output path, receives a delayed clock signal pair (TSAC_OUT), and can generate output clock signals (OCLK) with four different phases. For example, a first output clock signal pair (CLK I, CLK IB) is generated based on the first delayed clock signal (TSAC_OUT I), and a second output clock signal pair is generated based on the second delayed clock signal (TSAC_OUT Q). (CLK Q, CLK QB) can be created.

제2 UDP(450)는 피드백 패스에 연결되고, 지연 클럭 신호 쌍(TSAC_OUT)을 수신하여, 4개의 다른위상을 가진 출력 클럭 신호(OCLK)를 생성할 수 있다. 예를 들어 제1 지연 클럭 신호(TSAC_OUT I)에 기초하여 제1 출력 클럭 신호 쌍(CLK I, CLK IB)을 생성하고, 제2 지연 클럭 신호(TSAC_OUT Q)에 기초하여 제2 출력 클럭 신호 쌍(CLK Q, CLK QB)을 생성할 수 있다.The second UDP 450 is connected to a feedback path, receives a delayed clock signal pair (TSAC_OUT), and can generate output clock signals (OCLK) with four different phases. For example, a first output clock signal pair (CLK I, CLK IB) is generated based on the first delayed clock signal (TSAC_OUT I), and a second output clock signal pair is generated based on the second delayed clock signal (TSAC_OUT Q). (CLK Q, CLK QB) can be created.

즉 제1 UDP(440)와 제2 UDP(450)는 동일한 회로로써 지연 클럭 신호 쌍(TSAC_OUT)에서 4개의 출력 클럭 신호(OCLK, OCLK')를 생성하는 것은 동일하다. 예를 들어 제1 UDP(440) 및 제2 UDP(450)는 도 7에 도시된 바와 같이 90도 위상차이가 나는 4개의 출력 클럭 신호(OCLK, OCLK')를 생성할 수 있다. 이때 4개 출력 클럭 신호의 라이징 엣지 간 시간차는 거의 동일할 수 있다. 예를 들어 CLK 0의 라이징 엣지(t1시점), CLK 90의 라이징 엣지(t2 시점)의 시간차 Δt1(=t2-t1), CLK 90의 라이징 엣지(t2시점), CLK 180의 라이징 엣지(t3 시점)의 시간차 Δt2(=t3-t2), CLK 180의 라이징 엣지(t3시점), CLK 270의 라이징 엣지(t4 시점)의 시간차 Δt3(=t4-t3), CLK 270의 라이징 엣지(t4시점), CLK 0의 다음 라이징 엣지(t5 시점)의 시간차 Δt4(=t5-t4)는 거의 동일해지도록 조정될 수 있다(Δt1

Δt2

Δt3

Δt4).That is, the first UDP 440 and the second UDP 450 are the same circuit and generate the four output clock signals OCLK and OCLK' from the delayed clock signal pair TSAC_OUT. For example, the first UDP 440 and the second UDP 450 may generate four output clock signals (OCLK, OCLK') with a 90-degree phase difference as shown in FIG. 7. At this time, the time difference between the rising edges of the four output clock signals may be almost the same. For example, the time difference Δt1 (=t2-t1) between the rising edge of CLK 0 (at time t1), the rising edge of CLK 90 (at time t2), the rising edge of CLK 90 (at time t2), and the rising edge of CLK 180 (at time t3). ), the time difference Δt2 (=t3-t2), the rising edge of CLK 180 (at time t3), the time difference Δt3 (=t4-t3) between the rising edge of CLK 270 (at time t4), the rising edge of CLK 270 (at time t4), The time difference Δt4 (=t5-t4) of the next rising edge of CLK 0 (at time t5) can be adjusted to be almost the same (Δt1

Δt2

Δt3

Δt4).

만약 도 7에 도시된 예와 달리 제1 UDP(440)에서 4개의 출력 클럭 신호를 생성하다가 듀티 사이클이 틀어지는 스큐가 발생하더라도, 동일한 회로인 제2 UDP(450)를 이용하여, 듀티 에러를 정정할 수 있다.Unlike the example shown in FIG. 7, even if skew occurs while generating four output clock signals in the first UDP 440, the duty error is corrected using the second UDP 450, which is the same circuit. can do.

몇몇 실시예에 따라 QEC(400)는 피드백 패스에서 제2 UDP(450)를 통해 출력 패스와 동일한 복제 클럭 신호(OCLK')를 생성하여, 제1 UDP(440)의 동작 중 발생할 수 있는 듀티 에러 또는 스큐를 QEC 검출부(500)에서 검출하고, 이에 따른 제어 코드를 엣지 딜레이 컨트롤러(410)로 전송한다. 엣지 딜레이 컨트롤러(410)는 QEC 검출부(500)에서 수신하는 제어 코드에 기초하여 교정 클럭 신호 쌍(QEC_OUT)에 선 반영할 수 있다. 즉 엣지 딜레이 컨트롤러(410)는 현재 제어 코드에 상응하여, 교정 클럭 신호 쌍(QEC_OUT)의 듀티 비율을 조절할 수 있다. According to some embodiments, the QEC 400 generates a duplicate clock signal (OCLK') identical to the output pass through the second UDP 450 in the feedback pass, thereby reducing the duty error that may occur during the operation of the first UDP 440. Alternatively, the skew is detected by the QEC detector 500, and the corresponding control code is transmitted to the edge delay controller 410. The edge delay controller 410 may reflect the control code received from the QEC detector 500 in the correction clock signal pair (QEC_OUT). That is, the edge delay controller 410 can adjust the duty ratio of the calibration clock signal pair (QEC_OUT) in accordance with the current control code.

즉, QEC 검출부(500)는 복제 클럭 신호(OCLK') 각각의 라이징 엣지를 검출하고, 복제 클럭 신호의 라이징 엣지가 서로 인접한 2개 복제 클럭 신호 간 시간차(라이징 엣지의 시간차, 예를 들어 도 7의 Δt)가 균일하도록 하는 제어 코드를 생성한다.That is, the QEC detector 500 detects the rising edge of each replica clock signal OCLK', and determines the time difference between two replica clock signals where the rising edge of the replica clock signal is adjacent to each other (the time difference of the rising edges, for example, Figure 7 Generate a control code that ensures that Δt) is uniform.

QEC 검출부(500)는 제2 UDP(450)에서 생성된 4개 출력 클럭 신호(OCLK, 즉 I, IB, Q, QB)의 라이징 엣지 간 시간차로부터 스큐 정보를 산출하고 산출된 스큐 정보에 상응하는 제어 코드를 출력할 수 있다. 예를 들어 출력 클럭신호 CLK I와 출력 클럭신호 CLK Q 간 스큐 정보를 산출하고, 출력 클럭신호 CLK Q와 CLK IB 간 스큐 정보를 산출하고, 출력 클럭신호 CLK IB와 출력 클럭신호 QB 간 스큐 정보를 산출하고, 출력 클럭신호 CLK QB와 다음 출력 클럭신호 I 간 스큐 정보를 산출할 수 있다.The QEC detector 500 calculates skew information from the time difference between the rising edges of the four output clock signals (OCLK, i.e., I, IB, Q, QB) generated by the second UDP 450, and generates skew information corresponding to the calculated skew information. Control codes can be output. For example, skew information is calculated between the output clock signal CLK I and the output clock signal CLK Q, skew information is calculated between the output clock signal CLK Q and CLK IB, and skew information is calculated between the output clock signal CLK IB and the output clock signal QB. and skew information between the output clock signal CLK QB and the next output clock signal I can be calculated.

라이징 엣지 멀티플렉서(350) 및 드라이버(360)는 제1 UDP(440)에서 생성된 4개 출력 클럭 신호(OCLK)에 따라 데이터를 직렬로 출력한다. 몇몇 실시예에 따라 라이징 엣지 멀티플렉서(350)는 4개 출력 클럭 신호의 라이징 엣지만을 이용하여 데이터를 직렬로 출력한다.The rising edge multiplexer 350 and driver 360 output data serially according to the four output clock signals (OCLK) generated by the first UDP (440). According to some embodiments, the rising edge multiplexer 350 outputs data serially using only the rising edges of the four output clock signals.

도 8, 도 9 및 도 9는 몇몇 실시예에 따른 도 2의 QEC(400) 및 클럭 생성회로(600)를 보다 구체적으로 나타낸 블록도이다. FIGS. 8, 9, and 9 are block diagrams illustrating the QEC 400 and clock generation circuit 600 of FIG. 2 in more detail according to some embodiments.

도 8을 참조하면, 엣지 딜레이 컨트롤러(410)는 QEC 검출부(500)로부터 제어코드를 수신하고, 90도의 위상 차이를 가지는 클럭 신호(CLK I, 동위상 클럭 신호) 및 클럭 신호(CLK Q, 직교 위상 클럭 신호)를 포함한 차동 입력 신호 쌍(QEC_IN)을 수신한다. Referring to FIG. 8, the edge delay controller 410 receives a control code from the QEC detector 500, and generates a clock signal (CLK I, in-phase clock signal) and a clock signal (CLK Q, quadrature) with a phase difference of 90 degrees. Receives a differential input signal pair (QEC_IN) including a phase clock signal).

엣지 딜레이 컨트롤러(410)는 제어코드에 기초하여 클럭 신호(CLK I)와 클럭 신호(CLK Q) 간 듀티 사이클을 조절하여 교정 클럭 신호 쌍(QEC_OUT)을 출력한다. 예를 들어 교정 클럭 신호 쌍(QEC_OUT)은 클럭 신호(CLK I)와 듀티 사이클이 조정된 클럭 신호(CLK Q)를 포함할 수 있다. 또는 예를 들어 교정 클럭 신호 쌍(QEC_OUT)은 듀티 사이클이 조정된 클럭 신호(CLK I)와 클럭 신호(CLK Q)를 포함할 수 있다. 또는 예를 들어 교정 클럭 신호 쌍(QEC_OUT)은 듀티 사이클이 조정된 클럭 신호(CLK I)와 듀티 사이클이 조정된 클럭 신호(CLK Q)를 포함할 수 있다. 이에 따라 교정 클럭 신호 쌍(QEC_OUT)에 포함된 클럭 신호(CLK I')와 클럭신호(CLK Q')는 위상차가 90도가 아닐 수 있다. 예를 들어 클럭 신호(CLK I')와 클럭신호(CLK Q')는 90도보다 큰 위상차를 가질 수도 있고 90도보다 작은 위상차를 가질 수도 있다.The edge delay controller 410 adjusts the duty cycle between the clock signal CLK I and the clock signal CLK Q based on the control code and outputs a calibration clock signal pair QEC_OUT. For example, the calibrated clock signal pair (QEC_OUT) may include a clock signal (CLK I) and a clock signal (CLK Q) with an adjusted duty cycle. Or, for example, the calibrated clock signal pair (QEC_OUT) may include a clock signal (CLK I) and a clock signal (CLK Q) whose duty cycle is adjusted. Or, for example, the calibration clock signal pair (QEC_OUT) may include a clock signal with an adjusted duty cycle (CLK I) and a clock signal with an adjusted duty cycle (CLK Q). Accordingly, the phase difference between the clock signal CLK I' and the clock signal CLK Q' included in the calibration clock signal pair QEC_OUT may not be 90 degrees. For example, the clock signal CLK I' and the clock signal CLK Q' may have a phase difference greater than 90 degrees or a phase difference less than 90 degrees.

tSAC MDL(430)는 교정 클럭 신호 쌍(QEC_OUT)을 기설정된 시간 tSAC만큼 지연하여 출력한다. The tSAC MDL 430 delays the calibration clock signal pair (QEC_OUT) by a preset time tSAC and outputs it.

제1 UDP(440)는 복수의 단위 인버터를 포함하여, 지연 클럭 신호 쌍(TSAC_OUT)을 4개의 위상을 가진 출력 클럭 신호(OCLK)으로 출력할 수 있다. 출력클럭신호(OCLK)는 출력 버퍼(320)의 라이징 엣지 멀티플렉서(350)로 제공된다. 출력 클럭신호(OCLK)는 출력클럭신호(CLK I), 출력클럭신호(CLK Q), 출력클럭신호(CLK IB), 출력클럭신호(CLK QB)를 포함한다.The first UDP 440 includes a plurality of unit inverters and can output a delayed clock signal pair (TSAC_OUT) as an output clock signal (OCLK) with four phases. The output clock signal (OCLK) is provided to the rising edge multiplexer 350 of the output buffer 320. The output clock signal (OCLK) includes an output clock signal (CLK I), an output clock signal (CLK Q), an output clock signal (CLK IB), and an output clock signal (CLK QB).

예를 들어, 도 9를 참조하면, 지연 클럭 신호(CK I")는 2개의 인버터를 거쳐 출력 클럭 신호(CLK I)로 출력하고, 지연 클럭 신호(CK I")를 1개의 인버터를 거쳐 출력 클럭 신호(CLK IB)로 출력하고, 지연 클럭 신호(CK Q")를 2개의 인버터를 거쳐 출력 클럭신호(CLK Q)로 출력하고, 지연 클럭 신호(CK Q")를 1개의 인버터를 거쳐 출력 클럭신호(CLK QB)로 출력할 수 있다.For example, referring to Figure 9, the delayed clock signal (CK I") is output as an output clock signal (CLK I) through two inverters, and the delayed clock signal (CK I") is output through one inverter. Output as a clock signal (CLK IB), output the delayed clock signal (CK Q") as an output clock signal (CLK Q) through two inverters, and output the delayed clock signal (CK Q") through one inverter. It can be output as a clock signal (CLK QB).

라이징 엣지 멀티플렉서(350)는 도 4에서 설명한 바와 같이, 4개의 출력 클럭신호(OCLK)에 따라 병렬로 입력되는 데이터들을 시리얼라이징 하여 직렬로 출력할 수 있다. 라이징 엣지 멀티플렉서(350)는 출력클럭신호(CLK I), 출력클럭신호(CLK Q), 출력클럭신호(CLK IB), 출력클럭신호(CLK QB) 각각의 라이징 엣지에 동기화되어 데이터(OUT)를 출력한다.As described in FIG. 4, the rising edge multiplexer 350 can serialize data input in parallel according to four output clock signals (OCLK) and output them serially. The rising edge multiplexer 350 is synchronized to the rising edges of each of the output clock signal (CLK I), output clock signal (CLK Q), output clock signal (CLK IB), and output clock signal (CLK QB) to output data (OUT). Print out.

제2 UDP(450)는 제1 UDP(440)와 동일하게 구현될 수 있다. 제2 UDP(450)는 tSAC MDL(430)와 엣지 딜레이 컨트롤러(410) 사이의 피드백 패스에 연결될 수 있다. 제2 UDP(450)는 지연 클럭 신호 쌍(TSAC_OUT)을 4개의 위상을 가진 복제 클럭 신호(OCLK")으로 생성하여 디지털 위상 검출부(500)로 출력할 수 있다.The second UDP 450 may be implemented in the same way as the first UDP 440. The second UDP 450 may be connected to a feedback path between the tSAC MDL 430 and the edge delay controller 410. The second UDP 450 may generate a delayed clock signal pair (TSAC_OUT) as a duplicate clock signal (OCLK") with four phases and output it to the digital phase detector 500.

도 10을 참고하면, 도 5의 QEC 검출부(500)는 일 실시예에 따라 디지털 위상 검출부(Digital Phase Detector)로 구현될 수 있다. 몇몇 실시예에 따른 디지털 위상 검출부(500)는 4:2 멀티플렉서(510), tQuad모듈(520), 뱅뱅 위상 검출기(Bang Bang Phase Detector, BBPD; 530) 및 필터(540)를 포함할 수 있다.Referring to FIG. 10, the QEC detector 500 of FIG. 5 may be implemented as a digital phase detector according to one embodiment. The digital phase detector 500 according to some embodiments may include a 4:2 multiplexer 510, a tQuad module 520, a Bang Bang Phase Detector (BBPD) 530, and a filter 540.

4:2 멀티플렉서(510)는 제어신호(Control)에 따라 제2 UDP(450)에서 수신되는 4개의 클럭 신호 중 2개를 선택적으로 출력할 수 있다. 제어신호(control)은 4개의 클럭 신호(CK I, CK Q, CK IB, CK QB) 중 인접한 2개의 클럭신호를 출력하도록 제어한다. 예를 들어 4:2 멀티플렉서(510)는 제어신호(Control)에 따라 클럭신호 CK I와 클럭신호 CK Q를 선택하여 출력하거나, 또는 클럭신호 CK Q와 클럭신호 CK IB를 선택하여 출력하거나, 또는 클럭신호 CK IB와 클럭신호 CK QB를 선택하여 출력하거나, 또는 클럭신호 CK QB와 클럭신호 CK I를 선택하여 출력할 수 있다.The 4:2 multiplexer 510 can selectively output two of the four clock signals received from the second UDP 450 according to the control signal (Control). The control signal (control) controls output of two adjacent clock signals among the four clock signals (CK I, CK Q, CK IB, CK QB). For example, the 4:2 multiplexer 510 selects and outputs the clock signal CK I and the clock signal CK Q according to the control signal (Control), or selects and outputs the clock signal CK Q and the clock signal CK IB, or The clock signal CK IB and the clock signal CK QB can be selected and output, or the clock signal CK QB and the clock signal CK I can be selected and output.

tQuad 모듈(520)는 4:2 멀티플렉서(510)에서 출력된 2개의 출력 클럭 신호 중 하나를 기정의된 시간 tQuad만큼 지연하여 출력한다. 몇몇 실시예에 따라 tQuad 모듈(520)은 입력 신호를 90도 위상 시프트에 상응하는 기설정된 시간 tQuad만큼 지연하여 출력하는 회로로서 적어도 하나 이상의 버퍼를 포함할 수 있다. 예를 들어 4:2 멀티플렉서(510)에서 제1 출력 클럭 신호(CLK I)가 t1 시점에 출력되는 경우, 제2 출력 클럭 신호(CLK Q)는 tQuad 모듈(520)를 통해 t1+tQuad 시점에 출력될 수 있다. The tQuad module 520 delays one of the two output clock signals output from the 4:2 multiplexer 510 by a predefined time tQuad and outputs it. According to some embodiments, the tQuad module 520 is a circuit that delays the input signal by a preset time tQuad corresponding to a 90-degree phase shift and outputs it, and may include at least one buffer. For example, when the first output clock signal (CLK I) is output from the 4:2 multiplexer 510 at time t1, the second output clock signal (CLK Q) is output through the tQuad module 520 at time t1+tQuad. can be printed.

BBPD(530)는 2개의 클럭 신호의 엣지를 검출하고 제1 클럭 신호와 제2 클럭 신호의 엣지의 위치를 비교하여, 제2 클럭 신호가 제1 클럭 신호에 비해 앞서는지 뒤쳐지는지 결정한다. 예를 들어 BBPD(530)는 4:2 멀티플렉서(510)에서 선택출력된 제1 출력 클럭 신호(CLK I)와 tQuad 지연된 제2 출력 클럭 신호(CLK Q)의 라이징 엣지를 비교하여 4개 위상 클럭들 간의 스큐 검출값을 출력할 수 있다.The BBPD 530 detects the edges of two clock signals, compares the positions of the edges of the first clock signal and the second clock signal, and determines whether the second clock signal leads or lags the first clock signal. For example, the BBPD 530 compares the rising edge of the first output clock signal (CLK I) selected and output from the 4:2 multiplexer 510 and the tQuad delayed second output clock signal (CLK Q) to generate four phase clocks. The skew detection value between them can be output.

필터(540)는 BBPD(530)에서 출력된 스큐 검출값에 상응하는 제어 코드를 출력할 수 있다. 몇몇 실시예에 따라 제어 코드(code ①②③)는 엣지 딜레이 컨트롤러(410)로 출력되어 교정 클럭 신호 쌍(QEC_OUT)의 듀티 에러가 조절되어 출력되거나 지연 클럭 신호 쌍(TSAC_OUT)의 듀티 에러가 조절되어 출력될 수 있다. 몇몇 실시예에 따라 제어 코드(code ④)는 tQuad 모듈(520)로 출력되어 tQuad의 길이를 조절할 수도 있다. The filter 540 may output a control code corresponding to the skew detection value output from the BBPD 530. According to some embodiments, the control code (code ①②③) is output to the edge delay controller 410 so that the duty error of the calibration clock signal pair (QEC_OUT) is adjusted and output, or the duty error of the delay clock signal pair (TSAC_OUT) is adjusted and output. It can be. According to some embodiments, the control code (code ④) may be output to the tQuad module 520 to adjust the length of tQuad.

도 11은 몇몇 실시예에 따른 도 5의 클럭 버퍼, QEC 및 클럭 생성부를 보다 구체적으로 나타낸 블록도이다. 설명의 편의를 위해 도 8과의 차이를 위주로 설명하고 중복되는 설명은 생략한다. FIG. 11 is a block diagram illustrating in more detail the clock buffer, QEC, and clock generator of FIG. 5 according to some embodiments. For convenience of explanation, the description will focus on the differences from FIG. 8 and overlapping descriptions will be omitted.

도 11을 참조하면, 몇몇 실시예에 따라 QEC(400)는 피드백 패스를 엣지 딜레이 컨트롤러(410)의 출력단과 입력단 사이에 연결할 수도 있다. 즉, 제2 UDP(450)는 tSAC MDL(430)에 입력되는 교정 클럭 신호 쌍(QEC_OUT)을 수신하여, 4개의 복제 클럭 신호를 생성할 수 있다. Referring to FIG. 11, according to some embodiments, the QEC 400 may connect a feedback path between the output terminal and the input terminal of the edge delay controller 410. That is, the second UDP 450 can receive the calibration clock signal pair (QEC_OUT) input to the tSAC MDL 430 and generate four duplicate clock signals.

도 8과 마찬가지로, 제1 UDP(440)와 제2 UDP(450)는 동일한 회로로써 교정 클럭 신호 쌍(QEC_OUT)에서 4개의 출력 클럭 신호(OCLK, OCLK')를 생성하는 것은 동일하다. 제2 UDP(450)는 피드백 패스에서 출력 패스와 동일한 복제 클럭 신호(OCLK')를 생성하여, 제1 UDP(440)의 동작 중 발생할 수 있는 듀티 에러 또는 스큐를 QEC 검출부(500)에서 검출하고, 이에 따른 제어 코드를 엣지 딜레이 컨트롤러(410)로 전송한다. 엣지 딜레이 컨트롤러(410)는 QEC 검출부(500)에서 수신하는 제어 코드에 기초하여 교정 클럭 신호 쌍(QEC_OUT)에 선 반영할 수 있다. 즉 엣지 딜레이 컨트롤러(410)는 현재 제어 코드에 상응하여, 교정 클럭 신호 쌍(QEC_OUT)의 듀티 비율을 조절할 수 있다. 8 , the first UDP 440 and the second UDP 450 are the same circuit and generate four output clock signals (OCLK, OCLK') from the calibration clock signal pair (QEC_OUT). The second UDP 450 generates a duplicate clock signal (OCLK') in the feedback path that is identical to the output path, and the QEC detector 500 detects a duty error or skew that may occur during the operation of the first UDP 440. , the corresponding control code is transmitted to the edge delay controller 410. The edge delay controller 410 may reflect the control code received from the QEC detector 500 in the correction clock signal pair (QEC_OUT). That is, the edge delay controller 410 can adjust the duty ratio of the calibration clock signal pair (QEC_OUT) in accordance with the current control code.

몇몇 실시예에 따라 도 8과 같이 피드백 패스가 구성될 경우, QEC 검출부(500)는 tSAC MDL(430)과 제1 UDP(440)에서 발생할 수 있는 듀티 에러 및 스큐를 검출하여, 에러를 정정할 수 있다.According to some embodiments, when the feedback pass is configured as shown in FIG. 8, the QEC detector 500 detects duty errors and skew that may occur in the tSAC MDL 430 and the first UDP 440 and corrects the errors. You can.

한편 몇몇 실시예에 따라 도 11과 같이 피드백 패스가 구성될 경우, QEC 검출부(500)는 제1 UDP(440)에서 발생할 수 있는 듀티 에러 및 스큐를 검출하여, 에러를 정정할 수 있다. 다만 도 8의 실시예와 달리 보다 적은 전력을 소모하여 에러를 검출하고 정정할 수 있는 효과가 있다.Meanwhile, according to some embodiments, when the feedback path is configured as shown in FIG. 11, the QEC detector 500 can detect duty errors and skew that may occur in the first UDP 440 and correct the errors. However, unlike the embodiment of FIG. 8, there is an effect of detecting and correcting errors by consuming less power.

도 12는 몇몇 실시예에 따른 도 5의 클럭 버퍼, QEC 및 클럭 생성부를 보다 구체적으로 나타낸 블록도이다. 설명의 편의를 위해 도 8 및 도 11과의 차이를 위주로 설명하고 중복되는 설명은 생략한다. FIG. 12 is a block diagram illustrating in more detail the clock buffer, QEC, and clock generator of FIG. 5 according to some embodiments. For convenience of explanation, the description will focus on the differences from FIGS. 8 and 11 and overlapping descriptions will be omitted.

도 12를 참조하면, 몇몇 실시예에 따라 QEC(400)는 tSAC MDL(430) 입력단의 교정 클럭 신호 쌍(QEC_OUT) 및 tSAC MDL(430) 출력단의 지연 클럭 신호 쌍(TSAC_OUT)을 각각 수신하는 선택부(470)를 더 포함할 수 있다.Referring to FIG. 12, according to some embodiments, the QEC 400 selects to receive a calibration clock signal pair (QEC_OUT) at the input terminal of the tSAC MDL 430 and a delayed clock signal pair (TSAC_OUT) at the output terminal of the tSAC MDL 430. It may further include a unit 470.

교정 입력 신호 쌍(QEC_OUT)은 엣지 딜레이 컨트롤러(410)에서 듀티 사이클을 조절하여 출력된 클럭 신호(CLK I)와 클럭 신호(CLK Q)를 포함한다. 지연 클럭 신호 쌍(TSAC_OUT)은 교정 클럭 신호 쌍(QEC_OUT)을 기설정된 시간 tSAC만큼 지연하여 출력된 지연 클럭 신호(CLK I')와 지연 클럭 신호(CLK Q')를 포함한다.The correction input signal pair (QEC_OUT) includes a clock signal (CLK I) and a clock signal (CLK Q) output by adjusting the duty cycle in the edge delay controller 410. The delayed clock signal pair (TSAC_OUT) includes a delayed clock signal (CLK I') and a delayed clock signal (CLK Q') output by delaying the calibration clock signal pair (QEC_OUT) by a preset time tSAC.

몇몇 실시예에 따라 선택부(470)는 메모리 장치의 선택 제어 신호에 따라 교정 클럭 신호 쌍(QEC_OUT) 또는 지연 클럭 신호 쌍(TSAC_OUT) 중 어느 하나를 피드백 클럭 신호 쌍으로 선택하여 제2 UDP(450)로 출력할 수 있다.According to some embodiments, the selection unit 470 selects either the calibration clock signal pair (QEC_OUT) or the delay clock signal pair (TSAC_OUT) as a feedback clock signal pair according to the selection control signal of the memory device to select the second UDP (450). ) can be output.

몇몇 실시예에 따라 선택부(470)는 교정 클럭 신호 쌍(QEC_OUT) 및 지연 클럭 신호 쌍(TSAC_OUT)의 딜레이 평균으로 피드백 클럭 신호 쌍으로 산출하여 제2 UDP(450)로 출력할 수 있다.According to some embodiments, the selection unit 470 may calculate a feedback clock signal pair as a delay average of the calibration clock signal pair (QEC_OUT) and the delayed clock signal pair (TSAC_OUT) and output the delay average to the second UDP 450.

또는 몇몇 실시예에 따라 선택부(470)는 반도체 메모리 장치의 초기 트레이닝 단계에서는, 교정 클럭 신호 쌍(QEC_OUT)에서의 제1 오프셋 및 지연 클럭 신호 쌍(TSAC_OUT)에서의 제2 오프셋을 각각 저장하고, 제1 오프셋과 제2 오프셋과의 관계값을 산출할 수 있다. 선택부(470)는 반도체 메모리 장치의 실제 동작에서는 교정 클럭 신호 쌍(QEC_OUT)만을 수신하되, 실제 동작의 교정 클럭 신호 쌍에 상기 관계값을 반영하여 선택 클럭 신호로 출력할 수도 있다. Alternatively, according to some embodiments, the selection unit 470 stores the first offset in the calibration clock signal pair (QEC_OUT) and the second offset in the delay clock signal pair (TSAC_OUT), respectively, in the initial training stage of the semiconductor memory device. , the relationship value between the first offset and the second offset can be calculated. The selection unit 470 may receive only the calibration clock signal pair (QEC_OUT) in the actual operation of the semiconductor memory device, but may reflect the above relationship value in the calibration clock signal pair of the actual operation and output it as a selection clock signal.

제2 UDP(450)는 선택 클럭 신호 쌍(CLK I", CLK Q")을 수신하여, 4개의 복제 클럭 신호를 생성할 수 있다. The second UDP 450 may receive the selected clock signal pair (CLK I", CLK Q") and generate four duplicate clock signals.

도 13는　몇몇 실시예에 따른 적층형 메모리 장치의 블록도이다. 13 is a block diagram of a stacked memory device according to some embodiments.

도 13를 참조하면, 적층형 메모리 장치(1000)는 버퍼 다이(1010), 제1 코어 다이(1020), 및 제2 코어 다이(1030)를 포함할 수 있다. 제1 코어 다이(1020) 및 제2 코어 다이(1030)는 복수의 채널들 중 동일한 채널(CHa)을 지원할 수 있다. 이 경우, 코어 다이들(1020, 1030)은 스택 아이디(SID)로 구분될 수 있다. 예를 들어, 제1 코어 다이(1020)는 제1 스택 아이디(SID0)에 대응하고, 제2 코어 다이(1030)는 제2 스택 아이디(SID1)에 대응할 수 있다. 도 8에는 제1 코어 다이(1020)와 제2 코어 다이(1030) 사이에 다른 코어 다이가 존재하지 않는 것으로 도시되었으나, 제1 코어 다이(1020)와 제2 코어 다이(1030) 사이에는 다른 코어 다이가 위치할 수 있다.Referring to FIG. 13 , the stacked memory device 1000 may include a buffer die 1010, a first core die 1020, and a second core die 1030. The first core die 1020 and the second core die 1030 may support the same channel (CHa) among a plurality of channels. In this case, the core dies 1020 and 1030 may be distinguished by a stack ID (SID). For example, the first core die 1020 may correspond to the first stack ID (SID0), and the second core die 1030 may correspond to the second stack ID (SID1). In FIG. 8, it is shown that no other core die exists between the first core die 1020 and the second core die 1030, but there is another core die between the first core die 1020 and the second core die 1030. The die may be located.

버퍼 다이(1010)와 코어 다이들(1020, 1030)은 TSV 영역(501)에 위치하는 TSV들(1002, 1003)을 통해 통신할 수 있다. 예를 들어, 버퍼 다이(1010)는 TSV(1002)를 통해 제1 코어 다이(1020) 및/또는 제2 코어 다이(1030)로 내부 커맨드(iCMD)를 전송하고, TSV(1003)를 통해 제1 코어 다이(1020) 및/또는 제2 코어 다이(1030)와 데이터(DATA)를 송수신할 수 있다. 도 12에는 버퍼 다이(1010)가 동일한 TSV들(1002, 1003)을 이용하여 코어 다이들(1020, 1030)과 통신하는 것으로 도시되어 있으나, 버퍼 다이(1010)는 코어 다이들(1020, 1030) 각각에 대응하는 별도의 TSV들을 이용하여 통신할 수 있다.The buffer die 1010 and the core dies 1020 and 1030 may communicate through TSVs 1002 and 1003 located in the TSV area 501. For example, the buffer die 1010 transmits an internal command (iCMD) to the first core die 1020 and/or the second core die 1030 through TSV 1002 and the first command (iCMD) through TSV 1003. Data (DATA) may be transmitted and received with the first core die 1020 and/or the second core die 1030. 12 shows the buffer die 1010 communicating with the core dies 1020 and 1030 using the same TSVs 1002 and 1003, but the buffer die 1010 communicates with the core dies 1020 and 1030. Communication can be performed using separate TSVs corresponding to each.

제2 코어 다이(1030)는 커맨드 디코더(1031), 데이터 입출력 회로(1032), 및 메모리 셀 어레이(1033)를 포함할 수 있다. 커맨드 디코더(1031), 데이터 입출력 회로(1032), 및 메모리 셀 어레이(1033)는, 제1 코어 다이(1020)의 커맨드 디코더(1021), 데이터 입출력 회로(1022), 및 메모리 셀 어레이(523)와 실질적으로 동일하게 동작할 수 있다.The second core die 1030 may include a command decoder 1031, a data input/output circuit 1032, and a memory cell array 1033. The command decoder 1031, data input/output circuit 1032, and memory cell array 1033 are the command decoder 1021, data input/output circuit 1022, and memory cell array 523 of the first core die 1020. It can operate substantially the same as .

C/A 수신기(1011)는 클럭 신호(CK)를 기반으로 커맨드/어드레스 신호(C/A)를 래치하여 커맨드(CMD) 및 스택 아이디(SID)를 수신할 수 있다. 스택 아이디(SID)는 동일한 채널을 지원하는 코어 다이들을 구분하기 위해 적어도 하나의 코어 다이를 나타내는 어드레스일 수 있다. 수신된 커맨드(CMD) 및 스택 아이디(SID)는 제어 로직 회로(1012)로 제공될 수 있다.The C/A receiver 1011 can receive a command (CMD) and a stack ID (SID) by latching the command/address signal (C/A) based on the clock signal (CK). The stack ID (SID) may be an address representing at least one core die to distinguish core dies supporting the same channel. The received command (CMD) and stack ID (SID) may be provided to the control logic circuit 1012.

제어 로직 회로(1012)는 스택 아이디(SID)에 기초하여 내부 커맨드(iCMD)를 제1 코어 다이(1020) 및 제2 코어 다이(1030) 중 적어도 하나로 전송할 수 있다. 예를 들어, 스택 아이디(SID)가 제1 스택 아이디(SID0)를 나타내는 경우, 제어 로직 회로(1012)는 내부 커맨드(iCMD)를 제1 코어 다이(1020)로 전송할 수 있다.The control logic circuit 1012 may transmit an internal command (iCMD) to at least one of the first core die 1020 and the second core die 1030 based on the stack ID (SID). For example, when the stack ID (SID) indicates the first stack ID (SID0), the control logic circuit 1012 may transmit the internal command (iCMD) to the first core die 1020.

몇몇 실시예에서, 도 8에 도시된 바와 같이, 공통의 TSV들(1002, 1003)을 통해 코어 다이들(1020, 1030)로 내부 커맨드(iCMD) 및 데이터(DATA)가 전달되는 경우, 버퍼 다이(1010)는 코어 다이들(1020, 1030)로 스택 아이디(SID)를 전달할 수 있다. 코어 다이들(1020, 1030)은 전달된 스택 아이디(SID)를 디코딩하여 선택적으로 내부 커맨드(iCMD) 및 데이터(DATA)를 수신할 수 있다. 예를 들어, 스택 아이디(SID)가 제1 스택 아이디(SID0)를 나타내는 경우, 제1 코어 다이(1020)가 TSV들(1020, 1030)을 통해 전달되는 내부 커맨드(iCMD) 및 데이터(DATA)를 수신할 수 있다. 이 경우, 제2 코어 다이(1030)는 TSV들(1020, 1030)을 통해 전달되는 내부 커맨드(iCMD) 및 데이터(DATA)를 수신하지 않을 수 있다.In some embodiments, as shown in FIG. 8, when the internal command (iCMD) and data (DATA) are transmitted to the core dies (1020 and 1030) through common TSVs (1002 and 1003), the buffer die 1010 may transmit a stack ID (SID) to the core dies 1020 and 1030. The core dies 1020 and 1030 can decode the transmitted stack ID (SID) and selectively receive internal commands (iCMD) and data (DATA). For example, when the stack ID (SID) indicates the first stack ID (SID0), the first core die 1020 transmits internal commands (iCMD) and data (DATA) through the TSVs 1020 and 1030. can receive. In this case, the second core die 1030 may not receive the internal command (iCMD) and data (DATA) transmitted through the TSVs 1020 and 1030.

다른 실시 예에서, 별도의 TSV들을 통해 코어 다이들(1020, 1030)로 내부 커맨드(iCMD) 및 데이터(DATA)가 전달되는 경우, 버퍼 다이(1010)는 스택 아이디(SID)에 대응하는 코어 다이로 별도의 TSV들을 통해 내부 커맨드(iCMD) 및 데이터(DATA)를 전달할 수 있다.In another embodiment, when internal commands (iCMD) and data (DATA) are transmitted to the core dies 1020 and 1030 through separate TSVs, the buffer die 1010 is a core die corresponding to the stack ID (SID). Internal commands (iCMD) and data (DATA) can be transmitted through separate TSVs.

상술한 바와 같이, 코어 다이들(1020, 1030)이 동일한 채널(CHa)을 지원하는 경우, 적층형 메모리 장치(1000)는 스택 아이디(SID)에 따라 제1 코어 다이(1020) 및 제2 코어 다이(1030) 중 적어도 하나를 기반으로 액티브 커맨드에 따른 쓰기 동작 및 읽기 동작 또는 리프레시 커맨드에 의한 리프레시 동작을 수행할 수 있다.As described above, when the core dies 1020 and 1030 support the same channel (CHa), the stacked memory device 1000 supports the first core die 1020 and the second core die according to the stack ID (SID). Based on at least one of (1030), a write operation and a read operation according to an active command or a refresh operation according to a refresh command may be performed.

도 14은 도13의 버퍼 다이의 일 실시예를 보여주는 블록도이다. 도 14을 참조하면, 버퍼 다이(1010)는 커맨드 어드레스 입출력 블록(AWORD) 및 데이터 입출력 블록들(DWORD0~DWORD3)을 포함할 수 있다. FIG. 14 is a block diagram showing one embodiment of the buffer die of FIG. 13. Referring to FIG. 14, the buffer die 1010 may include a command address input/output block (AWORD) and data input/output blocks (DWORD0 to DWORD3).

도 14에서는 버퍼 다이(1010)가 4개의 데이터 입출력 블록들(DWORD0 ~ DWORD3)을 포함하는 것으로 설명되나, 버퍼 다이(1010)는 다양한 개수의 데이터 입출력 블록들을 포함할 수 있다. 예를 들어, 버퍼 다이(1010)는 2개의 데이터 입출력 블록들을 포함할 수 있다.In FIG. 14 , the buffer die 1010 is described as including four data input/output blocks (DWORD0 to DWORD3), but the buffer die 1010 may include a various number of data input/output blocks. For example, the buffer die 1010 may include two data input/output blocks.

커맨드 어드레스 입출력 블록(AWORD)은 C/A 수신기(1011), 제어 로직 회로(1012), 및 클럭 트리(1016)를 포함할 수 있다. C/A 수신기(1011)는 P2패드로부터 수신되는 클럭 신호(CK)를 기반으로 P1패드로부터 수신되는 커맨드/어드레스 신호(C/A)를 래치하여 커맨드(CMD)를 수신할 수 있다. 제어 로직 회로(1012)는 커맨드(CMD) 또는 파워 상태 정보(PWS)에 기초하여 리셋 신호(RESET)를 생성하고, 리셋 신호(RESET)를 데이터 입출력 블록들(DWORD0~DWORD3) 각각으로 전송할 수 있다. 제어 로직 회로(1012)는 커맨드(CMD)에 따라 내부 커맨드(iCMD)를 생성하고, 내부 커맨드(iCMD)를 코어 다이(1020)로 전송할 수 있다. 클럭 트리(1016)는 다수의 인버터들을 포함하는 인버터 체인으로 구성될 수 있다. 클럭 신호(CK)로부터 클럭 트리(1016)를 통해 생성된 내부 클럭 신호(iCK)는 데이터 입출력 블록들(DWORD0~DWORD3) 각각으로 전송될 수 있다.The command address input/output block (AWORD) may include a C/A receiver 1011, a control logic circuit 1012, and a clock tree 1016. The C/A receiver 1011 may receive a command (CMD) by latching the command/address signal (C/A) received from the P1 pad based on the clock signal (CK) received from the P2 pad. The control logic circuit 1012 may generate a reset signal (RESET) based on a command (CMD) or power status information (PWS), and transmit the reset signal (RESET) to each of the data input/output blocks (DWORD0 to DWORD3). . The control logic circuit 1012 may generate an internal command (iCMD) according to the command (CMD) and transmit the internal command (iCMD) to the core die 1020. The clock tree 1016 may be composed of an inverter chain including multiple inverters. The internal clock signal (iCK) generated from the clock signal (CK) through the clock tree 1016 may be transmitted to each of the data input/output blocks (DWORD0 to DWORD3).

데이터 입출력 블록들(DWORD0~DWORD3) 각각은 커맨드 어드레스 입출력 블록(AWORD)으로부터 내부 클럭 신호(iCK) 및 리셋 신호(RESET)를 수신할 수 있다. 데이터 입출력 블록들(DWORD0~DWORD3) 각각은 메모리 장치 인터페이스(1015)를 포함할 수 있다. 메모리 장치 인터페이스(1015)는 각각의 코어 다이에 연결된다. 메모리 장치 인터페이스(1015)는 P3패드로 쓰기 데이터 스트로브 신호(WDQS)를, P4패드로 읽기 데이터 스트로브 신호(RDQS)를, P5패드로 데이터 신호(DQ)를 코어 다이(1020, 1030)와 송수신할 수 있다.Each of the data input/output blocks (DWORD0 to DWORD3) can receive an internal clock signal (iCK) and a reset signal (RESET) from the command address input/output block (AWORD). Each of the data input/output blocks DWORD0 to DWORD3 may include a memory device interface 1015. A memory device interface 1015 is connected to each core die. The memory device interface 1015 transmits and receives a write data strobe signal (WDQS) through the P3 pad, a read data strobe signal (RDQS) through the P4 pad, and a data signal (DQ) through the P5 pad to and from the core dies 1020 and 1030. You can.

상술한 바와 같이, 클럭 신호(CK)가 수신되는 P2패드는 커맨드 어드레스 입출력 블록(AWORD)에 위치하고, 쓰기 데이터 스트로브 신호(WDQS) 및 읽기 데이터 스트로브 신호(RDQS)가 수신되는 P3, P4 패드들은 데이터 입출력 블록(DWORD)에 위치할 수 있다. 커맨드 어드레스 입출력 블록(AWORD)에서 수신되는 클럭 신호(CK)는 클럭 트리(1016)를 통해 데이터 입출력 블록(DWORD)으로 전달될 수 있다. As described above, the P2 pad on which the clock signal (CK) is received is located in the command address input/output block (AWORD), and the P3 and P4 pads on which the write data strobe signal (WDQS) and the read data strobe signal (RDQS) are received are located on the data It can be located in the input/output block (DWORD). The clock signal CK received from the command address input/output block (AWORD) may be transmitted to the data input/output block (DWORD) through the clock tree 1016.

도 15는 몇몇 실시 예에 따른 반도체 패키지를 보여주는 도면이다. 15 is a diagram showing a semiconductor package according to some embodiments.

도 15를 참조하면, 반도체 패키지(2000)는 적층형 메모리 장치(2100), 시스템 온 칩(2200), 인터포저(2300), 및 패키지 기판(2400)을 포함할 수 있다. 적층형 메모리 장치(2100)는 버퍼 다이(2110) 및 코어 다이들(2120~2150)을 포함할 수 있다. 버퍼 다이(2110)는　도 12의 버퍼 다이(1010)에 대응할 수 있고, 코어 다이들(2120~2150) 각각은　도 13의 코어 다이들(1020~1050) 각각에 대응할 수 있다.Referring to FIG. 15 , a semiconductor package 2000 may include a stacked memory device 2100, a system-on-chip 2200, an interposer 2300, and a package substrate 2400. The stacked memory device 2100 may include a buffer die 2110 and core dies 2120 to 2150. The buffer die 2110 may correspond to the buffer die 1010 of FIG. 12, and each of the core dies 2120 to 2150 may correspond to each of the core dies 1020 to 1050 of FIG. 13.

코어 다이들(2120~2150) 각각은 메모리 셀 어레이를 포함할 수 있다. 버퍼 다이(2110)는 물리 계층(2111) 및 직접 접근 영역(DAB, 1112)을 포함할 수 있다. 물리 계층(2111)은 시스템 온 칩(2200)의 물리 계층(2210)과 인터포저(2300)를 통해 전기적으로 연결될 수 있다. 적층형 메모리 장치(2100)는 물리 계층(2111)을 통해 시스템 온 칩(2200)으로부터 신호들을 수신하거나, 또는 시스템 온 칩(2200)으로 신호들을 전송할 수 있다. 물리 계층(2111)은 도 13를 참조하여 설명한 버퍼 다이(1010)의 인터페이스 회로들을 포함할 수 있다.Each of the core dies 2120 to 2150 may include a memory cell array. The buffer die 2110 may include a physical layer 2111 and a direct access area (DAB, 1112). The physical layer 2111 may be electrically connected to the physical layer 2210 of the system-on-chip 2200 through the interposer 2300. The stacked memory device 2100 may receive signals from the system-on-chip 2200 through the physical layer 2111, or may transmit signals to the system-on-chip 2200. The physical layer 2111 may include interface circuits of the buffer die 1010 described with reference to FIG. 13 .

직접 접근 영역(2112)은 시스템 온 칩(2200)을 통하지 않고 적층형 메모리 장치(2100)를 테스트할 수 있는 접근 경로를 제공할 수 있다. 직접 접근 영역(2112)은 외부의 테스트 장치와 직접 통신할 수 있는 도전 수단(예를 들어, 포트 또는 핀)을 포함할 수 있다. 직접 접근 영역(2112)을 통해 수신된 테스트 신호 및 데이터는 TSV들을 통해 코어 다이들(2120~2150)로 전송될 수 있다. 코어 다이들(2120~2150)의 테스트를 위해 코어 다이들(2120~2150)로부터 독출된 데이터는 TSV들 및 직접 접근 영역(2112)을 통해 테스트 장치로 전송될 수 있다. 이에 따라, 코어 다이들(2120~2150)에 대한 직접 접근 테스트가 수행될 수 있다.The direct access area 2112 may provide an access path for testing the stacked memory device 2100 without going through the system-on-chip 2200. Direct access area 2112 may include conductive means (e.g., ports or pins) that can communicate directly with an external test device. Test signals and data received through the direct access area 2112 may be transmitted to the core dies 2120 to 2150 through the TSVs. For testing of the core dies 2120 to 2150, data read from the core dies 2120 to 2150 may be transmitted to a test device through the TSVs and the direct access area 2112. Accordingly, a direct access test on the core dies 2120 to 2150 may be performed.

버퍼 다이(2110)와 코어 다이들(2120~2150)은 TSV들(2101) 및 범프들(2102)을 통해 서로 전기적으로 연결될 수 있다. 버퍼 다이(2110)는 시스템 온 칩(2200)으로부터 채널 별로 할당된 범프들(2102)을 통해 각각의 채널로 제공되는 신호들을 수신할 수 있다. 예를 들어, 범프들(2102)은 마이크로 범프들일 수 있다.The buffer die 2110 and the core dies 2120 to 2150 may be electrically connected to each other through TSVs 2101 and bumps 2102. The buffer die 2110 may receive signals provided to each channel from the system-on-chip 2200 through bumps 2102 allocated for each channel. For example, bumps 2102 may be micro bumps.

시스템 온 칩(2200)은 적층형 메모리 장치(2100)를 이용하여 반도체 패키지(2000)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 시스템 온 칩(2200)은 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.The system-on-chip 2200 can execute applications supported by the semiconductor package 2000 using the stacked memory device 2100. For example, the system-on-chip 2200 includes a Central Processing Unit (CPU), an Application Processor (AP), a Graphics Processing Unit (GPU), a Neural Processing Unit (NPU), a Tensor Processing Unit (TPU), and a Vision Processing Unit (VPU). ), an Image Signal Processor (ISP), and a Digital Signal Processor (DSP) may be used to execute specialized operations.

시스템 온 칩(2200)은 물리 계층(2210) 및 메모리 컨트롤러(2220)를 포함할 수 있다. 물리 계층(2210)은 적층형 메모리 장치(2100)의 물리 계층(2111)과 신호들을 송수신하기 위한 입출력 회로들을 포함할 수 있다. 시스템 온 칩(2200)은 물리 계층(2210)을 통해 물리 계층(2111)으로 다양한 신호들을 제공할 수 있다. 물리 계층(2111)으로 제공된 신호들은 물리 계층(2111)의 인터페이스 회로들 및 TSV들(2101)을 통해 코어 다이들(2120~2150)로 전달될 수 있다.System-on-chip 2200 may include a physical layer 2210 and a memory controller 2220. The physical layer 2210 may include input/output circuits for transmitting and receiving signals to and from the physical layer 2111 of the stacked memory device 2100. The system-on-chip 2200 can provide various signals to the physical layer 2111 through the physical layer 2210. Signals provided to the physical layer 2111 may be transmitted to the core dies 2120 to 2150 through the interface circuits and TSVs 2101 of the physical layer 2111.

메모리 컨트롤러(2220)는 적층형 메모리 장치(2100)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(2220)는 물리 계층(2210)을 통해 적층형 메모리 장치(2100)를 제어하기 위한 신호들을 적층형 메모리 장치(2100)로 전송할 수 있다. 메모리 컨트롤러(2220)는 도 1의 메모리 컨트롤러(100)에 대응할 수 있다.The memory controller 2220 may control the overall operation of the stacked memory device 2100. The memory controller 2220 may transmit signals for controlling the stacked memory device 2100 to the stacked memory device 2100 through the physical layer 2210. The memory controller 2220 may correspond to the memory controller 100 of FIG. 1 .

인터포저(2300)는 적층형 메모리 장치(2100)와 시스템 온 칩(2200)을 연결할 수 있다. 인터포저(2300)는 적층형 메모리 장치(2100)의 물리 계층(2111)과 시스템 온 칩(2200)의 물리 계층(2210) 사이를 연결하고, 도전성 물질들을 이용하여 형성되는 물리적 경로들을 제공할 수 있다. 이에 따라, 적층형 메모리 장치(2100) 및 시스템 온 칩(2200)은 인터포저(2300) 상에 적층되어 서로 신호들을 송수신할 수 있다.The interposer 2300 may connect the stacked memory device 2100 and the system-on-chip 2200. The interposer 2300 connects the physical layer 2111 of the stacked memory device 2100 and the physical layer 2210 of the system-on-chip 2200 and may provide physical paths formed using conductive materials. . Accordingly, the stacked memory device 2100 and the system-on-chip 2200 are stacked on the interposer 2300 and can transmit and receive signals to each other.

패키지 기판(2400) 상부에는 범프들(2103)이 부착되고, 하부에는 솔더볼(2104)이 부착될 수 있다. 예를 들어, 범프들(2103)은 플립-칩 범프들일 수 있다. 인터포저(2300)는 범프들(2103)을 통해 패키지 기판(2400) 상에 적층될 수 있다. 반도체 패키지(2000)는 솔더볼(2104)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다. 예를 들어, 패키지 기판(2400)은 인쇄 회로 기판(PCB, Printed Circuit Board)일 수 있다.Bumps 2103 may be attached to the top of the package substrate 2400, and solder balls 2104 may be attached to the bottom. For example, bumps 2103 may be flip-chip bumps. The interposer 2300 may be stacked on the package substrate 2400 through bumps 2103. The semiconductor package 2000 can transmit and receive signals with other external packages or semiconductor devices through the solder ball 2104. For example, the package substrate 2400 may be a printed circuit board (PCB).

도 16는 몇몇 실시 예에 따른 반도체 패키지의 구현 예시를 보여주는 도면이다. Figure 16 is a diagram showing an example of implementing a semiconductor package according to some embodiments.

도 16를 참조하면, 반도체 패키지(3000)는 복수의 적층형 메모리 장치들(3100) 및 시스템 온 칩(3200)을 포함할 수 있다. 적층형 메모리 장치들(3100)과 시스템 온 칩(3200)은 인터포저(3300) 상에 적층되고, 인터포저(3300)는 패키지 기판(3400) 상에 적층될 수 있다. 반도체 패키지(3000)는 패키지 기판(3400) 하부에 부착된 솔더볼(3001)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다.Referring to FIG. 16 , the semiconductor package 3000 may include a plurality of stacked memory devices 3100 and a system-on-chip 3200. The stacked memory devices 3100 and the system-on-chip 3200 may be stacked on the interposer 3300, and the interposer 3300 may be stacked on the package substrate 3400. The semiconductor package 3000 can transmit and receive signals with other external packages or semiconductor devices through the solder ball 3001 attached to the lower part of the package substrate 3400.

적층형 메모리 장치들(3100) 각각은 HBM 표준을 기반으로 구현될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 적층형 메모리 장치들(3100) 각각은 GDDR, HMC, 또는 Wide I/O 표준을 기반으로 구현될 수 있다. 적층형 메모리 장치들(3100) 각각은　도 13 　내지 도 16의 적층형 메모리 장치(1000, 2100)에 대응할 수 있다.Each of the stacked memory devices 3100 may be implemented based on the HBM standard. However, the present invention is not limited to this, and each of the stacked memory devices 3100 may be implemented based on GDDR, HMC, or Wide I/O standards. Each of the stacked memory devices 3100 may correspond to the stacked memory devices 1000 and 2100 of FIGS. 13 to 16 .

시스템 온 칩(3200)은 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서 및 복수의 적층형 메모리 장치들(3100)을 제어하기 위한 복수의 메모리 컨트롤러들을 포함할 수 있다. 시스템 온 칩(3200)은 메모리 컨트롤러를 통해 대응하는 적층형 메모리 장치와 신호들을 송수신할 수 있다. 시스템 온 칩(3200)은 도 15의 시스템 온 칩(2200)에 대응할 수 있다.The system-on-chip 3200 may include at least one processor, such as a CPU, AP, GPU, or NPU, and a plurality of memory controllers for controlling a plurality of stacked memory devices 3100. The system-on-chip 3200 can transmit and receive signals with a corresponding stacked memory device through a memory controller. System-on-a-chip 3200 may correspond to system-on-chip 2200 of FIG. 15 .

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features. You will be able to understand it. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

1: 메모리 시스템
100: 메모리 컨트롤러 200 : 반도체 메모리 장치
235 : 데이터 클럭 버퍼 400 : 직교 에러 정정 회로
500 : 직교 에러 검출부 600 : 클럭 생성 회로1: Memory system
100: memory controller 200: semiconductor memory device
235: data clock buffer 400: orthogonal error correction circuit
500: Orthogonal error detection unit 600: Clock generation circuit

Claims

a data clock buffer that receives a data clock signal from a memory controller and outputs a differential input signal pair;
an edge delay controller that adjusts a duty ratio of the differential input signal pair based on a control code and outputs a corrected clock signal pair;
a first unit delay pass circuit that generates four output clock signals with different phases based on the calibration clock signal pair;
a rising edge multiplexer that serially outputs data based on the rising edges of each of the four output clock signals;
a second unit delay pass circuit that generates four duplicate clock signals with different phases based on the calibration clock signal pair; and
A semiconductor memory device comprising: an orthogonal error detection unit that detects a duty error based on the duplicate clock signal and outputs the control code corresponding to the detected duty error.

The method of claim 1, wherein the correction clock signal pair output from the edge delay controller is delayed by a preset first time to generate a delay clock signal pair, and the delay clock signal pair is provided to the first unit delay pass circuit. A semiconductor memory device further comprising a tSAC MDL circuit.

The semiconductor memory device of claim 2, wherein the second unit delay pass circuit receives the delayed clock signal pair and generates the four duplicate clock signals.

The method of claim 1, wherein the first unit delay pass circuit is
Generating a first calibration clock signal among the calibration clock signal pairs as a first output clock signal through two inverters,
Generating the first calibration clock signal as a second output clock signal through one inverter,
Generating a second calibration clock signal among the calibration clock signal pairs as a third output clock signal through two inverters,
A semiconductor memory device that generates the second calibration clock signal as a fourth output clock signal through one inverter.

The semiconductor memory device of claim 4, wherein the second unit delay pass circuit is the same circuit as the first unit delay pass circuit.

The method of claim 1, wherein the orthogonal error detection unit
a 4:2 multiplexer that receives the four duplicate clock signals and selects and outputs two duplicate clock signals according to a control signal;
a tQuad module that delays the selected first replica clock signal among the replica clock signals by a preset second time;
a phase detection unit that compares the rising edges of each of the delayed first replica clock signals with the selected second replica clock signal among the replica clock signals and outputs a skew detection value between the two signals; and
A semiconductor memory device comprising a filter that outputs the control code corresponding to the skew detection value to the edge delay controller.

The method of claim 6, wherein the filter outputs the control code to the tQuad module,
The tQuad module adjusts the second time based on the control code.

The semiconductor memory device of claim 6, wherein the phase detector is a Bang Bang Phase Detector.

a memory controller that transmits a data clock signal and transmits and receives serial data signals; and
At least one semiconductor memory device that outputs data stored in a memory cell array as the serial data signal in synchronization with the rising edges of each of a plurality of output clock signals of different phases,
The semiconductor memory device is
a clock buffer that receives the data clock signal and generates a two-phase differential input signal pair;
an orthogonal error correction circuit that adjusts the duty cycle of the differential input signal pair in accordance with a control code and outputs a correction clock signal pair;
a first unit delay pass circuit that generates the calibration clock signal pair as the plurality of output clock signals; and
A memory system comprising an orthogonal error detection unit configured to detect a duty error of the differential input signal pair based on the calibration clock signal pair and generate the control code.

The method of claim 9, wherein the semiconductor memory device
A memory system further comprising a second unit delay pass circuit that generates a plurality of duplicate clock signals identical to the plurality of output clock signals from the pair of corrected clock signals.

The method of claim 10, wherein the orthogonal error detection unit
Detecting a rising edge of each of the plurality of duplicate clock signals,
A memory system that generates the control code to ensure that the time difference between two duplicate clock signals whose rising edges are adjacent to each other is uniform.

The method of claim 10, wherein the orthogonal error detection unit
an M:2 multiplexer that selects and outputs two of the plurality of duplicate clock signals according to a control signal (where M is a natural number of 2 or more);
a phase detection unit that detects the phase of the output duplicate clock signal and outputs a duty error as a skew detection value; and
A memory system comprising a filter that generates the control code based on the skew detection value.

The method of claim 12, wherein the orthogonal error detection unit
A memory system further comprising a tQuad module that delays the selected and output first duplicate clock signal by a time set according to the control code and outputs it to the phase detector.

The method of claim 9, wherein the first unit delay pass circuit is
Generating a first calibration clock signal among the calibration clock signal pairs as a first output clock signal through two inverters,
Generating the first calibration clock signal as a second output clock signal through one inverter,
Generating a second calibration clock signal among the calibration clock signal pairs as a third output clock signal through two inverters,
A memory system that generates the second calibration clock signal as a fourth output clock signal through one inverter.

The memory system of claim 10 , wherein the semiconductor memory device further includes a tSAC MDL circuit that provides a delayed clock signal pair obtained by delaying the calibration clock signal pair by a preset time to the first unit delay pass circuit.

The memory system of claim 15 , wherein the second unit delay pass circuit receives the delayed clock signal pair and generates the plurality of duplicate clock signals.

a data clock buffer that receives a data clock signal from a memory controller and outputs a differential input signal pair;
an output pass that adjusts the duty ratio of the differential input signal pair based on a control code to generate a calibration clock signal pair, and generates four output clock signals with different phases based on the calibration clock signal pair;
a rising edge multiplexer that serially outputs data input in parallel based on the rising edge of each of the four output clock signals; and
A feedback pass that generates four replica clock signals with different phases based on the calibration clock signal pair, detects a duty error from the replica clock signal, and outputs the control code corresponding to the detected duty error. A semiconductor memory device comprising:

The method of claim 17, wherein the output pass is
an orthogonal error correction circuit that adjusts the duty cycle of the differential input signal pair in accordance with the control code and outputs the corrected clock signal pair;
a tSAC MDL circuit that generates a delayed clock signal pair by delaying the calibration clock signal pair by a preset time; and
A semiconductor memory device comprising a first unit delay pass circuit that receives the delayed clock signal pair and generates the four output clock signals.

The method of claim 18, wherein the feedback pass is
a second unit delay pass circuit that generates the four duplicate clock signals based on the calibration clock signal pair; and
A semiconductor memory device comprising an orthogonal error detection unit that detects a rising edge of each of the duplicate clock signals and generates the control code to ensure that the time difference between two duplicate clock signals whose rising edges are adjacent to each other is uniform.

The method of claim 19, wherein the orthogonal error detection unit
a multiplexer that selects and outputs two of the four duplicate clock signals according to a control signal;
a phase detection unit that detects the phases of the two output duplicate clock signals and outputs a duty error as a skew detection value; and
A semiconductor memory device comprising a filter that generates the control code based on the skew detection value.