KR20230150572A - Phase shifter with 360 degree phase control - Google Patents

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KR20230150572A
KR20230150572A KR1020220050121A KR20220050121A KR20230150572A KR 20230150572 A KR20230150572 A KR 20230150572A KR 1020220050121 A KR1020220050121 A KR 1020220050121A KR 20220050121 A KR20220050121 A KR 20220050121A KR 20230150572 A KR20230150572 A KR 20230150572A
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한국전자통신연구원
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Abstract

A phase shifter according to an embodiment of the present invention includes an RC circuit for outputting first and second output signals based on an input first differential input signal and a vector sum phase shift circuit. The vector sum phase shift circuit includes a plurality of DC current sources that generate DC currents, a plurality of converters that vary the generated DC currents by outputting an input digital input signal as an analog signal, and a first variable transistor that varies a first plurality of output currents output to the other end connected to an output terminal based on the varied DC currents applied to one end, the first differential input signal applied to a gate, and the first and second output signals. The varied first plurality of output currents are vector-summed at the output terminal from which the varied first plurality of output currents are output. Even in a phase-gap region, the desired output vector phase can be obtained.

Description

360도 위상을 제어하는 위상 천이기{PHASE SHIFTER WITH 360 DEGREE PHASE CONTROL}Phase shifter that controls 360 degree phase {PHASE SHIFTER WITH 360 DEGREE PHASE CONTROL}

본 발명은 위상 천이기에 관한 것으로, 좀 더 상세하게는 페이스- 갭(PHASE-GAP) 영역에서도 위상을 제어할 수 있는 360도 위상을 제어하는 위상 천이기에 관한 것이다.The present invention relates to a phase shifter, and more specifically, to a phase shifter that controls a 360-degree phase that can control the phase even in a PHASE-GAP area.

최근 레이더 기술이 민수 분야에 다양하게 활용됨에 따라 대량의 생산이 가능한 반도체 집적화 및 소자화의 중요성이 부각되고 있다. 위상 천이기를 CMOS(Complementary Metal Oxide Semiconductor) 반도체 회로로 구현하기 위한 구조는 벡터 합(Vector Sum) 구조를 포함할 수 있다. RC 직렬 연결 회로들은 복수 개의 차동 입력 신호들을 입력 받아 각각 동 위상(In-phase) 신호와 직교 위상(Quadrature-phase) 신호로 분리하여 출력할 수 있다. 벡터 합 구조를 갖는 CMOS 회로는 분리된 동 위상 신호들 및 직교 위상 신호들을 입력 받아 각각의 분리된 위상 신호들에 가중치를 곱한 후 결과값을 벡터 합 하여 원하는 위상을 갖는 출력 벡터들을 출력할 수 있다. CMOS 반도체 회로는 원하는 위상을 갖는 출력 벡터들을 얻기 위해 가중치의 값을 조절할 수 있다.Recently, as radar technology has been widely used in the civil sector, the importance of semiconductor integration and deviceization capable of mass production is being highlighted. The structure for implementing the phase shifter as a CMOS (Complementary Metal Oxide Semiconductor) semiconductor circuit may include a vector sum structure. RC series connection circuits can receive a plurality of differential input signals and output them separately into an in-phase signal and a quadrature-phase signal. A CMOS circuit with a vector sum structure can receive separated in-phase signals and quadrature signals, multiply each separated phase signal by a weight, and then vector sum the results to output output vectors with the desired phase. . A CMOS semiconductor circuit can adjust the value of the weight to obtain output vectors with a desired phase.

벡터 합 구조를 갖는 CMOS 반도체 회로는 동 위상 신호들 및 직교 위상 신호들 중 어느 하나에 대한 가중치가 0일 때, 사분 면의 경계에서 출력 벡터를 형성할 수 있다. 하지만, 벡터 합 구조를 갖는 CMOS 반도체 회로는 동 위상 신호들 및 직교 위상 신호들 중 어느 하나에 대한 가중치가 0인 경우에도, 내부 커패시턴스와 같은 기생 성분 및 반도체 기판 자체의 기판 커플링(substrate coupling) 등에 의해 동 위상 신호들 및 직교 위상 신호들에 대한 각각의 벡터 성분을 가질 수 있다. 이와 같은 현상으로, CMOS 반도체 회로는 전체 사분 면의 각각의 경계들을 중심으로 출력 벡터 위상이 존재할 수 없는 영역들을 형성할 수 있고, 이러한 영역들을 페이스-갭(PHASE GAP) 영역들이라 한다.A CMOS semiconductor circuit with a vector sum structure can form an output vector at the boundary of a quadrant when the weight for any one of in-phase signals and quadrature signals is 0. However, a CMOS semiconductor circuit with a vector sum structure has parasitic components such as internal capacitance and substrate coupling of the semiconductor substrate itself, even when the weight for either the in-phase signal or the quadrature signal is 0. etc., may have respective vector components for in-phase signals and quadrature signals. Due to this phenomenon, the CMOS semiconductor circuit can form regions where the output vector phase cannot exist around the boundaries of each quadrant, and these regions are called PHASE GAP regions.

본 발명의 목적은 벡터 합(Vector Sum) 구조를 갖는 CMOS(Complementary Metal Oxide Semiconductor) 반도체 회로에서, 페이스-갭(PHASE-GAP) 영역에서도 원하는 출력 벡터 위상을 얻을 수 있는 360도 위상을 제어하는 위상 천이기를 제공하는 데에 있다.The purpose of the present invention is to control the 360-degree phase in a CMOS (Complementary Metal Oxide Semiconductor) semiconductor circuit with a vector sum structure, so that a desired output vector phase can be obtained even in the PHASE-GAP region. The goal is to provide a transition device.

본 발명의 실시 예에 따른 위상 천이기는, 입력된 제1 차동 입력 신호에 기초하여, 제1 및 제2 출력 신호들을 출력하는 RC 회로, 그리고 벡터 합 위상 천이 회로를 포함하되, 상기 벡터 합 위상 천이 회로는, DC 전류들을 생성하는 복수의 DC 전류 소스들, 입력된 디지털 입력 신호를 아날로그 신호로 출력하여 생성된 DC 전류들을 가변하는 복수의 컨버터들, 및 일단에 인가되는 상기 가변된 DC 전류들, 및 게이트에 인가되는 상기 제1 차동 입력 신호, 및 상기 제1 및 제2 출력 신호들에 기초하여 출력 단자에 연결된 타단으로 출력되는 제1 복수의 출력 전류들을 가변하는 제1 가변 트랜지스터를 포함하되, 상기 가변된 제1 복수의 출력 전류들은 상기 가변된 제1 복수의 출력 전류들이 출력되는 상기 출력 단자에서 벡터 합 된다.The phase shifter according to an embodiment of the present invention includes an RC circuit that outputs first and second output signals based on the input first differential input signal, and a vector sum phase shift circuit, wherein the vector sum phase shift The circuit includes a plurality of DC current sources that generate DC currents, a plurality of converters that vary the DC currents generated by outputting the input digital input signal as an analog signal, and the varied DC currents applied to one end, And a first variable transistor that varies a first plurality of output currents output to the other terminal connected to the output terminal based on the first differential input signal applied to the gate and the first and second output signals, The varied first plurality of output currents are vector summed at the output terminal where the varied first plurality of output currents are output.

예시적인 실시 예에서, 상기 제1 가변 트랜지스터는 둘 이상의 전계효과 트랜지스터들을 포함하고, 상기 둘 이상의 전계효과 트랜지스터들은 n채널 타입인 MOSFET, p채널 타입인 MOSFET, 또는 HEMT 중 적어도 하나이다.In an exemplary embodiment, the first variable transistor includes two or more field effect transistors, and the two or more field effect transistors are at least one of an n-channel type MOSFET, a p-channel type MOSFET, or a HEMT.

예시적인 실시 예에서, 상기 제1 출력 신호 및 상기 제2 출력 신호 각각은 동 위상 신호 및 직교 위상 신호 중 하나의 신호에 해당하고, 그리고 상기 제1 출력 신호 및 상기 제2 출력 신호는 서로 다른 신호이다.In an exemplary embodiment, each of the first output signal and the second output signal corresponds to one of an in-phase signal and a quadrature signal, and the first output signal and the second output signal are different signals. am.

예시적인 실시 예에서, 상기 RC 회로는 제2 차동 입력 신호를 더 입력 받도록 구성되고, 상기 RC 회로는 입력된 상기 제2 차동 입력 신호에 기초하여, 제3 및 제4 출력 신호들을 더 출력하고, 그리고 상기 제2 차동 입력 신호는 상기 제1 차동 입력 신호와 다른 신호이다.In an exemplary embodiment, the RC circuit is configured to further receive a second differential input signal, and the RC circuit further outputs third and fourth output signals based on the input second differential input signal, And the second differential input signal is a different signal from the first differential input signal.

예시적인 실시 예에서, 상기 제3 출력 신호 및 상기 제4 출력 신호 각각은 동 위상 신호 및 직교 위상 신호 중 하나의 신호에 해당하고, 그리고 상기 제3 출력 신호 및 상기 제4 출력 신호는 서로 다른 신호이다.In an exemplary embodiment, each of the third output signal and the fourth output signal corresponds to one of an in-phase signal and a quadrature signal, and the third output signal and the fourth output signal are different signals. am.

예시적인 실시 예에서, 상기 벡터 합 위상 천이 회로는, 일단에 인가되는 상기 가변된 DC 전류들, 및 게이트에 인가되는 상기 제2 차동 입력 신호, 및 상기 제3 및 제4 출력 신호들에 기초하여 상기 출력 단자와는 다른 출력 단자에 연결된 타단으로 출력되는 제2 복수의 출력 전류들을 각각 가변하는 제2 가변 트랜지스터를 더 포함한다.In an exemplary embodiment, the vector sum phase shift circuit is based on the varied DC currents applied to one end, the second differential input signal applied to the gate, and the third and fourth output signals. It further includes a second variable transistor that varies the second plurality of output currents output to the other terminal connected to an output terminal different from the output terminal.

예시적인 실시 예에서, 상기 벡터 합 위상 천이 회로는, 상기 가변된 제2 복수의 출력 전류들은 상기 가변된 제2 복수의 출력 전류들이 출력되는 상기 다른 출력 단자에서 벡터 합 된다.In an exemplary embodiment, in the vector sum phase shift circuit, the varied second plurality of output currents are vector summed at the other output terminal where the varied second plurality of output currents are output.

본 발명의 실시 예에 따른 위상 천이기는, 입력된 차동 입력 신호들에 기초하여, 출력 신호들을 출력하는 RC 회로, 그리고 벡터 합 위상 천이 회로를 포함하되, 상기 벡터 합 위상 천이 회로는, DC 전류들을 생성하는 복수의 DC 전류 소스들, 입력된 디지털 입력 신호를 아날로그 신호로 출력하여 생성된 DC 전류들을 가변하는 복수의 컨버터들, 상기 가변된 DC 전류들 각각을 복수 개의 출력 단자들 중 제1 출력 단자에 출력하기 위한 복수의 제1 스위치들, 및 각각의 일단에 인가되는 상기 가변된 DC 전류들, 및 각각의 게이트에 인가되는 상기 차동 입력 신호들 및 상기 출력 신호들에 기초하여, 상기 복수의 제1 스위치들에 의해 상기 제1 출력 단자에 연결된 각각의 타단으로 출력되는 복수의 출력 전류들을 가변하는 복수의 가변 트랜지스터들을 포함하고, 그리고 상기 가변된 복수의 출력 전류들은 상기 가변된 복수의 출력 전류들이 출력되는 상기 제1 출력 단자에서 벡터 합 된다.The phase shifter according to an embodiment of the present invention includes an RC circuit that outputs output signals based on input differential input signals, and a vector sum phase shift circuit, wherein the vector sum phase shift circuit generates DC currents. A plurality of DC current sources that generate a plurality of DC current sources, a plurality of converters that change the DC currents generated by outputting the input digital input signal as an analog signal, and each of the changed DC currents is connected to a first output terminal among a plurality of output terminals. Based on the varied DC currents applied to each end of a plurality of first switches for output to each end, and the differential input signals and the output signals applied to each gate, the plurality of first switches 1 comprising a plurality of variable transistors that vary a plurality of output currents output to respective other terminals connected to the first output terminal by switches, and the plurality of variable output currents are the plurality of variable output currents. The vector sum is output from the first output terminal.

예시적인 실시 예에서, 상기 복수의 가변 트랜지스터들은 둘 이상의 전계효과 트랜지스터들을 포함하고, 상기 둘 이상의 전계효과 트랜지스터들은 n채널 타입인 MOSFET, p채널 타입인 MOSFET, 또는 HEMT 중 적어도 하나이다.In an exemplary embodiment, the plurality of variable transistors include two or more field effect transistors, and the two or more field effect transistors are at least one of an n-channel type MOSFET, a p-channel type MOSFET, or a HEMT.

예시적인 실시 예에서, 상기 RC 회로에 입력되는 상기 차동 입력 신호들 각각은 동 위상 신호 및 직교 위상 신호로 분리되어 출력되고, 그리고 상기 차동 입력 신호들 각각은 서로 다른 신호들이다.In an exemplary embodiment, each of the differential input signals input to the RC circuit is output separately into an in-phase signal and a quadrature signal, and each of the differential input signals is a different signal.

예시적인 실시 예에서, 상기 차동 입력 신호들에서 분리되어 출력된 동 위상 신호들은 서로 다른 위상을 갖고, 그리고 상기 차동 입력 신호들에서 분리되어 출력된 직교 위상 신호들은 서로 다른 위상을 갖는다.In an exemplary embodiment, in-phase signals output separately from the differential input signals have different phases, and quadrature signals output separately from the differential input signals have different phases.

예시적인 실시 예에서, 상기 벡터 합 위상 천이 회로는, 상기 복수의 제1 스위치들이 게이트 전압이 인가되도록 스위칭되는 경우, 게이트들을 통해 상기 게이트 전압이 인가되어 턴-온되는 복수의 제1 스위칭 트랜지스터들을 더 포함한다.In an exemplary embodiment, the vector sum phase shift circuit includes a plurality of first switching transistors that are turned on by applying the gate voltage through gates when the plurality of first switches are switched such that the gate voltage is applied. Includes more.

예시적인 실시 예에서, 상기 복수의 스위칭 트랜지스터들은 둘 이상의 전계효과 트랜지스터들을 포함하고, 상기 둘 이상의 전계효과 트랜지스터들은 n채널 타입인 MOSFET, p채널 타입인 MOSFET, 또는 HEMT 중 적어도 하나이다.In an exemplary embodiment, the plurality of switching transistors include two or more field effect transistors, and the two or more field effect transistors are at least one of an n-channel type MOSFET, a p-channel type MOSFET, or a HEMT.

예시적인 실시 예에서, 상기 벡터 합 위상 천이 회로는, 상기 가변된 DC 전류들 각각을 상기 복수 개의 출력 단자들 중 상기 제1 출력 단자와는 다른 제2 출력 단자에 출력하기 위한 복수의 제2 스위치들을 더 포함한다.In an exemplary embodiment, the vector sum phase shift circuit includes a plurality of second switches for outputting each of the varied DC currents to a second output terminal different from the first output terminal among the plurality of output terminals. Includes more.

예시적인 실시 예에서, 상기 벡터 합 위상 천이 회로는, 상기 복수의 제2 스위치들이 게이트 전압이 인가되도록 스위칭되는 경우, 게이트들을 통해 상기 게이트 전압이 인가되어 턴-온되는 복수의 제2 스위칭 트랜지스터들을 더 포함한다.In an exemplary embodiment, the vector sum phase shift circuit includes a plurality of second switching transistors that are turned on by applying the gate voltage through gates when the plurality of second switches are switched such that the gate voltage is applied. Includes more.

본 발명의 실시 예에 따르면, 페이스-갭(PHASE-GAP) 영역에서도 원하는 출력 벡터 위상을 얻을 수 있는 360도 위상을 제어하는 위상 천이기가 제공된다.According to an embodiment of the present invention, a phase shifter that controls a 360-degree phase capable of obtaining a desired output vector phase even in a PHASE-GAP region is provided.

도 1은 차동 입력 신호들을 동 위상 신호들과 직교 위상 신호들로 분리하기 위한 RC 직렬 연결 회로들을 도시한 도면이다.
도 2는 제1 실시 예에 따른 위상 천이기의 벡터 합(VECTOR SUM) 회로를 도시한 도면이다.
도 3은 도 2의 벡터 합 회로의 개념도를 도시한 도면이다.
도 4는 도 2의 벡터 합 회로에 입출력되는 신호들 각각의 크기 및 위상을 나타낸 복소 평면도이다.
도 5a는 도 2의 벡터 합 회로에서 페이스-갭(PHASE-GAP) 영역들이 발생하는 원인을 설명하는 세부 회로를 도시한 도면이다.
도 5b는 도 2의 벡터 합 회로(200)가 도 5a의 세부 회로를 포함할 때 페이스-갭 영역이 생기는 것을 보여주는 그래프이다.
도 6은 도 5b의 페이스-갭 영역을 사분 면에 적용한 결과를 보여주는 도면이다.
도 7은 본 발명의 제2 실시 예에 따른 위상 천이기의 벡터 합 회로를 도시한 도면이다.
도 8은 도 7의 벡터 합 회로의 개념도를 도시한 도면이다.
도 9는 도 7의 벡터 합 회로의 페이스-갭 영역에서 위상 제어가 가능한 것을 나타내는 도면이다.
도 10은 도 9의 페이스-갭 영역에서의 위상 제어를 전체 사분 면에 적용한 결과를 보여주는 도면이다.1 is a diagram showing RC series connection circuits for separating differential input signals into in-phase signals and quadrature signals.
FIG. 2 is a diagram illustrating a vector sum circuit of a phase shifter according to the first embodiment.
FIG. 3 is a conceptual diagram of the vector sum circuit of FIG. 2.
FIG. 4 is a complex plan view showing the magnitude and phase of each signal input and output to the vector sum circuit of FIG. 2.
FIG. 5A is a detailed circuit diagram explaining the cause of PHASE-GAP areas in the vector sum circuit of FIG. 2.
FIG. 5B is a graph showing the creation of a face-gap area when the vector sum circuit 200 of FIG. 2 includes the detailed circuit of FIG. 5A.
Figure 6 is a diagram showing the result of applying the face-gap area of Figure 5b to a quadrant.
Figure 7 is a diagram showing a vector sum circuit of a phase shifter according to a second embodiment of the present invention.
FIG. 8 is a conceptual diagram of the vector sum circuit of FIG. 7.
FIG. 9 is a diagram showing that phase control is possible in the face-gap region of the vector sum circuit of FIG. 7.
FIG. 10 is a diagram showing the results of applying phase control in the face-gap area of FIG. 9 to all quadrants.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.Hereinafter, embodiments of the present invention will be described clearly and in detail so that a person skilled in the art can easily practice the present invention.

360도 위상을 제어하는 위상 천이기를 구현하는 벡터 합(VECTOR SUM) 회로의 일 구성요소인 복수의 트랜지스터들은 둘 이상의 전계효과 트랜지스터일 수 있으며, 둘 이상의 전계효과 트랜지스터는 n채널 타입인 MOSFET, p채널 타입인 MOSFET, 또는 HEMT 중 하나일 수 있다. 이하에서, 트랜지스터는 전계효과 트랜지스터(FET)로 설명되지만, 본 발명의 기술 사상은 FET로 한정되지 않는다.A plurality of transistors that are components of a vector sum circuit that implements a phase shifter that controls the 360-degree phase may be two or more field effect transistors, and the two or more field effect transistors may be an n-channel type MOSFET or a p-channel type. It can be either type MOSFET, or HEMT. Hereinafter, the transistor is described as a field effect transistor (FET), but the technical idea of the present invention is not limited to the FET.

이하에서, 동 위상 신호는 신호에 해당하는 전류 및 전압의 위상차가 0도인 신호인 것을 의미하며, 직교 위상 신호는 신호에 해당하는 전류 및 전압의 위상차가 90도인 신호인 것을 의미한다. 전류의 위상이 전압의 위상보다 90도 앞서면 위상 선행(phase-lead)이라고 하고, 전압의 위상이 전류의 위상보다 90도 앞서면 위상 지연(phase-lag)이라고 한다.Hereinafter, an in-phase signal means a signal in which the phase difference between the current and voltage corresponding to the signal is 0 degrees, and a quadrature signal means a signal in which the phase difference in the current and voltage corresponding to the signal is 90 degrees. If the current phase is 90 degrees ahead of the voltage phase, it is called phase-lead, and if the voltage phase is 90 degrees ahead of the current phase, it is called phase-lag.

도 1은 차동 입력 신호들(In+, In-)을 동 위상 신호들(I+, I-)과 직교 위상 신호들(Q+, Q-)로 분리하기 위한 RC 직렬 연결 회로들을 도시한 도면이다. RC 직렬 연결 회로는 RC 다중 위상(POLY-PHASE) 필터를 구현할 수 있다.Figure 1 is a diagram showing RC series connection circuits for separating differential input signals (In+, In-) into in-phase signals (I+, I-) and quadrature signals (Q+, Q-). The RC series connection circuit can implement an RC multi-phase (POLY-PHASE) filter.

도 1을 참조하면, 차동 입력 신호들(In+, In-)은 제1 차동 입력 신호(In+) 및 제2 차동 입력 신호(In-)를 포함할 수 있다. 복수 개의 RC 다중 위상 필터는 제1 차동 입력 신호(In+) 및 제2 차동 입력 신호(In-)를 입력 받아, 제1 차동 입력 신호(In+)를 제1 동 위상 신호(I+) 및 제1 직교 위상 신호(Q+)로, 그리고 제2 차동 입력 신호(In-)를 제2 동 위상 신호(I-) 및 제2 직교 위상 신호(Q-)로 분리하여 출력할 수 있다. RC 다중 위상 필터는 위상 지연(또는 위상 선행) 특성을 이용하여 특정 주파수에서 출력 신호들을 분리하여 출력할 수 있다.Referring to FIG. 1, the differential input signals (In+, In-) may include a first differential input signal (In+) and a second differential input signal (In-). A plurality of RC multi-phase filters receive the first differential input signal (In+) and the second differential input signal (In-), and transform the first differential input signal (In+) into the first in-phase signal (I+) and the first quadrature. It can be output as a phase signal (Q+), and the second differential input signal (In-) can be separated into a second in-phase signal (I-) and a second quadrature signal (Q-). The RC multi-phase filter can separate and output output signals at specific frequencies using phase delay (or phase advance) characteristics.

예를 들어, 제1 차동 입력 신호(In+)는 제1 동 위상 신호(I+)인 제1 출력 신호(I+)와 제1 직교 위상 신호(Q+)인 제2 출력 신호(Q+)로 분리될 수 있다. 예를 들어, 제2 차동 입력 신호(In-)는 제2 동 위상 신호(I-)인 제3 출력 신호(I-)와 제2 직교 위상 신호(Q-)인 제4 출력 신호(Q-)로 분리될 수 있다. 제2 동 위상 신호(I-)는 제1 동 위상 신호(I+)의 반전된 신호일 수 있다. 제2 직교 위상 신호(Q-)는 제1 직교 위상 신호(Q+)의 반전된 신호일 수 있다.For example, the first differential input signal (In+) can be separated into a first output signal (I+), which is the first in-phase signal (I+), and a second output signal (Q+), which is the first quadrature signal (Q+). there is. For example, the second differential input signal (In-) is the third output signal (I-), which is the second in-phase signal (I-), and the fourth output signal (Q-), which is the second quadrature signal (Q-). ) can be separated. The second in-phase signal (I-) may be an inverted signal of the first in-phase signal (I+). The second quadrature signal (Q-) may be an inverted signal of the first quadrature signal (Q+).

도 2는 제1 실시 예에 따른 위상 천이기(200)의 벡터 합(VECTOR SUM) 회로를 도시한 도면이다. 도 2의 벡터 합 회로는 CMOS(Complementary Metal Oxide Semiconductor) 반도체 회로로 구현될 수 있다.FIG. 2 is a diagram illustrating a vector sum circuit of the phase shifter 200 according to the first embodiment. The vector sum circuit of FIG. 2 may be implemented as a Complementary Metal Oxide Semiconductor (CMOS) semiconductor circuit.

도 2를 참조하면, 벡터 합 회로는 동 위상 신호 경로(I-path) 회로(210), 직교 위상 신호 경로(Q-path) 회로(220), 그리고 제1 및 제2 인덕터들(Lp 및 Ln), 및 제1 및 제2 출력 단자들(Out+, Out-)을 포함하는 출력 회로(230)를 포함할 수 있다. 동 위상 신호 경로 회로(210)는 제1 복수의 트랜지스터들(M1i 내지 M6i), 제1 컨버터(DACi), 제1 DC 전류 소스(Ii), 그리고 제1 및 제2 스위치들(S1_A, S1_B)을 포함할 수 있다. 직교 위상 신호 경로 회로(220)는 제2 복수의 트랜지스터들(M1q 내지 M6q), 제 2 컨버터(DACq), 제2 DC 전류 소스(Iq), 그리고 제3 및 제4 스위치들(S2_A, S2_B)을 포함할 수 있다.Referring to FIG. 2, the vector sum circuit includes an in-phase signal path (I-path) circuit 210, a quadrature signal path (Q-path) circuit 220, and first and second inductors (Lp and Ln). ), and an output circuit 230 including first and second output terminals (Out+, Out-). The in-phase signal path circuit 210 includes a first plurality of transistors (M1i to M6i), a first converter (DACi), a first DC current source (Ii), and first and second switches (S1_A, S1_B). may include. The quadrature signal path circuit 220 includes a second plurality of transistors (M1q to M6q), a second converter (DACq), a second DC current source (Iq), and third and fourth switches (S2_A, S2_B). may include.

제1 복수의 트랜지스터들(M1i 내지 M6i)은 제1 가변 트랜지스터들(M1i 내지 M4i) 및 제1 스위칭 트랜지스터들(M5i 및 M6i)을 포함할 수 있다. 제1 가변 트랜지스터들(M1i 내지 M4i)은 각각의 소스-드레인 경로를 통하여 출력 회로(230)의 제1 및 제2 출력 단자들(Out+, Out-)에 출력되는, 제1 출력 신호(I+) 및 제3 출력 신호(I-)에 각각 대응하는 제1 및 제3 출력 전류들의 양을 가변할 수 있다. The first plurality of transistors M1i to M6i may include first variable transistors M1i to M4i and first switching transistors M5i and M6i. The first variable transistors (M1i to M4i) produce a first output signal (I+) that is output to the first and second output terminals (Out+, Out-) of the output circuit 230 through each source-drain path. and the amounts of the first and third output currents respectively corresponding to the third output signal (I-) can be varied.

제1 스위칭 트랜지스터들(M5i 및 M6i)은 제1 출력 전류 및 제3 출력 전류들 각각을 제1 및 제2 출력 단자들(Out+, Out-)에 출력하거나, 또는 제2 및 제1 출력 단자들(Out-, Out+)에 출력할 수 있다. 제1 스위칭 트랜지스터들(M5i 및 M6i)에 대한 자세한 설명은 후술한다.The first switching transistors (M5i and M6i) output the first and third output currents to the first and second output terminals (Out+ and Out-), respectively, or to the second and first output terminals. It can be output to (Out-, Out+). A detailed description of the first switching transistors (M5i and M6i) will be described later.

제1 컨버터(DACi)는 제1 디지털 입력 신호(Wi)를 제1 아날로그 신호로 변환하여 제1 DC 전류 소스(Ii)의 DC 전류량을 가변할 수 있다. 가변된 DC 전류는 제1 가변 트랜지스터들(M1i 내지 M4i) 각각의 트랜스컨덕턴스(gm)를 가변하여 제1 및 제2 출력 단자들(Out+, Out-)로 출력되는 출력 전류량을 가변할 수 있다.The first converter DACi may change the amount of DC current of the first DC current source Ii by converting the first digital input signal Wi into a first analog signal. The varied DC current may vary the amount of output current output to the first and second output terminals (Out+, Out-) by varying the transconductance (gm) of each of the first variable transistors (M1i to M4i).

제2 복수의 트랜지스터들(M1q 내지 M6q)은 제2 가변 트랜지스터들(M1q 내지 M4q) 및 제2 스위칭 트랜지스터들(M5q 및 M6q)을 포함할 수 있다. 제1 가변 트랜지스터들(M1q 내지 M4q)은 각각의 소스-드레인 경로를 통하여 출력 회로(230)의 제1 및 제2 출력 단자들(Out+, Out-)에 출력되는, 제2 출력 신호(Q+) 및 제4 출력 신호(Q-)에 각각 대응하는 제2 및 제4 출력 전류들의 양을 가변할 수 있다.The second plurality of transistors M1q to M6q may include second variable transistors M1q to M4q and second switching transistors M5q and M6q. The first variable transistors (M1q to M4q) generate a second output signal (Q+) that is output to the first and second output terminals (Out+, Out-) of the output circuit 230 through each source-drain path. and the amounts of the second and fourth output currents respectively corresponding to the fourth output signal (Q-) can be varied.

제2 스위칭 트랜지스터들(M5q 및 M6q)은 제2 출력 전류 및 제4 출력 전류들 각각을 제1 및 제2 출력 단자들(Out+, Out-)에 출력하거나, 또는 제2 및 제1 출력 단자들(Out-, Out+)에 출력할 수 있다. 제1 내지 제4 출력 전류들의 양은 서로 다른 값을 가질 수 있다. 제2 스위칭 트랜지스터들(M5q 및 M6q)에 대한 자세한 설명은 후술한다.The second switching transistors (M5q and M6q) output the second and fourth output currents to the first and second output terminals (Out+ and Out-), respectively, or to the second and first output terminals. It can be output to (Out-, Out+). The amounts of the first to fourth output currents may have different values. A detailed description of the second switching transistors (M5q and M6q) will be described later.

제2 컨버터(DACq)는 제2 디지털 입력 신호(Wq)를 제2 아날로그 신호로 변환하여 제2 DC 전류 소스(Iq)의 DC 전류량을 가변할 수 있다. 가변된 DC 전류는 제2 가변 트랜지스터들(M1q 내지 M4q) 각각의 트랜스컨덕턴스(gm)를 가변하여 제1 및 제2 출력 단자들(Out+, Out-)로 출력되는 출력 전류량을 가변할 수 있다.The second converter (DACq) may change the amount of DC current of the second DC current source (Iq) by converting the second digital input signal (Wq) into a second analog signal. The varied DC current may vary the amount of output current output to the first and second output terminals (Out+, Out-) by varying the transconductance (gm) of each of the second variable transistors (M1q to M4q).

도 3은 도 2의 벡터 합 회로의 개념도를 도시한 도면이다. 도 2 및 도 3을 참조하면, 제1 입력 제어 신호(S1)는 제1 스위칭 트랜지스터들(M5i 및 M6i) 각각이 턴-온 또는 턴-오프 되도록 0 또는 1의 값을 갖는 디지털 신호일 수 있다.FIG. 3 is a conceptual diagram of the vector sum circuit of FIG. 2. Referring to FIGS. 2 and 3 , the first input control signal S1 may be a digital signal having a value of 0 or 1 so that the first switching transistors M5i and M6i are turned on or off, respectively.

제1 입력 제어 신호(S1)가 0의 값을 갖는 경우 제1 스위치(S1_A)는 제1 스위칭 트랜지스터들(M5i 및 M6i) 중 트랜지스터(M5i)를 턴-온하도록 스위칭될 수 있고, 제2 스위치(S1_B)는 제1 스위칭 트랜지스터들(M5i 및 M6i) 중 트랜지스터(M6i)를 턴-오프하도록 스위칭될 수 있다.When the first input control signal S1 has a value of 0, the first switch S1_A may be switched to turn on the transistor M5i among the first switching transistors M5i and M6i, and the second switch (S1_B) may be switched to turn off the transistor (M6i) among the first switching transistors (M5i and M6i).

제1 입력 제어 신호(S1)가 1의 값을 갖는 경우 제1 스위치(S1_A)는 제1 스위칭 트랜지스터들(M5i 및 M6i) 중 트랜지스터(M5i)를 턴-오프하도록 스위칭될 있고, 제2 스위치(S1_B)는 제1 스위칭 트랜지스터들(M5i 및 M6i) 중 트랜지스터(M6i)를 턴-온하도록 스위칭될 수 있다.When the first input control signal S1 has a value of 1, the first switch S1_A is switched to turn off the transistor M5i among the first switching transistors M5i and M6i, and the second switch ( S1_B) may be switched to turn on the transistor M6i among the first switching transistors M5i and M6i.

마찬가지로, 제2 입력 제어 신호(S2)도 제2 스위칭 트랜지스터들(M5q 및 M6q) 각각이 턴-온 또는 턴-오프 되도록 0 또는 1의 값을 갖는 디지털 신호일 수 있다.Likewise, the second input control signal S2 may be a digital signal having a value of 0 or 1 so that each of the second switching transistors M5q and M6q turns on or off.

예를 들어, 제2 입력 신호(S2)가 0의 값을 갖는 경우 제3 스위치(S2_A)는 제2 스위칭 트랜지스터들(M5q 및 M6q) 중 트랜지스터(M5q)를 턴-온하도록 스위칭될 수 있고, 제4 스위치(S2_B)는 제2 스위칭 트랜지스터들(M5q 및 M6q) 중 트랜지스터(M6q)를 턴-오프하도록 스위칭될 수 있다.For example, when the second input signal S2 has a value of 0, the third switch S2_A may be switched to turn on the transistor M5q among the second switching transistors M5q and M6q, The fourth switch S2_B may be switched to turn off the transistor M6q among the second switching transistors M5q and M6q.

제2 입력 신호(S2)가 1의 값을 갖는 경우 제3 스위치(S2_A)는 제2 스위칭 트랜지스터들(M5q 및 M6q) 중 트랜지스터(M5q)를 턴-오프하도록 스위칭될 있고, 제4 스위치(S2_B)는 제2 스위칭 트랜지스터들(M5q 및 M6q) 중 트랜지스터(M6q)를 턴-온하도록 스위칭될 수 있다.When the second input signal S2 has a value of 1, the third switch S2_A is switched to turn off the transistor M5q among the second switching transistors M5q and M6q, and the fourth switch S2_B ) may be switched to turn on the transistor M6q among the second switching transistors M5q and M6q.

제1 입력 신호(S1) 및 제2 입력 신호(S2)의 값이 모두 0인 경우, 제1 출력 신호(I+) 및 제2 출력 신호(Q+)에 각각 대응하는 제1 및 제2 출력 전류들이 제1 디지털 입력 신호(Wi) 및 제2 디지털 입력 신호(Wq)에 의해 각각 가변되어 제1 출력 단자(Out+)에서 선택적으로 합해질 수 있다.When the values of the first input signal (S1) and the second input signal (S2) are both 0, the first and second output currents corresponding to the first output signal (I+) and the second output signal (Q+), respectively, are Each can be varied by the first digital input signal (Wi) and the second digital input signal (Wq) and selectively summed at the first output terminal (Out+).

제3 출력 신호(I-) 및 제4 출력 신호(Q-)에 각각 대응하는 제3 및 제4 출력 전류들이 제1 디지털 입력 신호(Wi) 및 제2 디지털 입력 신호(Wq)에 의해 각각 가변되어 제2 출력 단자(Out-)에서 선택적으로 합해질 수 있다.The third and fourth output currents corresponding to the third output signal (I-) and the fourth output signal (Q-), respectively, are varied by the first digital input signal (Wi) and the second digital input signal (Wq), respectively. and can be selectively summed at the second output terminal (Out-).

제1 입력 신호(S1)의 값이 0이고, 제2 입력 신호(S2)의 값이 1인 경우, 제1 출력 신호(I+) 및 제4 출력 신호(Q-)에 각각 대응하는 제1 및 제4 출력 전류들이 제1 디지털 입력 신호(Wi) 및 제2 디지털 입력 신호(Wq)에 의해 각각 가변되어 제1 출력 단자(Out+)에서 선택적으로 합해질 수 있다.When the value of the first input signal (S1) is 0 and the value of the second input signal (S2) is 1, the first and fourth output signals (I+) and the fourth output signal (Q-) respectively correspond to The fourth output currents may be varied by the first digital input signal Wi and the second digital input signal Wq, respectively, and may be selectively summed at the first output terminal Out+.

제3 출력 신호(I-) 및 제2 출력 신호(Q+)에 각각 대응하는 제3 및 제2 출력 전류들이 제1 디지털 입력 신호(Wi) 및 제2 디지털 입력 신호(Wq)에 의해 각각 가변되어 제2 출력 단자(Out-)에서 선택적으로 합해질 수 있다.The third and second output currents respectively corresponding to the third output signal (I-) and the second output signal (Q+) are varied by the first digital input signal (Wi) and the second digital input signal (Wq), respectively. It can be selectively summed at the second output terminal (Out-).

제1 입력 신호(S1)의 값이 1이고, 제2 입력 신호(S2)의 값이 0인 경우, 제3 출력 신호(I-) 및 제2 출력 신호(Q+)에 각각 대응하는 제3 및 제2 출력 전류들이 제1 디지털 입력 신호(Wi) 및 제2 디지털 입력 신호(Wq)에 의해 각각 가변되어 제1 출력 단자(Out+)에서 선택적으로 합해질 수 있다.When the value of the first input signal (S1) is 1 and the value of the second input signal (S2) is 0, the third and third output signals corresponding to the third output signal (I-) and the second output signal (Q+), respectively The second output currents may be varied by the first digital input signal Wi and the second digital input signal Wq, respectively, and may be selectively summed at the first output terminal Out+.

제1 출력 신호(I+) 및 제4 출력 신호(Q-)에 각각 대응하는 제1 및 제4 출력 전류들이 제1 디지털 입력 신호(Wi) 및 제2 디지털 입력 신호(Wq)에 의해 각각 가변되어 제2 출력 단자(Out-)에서 선택적으로 합해질 수 있다.The first and fourth output currents corresponding to the first output signal (I+) and the fourth output signal (Q-), respectively, are varied by the first digital input signal (Wi) and the second digital input signal (Wq), respectively. It can be selectively summed at the second output terminal (Out-).

제1 입력 신호(S1) 및 제2 입력 신호(S2)의 값이 모두 1인 경우, 제3 출력 신호(I-) 및 제4 출력 신호(Q-)에 각각 대응하는 제3 및 제4 출력 전류들이 제1 디지털 입력 신호(Wi) 및 제2 디지털 입력 신호(Wq)에 의해 각각 가변되어 제1 출력 단자(Out+)에서 선택적으로 합해질 수 있다.When the values of the first input signal (S1) and the second input signal (S2) are both 1, the third and fourth outputs respectively correspond to the third output signal (I-) and the fourth output signal (Q-) Currents may be varied by the first digital input signal (Wi) and the second digital input signal (Wq) respectively and selectively summed at the first output terminal (Out+).

제1 출력 신호(I+) 및 제2 출력 신호(Q+)에 각각 대응하는 제1 및 제2 출력 전류들이 제1 디지털 입력 신호(Wi) 및 제2 디지털 입력 신호(Wq)에 의해 각각 가변되어 제2 출력 단자(Out-)에서 선택적으로 합해질 수 있다.The first and second output currents respectively corresponding to the first output signal (I+) and the second output signal (Q+) are varied by the first digital input signal (Wi) and the second digital input signal (Wq), respectively. 2 can be selectively summed at the output terminal (Out-).

도 4는 도 2의 벡터 합 회로에 입출력되는 신호들 각각의 크기 및 위상을 나타낸 복소 평면도이다. 도 4에서, 가로축은 양의 방향으로 제1 출력 신호(I+)를 나타내고, 음의 방향으로 제3 출력 신호(I-)를 나타낼 수 있다. 세로축은 양의 방향으로 제2 출력 신호(Q+)를 나타내고, 음의 방향으로 제4 출력 신호(Q-)를 나타낼 수 있다.FIG. 4 is a complex plan view showing the magnitude and phase of each signal input and output to the vector sum circuit of FIG. 2. In FIG. 4 , the horizontal axis may represent a first output signal (I+) in a positive direction and a third output signal (I-) in a negative direction. The vertical axis may represent the second output signal (Q+) in the positive direction and the fourth output signal (Q-) in the negative direction.

도 2 내지 도 4를 참조하면, 제1 출력 전류 벡터(wi)는 제1 입력 신호(S1) 값이 0인 경우, 제1 출력 신호(I+)에 대응하는 제1 출력 전류가 제1 디지털 입력 신호(Wi)에 의해 가변되어 제1 출력 단자(Out+)에 출력되는 전류일 수 있다.Referring to FIGS. 2 to 4, the first output current vector (wi) is such that when the value of the first input signal (S1) is 0, the first output current corresponding to the first output signal (I+) is the first digital input. It may be a current that is varied by the signal Wi and output to the first output terminal (Out+).

제2 출력 전류 벡터(wq)는 제2 입력 신호(S2) 값이 0인 경우, 제2 출력 신호(Q+)에 대응하는 제2 출력 전류가 제2 디지털 입력 신호(Wq)에 의해 가변되어 제1 출력 단자(Out+)에 출력되는 전류일 수 있다. 제1 벡터 합 출력 전류(out+)는 제1 출력 단자(Out+)에 출력되는 제1 출력 전류 벡터(wi) 및 제2 출력 전류 벡터(wq)의 벡터 합일 수 있다. The second output current vector (wq) is such that when the value of the second input signal (S2) is 0, the second output current corresponding to the second output signal (Q+) is varied by the second digital input signal (Wq). 1 This may be the current output to the output terminal (Out+). The first vector sum output current (out+) may be the vector sum of the first output current vector (wi) and the second output current vector (wq) output to the first output terminal (Out+).

도 4에서는 제1 입력 신호(S1) 및 제2 입력 신호(S2)의 값이 모두 0인 경우에 제1 출력 단자(Out+)에서 생성되는 제1 벡터 합 출력 전류(out+)에 대해서만 도시하고 있지만, 제1 입력 신호(S1) 및 제2 입력 신호(S2) 값이 달라짐에 따라 사분 면 전체(I 내지 IV)에서 출력 벡터 위상이 그려질 수 있다.In FIG. 4, only the first vector sum output current (out+) generated at the first output terminal (Out+) is shown when the values of both the first input signal (S1) and the second input signal (S2) are 0. , as the values of the first input signal (S1) and the second input signal (S2) change, the output vector phase can be drawn in all quadrants (I to IV).

도 5a는 도 2의 벡터 합 회로에서 페이스-갭(PHASE-GAP) 영역들이 발생하는 원인을 설명하는 세부 회로(50)를 도시한 도면이다. 예시적으로 도 5a에서는 제2 가변 트랜지스터들(M1q 내지 M4q) 중 트랜지스터(M1q)에 대한 내부 커패시턴스(Cgd)만이 도시되어 있지만, 나머지 가변 트랜지스터들(M1i 내지 M4i, 및 M2q 내지 M4q)도 내부 커패시턴스(미도시)를 포함할 수 있다. 또한, 도시되지 않았지만 세부 회로(50)에는 반도체 기판 자체의 기판 커플링(Substrate Coupling) 현상이 있을 수 있다.FIG. 5A is a diagram illustrating a detailed circuit 50 explaining the cause of PHASE-GAP areas in the vector sum circuit of FIG. 2. For example, in FIG. 5A, only the internal capacitance (Cgd) for the transistor (M1q) among the second variable transistors (M1q to M4q) is shown, but the remaining variable transistors (M1i to M4i, and M2q to M4q) also have internal capacitance. (not shown) may be included. Additionally, although not shown, there may be substrate coupling of the semiconductor substrate itself in the detailed circuit 50.

도 5b는 도 2의 벡터 합 회로(200)가 도 5a의 세부 회로(50)를 포함할 때 페이스-갭 영역이 생기는 것을 보여주는 그래프이다.FIG. 5B is a graph showing the creation of a face-gap area when the vector sum circuit 200 of FIG. 2 includes the detailed circuit 50 of FIG. 5A.

도 2, 도 5a, 및 도 5b를 참조하면, 벡터 P0는 직교 위상 신호 경로 회로(220)에서 제2 출력 신호(Q+)에 대응하는 제2 출력 전류가 제2 디지털 입력 신호(Wq)에 의해 전류량이 0이 될 때 나타날 수 있는 출력 벡터일 수 있다.2, 5A, and 5B, the vector P0 is the second output current corresponding to the second output signal (Q+) in the quadrature signal path circuit 220 by the second digital input signal (Wq). This may be an output vector that appears when the amount of current becomes 0.

하지만, 직교 위상 신호 경로 회로(220)에는 직교 위상 신호 경로 회로(220)가 출력하는 제2 출력 전류량이 0인 경우라도 트랜지스터(M1q)의 내부 커패시턴스(Cgd) 또는 반도체 기판 자체의 기판 커플링에 의해 기생 직교 위상(AQ) 성분이 존재할 수 있다. 벡터 P1은 기생 직교 위상 성분과 벡터 P0을 벡터 합 하여 나타날 수 있다. 즉, 벡터 P0과 벡터 P1 사이에 출력 벡터 위상이 존재할 수 없는 영역인, 페이스-갭(PHASE-GAP) 영역(0.5 θgap)이 형성될 수 있다.However, in the quadrature signal path circuit 220, even when the second output current amount output by the quadrature signal path circuit 220 is 0, the internal capacitance (Cgd) of the transistor (M1q) or the substrate coupling of the semiconductor substrate itself Parasitic quadrature (AQ) components may exist. Vector P1 can be expressed as the vector sum of the parasitic orthogonal phase component and vector P0. That is, a PHASE-GAP area (0.5 θgap), which is an area in which the output vector phase cannot exist, may be formed between vector P0 and vector P1.

도 6은 도 5b의 페이스-갭 영역(0.5 θgap)을 사분 면에 적용한 결과를 보여주는 도면이다. 도 5b의 페이스-갭 영역(0.5 θgap)은 예시적인 것이고, 벡터 합 회로(200)는 전체 사분 면의 각각의 경계선들(I+, Q+, I-, 및 Q-)마다 경계선을 중심으로 각각 제1 내지 제4 페이스-갭 영역들(θGAP1 내지 θGAP4)을 형성할 수 있다.FIG. 6 is a diagram showing the results of applying the face-gap area (0.5 θgap) of FIG. 5B to a quadrant. The face-gap area (0.5 θgap) in FIG. 5B is an example, and the vector sum circuit 200 is configured to operate on the boundary line for each boundary line (I+, Q+, I-, and Q-) of the entire quadrant. First to fourth face-gap regions (θGAP1 to θGAP4) may be formed.

도 2, 도 5, 및 도 6을 참조하면, 제1 페이스-갭 영역(θGAP1, 가로축 양의 방향) 및 제3 PHASE-GAP 영역(θGAP3, 가로축 음의 방향)들은 직교 위상 신호 경로 회로(220)의 제2 가변 트랜지스터들(M1q 내지 M4q) 각각의 내부 커패시턴스 및 반도체 기판 자체의 기판 커플링 현상에 따라 형성될 수 있다.Referring to FIGS. 2, 5, and 6, the first phase-gap area (θGAP1, positive horizontal axis direction) and the third PHASE-GAP area (θGAP3, negative horizontal axis direction) are quadrature signal path circuits 220. ) may be formed according to the internal capacitance of each of the second variable transistors (M1q to M4q) and the substrate coupling phenomenon of the semiconductor substrate itself.

제2 페이스-갭 영역(θGAP2, 세로축 양의 방향) 및 제4 페이스-갭 영역(θGAP4, 세로축 음의 방향)들은 동 위상 신호 경로 회로(210)의 제1 가변 트랜지스터들(M1i 내지 M4i) 각각의 내부 커패시턴스 및 반도체 기판 자체의 기판 커플링 현상에 따라 형성될 수 있다.The second face-gap region (θGAP2, positive vertical direction) and the fourth face-gap region (θGAP4, negative vertical direction) are respectively connected to the first variable transistors (M1i to M4i) of the in-phase signal path circuit 210. It can be formed according to the internal capacitance and the substrate coupling phenomenon of the semiconductor substrate itself.

도 7은 본 발명의 제2 실시 예에 따른 위상 천이기(700)의 벡터 합 회로를 도시한 도면이다. 도 7의 벡터 합 회로는 도 2와 마찬가지로, CMOS 반도체 회로로 구현될 수 있다.FIG. 7 is a diagram illustrating a vector sum circuit of the phase shifter 700 according to the second embodiment of the present invention. Like FIG. 2, the vector sum circuit of FIG. 7 can be implemented with a CMOS semiconductor circuit.

도 7의 동 위상 신호 경로 회로(710) 및 직교 위상 신호 경로 회로(720)는 도 2의 동 위상 신호 경로 회로(210) 및 직교 위상 신호 경로 회로(220)에 대응한다. 도 7의 제1 및 제2 인덕터들(Lp 및 Ln), 그리고 제1 및 제2 출력 단자들(Out+, Out-)은 도 2의 제1 및 제2 인덕터들(Lp 및 Ln), 그리고 제1 및 제2 출력 단자들(Out+, Out-)과 동일한 기능을 수행한다. 따라서, 유사한 구성 요소들의 유사한 기능들에 대한 설명은 생략한다.The in-phase signal path circuit 710 and the quadrature signal path circuit 720 of FIG. 7 correspond to the in-phase signal path circuit 210 and the quadrature signal path circuit 220 of FIG. 2 . The first and second inductors (Lp and Ln) of FIG. 7, and the first and second output terminals (Out+, Out-) are the first and second inductors (Lp and Ln) of FIG. 2, and the first and second output terminals (Out+, Out-) of FIG. It performs the same function as the 1st and 2nd output terminals (Out+, Out-). Therefore, descriptions of similar functions of similar components are omitted.

도 7을 참조하면, 벡터 합 회로는 동 위상 신호 경로 회로(710), 직교 위상 신호 경로 회로(720), 제1 및 제2 인덕터들(Lp 및 Ln), 제1 및 제2 출력 단자들(Out+, Out-)을 포함하는 출력 회로(730), 그리고 차동 입력 신호 경로(In-path) 회로(740)를 포함할 수 있다.Referring to FIG. 7, the vector sum circuit includes an in-phase signal path circuit 710, a quadrature signal path circuit 720, first and second inductors (Lp and Ln), and first and second output terminals ( It may include an output circuit 730 including Out+, Out-), and a differential input signal path (In-path) circuit 740.

차동 입력 신호 경로 회로(740)는 제3 복수의 트랜지스터들(M1in 내지 M6in), 제3 컨버터(DACin), 제3 DC 전류 소스(Iin), 그리고 제5 및 제6 스위치들(S3_A, S3_B)을 포함할 수 있다. 차동 입력 신호 경로 회로(740)는 제1 차동 입력 신호(In+) 및 제2 차동 입력 신호(In-)에 각각 대응하는 제5 및 제6 출력 전류들을 생성할 수 있다.The differential input signal path circuit 740 includes a third plurality of transistors (M1in to M6in), a third converter (DACin), a third DC current source (Iin), and fifth and sixth switches (S3_A, S3_B). may include. The differential input signal path circuit 740 may generate fifth and sixth output currents corresponding to the first differential input signal (In+) and the second differential input signal (In-), respectively.

도 7의 제1 차동 입력 신호(In+) 및 제2 차동 입력 신호(In-)는 도 1의 RC 다중 위상 필터를 통해 제1 내지 제4 출력 신호들(I+, Q+, I-, Q-)로 분리되는 제1 차동 입력 신호(In+) 및 제2 차동 입력 신호(In-)와 각각 동일한 신호일 수 있다.The first differential input signal (In+) and the second differential input signal (In-) of FIG. 7 are connected to the first to fourth output signals (I+, Q+, I-, Q-) through the RC multi-phase filter of FIG. 1. It may be the same signal as the first differential input signal (In+) and the second differential input signal (In-), which are separated by .

제3 복수의 트랜지스터들(M1in 내지 M6in)은 제3 가변 트랜지스터들(M1in 내지 M4in) 및 제3 스위칭 트랜지스터들(M5in 및 M6in)을 포함할 수 있다. 제3 가변 트랜지스터들(M1in 내지 M4in)은 각각의 소스-드레인 경로를 통하여 출력 회로(730)의 제1 및 제2 출력 단자들(Out+, Out-)에 출력되는, 제1 차동 입력 신호(In+) 및 제2 차동 입력 신호(In-)에 각각 대응하는 제5 및 제6 출력 전류들의 양을 가변할 수 있다.The third plurality of transistors (M1in to M6in) may include third variable transistors (M1in to M4in) and third switching transistors (M5in and M6in). The third variable transistors (M1in to M4in) output a first differential input signal (In+) to the first and second output terminals (Out+, Out-) of the output circuit 730 through each source-drain path. ) and the amount of the fifth and sixth output currents respectively corresponding to the second differential input signal (In-) can be varied.

제3 스위칭 트랜지스터들(M5in 및 M6in)은 제5 및 제6 출력 전류들 각각을 제1 및 제2 출력 단자들(Out+, Out-)에 출력하거나, 또는 제2 및 제1 출력 단자들(Out-, Out+)에 출력할 수 있다.The third switching transistors (M5in and M6in) output the fifth and sixth output currents to the first and second output terminals (Out+, Out-), respectively, or to the second and first output terminals (Out -, Out+) can be output.

제1 내지 제6 출력 전류들의 양은 서로 다른 값을 가질 수 있다. 제3 스위칭 트랜지스터들(M5in 및 M6in)에 대한 자세한 설명은 후술한다.The amounts of the first to sixth output currents may have different values. A detailed description of the third switching transistors (M5in and M6in) will be described later.

제3 컨버터(DACin)는 제3 디지털 입력 신호(Win)를 제3 아날로그 신호로 변환하여 제3 DC 전류 소스(Iin)의 DC 전류량을 가변할 수 있다. 가변된 DC 전류는 제3 가변 트랜지스터들(M1in 내지 M4in) 각각의 트랜스컨덕턴스(gm)를 가변하여 제1 및 제2 출력 단자들(Out+, Out-)로 출력되는 출력 전류량을 가변할 수 있다.The third converter (DACin) may change the amount of DC current of the third DC current source (Iin) by converting the third digital input signal (Win) into a third analog signal. The varied DC current can vary the amount of output current output to the first and second output terminals (Out+ and Out-) by varying the transconductance (gm) of each of the third variable transistors (M1in to M4in).

도 8은 도 7의 벡터 합 회로의 개념도를 도시한 도면이다. 도 8의 제1 입력 신호(S1) 및 제2 입력 신호(S2)는 도 3의 제1 입력 신호(S1) 및 제2 입력 신호(S2)에 대응한다. 따라서 유사한 구성 요소들의 유사한 기능들에 대한 설명은 생략한다.FIG. 8 is a conceptual diagram of the vector sum circuit of FIG. 7. The first input signal (S1) and the second input signal (S2) in FIG. 8 correspond to the first input signal (S1) and the second input signal (S2) in FIG. 3. Therefore, descriptions of similar functions of similar components are omitted.

도 7 및 도 8을 참조하면, 제3 입력 제어 신호(S3)는 제3 스위칭 트랜지스터들(M5in 및 M6in) 각각이 턴-온 또는 턴-오프 되도록 0 또는 1의 값을 갖는 디지털 신호일 수 있다.Referring to FIGS. 7 and 8 , the third input control signal S3 may be a digital signal having a value of 0 or 1 so that the third switching transistors M5in and M6in are turned on or off, respectively.

제3 입력 신호(S3)가 0의 값을 갖는 경우 제5 스위치(S3_A)는 제3 스위칭 트랜지스터들(M5in 및 M6in) 중 트랜지스터(M5in)를 턴-온하도록 스위칭될 수 있고, 제6 스위치(S3_B)는 제3 스위칭 트랜지스터들(M5in 및 M6in) 중 트랜지스터(M6in)를 턴-오프하도록 스위칭될 수 있다.When the third input signal S3 has a value of 0, the fifth switch S3_A may be switched to turn on the transistor M5in among the third switching transistors M5in and M6in, and the sixth switch ( S3_B) may be switched to turn off the transistor M6in among the third switching transistors M5in and M6in.

제3 입력 신호(S3)가 1의 값을 갖는 경우 제5 스위치(S3_A)는 제3 스위칭 트랜지스터들(M5in 및 M6in) 중 트랜지스터(M5in)를 턴-오프하도록 스위칭될 수 있고, 제6 스위치(S3_B)는 제3 스위칭 트랜지스터들(M5in 및 M6in) 중 트랜지스터(M6in)를 턴-온하도록 스위칭될 수 있다.When the third input signal S3 has a value of 1, the fifth switch S3_A may be switched to turn off the transistor M5in among the third switching transistors M5in and M6in, and the sixth switch ( S3_B) may be switched to turn on the transistor M6in among the third switching transistors M5in and M6in.

제3 입력 제어 신호(S3)의 값이 0인 경우, 제1 차동 입력 신호(In+)에 대응하는 제5 출력 전류가 제3 디지털 입력 신호(Win)에 의해 가변되어 제1 출력 단자(Out+)에서 출력되는 동 위상 신호 경로 회로(710)의 출력 전류 및 직교 위상 신호 경로 회로(720)의 출력 전류와 제1 출력 단자(Out+)에서 선택적으로 합해질 수 있다.When the value of the third input control signal (S3) is 0, the fifth output current corresponding to the first differential input signal (In+) is varied by the third digital input signal (Win) to reach the first output terminal (Out+) The output current of the in-phase signal path circuit 710 and the output current of the quadrature signal path circuit 720 output from can be selectively combined at the first output terminal (Out+).

제3 입력 제어 신호(S3)의 값이 0인 경우, 제2 차동 입력 신호(In-)에 대응하는 제6 출력 전류가 제3 디지털 입력 신호(Win)에 의해 가변되어 제2 출력 단자(Out-)에서 출력되는 동 위상 신호 경로 회로(710)의 출력 전류 및 직교 위상 신호 경로 회로(720)의 출력 전류와 제2 출력 단자(Out-)에서 선택적으로 합해질 수 있다.When the value of the third input control signal (S3) is 0, the sixth output current corresponding to the second differential input signal (In-) is varied by the third digital input signal (Win) to reach the second output terminal (Out) -) can be selectively combined with the output current of the in-phase signal path circuit 710 and the output current of the quadrature signal path circuit 720 at the second output terminal (Out-).

제3 입력 제어 신호(S3)의 값이 1인 경우, 제2 차동 입력 신호(In-)에 대응하는 제6 출력 전류가 제3 디지털 입력 신호(Win)에 의해 가변되어 제1 출력 단자(Out+)에서 출력되는 동 위상 신호 경로 회로(710)의 출력 전류 및 직교 위상 신호 경로 회로(720)의 출력 전류와 제1 출력 단자(Out+)에서 선택적으로 합해질 수 있다.When the value of the third input control signal (S3) is 1, the sixth output current corresponding to the second differential input signal (In-) is varied by the third digital input signal (Win) to reach the first output terminal (Out+). ) can be selectively combined with the output current of the in-phase signal path circuit 710 and the output current of the quadrature signal path circuit 720 output from the first output terminal (Out+).

제3 입력 제어 신호(S3)의 값이 1인 경우, 제1 차동 입력 신호(In+)에 대응하는 제5 출력 전류가 제3 디지털 입력 신호(Win)에 의해 가변되어 제2 출력 단자(Out-)에서 출력되는 동 위상 신호 경로 회로(710)의 출력 전류 및 직교 위상 신호 경로 회로(720)의 출력 전류와 제2 출력 단자(Out-)에서 선택적으로 합해질 수 있다.When the value of the third input control signal (S3) is 1, the fifth output current corresponding to the first differential input signal (In+) is varied by the third digital input signal (Win) to reach the second output terminal (Out- ) can be selectively combined with the output current of the in-phase signal path circuit 710 and the output current of the quadrature signal path circuit 720 output from the second output terminal (Out-).

도 9는 도 7의 벡터 합 회로의 페이스-갭 영역에서 위상 제어가 가능한 것을 나타내는 도면이다. 앞서 언급한 바와 같이, 벡터 P0는 직교 위상 신호 경로 회로(720)에서 출력되는 출력 전류량이 0일 때, 제1 페이스 갭 영역(θGAP1)에 의해 실제로 출력되는 출력 전류 벡터 위상을 나타낸 것이다.FIG. 9 is a diagram showing that phase control is possible in the face-gap region of the vector sum circuit of FIG. 7. As previously mentioned, the vector P0 represents the output current vector phase actually output by the first face gap area θGAP1 when the amount of output current output from the quadrature signal path circuit 720 is 0.

벡터 P2는 직교 위상 신호 경로 회로(720)에서 출력되는 출력 전류량이 0일 때, 앞서 언급한 제4 페이스-갭 영역(θGAP4)에 의해 실제로 출력되는 출력 전류 벡터 위상을 나타낸 것이다.Vector P2 represents the output current vector phase actually output by the above-mentioned fourth phase-gap area θGAP4 when the amount of output current output from the quadrature signal path circuit 720 is 0.

도 7 및 도 9를 참조하면, 벡터 합 회로(700)는 벡터 P0와 차동 입력 신호 경로 회로(740)에서 출력되는 제5 출력 전류 벡터(A)를 벡터 합 하여 제1 페이스-갭 영역(θGAP1)에서 출력 전류 벡터 P1을 생성할 수 있다.Referring to FIGS. 7 and 9, the vector sum circuit 700 performs a vector sum of the vector P0 and the fifth output current vector (A) output from the differential input signal path circuit 740 to form a first face-gap area (θGAP1). ), the output current vector P1 can be generated.

벡터 합 회로(700)는 벡터 P2와 차동 입력 신호 경로 회로(740)에서 출력되는 제6 출력 전류 벡터(B)를 벡터 합 하여 제4 페이스-갭 영역(θGAP4)에서 출력 전류 벡터 P3을 생성할 수 있다.The vector sum circuit 700 generates an output current vector P3 in the fourth face-gap region θGAP4 by vector summing the vector P2 and the sixth output current vector B output from the differential input signal path circuit 740. You can.

도 10은 도 9의 페이스-갭 영역에서의 위상 제어를 전체 사분 면에 적용한 결과를 보여주는 도면이다. 도 9의 페이스-갭 영역은 예시적인 것이고, 벡터 합 회로(700)는 전체 사분 면의 각각의 경계선들(I+, Q+, I-, 및 Q-)마다 경계선을 중심으로 제1 내지 제4 페이스-갭 영역들(θGAP1 내지 θGAP4)을 형성할 수 있다.FIG. 10 is a diagram showing the results of applying phase control in the face-gap area of FIG. 9 to all quadrants. The face-gap area in FIG. 9 is an example, and the vector sum circuit 700 is configured to form the first to fourth faces around each boundary line (I+, Q+, I-, and Q-) of the entire quadrant. -Gap areas (θGAP1 to θGAP4) can be formed.

도 7, 도 9, 및 도 10을 참조하면, 벡터 합 회로(700)는 벡터 P0와 차동 입력 신호 경로 회로(740)의 제5 출력 전류 벡터(A)를 벡터 합 하여 제1 페이스-갭 영역(θGAP1)에서도 출력 전류 벡터 P1이 나타나도록 위상을 제어할 수 있다.Referring to FIGS. 7, 9, and 10, the vector sum circuit 700 performs the vector sum of the vector P0 and the fifth output current vector (A) of the differential input signal path circuit 740 to form the first face-gap region. The phase can be controlled so that the output current vector P1 appears at (θGAP1).

벡터 합 회로(700)는 벡터 P4와 차동 입력 신호 경로 회로(740)의 제5 출력 전류 벡터(A)를 벡터 합 하여 제2 페이스-갭 영역(θGAP2)에서도 출력 전류 벡터 P5가 나타나도록 위상을 제어할 수 있다.The vector sum circuit 700 vector sums the vector P4 and the fifth output current vector (A) of the differential input signal path circuit 740 and adjusts the phase so that the output current vector P5 also appears in the second face-gap area (θGAP2). You can control it.

벡터 합 회로(700)는 벡터 P6과 차동 입력 신호 경로 회로(740)의 제6 출력 전류 벡터(B)를 벡터 합 하여 제3 페이스-갭 영역(θGAP3)에서도 출력 전류 벡터 P7이 나타나도록 위상을 제어할 수 있다.The vector sum circuit 700 vector sums the vector P6 and the sixth output current vector (B) of the differential input signal path circuit 740 and adjusts the phase so that the output current vector P7 also appears in the third face-gap region (θGAP3). You can control it.

벡터 합 회로(700)는 벡터 P2와 차동 입력 신호 경로 회로(70)의 제6 출력 전류 벡터(B)를 벡터 합 하여 제4 페이스-갭 영역(θGAP4)에서도 출력 전류 벡터 P3이 나타나도록 위상을 제어할 수 있다.The vector sum circuit 700 vector sums the vector P2 and the sixth output current vector (B) of the differential input signal path circuit 70 and adjusts the phase so that the output current vector P3 also appears in the fourth face-gap region (θGAP4). You can control it.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.The above-described details are specific embodiments for carrying out the present invention. The present invention will include not only the above-described embodiments, but also embodiments that can be simply changed or easily changed in design. In addition, the present invention will also include technologies that can be easily modified and implemented using the embodiments. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be determined by the claims and equivalents of the present invention as well as the claims described later.

200, 700: 위상 천이기
210, 710: 동 위상 신호 경로(I-path) 회로
220, 720: 직교 위상 신호 경로(Q-path) 회로
230, 730: 출력 회로
740: 차동 입력 신호 경로(In-path) 회로200, 700: Phase shifter
210, 710: In-phase signal path (I-path) circuit
220, 720: Quadrature signal path (Q-path) circuit
230, 730: output circuit
740: Differential input signal path (In-path) circuit

Claims (15)

회로; 그리고
벡터 합 위상 천이 회로를 포함하되,
상기 벡터 합 위상 천이 회로는:
DC 전류들을 생성하는 복수의 DC 전류 소스들;
입력된 디지털 입력 신호를 아날로그 신호로 출력하여 생성된 DC 전류들을 가변하는 복수의 컨버터들; 및
일단에 인가되는 상기 가변된 DC 전류들, 및 게이트에 인가되는 상기 제1 차동 입력 신호, 및 상기 제1 및 제2 출력 신호들에 기초하여 출력 단자에 연결된 타단으로 출력되는 제1 복수의 출력 전류들을 가변하는 제1 가변 트랜지스터를 포함하되,
상기 가변된 제1 복수의 출력 전류들은 상기 가변된 제1 복수의 출력 전류들이 출력되는 상기 출력 단자에서 벡터 합 되는 위상 천이기.Circuit; and
Including a vector sum phase shift circuit,
The vector sum phase shift circuit is:
a plurality of DC current sources generating DC currents;
A plurality of converters for varying DC currents generated by outputting an input digital input signal as an analog signal; and
The first plurality of output currents output to the other end connected to the output terminal based on the varied DC currents applied to one end, the first differential input signal applied to the gate, and the first and second output signals. Includes a first variable transistor that varies,
A phase shifter in which the varied first plurality of output currents are vector summed at the output terminal where the varied first plurality of output currents are output. 제1 항에 있어서,
상기 제1 가변 트랜지스터는 둘 이상의 전계효과 트랜지스터들을 포함하고, 상기 둘 이상의 전계효과 트랜지스터들은 n채널 타입인 MOSFET, p채널 타입인 MOSFET, 또는 HEMT 중 적어도 하나인 위상 천이기.According to claim 1,
The first variable transistor includes two or more field effect transistors, and the two or more field effect transistors are at least one of an n-channel type MOSFET, a p-channel type MOSFET, or a HEMT. 제1 항에 있어서,
상기 제1 출력 신호 및 상기 제2 출력 신호 각각은 동 위상 신호 및 직교 위상 신호 중 하나의 신호에 해당하고, 그리고
상기 제1 출력 신호 및 상기 제2 출력 신호는 서로 다른 신호인 위상 천이기.According to claim 1,
Each of the first output signal and the second output signal corresponds to one of an in-phase signal and a quadrature signal, and
A phase shifter wherein the first output signal and the second output signal are different signals. 제1 항에 있어서,
상기 RC 회로는 제2 차동 입력 신호를 더 입력 받도록 구성되고,
상기 RC 회로는 입력된 상기 제2 차동 입력 신호에 기초하여, 제3 및 제4 출력 신호들을 더 출력하고, 그리고
상기 제2 차동 입력 신호는 상기 제1 차동 입력 신호와 다른 신호인 위상 천이기.According to claim 1,
The RC circuit is configured to further receive a second differential input signal,
The RC circuit further outputs third and fourth output signals based on the second differential input signal, and
A phase shifter wherein the second differential input signal is a different signal from the first differential input signal. 제4 항에 있어서,
상기 제3 출력 신호 및 상기 제4 출력 신호 각각은 동 위상 신호 및 직교 위상 신호 중 하나의 신호에 해당하고, 그리고
상기 제3 출력 신호 및 상기 제4 출력 신호는 서로 다른 신호인 위상 천이기.According to clause 4,
Each of the third output signal and the fourth output signal corresponds to one of an in-phase signal and a quadrature signal, and
A phase shifter wherein the third output signal and the fourth output signal are different signals. 제4 항에 있어서,
상기 벡터 합 위상 천이 회로는,
일단에 인가되는 상기 가변된 DC 전류들, 및 게이트에 인가되는 상기 제2 차동 입력 신호, 및 상기 제3 및 제4 출력 신호들에 기초하여 상기 출력 단자와는 다른 출력 단자에 연결된 타단으로 출력되는 제2 복수의 출력 전류들을 각각 가변하는 제2 가변 트랜지스터를 더 포함하는 위상 천이기.According to clause 4,
The vector sum phase shift circuit is,
Based on the varied DC currents applied to one end, the second differential input signal applied to the gate, and the third and fourth output signals, output is output to the other end connected to an output terminal different from the output terminal. A phase shifter further comprising a second variable transistor that varies each of the second plurality of output currents. 제6 항에 있어서,
상기 벡터 합 위상 천이 회로는,
상기 가변된 제2 복수의 출력 전류들은 상기 가변된 제2 복수의 출력 전류들이 출력되는 상기 다른 출력 단자에서 벡터 합 되는 위상 천이기.According to clause 6,
The vector sum phase shift circuit is,
A phase shifter in which the varied second plurality of output currents are vector summed at the other output terminal where the varied second plurality of output currents are output. 입력된 차동 입력 신호들에 기초하여, 출력 신호들을 출력하는 RC 회로; 그리고
벡터 합 위상 천이 회로를 포함하되,
상기 벡터 합 위상 천이 회로는:
DC 전류들을 생성하는 복수의 DC 전류 소스들;
입력된 디지털 입력 신호를 아날로그 신호로 출력하여 생성된 DC 전류들을 가변하는 복수의 컨버터들;
상기 가변된 DC 전류들 각각을 복수 개의 출력 단자들 중 제1 출력 단자에 출력하기 위한 복수의 제1 스위치들; 및
각각의 일단에 인가되는 상기 가변된 DC 전류들, 및 각각의 게이트에 인가되는 상기 차동 입력 신호들 및 상기 출력 신호들에 기초하여, 상기 복수의 제1 스위치들에 의해 상기 제1 출력 단자에 연결된 각각의 타단으로 출력되는 복수의 출력 전류들을 가변하는 복수의 가변 트랜지스터들을 포함하고, 그리고
상기 가변된 복수의 출력 전류들은 상기 가변된 복수의 출력 전류들이 출력되는 상기 제1 출력 단자에서 벡터 합 되는 위상 천이기.An RC circuit that outputs output signals based on the input differential input signals; and
Including a vector sum phase shift circuit,
The vector sum phase shift circuit is:
a plurality of DC current sources generating DC currents;
A plurality of converters for varying DC currents generated by outputting an input digital input signal as an analog signal;
a plurality of first switches for outputting each of the varied DC currents to a first output terminal among a plurality of output terminals; and
connected to the first output terminal by the plurality of first switches based on the varied DC currents applied to each end, and the differential input signals and the output signals applied to each gate. Includes a plurality of variable transistors that vary a plurality of output currents output to each other terminal, and
A phase shifter in which the plurality of varied output currents are vector summed at the first output terminal where the plurality of varied output currents are output. 제8 항에 있어서,
상기 복수의 가변 트랜지스터들은 둘 이상의 전계효과 트랜지스터들을 포함하고, 상기 둘 이상의 전계효과 트랜지스터들은 n채널 타입인 MOSFET, p채널 타입인 MOSFET, 또는 HEMT 중 적어도 하나인 위상 천이기.According to clause 8,
The plurality of variable transistors include two or more field effect transistors, and the two or more field effect transistors are at least one of an n-channel type MOSFET, a p-channel type MOSFET, or a HEMT. 제8 항에 있어서,
상기 RC 회로에 입력되는 상기 차동 입력 신호들 각각은 동 위상 신호 및직교 위상 신호로 분리되어 출력되고, 그리고
상기 차동 입력 신호들 각각은 서로 다른 신호들인 위상 천이기.According to clause 8,
Each of the differential input signals input to the RC circuit is separated into an in-phase signal and a quadrature signal and output, and
A phase shifter wherein each of the differential input signals is a different signal. 제10 항에 있어서,
상기 차동 입력 신호들에서 분리되어 출력된 동 위상 신호들은 서로 다른 위상을 갖고, 그리고
상기 차동 입력 신호들에서 분리되어 출력된 직교 위상 신호들은 서로 다른 위상을 갖는 위상 천이기.According to claim 10,
In-phase signals output separately from the differential input signals have different phases, and
A phase shifter wherein quadrature signals output separately from the differential input signals have different phases. 제8 항에 있어서,
상기 벡터 합 위상 천이 회로는:
상기 복수의 제1 스위치들이 게이트 전압이 인가되도록 스위칭되는 경우, 게이트들을 통해 상기 게이트 전압이 인가되어 턴-온되는 복수의 제1 스위칭 트랜지스터들을 더 포함하는 위상 천이기.According to clause 8,
The vector sum phase shift circuit is:
When the plurality of first switches are switched to apply the gate voltage, the phase shifter further includes a plurality of first switching transistors that are turned on by applying the gate voltage through the gates. 제12 항에 있어서,
상기 복수의 스위칭 트랜지스터들은 둘 이상의 전계효과 트랜지스터들을 포함하고, 상기 둘 이상의 전계효과 트랜지스터들은 n채널 타입인 MOSFET, p채널 타입인 MOSFET, 또는 HEMT 중 적어도 하나인 위상 천이기.According to claim 12,
The plurality of switching transistors include two or more field effect transistors, and the two or more field effect transistors are at least one of an n-channel type MOSFET, a p-channel type MOSFET, or a HEMT. 제8 항에 있어서,
상기 벡터 합 위상 천이 회로는,
상기 가변된 DC 전류들 각각을 상기 복수 개의 출력 단자들 중 상기 제1 출력 단자와는 다른 제2 출력 단자에 출력하기 위한 복수의 제2 스위치들을 더 포함하는 위상 천이기.According to clause 8,
The vector sum phase shift circuit is,
A phase shifter further comprising a plurality of second switches for outputting each of the varied DC currents to a second output terminal different from the first output terminal among the plurality of output terminals. 제8 항에 있어서,
상기 벡터 합 위상 천이 회로는,
상기 복수의 제2 스위치들이 게이트 전압이 인가되도록 스위칭되는 경우, 게이트들을 통해 상기 게이트 전압이 인가되어 턴-온되는 복수의 제2 스위칭 트랜지스터들을 더 포함하는 위상 천이기.

According to clause 8,
The vector sum phase shift circuit is,
When the plurality of second switches are switched to apply the gate voltage, the phase shifter further includes a plurality of second switching transistors that are turned on by applying the gate voltage through the gates.
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