KR20230145155A - 이방성 향상 더스트 층을 포함하는 전압 제어형 자기 이방성 메모리 디바이스 및 이를 형성하기 위한 방법들 - Google Patents
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- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
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Abstract
자기전기 메모리 디바이스는 제1 전극과 제2 전극 사이에 위치되는 자기 터널 접합부를 포함한다. 자기 터널 접합부는 기준 층, 비자기 터널 장벽 층, 자유 층, 및 유전체 캡핑 층을 포함한다. 전압 제어형 자기 이방성을 제공하는 적어도 하나의 층이 자기 터널 접합부 내에 제공되는데, 이는 비자기 금속 원소와 비금속 원소의 화합물을 포함하는 2차원 금속 화합물 층, 또는 자유 층 상에 또는 그 내에 위치되는 비자기 금속 더스트 층들의 쌍을 포함할 수 있다.
Description
관련 출원
본 출원은 2021년 6월 7일자로 출원된 미국 정규 특허 출원 제17/341,049호로부터의; 2021년 6월 7일자로 출원된 미국 정규 특허 출원 제17/341,090호로부터의; 그리고 2021년 6월 7일자로 출원된 미국 정규 특허 출원 제17/341,119호로부터의 우선권의 이익을 주장하며, 이들의 전체 내용은 이로써 모든 목적들을 위해 참고로 포함된다.
기술분야
본 개시내용은 대체적으로는, 자기 메모리 디바이스들의 분야에 관한 것이고, 구체적으로는, 전압 제어형 자기 이방성(voltage-controlled magnetic anisotropy, VCMA)을 향상시키는 더스트 또는 2차원 층을 포함하는 자기전기 랜덤 액세스 메모리(magnetoelectric random access memory, MeRAM) 전압 제어형 자기 이방성 메모리 디바이스들 및 이를 형성하기 위한 방법들에 관한 것이다.
전압 제어형 자기 이방성(VCMA)은 자기 터널 접합부를 가로지르는 전기장의 인가에 따라 증가하거나 감소하는 자기 이방성을 지칭한다. VCMA 메모리 셀은 전압 제어형 자기 이방성(VCMA) 효과를 채용하여 프로그래밍될 수 있다. 따라서, 메모리 셀은 하나의 방향으로 인가되는 전압을 채용하여 프로그래밍될 수 있다. 다시 말해, 전압이 선택된 워드 라인과 선택된 비트 라인 사이에 인가되고, 메모리 셀은 하나의 방향으로 (예컨대, 순방향 바이어스 모드에서) 전압을 펄싱함으로써 평행 상태와 및 역평행 상태 사이에서 전후로 토글링될 수 있다. 하나의 실시예에서, 기입 단계 동안 자기 터널 접합부의 기준 층과 자유 층 사이에 매우 작은 전류가 흐를 수 있다. 그러나, 전류는 전형적으로 너무 작아서 스핀 전달 토크(spin-transfer torque, STT) 효과들이 무시될 수 있다.
본 개시내용의 일 실시예에 따르면, 자기전기 메모리 디바이스가 제공되고, 이는 제1 전극; 제2 전극; 제1 전극과 제2 전극 사이에 위치되는 자기 터널 접합부 - 자기 터널 접합부는 제1 전극의 면으로부터 제2 전극을 향해, 제1 기준 층, 비자기 터널 장벽 층, 제1 비자기 금속 더스트 층, 자유 층, 및 제2 비자기 금속 더스트 층을 포함함 -; 및 자기 터널 접합부와 제2 전극 사이에 위치되는 유전체 캡핑 층을 포함하고, 제1 비자기 금속 더스트 층 및 제2 비자기 금속 더스트 층은 반대 부호들의 전압 제어형 자기 이방성 계수를 갖는다.
본 개시내용의 다른 태양에 따르면, 자기전기 메모리 디바이스가 제공되고, 이는 제1 전극; 제2 전극; 제1 전극과 제2 전극 사이에 위치되는 자기 터널 접합부 - 자기 터널 접합부는 제1 전극으로부터 제2 전극을 향하는 방향을 따라, 제1 기준 층, 비자기 터널 장벽 층, 제1 비자기 금속 더스트 층, 및 제2 비자기 금속 더스트 층에 의해 서로 이격되는 제1 구성요소 자유 층 및 제2 구성요소 자유 층을 포함하는 자유 층을 포함함 -; 및 유전체 캡핑 층을 포함한다.
본 개시내용의 또 다른 태양에 따르면, 자기전기 메모리 디바이스가 제공되고, 이는 제1 전극; 제2 전극; 및 제1 전극과 제2 전극 사이에 위치되는 자기 터널 접합부 - 자기 터널 접합부는 제1 전극으로부터 제2 전극을 향하는 방향을 따라, 제1 기준 층, 비자기 터널 장벽 층, 및 자유 층을 포함함 -; 및 자기 터널 접합부와 제2 전극 사이에 위치되는 유전체 캡핑 층을 포함하고, 평면내 공유 결합 및 평면외 반 데르 발스 결합을 갖는 비자기 금속 원소 및 비금속 원소의 2차원 화합물을 포함하는 2차원 금속 화합물 층이 자유 층 내에 매립되거나 또는 비자기 터널 장벽 층과 자유 층 사이에 위치된다. 금속 화합물 층은 전기 전도성 또는 전기 절연성일 수 있다.
도 1은 본 개시내용의 일 실시예에 따른 자기전기 메모리 셀들의 어레이를 포함하는 메모리 디바이스의 개략도이다.
도 2는 본 개시내용의 제1 실시예에 따른 제1 예시적인 전압 제어형 자기 이방성(VCMA) 메모리 디바이스의 제1 구성을 도시한다.
도 3은 본 개시내용의 제1 실시예에 따른 제1 예시적인 VCMA 메모리 디바이스의 제2 구성을 도시한다.
도 4는 본 개시내용의 제1 실시예에 따른 제1 예시적인 VCMA 메모리 디바이스의 제3 구성을 도시한다.
도 5는 본 개시내용의 제1 실시예에 따른 제1 예시적인 VCMA 메모리 디바이스의 제4 구성을 도시한다.
도 6a는 본 개시내용의 일 실시예에 따른, 자유 층의 자화 상태를 평행 상태로부터 역평행 상태로 스위칭하기 위한 제1 예시적인 프로그래밍 펄스 패턴을 도시한다.
도 6b는 본 개시내용의 일 실시예에 따른, 자유 층의 자화 상태를 역평행 상태로부터 평행 상태로 스위칭하기 위한 제2 예시적인 프로그래밍 펄스 패턴을 도시한다.
도 7a는 비교 예시적인 VCMA 디바이스에서 제1 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 7b는 비교 예시적인 VCMA 디바이스에 대해 제2 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 7c는 제1 예시적인 VCMA 디바이스에 대해 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 8은 본 개시내용의 제2 실시예에 따른 제2 예시적인 VCMA 메모리 디바이스의 제1 구성을 도시한다.
도 9는 본 개시내용의 제2 실시예에 따른 제2 예시적인 VCMA 메모리 디바이스의 제2 구성을 도시한다.
도 10은 본 개시내용의 제2 실시예에 따른 제2 예시적인 VCMA 메모리 디바이스의 제3 구성을 도시한다.
도 11은 본 개시내용의 제2 실시예에 따른 제2 예시적인 VCMA 메모리 디바이스의 제4 구성을 도시한다.
도 12a는 비교 예시적인 VCMA 디바이스에서 제1 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 12b는 비교 예시적인 VCMA 디바이스에 대해 제2 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 12c는 제2 예시적인 VCMA 디바이스에 대해 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 13은 본 개시내용의 제3 실시예에 따른 제3 예시적인 VCMA 메모리 디바이스의 제1 구성을 도시한다.
도 14는 본 개시내용의 제3 실시예에 따른 제3 예시적인 VCMA 메모리 디바이스의 제2 구성을 도시한다.
도 15는 본 개시내용의 제3 실시예에 따른 제3 예시적인 VCMA 메모리 디바이스의 제3 구성을 도시한다.
도 16은 본 개시내용의 제3 실시예에 따른 제3 예시적인 VCMA 메모리 디바이스의 제4 구성을 도시한다.
도 17은 제3 예시적인 VCMA 메모리 디바이스에서 자기 터널 접합부에 비자기 금속 원소의 화합물을 포함하는 2차원 금속 화합물 층의 원자 모델의 사시도이다.
도 18은 본 개시내용의 제4 실시예에 따른 제4 예시적인 VCMA 메모리 디바이스의 제1 구성을 도시한다.
도 19는 본 개시내용의 제4 실시예에 따른 제4 예시적인 VCMA 메모리 디바이스의 제2 구성을 도시한다.
도 20은 본 개시내용의 제4 실시예에 따른 제4 예시적인 VCMA 메모리 디바이스의 제3 구성을 도시한다.
도 21은 본 개시내용의 제4 실시예에 따른 제4 예시적인 VCMA 메모리 디바이스의 제4 구성을 도시한다.
도 2는 본 개시내용의 제1 실시예에 따른 제1 예시적인 전압 제어형 자기 이방성(VCMA) 메모리 디바이스의 제1 구성을 도시한다.
도 3은 본 개시내용의 제1 실시예에 따른 제1 예시적인 VCMA 메모리 디바이스의 제2 구성을 도시한다.
도 4는 본 개시내용의 제1 실시예에 따른 제1 예시적인 VCMA 메모리 디바이스의 제3 구성을 도시한다.
도 5는 본 개시내용의 제1 실시예에 따른 제1 예시적인 VCMA 메모리 디바이스의 제4 구성을 도시한다.
도 6a는 본 개시내용의 일 실시예에 따른, 자유 층의 자화 상태를 평행 상태로부터 역평행 상태로 스위칭하기 위한 제1 예시적인 프로그래밍 펄스 패턴을 도시한다.
도 6b는 본 개시내용의 일 실시예에 따른, 자유 층의 자화 상태를 역평행 상태로부터 평행 상태로 스위칭하기 위한 제2 예시적인 프로그래밍 펄스 패턴을 도시한다.
도 7a는 비교 예시적인 VCMA 디바이스에서 제1 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 7b는 비교 예시적인 VCMA 디바이스에 대해 제2 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 7c는 제1 예시적인 VCMA 디바이스에 대해 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 8은 본 개시내용의 제2 실시예에 따른 제2 예시적인 VCMA 메모리 디바이스의 제1 구성을 도시한다.
도 9는 본 개시내용의 제2 실시예에 따른 제2 예시적인 VCMA 메모리 디바이스의 제2 구성을 도시한다.
도 10은 본 개시내용의 제2 실시예에 따른 제2 예시적인 VCMA 메모리 디바이스의 제3 구성을 도시한다.
도 11은 본 개시내용의 제2 실시예에 따른 제2 예시적인 VCMA 메모리 디바이스의 제4 구성을 도시한다.
도 12a는 비교 예시적인 VCMA 디바이스에서 제1 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 12b는 비교 예시적인 VCMA 디바이스에 대해 제2 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 12c는 제2 예시적인 VCMA 디바이스에 대해 비교 자기 터널 접합부에 대한 인가된 전기장의 함수로서 자기 이방성 에너지에 대한 원자 레벨 모델 및 그래프이다.
도 13은 본 개시내용의 제3 실시예에 따른 제3 예시적인 VCMA 메모리 디바이스의 제1 구성을 도시한다.
도 14는 본 개시내용의 제3 실시예에 따른 제3 예시적인 VCMA 메모리 디바이스의 제2 구성을 도시한다.
도 15는 본 개시내용의 제3 실시예에 따른 제3 예시적인 VCMA 메모리 디바이스의 제3 구성을 도시한다.
도 16은 본 개시내용의 제3 실시예에 따른 제3 예시적인 VCMA 메모리 디바이스의 제4 구성을 도시한다.
도 17은 제3 예시적인 VCMA 메모리 디바이스에서 자기 터널 접합부에 비자기 금속 원소의 화합물을 포함하는 2차원 금속 화합물 층의 원자 모델의 사시도이다.
도 18은 본 개시내용의 제4 실시예에 따른 제4 예시적인 VCMA 메모리 디바이스의 제1 구성을 도시한다.
도 19는 본 개시내용의 제4 실시예에 따른 제4 예시적인 VCMA 메모리 디바이스의 제2 구성을 도시한다.
도 20은 본 개시내용의 제4 실시예에 따른 제4 예시적인 VCMA 메모리 디바이스의 제3 구성을 도시한다.
도 21은 본 개시내용의 제4 실시예에 따른 제4 예시적인 VCMA 메모리 디바이스의 제4 구성을 도시한다.
상기에서 논의된 바와 같이, 본 개시내용은 전압 제어형 자기 이방성을 향상시키는 하나 이상의 더스트(즉, 더스팅) 또는 2차원 층들을 포함하는 전압 제어형 자기 이방성 메모리 디바이스들 및 이를 형성하기 위한 방법들에 관한 것이며, 그의 다양한 태양들이 하기에 기술된다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. 동일한 도면 부호들은 동일한 요소 또는 유사한 요소를 지칭한다. 명백히 달리 언급되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 재료 조성을 갖는 것으로 추정된다. "제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 채용될 수 있다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치한 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치한다. 본 명세서에서 사용되는 바와 같이, "공정중(in-process)" 구조 또는 "일시적" 구조는 후속하여 변경되는 구조를 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상단 표면과 하단 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있고/있거나, 그 내부에 하나 이상의 층들을 포함할 수 있고/있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, "층 스택"은 층들의 스택을 지칭한다. 본 명세서에서 사용되는 바와 같이, "라인"은 우세한 연장 방향, 즉 층이 가장 많이 연장되는 방향을 갖는 층을 지칭한다.
자기 터널 접합 디바이스들의 성능 개선은, 터널링 자기저항 비(tunneling magnetoresistance ratio, TMR)를 증가시켜 판독 단계 동안 더 높은 신호 대 잡음비를 제공함으로써, 수직 자기 이방성(perpendicular magnetic anisotropy, PMA)의 증가를 통해 자화 방향의 열적 안정성을 증가시켜 기입된 정보를 저장함으로써, 그리고/또는 에너지 효율적인 스위칭 방법들을 제공함으로써 제공될 수 있다. 전압 제어형 자기 이방성(VCMA)을 증가시키는 것은 자유 층의 자화를 조작하기 위한 에너지 효율적인 방식일 수 있다. 디바이스의 VCMA 계수는 자유 층의 자화 방향이 합리적으로 낮은 외부 전압에서 스위칭될 수 있도록 충분히 높아야 한다.
본 개시내용의 일 태양에 따르면, 중질 비자기 금속 원소가 자유 층과 터널 장벽 층 사이의 계면에 근접하게 삽입되어, MeRAM 디바이스의 VCMA 계수를 향상시키는 비자기 금속 더스트 층을 형성할 수 있다. 본 개시내용의 일 실시예에 따르면, 반대 부호들의 VCMA 계수들을 갖는 상이한 중금속들을 포함하는 2개의 금속 더스트 층들이 자유 층의 반대 표면들 상에 형성될 수 있다. 다시 말해, 하나의 금속 더스트 층이 포지티브 VCMA 계수를 제공할 수 있고, 다른 금속 더스트 층이 네거티브 VCMA 계수를 제공할 수 있다. 2개의 금속 더스트 층들이 자유 층의 대향 면들 상에 위치되기 때문에, 2개의 금속 더스트 층들에 대해 자유 층을 가로질러 인가된 외부 전기장에 대한 순 VCMA 계수는 실시예 MeRAM 디바이스의 동작 동안 추정적으로 합산된다. 따라서, 자유 층 계면들 둘 모두로부터의 VCMA 기여는 동일한 부호를 갖는 VCMA에 기여할 것이고, 따라서, 전체 VCMA 계수를 향상시킬 것이다.
본 개시내용의 다른 실시예에 따르면, 제1 금속 더스트 층이 자유 층과 비자기 터널 장벽 층 사이에 형성될 수 있고, 제2 금속 더스트 층이 자유 층 내에 형성될 수 있다. 제1 금속 더스트 층 및 제2 금속 더스트 층은 동일한 부호의 VCMA 계수를 갖는 동일한 금속 또는 유사한 금속들을 포함할 수 있다. 자유 층과 터널 장벽 층 사이의 계면으로부터 상이한 거리들에서의 중금속 더스트 층들의 삽입은 MeRAM 디바이스의 전체 VCMA 계수를 향상시킨다.
본 개시내용의 다른 실시예에 따르면, 평면 내의 강한 공유 결합들 및 그 평면에 수직인 약한 반데르발스(van der Waals) 상호작용들을 제공하는 2차원 재료가, MeRAM 디바이스의 VCMA 계수 및 장기 내구성을 증가시키는 안정적인 2차원 금속 화합물 층으로서 채용될 수 있다. 2차원 금속 화합물 층은 자유 층과 터널 장벽 층 사이의 계면에 위치될 수 있거나, 또는 자유 층과 터널 장벽 층 사이의 계면에 근접하여 자유 층 내에 위치될 수 있다. 본 개시내용의 다양한 실시예들이 첨부 도면을 참조하여 이제 상세히 기술된다.
도 1을 참조하면, 본 개시내용의 임의의 실시예의 메모리 셀들(180)을 어레이 구성으로 포함하는 자기전기 랜덤 액세스 메모리(RAM) 디바이스(500)에 대한 개략도가 도시되어 있다. RAM 디바이스(500)는 2차원 어레이 또는 3차원 어레이로서 구성될 수 있는 메모리 셀들(180)의 어레이를 포함한다. 본 명세서에서 사용되는 바와 같이, "랜덤 액세스 메모리"(RAM)는 선택된 메모리 셀의 콘텐츠를 판독하기 위한 명령 시에 랜덤 액세스, 예를 들어 임의의 선택된 메모리 셀에 대한 액세스를 허용하는 메모리 셀들을 포함하는 메모리 디바이스를 지칭한다. 본 개시내용의 실시예의 RAM 디바이스(500)는 각각의 메모리 셀 내에 자기전기 메모리 요소를 포함하는 랜덤 액세스 메모리 디바이스이다.
본 개시내용의 실시예의 RAM 디바이스(500)는 각자의 워드 라인들(예시된 바와 같이 전기 전도성 라인들(30)을 포함하거나 대안의 구성에서 제2 전기 전도성 라인들(90)로서 포함할 수 있음) 및 비트 라인들(예시된 바와 같이 제2 전기 전도성 라인들(90)을 포함하거나 대안의 구성에서 제1 전기 전도성 라인들(30)로서 포함할 수 있음)의 교차부에 위치된 메모리 셀들(180)의 어레이를 포함하는 메모리 어레이 영역(550)을 포함한다. 메모리 셀들(180) 각각은 각자의 제1 전극 및 각자의 제2 전극을 포함하는 2-단자 메모리 셀일 수 있다. 하나의 실시예에서, 제1 전극들은 제1 전기 전도성 라인들(30)에 접속될 수 있고, 제2 전극들은 제2 전기 전도성 라인들(90)에 접속될 수 있다. 대안적으로, 제1 전극들은 제2 전기 전도성 라인들(90)에 접속될 수 있고, 제1 전극들은 제1 전기 전도성 라인들(30)에 접속될 수 있다.
RAM 디바이스(500)는 또한 워드 라인들에 접속된 로우 디코더(row decoder)(560), 비트 라인들에 접속된 감지 회로부(570)(예를 들어, 감지 증폭기 및 다른 비트 라인 제어 회로부), 비트 라인들에 접속된 컬럼 디코더(column decoder)(580) 및 감지 회로부에 접속된 데이터 버퍼(590)를 포함할 수 있다. 메모리 셀들(180)의 다수의 인스턴스들은 RAM 디바이스(500)를 형성하는 어레이 구성으로 제공된다. 요소들의 위치 및 상호접속은 개략적이며 요소들은 상이한 구성으로 배열될 수 있다는 점에 유의하여야 한다. 또한, 메모리 셀(180)은 별개의 디바이스, 즉 단일 격리된 디바이스로서 제조될 수 있다.
각각의 메모리 셀(180)은 상이한 자기 재료 층들의 자화의 정렬에 따라 적어도 2개의 상이한 저항 상태들을 갖는 자기 터널 접합부를 포함한다. 자기 터널 접합부는 각각의 메모리 셀(180) 내에서 제1 전극과 제2 전극 사이에 제공된다. 제1 및 제2 실시예들에서, RAM 디바이스(500)는 전압 제어형 자기 이방성(VCMA) 자기전기 RAM("MeRAM") 디바이스를 포함하고, 각각의 메모리 셀(180)은 자유 층의 자화가 인가된 전압에 의해 제어될 수 있는 VCMA 자기전기 메모리 셀일 수 있다. 자화는, 자유 층에서 세차(precession)를 유도하는 단극성 전압 펄스의 듀레이션을 타이밍하고 세차 동안 원하는 자화 방향이 달성될 때 전압 펄스를 중지시킴으로써, 비결정적으로 프로그래밍될 수 있다.
도 2를 참조하면, 본 개시내용의 제1 실시예에 따른 제1 예시적인 자기전기 메모리 디바이스의 제1 구성이 도시되어 있으며, 이는 자기전기 메모리 셀을 포함한다. 자기전기 메모리 셀은 도 1에 도시된 MeRAM 디바이스(500) 내의 메모리 셀(180)로서 채용될 수 있다. 본 개시내용의 실시예에 따르면, 본 개시내용의 제1 실시예의 자기전기 메모리 셀은 전압 제어형 자기 이방성(VCMA) 자기전기 메모리 셀일 수 있다. 메모리 셀(180)은 절연 지지체(20)(이는 실리콘 산화물 층을 포함할 수 있음) 상에 형성될 수 있고, 제1 전기 전도성 라인(30)(예컨대, 워드 라인 또는 비트 라인)의 일부분에 전기 접속될 수 있거나 그를 포함하는 제1 전극(32), 및 제2 전기 전도성 라인(90)(예컨대, 비트 라인 또는 워드 라인)의 일부분에 전기 접속될 수 있거나 그를 포함하는 제2 전극(92)을 포함할 수 있다.
자기 터널 접합부(magnetic tunnel junction, MTJ)(140), 유전체 캡핑 층(348), 및 비자기 금속 캡핑 층(170)이 제1 전극(32)과 제2 전극(92) 사이에 순서대로 또는 역순으로 형성될 수 있다. 하나의 실시예에서, 제1 기준 층(132)이 제1 합성 기준 자화 구조체(220) 내의 구성요소로서 제공될 수 있고, 이는 복합 초격자 SAF 구조체를 포함할 수 있으며, 이는 상세히 후술된다.
선택적으로, 금속 시드 층(33)이 제1 전극(32)의 상단 표면 바로 위에 침착될 수 있다. 금속 시드 층(33)은 Ta, Ti, V, Cr, Mn, Zr, Nb, Mo, Pt, Ru, Rh, Hf, W, Re, Os, 또는 Ir 중 하나 이상을 포함할 수 있다. 하나의 실시예에서, 금속 시드 층(33)은 탄탈륨 및/또는 백금을 포함할 수 있다. 금속 시드 층(33)은, 예를 들어 스퍼터링에 의해 침착될 수 있다. 금속 시드 층(33)은 2 nm 내지 10 nm 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
자기 터널 접합부(140)는 고정된 수직 자화를 갖는 제1 기준 층(132)(이는 "피닝된(pinned)" 층으로도 지칭될 수 있음), 비자기 터널 장벽 층(134), 및 프로그래밍될 수 있는 자화 방향을 갖는 자유 층(136)(이는 "저장" 층으로도 지칭될 수 있음)을 포함한다. 제1 기준 층(132) 및 자유 층(136)은 비자기 터널 장벽 층(134)(예컨대, MgO 층)에 의해 분리될 수 있고, 자유 층(136)과 비자기 터널 장벽 층(134) 사이의 계면에 수직인 자화 방향을 갖는다.
하나의 실시예에서, 제1 기준 층(132)은 비자기 터널 장벽 층(134) 아래에 위치되는 한편, 자유 층(136)은 비자기 터널 장벽 층(134) 위에 위치된다. 유전체 캡핑 층(348)이 자유 층(136)의 상단 상에 형성될 수 있다. 그러나, 다른 실시예들에서, 제1 기준 층(132)이 비자기 터널 장벽 층(134) 위에 위치되는 한편, 자유 층(136)은 비자기 터널 장벽 층(134) 아래에 위치되거나, 또는 제1 기준 층(132) 및 자유 층(136)은 비자기 터널 장벽 층(134)의 반대 면들 상에 위치될 수 있다. 자유 층(136)은 제1 기준 층(132)의 고정된 수직 자화(예컨대, 자화 방향)에 평행한 제1 자화(예컨대, 자화 방향), 및 제1 기준 층(132)의 고정된 수직 자화(예컨대, 자화 방향)에 역평행한 제2 자화(예컨대, 자화 방향)로 프로그래밍될 수 있다.
제1 기준 층(132)은 자유 층(136)보다 더 큰 수직 자기 이방성을 갖는 Co/Ni 또는 Co/Pt 다층 구조 또는 임의의 다른 재료를 포함할 수 있다. 하나의 실시예에서, 제1 기준 층(132)은 추가적으로, 0.2 nm 내지 0.5 nm 범위의 두께를 갖는 탄탈륨 또는 텅스텐으로 구성된 얇은 비자기 층 및 얇은 CoFeB 층(0.5 nm 내지 3 nm 범위의 두께를 가짐)을 포함할 수 있다. 제1 기준 층(132)은 메모리 셀(180)의 동작 동안 변경되지 않는 고정된 자화 방향을 갖는다. 고정된 자화 방향은 상향 방향일 수 있거나 또는 하향 방향일 수 있다.
비자기 터널 장벽 층(134)은 전기 절연 재료, 예를 들어 마그네슘 산화물 또는 마그네슘 알루미늄 산화물 스피넬과 같은 임의의 터널링 장벽 재료를 포함할 수 있다. 하나의 실시예에서, 비자기 터널 장벽 층(134)은 마그네슘 산화물을 포함하고/하거나 본질적으로 마그네슘 산화물로 이루어지며, 0.5 nm 내지 1.5 nm, 예컨대 0.8 nm 내지 1 nm 범위의 두께를 갖는다.
자유 층(136)은 CoFeB, CoFe, Co, Ni, NiFe, 또는 이들의 조합과 같은 강자성 재료를 포함한다. CoFeB 합금이 자유 층(136)에 포함되는 경우, CoFeB 합금 내의 붕소 원자들의 원자 농도는 10% 내지 30%(예컨대, 20%) 범위에 있을 수 있고, CoFeB 합금 내의 코발트 원자들의 원자 농도는 10% 내지 40%(예컨대, 15%) 범위에 있을 수 있고, CoFeB 층 내의 Fe의 원자 농도는 50% 내지 90%(예컨대, 65%) 범위에 있을 수 있다. CoFeB 합금 내의 임의의 불순물 원자는, 존재할 경우, 1 백만분율(parts per million) 미만의 원자 농도를 갖는다. CoFeB 합금은 암염 결정 구조를 갖는 결정질 MgO 비자기 터널 장벽 층(134) 상에 비정질 상태로 침착될 수 있다. 디바이스의 후속 어닐링 동안, CoFeB 합금은 결정화 템플릿으로서 MgO 층을 사용하여 체심 입방 결정 구조로 결정화되는 한편, 붕소 원자들 중 일부 또는 전부는 MgO 층과의 계면으로부터 멀리 확산된다. 따라서, 비자기 터널 장벽 층(134)과 접촉하는 자유 층(136)의 근위 부분은 체심 입방 결정 구조를 갖는 CoFe 합금 또는 CoFeB 합금을 포함할 수 있으며, 특히 MgO 및 더 높은 TMR을 갖는, 비자기 터널 장벽 층(134)과의 코히어런트 계면을 제공할 수 있다. 자유 층(136)의 두께는 0.5 nm 내지 2 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
본 명세서에서 사용되는 바와 같이, 10 nm 미만의 두께를 갖는 임의의 침착된 필름의 "두께"는, 광학 방법들에 의해 또는 주사 전자 현미경에 의해 물리적으로 측정될 수 있는 더 두꺼운 필름의 침착에 의해 측정되는 바와 같은 침착 속도와 침착 시간의 곱이다. 침착 속도는 더 두꺼운 필름들 상에서 각각의 재료마다 독립적으로 교정될 수 있다. 재료의 단일 단층은 재료의 단층과 등가의 두께를 갖는다. 단층의 일정 분율(fraction)을 형성하는 재료는 재료의 단층의 두께에 그 분율을 곱한 것과 등가의 두께를 갖는다. 분율이 1 미만인 경우, 재료는 등가의 두께가 재료의 단층의 두께 미만일 수 있는 불연속 층이다. 본 명세서에서 사용되는 바와 같이, "서브 단층"은 1개 미만 단층의 평균 두께(예컨대, 0.5 nm 미만의 두께)를 갖는 필름을 지칭한다. 본 개시내용의 실시예들에서, 서브 단층 필름은 개구들이 관통하는 불연속 층일 수 있거나, 또는 안에 존재하는 원자 층의 분율 수에 따라 연속 층을 형성하지 않는 원자들의 클러스터들 또는 개별 원자들의 집합일 수 있다.
자기 필름과 비자기 필름 사이의 계면은 자기전기성일 수 있는데, 즉 비자기 필름에서 전기장에 민감한 자기 속성을 나타낼 수 있다. 일부 유전체 재료들이 강자성 재료와 접촉하거나 강자성 재료에 매우 근접해 있을 때는 강자성 재료가 강자성 재료 내에서 전압 제어형 자기 이방성(VCMA) 효과를 나타내게 할 수 있다. VCMA 효과는 강자성 재료의 자기 이방성이 강자성 재료와 직접 접촉하거나 강자성 재료에 매우 근접해 있는 유전체 재료 내의 전기장에 의존하는 효과를 지칭한다. 대체적으로, VCMA 효과는 강자성 재료와 유전체 재료 사이의 계면에서의 d 궤도들의 상대적 점유도의 전기장 유도 변조 및 스핀 의존적 전하 스크리닝으로 인한 것으로 여겨진다.
하나의 실시예에서, 비자기 캡핑 층(348)이 자유 층(136) 위에 형성될 수 있다. 제1 실시예의 하나의 구성에서, 더 상세히 후술되는 바와 같이, 더스트 층(137)이 유전체 캡핑 층(348)과 자유 층(136) 사이에 위치된다. 다른 실시예들에서, 유전체 캡핑 층(348)은 자유 층(136) 바로 위에 침착되고, 사이에 임의의 개재 층 없이 자유 층(136)과 직접 물리적으로 접촉한다. 유전체 캡핑 층(348)은 자유 층(136)과의 계면에 수직인 방향을 따라 전기장이 안에 존재할 때 자유 층(136)에서 자기 이방성을 감소시키는 유전체 재료 층이다. 하나의 실시예에서, 유전체 캡핑 층(348)은 메모리 셀(180)에서 VCMA 효과를 향상시키기 위해 10 초과, 예컨대 25 이상, 예컨대 25 내지 80,000, 예를 들어 25 내지 150의 유전 상수를 갖는다. 유전체 캡핑 층(348)의 두께는 1 nm 내지 10 nm, 예컨대 1.5 nm 내지 3 nm 범위에 있을 수 있다.
바람직하게는, 유전체 캡핑 층(348)은 비자기 터널 장벽 층(134)보다 더 두껍고, 비자기 터널 장벽 층(134)과 동일하거나 그보다 더 높은 유전 상수를 가질 수 있다. 이것은 자유 층(136)과 비자기 터널 장벽 층(134) 사이의 계면으로부터 자유 층(136)과 유전체 캡핑 층(348) 사이의 계면으로 자유 층의 자화 방향을 제어하는 VCMA 효과를 시프트시킨다. 따라서, 유전체 캡핑 층(348)의 더 높은 유전 상수로 인해 VCMA 효과가 향상되는 동안, 자유 층(136)과 비자기 터널 장벽 층(134) 사이의 계면이 열화되지 않기 때문에 메모리 셀(180)의 TMR이 유지될 수 있다.
하나의 실시예에서, 유전체 캡핑 층(348)의 유전체 재료는, 10 nm 이하, 예컨대 1 nm 내지 5 nm의 두께를 가질 때, 10 이상, 예컨대 25 이상의 유전 상수를 갖는 유전체 재료를 포함한다. 많은 유전체 재료들이 벌크 상태에서 10 초과의 유전 상수를 제공하지만, 일부 유전체 재료들은 10 nm 이하의 두께를 갖는 박막에서 더 낮은 또는 더 높은 유전 상수를 갖는다. 하나의 실시예에서, 유전체 캡핑 층(348)의 유전체 재료는, 유전체 캡핑 층(348)이 10 nm 이하의 두께, 예컨대 1 nm 내지 5 nm 범위의 두께를 가질 때, 유전체 재료가 10 이상의 유전 상수를 갖도록 선택될 수 있다.
하나의 실시예에서, 유전체 캡핑 층(348)의 유전체 재료는 마그네슘 산화물, 하프늄 산화물 또는 마그네슘 알루미늄 산화물 스피넬과 같은 적어도 하나의 전이 금속 함유 유전체 금속 산화물 재료를 포함할 수 있고/있거나 본질적으로 그로 이루어질 수 있다. 대안적인 실시예에서, 유전체 캡핑 층(348)의 유전체 재료는 스트론튬 티타네이트, 바륨 티타네이트, 바륨 스트론튬 티타네이트, 납 지르코네이트 티타네이트, 납 란타늄 티타네이트, 납 란타늄 티타네이트 지르코네이트, 납 란타늄 지르코네이트, 비스무트 강자성체 또는 칼슘 구리 티타네이트(이는 약 80,000의 유전 상수를 갖는다고 보고됨)와 같은 25 이상의 유전 상수를 갖는 재료를 포함할 수 있고/있거나, 본질적으로 그로 이루어질 수 있다.
하나의 실시예에서, 유전체 캡핑 층(348)에 걸친 전압 강하는 프로그래밍 동안, 즉 기입 중에, 비자기 터널 장벽 층(134)에 걸친 전압 강하보다 더 클 수 있다. 비자기 터널링 전류의 효과를 무시하면, 유전체 캡핑 층(348)에 걸친 전압 강하 대 비자기 터널 장벽 층(134)에 걸친 전압 강하의 비는 유전체 캡핑 층(348)에 대한 두께-대-유전 상수비 대 비자기 터널 장벽 층(134)에 대한 두께-대-유전 상수비의 비와 거의 동일하다. 두께-대-유전 상수비는 유전체 층의 두께 대 유전체 층의 유전 상수의 비를 지칭한다. 따라서, 유전체 캡핑 층(348)에 대한 두께-대-유전 상수비는 비자기 터널 장벽 층(134)에 대한 두께-대-유전 상수비보다 더 클 수 있다.
본 개시내용의 일 실시예에 따르면, 자기 터널 접합부(140)는 제1 전극(32)의 면으로부터 제2 전극(92)을 향해, 제1 기준 층(132), 비자기 터널 장벽 층(134), 제1 비자기 금속 더스트 층(135), 자유 층(136), 제2 비자기 금속 더스트 층(137), 및 유전체 캡핑 층(348)을 포함할 수 있다. 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137)은 자유 층(136)에 대한 동일한 극성의 전압 제어형 자기 이방성 계수들을 제공한다. 전압 제어형 자기 이방성 계수는 체적당 자기 이방성 에너지의 증가 대 자기 터널 접합부를 가로질러 인가된 외부 전기장의 비를 지칭한다.
본 명세서에서 사용되는 바와 같이, 더스트 층은 침착된 금속의 두께가 5개 금속 단층들의 두께를 초과하지 않도록 적어도 하나의 금속(예컨대, 비자기 원소 금속)의 침착에 의해 형성된 연속 층 또는 불연속 층을 지칭한다. 하나의 실시예에서, 더스트 층은 1개 미만 단층의 유효 두께를 갖는 불연속, 서브 단층 필름일 수 있다. 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 각각은, 예를 들어 적어도 하나의 비자기 원소 금속의 물리 증착에 의해 침착될 수 있다. 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 각각은 본질적으로, 적어도 하나의 원소 금속, 즉 원소 형태의 금속 원소로 이루어질 수 있다.
제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 각각의 두께 및 재료는, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 각각이 반대 부호들의 VCMA 계수들을 갖고 자유 층(137)의 반대 표면들 상에 위치되도록 선택될 수 있다. 다시 말해, 하나의 금속 더스트 층이 포지티브 VCMA 계수를 제공할 수 있고, 다른 금속 더스트 층이 네거티브 VCMA 계수를 제공할 수 있다. 2개의 금속 더스트 층들(135, 137)이 자유 층(136)의 대향 면들 상에 위치되기 때문에, 2개의 금속 더스트 층들에 대해 자유 층(136)을 가로질러 인가된 외부 전기장에 대한 순 VCMA 계수는 실시예 MeRAM 디바이스의 동작 동안 추정적으로 합산된다. 따라서, 자유 층(136) 계면들 둘 모두로부터의 VCMA 기여는 동일한 부호를 갖는 VCMA에 기여하고, 따라서, 전체 VCMA 계수를 향상시킬 것이다.
하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 각각은 본질적으로, 각자의 적어도 하나의 원소 금속으로 이루어진다. 적어도 하나의 원소 금속 각각은 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137)이 상이한 금속들을 포함하도록 Ir, Mg, Pd, Pt, W, Ta, Hf, Ru, 또는 Rh로부터 선택될 수 있다. 대안적으로, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137)은 Mg-Al 합금과 같은 합금을 포함할 수 있다. 하나의 실시예에서, 제1 비자기 금속 더스트 층(135)은 본질적으로, 이리듐으로 이루어지고, 제2 비자기 금속 더스트 층(137)은 본질적으로, 백금으로 이루어진다.
제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 각각은 물리 증착(즉, 스퍼터링)에 의해 형성될 수 있다. 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 각각의 두께는 적어도 하나의 원소 금속의 5개 미만 단층들일 수 있다. 하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 각각의 두께는 0.1 nm 내지 1.2 nm, 예컨대 0.1 nm 내지 0.8 nm, 및/또는 0.2 nm 내지 0.5 nm 범위에 있을 수 있다. 하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 중 하나 또는 둘 모두는 서브 단층 두께를 갖고, 그를 관통하는 개구들을 포함한다. 하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 중 하나 또는 둘 모두는 불연속적인데, 즉 서로 접촉하지 않는 다수의 클러스터들을 포함한다. 각각의 클러스터 내의 금속 원자들의 수는 1 내지 100 범위에 있을 수 있다. 이러한 경우, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 중 하나 또는 둘 모두의 유효 두께는 0.1 nm 내지 0.2 nm 범위에 있을 수 있다. 대안적으로, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 중 하나 또는 둘 모두는 적어도 하나의 원소 금속의 1개 단층 및 적어도 하나의 원소 금속의 5개 단층들로부터의 일정 범위의 두께를 가질 수 있다.
하나의 실시예에서, 제1 비자기 금속 더스트 층(135)은 이리듐의 0.1개 단층 내지 이리듐의 2개 단층들 범위의 두께를 갖는 이리듐 층을 포함하고; 제2 비자기 금속 더스트 층(137)은 0.1개 단층 내지 백금의 2개 단층들 범위의 두께를 갖는 백금 층을 포함한다.
다른 실시예에서, 제1 비자기 금속 더스트 층(135)은 이리듐의 0.1개 단층 내지 백금의 2개 단층들 범위의 두께를 갖는 백금 층을 포함하고; 제2 비자기 금속 더스트 층(137)은 백금의 0.1개 단층 내지 이리듐의 2개 단층들 범위의 두께를 갖는 이리듐 층을 포함한다.
하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137)은 본질적으로, 각자의 단일 비자기 금속 원소로 이루어진다. 하나의 실시예에서, 비자기 터널 장벽 층(134) 및 유전체 캡핑 층(348) 각각은 마그네슘 산화물 또는 마그네슘 알루미늄 산화물 스피넬 재료로부터 선택된 각자의 재료를 포함하고/하거나 본질적으로 그로 이루어진다. 하나의 실시예에서, 유전체 캡핑 층(348)에 대한 두께-대-유전 상수비는 비자기 터널 장벽 층(134)에 대한 두께-대-유전 상수비보다 더 클 수 있다.
하나의 실시예에서, 비자기 금속 재료가 자유 층(136)으로부터 떨어져 대면하는 유전체 캡핑 층(348)의 면 상에 제공될 수 있다. 예를 들어, 비자기 금속 캡핑 층(170)이 유전체 캡핑 층(348) 바로 위에 형성될 수 있다. 비자기 금속 캡핑 층(170)은 탄탈륨, 루테늄, 탄탈륨 질화물, 구리, 및/또는 구리 질화물과 같은 적어도 하나의 비자기 전기 전도성 재료를 포함한다. 예를 들어, 비자기 금속 캡핑 층(170)은 단일 루테늄 층과 같은 단일 층, 또는 일 면으로부터 다른 면까지, 제1 루테늄 층, 탄탈륨 층, 및 제2 루테늄 층을 포함하는 층 스택을 포함할 수 있다. 예를 들어, 제1 루테늄 층은 0.5 nm 내지 1.5 nm 범위의 두께를 가질 수 있고, 탄탈륨 층은 1 nm 내지 3 nm 범위의 두께를 가질 수 있고, 제2 루테늄 층은 0.5 nm 내지 1.5 nm 범위의 두께를 가질 수 있다. 선택적으로, 비자기 금속 캡핑 층(170)은 W, Ti, Ta, WN, TiN, TaN, Ru, 및 Cu와 같은 추가적인 비자기 전기 전도성 재료를 포함할 수 있다. 그러한 추가적인 비자기 전기 전도성 재료의 두께는 1 nm 내지 30 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
하나의 실시예에서, 제2 전극(92)은 제2 전기 전도성 라인(90)의 일부분으로서 비자기 금속 캡핑 층(170) 위에 형성될 수 있다. 이러한 경우, 비자기 금속 캡핑 층(170)은 유전체 캡핑 층(348) 및 제2 전극(92)과 접촉할 수 있다.
하나의 실시예에서, 제1 비자기 금속 더스트 층(135)은 자유 층(136)에 제1 전압 제어형 자기 이방성 계수를 제공하고; 제2 비자기 금속 더스트 층(137)은 자유 층(136)에 제2 전압 제어형 자기 이방성 계수를 제공하며; 제2 전압 제어형 자기 이방성 계수의 크기는 제1 전압 제어형 자기 이방성 계수의 크기의 적어도 25%이다. 하나의 실시예에서, 켈빈 0도에서의 초기 계산들에 기초하여, 제1 전압 제어형 자기 이방성 계수는 2,400 fJ/V·m 초과의 크기를 갖고; 제2 전압 제어형 자기 이방성 계수는 800 fJ/V·m 초과의 크기를 갖는다. 실제 크기들은 켈빈 0도 이상의 온도들에서 결함들, 계면 품질, 중원소(heavy element) 확산 등으로 인해 더 낮을 것이다. 따라서, 켈빈 0도 이상에서, 제1 전압 제어형 자기 이방성 계수는 최대 2,400 fJ/V·m의 크기를 갖고; 제2 전압 제어형 자기 이방성 계수는 최대 800 fJ/V·m의 크기를 갖는다.
하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 중 적어도 하나는 서브 단층 두께를 갖고; 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 중 적어도 하나는 그를 관통하는 개구들을 포함하거나 또는 서로 접촉하지 않는 다수의 클러스터들을 포함한다.
하나의 실시예에서, 합성 기준 자화 구조체(220)는 제1 기준 층(132) 및 고정된 수직 자화 구조체(212, 213, 214)를 포함할 수 있다. 고정된 수직 자화 구조체는 제1 초격자(212), 제2 초격자(214), 및 제1 초격자(212)와 제2 초격자(214) 사이에 반강자성 결합을 제공하는 두께를 갖는 반강자성 결합 층(213)을 포함하는 복합 합성 반강자성(SAF) 구조체를 포함할 수 있다. 하나의 실시예에서, 제1 초격자는 제1 코발트 층들 및 제1 백금 층들의 제1 초격자를 포함하고, 제2 초격자(214)는 제2 코발트 층들 및 제2 백금 층들의 제2 초격자를 포함한다. 하나의 실시예에서, 제1 초격자(212)는 N1개의 제1 백금 층들이 (N1+1)개의 제1 코발트 층들과 인터레이싱되도록 제1 코발트 층 및 제1 백금 층의 제1 단위 층 스택의 N1개의 반복들, 및 제1 캡핑 코발트 층을 포함한다. 정수 N1은 2 내지 10, 예컨대 3 내지 6 범위에 있을 수 있지만, 더 적은 수 및 더 많은 수가 또한 N1을 위해 채용될 수 있다. 하나의 실시예에서, 제2 초격자(214)는 N2개의 제1 백금 층들이 (N2+1)개의 제2 코발트 층들과 인터레이싱되도록 제2 코발트 층 및 제2 백금 층의 제2 단위 층 스택의 N2개의 반복들, 및 제2 캡핑 코발트 층을 포함한다. 정수 N2는 2 내지 10, 예컨대 3 내지 6 범위에 있을 수 있지만, 더 적은 수 및 더 많은 수가 또한 N2를 위해 채용될 수 있다. 예시적인 예에서, 제1 코발트 층들 및 제2 코발트 층들은 0.2 nm 내지 0.5 nm의 각자의 두께를 가질 수 있고, 제1 백금 층들 및 제2 백금 층들은 약 0.1 nm 내지 0.3 nm의 각자의 두께를 가질 수 있다. 단층의 두께보다 작은 두께를 갖는 재료 층은 재료 층의 두께 대 단층의 두께의 비와 동일한 분율 커버리지를 갖는 불연속 층을 지칭한다는 것이 이해된다.
반강자성 결합 층(213)은 제1 영구 강자성 층(212)과 제2 영구 강자성 층(214) 사이의 반강자성 결합을 제공하는 재료 조성 및 두께를 포함한다. 하나의 실시예에서, 반강자성 결합 층(213)은 루테늄 또는 이리듐을 포함할 수 있고, 0.3 nm 내지 0.8 nm 범위의 두께를 가질 수 있다.
하나의 실시예에서, 합성 기준 자화 구조체(220)는 또한, 고정된 수직 자화 구조체(212, 213, 214)의 평면 상단 표면 상에 선택적으로 위치될 수 있는 제1 비자기 스페이서 금속 층(215)을 포함할 수 있다. 제1 비자기 스페이서 금속 층(215)은 섭씨 2,000도보다 더 높은 융점을 갖는 적어도 하나의 내화 금속을 포함할 수 있고/있거나 본질적으로 그로 이루어질 수 있다. 예를 들어, 제1 비자기 스페이서 금속 층(215)은 W, Mo 또는 Ta로부터 선택된 적어도 하나의 금속을 포함할 수 있고/있거나 본질적으로 그로 이루어질 수 있다. 제1 비자기 스페이서 금속 층(215)의 두께는 0.1 nm 내지 0.3 nm, 예컨대 0.15 nm 내지 0.25 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다. 제1 비자기 스페이서 금속 층(215)은, 예를 들어 화학 증착에 의해 침착될 수 있다. 하나의 실시예에서, 제1 비자기 스페이서 금속 층(215)은 본질적으로 텅스텐으로 이루어질 수 있다.
하나의 실시예에서, 합성 기준 자화 구조체(220)는 또한, 제1 비자기 스페이서 금속 층(215)과 제1 기준 층(132) 사이에 위치될 수 있는 선택적인 제2 기준 층 스택(20A)을 포함할 수 있다. 제2 기준 층 스택(20A)은 수직 자기 이방성을 갖는 각자의 강자성 재료를 포함하는 제2 기준 층(22A), 및 스페이서 유전체 금속 산화물 층(24A)을 포함한다.
제1 합성 기준 자화 구조체(220), 자기 터널 접합부(140), 유전체 캡핑 층(348), 및 비자기 금속 캡핑 층(170)을 포함하는 층 스택은 비자기 터널 장벽 층(134)(이는 암염 결정 구조를 갖는 결정질 MgO를 포함할 수 있음)의 결정 구조와 자유 층(136)의 결정 구조 사이의 결정학적 정렬을 유도하도록 어닐링될 수 있다.
제1 전극(32) 및 제2 전극(92)의 위치는 제2 전극(92)이 제1 합성 기준 자화 구조체(220)에 전기 접속되고 제1 전극(32)이 비자기 금속 캡핑 층(170)에 전기 접속되도록 스위칭될 수 있다. 제1 합성 기준 자화 구조체(220)로부터 비자기 금속 캡핑 층(170)까지의 재료 층들을 포함하는 층 스택은 역순으로, 즉 제1 합성 기준 자화 구조체(220)로부터 비자기 금속 캡핑 층(170)을 향해, 또는 비자기 금속 캡핑 층(170)으로부터 제1 합성 기준 자화 구조체(220)를 향해 침착될 수 있다. 층 스택은 연속 층들의 스택으로서 형성될 수 있고, 후속적으로, 각각의 메모리 셀(180)에 대해 별개의 패턴화된 층 스택들로 패턴화될 수 있다.
선택적으로, 각각의 메모리 셀(180)은 스티어링 디바이스로의 적합한 전압의 인가 시에 각자의 별개의 패턴화된 층 스택(220, 140, 348, 170)을 활성화시키도록 구성된 액세스 트랜지스터(도시되지 않음) 또는 다이오드와 같은 전용 스티어링 디바이스를 포함할 수 있다. 스티어링 디바이스는 패턴화된 층 스택과 제1 전기 전도성 라인들(30) 중 하나 또는 제2 전기 전도성 라인들(90) 중 하나 사이에 전기 접속될 수 있다.
제1 기준 층(132)은 제1 기준 층(132)과 비자기 터널 장벽 층(134) 사이의 계면에 수직인 고정된 수직 자화를 갖는다. 자유 층(136)은 고정된 수직 자화에 평행한 자화를 갖는 평행 상태 및 고정된 수직 자화에 역평행한 자화를 갖는 역평행 상태를 포함하는 쌍안정 자화 상태들을 제공하기 위한 수직 자기 이방성을 갖는다.
메모리 셀(180)은 전압 제어형 자기 이방성(VCMA) 효과를 채용하여 프로그래밍될 수 있다. 따라서, 메모리 셀(180)은 하나의 방향으로 인가되는 전압을 채용하여 프로그래밍될 수 있다. 다시 말해, 전압이 선택된 워드 라인과 선택된 비트 라인 사이에 인가되고, 메모리 셀(180)은 하나의 방향으로 (예컨대, 순방향 바이어스 모드에서) 전압을 펄싱함으로써 평행 상태와 및 역평행 상태 사이에서 전후로 토글링될 수 있다. 하나의 실시예에서, 매우 작은 전류가 기입 단계 동안 자유 층(136)과 제1 기준 층(132) 사이에서 흐를 수 있다. 그러나, 전류는 전형적으로, 스핀 전달 토크(STT) 효과들이 무시될 수 있을 정도로 작고, 기입 전력을 감소시키는 옴 소실(ohmic dissipation)은 최소값이어야 한다. 선택적으로, 평면내 보조 자기장이 자유 층(136)에 평면내 보조 자기장을 인가하도록 구성된 외부장 소스(external field source)(60)에 의해 제공될 수 있다.
제어 회로(401)가 제1 전극(32)과 제2 전극(92) 사이에 단극 전압을 제공한다. 제어 회로(401)는 도 1에 도시된 다양한 요소들(560, 570, 580 및/또는 590) 중 하나 이상 또는 전부를 포함할 수 있다. 제어 회로(401)는 각자의 제1 전기 전도성 라인(30) 및 각자의 제2 전기 전도성 라인(90)을 통해 제1 전극(32) 및 제2 전극(92) 각자에 접속되는 2개의 노드들을 가질 수 있다.
대체적으로, 제어 회로(401)는 VCMA 자기전기 메모리 디바이스 내의 선택된 VCMA 자기전기 메모리 셀(180)에 프로그래밍 펄스를 인가함으로써 프로그래밍 동작을 수행하도록 구성될 수 있다. 프로그래밍 펄스는, 선택된 VCMA 자기전기 메모리 셀 내의 자유 층(136) 및 제1 기준 층(132)이 평행 자화 방향들을 갖는 제1 자화 상태(즉, 평행 정렬 상태)에 대해, 그리고 선택된 VCMA 자기전기 메모리 셀 내의 자유 층(136) 및 제1 기준 층(132)이 역평행 자화 방향들을 갖는 제2 자화 상태(즉, 역평행 정렬 상태)에 대해 동일한 극성(즉, 제1 극성)을 갖는다. 제어 회로(401)는 VCMA 자기전기 메모리 디바이스 내에서 프로그래밍될 타깃 VCMA 자기전기 메모리 셀을 선택하도록, (예컨대, 메모리 셀을 판독함으로써) 자유 층(136)의 자화의 정렬 상태를 결정하도록, 그리고 타깃 VCMA 자기전기 메모리 셀의 정렬 상태가 타깃 VCMA 자기전기 메모리 셀에 대한 타깃 정렬 구성에 반대되는 (이에 따라, 자유 층(136)의 자화의 플리핑(flipping)을 필요로 하는) 경우에는 프로그래밍 펄스를 인가하고, 타깃 VCMA 자기전기 메모리 셀의 정렬 상태가 타깃 VCMA 자기전기 메모리 셀에 대한 타깃 정렬 구성에 있는 경우에는 어떠한 프로그래밍 펄스도 인가하지 않도록 구성될 수 있다.
프로그래밍 펄스는 VCMA 캡핑 유전체 층(348)에 전기장을 생성하고, 다양한 자기 층들 및 외부 자기장의 정자기 상호작용들에 의해 결정된 축 둘레에 자유 층(136)의 자화의 세차를 유도한다. 하나의 실시예에서, 프로그래밍 펄스는 극 각도가 0 라디안 내지 π/20 범위 내에 있을 때 또는 극 각도가 19π/20 내지 π 범위 내에 있을 때 종료될 수 있다.
하나의 실시예에서, 자유 층(136)에 평면내 보조 자기장을 인가하도록 구성되는 선택적인 외부장 소스(60)가 제공될 수 있다. 평면내 보조 자기장은 제1 전극(32)과 제2 전극(92) 사이에서의 전기장의 인가 시에 자유 층(136)의 방위각 자화 방향의 회전을 유도한다.
하나의 실시예에서, 제어 회로(401)는 제2 전극(92) 및 제1 전극(32)에 걸쳐 감지 전압을 인가함으로써 그리고 자기 터널 접합부(140)의 자기 저항을 측정함으로써 자유 층(136)의 자화 상태를 결정하는 감지 동작을 수행하도록; 자유 층(136)의 자화 상태가 상향-포인팅 자화 상태 및 하향-포인팅 자화 상태로부터 선택된 타깃 자화 상태에 있는지의 여부를 결정하는 비교 동작을 수행하도록; 그리고 자유 층(136)의 자화 상태가 타깃 자화 상태가 아닌 경우에만 제2 전극(92) 및 제1 전극(32)에 걸쳐 프로그래밍 펄스를 인가하고, 자유 층(136)의 자화 상태가 타깃 자화 상태인 경우에는 프로그래밍 펄스를 인가하지 않도록 구성될 수 있다.
하나의 실시예에서, 프로그래밍 펄스는 상향-포인팅 자화 상태를 하향-포인팅 자화 상태로 프로그래밍하기 위한 그리고 하향-포인팅 자화 상태를 상향-포인팅 자화 상태로 프로그래밍하기 위한 동일한 극성을 갖는다.
하나의 실시예에서, 감지 전압은 제1 극성을 갖고, 자유 층(136)의 자기 이방성을 증가시키는 방향을 따라 자유 층(136) 내에 제1 전기장을 생성하고; 프로그래밍 펄스는 제1 극성의 반대인 제2 극성을 갖고, 자유 층(136)의 자기 이방성을 감소시키는 방향을 따라 자유 층(136) 내에 제2 전기장을 생성한다. 하나의 실시예에서, 감지 전압의 극성은 감지 동작 동안 인가된 전기장이 VCMA 효과를 통해 자유 층(136)의 자기 이방성을 증가시키도록(그리고 이에 따라, 자유 층(136)의 자화의 플리핑이 인가된 전기장으로 인해 더 어려워짐) 선택되고, 프로그래밍 전압의 극성은 프로그래밍 동작 동안 인가된 전기장이 VCMA 효과를 통해 자유 층(136)의 자기 이방성을 감소시키도록(그리고 이에 따라, 자유 층(136)의 자화의 플리핑이 인가된 전기장으로 인해 더 용이해짐) 선택된다.
도 3을 참조하면, 제1 합성 기준 자화 구조체(220)를 수정함으로써 제1 예시적인 VCMA 메모리 디바이스의 제1 구성으로부터 제1 예시적인 VCMA 메모리 디바이스의 제2 구성이 도출될 수 있다. 제1 합성 기준 자화 구조체(220)는 제1 전극(32)과 비자기 터널 장벽 층(134) 사이에 위치된다. 제1 합성 기준 자화 구조체(220)는 제1 전극(32)으로부터 제2 전극(92)을 향하는 방향을 따라, 평면 단부 표면에 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체(212, 213, 214), 제1 비자기 스페이서 금속 층(215), 및 제1 기준 층(132)을 포함할 수 있다. 적어도 하나의 제1 층 스택(20A, 20B, 20C, 20D)이 제1 비자기 스페이서 금속 층(215)과 제1 기준 층(132) 사이에 위치될 수 있다. 적어도 하나의 제1 층 스택(20A, 20B, 20C, 20D)은 수직 자기 이방성을 갖는 각자의 강유전성 재료를 포함하는 각자의 추가적인 기준 층(22A, 22B, 22C, 22D), 및 스페이서 유전체 금속 산화물 층(24A, 24B, 24C, 24D)과 같은 각자의 스페이서 유전체 금속 산화물 층을 포함한다.
하나의 실시예에서, 적어도 하나의 추가적인 기준 층(22A, 22B, 22C, 22D) 각각은 CoFe 및/또는 CoFeB로부터 선택된 재료를 포함하고/하거나, 본질적으로 그로 이루어진다. 하나의 실시예에서, 적어도 하나의 추가적인 기준 층(22A, 22B, 22C, 22D) 각각은 CoFeB를 포함하고/하거나, 본질적으로 그로 이루어진다. 다른 실시예에서, 추가적인 기준 층들(22A, 22B, 22C, 22D)은 고정된 수직 자화 구조체(212, 213, 214)(추가적인 최하단 기준 층(22A)을 포함함)에 근접하여 위치되고, CoFe를 포함하고/하거나, 본질적으로 그로 이루어질 수 있는 추가적인 기준 층들(예컨대, 22A, 22B)의 제1 서브세트, 및 자기 터널 접합부(140)(추가적인 최상단 기준 층(22D)을 포함함)에 근접하여 위치되고, CoFeB를 포함하고/하거나, 본질적으로 그로 이루어지는 추가적인 기준 층(예컨대, 22C, 22D)의 제2 서브세트를 포함한다. 적어도 하나의 추가적인 기준 층들(22A, 22B, 22C, 22D) 각각은, 예를 들어 물리 증착에 의해 침착될 수 있다. 적어도 하나의 추가적인 기준 층(22A, 22B, 22C, 22D) 각각은 0.2 nm 내지 0.6 nm, 예컨대 0.3 nm 내지 0.5 nm 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
스페이서 유전체 금속 산화물 층(24A, 24B, 24C, 24D)은 마그네슘 산화물, 하프늄 산화물, 탄탈륨 산화물, 또는 알루미늄 산화물로부터 선택된 재료를 포함하고/하거나, 본질적으로 그로 이루어진다. 하나의 실시예에서, 적어도 하나의 스페이서 유전체 금속 산화물 층(24A, 24B, 24C, 24D)은 마그네슘 산화물을 포함하고/하거나, 본질적으로 그로 이루어진다.
다른 실시예에서, 스페이서 유전체 금속 산화물 층들(24A, 24B, 24C, 24D)은 고정된 수직 자화 구조체(212, 213, 214)(최하단 스페이서 유전체 금속 산화물 층(24A)을 포함함)에 근접하여 위치되고, 하프늄 산화물, 탄탈륨 산화물, 또는 알루미늄 산화물과 같은, 마그네슘 산화물 이외의 유전체 금속 산화물을 포함하고/하거나, 본질적으로 그로 이루어지는 스페이서 유전체 금속 산화물 층들(예컨대, 24A, 24B)의 제1 서브세트, 및 자기 터널 접합부(140)(최상단 유전체 금속 산화물 층(24D)을 포함함)에 근접하여 위치되고, 마그네슘 산화물을 포함하고/하거나, 본질적으로 그로 이루어지는 유전체 금속 산화물 층들(예컨대, 24C, 24D)의 제2 서브세트를 포함한다.
스페이서 유전체 금속 산화물 층들(24A, 24B, 24C, 24D) 각각은 각자의 물리 증착 공정, 원자 층 침착 공정, 또는 화학 증착 공정에 의해 형성될 수 있다. 하나의 실시예에서, 스페이서 유전체 금속 산화물 층들(24A, 24B, 24C, 24D) 각각은 비자기 터널 장벽 층(134)보다 더 작은 두께를 가질 수 있다. 예를 들어, 스페이서 유전체 금속 산화물 층들(24A, 24B, 24C, 24D) 각각은 0.2 nm 내지 0.8 nm 및/또는 0.3 nm 내지 0.6 nm 범위의 두께를 가질 수 있다. 스페이서 유전체 금속 산화물 층(24A, 24B, 24C, 24D) 각각의 두께는 각자의 스페이서 유전체 금속 산화물 층(24A, 24B, 24C, 24D)의 재료의 단층의 두께보다 작을 수 있거나, 그와 동일할 수 있거나, 또는 그보다 클 수 있다.
하나의 실시예에서, 적어도 하나의 스페이서 유전체 금속 산화물 층들(24A, 24B, 24C, 24D) 중 최상단은 기준 층(132)과 접촉할 수 있다. 대안적인 실시예에서, 추가적인 비자기 스페이서 금속 층이 적어도 하나의 스페이서 유전체 금속 산화물 층들(24A, 24B, 24C, 24D) 중 최상단의 것과 기준 층(132) 사이에 위치될 수 있다. 추가적인 비자기 스페이서 금속 층은 W, Mo 또는 Ta로부터 선택된 적어도 하나의 금속을 포함할 수 있고/있거나 본질적으로 그로 이루어질 수 있다. 추가적인 비자기 스페이서 금속 층의 두께는 0.2 nm 내지 0.8 nm, 예컨대 0.4 nm 내지 0.6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
하나의 실시예에서, 적어도 하나의 스페이서 유전체 금속 산화물 층들(24A, 24B, 24C, 24D) 중 적어도 하나는 하나의 추가적인 기준 층들(22A, 22B, 22C, 22D)과 접촉하는 제1 평면 표면에 각자의 제1 강자성체-유전체 계면을 포함하고, 기준 층(132) 또는 다른 추가적인 기준 층(22A, 22B, 22C, 22D)과 접촉하는 제2 평면 표면에 각자의 제2 강자성체-유전체 계면을 포함한다. 제3 강자성체-유전체 계면이 기준 층(132)과 비자기 터널 장벽 층(134) 사이에 위치된다. 따라서, 적어도 3개의 강자성체-유전체 계면들이 제1 합성 기준 자화 구조체(220)에서 비자기 터널 장벽 층(134)과 복합 SAF 구조체(212, 213, 214) 사이에 위치된다.
자기 터널 접합부(140)는 적어도 하나의 제1 층 스택(20A, 20B, 20C, 20D)과 제2 전극(92) 사이에 위치될 수 있다. 대체적으로, 자기 터널 접합부(140)는 기준 층(132), 자유 층(136), 및 기준 층(132)과 자유 층(136) 사이에 위치된 비자기 터널 장벽 층(134)을 포함한다. 기준 층(132)은 자유 층(136)이 적어도 하나의 제1 층 스택(20A, 20B, 20C, 20D)에 대한 것보다 적어도 하나의 제1 층 스택(20A, 20B, 20C, 20D)에 더 근접해 있을 수 있다. 하나의 실시예에서, 비자기 터널 장벽 층(134)은 마그네슘 산화물 및 스피넬 재료로부터 선택된 재료를 포함하고/하거나, 본질적으로 그로 이루어진다.
도 4를 참조하면, 유전체 캡핑 층(334)과 비자기 금속 캡핑 층(170) 사이에 제2 기준 층(332)을 삽입함으로써, 도 2에 도시된 제1 예시적인 VCMA 메모리 디바이스의 제1 구성 또는 제2 구성으로부터 제1 예시적인 VCMA 메모리 디바이스의 제3 구성이 도출될 수 있다. 제2 기준 층(332)은 유전체 캡핑 층(334)과 접촉할 수 있고, 제1 기준 층(132)과 동일한 자화 방향을 가질 수 있다. 하나의 실시예에서, 제2 기준 층(332)은 제1 기준 층(132)을 위해 채용될 수 있는 임의의 강자성 재료를 포함할 수 있고, 제1 기준 층(132)에 대한 두께 범위 내의 두께를 가질 수 있다. 제2 기준 층(332)은, 존재하는 경우, 제1 기준 층(132)에 의해 생성된 기준 자기장을 보강한다.
도 5를 참조하면, 유전체 캡핑 층(334)과 제2 전극(92) 사이에 제2 합성 기준 자화 구조체(320)를 제공함으로써, 제1 예시적인 VCMA 메모리 디바이스의 제3 구성으로부터 제1 예시적인 VCMA 메모리 디바이스의 제4 구성이 도출될 수 있다. 제2 합성 기준 자화 구조체(320)는 유전체 캡핑 층(334)으로부터 제2 전극(92)을 향하는 방향을 따라, 제2 기준 층(332), 제2 비자기 스페이서 금속 층(315), 및 제2 비자기 스페이서 금속 층(315)과의 계면에 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체(314, 313, 312)를 포함한다. 다시 말해, 제2 합성 기준 자화 구조체(320)는 제2 전극(92)으로부터 자유 층(136)을 향하는 방향을 따라, 평면 단부 표면에 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체(312, 313, 314), 및 제2 비자기 스페이서 금속 층(315)을 포함할 수 있다.
하나의 실시예에서, 고정된 수직 자화 구조체(312, 313, 314)는 제1 초격자(312), 제2 초격자(314), 및 제1 초격자(312)와 제2 초격자(314) 사이에 반강자성 결합을 제공하는 두께를 갖는 반강자성 결합 층(313)을 포함하는 복합 합성 반강자성(SAF) 구조체를 포함할 수 있다. 하나의 실시예에서, 제1 초격자는 제1 코발트 층들 및 제1 백금 층들의 제1 초격자를 포함하고, 제2 초격자(314)는 제2 코발트 층들 및 제2 백금 층들의 제2 초격자를 포함한다. 하나의 실시예에서, 제1 초격자(312)는 N1개의 제1 백금 층들이 (N1+1)개의 제1 코발트 층들과 인터레이싱되도록 제1 코발트 층 및 제1 백금 층의 제1 단위 층 스택의 N1개의 반복들, 및 제1 캡핑 코발트 층을 포함한다. 정수 N1은 2 내지 10, 예컨대 3 내지 6 범위에 있을 수 있지만, 더 적은 수 및 더 많은 수가 또한 N1을 위해 채용될 수 있다. 하나의 실시예에서, 제2 초격자(314)는 N2개의 제1 백금 층들이 (N2+1)개의 제2 코발트 층들과 인터레이싱되도록 제2 코발트 층 및 제2 백금 층의 제2 단위 층 스택의 N2개의 반복들, 및 제2 캡핑 코발트 층을 포함한다. 정수 N2는 2 내지 10, 예컨대 3 내지 6 범위에 있을 수 있지만, 더 적은 수 및 더 많은 수가 또한 N2를 위해 채용될 수 있다. 예시적인 예에서, 제1 코발트 층들 및 제2 코발트 층들은 0.2 nm 내지 0.5 nm의 각자의 두께를 가질 수 있고, 제1 백금 층들 및 제2 백금 층들은 약 0.1 nm 내지 0.3 nm의 각자의 두께를 가질 수 있다. 단층의 두께보다 작은 두께를 갖는 재료 층은 재료 층의 두께 대 단층의 두께의 비와 동일한 분율 커버리지를 갖는 불연속 층을 지칭한다는 것이 이해된다.
반강자성 결합 층(313)은 제1 영구 강자성 층(312)과 제2 영구 강자성 층(314) 사이의 반강자성 결합을 제공하는 재료 조성 및 두께를 포함한다. 하나의 실시예에서, 반강자성 결합 층(313)은 루테늄 또는 이리듐을 포함할 수 있고, 0.3 nm 내지 0.8 nm 범위의 두께를 가질 수 있다.
제2 비자기 스페이서 금속 층(315)은 고정된 수직 자화 구조체(312, 313, 314)의 평면 하단 표면 상에 위치될 수 있다. 제2 비자기 스페이서 금속 층(315)은 섭씨 2,000도보다 더 높은 융점을 갖는 적어도 하나의 내화 금속을 포함할 수 있고/있거나 본질적으로 그로 이루어질 수 있다. 예를 들어, 제2 비자기 스페이서 금속 층(315)은 W, Mo 또는 Ta로부터 선택된 적어도 하나의 금속을 포함할 수 있고/있거나 본질적으로 그로 이루어질 수 있다. 제2 비자기 스페이서 금속 층(315)의 두께는 0.1 nm 내지 0.3 nm, 예컨대 0.15 nm 내지 0.25 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다. 제2 비자기 스페이서 금속 층(315)은, 예를 들어 화학 증착에 의해 침착될 수 있다. 하나의 실시예에서, 제2 비자기 스페이서 금속 층(315)은 본질적으로 텅스텐으로 이루어질 수 있다.
도 6a를 참조하면, 프로그래밍 단계의 일례가 도시되어 있으며, 여기서 자유 층(136)의 자화 방향과 제1 기준 층(132)의 고정된 자화 방향 사이의 극 각도가 19π/20 내지 π 범위 내에 있을 때 종료되는 제1 극성의 프로그래밍 펄스에 의해, 평행 정렬 상태의 선택된 VCMA 자기전기 메모리 셀(180)이 역평행 정렬 상태로 프로그래밍된다. 프로그래밍 펄스의 듀레이션은 0.02 ns 내지 0.5 ns 범위에 있을 수 있지만, 프로그래밍 펄스의 더 작은 듀레이션 및 더 큰 듀레이션이 또한 채용될 수 있다.
도 6b를 참조하면, 프로그래밍 단계의 일례가 도시되어 있으며, 여기서 자유 층(136)의 자화 방향과 제1 기준 층(132)의 고정된 자화 방향 사이의 극 각도가 0 내지 π/20 범위 내에 있을 때 종료되는 제1 극성의 프로그래밍 펄스에 의해, 역평행 정렬 상태의 선택된 VCMA 자기전기 메모리 셀이 평행 정렬 상태로 프로그래밍된다.
따라서, 제어 회로(401)는 제1 전극(32)과 제2 전극(92) 사이에 프로그래밍 전압을 인가함으로써 프로그래밍 동작을 수행하도록 구성되며, 여기서 프로그래밍 전압은 자유 층(136) 및 제1 기준 층(132)이 평행 자화 방향들을 갖는 제1 자화 상태에 대해, 그리고 자유 층 및 기준 층이 역평행 자화 방향들을 갖는 제2 자화 상태에 대해 동일한 극성을 갖는다. 프로그래밍 전압의 크기는 500 mV 내지 3 V 범위에 있을 수 있다. 제어 회로(401)는 또한, 제1 전극과 제2 전극 사이에 100 mV 내지 1.5 V의 전압을 인가함으로써 감지(즉, 판독) 동작을 수행하도록 구성된다.
제1 실시예의 메모리 셀(180)을 동작시키는 방법은 제1 전극(32)과 제2 전극(92) 사이에 제1 극성의 제1 프로그래밍 전압을 인가하여, 자유 층(136) 및 제1 기준 층(132)이 평행 자화 방향들을 갖는 자유 층의 제1 자화 상태를 자유 층 및 기준 층이 역평행 자화 방향들을 갖는 자유 층의 제2 자화 상태로 스위칭하는 단계를 포함한다. 방법은 제1 전극과 제2 전극 사이에 제1 극성의 제2 프로그래밍 전압을 인가하여, 자유 층의 제2 자화 상태를 자유 층의 제1 자화 상태로 스위칭하는 단계를 추가로 포함한다. 제1 프로그래밍 전압 및 제2 프로그래밍 전압은 유전체 캡핑 층에 전기장을 생성하는데, 이는 자유 층(136)에 세차를 유도한다. 도 6a 및 도 6b에 도시된 바와 같이, 방법은 자유 층이 제1 자화 방향을 가질 때 제1 프로그래밍 전압을 종료하는 단계, 및 자유 층이 제2 자화 방향을 가질 때 제2 프로그래밍 전압을 종료하는 단계를 포함한다. 하나의 실시예에서, 외부 자기장은 제1 프로그래밍 전압을 인가하는 단계 동안 외부장 소스(60)에 의해 선택적으로 인가된다.
도 2 내지 도 5에 도시된 자기전기 메모리 디바이스는 하나의 면으로부터 다른 면까지, 제1 전극(32), 제1 기준 층(132), 비자기 터널 장벽 층(134), 제1 비자기 금속 더스트 층(135), 자유 층(136), 제2 비자기 금속 더스트 층(137), 유전체 캡핑 층(348), 및 제2 전극(92)을 순서대로 또는 역순으로 포함하는 층 스택을 형성함으로써 제조될 수 있다. 제1 합성 기준 자화 구조체(220) 및/또는 제2 합성 기준 자화 구조체(320)가 채용될 수 있거나 또는 채용되지 않을 수 있다. 제어 회로(401)가 형성될 수 있고, 제1 전극(32) 및 제2 전극(92)이 제어 회로(401)의 각자의 노드에 접속될 수 있다. 제1 기준 층(132)은 고정된 자화 방향을 갖고, 자유 층(136)은 고정된 자화 방향에 평행하거나 역평행한 자화 방향들을 제공하는 자기 이방성을 갖는다.
도 7a를 참조하면, 자기 터널 접합부에 대한 원자 레벨 모델, 및 유전체 캡핑 층(348)에서 나노미터당 볼트 단위의 인가된 전기장의 함수로서의 자기 이방성 에너지 밀도에 대한 그래프가 비교 예시적인 VCMA 디바이스 내의 제1 비교 자기 터널 접합부에 대해 도시되어 있다. 제1 비교 자기 터널 접합부는 제1 비자기 금속 더스트 층(135), CoFe 자유 층(136), MgO 터널링 장벽 층(134) 및 MgO 유전체 캡핑 층(348)으로서 이리듐 단층을 포함한다. 제2 비자기 금속 더스트 층(137)은 제2 비자기 금속 더스트 층(137)이 부재하는 동안 제1 비자기 금속 더스트 층(135)의 존재의 영향을 정량화하기 위해 생략된다. 제1 비자기 금속 더스트 층(135)으로서의 이리듐 층의 존재의 영향을 결정하기 위해 구조체의 자기 이방성 에너지에 대해 시뮬레이션들을 수행하였고, 제1 비자기 금속 더스트 층(135)으로서의 이리듐 층의 존재로 인한 VCMA 계수를 계산하였다. 이러한 구성에서 전체 VCMA 계수의 값은 켈빈 0도에서의 초기 계산들에 기초하여 약 -3,650 fJ/V·m인 것으로 추정하였다. 따라서, 이리듐 더스트 층(135)은 큰 네거티브 VCMA 기여를 제공한다. 도 7a의 층 분해된 VCMA는 전체 VCMA에 대한 우세한 기여가 이리듐 원자들로부터 나오는 것을 보여준다.
도 7b를 참조하면, 자기 터널 접합부에 대한 원자 레벨 모델, 및 인가된 전기장의 함수로서의 자기 이방성 에너지 밀도에 대한 그래프가 비교 예시적인 VCMA 디바이스 내의 제2 비교 자기 터널 접합부에 대해 도시되어 있다. 제2 비교 자기 터널 접합부는 제2 비자기 금속 더스트 층(137), CoFe 자유 층(136), MgO 터널링 장벽 층(134) 및 MgO 유전체 캡핑 층(348)으로서 백금 단층을 포함한다. 제1 비자기 금속 더스트 층(135)은 제1 비자기 금속 더스트 층(135)이 부재하는 동안 제2 비자기 금속 더스트 층(137)의 존재의 영향을 정량화하기 위해 생략된다. 제2 비자기 금속 더스트 층(137)으로서의 백금 층의 존재의 영향을 결정하기 위해 구조체의 자기 이방성 에너지에 대해 시뮬레이션들을 수행하였고, 제2 비자기 금속 더스트 층(137)으로서의 백금 층의 존재로 인한 VCMA 계수를 계산하였다. 이러한 구성에서 전체 VCMA 계수의 값은 켈빈 0도에서 약 -1,280 fJ/V·m인 것으로 추정하였다. 따라서, 제2 비자기 금속 더스트 층(137)이 자유 층(136)과 터널 장벽 층(134) 사이에 대신 위치된 경우, 이러한 구성에서 전체 VCMA 계수는 켈빈 0도에서 포지티브 1,280 fJ/V·m일 것이다(즉, 여기서 백금은 디바이스에서 동일하게 위치된 이리듐과 비교하여 반대 부호의 VCMA 계수를 가짐). 도 7b의 층 분해된 VCMA는 전체 VCMA에 대한 우세한 기여가 백금 원자들로부터 나오는 것을 보여준다.
도 7c를 참조하면, 자기 터널 접합부에 대한 원자 레벨 모델, 및 인가된 전기장의 함수로서의 자기 이방성 에너지 밀도에 대한 그래프가 도 2 내지 도 5의 제1 예시적인 VCMA 디바이스 내의 자기 터널 접합부에 대해 도시되어 있다. 자기 터널 접합부는 제1 비자기 금속 더스트 층(135), 제2 비자기 금속 더스트 층(137)으로서의 백금 단층, CoFe 자유 층(136), MgO 터널링 장벽 층(134) 및 MgO 유전체 캡핑 층(348)으로서 이리듐 단층을 포함한다. 따라서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 둘 모두가 존재한다. 제1 비자기 금속 더스트 층(135)으로서의 이리듐 단층의 존재 및 제2 비자기 금속 더스트 층(137)으로서의 백금 층의 존재의 영향을 결정하기 위해 구조체의 자기 이방성 에너지에 대한 시뮬레이션을 수행하였다. 이러한 구성에서 전체 VCMA 계수의 값은 켈빈 0도에서 약 -4550 fJ/Vm인 것으로 추정하였다. 도 7a 및 도 7b의 비교 예시적인 디바이스들에 대해 도 7c의 제1 예시적인 VCMA 메모리 디바이스의 구성을 채용하여 더 높은 총 VCMA 계수를 획득하였다.
대체적으로, 제1 비자기 금속 더스트 층(135)은 제1 전압 제어형 자기 이방성 계수를 제공하고; 제2 비자기 금속 더스트 층(137)은 제2 전압 제어형 자기 이방성 계수를 제공하며; 제2 전압 제어형 자기 이방성 계수의 크기는 제1 전압 제어형 자기 이방성 계수의 크기의 적어도 25%이다. 하나의 실시예에서, 켈빈 0도에서의 초기 계산들에 기초하여, 제1 전압 제어형 자기 이방성 계수는 2,400 fJ/V·m 초과의 절대 크기를 갖고; 제2 전압 제어형 자기 이방성 계수는 800 fJ/V·m 초과의 절대 크기를 갖는다. 제1 비자기 금속 더스트 층(135)과 제2 비자기 금속 더스트 층(137)의 조합은 켈빈 0도에서 3,000 fJ/V·m 초과 및/또는 4,000 fJ/V·m 초과, 예컨대 4,000 내지 4,550 fJ/V·m의 절대 크기를 갖는 총 VCMA 계수를 제공할 수 있다.
도 8을 참조하면, 본 개시내용의 제2 실시예에 따른 제2 예시적인 VCMA 메모리 디바이스의 제1 구성이 도시되어 있는데, 이는 제1 비자기 금속 더스트 층(135), 자유 층(136), 및 제2 비자기 금속 더스트 층(137)의 조합을 수정함으로써 도 2의 제1 예시적인 VCMA 메모리 디바이스의 제1 구성으로부터 도출될 수 있다. 구체적으로, 도 2의 제1 예시적인 VCMA 메모리 디바이스 내의 제1 비자기 금속 더스트 층(135), 자유 층(136), 및 제2 비자기 금속 더스트 층(137)의 조합은 제1 비자기 금속 더스트 층(135)과, 제2 비자기 금속 더스트 층(139)에 의해 서로 이격되는 제1 구성요소 자유 층(136A) 및 제2 구성요소 자유 층(136B)을 포함하는 자유 층(136)의 조합으로 대체된다. 다시 말해, 제2 비자기 금속 더스트 층(139)은 자유 층(136)에 매립된다. 또한, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139) 각각의 재료 조성 및 두께는 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139)이 동일한 극성 전압 제어형 자기 이방성 계수들을 갖도록 선택된다. 더스트 층으로부터의 VCMA 계수 기여의 극성은 또한, 더스트 층과 자유 층의 계면 사이의 거리에 의존한다는 점에 유의해야 한다. 제1 구성요소 자유 층(136A) 및 제2 구성요소 자유 층(136B) 각각은 자유 층(136)의 재료 조성들 중 임의의 것일 수 있는 각자의 재료 조성을 가질 수 있다.
하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139) 각각은 본질적으로, 각자의 적어도 하나의 원소 금속으로 이루어진다. 적어도 하나의 원소 금속은 Ir, Mg, Pd, Pt, W, Ta, Hf, Ru, 또는 Rh로부터 선택될 수 있다. 대안적으로, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139)은 Mg-Al 합금과 같은 합금을 포함할 수 있다. 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139)은 동일한 금속을 포함할 수 있거나 또는 상이한 금속들을 포함할 수 있다. 하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139) 각각은 본질적으로, 이리듐으로 이루어질 수 있다.
제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139) 각각은 물리 증착(즉, 스퍼터링)에 의해 형성될 수 있다. 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139) 각각의 두께는 적어도 하나의 원소 금속의 5개 미만 단층들일 수 있다. 하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139) 각각의 두께는 0.1 nm 내지 1.2 nm, 예컨대 0.1 nm 내지 0.8 nm, 및/또는 0.2 nm 내지 0.5 nm 범위에 있을 수 있다. 하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139) 중 하나 또는 둘 모두는 서브 단층 두께를 갖고, 그를 관통하는 개구들을 포함한다. 하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139) 중 하나 또는 둘 모두는 불연속적인데, 즉 서로 접촉하지 않는 다수의 클러스터들을 포함한다. 각각의 클러스터 내의 금속 원자들의 수는 1 내지 100 범위에 있을 수 있다. 이러한 경우, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139) 중 하나 또는 둘 모두의 두께는 0.1 nm 내지 0.2 nm 범위에 있을 수 있다. 대안적으로, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139) 중 하나 또는 둘 모두는 적어도 하나의 원소 금속의 1개 단층 및 적어도 하나의 원소 금속의 5개 단층들로부터의 일정 범위의 두께를 가질 수 있다.
하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139)은 본질적으로, 동일한 단일 비자기 금속 원소로 이루어진다. 하나의 실시예에서, 제1 비자기 금속 더스트 층(135)은 이리듐의 0.1개 단층 내지 이리듐의 2개 단층들 범위, 예컨대 이리듐의 단층의 두께를 갖는 제1 이리듐 층을 포함하고/하거나, 본질적으로 그로 이루어진다. 하나의 실시예에서, 제2 비자기 금속 더스트 층(139)은 백금의 0.1개 단층 내지 이리듐의 2개 단층들 범위, 예컨대 이리듐의 단층의 두께를 갖는 제2 이리듐 층을 포함하고/하거나, 본질적으로 그로 이루어진다.
하나의 실시예에서, 제2 비자기 금속 더스트 층(139)은 제1 비자기 금속 더스트 층(135)에 대한 것보다 유전체 캡핑 층(348)에 대해 더 근접해 있다. 하나의 실시예에서, 비자기 터널 장벽 층(134) 및 유전체 캡핑 층(348) 각각은 마그네슘 산화물 또는 마그네슘 알루미늄 산화물 스피넬 재료로부터 선택된 각자의 재료를 포함하고/하거나 본질적으로 그로 이루어진다.
하나의 실시예에서, 유전체 캡핑 층(348)의 두께 대 유전 상수비는 비자기 터널 장벽 층(134)의 두께 대 유전 상수비보다 크며, 따라서, 유전체 캡핑 층(348)에 걸친 전위 차이는 제2 전극(92) 및 제1 전극(32)에 걸친 전압의 인가 동안 비자기 터널 장벽 층(134)에 걸친 상이한 전위보다 더 크다.
하나의 실시예에서, 제1 비자기 금속 더스트 층(135)은 자유 층(136)에 제1 전압 제어형 자기 이방성 계수를 제공하고; 제2 비자기 금속 더스트 층(139)은 자유 층(136)에 제2 전압 제어형 자기 이방성 계수를 제공하며; 제2 전압 제어형 자기 이방성 계수의 크기는 제1 전압 제어형 자기 이방성 계수의 크기의 적어도 25%이다. 하나의 실시예에서, 켈빈 0도에서의 초기 계산들에 기초하여, 제1 전압 제어형 자기 이방성 계수는 2,400 fJ/V·m 초과의 절대 크기를 갖고; 제2 전압 제어형 자기 이방성 계수는 800 fJ/V·m 초과의 절대 크기를 갖는다.
하나의 실시예에서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 중 적어도 하나는 서브 단층 두께를 갖고; 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(137) 중 적어도 하나는 그를 관통하는 개구들을 포함하거나 또는 서로 접촉하지 않는 다수의 클러스터들을 포함한다.
하나의 실시예에서, 자유 층(136)에 평면내 보조 자기장을 인가하도록 구성되는 외부장 소스(60)가 제공될 수 있다. 평면내 보조 자기장은 제1 전극(32)과 제2 전극(92) 사이에서의 전기장의 인가 시에 자유 층(136)의 방위각 자화 방향의 회전을 유도한다.
제어 회로(401)는 제1 예시적인 VCMA 메모리 디바이스에서와 동일할 수 있다. 하나의 실시예에서, 제어 회로(401)는 제2 전극(92) 및 제1 전극(32)에 걸쳐 감지 전압을 인가함으로써 그리고 자기 터널 접합부(140)의 자기 저항을 측정함으로써 자유 층(136)의 자화 상태를 결정하는 감지 동작을 수행하도록; 자유 층(136)의 자화 상태가 상향-포인팅 자화 상태 및 하향-포인팅 자화 상태로부터 선택된 타깃 자화 상태에 있는지의 여부를 결정하는 비교 동작을 수행하도록; 그리고 자유 층(136)의 자화 상태가 타깃 자화 상태가 아닌 경우에만 제2 전극(92) 및 제1 전극(32)에 걸쳐 프로그래밍 펄스를 인가하고, 자유 층(136)의 자화 상태가 타깃 자화 상태인 경우에는 프로그래밍 펄스를 인가하지 않도록 구성될 수 있다.
하나의 실시예에서, 프로그래밍 펄스는 상향-포인팅 자화 상태를 하향-포인팅 자화 상태로 프로그래밍하기 위한 그리고 하향-포인팅 자화 상태를 상향-포인팅 자화 상태로 프로그래밍하기 위한 동일한 극성을 갖는다.
하나의 실시예에서, 감지 전압은 제1 극성을 갖고, 자유 층(136)의 자기 이방성을 증가시키는 방향을 따라 자유 층(136) 내에 제1 전기장을 생성하고; 프로그래밍 펄스는 제1 극성의 반대인 제2 극성을 갖고, 자유 층(136)의 자기 이방성을 감소시키는 방향을 따라 자유 층(136) 내에 제2 전기장을 생성한다. 하나의 실시예에서, 감지 전압의 극성은 감지 동작 동안 인가된 전기장이 VCMA 효과를 통해 자유 층(136)의 자기 이방성을 증가시키도록(그리고 이에 따라, 자유 층(136)의 자화의 플리핑이 인가된 전기장으로 인해 더 어려워짐) 선택되고, 프로그래밍 전압의 극성은 프로그래밍 동작 동안 인가된 전기장이 VCMA 효과를 통해 자유 층(136)의 자기 이방성을 감소시키도록(그리고 이에 따라, 자유 층(136)의 자화의 플리핑이 인가된 전기장으로 인해 더 용이해짐) 선택된다.
도 9를 참조하면, 제1 합성 기준 자화 구조체(220)를 수정함으로써 도 8의 제2 예시적인 VCMA 메모리 디바이스의 제1 구성으로부터 제2 예시적인 VCMA 메모리 디바이스의 제2 구성이 도출될 수 있다. 제1 합성 기준 자화 구조체(220)는 제2 전극(32)과 비자기 터널 장벽 층(134) 사이에 위치된다. 제1 합성 기준 자화 구조체(220)는 제2 전극(32)으로부터 제2 전극(92)을 향하는 방향을 따라, 평면 단부 표면에 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체(212, 213, 214), 제1 비자기 스페이서 금속 층(215), 및 제1 기준 층(132)을 포함할 수 있다.
적어도 하나의 제1 층 스택(20A, 20B, 20C, 20D)이 제1 비자기 스페이서 금속 층(215)과 제1 기준 층(132) 사이에 위치될 수 있다. 적어도 하나의 제1 층 스택(20A, 20B, 20C, 20D)은 수직 자기 이방성을 갖는 각자의 강유전성 재료를 포함하는 각자의 추가적인 기준 층(22A, 22B, 22C, 22D), 및 스페이서 유전체 금속 산화물 층(24A, 24B, 24C, 24D)과 같은 각자의 스페이서 유전체 금속 산화물 층을 포함한다. 대체적으로, 제1 합성 기준 자화 구조체(220)는 제1 예시적인 VCMA 메모리 디바이스에서와 동일할 수 있다.
도 10을 참조하면, 유전체 캡핑 층(334)과 비자기 금속 캡핑 층(170) 사이에 제2 기준 층(332)을 삽입함으로써, 도 8에 도시된 제2 예시적인 VCMA 메모리 디바이스의 제1 구성 또는 제2 구성으로부터 제2 예시적인 VCMA 메모리 디바이스의 제3 구성이 도출될 수 있다. 제2 기준 층(332)은 유전체 캡핑 층(334)과 접촉할 수 있고, 제1 기준 층(132)과 동일한 자화 방향을 가질 수 있다. 하나의 실시예에서, 제2 기준 층(332)은 제1 기준 층(132)을 위해 채용될 수 있는 임의의 강자성 재료를 포함할 수 있고, 제1 기준 층(132)에 대한 두께 범위 내의 두께를 가질 수 있다. 제2 기준 층(332)은 존재하는 경우, 제1 기준 층(132)에 의해 생성된 기준 자기장을 보강한다.
도 11을 참조하면, 유전체 캡핑 층(334)과 제2 전극(92) 사이에 제2 합성 기준 자화 구조체(320)를 제공함으로써, 도 10의 제2 예시적인 VCMA 메모리 디바이스의 제3 구성으로부터 제2 예시적인 VCMA 메모리 디바이스의 제4 구성이 도출될 수 있다. 제2 합성 기준 자화 구조체(320)는 유전체 캡핑 층(334)으로부터 제2 전극(92)을 향하는 방향을 따라, 제2 기준 층(332), 제2 비자기 스페이서 금속 층(315), 및 제2 비자기 스페이서 금속 층(315)과의 계면에 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체(314, 313, 312)를 포함한다. 다시 말해, 제2 합성 기준 자화 구조체(320)는 제2 전극(92)으로부터 자유 층(136)을 향하는 방향을 따라, 평면 단부 표면에 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체(312, 313, 314), 및 제2 비자기 스페이서 금속 층(315)을 포함할 수 있다. 대체적으로, 제2 합성 기준 자화 구조체(320)는 제1 예시적인 VCMA 메모리 디바이스에서와 동일할 수 있다.
제2 실시예의 제2 예시적인 VCMA 메모리 디바이스에 대한 감지 방법들 및 프로그래밍 방법들은 제1 실시예에서와 동일할 수 있다.
도 8 내지 도 11에 도시된 자기전기 메모리 디바이스는 하나의 면으로부터 다른 면까지, 제2 전극(32), 제1 기준 층(132), 비자기 터널 장벽 층(134), 제2 비자기 금속 더스트 층(139)을 매립한 자유 층(136)과 제1 비자기 금속 더스트 층(135)의 조합, 유전체 캡핑 층(348), 및 제2 전극(92)을 순서대로 또는 역순으로 포함하는 층 스택을 형성함으로써 제조될 수 있다. 제1 합성 기준 자화 구조체(220) 및/또는 제2 합성 기준 자화 구조체(320)가 채용될 수 있거나 또는 채용되지 않을 수 있다. 제어 회로(401)가 형성될 수 있고, 제2 전극(32) 및 제2 전극(92)이 제어 회로(401)의 각자의 노드에 접속될 수 있다. 제1 기준 층(132)은 고정된 자화 방향을 갖고, 자유 층(136)은 고정된 자화 방향에 평행하거나 역평행한 자화 방향들을 제공하는 자기 이방성을 갖는다.
도 12a를 참조하면, 자기 터널 접합부에 대한 원자 레벨 모델, 및 인가된 전기장의 함수로서의 자기 이방성 에너지 밀도에 대한 그래프가 비교 예시적인 VCMA 디바이스 내의 제1 비교 자기 터널 접합부에 대해 도시되어 있다. 제1 비교 자기 터널 접합부는 제1 비자기 금속 더스트 층(135), Fe 자유 층(136), MgO 터널링 장벽 층(134) 및 MgO 유전체 캡핑 층(348)으로서 이리듐 단층을 포함한다. 제2 비자기 금속 더스트 층(139)은 제2 비자기 금속 더스트 층(139)이 부재하는 동안 제1 비자기 금속 더스트 층(135)의 존재의 영향을 정량화하기 위해 생략된다. 제1 비자기 금속 더스트 층(135)으로서의 이리듐 층의 존재의 영향을 결정하기 위해 구조체의 자기 이방성 에너지에 대해 시뮬레이션들을 수행하였고, 제1 비자기 금속 더스트 층(135)으로서의 이리듐 층의 존재로 인한 VCMA 계수를 계산하였다. 이러한 구성에서 VCMA 계수의 값은 켈빈 0도에서 약 -3,050 fJ/V·m인 것으로 추정하였다.
도 12b를 참조하면, 자기 터널 접합부에 대한 원자 레벨 모델, 및 인가된 전기장의 함수로서의 자기 이방성 에너지 밀도에 대한 그래프가 비교 예시적인 VCMA 디바이스 내의 제2 비교 자기 터널 접합부에 대해 도시되어 있다. 제2 비교 자기 터널 접합부는 제2 비자기 금속 더스트 층(139), 철 제1 구성요소 자유 층(136A), 제2 구성요소 자유 층(136B)으로서의 철의 단층, MgO 터널링 장벽 층(134) 및 MgO 유전체 캡핑 층(348)으로서 이리듐 단층을 포함한다. 제1 비자기 금속 더스트 층(135)은 제1 비자기 금속 더스트 층(135)이 부재하는 동안 제2 비자기 금속 더스트 층(139)의 존재의 영향을 정량화하기 위해 생략된다. 제2 비자기 금속 더스트 층(139)으로서의 이리듐 층의 존재의 영향을 결정하기 위해 구조체의 자기 이방성 에너지에 대해 시뮬레이션들을 수행하였고, 제2 비자기 금속 더스트 층(139)으로서의 이리듐 층의 존재로 인한 VCMA 계수를 계산하였다. 이러한 구성에서 VCMA 계수의 값은 켈빈 0도에서 약 -920 fJ/V·m인 것으로 추정하였다. VCMA 계수의 값은 제2 비자기 금속 더스트 층(139)이 MgO 터널링 장벽 층(134)으로부터의 철의 하나의 단층 내에 대신 배치된 경우, 약 포지티브 920 fJ/V·m일 것이다.
도 12c를 참조하면, 자기 터널 접합부에 대한 원자 레벨 모델, 및 인가된 전기장의 함수로서의 자기 이방성 에너지 밀도에 대한 그래프가 도 8 내지 도 11의 제1 예시적인 VCMA 디바이스 내의 자기 터널 접합부에 대해 도시되어 있다. 자기 터널 접합부는 제1 비자기 금속 더스트 층(135)으로서의 이리듐 단층, 제2 비자기 금속 더스트 층(139)으로서의 이리듐 단층, 철 제1 구성요소 자유 층(136A), 제2 구성요소 자유 층(136B)으로서의 철의 단층, MgO 터널링 장벽 층(134) 및 MgO 유전체 캡핑 층(348)을 포함한다. 따라서, 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139) 둘 모두가 존재한다. 제1 비자기 금속 더스트 층(135)으로서의 이리듐 단층의 존재 및 제2 비자기 금속 더스트 층(139)으로서의 이리듐 층의 존재의 영향을 결정하기 위해 구조체의 자기 이방성 에너지에 대한 시뮬레이션을 수행하였다. 이러한 경우, 이러한 구성에서 제1 비자기 금속 더스트 층(135) 및 제2 비자기 금속 더스트 층(139)으로 인한 VCMA 계수들의 총 값은 켈빈 0도에서 약 -3,750 fJ/Vm인 것으로 추정하였다. 도 12a 및 도 12b의 비교 예시적인 디바이스들과 비교하여 제2 예시적인 VCMA 메모리 디바이스의 구성을 채용하여 더 높은 총 VCMA 계수를 획득하였다.
대체적으로, 제1 비자기 금속 더스트 층(135)은 자유 층(136)에 제1 전압 제어형 자기 이방성 계수를 제공하고; 제2 비자기 금속 더스트 층(139)은 자유 층(136)에 제2 전압 제어형 자기 이방성 계수를 제공하며; 제2 전압 제어형 자기 이방성 계수의 절대 크기는 제1 전압 제어형 자기 이방성 계수의 절대 크기의 적어도 25%이다. 하나의 실시예에서, 켈빈 0도에서의 초기 계산들에 기초하여, 제1 전압 제어형 자기 이방성 계수는 2,400 fJ/V·m 초과의 절대 크기를 갖고; 제2 전압 제어형 자기 이방성 계수는 800 fJ/V·m 초과의 절대 크기를 갖는다. 제1 비자기 금속 더스트 층(135)과 제2 비자기 금속 더스트 층(139)의 조합은 켈빈 0도에서 약 3,000 fJ/V·m 초과, 예컨대 3,500 내지 3750 fJ/V·m의 절대 값을 갖는 총 VCMA 계수를 제공할 수 있다.
도 13을 참조하면, 본 개시내용의 제3 실시예에 따른 제3 예시적인 VCMA 메모리 디바이스의 제1 구성이 도시되어 있는데, 이는 제1 비자기 금속 더스트 층(135), 자유 층(136), 및 제2 비자기 금속 더스트 층(137)의 조합을 수정함으로써 제1 예시적인 VCMA 메모리 디바이스의 제1 구성으로부터 도출될 수 있다. 구체적으로, 제1 예시적인 VCMA 메모리 디바이스 내의 제1 비자기 금속 더스트 층(135), 자유 층(136), 및 제2 비자기 금속 더스트 층(137)의 조합은 2차원 금속 화합물 층(235)과 자유 층(136)의 조합으로 대체된다. 본 명세서에서 사용되는 바와 같이, 2차원 금속 화합물은 금속 원소와 0.3 nm 내지 2 nm 범위의 두께를 갖는 다른 원소의 2차원 화합물을 지칭한다. 하나의 실시예에서, 2차원 금속 화합물 층(235)은 비자기 금속 원소, 및 평면내 공유 결합 및 평면외 반 데르 발스 결합을 갖는 비금속 원소의 2차원 화합물을 포함할 수 있다. 대안적으로, 2차원 금속 화합물 층(235)은 평면 내의 강한 공유 결합들 및 평면 외의 반 데르 발스 상호작용들을 갖는 대신, "전통적" 금속 산화물 구조(MgO와 유사함)를 갖는 루틸 결정 구조를 갖는 이리듐 산화물과 같은 금속 산화물을 포함할 수 있다.
제3 예시적인 구조체에서, 2차원 금속 화합물 층(235)은 비자기 터널 장벽 층(134)과 자유 층(136) 사이에 위치되고, 그들 각각과 접촉한다. 2차원 금속 화합물 층(235)은 개선된 안정성을 갖는 디바이스에 증가된 전압 제어형 자기 이방성 계수를 제공한다. 하나의 실시예에서, 2차원 금속 화합물 층(235)은 0.3 nm 내지 2 nm 범위의 두께를 가질 수 있다.
하나의 실시예에서, 비금속 원소는 산소, 염소, 황, 셀레늄, 텔루륨, 또는 규소로부터 선택될 수 있다. 이러한 경우, 2차원 금속 화합물 층(235)은 결정질 금속 산화물, 결정질 금속 염화물, 결정질 금속 황화물, 결정질 금속 셀렌화물, 결정질 금속 텔루르화물, 또는 결정질 금속 규화물을 포함할 수 있다. 하나의 실시예에서, 2차원 금속 화합물 층(235)은 단결정질 또는 다결정질일 수 있고, 따라서, 2차원 주기성의 방향들은 비자기 터널 장벽 층(134)과의 계면에 평행한 수평 평면 내에 있다. 2차원 금속 화합물 층은 전기 전도성 또는 전기 절연성일 수 있다.
하나의 실시예에서, 비자기 금속 원소는 이리듐, 백금, 팔라듐, 로듐, 또는 루테늄과 같은 전이 금속으로부터 선택된다. 이러한 경우, 비자기 금속 원소와 비금속 원소의 2차원 화합물은 결정질 금속 산화물, 결정질 금속 염화물, 결정질 금속 황화물, 결정질 금속 셀렌화물, 결정질 금속 텔루르화물, 또는 이리듐, 백금, 팔라듐, 로듐, 또는 루테늄으로부터 선택된 전이 금속의 결정질 금속 규화물을 포함할 수 있다. 대체적으로, 비자기 금속 원소와 비금속 원소의 2차원 화합물은 적어도 1,000 fJ/V·m인 전압 제어형 자기 이방성 계수를 제공하는 재료를 포함한다.
대체적으로, 2차원 금속 화합물 층(235)은 높은 평면내 전기 전도성 및 낮은 평면외 전기 전도성을 제공하는 전기 전도성 금속 화합물 재료일 수 있다. 2차원 금속 화합물 층(235)은 저항 면적(resistance-area, RA) 제품 또는 터널링 자기저항(tunneling magnetoresistance, TMR)에 부정적으로 영향을 미치지 않으면서 높은 VCMA 계수를 제공할 수 있다. 대체적으로, 2차원 재료는 평면 내의 강한 공유 결합 및 평면에 수직인 약한 반 데르 발스 상호작용들을 제공한다.
예시적인 예에서, 비자기 금속 원소는 이리듐일 수 있다. 다양한 이리듐 기반 2차원 재료들이 2차원 금속 화합물 층(235)을 위해 채용될 수 있다. 그러한 이리듐 기반 2차원 재료들은, 이리듐의 적어도 하나의 원자 층을 침착시키고 이리듐 원자들과 비금속 원소 사이에 반응을 유도함으로써, 또는 동일한 단계 동안 이리듐 화합물 층을 침착시킴으로써 형성될 수 있다. 침착 방법들은 원자 층 침착, 반응성 스퍼터링, 화학 증착, 펄스형 레이저 절제 또는 기계적 박리(exfoliation)를 포함한다. 예를 들어, 흑연으로부터 그래핀(즉, 단일 육각형 탄소 시트)을 기계적으로 박리하고, 그 뒤에 원하는 표면 상에 그래핀의 원자 층을 포지셔닝하는 것과 같이, 원자 층은 그러한 원자 층들의 스택들로부터 형성된 대응하는 3차원 재료로부터 기계적으로 박리될 수 있다.
이리듐 기반 2차원 재료들에서 강한 공유 결합들은 자유 층(136)으로의 또는 비자기 터널 장벽 층(134)으로의 이리듐 확산을 감소시키는 것을 도울 수 있다. 낮은 레벨의 이리듐 확산은 VCMA 계수들의 크기를 증가시키고, 또한, VCMA MeRAM 재료 스택들의 층 안정성 및 장기 내구성(즉, 신뢰성)을 증가시킨다.
다양한 이리듐 기반 2차원 재료들은 밀도 함수 계산들에 기초하여 높은 안정성(높은 형성 열, 양호한 동적 안정성)을 가지며, 자유 층(136)과 비자기 터널 장벽 층(134) 사이의 이리듐을 안정화해야 한다. 하나의 실시예에서, 2차원 금속 화합물 층(235)은 본질적으로, 루틸 구조를 갖는 이리듐 산화물, 즉 전도성 루틸 이리듐 산화물(IrO2)로 이루어진다. 이러한 경우, 2차원 금속 화합물 층(235)의 두께는 루틸 이리듐 산화물의 2개 원자 층들 내지 루틸 이리듐 산화물의 5개 원자 층들 범위에 있을 수 있다. IrO2(이는 Ir2O4로도 기입될 수 있음)는 자기 터널 접합부(140)에서 안정할 정도인 약 -0.657 eV/원자의 큰 형성 에너지를 갖는다. 낮은 형성 에너지들을 갖는 대안적인 이리듐 기반 2차원 재료들은 Ir2Cl6, Ir4S8, Ir4Se8, Ir4Te8, 및 IrSi2를 포함한다.
대체적으로, 이리듐, 백금, 팔라듐, 로듐, 또는 루테늄 중 임의의 것에 기초한 2차원 재료들이 밀도 함수 계산들에 기초하여 계산될 수 있는 높은 안정성(높은 형성 열, 양호한 동적 안정성)을 제공한다면, 그러한 2차원 재료들이 채용될 수 있다. 그러한 2차원 재료들은 자유 층(136)과 비금속 터널 장벽 층(134) 사이의 전이 금속 원소를 안정화시킨다.
하나의 실시예에서, 비금속 원소 대 비자기 금속 원소의 원자비는 1 초과이고, 2 내지 3 범위에 있을 수 있다. 하나의 실시예에서, 2차원 금속 화합물 층(235)은 본질적으로, 단일 비자기 금속 원소, 및 산소, 염소, 황, 셀레늄, 텔루륨, 또는 규소로부터 선택된 단일 비금속 원소로 이루어진다.
하나의 실시예에서, 유전체 캡핑 층(348)의 두께 대 유전 상수비는 비자기 터널 장벽 층(134)의 두께 대 유전 상수비보다 크며, 따라서, 유전체 캡핑 층(348)에 걸친 전위 차이는 제2 전극(92) 및 제1 전극(32)에 걸친 전압의 인가 동안 비자기 터널 장벽 층(134)에 걸쳐 상이한 전위보다 더 크다.
도 14를 참조하면, 제1 합성 기준 자화 구조체(220)를 수정함으로써 도 13의 제3 예시적인 VCMA 메모리 디바이스의 제1 구성으로부터 제3 예시적인 VCMA 메모리 디바이스의 제2 구성이 도출될 수 있다. 제1 합성 기준 자화 구조체(220)는 제2 전극(32)과 비자기 터널 장벽 층(134) 사이에 위치된다. 제1 합성 기준 자화 구조체(220)는 제2 전극(32)으로부터 제2 전극(92)을 향하는 방향을 따라, 평면 단부 표면에 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체(212, 213, 214), 제1 비자기 스페이서 금속 층(215), 및 제1 기준 층(132)을 포함할 수 있다. 적어도 하나의 제1 층 스택(20A, 20B, 20C, 20D)이 제1 비자기 스페이서 금속 층(215)과 제1 기준 층(132) 사이에 위치될 수 있다. 적어도 하나의 제1 층 스택(20A, 20B, 20C, 20D)은 수직 자기 이방성을 갖는 각자의 강유전성 재료를 포함하는 각자의 추가적인 기준 층(22A, 22B, 22C, 22D), 및 스페이서 유전체 금속 산화물 층(24A, 24B, 24C, 24D)과 같은 각자의 스페이서 유전체 금속 산화물 층을 포함한다. 대체적으로, 제1 합성 기준 자화 구조체(220)는 제1 예시적인 VCMA 메모리 디바이스에서와 동일한 구조를 가질 수 있다.
도 15를 참조하면, 유전체 캡핑 층(334)과 비자기 금속 캡핑 층(170) 사이에 제2 기준 층(332)을 삽입함으로써, 도 13 및 도 14에 도시된 제3 예시적인 VCMA 메모리 디바이스의 제1 구성 또는 제2 구성으로부터 제3 예시적인 VCMA 메모리 디바이스의 제3 구성이 도출될 수 있다. 제2 기준 층(332)은 유전체 캡핑 층(334)과 접촉할 수 있고, 제1 기준 층(132)과 동일한 자화 방향을 가질 수 있다. 하나의 실시예에서, 제2 기준 층(332)은 제1 기준 층(132)을 위해 채용될 수 있는 임의의 강자성 재료를 포함할 수 있고, 제1 기준 층(132)에 대한 두께 범위 내의 두께를 가질 수 있다. 제2 기준 층(332)은, 존재하는 경우, 제1 기준 층(132)에 의해 생성된 기준 자기장을 보강한다.
도 16을 참조하면, 유전체 캡핑 층(334)과 제2 전극(92) 사이에 제2 합성 기준 자화 구조체(320)를 제공함으로써, 제3 예시적인 VCMA 메모리 디바이스의 제3 구성으로부터 제3 예시적인 VCMA 메모리 디바이스의 제4 구성이 도출될 수 있다. 제2 합성 기준 자화 구조체(320)는 유전체 캡핑 층(334)으로부터 제2 전극(92)을 향하는 방향을 따라, 제2 기준 층(332), 제2 비자기 스페이서 금속 층(315), 및 제2 비자기 스페이서 금속 층(315)과의 계면에 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체(314, 313, 312)를 포함한다. 다시 말해, 제2 합성 기준 자화 구조체(320)는 제2 전극(92)으로부터 자유 층(136)을 향하는 방향을 따라, 평면 단부 표면에 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체(312, 313, 314), 및 제2 비자기 스페이서 금속 층(315)을 포함할 수 있다. 대체적으로, 제2 합성 기준 자화 구조체(320)는 제1 예시적인 VCMA 메모리 디바이스에서와 동일할 수 있다.
제3 실시예의 제3 예시적인 VCMA 메모리 디바이스에 대한 감지 방법들 및 프로그래밍 방법들은 제1 실시예에서와 동일할 수 있다.
도 17은 제3 예시적인 VCMA 메모리 디바이스에서 자기 터널 접합부에 비자기 금속 원소의 화합물을 포함하는 2차원 금속 화합물 층(235)의 원자 모델의 사시도이다. 2차원 금속 화합물 층(235)은 루틸 구조를 갖는 전도성 IrO2 재료를 포함한다.
하나의 실시예에서, 제3 실시예의 2차원 금속 화합물 층(235)은 제1 및 제2 실시예들의 MeRAM 디바이스들에서 제1 금속 더스트 층(135) 대신에 사용될 수 있다. 다시 말해, 이리듐 금속 더스트 층(135)은 이리듐 화합물 층(235), 예컨대 이리듐 산화물로 대체된다.
도 18을 참조하면, 본 개시내용의 제4 실시예에 따른 제4 예시적인 VCMA 메모리 디바이스의 제1 구성이 도시되어 있는데, 이는 2차원 금속 화합물 층(235)과 자유 층(136)의 조합을 수정함으로써 제3 예시적인 VCMA 메모리 디바이스의 제1 구성으로부터 도출될 수 있다. 구체적으로, 제3 예시적인 VCMA 메모리 디바이스 내의 2차원 금속 화합물 층(235)과 자유 층(136)의 조합은 제1 구성요소 자유 층(136A), 2차원 금속 화합물 층(235), 및 제2 구성요소 자유 층(136B)의 조합으로 대체된다. 따라서, 2차원 금속 화합물 층(235)은 자유 층(136)에 매립된다.
2차원 금속 화합물 층(235)은 제3 예시적인 VCMA 메모리 디바이스에서와 같이, 비자기 금속 원소, 및 평면내 공유 결합 및 평면외 반 데르 발스 결합을 갖는 비금속 원소의 2차원 화합물을 포함한다. 2차원 금속 화합물 층(235)은 자유 층(136) 내에 매립되는데, 이는 제1 구성요소 자유 층(136A) 및 제2 구성요소 자유 층(136B)을 포함한다. 2차원 금속 화합물 층(235)은 제1 구성요소 자유 층(136A) 및 제2 구성요소 자유 층(136B)과 접촉한다. 하나의 실시예에서, 2차원 금속 화합물 층(235)은 유전체 캡핑 층(348)에 대한 것보다 비자기 터널 유전체 층(134)에 대해 더 근접해 있을 수 있다. 하나의 실시예에서, 2차원 금속 화합물 층(235)은 0.3 nm 내지 2 nm 범위의 두께를 가질 수 있다.
대체적으로, 2차원 금속 화합물 층(235)의 재료 조성 및 두께는 제3 VCMA 메모리 디바이스에서와 동일할 수 있다. 제1 구성요소 자유 층(136A) 및 제2 구성요소 자유 층(136B) 각각은 자유 층(136)의 재료 조성들 중 임의의 것일 수 있는 각자의 재료 조성을 가질 수 있다.
도 19를 참조하면, 제3 예시적인 VCMA 메모리 디바이스의 제2 구성에서와 동일한 방식으로 제1 합성 기준 자화 구조체(220)를 수정함으로써 도 18의 제4 예시적인 VCMA 메모리 디바이스의 제1 구성으로부터 제4 예시적인 VCMA 메모리 디바이스의 제2 구성이 도출될 수 있다.
도 20을 참조하면, 유전체 캡핑 층(334)과 비자기 금속 캡핑 층(170) 사이에 제2 기준 층(332)을 삽입함으로써, 도 18 또는 도 19의 제4 예시적인 VCMA 메모리 디바이스의 제1 구성 또는 제2 구성으로부터 제3 예시적인 VCMA 메모리 디바이스의 제3 구성이 도출될 수 있다.
도 21을 참조하면, 제3 예시적인 VCMA 메모리 디바이스의 제4 구성에서와 동일한 방식으로 유전체 캡핑 층(334)과 제2 전극(92) 사이에 제2 합성 기준 자화 구조체(320)를 제공함으로써, 제4 예시적인 VCMA 메모리 디바이스의 제3 구성으로부터 제4 예시적인 VCMA 메모리 디바이스의 제4 구성이 도출될 수 있다.
하나의 실시예에서, 제4 실시예의 2차원 금속 화합물 층(235)은 제2 실시예의 MeRAM 디바이스들에서 제2 금속 더스트 층(139) 대신에 사용될 수 있다. 다시 말해, 이리듐 금속 더스트 층(139)은 이리듐 화합물 층(235), 예컨대 이리듐 산화물로 대체된다.
본 개시내용의 다양한 실시예들에서, 비자기 터널 장벽 층 및 유전체 캡핑 층 각각은 Zr, Al 또는 Si, SrTiO3, PbTiO3, BiFeO3 등으로 도핑될 수 있는 하프늄 산화물의 비중심대칭 사방정계 위상(non-centrosymmetric orthorhombic phase)과 같은, 마그네슘 산화물, 알루미늄 산화물, 스피넬 재료 또는 강유전성 금속 산화물 재료로부터 선택된 각자의 재료를 포함한다.
본 개시내용의 다양한 실시예들은 높은 총 VCMA 계수를 갖는 VCMA 메모리 디바이스를 제공하기 위해 채용될 수 있다. 높은 VCMA 계수는 감지 동작 및 프로그래밍 동작 둘 모두에 대해 더 낮은 동작 전압에서 VCMA 메모리 디바이스의 동작을 가능하게 하고, VCMA 메모리 디바이스의 전력 소비를 감소시키면서 VCMA 메모리 디바이스의 내구성 및 신뢰성을 증가시킨다.
전술한 내용이 특정한 바람직한 실시예들을 언급하지만, 본 개시는 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 특정한 구조 및/또는 구성을 채용하는 실시예가 본 개시에 예시되는 경우, 본 개시는 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 - 는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.
Claims (60)
- 자기전기 메모리 디바이스로서,
제1 전극;
제2 전극;
상기 제1 전극과 상기 제2 전극 사이에 위치되는 자기 터널 접합부 - 상기 자기 터널 접합부는 상기 제1 전극의 면으로부터 상기 제2 전극을 향해, 제1 기준 층, 비자기 터널 장벽 층, 제1 비자기 금속 더스트 층, 자유 층, 및 제2 비자기 금속 더스트 층을 포함함 -; 및
상기 자기 터널 접합부와 상기 제2 전극 사이에 위치되는 유전체 캡핑 층을 포함하고,
상기 제1 비자기 금속 더스트 층 및 상기 제2 비자기 금속 더스트 층은 반대 부호들의 전압 제어형 자기 이방성 계수를 갖는, 메모리 디바이스. - 제1항에 있어서, 상기 자기전기 메모리 디바이스는 전압 제어형 자기 이방성 메모리 디바이스를 포함하는, 메모리 디바이스.
- 제1항에 있어서,
상기 제1 비자기 금속 더스트 층은 본질적으로, 제1 비자기 금속으로 이루어지고;
상기 제2 비자기 금속 더스트 층은 본질적으로, 상기 제1 비자기 금속과는 상이한 제2 비자기 금속으로 이루어지는, 메모리 디바이스. - 제1항에 있어서,
상기 제1 비자기 금속 더스트 층은 이리듐의 0.1개 단층 내지 이리듐의 2개 단층들 범위의 두께를 갖는 이리듐 층을 포함하고;
상기 제2 비자기 금속 더스트 층은 백금의 0.1개 단층 내지 백금의 2개 단층들 범위의 두께를 갖는 백금 층을 포함하는, 메모리 디바이스. - 제1항에 있어서,
상기 제1 비자기 금속 더스트 층은 이리듐의 0.1개 단층 내지 백금의 2개 단층들 범위의 두께를 갖는 백금 층을 포함하고;
상기 제2 비자기 금속 더스트 층은 백금의 0.1개 단층 내지 이리듐의 2개 단층들 범위의 두께를 갖는 이리듐 층을 포함하는, 메모리 디바이스. - 제1항에 있어서, 상기 제1 비자기 금속 더스트 층 및 상기 제2 비자기 금속 더스트 층은 독립적으로, Ir, Mg, Mg-Al, Pd, Pt, W, Ta, Hf, Ru, 또는 Rh로부터 선택되는, 메모리 디바이스.
- 제6항에 있어서, 상기 비자기 터널 장벽 층 및 상기 유전체 캡핑 층 각각은 마그네슘 산화물, 마그네슘 알루미늄 산화물 스피넬 재료 또는 강유전성 금속 산화물 재료로부터 선택된 각자의 재료를 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 유전체 캡핑 층의 두께 대 유전 상수비는 상기 비자기 터널 장벽 층의 두께 대 유전 상수비보다 더 큰, 메모리 디바이스.
- 제1항에 있어서, 상기 유전체 캡핑 층과 상기 제2 전극 사이에 위치되는 비자기 금속 캡핑 층을 추가로 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 제1 전극과 상기 비자기 터널 장벽 층 사이에 위치되고, 상기 제1 전극으로부터 상기 제2 전극을 향하는 방향을 따라, 평면 단부 표면에서 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체, 상기 평면 단부 표면에 위치된 제1 비자기 스페이서 금속 층, 및 상기 제1 기준 층을 포함하는 제1 합성 기준 자화 구조체를 추가로 포함하는, 메모리 디바이스.
- 제10항에 있어서, 상기 고정된 수직 자화 구조체는 제1 초격자, 제2 초격자, 및 상기 제1 초격자와 상기 제2 초격자 사이에 반강자성 결합을 제공하는 두께를 갖는 반강자성 결합 층을 포함하는 복합 합성 반강자성(SAF) 구조체를 포함하고, 상기 제1 초격자는 제1 강자성 층들 및 제1 비강자성 층들의 제1 초격자를 포함하고, 상기 제2 초격자는 제2 강자성 층들 및 제2 비강자성 층들의 제2 초격자를 포함하는, 메모리 디바이스.
- 제10항에 있어서, 상기 제1 합성 기준 자화 구조체는 상기 제1 비자기 스페이서 금속 층과 상기 제1 기준 층 사이에 위치된 적어도 하나의 제1 층 스택을 추가로 포함하고, 상기 적어도 하나의 제1 층 스택 각각은 수직 자기 이방성을 갖는 각자의 강자성 재료를 포함하는 각자의 제1 추가적인 기준 층, 및 각자의 제1 스페이서 유전체 금속 산화물 층을 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 제2 전극과 상기 유전체 캡핑 층 사이에 위치되고, 상기 제1 기준 층과 동일한 자화 방향을 갖는 제2 기준 층을 추가로 포함하는, 메모리 디바이스.
- 제13항에 있어서, 상기 유전체 캡핑 층과 상기 제2 전극 사이에 위치되고, 상기 유전체 캡핑 층으로부터 상기 제2 전극을 향하는 방향을 따라, 상기 제2 기준 층, 비자기 스페이서 금속 층, 및 상기 비자기 스페이서 금속 층과의 계면에서 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체를 포함하는 합성 기준 자화 구조체를 추가로 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 자유 층에 평면내 보조 자기장을 인가하도록 구성되는 외부장 소스(external field source)를 추가로 포함하고, 상기 평면내 보조 자기장은 상기 제1 전극과 상기 제2 전극 사이에서의 전기장의 인가 시에 상기 자유 층의 방위각 자화 방향의 회전을 유도하는, 메모리 디바이스.
- 제1항에 있어서,
상기 제1 비자기 금속 더스트 층은 제1 전압 제어형 자기 이방성 계수를 제공하고;
상기 제2 비자기 금속 더스트 층은 제2 전압 제어형 자기 이방성 계수를 제공하고;
상기 제2 전압 제어형 자기 이방성 계수의 크기는 상기 제1 전압 제어형 자기 이방성 계수의 크기의 적어도 25%인, 메모리 디바이스. - 제1항에 있어서,
상기 제1 비자기 금속 더스트 층 및 상기 제2 비자기 금속 더스트 층 중 적어도 하나는 서브 단층 두께를 갖고;
상기 제1 비자기 금속 더스트 층 및 상기 제2 비자기 금속 더스트 층 중 상기 적어도 하나는 그를 관통하는 개구들을 포함하거나, 또는 서로 접촉하지 않는 다수의 클러스터들을 포함하는, 메모리 디바이스. - 제1항에 있어서, 제어 회로를 추가로 포함하고, 상기 제어 회로는,
상기 제2 전극 및 상기 제1 전극에 걸쳐 감지 전압을 인가함으로써 그리고 상기 자기 터널 접합부의 자기 저항을 측정함으로써 상기 자유 층의 자화 상태를 결정하는 감지 동작을 수행하도록;
상기 자유 층의 자화 상태가 상향-포인팅 자화 상태 및 하향-포인팅 자화 상태로부터 선택된 타깃 자화 상태에 있는지의 여부를 결정하는 비교 동작을 수행하도록; 그리고
상기 자유 층의 자화 상태가 상기 타깃 자화 상태가 아닌 경우에만 상기 제2 전극 및 상기 제1 전극에 걸쳐 프로그래밍 펄스를 인가하고, 상기 자유 층의 자화 상태가 상기 타깃 자화 상태인 경우에는 상기 프로그래밍 펄스를 인가하지 않도록 구성되는, 메모리 디바이스. - 제18항에 있어서, 상기 프로그래밍 펄스는 상기 상향-포인팅 자화 상태를 상기 하향-포인팅 자화 상태로 프로그래밍하기 위한 그리고 상기 하향-포인팅 자화 상태를 상기 상향-포인팅 자화 상태로 프로그래밍하기 위한 동일한 극성을 갖는, 메모리 디바이스.
- 제19항에 있어서,
상기 감지 전압은 제1 극성을 갖고, 상기 자유 층의 자기 이방성을 증가시키는 방향을 따라 상기 자유 층 내에 제1 전기장을 생성하고;
상기 프로그래밍 펄스는 상기 제1 극성의 반대인 제2 극성을 갖고, 상기 자유 층의 자기 이방성을 감소시키는 방향을 따라 상기 자유 층 내에 제2 전기장을 생성하는, 메모리 디바이스. - 자기전기 메모리 디바이스로서,
제1 전극;
제2 전극;
상기 제1 전극과 상기 제2 전극 사이에 위치되는 자기 터널 접합부 - 상기 자기 터널 접합부는 상기 제1 전극으로부터 상기 제2 전극을 향하는 방향을 따라, 제1 기준 층, 비자기 터널 장벽 층, 제1 비자기 금속 더스트 층, 및 제2 비자기 금속 더스트 층에 의해 서로 이격되는 제1 구성요소 자유 층 및 제2 구성요소 자유 층을 포함하는 자유 층을 포함함 -; 및
상기 자기 터널 접합부와 상기 제2 전극 사이에 위치되는 유전체 캡핑 층을 포함하는, 메모리 디바이스. - 제21항에 있어서, 상기 제1 비자기 금속 더스트 층 및 상기 제2 비자기 금속 더스트 층은 본질적으로, 동일한 비자기 금속으로 이루어지는, 메모리 디바이스.
- 제21항에 있어서,
상기 제1 비자기 금속 더스트 층은 상기 제2 전극으로부터 상기 제1 전극을 향하는 방향을 따르는 전기장에 응답하여 상기 자유 층에 대한 제1 포지티브 전압 제어형 자기 이방성 계수를 생성하고, 상기 제2 비자기 금속 더스트 층은 상기 제2 전극으로부터 상기 제1 전극을 향하는 상기 방향을 따르는 상기 전기장에 응답하여 제2 포지티브 전압 제어형 자기 이방성 계수를 생성하거나; 또는
상기 제1 비자기 금속 더스트 층은 상기 제2 전극으로부터 상기 제1 전극을 향하는 상기 방향을 따르는 상기 전기장에 응답하여 상기 자유 층에 대한 제1 네거티브 전압 제어형 자기 이방성 계수를 생성하고, 상기 제2 비자기 금속 더스트 층은 상기 제2 전극으로부터 상기 제1 전극을 향하는 상기 방향을 따르는 상기 전기장에 응답하여 제2 네거티브 전압 제어형 자기 이방성 계수를 생성하는, 메모리 디바이스. - 제21항에 있어서, 상기 제1 비자기 금속 더스트 층은 이리듐의 0.1개 단층 내지 이리듐의 2개 단층들 범위의 두께를 갖는 제1 이리듐 층을 포함하는, 메모리 디바이스.
- 제24항에 있어서, 상기 제2 비자기 금속 더스트 층은 백금의 0.1개 단층 내지 이리듐의 2개 단층들 범위의 두께를 갖는 제2 이리듐 층을 포함하는, 메모리 디바이스.
- 제21항에 있어서, 상기 제2 비자기 금속 더스트 층은 상기 제1 비자기 금속 더스트 층에 대한 것보다 상기 유전체 캡핑 층에 대해 더 근접해 있는, 메모리 디바이스.
- 제26항에 있어서, 상기 비자기 터널 장벽 층 및 상기 유전체 캡핑 층 각각은 마그네슘 산화물, 알루미늄 산화물, 스피넬 재료 또는 강유전성 금속 산화물 재료로부터 선택된 각자의 재료를 포함하는, 메모리 디바이스.
- 제21항에 있어서, 상기 유전체 캡핑 층의 두께 대 유전 상수비는 상기 비자기 터널 장벽 층의 두께 대 유전 상수비보다 더 크고, 상기 자기전기 메모리 디바이스는 전압 제어형 자기 이방성 메모리 디바이스를 포함하는, 메모리 디바이스.
- 제21항에 있어서, 상기 유전체 캡핑 층 및 상기 제2 전극과 접촉하는 비자기 금속 캡핑 층을 추가로 포함하는, 메모리 디바이스.
- 제21항에 있어서, 상기 제1 전극과 상기 비자기 터널 장벽 층 사이에 위치되고, 상기 제1 전극으로부터 상기 제2 전극을 향하는 방향을 따라, 평면 단부 표면에서 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체, 상기 평면 단부 표면에 위치된 제1 비자기 스페이서 금속 층, 및 상기 제1 기준 층을 포함하는 제1 합성 기준 자화 구조체를 추가로 포함하는, 메모리 디바이스.
- 제30항에 있어서, 상기 고정된 수직 자화 구조체는 제1 초격자, 제2 초격자, 및 상기 제1 초격자와 상기 제2 초격자 사이에 반강자성 결합을 제공하는 두께를 갖는 반강자성 결합 층을 포함하는 복합 합성 반강자성(SAF) 구조체를 포함하고, 상기 제1 초격자는 제1 강자성 층들 및 제1 비강자성 층들의 제1 초격자를 포함하고, 상기 제2 초격자는 제2 강자성 층들 및 제2 비강자성 층들의 제2 초격자를 포함하는, 메모리 디바이스.
- 제21항에 있어서, 상기 유전체 캡핑 층과 접촉하고, 상기 제1 기준 층과 동일한 자화 방향을 갖는 제2 기준 층을 추가로 포함하는, 메모리 디바이스.
- 제32항에 있어서, 상기 유전체 캡핑 층과 상기 제2 전극 사이에 위치되고, 상기 유전체 캡핑 층으로부터 상기 제2 전극을 향하는 방향을 따라, 상기 제2 기준 층, 비자기 스페이서 금속 층, 및 상기 비자기 스페이서 금속 층과의 계면에서 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체를 포함하는 합성 기준 자화 구조체를 추가로 포함하는, 메모리 디바이스.
- 제33항에 있어서, 상기 고정된 수직 자화 구조체는 제1 초격자, 제2 초격자, 및 상기 제1 초격자와 상기 제2 초격자 사이에 반강자성 결합을 제공하는 두께를 갖는 반강자성 결합 층을 포함하는 복합 합성 반강자성(SAF) 구조체를 포함하고, 상기 제1 초격자는 제1 강자성 층들 및 제1 비강자성 층들의 제1 초격자를 포함하고, 상기 제2 초격자는 제2 강자성 층들 및 제2 비강자성 층들의 제2 초격자를 포함하는, 메모리 디바이스.
- 제21항에 있어서,
상기 제1 비자기 금속 더스트 층은 상기 자유 층에 제1 전압 제어형 자기 이방성 계수를 제공하고;
상기 제2 비자기 금속 더스트 층은 상기 자유 층에 제2 전압 제어형 자기 이방성 계수를 제공하는, 메모리 디바이스. - 제35항에 있어서, 상기 제2 전압 제어형 자기 이방성 계수의 크기는 상기 제1 전압 제어형 자기 이방성 계수의 크기의 적어도 25%인, 메모리 디바이스.
- 제21항에 있어서,
상기 제1 비자기 금속 더스트 층 및 상기 제2 비자기 금속 더스트 층 중 적어도 하나는 서브 단층 두께를 갖고;
상기 제1 비자기 금속 더스트 층 및 상기 제2 비자기 금속 더스트 층 중 상기 적어도 하나는 그를 관통하는 개구들을 포함하거나, 또는 서로 접촉하지 않는 다수의 클러스터들을 포함하는, 메모리 디바이스. - 제21항의 상기 메모리 디바이스를 동작시키는 방법으로서,
상기 제2 전극 및 상기 제1 전극에 걸쳐 감지 전압을 인가함으로써 그리고 상기 자기 터널 접합부의 자기 저항을 측정함으로써 상기 자유 층의 자화 상태를 결정하는 감지 동작을 수행하는 단계;
상기 자유 층의 자화 상태가 상향-포인팅 자화 상태 및 하향-포인팅 자화 상태로부터 선택된 타깃 자화 상태에 있는지의 여부를 결정하는 비교 동작을 수행하는 단계; 및
상기 자유 층의 자화 상태가 상기 타깃 자화 상태가 아닌 경우에만 상기 제2 전극 및 상기 제1 전극에 걸쳐 프로그래밍 펄스를 인가하고, 상기 자유 층의 자화 상태가 상기 타깃 자화 상태인 경우에는 상기 프로그래밍 펄스를 인가하지 않는 단계를 포함하는, 방법. - 제38항에 있어서, 상기 프로그래밍 펄스는 상기 상향-포인팅 자화 상태를 상기 하향-포인팅 자화 상태로 프로그래밍하기 위한 그리고 상기 하향-포인팅 자화 상태를 상기 상향-포인팅 자화 상태로 프로그래밍하기 위한 동일한 극성을 갖는, 방법.
- 제38항에 있어서,
상기 감지 전압은 제1 극성을 갖고, 상기 자유 층의 자기 이방성을 증가시키는 방향을 따라 상기 자유 층 내에 제1 전기장을 생성하고;
상기 프로그래밍 펄스는 상기 제1 극성의 반대인 제2 극성을 갖고, 상기 자유 층의 자기 이방성을 감소시키는 방향을 따라 상기 자유 층 내에 제2 전기장을 생성하는, 방법. - 자기전기 메모리 디바이스로서,
제1 전극;
제2 전극; 및
상기 제1 전극과 상기 제2 전극 사이에 위치되는 자기 터널 접합부 - 상기 자기 터널 접합부는 상기 제1 전극으로부터 상기 제2 전극을 향하는 방향을 따라, 제1 기준 층, 비자기 터널 장벽 층, 및 자유 층을 포함함 -; 및
상기 자기 터널 접합부와 상기 제2 전극 사이에 위치되는 유전체 캡핑 층을 포함하고,
비자기 금속 원소 및 비금속 원소의 2차원 화합물을 포함하는 2차원 금속 화합물 층이 상기 자유 층 내에 매립되거나 또는 상기 비자기 터널 장벽 층과 상기 자유 층 사이에 위치되는, 메모리 디바이스. - 제41항에 있어서,
상기 비금속 원소는 산소, 염소, 황, 셀레늄, 텔루륨, 또는 규소로부터 선택되고;
상기 비자기 금속 원소는 이리듐, 백금, 팔라듐, 로듐, 또는 루테늄으로부터 선택되는, 메모리 디바이스. - 제42항에 있어서, 상기 비자기 금속 원소는 이리듐인, 메모리 디바이스.
- 제43항에 있어서, 상기 2차원 금속 화합물 층은 본질적으로, 루틸 구조를 갖는 이리듐 산화물로 이루어지는, 메모리 디바이스.
- 제41항에 있어서, 상기 비금속 원소 대 상기 비자기 금속 원소의 원자비는 1 초과인, 메모리 디바이스.
- 제41항에 있어서, 상기 2차원 금속 화합물 층은 평면내 공유 결합 및 평면외 반 데르 발스 결합을 갖는, 메모리 디바이스.
- 제41항에 있어서, 상기 2차원 금속 화합물 층은 상기 비자기 터널 장벽 층 및 상기 자유 층과 접촉하는, 메모리 디바이스.
- 제41항에 있어서, 상기 자유 층은,
상기 비자기 터널 장벽 층 및 상기 2차원 금속 화합물 층과 접촉하는 제1 구성요소 자유 층; 및
상기 2차원 금속 화합물 층 및 상기 유전체 캡핑 층과 접촉하는 제2 구성요소 자유 층을 포함하는, 메모리 디바이스. - 제41항에 있어서, 상기 2차원 금속 화합물 층은 본질적으로, 단일 비자기 금속 원소, 및 산소, 염소, 황, 셀레늄, 텔루륨, 및 규소로부터 선택된 단일 비금속 원소로 이루어지는, 메모리 디바이스.
- 제41항에 있어서, 상기 유전체 캡핑 층의 두께 대 유전 상수비는 상기 비자기 터널 장벽 층의 두께 대 유전 상수비보다 더 크고, 상기 자기전기 메모리 디바이스는 전압 제어형 자기 이방성 메모리 디바이스를 포함하는, 메모리 디바이스.
- 제41항에 있어서, 상기 유전체 캡핑 층 및 상기 제2 전극과 접촉하는 비자기 금속 캡핑 층을 추가로 포함하는, 메모리 디바이스.
- 제41항에 있어서, 상기 제1 전극과 상기 비자기 터널 장벽 층 사이에 위치되고, 상기 제1 전극으로부터 상기 제2 전극을 향하는 방향을 따라, 평면 단부 표면에서 고정된 수직 자기장을 생성하도록 구성된 고정된 수직 자화 구조체, 상기 평면 단부 표면에 위치된 제1 비자기 스페이서 금속 층, 및 상기 제1 기준 층을 포함하는 제1 합성 기준 자화 구조체를 추가로 포함하는, 메모리 디바이스.
- 제52항에 있어서, 상기 고정된 수직 자화 구조체는 제1 초격자, 제2 초격자, 및 상기 제1 초격자와 상기 제2 초격자 사이에 반강자성 결합을 제공하는 두께를 갖는 반강자성 결합 층을 포함하는 복합 합성 반강자성(SAF) 구조체를 포함하고, 상기 제1 초격자는 제1 강자성 층들 및 제1 비강자성 층들의 제1 초격자를 포함하고, 상기 제2 초격자는 제2 강자성 층들 및 제2 비강자성 층들의 제2 초격자를 포함하는, 메모리 디바이스.
- 제41항에 있어서, 상기 유전체 캡핑 층과 접촉하고, 상기 제1 기준 층과 동일한 자화 방향을 갖는 제2 기준 층을 추가로 포함하는, 메모리 디바이스.
- 제41항에 있어서, 상기 2차원 금속 화합물 층은 상기 자유 층 내에 매립되는, 메모리 디바이스.
- 제41항에 있어서, 상기 2차원 금속 화합물 층은 상기 비자기 터널 장벽 층과 상기 자유 층 사이에 위치되는, 메모리 디바이스.
- 제56항에 있어서, 상기 자유 층 내에 매립되고, 평면내 공유 결합 및 평면외 반 데르 발스 결합을 갖는 비자기 금속 원소 및 비금속 원소의 2차원 화합물을 포함하는 제2 2차원 금속 화합물 층을 추가로 포함하는, 메모리 디바이스.
- 제41항에 있어서, 상기 2차원 금속 화합물 층은 0.3 nm 내지 2 nm 범위의 두께를 갖는, 메모리 디바이스.
- 제41항에 있어서, 제어 회로를 추가로 포함하고, 상기 제어 회로는,
상기 제2 전극 및 상기 제1 전극에 걸쳐 감지 전압을 인가함으로써 그리고 상기 자기 터널 접합부의 자기 저항을 측정함으로써 상기 자유 층의 자화 상태를 결정하는 감지 동작을 수행하도록;
상기 자유 층의 자화 상태가 상향-포인팅 자화 상태 및 하향-포인팅 자화 상태로부터 선택된 타깃 자화 상태에 있는지의 여부를 결정하는 비교 동작을 수행하도록; 그리고
상기 자유 층의 자화 상태가 상기 타깃 자화 상태가 아닌 경우에만 상기 제2 전극 및 상기 제1 전극에 걸쳐 프로그래밍 펄스를 인가하고, 상기 자유 층의 자화 상태가 상기 타깃 자화 상태인 경우에는 상기 프로그래밍 펄스를 인가하지 않도록 구성되는, 메모리 디바이스. - 제41항에 있어서, 상기 프로그래밍 펄스는 상기 상향-포인팅 자화 상태를 상기 하향-포인팅 자화 상태로 프로그래밍하기 위한 그리고 상기 하향-포인팅 자화 상태를 상기 상향-포인팅 자화 상태로 프로그래밍하기 위한 동일한 극성을 갖는, 메모리 디바이스.
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| US17/341,090 US11889702B2 (en) | 2021-06-07 | 2021-06-07 | Voltage-controlled magnetic anisotropy memory device including an anisotropy-enhancing dust layer and methods for forming the same |
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