KR20230144151A - 전자 장치 - Google Patents

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KR20230144151A
KR20230144151A KR1020220042860A KR20220042860A KR20230144151A KR 20230144151 A KR20230144151 A KR 20230144151A KR 1020220042860 A KR1020220042860 A KR 1020220042860A KR 20220042860 A KR20220042860 A KR 20220042860A KR 20230144151 A KR20230144151 A KR 20230144151A
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digital converters
layer
electronic device
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사토시 우치노
카즈히로 마츠모토
마사히코 다키구치
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 전자 장치는 표시 패널, 표시 패널 상에 배치되고, 복수의 감지 전극들을 포함하는 센서층 및 상기 복수의 감지 전극들과 연결되고 상기 센서층을 구동하는 센서 구동부를 포함하고, 상기 센서 구동부는 상기 센서층이 외부로부터 수신한 입력 신호를 샘플링하는 복수의 아날로그 디지털 컨버터들을 포함하고, 상기 복수의 아날로그 디지털 컨버터들은 상기 복수의 감지 전극들과 일대일로 연결된다.

Description

전자 장치 {ELECTRONIC DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 센서 성능이 개선된 전자 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티미디어 전자장치들은 영상을 표시하기 위한 전자 장치를 구비한다. 전자 장치들은 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 입력 센서를 구비할 수 있다.
입력 센서는 전자 장치에 포함되어 외부 입력에 의한 터치 위치를 감지할 수 있다.
본 발명의 일 실시예는 노이즈를 저감시키고 센싱 성능이 개선된 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 입력 센서의 감지 전극들을 복수의 아날로그 디지털 컨버터에 동시 접속시켜 샘플링 시간을 충분히 확보하고 입력 신호를 증강시키는 것을 목적으로 한다.
일 실시예에 따른 전자 장치는 표시 패널, 표시 패널 상에 배치되고, 복수의 감지 전극들을 포함하는 센서층 및 상기 복수의 감지 전극들과 연결되고 상기 센서층을 구동하는 센서 구동부를 포함하고, 상기 센서 구동부는 상기 센서층이 외부로부터 수신한 입력 신호를 샘플링하는 복수의 아날로그 디지털 컨버터들을 포함하고, 상기 복수의 아날로그 디지털 컨버터들은 상기 복수의 감지 전극들과 일대일로 연결된다.
상기 복수의 감지 전극들의 개수와 상기 복수의 아날로그 디지털 컨버터들의 개수는 동일할 수 있다.
상기 복수의 감지 전극들은 각각 연결된 상기 복수의 아날로그 디지털 컨버터들에 의해서 동시에 샘플링 될 수 있다.
상기 복수의 감지 전극들과 상기 복수의 아날로그 디지털 컨버터들의 사이에 각각 연결된 복수의 스위치들을 더 포함하고, 상기 복수의 감지 전극들은 상기 스위치를 통해 상기 복수의 아날로그 디지털 컨버터들과 선택적으로 전기적으로 연결될 수 있다.
상기 복수의 감지 전극들은 제1 방향으로 연장된 복수의 제1 감지 전극들 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 제2 감지 전극들을 포함할 수 있다.
상기 복수의 아날로그 디지털 컨버터들은 상기 제1 감지 전극들과 각각 연결된 복수의 제1 아날로그 디지털 컨버터들 및 상기 제2 감지 전극들과 각각 연결된 복수의 제2 아날로그 디지털 컨버터들을 포함할 수 있다.
상기 복수의 제1 아날로그 디지털 컨버터들의 개수는 상기 복수의 제1 감지 전극들의 개수와 동일하고, 상기 제2 아날로그 디지털 컨버터들의 개수는 상기 복수의 제2 감지 전극들의 개수와 동일할 수 있다.
상기 복수의 감지 전극들 중 상기 복수의 아날로그 디지털 컨버터들과 연결된 감지 전극과 상기 복수의 감지 전극들 중 상기 복수의 아날로그 디지털 컨버터들과 연결되지 않은 감지 전극은 교번하여 배치될 수 있다.
상기 복수의 아날로그 디지털 컨버터들은 상기 복수의 감지 전극들 중 상기 입력 신호가 인가되는 일부의 감지 전극들과 일대일로 연결될 수 있다.
상기 센서 구동부로부터 복수의 샘플링 결과값들을 수신하는 프로세서를 더 포함하고, 상기 프로세서는 상기 샘플링 결과값들을 기초로 상기 샘플링 결과값들의 출력 범위 및 보정값을 산출할 수 있다.
상기 프로세서는, 수신한 상기 샘플링 결과값들을 누적하여 상기 출력 범위를 산출하고, 누적된 상기 샘플링 결과값들 중 상기 출력 범위를 벗어나는 특정 샘플링 결과값에 대하여 노이즈로 판단할 수 있다.
상기 프로세서는 상기 노이즈로 판단된 특정 샘플링 결과값을 직전의 샘플링 결과값으로 대체하여 상기 보정값을 산출할 수 있다.
상기 출력 범위는 상기 샘플링 결과값들의 최대값 및 최소값 또는 상기 샘플링 결과값들의 평균값이나 최빈값을 기초로 결정될 수 있다.
상기 센서 구동부에 연결된 메인 구동부를 더 포함하고, 상기 프로세서는 상기 센서 구동부 또는 상기 메인 구동부 중 어느 하나에 배치될 수 있다.
일 실시예에 따른 전자 장치는 표시 패널, 표시 패널 상에 배치되고, 복수의 감지 전극들을 포함하는 센서층 및 상기 복수의 감지 전극들과 연결되고 상기 센서층을 구동하는 센서 구동부를 포함하고, 상기 센서 구동부는 상기 센서층이 외부로부터 수신한 입력 신호를 샘플링하는 복수의 아날로그 디지털 컨버터들을 포함하고, 상기 복수의 아날로그 디지털 컨버터들 중 하나의 아날로그 디지털 컨버터는 상기 복수의 감지 전극들 중 인접한 일부의 감지 전극들을 포함하는 감지 전극 그룹과 전기적으로 연결된다.
상기 감지 전극 그룹은 복수 개로 제공되고, 상기 복수 개의 감지 전극 그룹들은 각각에 연결된 아날로그 디지털 컨버터를 통해서 동시에 샘플링 될 수 있다.
일 실시예에 따른 전자 장치는 표시 패널, 표시 패널 상에 배치되고, 각각이 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 나열된 복수의 감지 전극들을 포함하는 센서층 및 상기 복수의 감지 전극들과 전기적으로 연결되고 상기 센서층을 구동하는 센서 구동부를 포함하고, 상기 센서 구동부는 상기 복수의 감지 전극들과 일대일로 연결되어 외부로부터 상기 복수의 감지 전극들에 수신되는 입력 신호를 동시에 각각 샘플링시키는 복수의 아날로그 디지털 컨버터들을 포함하고, 상기 복수의 감지 전극들의 개수와 상기 복수의 아날로그 디지털 컨버터들의 개수는 동일하다.
상기 센서 구동부는 복수의 샘플링 결과값들을 수신하는 프로세서를 더 포함하고, 상기 프로세서는 상기 샘플링 결과값들을 기초로 출력 범위를 산출하고, 상기 출력 범위를 벗어나는 특정 샘플링 결과값들에 대하여 보정값을 산출할 수 있다.
상기 보정값은 상기 특정 샘플링 결과값들 각각의 직전에 수신된 샘플링 결과값에 해당할 수 있다.
상기 출력 범위는 상기 샘플링 결과값들의 최대값 및 최소값 또는 평균값이나 최빈값을 기초로 결정될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 입력 센서의 감지 전극들을 복수의 아날로그 디지털 컨버터에 동시 접속시켜 샘플링 시간을 충분히 확보하고 입력 신호를 증강시킴으로써 센서 성능을 개선시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 사시도들이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 입력 센서의 평면도이다.
도 5b는 도 5a에 도시된 AA’ 영역을 확대한 평면도이다.
도 5c는 도 5a에 도시된 AA’ 영역을 확대한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 입력 센서를 보여주는 도면이다.
도 7은 본 발명의 일 실시예에 따른 센서층 및 복수의 아날로그 디지털 컨버터들을 보여주는 도면이다.
도 8은 본 발명의 일 실시예에 따른 아날로그 프론트 엔드를 보여주는 도면이다.
도 9는 본 발명의 일 실시예에 따른 센싱 파형을 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 따른 보정값을 산출하는 방법을 보여주는 순서도이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 출력 범위 및 보정값을 보여주는 파형 사진들이다.
도 12는 본 발명의 일 실시예에 따른 구동 파형을 보여주는 사진이다.
도 13은 비교예에 따른 구동 파형을 보여주는 사진이다.
도 14a 내지 도 14c는 본 발명의 다른 일 실시예에 따른 센서층 및 복수의 아날로그 디지털 컨버터들을 보여주는 도면들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치(ED)의 사시도들이다. 도 1a는 전자 장치(ED)의 펼쳐진 상태(또는 언폴딩 상태)를, 도 1b는 전자 장치(ED)의 폴딩 상태를 도시하였다.
도 1a 및 도 1b를 참조하면, 전자 장치(ED)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자 장치(ED)는 휴대폰, 폴더블 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1a 및 도 1b에서는 전자 장치(ED)가 폴더블 휴대폰인 것을 예시적으로 도시하였으나, 특별히 이에 제한되는 것은 아니다.
본 발명의 실시예에 따른 전자 장치(ED)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 있다. 전자 장치(ED)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 이미지(IM)를 표시하고, 비표시 영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 변형될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
전자 장치(ED)는 폴딩 영역(FA, 또는 폴더블 영역) 및 복수 개의 비폴딩 영역들(NFA1, NFA2)을 포함할 수 있다. 비폴딩 영역들(NFA1, NFA2)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)을 포함할 수 있다. 폴딩 영역(FA)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2) 사이에 배치될 수 있다. 제1 비폴딩 영역(NFA1), 폴딩 영역(FA), 및 제2 비폴딩 영역(NFA2)은 제2 방향(DR2)을 따라 순차적으로 전자 장치(ED)에 정의될 수 있다.
도 1b에 도시된 것과 같이, 폴딩 영역(FA)은 제1 방향(DR1)에 평행한 폴딩축(FX)을 기준으로 폴딩될 수 있다. 폴딩 영역(FA)은 제1 방향(DR1)을 따라 연장할 수 있다. 폴딩 영역(FA)은 소정의 곡률 및 곡률반경을 갖도록 폴딩될 수 있다. 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)은 서로 마주보고, 전자 장치(ED)는 표시면(DS)이 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있다.
본 발명의 일 실시예에서, 전자 장치(ED)는 표시면(DS)이 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작으로부터 인-폴딩 또는 아웃-폴딩 동작이 상호 반복되도록 구성될 수 있으나 이에 제한되지 않는다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작, 인-폴딩 동작, 및 아웃-폴딩 동작 중 어느 하나를 선택할 수 있도록 구성될 수 있다.
도 1a 및 도 1b에서는 폴딩 가능한 전자 장치(ED)를 예로 들어 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 전자 장치(ED)는 리지드 전자 장치, 예컨대, 폴딩 영역(FA)이 정의되지 않은 전자 장치, 롤러블 전자 장치, 또는 슬라이더블 전자 장치 등 다양한 전자 장치로 변경될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2를 참조하면, 전자 장치(ED)는 표시 장치(DD), 전자 모듈(EM), 전원 모듈(PSM) 및 케이스(EDC1, EDC2)을 포함할 수 있다. 별도로 도시하지 않았으나, 전자 장치(ED)는 표시 장치(DD)의 폴딩 동작을 제어하기 위한 기구 구조물을 더 포함할 수 있다.
표시 장치(DD)는 이미지를 생성하고 외부입력을 감지한다. 표시 장치(DD)는 윈도우 모듈(WM) 및 표시 모듈(DM)을 포함한다. 윈도우 모듈(WM)은 전자 장치(ED)의 전면을 제공한다.
표시 모듈(DM)은 복수 개의 구성이 적층된 적층 구조물일 수 있다. 표시 모듈(DM)의 적층 구조에 대한 상세한 설명은 후술한다.
표시 모듈(DM)은 전자 장치(ED)의 표시 영역(DA, 도 1a 참조) 및 비표시 영역(NDA, 도 1a 참조)에 대응하는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)을 포함한다. 본 명세서에서 “영역/부분과 영역/부분이 대응한다”는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다. 표시 모듈(DM)은 비표시 영역(DP-NDA) 상에 배치된 구동칩(DIC)을 포함할 수 있다. 표시 모듈(DM)은 비표시 영역(DP-NDA)에 결합된 연성회로필름(FCB)을 더 포함할 수 있다.
구동칩(DIC)은 표시 패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2에서는 구동칩(DIC)이 표시 모듈(DM) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 연성회로필름(FCB) 상에 실장될 수도 있다.
전자 모듈(EM)은 적어도 메인 구동부를 포함한다. 전자 모듈(EM)은 무선통신모듈, 카메라모듈, 근접센서모듈, 영상입력모듈, 음향입력모듈, 음향출력모듈, 메모리, 및 외부 인터페이스모듈 등을 포함할 수 있다. 전자 모듈(EM)은 전원 모듈(PSM)과 전기적으로 연결된다.
메인 구동부(또는 메인 컨트롤러)는 전자 장치(ED)의 전반적인 동작을 제어한다. 예를 들어 메인 구동부는 사용자 입력에 부합하게 표시 장치(DD)를 활성화 시키거나, 비활성화 시킨다. 메인 구동부는 표시 장치(DD) 및 다른 모듈들의 동작을 제어할 수 있다. 메인 구동부는 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
케이스(EDC1, EDC2)는 표시 모듈(DM), 전자 모듈(EM), 및 전원 모듈(PSM)을 수용한다. 서로 분리된 2개의 케이스(EDC1, EDC2)를 예시적으로 도시하였으나 이에 제한되지 않는다. 미-도시하였으나, 전자 장치(ED)는 2개의 케이스(EDC1, EDC2)를 연결하기 위한 힌지 구조물을 더 포함할 수 있다. 케이스(EDC1, EDC2)는 윈도우 모듈(WM)과 결합될 수 있다. 케이스(EDC1, EDC2)는 표시 모듈(DM), 전자 모듈(EM), 및 전원 모듈(PSM) 등 케이스(EDC1, EDC2)에 수용된 구성들을 보호한다.
도 3a는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 3a를 참조하면, 표시 모듈(DM)은 표시 패널(DP), 표시 패널(DP) 위에 배치된 센서층(ISL), 광학 필름(LF), 및 표시 패널(DP) 아래에 배치된 하측 부재(LM)를 포함할 수 있다. 상기 부재들 사이에는 필요에 따라 접착층이 배치될 수 있다.
표시 패널(DP)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시 패널(DP)은 발광형 표시층일 수 있으며, 예를 들어, 표시 패널(DP)은 유기발광 표시층, 무기발광 표시층, 유기-무기발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다.
센서층(ISL)은 표시 패널(DP) 위에 배치될 수 있다. 센서층(ISL)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 센서층(ISL)은 표시 패널(DP)에 부착된 외장형 센서일 수도 있고, 센서층(ISL)은 표시 패널(DP)의 제조 공정 중에 연속하여 형성된 일체형 센서일 수 있다.
광학 필름(LF)은 외부로부터 입사된 광의 반사율을 낮출 수 있다. 광학 필름(LF)은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 광학 필름(LF)은 적어도 편광필름을 포함할 수 있다. 또는, 광학 필름(LF)은 컬러필터들을 포함할 수 있다. 컬러필터들은 소정의 배열을 가질 수 있다. 표시 패널(DP)에 포함된 화소들(PX)의 발광 컬러들을 고려하여 컬러필터들의 배열이 결정될 수 있다. 또한, 광학 필름(LF)은 컬러필터들에 인접한 블랙매트릭스를 더 포함할 수 있다. 또는, 광학 필름(LF)은 상쇄간섭 구조물을 포함할 수 있다. 예컨대, 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다. 광학 필름(LF)은 생략될 수도 있다.
하측 부재(LM)는 다양한 기능성 부재를 포함할 수 있다. 표시 패널(DP)에 입사되는 광을 차단하는 차광층, 외부 충격을 흡수하는 충격흡수층, 표시 패널(DP)을 지지하는 지지층, 및 표시 패널(DP)에서 발생한 열을 방출하는 방열층 등을 포함할 수 있다.
도 3b는 본 발명의 일 실시예에 따른 표시 패널(DP) 및 센서층(ISL)의 단면도이다.
도 3b를 참조하면, 표시 패널(DP)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 “~~” 계 수지는 “~~” 의 작용기를 포함하는 것을 의미한다.
베이스층(110)의 상면에 적어도 하나의 무기층이 형성된다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시 패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(110)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드, 실리콘나이트라이드, 및 살리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘옥사이드층과 실리콘나이트라이드층이 교대로 적층된 구조를 포함할 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘, 저온다결정실리콘, 또는 산화물반도체를 포함할 수도 있다.
도 3b는 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로도는 다양한 형태로 변형될 수 있다. 도 3b에서는 화소에 포함되는 하나의 트랜지스터(100PC) 및 발광 소자(100PE)를 예시적으로 도시하였다.
트랜지스터(100PC)의 소스(SC), 액티브(AL, 또는 액티브 영역, 활성 영역), 및 드레인(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스(SC) 및 드레인(DR)은 단면 상에서 액티브(AL)로부터 서로 반대 방향으로 연장될 수 있다. 도 3b에는 반도체 패턴으로부터 형성된 연결 신호 배선(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 배선(SCL)은 평면 상에서 트랜지스터(100PC)의 드레인(DR)에 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(100PC)의 게이트(GT)는 제1 절연층(10) 위에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브(AL)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층들(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 배선(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자(100PE)를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 이하에서, 발광 소자(100PE)가 유기 발광 소자인 것을 예로 들어 설명하나, 특별히 이에 제한되는 것은 아니다.
발광 소자(100PE)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 접속될 수 있다.
화소 정의막(70)은 제6 절연층(60) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(70)에는 개구부(70-OP)가 정의된다. 화소 정의막(70)의 개구부(70-OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
표시 영역(DA, 도 1a 참조)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 개구부(70-OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(70-OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 무기층들은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
센서층(ISL)은 베이스층(201), 제1 도전층(202), 감지 절연층(203), 제2 도전층(204), 및 커버 절연층(205)을 포함할 수 있다.
베이스층(201)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(202) 및 제2 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4를 참조하면, 표시 패널(DP)에는 표시 영역(DP-DA) 및 표시 영역(DP-DA) 주변의 비표시 영역(DP-NDA)이 정의될 수 있다. 표시 영역(DP-DA)과 비표시 영역(DP-NDA)은 화소(PX)의 배치 유무에 의해 구분될 수 있다. 표시 영역(DP-DA)에 화소(PX)가 배치된다. 비표시 영역(DP-NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 구동칩(DIC)에 구성된 일부 회로일 수 있다.
표시 패널(DP)은 제2 방향(DR2)을 따라 정의된 제1 패널 영역(AA1), 벤딩 영역(BA), 및 제2 패널 영역(AA2)을 포함할 수 있다. 제2 패널 영역(AA2) 및 벤딩 영역(BA)은 비표시 영역(DP-NDA)의 일부 영역일 수 있다. 벤딩 영역(BA)은 제1 패널 영역(AA1)과 제2 패널 영역(AA2) 사이에 배치된다.
제1 패널 영역(AA1)은 도 1a의 표시면(DS)에 대응하는 영역이다. 제1 패널 영역(AA1)은 제1 비폴딩 영역(NFA10), 제2 비폴딩 영역(NFA20), 및 폴딩 영역(FA0)을 포함할 수 있다. 제1 비폴딩 영역(NFA10), 제2 비폴딩 영역(NFA20), 및 폴딩 영역(FA0)은 도 1a 및 도 1b의 제1 비폴딩 영역(NFA1), 제2 비폴딩 영역(NFA2), 및 폴딩 영역(FA)에 각각 대응한다.
제1 방향(DR1)과 나란한 벤딩 영역(BA)의 폭 및 제2 패널 영역(AA2)의 폭(또는 길이)은 제1 방향(DR1)과 나란한 제1 패널 영역(AA1)의 폭(또는 길이)보다 작을 수 있다. 벤딩축 방향의 길이가 짧은 영역은 좀 더 쉽게 벤딩될 수 있다.
표시 패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1-SLm), 복수 개의 데이터 라인들(DL1-DLn), 복수 개의 발광 라인들(EL1-ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 전원 라인(PL), 및 복수 개의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 주사 라인들(SL1-SLm), 데이터 라인들(DL1-DLn), 및 발광 라인들(EL1-ELm)에 연결될 수 있다.
주사 라인들(SL1-SLm)은 제1 방향(DR1)으로 연장되어 주사 구동부(SDV)에 전기적으로 연결될 수 있다. 데이터 라인들(DL1-DLn)은 제2 방향(DR2)으로 연장되고, 벤딩 영역(BA)을 경유하여 구동칩(DIC)에 전기적으로 연결될 수 있다. 발광 라인들(EL1-ELm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 전기적으로 연결될 수 있다.
전원 라인(PL)은 제2 방향(DR2)으로 연장된 부분과 제1 방향(DR1)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 전원 라인(PL) 중 제2 방향(DR2)으로 연장된 부분은 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)으로 연장될 수 있다. 전원 라인(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 패널 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC), 전원 라인(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 전기적으로 연결될 수 있다. 연성회로필름(FCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 입력 센서의 평면도이다. 도 5b는 도 5a에 도시된 AA’ 영역을 확대한 평면도이다. 입력 센서(IS)는 센서층(ISL) 및 센서 구동부(T-IC)를 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 센서층(ISL)에는 감지 영역(IS-A) 및 주변 영역(IS-NA)이 정의될 수 있다. 감지 영역(IS-A)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 예를 들어, 감지 영역(IS-A)은 외부 입력을 감지하는 영역일 수 있다. 주변 영역(IS-NA)은 감지 영역(IS-A)에 인접하며, 감지 영역(IS-A)을 에워쌀 수 있다.
센서층(ISL)은 복수의 감지 전극들(200) 및 감지 라인들(230)을 포함할 수 있다. 복수의 감지 전극들(200)은 복수의 제1 감지 전극들(210) 및 복수의 제2 감지 전극들(220)을 포함할 수 있다.
제1 감지 전극들(210) 및 제2 감지 전극들(220)은 감지 영역(IS-A)에 배치되고, 감지 라인들(230)은 주변 영역(IS-NA)에 배치될 수 있다. 센서층(ISL)은 제1 감지 전극들(210)과 제2 감지 전극들(220) 사이의 상호정전용량의 변화를 통해 외부 입력에 대한 정보를 획득할 수 있다.
센서층(ISL)은 복수의 감지 단위들(SU)을 포함할 수 있다. 복수의 감지 단위들(SU) 각각은 제1 감지 전극들(210) 중 어느 하나의 제1 감지 전극(210), 제2 감지 전극들(220) 중 어느 하나의 제2 감지 전극(220)이 교차하는 영역으로 정의될 수 있다.
제1 감지 전극들(210) 각각은 제1 방향(DR1)을 따라 연장되고, 제1 감지 전극들(210)은 제2 방향(DR2)을 따라 배열될 수 있다. 제1 감지 전극들(210)은 제1 부분들(211) 및 제2 부분(212)을 포함할 수 있다. 제2 부분(212)은 서로 인접한 2 개의 제1 부분들(211)에 인접할 수 있다.
제2 감지 전극들(220)은 제1 방향(DR1)을 따라 배열되고, 제2 감지 전극들(220) 각각은 제2 방향(DR2)을 따라 연장될 수 있다. 제2 감지 전극들(220)은 패턴들(221) 및 연결 패턴들(222, 또는 브릿지 패턴들)을 포함할 수 있다. 연결 패턴들(222)은 서로 인접한 2 개의 패턴들(221)을 전기적으로 연결할 수 있다. 서로 인접한 2 개의 패턴들(221)은 2 개의 연결 패턴들(222)에 의해 서로 연결될 수 있으나, 이에 제한되는 것은 아니다. 제2 부분(212)은 2 개의 연결 패턴들(222)과 절연 교차될 수 있다.
패턴들(221), 제1 부분들(211), 및 제2 부분들(212)은 서로 동일한 층 상에 배치될 수 있고, 연결 패턴들(222)은 패턴들(221), 제1 부분들(211), 및 제2 부분들(212)과 상이한 층 상에 배치될 수 있다. 예를 들어, 패턴들(221), 제1 부분들(211), 및 제2 부분들(212)은 제2 도전층(204, 도 3b 참조)에 포함될 수 있고, 연결 패턴들(222)은 제1 도전층(202, 도 3b 참조)에 포함될 수 있으며, 이 구조는 바텀 브릿지 구조라 지칭될 수 있다. 하지만, 본 발명이 특별히 이에 제한되는 것은 아니다. 예를 들어, 패턴들(221), 제1 부분들(211), 및 제2 부분들(212)은 제1 도전층(202, 도 3b 참조)에 포함될 수 있고, 연결 패턴들(222)은 제2 도전층(204, 도 3b 참조)에 포함될 수 있으며, 이 구조는 탑 브릿지 구조라 지칭될 수 있다.
도 5b에 도시된 제1 감지 전극들(210) 및 제2 감지 전극들(220)의 형상 및 배열 관계는 일 예로 도시된 것일 뿐, 센서층(ISL)을 구성하는 제1 감지 전극들(210) 및 제2 감지 전극들(220)의 형상 및 배열 관계가 도 5b에 도시된 것에 제한되는 것은 아니다.
감지 라인들(230)은 패드들(PD) 중 대응하는 패드들에 전기적으로 각각 연결될 수 있다. 감지 라인들(230)은 라인들(231) 및 교차 라인들(232)을 포함할 수 있다.
라인들(231)은 제1 감지 전극들(210)에 각각 전기적으로 연결될 수 있다. 라인들(231) 중 일부는 제1 감지 전극들(210) 중 일부의 좌측에 각각 연결되고, 라인들(231) 중 다른 일부는 제1 감지 전극들(210) 중 다른 일부의 우측에 각각 연결될 수 있다. 교차 라인들(232)은 제2 감지 전극들(220)에 각각 전기적으로 연결될 수 있다. 다만, 라인들(231)과 제1 감지 전극들(210)의 연결 관계 및 교차 라인들(232)과 제2 감지 전극들(220)의 연결 관계가 도 5a에 도시된 예에 제한되는 것은 아니다.
센서 구동부(T-IC)는 센서층(ISL)에 전기적으로 연결되어 센서층(ISL)에 구동 신호를 제공하고, 외부 입력으로부터 좌표를 산출할 수 있다. 센서 구동부(T-IC)는 연성회로기판(FCB, 도 2 참조)에 실장될 수 있다. 센서 구동부(T-IC)는 라인들(231) 및 교차 라인들(232)과 전기적으로 연결될 수 있다. 센서 구동부(T-IC)와 관련하여 도 6에서 자세히 설명한다.
도 5c는 다른 일 실시예에 따라 도 5a에 도시된 AA’ 영역을 확대한 평면도이다.
도 5c는 도 5b와 다른 형상을 갖는 복수의 감지 전극들(200-1)을 도시하였다. 복수의 감지 전극들(200-1)은 제1 감지 전극들(210-1) 및 제2 감지 전극들(220-1)을 포함한다.
도 5c는 제1 감지 전극들(210-1) 및 제2 감지 전극들(220-1)을 예시적으로 도시하였다. 제1 감지 전극들(210-1) 및 제2 감지 전극들(220-1)은 막대(bar) 형상을 가질 수 있다.
제1 감지 전극들(210-1) 각각은 제1 방향(DR1)을 따라 연장되고, 제1 감지 전극들(210-1)은 제2 방향(DR2)을 따라 배열될 수 있다. 제2 감지 전극들(220-1)은 제1 방향(DR1)을 따라 배열되고, 제2 감지 전극들(220-1) 각각은 제2 방향(DR2)을 따라 연장될 수 있다. 제2 감지 전극들(220-1)은 패턴들(221-1) 및 연결 패턴들(222-1, 또는 브릿지 패턴들)을 포함할 수 있다. 연결 패턴들(222-1)은 서로 인접한 2 개의 패턴들(221-1)을 전기적으로 연결할 수 있다. 서로 인접한 2 개의 패턴들(221-1)은 2 개의 연결 패턴들(222-1)에 의해 서로 연결될 수 있으나, 이에 제한되는 것은 아니다. 하나의 제1 감지 전극(210-1)은 2 개의 연결 패턴들(222)과 절연 교차될 수 있다. 제1 감지 전극들(210-1)과 패턴들(221-1)과 맞물리는 형상을 갖는 것을 예시적으로 도시하였으나, 이에 특별히 제한되는 것은 아니다.
도 5b 및 도 5c를 참조하여 설명된 제1 감지 전극들(210 또는 210-1), 및 제2 감지 전극들(220 또는 220-1) 각각은 메쉬 구조를 가질 수 있다. 이 경우, 제1 감지 전극들(210 또는 210-1), 및 제2 감지 전극들(220 또는 220-1) 각각에는 개구가 정의될 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 감지 전극들(210 또는 210-1), 및 제2 감지 전극들(220 또는 220-1) 각각은 개구가 정의되지 않은 투명한 전극일 수도 있다.
도 6은 본 발명의 일 실시예에 따른 입력 센서를 보여주는 도면이다. 입력 센서(IS)는 센서층(ISL) 및 센서 구동부(T-IC)를 포함할 수 있다.
센서 구동부(T-IC)는 센서층(ISL)을 구동할 수 있다. 센서 구동부(T-IC)는 센서층(ISL)으로부터 수신한 신호에 근거하여 입력의 좌표정보를 산출하고, 좌표정보를 갖는 좌표 신호(I-SS)를 메인 구동부(EDC)에 제공할 수 있다. 센서 구동부(T-IC)는 메인 구동부(EDC)로부터 제어 신호(I-CS)를 수신할 수 있다.
메인 구동부(EDC)는 전자 장치(ED)의 전반적인 동작을 제어할 수 있다. 예를 들어, 메인 구동부(EDC)는 표시 패널의 표시 구동부(미도시) 및 센서 구동부(T-IC)의 동작을 제어할 수 있다. 메인 구동부(EDC)는 적어도 하나의 마이크로 프로세서를 포함할 수 있으며, 메인 구동부(EDC)는 호스트로 지칭될 수도 있다. 메인 구동부(EDC)는 좌표 신호(I-SS)에 근거하여 사용자 입력에 대응하는 동작을 실행시킨다.
센서 구동부(T-IC)는 신호 생성부(TSG), 아날로그 프론트 엔드(AFE) 및 프로세서(MCU)를 포함할 수 있다.
신호 생성부(TSG) 및 아날로그 프론트 엔드(AFE)는 센서층(ISL)과 연결될 수 있다. 신호 생성부(TSG) 및 아날로그 프론트 엔드(AFE)는 프로세서(MCU)와 신호를 주고받을 수 있다. 신호 생성부(TSG)는 복수의 감지 전극들(200, 도 5b 참조) 중 송신 전극에 송신 신호를 인가할 수 있다. 신호 생성부(TSG)는 프로세서(MCU)로부터 송신 명령을 받아 감지 전극들에 송신 신호를 인가할 수 있다.
아날로그 프론트 엔드(AFE)는 아날로그 신호 조정 회로를 포함할 수 있다. 아날로그 프론트 엔드(AFE)는 송수신 신호를 증폭 시키고, 노이즈를 제거할 수 있다. 아날로그 프론트 엔드(AFE)는 아날로그 디지털 컨버터(ADC)를 포함할 수 있다. 아날로그 프론트 엔드(AFE)는 프로세서(MCU)와 연결될 수 있다. 아날로그 프론트 엔드(AFE)는 프로세서(MCU)에 디지털 신호를 제공하고, 프로세서(MCU)로부터 피드백 신호 등 센싱 신호를 수신할 수 있다.
아날로그 디지털 컨버터(ADC)는 입력 센서가 수신한 아날로그 형태의 입력 신호를 디지털 신호로 변환시킬 수 있다. 아날로그 디지털 컨버터(ADC)는 복수 개로 제공될 수 있다. 복수 개의 아날로그 디지털 컨버터들(ADC)은 복수의 감지 전극들과 각각 연결될 수 있다.
프로세서(MCU)는 아날로그 프론트 엔드(AFE)로부터 수신한 디지털 신호를 기초로 사용자의 입력의 좌표를 생성할 수 있다. 프로세서(MCU)는 입력의 좌표 생성뿐만 아니라 사용자의 입력에 관한 다양한 정보들을 처리할 수 있다. 프로세서(MCU)는 메인 구동부(EDC)와 전기적으로 연결될 수 있다.
센서층(ISL)과 센서 구동부(T-IC)는 복수의 감지 라인들(230, 도 5a 참조)로 연결될 수 있다. 복수의 감지 라인들(230)은 복수의 스위치들(SWC)을 포함할 수 있다. 일 실시예에서, 복수의 스위치들(SWC)은 감지 전극들(200, 도 5b 참조)과 센서 구동부(T-IC)를 선택적으로 연결시킬 수 있다. 복수의 스위치들(SWC)은 센서층(ISL)의 주변 영역(IS-NA, 도 5a 참조) 또는 센서 구동부(T-IC)가 배치된 연성회로필름(FCB)에 배치될 수 있다.
도 7은 본 발명의 일 실시예에 따른 센서층 및 복수의 아날로그 디지털 컨버터들을 보여주는 도면이다. 도 8은 본 발명의 일 실시예에 따른 아날로그 프론트 엔드를 보여주는 도면이다. 이하에서, 도 5a 및 도 5b를 참조하여 설명한다.
도 7을 참조하면, 센서층(ISL)의 감지 영역(IS-A)에 배치되는 복수의 감지 전극들(200)은 복수의 아날로그 디지털 컨버터들(ADC)과 일대일로 각각 연결될 수 있다.
본 실시예에서, 복수의 감지 전극들(200)의 개수는 복수의 아날로그 디지털 컨버터들(ADC)의 개수와 동일할 수 있다. 즉, 모든 감지 전극들(200)이 아날로그 디지털 컨버터들(ADC)과 각각 연결될 수 있다. 감지 전극들(200)과 아날로그 디지털 컨버터들(ADC)은 감지 라인들(231, 232)을 통해 연결될 수 있다. 예를 들어, 제1 방향(DR1)으로 연장되는 복수의 제1 감지 전극들(210) 전부는 제1 아날로그 디지털 컨버터들(ADC1)과 일대일로 연결될 수 있다. 제2 방향(DR2)으로 연장되는 복수의 제2 감지 전극들(220) 전부는 제2 아날로그 디지털 컨버터들(ADC2)과 일대일로 연결될 수 있다. 제1 감지 전극들(210)의 개수와 제1 아날로그 디지털 컨버터들(ADC1)의 개수는 동일하고, 제2 감지 전극들(220)의 개수와 제2 아날로그 디지털 컨버터들(ADC2)의 개수는 동일할 수 있다.
따라서, 복수의 감지 전극들(200)은 각각 연결된 복수의 아날로그 디지털 컨버터들(ADC)에 의해서 동시에 샘플링될 수 있다. 즉, 본 발명에 따르면, 복수의 감지 전극들(200) 중 일부가 목적에 맞춰 준비된 아날로그 디지털 컨버터들과 연결되기 위해 필요한 시간이 줄어들 수 있다. 따라서, 본 발명의 일실시예는 각각의 감지 전극들(200)의 샘플링 시간을 연장하여 보다 정확한 신호를 획득할 수 있다.
일 실시예에서, 복수의 스위치들(SWC)은 감지 전극들(200)과 아날로그 디지털 컨버터들(ADC)의 사이에 각각 배치될 수 있다. 복수의 스위치들은 입력 신호를 기초로하여 목적된 신호 검출에 맞춰서, 복수의 감지 전극들(200) 중 일부와 복수의 아날로그 디지털 컨버터들(ADC) 중 일부를 선택적으로 연결할 수 있다. 복수의 감지 전극들(200)과 복수의 아날로그 디지털 컨버터들(ADC)을 선택적으로 연결할 때에도, 선택된 감지 전극들에 일대일로 접속 가능한 아날로그 디지털 컨버터들에 의해서 연결 시간은 감소할 수 있다.
복수의 아날로그 디지털 컨버터들(ADC)의 개수는 복수의 감지 전극들(200)의 개수와 정확히 동일하지 않고, 복수의 아날로그 디지털 컨버터들(ADC)의 개수는 적어도 복수의 감지 전극들(200)의 개수의 절반보다는 클 수 있다.
도 8은 일 실시예에 따른 아날로그 디지털 컨버터(ADC)를 포함하는 아날로그 프론트 엔드(AFE)를 보여주는 도면이다. 아날로그 프론트 엔드(AFE)는 외부로부터 입력된 아날로그 형태의 입력 신호를 받아서 노이즈 제거 및 전처리 후에 아날로그 디지털 컨버터(ADC)에 의해 디지털 신호를 생성할 수 있다. 아날로그 디지털 프론트 엔드(AFE)는 복수 개로 제공될 수 있다. 복수의 감지 전극들(200, 도 5b 참조)은 복수의 아날로그 디지털 프론트 엔드(AFE)와 일대일로 각각 연결될 수 있다. 아날로그 디지털 프론트 엔드(AFE)는 입력 신호 수신 회로로 지칭될 수 있다.
아날로그 디지털 프론트 엔드(AFE)는 차지 앰프(charge-AMP)의 전하증폭기(AMP-A) 및 전압 플로어(Voltage Follower)의 앰프(AMP-B)로 구성될 수 있다. 전하증폭기(AMP-A)는 RESET신호의 입력 타이밍에서 차지 앰프의 구동을 개시한다. 샘플링 홀드(SAMPLING-HOLD)신호의 입력 타이밍에서 센싱 시의 감지 전극들의 전압이 확정된다. 전압 플로어의 앰프(AMP-B)는 아날로그 디지털 컨버터(ADC)에 접속되어 있으며, 아날로그 디지털 컨버터(ADC)는 입력된 전압값을 디지털 값으로 변환하여 출력할 수 있다.
도 9는 본 발명의 일 실시예에 따른 센싱 파형을 보여주는 도면이다. 입력 신호는 앰프(AMP)의 리셋(Reset) 후, 앰프 파형의 안정 후에 전압값을 홀드(HOLD)하여 아날로그 신호를 디지털 신호로 변환할 수 있다. 아날로그 디지털 컨버터(ADC)에 접속된 선택된 감지 전극들은, 동시에 샘플링 및 아날로그 디지털 변환될 수 있다.
본 실시예에서는 복수의 감지 전극들이 복수의 아날로그 디지털 컨버터들과 병렬적으로 일대일 연결되어 동시에 샘플링 되므로, 아날로그 디지털 컨버터들과 감지 전극들의 접속을 변경하는 채널 변경 시간에 따라 발생하는 노이즈를 저감시킬 수 있다.
즉, 본 발명에 따른 전자 장치는 채널 변경 시간으로 발생하는 센싱 시간의 제약이 완화되고, 앰프 파형이 최대 포화 상태에서 샘플링 및 아날로그 디지털 변환값의 누적에 의해 신호 증강으로 이어진다. 그 결과, 대상 물체의 유무에 따른 미세한 신호 차이를 효과적으로 검출할 수 있다.
도 10은 본 발명의 일 실시예에 따른 보정값을 산출하는 방법을 보여주는 순서도이다. 도 11a 및 도 11b는 본 발명의 일 실시예에 따른 출력 범위 및 보정값을 보여주는 파형 사진들이다.
본 발명의 일 실시예는 도 9에서 설명한 바와 같이 앰프를 리셋(Reset)한 후, 앰프 파형이 안정된 후에 아날로그 디지털 변환의 샘플링(smapling)을 개시할 수 있다. 다만, 샘플링 과정에서 노이즈가 혼입된 경우, 통상의 샘플링 시의 샘플링 결과값과는 크게 상이한 값이 출력될 수 있다. 도 10에서 이러한 노이즈의 혼입을 감소시키는 방법을 설명한다.
본 발명에서 샘플링 결과값의 산출은, 일정의 펄스의 아날로그 디지털 변환값(샘플링 결과값)을 수차례 누적하는 경우와 1회의 펄스 내에서 보존하는 경우, 또는 양쪽의 방법이 가능할 수 있다. 일 실시예에서, 도 10의 자동 보정 방법에서는 1회의 펄스에서의 샘플링 결과값을 사용하여 보정값을 산출할 수 있다.
샘플링 결과값은 일정 주기 마다 프로세서(MCU, 도 6 참조)로 전송된다. 프로세서(MCU)는 자동 보정시에 수신된 샘플링 결과값을 기초로 샘플링 결과값의 출력 범위와 보정값을 산출할 수 있다. 예를 들어, 프로세서(MCU)는 통계 정보를 바탕으로 샘플링 결과값들의 최대값, 최소값 및 평균값들을 기초로 출력 범위를 결정할 수 있다. 즉, 프로세서(CU)는 최대값과 평균값 사이에서 최대 출력 범위를 설정하고 최소값과 평균값 사이에서 출력 범위를 설정할 수 있다. 여기에서, 최대 출력 범위는 출력 범위의 상한선을 의미하고, 최소 출력 범위는 출력 범위의 하한선을 의미할 수 있다.
일 실시예에서, 출력 범위는 샘플링 결과값들의 최빈값을 기초로 설정될 수 있다. 최빈값은 샘플링 결과값들 중 가장 많이 출력되는 값을 의미할 수 있다.
샘플링 결과값의 출력 범위는 샘플링 결과값을 누적하는 프로세서(MCU)에 전달될 수 있다. 일 실시예에서, 샘플링 결과값으로 출력 범위 및 보정값을 산출하고 누적하는 프로세서(MCU)는 센서 구동부(T-IC)에 배치된 것으로 설명하였으나, 이와 달리 프로세서(MCU)는 메인 구동부(EDC)에 배치될 수도 있다.
도 10에서, 프로세서(MCU)는 복수의 감지 전극들 각각에서 새로운 샘플링 결과값을 수신할 수 있다(단계 S110). 샘플링 결과값은 1회의 펄스에서 결정될 수 있다.
수신된 샘플링 결과값을 통해 출력범위를 설정할 수 있다(단계 S120). 출력 범위는 샘플링 결과값의 최대값, 최소값 및 평균값을 기초로 산출할 수 있다. 샘플링 결과값의 최대값, 최소값 및 평균값은 프로세서에 누적된 샘플링 결과값들에 의해 결정될 수 있다. 일 실시예에서, 최대값, 최소값 및 평균값의 갱신 시기는 센서 구동부(T-IC) 도는 메인 구동부(EDC)에 의해서 결정될 수 있다.
수신한 샘플링 결과값이 출력 범위를 벗어나는 경우, 돌발적인 노이즈로 판단하여 제외하고(단계 S130), 과거에(이전에) 수신한 샘플링 값을 보정값으로 사용할 수 있다(단계 S132).
보정값을 포함하는 1회 펄스를 포함하여 하나의 사이클의 샘플링 결과값을 누적하고, 이를 기초로 새로운 출력 범위를 결정할 수 있다(단계 S140). 이후, 새로운 출력 범위를 가지고 다른 펄스에서 새로운 샘플링 결과값을 수신하고, 보정값을 산출할 수 있다. 본 발명에 따른 전자 장치에서는 도 10에서와 같은 방법으로 자동 보정이 수행될 수 있다.
도 11a는 1회 펄스의 샘플링 결과값의 파형을 보여준다. 도 11a는 출력 범위를 설정하는 일 실시예를 보여준다.
도 11a에서, 출력 범위(OPR)는 최대 출력 범위(OPR_MX)와 최소 출력 범위(OPR_MN)의 사이의 범위에 해당할 수 있다. 여기에서, 최대 출력 범위(OPR_MX)는 출력 범위의 상한을 의미하고, 최소 출력 범위(OPR_MN)는 출력 범위의 하한을 의미할 수 있다. 출력 범위(OPR)는 샘플링 결과값의 최대값(AD_MX)과 최소값(AD_MN) 및 평균값(AD_AV)에 의해서 결정될 수 있다. 예를 들어, 최대 출력 범위(OPR_MX)는 샘플링 결과값의 최대값(AD_MX)과 평균값(AD_AV)의 사이에서 결정될 수 있다. 최소 출력 범위(OPR_MX)는 샘플링 결과값의 최소값(AD_MN)과 평균값(AD_AV)의 사이에서 결정될 수 있다.
평균값(AD_AV)과 최대 출력 범위(OPR_MX) 사이의 폭(Y1)은 최대 출력 범위(OPR_MX)와 최대값(AD_MX) 사이의 폭(X1)과 비례할 수 있다. 평균값(AD_AV)과 최소 출력 범위(OPR_MN) 사이의 폭(Y2)은 최소 출력 범위(OPR_MN)와 최소값(AD_MN) 사이의 폭(X2)과 비례할 수 있다.
도 11b는 일 실시예에 따른 보정값을 포함하는 샘플링 결과값의 파형을 보여준다. 도 11b는 도 11a의 파형의 일부분을 확대하여 보여준다.
도 11b는 샘플링 결과값을 포함하여 보정하기 전의 파형(WF1)과 보정 후의 파형(WF2)을 보여줄 수 있다. 도 11b에서, 보정하기 전의 파형(WF1)은 출력 범위 내의 샘플링 결과값(AD_OPR) 및 돌발 노이즈로 판단되는 샘플링 결과값(AD_SN)을 포함할 수 있다. 보정하기 전의 파형(WF1)에서 노이즈로 판단되는 샘플링 결과값(AD_SN)은 출력 범위(OPR)를 벗어난 것을 알 수 있다.
보정 후의 파형(WF2)은 출력 범위 내의 샘플링 결과값(AD_OPR) 및 이전 샘플링 결과값으로 보정한 보정값(AD_CR)을 포함할 수 있다. 보정값(AD_CR)은 보정하기 전의 파형(WF1)에서 노이즈로 판단되는 샘플링 결과값(AD_SN)에 대하여 산출될 수 있다. 보정값(AD_CR)은 바로 이전의 출력 범위 내의 샘플링 결과값(AD_OPR)과 동일한 값으로 결정되는 것을 알 수 있다.
도 12는 본 발명의 일 실시예에 따른 구동 파형을 보여주는 사진이다. 도 13은 비교예에 따른 구동 파형을 보여주는 사진이다. 도 12와 도 13을 비교하여 설명한다.
입력 센서(IS, 도 5a 참조)의 근처에 인접한 외부의 입력(사용자 손가락 또는 펜)에 해당하는 오브젝트(Object)가 존재하는 경우, 예를 들어, 호버링의 경우, 미세한 입력 신호를 수신할 수 있다. 이 경우에, 도 13의 비교예에 따르면, 앰프(AMP) 변화가 오브젝트의 존재에도 불구하고 미세하여 육안으로 확인이 어렵다. 반면에, 도 12의 본 발명의 일 실시예에 따른 구동 파형에서는 오브젝트가 인접하는 경우에 앰프의 변화가 육안으로 식별 가능할 정도로 큰 차이(Gap)를 나타낸다. 따라서, 본 발명의 일 실시예는 노이즈를 줄이고 오브젝트의 미세한 신호에 따른 위치를 검출하는데 용이하다.
도 14a 내지 도 14c는 본 발명의 다른 일 실시예에 따른 센서층 및 복수의 아날로그 디지털 컨버터들을 보여주는 도면들이다.
도 14a에서, 복수의 감지 전극들(200)은 아날로그 디지털 컨버터(ADC)와 연결된 감지 전극과 연결되지 않은 감지 전극으로 구분될 수 있다. 일 실시예에서, 제1 감지 전극들(210)은 아날로그 디지털 컨버터(ADC)와 연결된 제1 감지 전극(210a) 및 아날로그 디지털 컨버터(ADC)와 연결되지 않은 제1 감지 전극(210b)을 포함할 수 있다. 제2 감지 전극들(220)은 아날로그 디지털 컨버터(ADC)와 연결된 제2 감지 전극(220a)과 아날로그 디지털 컨버터(ADC)와 연결되지 않은 제2 감지 전극(220b)을 포함할 수 있다.
제2 방향(DR2)으로 나열되는 아날로그 디지털 컨버터(ADC)와 연결된 제1 감지 전극들(210a) 및 아날로그 디지털 컨버터(ADC)와 연결되지 않은 제1 감지 전극들(210b)은 교번하여 배치될 수 있다. 제1 방향(DR1)으로 나열되는 아날로그 디지털 컨버터(ADC)와 제2 감지 전극들(220a) 및 아날로그 디지털 컨버터(ADC)와 연결되지 않은 제2 감지 전극들(220b)은 교번하여 배치될 수 있다. 즉, 본 실시예에서, 아날로그 디지털 컨버터(ADC)는 모든 감지 전극들(200)과 연결되지 않으며, 아날로그 디지털 컨버터(ADC)의 개수는 감지 전극들(200)의 개수보다 작을 수 있다.
입력 신호의 상세한 위치 특정이 불필요하고 대략적인 위치만을 파악하고자 하는 경우에는 모든 감지 전극들(200)이 아날로그 디지털 컨버터들(ADC)과 연결될 필요가 없다. 즉, 본 실시예에서, 아날로그 디지털 컨버터(ADC)와 연결된 감지 전극들(210a, 220a)은 일정한 간격을 가지고 서로 이격되게 배치될 수 있다. 예를 들어, 평면상에서 아날로그 디지털 컨버터(ADC)와 감지 전극들(210a, 220a)의 사이에는 적어도 하나의 아날로그 디지털 컨버터(ADC)와 연결되지 않은 감지 전극(210b, 220b)이 배치될 수 있다.
도 14b에서, 복수의 감지 전극들(200)은 하나의 아날로그 디지털 컨버터(ADC)와 연결될 수 있다. 복수의 감지 전극들(200) 중 인접한 일부의 감지 전극들은 감지 전극 그룹을 형성하고 감지 전극 그룹은 하나의 아날로그 디지털 컨버터(ADC)와 연결될 수 있다.
일 실시예에서, 제1 감지 전극들(210) 중 서로 인접한 일부의 제1 감지 전극들(210a)끼리 복수의 제1 감지 전극 그룹을 각각 형성하고 복수의 제1 감지 전극 그룹들 각각은 하나의 재1 아날로그 디지털 컨버터(ADC1)와 연결될 수 있다. 제2 감지 전극들(220) 중 서로 인접한 일부의 제2 감지 전극들(220a)끼리 복수의 제2 감지 전극 그룹을 각각 형성하고, 복수의 제2 감지 전극 그룹들 각각은 하나의 제2 아날로그 디지털 컨버터(ADC2)와 연결될 수 있다.
도 14b에서는 인접한 4개의 감지 전극들끼리 하나의 아날로그 디지털 컨버터(ADC)와 연결된 것으로 도시하였으나 이는 일 예에 불과하고 이에 제한되지 않는다. 복수의 감지 전극 그룹들은 각각에 연결된 아날로그 디지털 컨버터(ADC)를 통해서 동시에 샘플링될 수 있다. 본 실시예에 따른 센서층(ISL)은 복수의 감지 전극들 포함하는 복수의 감지 전극 그룹들을 포함하여 물리적으로 감지 라인들(230)의 면적을 증가시키고 미세한 신호의 수신 감도를 증가시킬 수 있다.
도 14c에서, 복수의 아날로그 디지털 컨버터들(ADC)은 복수의 감지 전극들(200) 중 입력 신호가 인가되는 일부의 감지 전극들과 일대일로 연결될 수 있다. 예를 들어, 도 14c에서 인접한 세 개의 제1 감지 전극들(210a) 및 인접한 세 개의 제2 감지 전극들(220a)은 입력 신호가 인가되는 감지 전극들에 해당할 수 있다. 제1 감지 전극들(210a) 및 제2 감지 전극들(220a) 각각에는 아날로그 디지털 컨버터들(ADC1, ADC2)이 일대일로 연결될 수 있다. 입력 신호가 인가되지 않는 감지 전극들(210b, 220b)에는 아날로그 디지털 컨버터들(ADC)이 연결되지 않을 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
ED: 전자 장치
DP: 표시 패널
ISL: 센서층
T-IC: 센서 구동부
ADC: 아날로그 디지털 컨버터
200: 감지 전극

Claims (20)

  1. 표시 패널;
    표시 패널 상에 배치되고, 복수의 감지 전극들을 포함하는 센서층; 및
    상기 복수의 감지 전극들과 연결되고 상기 센서층을 구동하는 센서 구동부를 포함하고,
    상기 센서 구동부는 상기 센서층이 외부로부터 수신한 입력 신호를 샘플링하는 복수의 아날로그 디지털 컨버터들을 포함하고,
    상기 복수의 아날로그 디지털 컨버터들은 상기 복수의 감지 전극들과 일대일로 연결된 전자 장치.
  2. 제1항에 있어서, 상기 복수의 감지 전극들의 개수와 상기 복수의 아날로그 디지털 컨버터들의 개수는 동일한 전자 장치.
  3. 제2항에 있어서, 상기 복수의 감지 전극들은 각각 연결된 상기 복수의 아날로그 디지털 컨버터들에 의해서 동시에 샘플링되는 것을 특징으로 하는 전자 장치.
  4. 제2항에 있어서, 상기 복수의 감지 전극들과 상기 복수의 아날로그 디지털 컨버터들의 사이에 각각 연결된 복수의 스위치들을 더 포함하고,
    상기 복수의 감지 전극들은 상기 스위치를 통해 상기 복수의 아날로그 디지털 컨버터들과 선택적으로 전기적으로 연결되는 전자 장치.
  5. 제1항에 있어서, 상기 복수의 감지 전극들은 제1 방향으로 연장된 복수의 제1 감지 전극들 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 제2 감지 전극들을 포함하는 전자 장치.
  6. 제5항에 있어서, 상기 복수의 아날로그 디지털 컨버터들은 상기 제1 감지 전극들과 각각 연결된 복수의 제1 아날로그 디지털 컨버터들 및 상기 제2 감지 전극들과 각각 연결된 복수의 제2 아날로그 디지털 컨버터들을 포함하는 전자 장치.
  7. 제6항에 있어서, 상기 복수의 제1 아날로그 디지털 컨버터들의 개수는 상기 복수의 제1 감지 전극들의 개수와 동일하고, 상기 제2 아날로그 디지털 컨버터들의 개수는 상기 복수의 제2 감지 전극들의 개수와 동일한 전자 장치.
  8. 제1항에 있어서, 상기 복수의 감지 전극들 중 상기 복수의 아날로그 디지털 컨버터들과 연결된 감지 전극과 상기 복수의 감지 전극들 중 상기 복수의 아날로그 디지털 컨버터들과 연결되지 않은 감지 전극은 교번하여 배치되는 전자 장치.
  9. 제1항에 있어서, 상기 복수의 아날로그 디지털 컨버터들은 상기 복수의 감지 전극들 중 상기 입력 신호가 인가되는 일부의 감지 전극들과 일대일로 연결되는 전자 장치.
  10. 제1항에 있어서, 상기 센서 구동부로부터 복수의 샘플링 결과값들을 수신하는 프로세서를 더 포함하고,
    상기 프로세서는 상기 샘플링 결과값들을 기초로 상기 샘플링 결과값들의 출력 범위 및 보정값을 산출하는 전자 장치.
  11. 제10항에 있어서, 상기 프로세서는, 수신한 상기 샘플링 결과값들을 누적하여 상기 출력 범위를 산출하고, 누적된 상기 샘플링 결과값들 중 상기 출력 범위를 벗어나는 특정 샘플링 결과값에 대하여 노이즈로 판단하는 전자 장치.
  12. 제11항에 있어서, 상기 프로세서는 상기 노이즈로 판단된 특정 샘플링 결과값을 직전의 샘플링 결과값으로 대체하여 상기 보정값을 산출하는 전자 장치.
  13. 제12항에 있어서, 상기 출력 범위는 상기 샘플링 결과값들의 최대값 및 최소값 또는 상기 샘플링 결과값들의 평균값이나 최빈값을 기초로 결정되는 전자 장치.
  14. 제10항에 있어서, 상기 센서 구동부에 연결된 메인 구동부를 더 포함하고,
    상기 프로세서는 상기 센서 구동부 또는 상기 메인 구동부 중 어느 하나에 배치되는 전자 장치.
  15. 표시 패널;
    표시 패널 상에 배치되고, 복수의 감지 전극들을 포함하는 센서층; 및
    상기 복수의 감지 전극들과 연결되고 상기 센서층을 구동하는 센서 구동부를 포함하고,
    상기 센서 구동부는 상기 센서층이 외부로부터 수신한 입력 신호를 샘플링하는 복수의 아날로그 디지털 컨버터들을 포함하고,
    상기 복수의 아날로그 디지털 컨버터들 중 하나의 아날로그 디지털 컨버터는 상기 복수의 감지 전극들 중 인접한 일부의 감지 전극들을 포함하는 감지 전극 그룹과 전기적으로 연결된 전자 장치.
  16. 제15항에 있어서, 상기 감지 전극 그룹은 복수 개로 제공되고, 상기 복수 개의 감지 전극 그룹들은 각각에 연결된 아날로그 디지털 컨버터를 통해서 동시에 샘플링되는 것을 특징으로 하는 전자 장치.
  17. 표시 패널;
    표시 패널 상에 배치되고, 각각이 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 나열된 복수의 감지 전극들을 포함하는 센서층; 및
    상기 복수의 감지 전극들과 전기적으로 연결되고 상기 센서층을 구동하는 센서 구동부를 포함하고,
    상기 센서 구동부는 상기 복수의 감지 전극들과 일대일로 연결되어 외부로부터 상기 복수의 감지 전극들에 수신되는 입력 신호를 동시에 각각 샘플링시키는 복수의 아날로그 디지털 컨버터들을 포함하고,
    상기 복수의 감지 전극들의 개수와 상기 복수의 아날로그 디지털 컨버터들의 개수는 동일한 전자 장치.
  18. 제17항에 있어서, 상기 센서 구동부는 복수의 샘플링 결과값들을 수신하는 프로세서를 더 포함하고,
    상기 프로세서는 상기 샘플링 결과값들을 기초로 출력 범위를 산출하고, 상기 출력 범위를 벗어나는 특정 샘플링 결과값들에 대하여 보정값을 산출하는 전자 장치.
  19. 제18항에 있어서, 상기 보정값은 상기 특정 샘플링 결과값들 각각의 직전에 수신된 샘플링 결과값에 해당하는 전자 장치.
  20. 제18항에 있어서, 상기 출력 범위는 상기 샘플링 결과값들의 최대값 및 최소값 또는 평균값이나 최빈값을 기초로 결정되는 전자 장치.
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