KR20230135440A - finFET과 플래너 FET을 구비한 반도체 소자 - Google Patents

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Abstract

본 발명의 기술적 사상은, finFET 공정과 호환 가능하고 고전압 동작 전압을 갖는 플래너 FET을 포함한 반도체 소자를 제공한다. 그 반도체 소자는, 핀이 형성된 기판의 제1 영역 상의 적어도 하나의 finFET; 및 핀이 형성되지 않은 상기 기판의 제2 영역 상의 플래너 FET;을 포함하고, 상기 적어도 하나의 finFET은 상기 핀의 일부를 덮는 제1 게이트 구조체, 및 상기 제1 게이트 구조체의 양 측면의 제1 소스 및 드레인 영역을 구비하고, 상기 플래너 FET은 상기 기판 상의 제2 게이트 구조체, 및 상기 제2 게이트 구조체의 양 측면의 제2 소스 및 드레인 영역을 구비하며, 상기 제1 게이트 구조체는 상기 핀 상의 제1 게이트 절연막을 포함하고, 상기 제2 게이트 구조체는 상기 기판 상의 제2 게이트 절연막을 포함하며, 상기 제1 영역의 상기 핀의 상면과 상기 제2 영역의 상기 기판의 상면은 실질적으로 동일한 높이를 가지며, 상기 제1 게이트 절연막은 상기 핀의 상면 상에 형성되고, 상기 제2 게이트 절연막은 상기 기판의 상면에서 하방으로 리세스된 구조를 갖는다.

Description

finFET과 플래너 FET을 구비한 반도체 소자{Semiconductor device comprising finFET(fin Field Effect Transistors) and planar FET}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 다른 구조의 게이트 구조체를 구비한 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가하고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가하고 있다. 이러한 특성들에 대한 요구를 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화되고 있다.
본 발명의 기술적 사상은 finFET 공정과 호환 가능하고 고전압 동작 전압을 갖는 플래너 FET을 포함한 반도체 소자를 제공하는 데에 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 제1 방향으로 연장하는 핀(fin)이 형성된 제1 영역과, 핀이 형성되지 않은 제2 영역이 정의된 기판; 상기 제1 영역의 상기 기판 상에, 상기 핀의 일부를 덮으면서 상기 제1 방향에 수직인 제2 방향으로 연장하는 제1 게이트 구조체, 및 상기 제1 방향으로 상기 제1 게이트 구조체의 양 측면의 제1 소스 및 드레인 영역을 구비한 적어도 하나의 finFET(fin Field Effect Transistors); 및 상기 제2 영역의 상기 기판 상에, 상기 제2 방향으로 연장하는 제2 게이트 구조체, 및 상기 제1 방향으로 상기 제2 게이트 구조체의 양 측면의 제2 소스 및 드레인 영역을 구비한 플래너(planar) FET;을 포함하고, 상기 제1 게이트 구조체는 상기 핀 상의 제1 게이트 절연막, 상기 제1 게이트 절연막 상의 제1 메탈 게이트, 및 상기 제1 메탈 게이트 양 측벽 상의 제1 스페이서를 포함하며, 상기 제2 게이트 구조체는 상기 기판 상의 제2 게이트 절연막, 상기 제2 게이트 절연막 상의 제2 메탈 게이트, 및 상기 제2 메탈 게이트 양 측벽 상의 제2 스페이서를 포함하며, 상기 제1 영역의 상기 핀의 상면과 상기 제2 영역의 상기 기판의 상면은 실질적으로 동일한 높이를 가지며, 상기 제1 게이트 절연막은 상기 핀의 상면 상에 형성되고, 상기 제2 게이트 절연막은, 상기 기판의 상면에서 하방으로 리세스된 구조의 제1 산화막과 상기 제1 산화막 상의 제2 산화막을 포함하는, 반도체 소자를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 핀이 형성된 기판의 제1 영역 상의 적어도 하나의 finFET; 및 핀이 형성되지 않은 상기 기판의 제2 영역 상의 플래너 FET;을 포함하고, 상기 적어도 하나의 finFET은 상기 핀의 일부를 덮는 제1 게이트 구조체, 및 상기 제1 게이트 구조체의 양 측면의 제1 소스 및 드레인 영역을 구비하고, 상기 플래너 FET은 상기 기판 상의 제2 게이트 구조체, 및 상기 제2 게이트 구조체의 양 측면의 제2 소스 및 드레인 영역을 구비하며, 상기 제1 게이트 구조체는 상기 핀 상의 제1 게이트 절연막을 포함하고, 상기 제2 게이트 구조체는 상기 기판 상의 제2 게이트 절연막을 포함하며, 상기 제1 영역의 상기 핀의 상면과 상기 제2 영역의 상기 기판의 상면은 실질적으로 동일한 높이를 가지며, 상기 제1 게이트 절연막은 상기 핀의 상면 상에 형성되고, 상기 제2 게이트 절연막은 상기 기판의 상면에서 하방으로 리세스된 구조를 갖는, 반도체 소자를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 제1 방향으로 연장하는 핀이 형성된 제1 영역과, 핀이 형성되지 않은 제2 영역이 정의된 기판; 상기 제1 영역의 상기 기판 상에, 상기 핀의 일부를 덮으면서 상기 제1 방향에 수직인 제2 방향으로 연장하는 제1 핀 게이트 구조체를 구비한 제1 finFET; 상기 제1 영역의 상기 기판 상에, 상기 제1 finFET과 소자 분리 영역을 통해 분리되고, 상기 핀의 일부를 덮으면서 상기 제2 방향으로 연장하는 제2 핀 게이트 구조체를 구비한 제2 finFET; 및 상기 제2 영역의 상기 기판 상에 플래너 게이트 구조체를 구비한 플래너 FET;을 포함하고, 상기 제1 영역의 상기 핀의 상면과 상기 제2 영역의 상기 기판의 상면은 실질적으로 동일한 높이를 가지며, 상기 제1 핀 게이트 구조체의 게이트 절연막, 상기 제2 핀 게이트 구조체의 게이트 절연막, 및 상기 플래너 게이트 구조체의 게이트 절연막 순으로 두께가 증가하고, 상기 플래너 게이트 구조체의 게이트 절연막은 상기 기판의 상면에서 하방으로 리세스된 구조를 갖는, 반도체 소자를 제공한다.
본 발명의 기술적 사상에 의한 finFET과 플래너 FET을 구비한 반도체 소자는, 제1 영역에는 핀 구조의 finFET들이 배치되고, 제2 영역에는 플래너 구조의 플래너 FET이 배치될 수 있다. 제1 영역의 finFET들은 게이트 구조체들이 비교적 얇은 게이트 절연막을 가짐으로써, 다양한 동작 전압을 갖는 로직 소자들에 유용하게 이용될 수 있다. 한편, 제2 영역의 플래너 FET은 게이트 구조체는 비교적 두꺼운 게이트 절연막을 가짐으로써, 비교적 높은 동작 전압을 갖는 고전압 소자에 유용하게 이용될 수 있다.
또한, 본 발명의 기술적 사상에 의한 finFET과 플래너 FET을 구비한 반도체 소자에서, 제1 영역의 finFET들과 제2 영역의 플래너 FET은 동일한 반도체 공정을 통해 함께 형성될 수 있다. 다시 말해서, 플래너 FET의 공정은 finFET 공정과 호환 가능하고, 따라서, 제2 영역의 플래너 FET은 제1 영역의 finFET들과 함께 형성될 수 있다. 결과적으로, 본 발명의 기술적 사상에 의한 반도체 소자에서, finFET 공정을 통해 플래너 FET이 용이하게 구현될 수 있고, 또한, 플래너 FET의 신뢰성이 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 finFET과 플래너 FET을 구비한 반도체 소자에 대한 단면도이다.
도 2a 내지 도 2n은 도 1의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 3a 내지 도 3c는 도 2i의 단계의 반도체 소자를 제조하는 과정을 좀더 상세하게 보여주는 단면도들이다.
도 4는 도 1의 반도체 소자에 대한 평면도이다.
도 5는 도 4의 I-I'와 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 finFET과 플래너 FET을 구비한 반도체 소자에 대한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 finFET과 플래너 FET을 구비한 반도체 소자(100, 이하, 간단히 '반도체 소자'라 한다)는 기판(101) 상에 제1 핀 전계 효과 트랜지스터(fin Field Effect Transistors: finFET)(fFET1), 제2 finFET(fFET2), 및 플래너(planer) FET(pFET)을 포함할 수 있다. 예컨대, 본 실시예의 반도체 소자(100)는 기판(101)의 제1 영역(AR1) 상에 제1 finFET(fFET1) 및 제2 finFET(fFET2)을 포함하고, 기판(101)의 제2 영역(AR2) 상에 플래너 FET(pFET)을 포함할 수 있다.
좀더 구체적으로 설명하면, 반도체 소자(100)는 기판(101), 소자 분리막(110), 및 게이트 구조체(140)를 포함할 수 있다. 기판(101)은 실리콘(Si), 예컨대 단결정 실리콘, 다결정 실리콘, 또는 비결정질 실리콘을 포함할 수 있다. 물론, 기판(101)의 재질이 실리콘에 한정되는 것은 아니다. 예컨대, 일부 실시예들에서, 기판(101)은 저마늄(Ge) 등의 Ⅳ족 반도체, 실리콘저마늄(SiGe)나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
기판(101)은 실리콘 벌크(Si bulk) 기판을 기반으로 할 수도 있고, 또는 SOI(Silicon On Insulator) 기판을 기반으로 할 수 있다. 또한, 기판(101)은 벌크나 SOI 기판에 한하지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 한 기판일 수도 있다. 도시하지는 않았지만 기판(101)은 도전 영역, 예컨대, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 다양한 구조물들을 포함할 수 있다. 또한, 기판(101)은 도핑되는 불순물 이온의 종류에 따라 P형 기판 또는 N형 기판을 구성할 수 있다.
기판(101)은 핀들(fin)이 배치된 제1 영역(AR1)과 핀이 배치되지 않은 제2 영역(AR2)으로 구별될 수 있다. 전술한 바와 같이, 제1 영역(AR1)에는 제1 finFET(fFET1)과 제2 finFET(fFET2)이 배치되고, 제2 영역(AR2) 상에는 플래너 FET(pFET)이 배치될 수 있다. 참고로, 제1 영역(AR1)의 제1 finFET(fFET1)과 제2 finFET(fFET2)은 다양한 동작 전압은 갖는 로직 소자들 또는 연산 소자들로서 이용될 수 있다. 한편, 제2 영역(AR2)의 플래너 FET(pFET)은 높은 동작 전압을 갖는 소자들에 이용될 수 있다. 예컨대, 제2 영역(AR2)의 플래너 FET(pFET)은 입출력(I/O) 소자들 또는 인터페이스(interface) 관련 소자들에 이용될 수 있다.
소자 분리막(110)은 기판(101) 내부에 매몰된 구조로 배치되고, 절연 물질을 포함할 수 있다. 예컨대, 소자 분리막(110)은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 소자 분리막(110)은 핀들(fin) 사이, 및 제1 영역(AR1)과 제2 영역(AR2) 사이에 배치될 수 있다. 소자 분리막(110)은 핀들(fin) 각각을 서로 분리하고, 또한, 제1 영역(AR1)과 제2 영역(AR2)을 전기적으로 분리할 수 있다.
제1 영역(AR1)의 기판(101)의 상부 부분에는 다수의 핀들(fin)이 형성될 수 있다. 도 4에, 도시된 바와 같이, 핀들(fin) 각각은 제1 방향(x 방향)으로 연장하고, 제2 방향(y 방향)으로 서로 이격될 수 있다. 제2 방향(y 방향)으로 핀들(fin)은 핀간 절연층(115)에 의해 서로 분리될 수 있다. 핀들(fin)은 기판(101)으로부터 연장하여 소자 분리막(110) 및 핀간 절연층(115) 상면에서 제3 방향(z 방향)으로 돌출된 구조를 가질 수 있다.
제1 영역(AR1)의 제1 finFET(fFET1)과 제2 finFET(fFET2)은 게이트 구조체(140-1, 140-2)와, 소스/드레인 영역(150-1, 150-2)을 포함할 수 있다. 구체적으로, 제1 finFET(fFET1)은 제1 게이트 구조체(140-1)와, 제1 소스/드레인 영역(150-1)을 포함하고, 제2 finFET(fFET2)은 제2 게이트 구조체(140-2)와, 제2 소스/드레인 영역(150-2)을 포함할 수 있다.
제1 소스/드레인 영역(150-1)과 제2 소스/드레인 영역(150-2)은 고농도 도핑 영역일 수 있다. 제1 소스/드레인 영역(150-1)과 제2 소스/드레인 영역(150-2)은 제1 방향(x 방향)으로 제1 게이트 구조체(140-1)와 제2 게이트 구조체(140-2)의 양 측면의 핀들(fin)이 고농도로 도핑되어 형성되거나, 또는 핀들의 상부 부분이 제거된 후, 에피(Epi) 성장을 통해 형성될 수 있다.
제1 게이트 구조체(140-1)는 제1 게이트 절연막(142r), 메탈 게이트(144), 및 스페이서(146)를 포함할 수 있다. 또한, 제2 게이트 구조체(140-2)는 제2 게이트 절연막(142d), 메탈 게이트(144), 및 스페이서(146)를 포함할 수 있다.
제1 게이트 구조체(140-1)의 제1 게이트 절연막(142r)은 계면층(interface layer)과 고유전층(high-k dieclectric layer)을 포함할 수 있다. 계면층은 실리콘옥사이드(SiO2) 또는 실리콘옥시나이트라이드(SiON)로 형성될 수 있다. 이러한 계면층은 고유전층과 함께 제1 게이트 절연막(142r)을 구성할 수 있다.
고유전층은 유전상수(k)가 높은 유전 물질로 형성될 수 있다. 고유전층은 하프늄 기반(Hf-based) 또는 지르코늄 기반(Zr-based) 물질로 형성될 수 있다. 예컨대, 고유전은 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO), 하프늄실리콘옥시나이트라이드(HfSiON), 하프늄옥시나이트라이드(HfON), 하프늄알루미늄옥사이드(HfAlO), 하프늄란탄옥사이드(HfLaO), 지르코늄옥사이드(ZrO2), 지르코늄실리콘옥사이드(ZrSiO) 등을 포함할 수 있다.
또한, 고유전층은 하프늄 기반(Hf-based) 또는 지르코늄 기반(Zr-based) 물질에 한하지 않고 다른 물질, 예컨대 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5Ta0.5O3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수 있다.
제2 게이트 구조체(140-2)의 제2 게이트 절연막(142d)은 DPN(Decoupled Plasma Nitridation) 공정을 통해 형성될 수 있다. 다시 말해서, 제2 게이트 절연막(142d)은 CVD(Chemical Vapor Deposition) 공정을 통해 산화막으로 형성된 후, 산화막에 DPN 공정이 수행될 수 있다. 그에 따라, 제2 게이트 절연막(142d)은 DPN 산화막으로 언급될 수 있다. 제2 게이트 절연막(142d)은 35Å ~ 70Å 정도의 두께를 가질 수 있다. 그러나 제2 게이트 절연막(142d)의 두께가 그에 한정되는 것은 아니다.
한편, 제2 게이트 절연막(142d)은 금속산화물, 그들의 실리케이트(silicates) 또는 알루미네이트(aluminates)로 형성될 수 있다. 금속 산화물은 예컨대, 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 티타늄옥사이드(TiO2), 알루미늄옥사이드(Al2O3) 등일 수 있다. 또한, 제2 게이트 절연막(142d)은 금속질화산화물, 그들의 실리케이트 또는 알루미네이트로 형성될 수 있다. 금속질화산화물은 예컨대, 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON) 등일 수 있다. 실리케이트 또는 알루미네이트는 예컨대, ZrSiON, HfSiON, LaSiON, YSiON, ZrAlON, HfAlON 등일 수 있다.
제1 게이트 구조체(140-1)와 제2 게이트 구조체(140-2)의 메탈 게이트(144)는 n형 메탈 또는 p형 메탈로 형성될 수 있다. 참고로, n형 메탈은 NMOS의 게이트 전극을 구성하는 메탈을 의미하고, p형 메탈은 PMOS의 게이트 전극을 구성하는 메탈을 의미할 수 있다. 메탈 게이트(144)가 n형 메탈로 형성되는 경우, Ti 또는 Ta을 함유한 Al 화합물을 포함할 수 있다. 예컨대, 메탈 게이트(144)는 TiAlC, TiAlN, TiAlC-N, TiAl 등과 TaAlC, TaAlN, TaAlC-N, TaAl 등의 Al 화합물을 포함할 수 있다. 물론, n형 메탈로서의 메탈 게이트(144)의 재질이 상기 물질들에 한정되는 것은 아니다. 또한, n형 메탈로서의 메탈 게이트(144)는 단일층이 아닌 2개 이상의 다중층으로 형성될 수도 있다.
한편, 제1 게이트 구조체(140-1)와 제2 게이트 구조체(140-2)의 메탈 게이트(144)는 p형 메탈로 형성될 수도 있다. 메탈 게이트(144)가 p형 메탈로 형성되는 경우, 메탈 게이트(144)는 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN 및 MoN 중 적어도 하나를 포함할 수 있다. 물론, p형 메탈로서의 메탈 게이트(144)의 재질이 상기 물질들에 한정되는 것은 아니다. 또한, 메탈 게이트(144)는 단일층이 아닌 2개 이상의 다중층으로 형성될 수도 있다.
제1 게이트 구조체(140-1)와 제2 게이트 구조체(140-2)의 스페이서(146)는 제1 방향(x 방향)으로 메탈 게이트(144)의 양 측면 상에 형성될 수 있다. 또한, 스페이서(146)는 층간 절연막(160)에 의해 둘러싸일 수 있다. 스페이서(146)는 질화막 또는 산화질화막과 같은 절연 물질로 형성될 수 있다. 예컨대, 스페이서(146)는 실리콘질화막 또는 실리콘산화질화막으로 형성될 수 있다. 스페이서(146)는 단층으로 형성될 수 있으나 이에 제한되는 것은 아니며, 복층으로 형성될 수도 있다.
참고로, 층간 절연막(160)은 반도체 기판(101)과 소자 분리막(110) 상에 형성되고, 게이트 구조체들(140-1, 140-2, 140-3) 사이에 형성될 수 있다. 그에 따라, 층간 절연막(160)은 스페이서(146)의 측면을 감싸는 구조를 가질 수 있다. 이러한 층간 절연막(160)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있고, 스페이서(146)와는 다른 식각 선택비를 갖는 물질로 형성될 수 있다.
본 실시예의 반도체 소자(100)에서, 제1 게이트 구조체(140-1)는, 제1 게이트 절연막(142r)의 양쪽의 스페이서(146)의 하부에 제1 부분 산화막(142d')을 더 포함할 수 있다. 제1 부분 산화막(142d')은 제2 게이트 절연막(142d) 또는 DPN 산화막이 제1 게이트 절연막(142r)으로 대체되는 공정에서 식각되지 않고 남은 부분에 해당할 수 있다. 제1 부분 산화막(142d')에 대해서는 도 2a 내지 도 2n의 설명 부분에서 좀더 상세히 설명한다.
제2 영역(AR2)의 기판(101)의 상부 부분에는 웰이 형성될 수 있다. 제2 영역(AR2)의 플래너 FET(pFET)은 제3 게이트 구조체(140-3)와, 제3 소스/드레인 영역(150-3)을 포함할 수 있다. 제3 소스/드레인 영역(150-3)은 고농도 도핑 영역일 수 있다. 제3 소스/드레인 영역(150-3)은 제1 방향(x 방향)으로 제3 게이트 구조체(140-3)의 양 측의 기판(101)의 상부 부분이 고농도로 도핑되어 형성되거나, 또는 기판(101)의 상부 부분이 제거된 후, 에피 성장을 통해 형성될 수 있다.
제3 게이트 구조체(140-3)는 제3 게이트 절연막(142), 메탈 게이트(144), 및 스페이서(146)를 포함할 수 있다. 제3 게이트 절연막(142)은 제1 산화막(142h)과 제2 산화막(142d)을 포함할 수 있다.
제1 산화막(142h)은 기판(101) 상에 리세스된 구조로 형성될 수 있다. 즉, 제1 산화막(142h)의 하면은 기판(101)의 상면보다 낮을 수 있다. 또한, 제1 산화막(142h)의 상면은 기판(101)의 상면보다 높을 수 있다. 여기서, 기판(101)의 상면은 기준 높이(H0)를 가질 수 있다. 그러나 실시예에 따라, 제1 산화막(142h)의 상면은 기판(101)의 상면과 실질적으로 동일한 높이를 가질 수도 있다. 제1 산화막(142h)은 기판(101)의 상부 부분을 식각하여 트렌치를 형성하고, 트렌치를 HDP(High Density Plasma) CVD(Chemical Vapor Deposition) 공정을 통해 산화막으로 채워 형성될 수 있다. 제1 산화막(142h)의 형성 과정에 대해서는 도 2a 내지 도 2n의 설명 부분에서 좀더 상세히 설명한다.
제2 산화막(142d)은, 기판(101) 상이 아니라 제1 산화막(142h) 상에 형성된다는 점을 제외하고, 제2 게이트 절연막(142d)과 실질적으로 동일할 수 있다. 그에 따라, 제2 산화막(142d)은 DPN 산화막이고 35Å ~ 70Å 정도의 두께를 가질 수 있다.
메탈 게이트(144)와 스페이서(146)는 제1 게이트 구조체(140-1)와 제2 게이트 구조체(140-2)의 메탈 게이트(144)과 스페이서(146)에 대해 설명한 바와 같다.
한편, 본 실시예의 반도체 소자(100)에서, 플래너 FET(pFET)은 제1 산화막(142h)의 양쪽의, 제1 산화막(142h)과 제3 소스/드레인 영역(150-3) 사이에 제2 부분 산화막(142d")을 더 포함할 수 있다. 제2 부분 산화막(142d")은 제2 산화막(142d) 또는 DPN 산화막이 식각되는 공정에서, 식각되지 않고 남은 부분에 해당할 수 있다. 실시예에 따라, 제2 부분 산화막(142d")은 제3 게이트 구조체(140-3)의 일부로 포함될 수도 있다. 제2 부분 산화막(142d")에 대해서는 도 2a 내지 도 2n의 설명 부분에서 좀더 상세히 설명한다.
본 실시예에 따른 반도체 소자(100)에서, 제1 영역(AR1)에는 핀 구조의 finFET들(fFET1, fFET2)이 배치되고, 제2 영역(AR2)에는 플래너 구조의 플래너 FET(pFET)이 배치될 수 있다. 제1 영역(AR1)의 finFET들(fFET1, fFET2)은 게이트 구조체들(140-1, 140-2)이 비교적 얇은 게이트 절연막(142r, 142d)을 가짐으로써, 다양한 동작 전압을 갖는 로직 소자들에 유용하게 이용될 수 있다. 예컨대, 제1 finFET(fFET1)은 0.8V 정도의 동작 전압을 가지며, 제2 finFET(fFET2)은 2.2V 이하의 동작 전압을 가질 수 있다. 물론, 제1 finFET(fFET1)과 제2 finFET(fFET2)의 동작 전압이 전술한 수치들에 한정되는 것은 아니다.
한편, 제2 영역(AR2)의 플래너 FET(pFET)은 게이트 구조체(140-3)가 비교적 두꺼운 게이트 절연막(142)을 가짐으로써, 비교적 높은 동작 전압을 갖는 고전압 소자에 유용하게 이용될 수 있다. 예컨대, 플래너 FET(pFET)은 3.3V 이상의 동작 전압을 가질 수 있다. 물론, 플래너 FET(pFET)의 동작 전압이 전술한 수치에 한정되는 것은 아니다.
참고로, 제1 영역(AR1)에 형성되는 finFET들(fFET1, fFET2)의 로직 소자는 그래픽 카드의 칩(Graphic card Chip) 또는 모바일 애플리케이션 프로세서(Mobile Application Processor)와 같은 저전력 칩에 사용될 수 있다. 이러한 로직 소자는 중앙 처리 장치(CPU)와 같이 실제 연산 동작을 하는 소자로서, 각종 연산 및 로직을 처리하게 되며, 누설 전류 대비 유효 전류가 얼마인지가 로직 소자의 성능에서 중요하게 고려되는 요소일 수 있다. 예컨대, CPU는 누설 전류가 많아도 높은 유효 전류 값을 요구할 수 있고, 그래픽 카드로 쓰는 칩은 CPU보다는 누설 전류가 작아야 하지만 유효 전류 값이 중요할 수 있다. 또한, 모바일 애플리케이션 프로세서는 유효 전류 값과 함께 전력 소비량이 중요하기 때문에 누설 전류 값도 낮게 유지할 필요가 있다.
반면, 제2 영역에 형성되는 플래너 FET(pFET)는, 예컨대 입출력(I/O) 소자 등에 이용될 수 있다. I/O 소자들은 다른 종류의 기능을 하는 소자, 예컨대 메모리 소자 등과의 인터페이스를 담당하는 소자로서, 외부 전압을 받아 로직 소자로 전달하고 로직 소자로부터 입력을 받아 외부로 출력하는 기능을 할 수 있다. 이렇게 외부로부터 신호를 받기 때문에, 특별히 외부의 전압이 바뀌지 않은 한 I/O 소자의 동작 전압은 바뀌지 않을 수 있다. 예컨대, I/O 소자의 동작 전압을 낮추고 게이트 유전막을 얇게 하면 원하는 출력이 나오지 않을 수 있다. 따라서, 로직 소자와는 달리 I/O 소자는 높은 동작 전압을 유지하기 위하여, 게이트의 유전막이 비교적 두껍게 유지될 수 있다.
본 실시예에 따른 반도체 소자(100)에서, 제1 영역(AR1)에 형성되는 finFET들(fFET1, fFET2)과 제2 영역(AR2)에 형성되는 플래너 FET(pFET)는 동일한 반도체 공정을 통해 함께 형성될 수 있다. 다시 말해서, 본 실시예에 따른 반도체 소자(100)에서, 플래너 FET(pFET)의 공정은 finFET 공정과 호환 가능하고, 따라서, 제2 영역(AR2) 플래너 FET(pFET)은 제1 영역(AR1)의 finFET들(fFET1, fFET2)과 함께 형성될 수 있다. 결과적으로, 본 실시예에 따른 반도체 소자(100)에서, finFET 공정을 통해 플래너 FET(pFET)이 용이하게 구현될 수 있고, 또한, 플래너 FET(pFET)의 신뢰성이 개선될 수 있다.
도 2a 내지 도 2n은 도 1의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다. 도 1을 함께 참조하여 설명하고, 도 1의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 2a를 참조하면, 본 실시예의 반도체 소자(100)를 제조하는 과정은, 먼저, 기판(101)의 제1 영역(AR1)에 다수의 핀들(fin)을 형성한다. 핀들(fin)은 제1 방향(x 방향)으로 연장하고, 제2 방향(y 방향)을 따라서 서로 이격될 수 있다. 기판(101)의 제2 영역(AR2)의 기판(101)의 상부 부분에는 웰이 형성될 수 있다.
이후, 제1 방향으로 핀들(fin)을 서로 분리하고, 또한, 제1 영역(AR1)과 제2 영역(AR2)을 서로 분리하는 소자 분리막(110a)을 형성한다. 소자 분리막(110a)은 기판(101)에 트렌치를 형성하고, 트렌치를 산화막 등과 같은 절연막을 채워 형성할 수 있다. 한편, 기판(101) 상에 절연막은 CMP와 같은 평탄화 공정을 통해 제거할 수 있다.
도 2b를 참조하면, 소자 분리막(110a) 형성 후, 기판(101), 및 소자 분리막(110a) 상에 하드 마스크층(120)을 형성한다. 하드 마스크층(120)은, 예컨대, 실리콘나이트라이드(SiN)로 형성될 수 있다. 또한, 하드 마스크층(120)은 760Å 정도의 두께로 형성될 수 있다. 물론, 하드 마스크층(120)의 재질 및 두께가 전술한 재질과 수치에 한정되는 것은 아니다.
도 2c를 참조하면, 하드 마스크층(120)의 형성 후, 하드 마스크층(120) 상에 포토리소그라피 공정을 통해 제1 PR 패턴(130)을 형성한다. 제1 PR 패턴(130)의 형성 후, 제1 PR 패턴(130)을 이용하여 하드 마스크층(120)을 식각한다. 계속해서 제1 PR 패턴(130)과 하드 마스크층(120)을 이용하여, 제2 영역(AR2)의 기판(101)의 상부 부분을 식각하여 제1 트렌치(T1)을 형성한다. 제1 트렌치(T1)의 형성을 통해, 기판(101)의 상부 부분에 리세스(R)가 형성될 수 있다. 리세스(R)는 기판(101)의 상면으로부터 80Å ~ 100Å 정도의 깊이를 가질 수 있다. 물론, 리세스(R)의 깊이가 전술한 수치 범위에 한정되는 것은 아니다.
도 2d를 참조하면, 제1 트렌치(T1)의 형성 후, 제1 PR 패턴(130)을 제거하고, 제1 트렌치(T1)을 채우는 제1 산화막(142a)을 형성한다. 제1 산화막(142a)은 HDP CVD 공정을 통해 형성할 수 있다. 제1 산화막(142a)은 제1 트렌치(T1)를 충분히 채울 수 있는 두께, 예컨대, 2000Å 정도의 두께로 형성될 수 있다. 물론, 제1 산화막(142a)의 두께가 전술한 수치에 한정되는 것은 아니다.
도 2e를 참조하면, 이후, CMP 공정을 통해 하드 마스크층(120) 상의 제1 산화막(142a) 부분을 제거하고, 제1 트렌치(T1) 내에만 제1 산화막(142b)을 남긴다. CMP 공정은 하드 마스크층(120)을 식각 정지막으로 하여 수행할 수 있다. 그에 따라, CMP 공정을 통해 하드 마스크층(120) 상면 상의 제1 산화막(142a)은 모두 제거되고, 하드 마스크층(120)의 상면이 노출될 수 있다.
도 2f를 참조하면, CMP 공정 후, 하드 마스크층(120)을 제거한다. 하드 마스크층(120), 예컨대, 스트립(strip) 공정을 통해 제거할 수 있다. 그러나 하드 마스크층(120)의 제거 공정이 스트립 공정에 한정되는 것은 아니다. 예컨대, 하드 마스크층(120)이 질화막으로 형성된 경우, 기판(101)과 산화막들(110a, 142b)에 대하여 식각 선택비를 갖는 에천트를 이용하여 습식 식각을 통해 하드 마스크층(120)을 제거할 수도 있다.
도 2g를 참조하면, 소자 분리막(110a)의 상부 부분과 제1 산화막(142b)의 상부 부분을 식각 공정을 통해 제거한다. 식각 공정은 기판(101)에 대하여 식각 선택비를 갖는 에천트를 이용하여 습식 식각을 통해 제거할 수도 있다. 소자 분리막(110a)과 제1 산화막(142b)은 둘 다 산화막이기는 하나, 형성 방법에 따른 재질 특성 차이가 있다. 따라서, 습식 식각에서 소자 분리막(110a)과 제1 산화막(142b)은 식각 속도(etch rate)가 서로 다를 수 있다. 예컨대, 습식 식각에서 제1 산화막(142b)이 소자 분리막(110a)보다 더 빨리 식각될 수 있다. 예컨대, 소자 분리막(110a)은 470Å 이하의 두께가 제거되고, 제1 산화막(142b)은 760Å 이하의 두께가 제거될 수 있다. 물론, 식각 공정에서 소자 분리막(110a)과 제1 산화막(142b)의 제거 두께가 전술한 수치들에 한정되는 것은 아니다.
식각 공정 후에, 소자 분리막(110)의 상부 부분에 제2 트렌치(T2)가 형성될 수 있다. 또한, 식각 공정 후에 제1 산화막(142h)은 리세스 구조로 기판(101) 상에 형성될 수 있다. 도 2g에서, 제1 산화막(142h)의 상면은 기판(101)의 상면보다 높을 수 있다. 그러나 실시예에 따라, 제1 산화막(142h)의 상면을 기판(101)의 상면과 실질적으로 동일한 높이로 유지시킬 수도 있다.
도 2h를 참조하면, 제2 트렌치(T2), 및 제1 산화막(142h)의 형성 후, 기판(101), 제2 트렌치(T2), 및 제1 산화막(142h)을 균일한 두께로 덮는 제2 산화막(142d)을 형성한다. 제2 산화막(142d)은 DPN(Decoupled Plasma Nitridation) 공정을 통해 형성될 수 있다. 참고로, 제1 산화막(142h)은 HDP 공정을 통해 형성되므로 HDP 산화막으로 언급되고, 제2 산화막(142d)은 DPN 공정을 통해 형성되므로 DPN 산화막으로 언급될 수 있다. 참고로, DPN 공정은 산화막에 질소를 주입하는 공정으로, 주입된 질소의 농도에 따라서 게이트의 누설 전류가 개선되고, 붕소, 인 등의 불순물의 침투가 개선될 수 있다.
제2 산화막(142d)은 35Å ~ 70Å 정도의 두께로 형성될 수 있다. 물론, 제2 산화막(142d)의 두께가 상기 수치 범위에 한정되는 것은 아니다. 도 2h에 도시된 바와 같이, 제2 산화막(142d)은 기판(101)의 상면, 제2 트렌치(T2)의 바닥면과 측면, 그리고 기판(101) 상에 노출된 제1 산화막(142h)을 균일한 두께로 덮을 수 있다.
도 2i를 참조하면, 제2 산화막(142d)의 형성 후, 기판(101) 상에 예비 게이트 구조체들(140a, 140), 및 소스/드레인 영역(150)을 형성한다. 예비 게이트 구조체들(140a, 140b)는 제1 영역(AR1)의 제1 예비 게이트 구조체(140a)와 제2 영역(AR2)의 제2 예비 게이트 구조체(140b)를 포함할 수 있다. 제1 예비 게이트 구조체(140a)는 제2 산화막(142d), 폴리게이트(144p), 스페이서(146a), 및 캡핑층(148)을 포함할 수 있다. 또한, 제2 예비 게이트 구조체(140b)는 제1 산화막(142h), 제2 산화막(142d), 폴리게이트(144p), 스페이서(146a), 및 캡핑층(148)을 포함할 수 있다.
예비 게이트 구조체들(140a, 140b)의 형성 과정을 간단히 설명하면 다음과 같다. 먼저, 제2 산화막(142d) 상에 폴리실리콘층과 캡핑 절연층을 형성하고, 패터닝 공정을 통해 폴리게이트(144p)와 캡핑층(148)을 형성한다. 이후, 기판(101) 상의 구조물 전체를 스페이서용 물질층을 형성한다. 스페이서용 물질층은, 예컨대, SiN과 같은 질화막으로 형성될 수 있다. 이후, 에치-백(etch-back)을 통해 캡핑층(148) 상면과 제2 산화막(142d) 상면 상의 스페이서용 물질층을 제거하여, 제1 방향(x 방향)으로 폴리게이트(144p)와 캡핑층(148)의 양 측면 상에 스페이서(146a)를 형성한다.
소스/드레인 영역(150)은, 전술한 바와 같이, 제1 영역(AR1)의 경우, 제1 방향(x 방향)으로 제1 예비 게이트 구조체(140a)의 양 측의 핀들(fin)을 고농도로 도핑하여 형성하거나, 또는 핀들(fin)의 상부 부분을 제거한 후 에피 성장을 통해 형성할 수 있다. 한편, 제2 영역(AR2)의 경우, 제1 방향(x 방향)으로 제2 예비 게이트 구조체(140b)의 양 측의 기판(101)의 상부 부분을 고농도로 도핑하여 형성하거나, 또는 기판(101)의 상부 부분을 제거한 후 에피 성장을 통해 형성할 수 있다. 본 실시예의 반도체 소자(100)를 제조하는 과정에서, 소스/드레인 영역(150)은 에피 성장을 통해 형성될 수 있다.
한편, 제2 예비 게이트 구조체(140b)와 소스/드레인 영역(150) 사이에 제2 부분 산화막(142d")이 배치될 수 있다. 제2 부분 산화막(142d")은 제1 산화막(142h)의 구조에 기초하여, 제2 예비 게이트 구조체(140b)를 형성하는 과정에서 자연스럽게 생성될 수 있다. 제2 부분 산화막(142d")의 생성 과정에 대해서는 도 3a 내지 도 3c의 설명 부분에서 좀더 상세히 설명한다.
제2 부분 산화막(142d")의 존재로 인하여, 제1 방향(x 방향)으로 양쪽의 소스/드레인 영역(150) 사이의 거리인 제2 길이(L2)가 제2 예비 게이트 구조체(140b)의 길이인 제1 길이(L1)보다 길 수 있다. 이와 같이, 제1 방향(x 방향)으로 양쪽의 소스/드레인 영역(150) 사이, 즉 채널 영역의 길이가 제2 예비 게이트 구조체(140b)의 길이보다 길어짐으로써, 차후, 제2 영역(AR2)에서, 플래너 FET(pFET)을 이용하여 높은 동작 전압을 갖는 고전압 소자를 보다 용이하게 구현할 수 있다.
도 2j를 참조하면, 예비 게이트 구조체들(140a, 140b)와 소스/드레인 영역(150)의 형성 후, 기판(101) 상의 구조물 전체를 덮는 층간 절연층을 형성한다. 층간 절연층의 형성 후, CMP 공정을 통해 층간 절연층의 상부 부분, 캡핑층(148), 및 스페이서(146a)의 상부 부분을 제거한다. 예컨대, CMP 공정은 폴리게이트(144p)를 식각 정지막으로 하여 수행될 수 있다. CMP 공정을 통해, 예비 게이트 구조체들(140a, 140b) 사이에 층간 절연막(160)이 형성되고, 제1 방향(x 방향)으로 폴리게이트(144p)의 양 측면에 스페이서(146)가 형성될 수 있다.
도 2k를 참조하면, 이후, 폴리게이트(144p)를 제거한다. 폴리게이트(144p)는, 예컨대, 층간 절연막(160)과 스페이서(146)에 대하여 식각 선택비를 갖는 에천트를 이용하여 습식 식각을 통해 제거할 수 있다. 폴리게이트(144p)의 제거를 통해, 제2 산화막(142d) 상에 제3 트렌치(T3)가 형성될 수 있다.
도 2l를 참조하면, 제3 트렌치(T3) 형성 후, 제1 영역(AR1)의 일부와 제2 영역(AR2)의 기판(101) 상의 구조물 전체를 덮는 제2 PR 패턴(170)을 형성한다. 도 2l에 도시된 바와 같이, 제2 PR 패턴(170)은 제1 영역(AR1)의 왼쪽의 제3 트렌치(T3) 부분을 덮지 않고 오픈시킬 수 있다.
도 2m를 참조하면, 오픈된 제3 트렌치(T3)를 통해 노출된 제2 산화막(142d)을 제거한다. 제2 산화막(142d)의 제거에 의해, 오픈된 제3 트렌치(T3')의 바닥면 상에 핀(fin)의 상면이 노출될 수 있다. 한편, 제2 산화막(142d)의 제거 후에, 스페이서(146)의 하부 부분에 제1 부분 산화막(142d')이 잔존할 수 있다. 제1 부분 산화막(142d')은 제2 산화막(142d)이 제거되고 남은 부분이므로, 제2 산화막(142d)과 실질적으로 동일한 재질을 가질 수 있다.
계속해서, 오픈된 제3 트렌치(T3')의 바닥면 상에 제1 게이트 절연막(142r)을 형성한다. 제1 게이트 절연막(142r)은, 예컨대, 계면층과 고유전층을 포함할 수 있다. 계면층과 고유전층에 대해서는 도 1의 설명 부분에서 설명한 바와 같다.
도 2n를 참조하면, 제1 게이트 절연막(142r)의 형성 후, 제2 PR 패턴(170)을 제거하고, 제3 트렌치(T3', T3)을 채우는 메탈 게이트(144)를 형성한다. 메탈 게이트(144)의 재질 등에 대해서는 도 1의 설명 부분에서 설명한 바와 같다. 메탈 게이트(144)의 형성을 통해, 제1 영역(AR1)에 제1 finFET(fFET1)과 제2 finFET(fFET2)이 형성되고, 제2 영역(AR2)에 플래너 FET(pFET)이 형성될 수 있다. 한편, 제1 finFET(fFET1)은 제1 게이트 절연막(142r)을 포함하고, 제2 finFET(fFET2)은 제2 게이트 절연막(142d)을 포함하며, 플래너 FET(pFET)은 제3 게이트 절연막(142)을 포함할 수 있다. 제1 게이트 절연막(142r), 제2 게이트 절연막(142d), 및 제3 게이트 절연막(142) 순으로 두께가 두꺼울 수 있다. 그에 따라, 제1 finFET(fFET1), 제2 finFET(fFET2), 및 플래너 FET(pFET) 순으로 동작 전압이 클 수 있다. 또한, 플래너 FET(pFET)의 경우, 제3 게이트 구조체(140-3)의 양 측면에 제2 부분 산화막(142d")이 존재할 수 있고, 그에 따라, 보다 높은 고전압 동작 특성을 가질 수 있다. 예컨대, 제1 finFET(fFET1)은 0.8V 정도의 동작 전압을 가지며, 제2 finFET(fFET2)은 2.2V 이하의 동작 전압을 가질 수 있다. 또한, 플래너 FET(pFET)은 3.3V 이상의 동작 전압을 가질 수 있다. 물론, 제1 finFET(fFET1), 제2 finFET(fFET2), 및 플래너 FET(pFET)의 동작 전압들이 전술한 수치들에 한정되는 것은 아니다.
지금까지 설명한 바와 같이, 본 실시예의 반도체 소자(100)의 제조 과정에서, 플래너 FET(pFET)은 finFET 공정을 통해 다른 finFET들(fFET1, fFET2)과 함께 형성될 수 있다. 그에 따라, 본 실시예의 반도체 소자(100)에서, 고전압 동작 특성을 갖는 플래너 FET(pFET)을 finFET 공정을 통해 용이하게 형성할 수 있고, 또한, 플래너 FET(pFET)의 신뢰성을 크게 개선시킬 수 있다.
도 3a 내지 도 3c는 도 2i의 단계의 반도체 소자를 제조하는 과정을 좀더 상세하게 보여주는 단면도들이다.
도 3a를 참조하면, 제2 산화막(142d) 형성 후, 제2 트렌치(T2)의 남은 공간을 층간 절연층으로 채울 수 있다. 실시예에 따라, 제2 트렌치(T2)의 남은 공간을 층간 절연층으로 채우지 않을 수도 있다. 그러한 경우, 제2 트렌치(T2)의 남은 공간은 하기에서 설명하는 스페이서용 물질층(146b)으로 채워질 수 있다.
이후, 제2 산화막(142d) 상에 폴리게이트(144p)와 캡핑층(148)을 형성할 수 있다. 폴리게이트(144p)와 캡핑층(148)은, 전술한 바와 같이, 제2 산화막(142d) 상에 폴리실리콘층과 캡핑 절연층을 형성하고, 폴리실리콘층과 캡핑 절연층을 패터닝하여 형성할 수 있다.
계속해서, 기판(101) 상의 구조물 전체를 균일한 두께로 덮는 스페이서용 물질층(146b)을 형성한다. 스페이서용 물질층(146b)은, 예컨대, SiN과 같은 질화막을 포함할 수 있다.
도 3b를 참조하면, 스페이서용 물질층(146b)의 형성 후, 에치-백 공정을 통해 캡핑층(148) 상면과 제2 산화막(142d) 상면 상의 스페이서용 물질층을 제거하여, 제1 방향(x 방향)으로 폴리게이트(144p)와 캡핑층(148)의 양 측면 상에 스페이서(146a)를 형성한다. 한편, 제2 영역(AR2)의 제2 산화막(142d)은 제1 산화막(142h)의 구조에 기초하여, 제1 산화막(142h)의 양 측면 상에서 단차 부분을 가질 수 있다. 그에 따라, 도 3b에 도시된 바와 같이, 에치-백 공정에서, 제2 영역(AR2)의 제2 산화막(142d)의 단차 부분에 부분 스페이서용 물질층(146b')이 잔존할 수 있다.
도 3c를 참조하면, 계속해서, 캡핑층(148)과 스페이서(146a)을 식각 마스크로 하여, 제2 산화막(142d)을 제거한다. 제2 산화막(142d)의 제거에 의해 제1 영역(AR1)에서 핀들(fin)의 상면이 노출되고, 제2 영역(AR2)에서 기판(101)의 상면이 노출될 수 있다. 한편, 부분 스페이서용 물질층(146b')은 스페이서(146a)와 동일한 재질을 가지므로 식각이 잘 이루어지지 않을 수 있다. 또한, 제2 영역(AR2)의 제2 산화막(142d)은 단차 부분에서 다른 부분보다 더 두꺼울 수 있다. 따라서, 제2 산화막(142d)을 제거하는 공정에서, 부분 스페이서용 물질층(146b')의 일부와 그 하부의 제2 부분 산화막(142d")이 잔존하거나, 또는 제2 부분 산화막(142d")이 잔존할 수 있다. 도 2i, 및 도 3c의 경우, 제2 부분 산화막(142d")만이 잔존하는 형태로 도시되고 있다.
제2 산화막(142d)의 제거를 통해 제1 영역(AR1)에 제1 예비 게이트 구조체(140a)가 형성되고, 제2 영역(AR2)에 제2 예비 게이트 구조체(140b)가 형성될 수 있다. 이후, 제1 영역(AR1)에서, 제1 방향(x 방향)으로 제1 예비 게이트 구조체(140a)의 양 측면의 핀들(fin)에 소스/드레인 영역(150)을 형성하고, 제2 영역(AR2)에서, 제1 방향(x 방향)으로 제2 예비 게이트 구조체(140b)의 양 측면의 기판(101) 상부 부분에 소스/드레인 영역을 형성한다.
도 4는 도 1의 반도체 소자에 대한 평면도이고, 도 5는 도 4의 I-I'와 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도이다. 도 1을 함께 참조하여 설명하고, 도 1 내지 도 3c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4 및 도 5를 참조하면, 제1 영역(AR)에 다수의 핀들(fin)이 배치될 수 있다. 핀들(fin)은 제1 방향(x 방향)으로 연장하고, 제2 방향(y 방향)을 따라서 서로 이격될 수 있다. 제1 방향(x 방향)을 따라서, 핀들(fin) 사이와, 제1 영역(AR1)과 제2 영역(AR2) 사이에 소자 분리막(110)이 배치될 수 있다. 또한, 제1 영역(AR1)에서, 제2 방향(y 방향)을 따라서 핀들(fin) 사이에 핀간 절연층(115)이 배치될 수 있다. 한편, 도 4에서, 제1 영역(AR1)에서, 제1 방향(x 방향)으로 제1 게이트 구조체(140-1)과 제2 게이트 구조체(140-2)의 양 측면의 제1 소스/드레인 영역(150-1)과 제2 소스/드레인 영역(150-2)은 핀들(fin)의 상부 부분의 제거 후 에피 성장을 통해 형성될 수 있다. 또한, 제2 영역(AR2)에서, 제1 방향(x 방향)으로 제3 게이트 구조체(140-3)의 양 측면의 제3 소스/드레인 영역(150-3) 역시 기판(101)의 상부 영역의 제거 후 에피 성장을 통해 형성될 수 있다.
도 5를 통해 알 수 있듯이, 제2 게이트 구조체(140-2)의 제2 게이트 절연막(142d)은 제3 게이트 구조체(140-3)의 제3 게이트 절연막(142)보다 얇을 수 있다. 예컨대, 제3 게이트 절연막(142)은 리세스 구조의 제1 산화막(142h)와 제2 산화막(142d)을 포함할 수 있고, 제2 산화막(142d)은 제2 게이트 절연막(142d)와 실질적으로 동일할 수 있다. 그에 따라, 제3 게이트 절연막(142)은 제1 산화막(142h)만큼 제2 게이트 절연막(142d)보다 두꺼울 수 있다. 또한, 제3 게이트 구조체(140-3)의 양 측면의 제1 산화막(142h)의 측면에 제2 부분 산화막(142d")이 배치될 수 있다. 이와 같이, 제2 부분 산화막(142d")이 배치됨으로써, 플래너 FET(pFET)은 보다 높은 동작 전압 특성을 가질 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 소자, 101: 기판, 110: 소자 분리막, 115: 핀간 분리막, 120: 하드 마스크층, 130: 제1 PR 패턴, 140: 게이트 구조체, 140a, 140b: 예비 게이트 구조체, 140-1, 140-2, 140-3: 제1, 제2, 제3 게이트 구조체, 142h: 제1 산화막, 142r: 제1 게이트 절연막, 142d: 제2 게이트 절연막 또는 제2 산화막, 142: 제3 게이트 절연막, 142d', 142d": 제1, 제2 부분 산화막, 144: 메탈 게이트, 146: 스페이서, 150: 소스/드레인 영역, 150-1, 150-2, 150-3: 제1, 제2, 제3 소스/드레인 영역, 160: 층간 절연막, fFET1, fFET2: 제1, 제2 finFET, pFET: 플래너 FET, 170: 제2 PR 패턴

Claims (10)

  1. 제1 방향으로 연장하는 핀(fin)이 형성된 제1 영역과, 핀이 형성되지 않은 제2 영역이 정의된 기판;
    상기 제1 영역의 상기 기판 상에, 상기 핀의 일부를 덮으면서 상기 제1 방향에 수직인 제2 방향으로 연장하는 제1 게이트 구조체, 및 상기 제1 방향으로 상기 제1 게이트 구조체의 양 측면의 제1 소스 및 드레인 영역을 구비한 적어도 하나의 finFET(fin Field Effect Transistors); 및
    상기 제2 영역의 상기 기판 상에, 상기 제2 방향으로 연장하는 제2 게이트 구조체, 및 상기 제1 방향으로 상기 제2 게이트 구조체의 양 측면의 제2 소스 및 드레인 영역을 구비한 플래너(planar) FET;을 포함하고,
    상기 제1 게이트 구조체는 상기 핀 상의 제1 게이트 절연막, 상기 제1 게이트 절연막 상의 제1 메탈 게이트, 및 상기 제1 메탈 게이트 양 측벽 상의 제1 스페이서를 포함하며,
    상기 제2 게이트 구조체는 상기 기판 상의 제2 게이트 절연막, 상기 제2 게이트 절연막 상의 제2 메탈 게이트, 및 상기 제2 메탈 게이트 양 측벽 상의 제2 스페이서를 포함하며,
    상기 제1 영역의 상기 핀의 상면과 상기 제2 영역의 상기 기판의 상면은 실질적으로 동일한 높이를 가지며,
    상기 제1 게이트 절연막은 상기 핀의 상면 상에 형성되고,
    상기 제2 게이트 절연막은, 상기 기판의 상면에서 하방으로 리세스된 구조의 제1 산화막과 상기 제1 산화막 상의 제2 산화막을 포함하는, 반도체 소자.
  2. 제1 항에 있어서,
    상기 적어도 하나의 finFET은, 제1 finFET과 제2 finFET을 포함하고,
    상기 제1 finFET의 상기 제1 게이트 절연막은 제3 산화막을 포함하고,
    상기 제2 finFET의 상기 제1 게이트 절연막은 상기 제2산화막을 포함하며,
    상기 제2 산화막은 상기 제3 산화막의 두께보다 두꺼운 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 산화막의 상면은 상기 기판의 상면보다 높고,
    상기 제1 방향으로 상기 제1 산화막과 상기 제2 소스 및 드레인 영역 사이에 제1 부분 산화막이 배치된 것을 특징으로 하는 반도체 소자.
  4. 제2 항에 있어서,
    상기 제3 산화막은 계면층(interface layer)과 고유전층(high-k dielectric layer)을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 게이트 절연막은, 적어도 상기 제1 산화막의 두께만큼 상기 제1 게이트 절연막보다 두꺼운 것을 특징으로 하는 반도체 소자.
  6. 핀이 형성된 기판의 제1 영역 상의 적어도 하나의 finFET; 및
    핀이 형성되지 않은 상기 기판의 제2 영역 상의 플래너 FET;을 포함하고,
    상기 적어도 하나의 finFET은 상기 핀의 일부를 덮는 제1 게이트 구조체, 및 상기 제1 게이트 구조체의 양 측면의 제1 소스 및 드레인 영역을 구비하고,
    상기 플래너 FET은 상기 기판 상의 제2 게이트 구조체, 및 상기 제2 게이트 구조체의 양 측면의 제2 소스 및 드레인 영역을 구비하며,
    상기 제1 게이트 구조체는 상기 핀 상의 제1 게이트 절연막을 포함하고,
    상기 제2 게이트 구조체는 상기 기판 상의 제2 게이트 절연막을 포함하며,
    상기 제1 영역의 상기 핀의 상면과 상기 제2 영역의 상기 기판의 상면은 실질적으로 동일한 높이를 가지며,
    상기 제1 게이트 절연막은 상기 핀의 상면 상에 형성되고,
    상기 제2 게이트 절연막은 상기 기판의 상면에서 하방으로 리세스된 구조를 갖는, 반도체 소자.
  7. 제6 항에 있어서
    상기 적어도 하나의 finFET은, 제1 finFET과 제2 finFET을 포함하고,
    상기 제2 게이트 절연막은, 상기 리세스된 구조의 제1 산화막과 상기 제1 산화막 상의 제2 산화막을 포함하고,
    상기 제1 finFET의 상기 제1 게이트 절연막은 제3 산화막을 포함하고,
    상기 제2 finFET의 상기 제1 게이트 절연막은 상기 제2산화막을 포함하며,
    상기 제2 산화막은 상기 제3 산화막의 두께보다 두꺼운 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 산화막의 상면은 상기 기판의 상면보다 높고,
    상기 제1 방향으로 상기 제1 산화막과 상기 제2 소스 및 드레인 영역 사이에 상기 제2 산화막의 일부인 제1 부분 산화막이 배치된 것을 특징으로 하는 반도체 소자.
  9. 제1 방향으로 연장하는 핀이 형성된 제1 영역과, 핀이 형성되지 않은 제2 영역이 정의된 기판;
    상기 제1 영역의 상기 기판 상에, 상기 핀의 일부를 덮으면서 상기 제1 방향에 수직인 제2 방향으로 연장하는 제1 핀 게이트 구조체를 구비한 제1 finFET;
    상기 제1 영역의 상기 기판 상에, 상기 제1 finFET과 소자 분리 영역을 통해 분리되고, 상기 핀의 일부를 덮으면서 상기 제2 방향으로 연장하는 제2 핀 게이트 구조체를 구비한 제2 finFET; 및
    상기 제2 영역의 상기 기판 상에 플래너 게이트 구조체를 구비한 플래너 FET;을 포함하고,
    상기 제1 영역의 상기 핀의 상면과 상기 제2 영역의 상기 기판의 상면은 실질적으로 동일한 높이를 가지며,
    상기 제1 핀 게이트 구조체의 게이트 절연막, 상기 제2 핀 게이트 구조체의 게이트 절연막, 및 상기 플래너 게이트 구조체의 게이트 절연막 순으로 두께가 증가하고,
    상기 플래너 게이트 구조체의 게이트 절연막은 상기 기판의 상면에서 하방으로 리세스된 구조를 갖는, 반도체 소자.
  10. 제9 항에 있어서,
    상기 상기 플래너 게이트 구조체의 게이트 절연막은 상기 리세스된 구조의 제1 산화막과, 상기 제1 산화막 상의 제2 산화막을 포함하고,
    상기 제1 finFET의 상기 게이트 절연막은 제3 산화막을 포함하고,
    상기 제2 finFET의 상기 게이트 절연막은 상기 제2 산화막을 포함하며,
    상기 제2 산화막은 상기 제3 산화막의 두께보다 두꺼운 것을 특징으로 하는 반도체 소자.
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