KR20230133123A - 스토리지 장치 - Google Patents

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KR20230133123A
KR20230133123A KR1020220030244A KR20220030244A KR20230133123A KR 20230133123 A KR20230133123 A KR 20230133123A KR 1020220030244 A KR1020220030244 A KR 1020220030244A KR 20220030244 A KR20220030244 A KR 20220030244A KR 20230133123 A KR20230133123 A KR 20230133123A
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KR
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sensor
semiconductor chip
level
memory device
active interposer
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KR1020220030244A
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Inventor
이경은
유현준
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삼성전자주식회사
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Abstract

스토리지 장치가 제공된다. 스토리지 장치는 인쇄 회로 기판, 인쇄 회로 기판과 연결되는 메모리 장치, 메모리 장치를 제어하고, 인쇄 회로 기판과 연결되는 스토리지 컨트롤러, 인쇄 회로 기판과 연결되는 논리 소자를 포함하는 액티브 인터포저, 액티브 인터포저 내에 배치되고, 충격을 감지하고, 충격에 대한 센서 신호를 스토리지 컨트롤러에 제공하는 센서 및 액티브 인터포저 내에 배치되고, 물리적 변형량을 측정하고, 물리적 변형량에 대한 신호를 스토리지 컨트롤러에 제공하는 스트레인 게이지(strain gauge)를 포함한다.

Description

스토리지 장치{Storage device}
본 발명은 스토리지 장치에 관한 것이다.
SSD(Solid State Drive)로 대표되는 메모리 장치는 데스크탑 PC, 태블릿 PC, 랩탑 PC, 서버 또는 데이터 센터에 이용되는 저장 장치 등의 전통적인 전자 기기 뿐만 아니라, 자동차, 드론, 항공기 등의 모빌리티 등에 관계된 전자 장치에도 널리 활용된다. 메모리 장치는 전자 장치의 내부 동작 중에 다양한 충격에 노출될 수 있다. 예를 들어, 메모리 장치는 온도, 습도, 기계적 충격, 비정상적인 전류 또는 전압 등에 의한 전기적 충격 등에 노출될 수 있다. 이러한 충격은 메모리 장치의 신뢰성을 위협한다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 스토리지 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 인쇄 회로 기판, 인쇄 회로 기판과 연결되는 메모리 장치, 메모리 장치를 제어하고, 인쇄 회로 기판과 연결되는 스토리지 컨트롤러, 인쇄 회로 기판과 연결되는 논리 소자를 포함하는 액티브 인터포저, 액티브 인터포저 내에 배치되고, 충격을 감지하고, 충격에 대한 센서 신호를 스토리지 컨트롤러에 제공하는 센서 및 액티브 인터포저 내에 배치되고, 물리적 변형량을 측정하고, 물리적 변형량에 대한 신호를 스토리지 컨트롤러에 제공하는 스트레인 게이지(strain gauge)를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 인쇄 회로 기판, 제1 메모리 장치, 제2 메모리 장치, 제1 메모리 장치와 제2 메모리 장치를 제어하는 스토리지 컨트롤러, 스토리지 컨트롤러와, 제1 메모리 장치와, 제2 메모리 장치와, 인쇄 회로 기판을 연결하는 액티브 인터포저, 제2 메모리 장치보다 제1 메모리 장치에 근접하고, 액티브 인터포저 내에 실장되는 제1 센서, 제1 메모리 장치보다 제2 메모리 장치에 근접하고, 액티브 인터포저 내에 실장되는 제2 센서 및 액티브 인터포저 내에 배치되고, 물리적 변형량을 측정하는 스트레인 게이지를 포함하고, 제1 센서 및 제2 센서는 각각 열 센서, 전압 센서, 전류 센서, 습도 센서, 기계적 충격 센서 및 가속도 센서 중 어느 하나를 포함하고, 제1 센서가 제공한 제1 센서 신호에 응답하여, 스토리지 컨트롤러는 제1 메모리 장치의 동작을 제어하고, 제2 센서가 제공한 제2 센서 신호에 응답하여, 스토리지 컨트롤러는 제2 메모리 장치의 동작을 제어한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 패키지 기판, 패키지 기판과 연결되는 제1 반도체 칩, 패키지 기판과 연결되는 제2 반도체 칩, 패키지 기판과 연결되는 제3 반도체 칩, 관통 비아를 통해 제1 반도체 칩과, 제2 반도체 칩과, 제3 반도체 칩과, 패키지 기판을 접속시키는 액티브 인터포저, 액티브 인터포저 내에 칩릿 구조로 실장되고, 충격을 감지하는 센서 및 액티브 인터포저 내에 실장되고, 휘트스톤 브리지 회로를 이용하여 물리적 변형량을 측정하는 스트레인 게이지를 포함하고, 센서는 감지한 충격에 대한 센서 신호를 제3 반도체 칩에 제공하고, 스트레인 게이지는 측정한 물리적 변형량에 대한 변형 신호를 제3 반도체 칩에 제공하고, 제3 반도체 칩은, 센서 신호와 변형 신호에 응답하여, 제1 반도체 칩과, 제2 반도체 칩과, 제3 반도체 칩의 동작을 제어한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 도시한 블록도이다.
도 2는 도 1의 스토리지 장치의 스토리지 컨트롤러와 비휘발성 메모리를 재구성한 도면이다.
도 3은 몇몇 실시예들에 따른 스토리지 장치를 나타내는 사시도이다.
도 4 내지 도 6은 몇몇 실시예들에 따른 스토리지 장치를 설명하기 위한 단면도이다.
도 7 및 도 8은 다른 몇몇 실시예들에 따른 스토리지 장치를 설명하기 위한 단면도이다.
도 9 및 도 10은 또다른 몇몇 실시예들에 따른 스토리지 장치를 설명하기 위한 단면도이다.
도 11은 몇몇 실시예들에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 12는 몇몇 실시예에 따른 스토리지 장치가 적용된 데이터 센터를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 도시한 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 호스트 장치(10) 및 스토리지 장치(20)를 포함할 수 있다.
몇몇 실시예에서, 호스트 장치(10)는 호스트 컨트롤러(11) 및 호스트 메모리(12)를 포함할 수 있다. 호스트 메모리(12)는 스토리지 장치(20)로 전송될 데이터, 혹은 스토리지 장치(20)로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.
스토리지 장치(20)는 스토리지 컨트롤러(200)와, 버퍼 메모리(220)와 비휘발성 메모리(NVM, 300)와, 휘발성 메모리(VM, 250)를 포함할 수 있다. 스토리지 장치(20)는 센서(230) 및 스트레인 게이지(240)을 포함할 수 있다. 실시예에 따라, 스토리지 장치(20)는 하나 이상의 비휘발성 메모리(300)를 포함할 수 있다. 예를 들어, 스토리지 장치(20)는 복수의 비휘발성 메모리(NVM, 300)를 포함할 수 있다. 휘발성 메모리(VM, 250)는 버퍼 메모리로서 작동할 수 있다.
스토리지 장치(20)는 호스트 장치(10)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 예를 들어, 스토리지 장치(20)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(20)가 SSD인 경우, 스토리지 장치(20)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다.
스토리지 장치(20)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(20)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트 장치(10)와 스토리지 장치(20)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.
스토리지 장치(20)의 비휘발성 메모리(300)가 플래시 메모리를 포함할 때, 이러한 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치(20)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(20)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
몇몇 실시예에서, 호스트 컨트롤러(11)와 호스트 메모리(12)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 몇몇 실시예에서, 호스트 컨트롤러(11)와 호스트 메모리(12)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(11)는 어플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 이러한 어플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(12)는 어플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 어플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.
호스트 컨트롤러(11)는 버퍼 영역의 데이터(예컨대, 라이트 데이터)를 비휘발성 메모리(300)에 저장하거나, 비휘발성 메모리(300)의 데이터(예컨대, 리드 데이터)를 버퍼 영역에 저장하는 동작을 관리할 수 있다.
스토리지 컨트롤러(200)는 호스트 인터페이스(211), 메모리 인터페이스(212) 및 CPU(central processing unit, 213)를 포함할 수 있다. 또한, 스토리지 컨트롤러(200)는 플래시 변환 레이어(Flash Translation Layer(FTL), 214), 패킷 매니저(215), ECC(error correction code, 217) 엔진 및 AES(advanced encryption standard, 218) 엔진을 더 포함할 수 있다.
스토리지 컨트롤러(200)는 플래시 변환 레이어(FTL, 214)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(213)가 플래시 변환 레이어(214)를 실행하는 것에 의해 비휘발성 메모리에 대한 데이터 라이트 및 리드 동작이 제어될 수 있다.
호스트 인터페이스(211)는 호스트 장치(10)와 패킷(packet)을 송수신할 수 있다. 호스트 장치(10)로부터 호스트 인터페이스(211)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(300)에 라이트될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(211)로부터 호스트 장치(10)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(300)로부터 리드된 데이터 등을 포함할 수 있다.
메모리 인터페이스(212)는 비휘발성 메모리(300)에 라이트될 데이터를 비휘발성 메모리(300)로 송신하거나, 비휘발성 메모리(300)로부터 리드된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(212)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 레이어(214)는 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(300) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(300) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리(300) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(215)는 호스트 장치(10)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트 장치(10)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다.
ECC 엔진(217)은 비휘발성 메모리(300)로부터 리드되는 리드 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(217)은 비휘발성 메모리(300)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 라이트 데이터와 함께 비휘발성 메모리(300) 내에 저장될 수 있다. 비휘발성 메모리(300)로부터의 데이터 리드 시, ECC 엔진(217)은 리드 데이터와 함께 비휘발성 메모리(300)로부터 리드 되는 패리티 비트들을 이용하여 리드 데이터의 에러를 정정하고, 에러가 정정된 리드 데이터를 출력할 수 있다.
AES 엔진(218)은, 스토리지 컨트롤러(200)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 수행할 수 있다.
버퍼 메모리(220)는 비휘발성 메모리(300)에 라이트될 데이터 혹은 비휘발성 메모리(300)로부터 리드될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(220)는 휘발성 메모리를 포함할 수 있다. 버퍼 메모리(220)는 비휘발성 메모리를 포함할 수 있다. 버퍼 메모리(220)는 스토리지 컨트롤러(200)의 외부에 배치될 수 있다. 즉, 몇몇 실시예에서, 스토리지 컨트롤러(200)와 버퍼 메모리(220)는 별도의 반도체 칩으로 구현될 수 있다.
센서(230)는 스토리지 장치(20) 내부의 충격을 감지할 수 있다. 구체적으로, 센서(230)는 스토리지 장치(20)에 영향을 주는 충격을 감지할 수 있다. 센서(230)에 의해 스토리지 장치(20)에서 감지되는 충격은 예를 들어, 열, 습도, 기계적 충격 등을 포함할 수 있다.
센서(230)는 열 센서, 전압 센서, 전류 센서, 습도 센서, 기계적 충격 센서 또는 가속도 센서를 포함할 수 있다. 센서(230)가 열 센서를 포함하는 경우, 센서(230)는 스토리지 장치(20)의 열 또는 온도를 감지할 수 있다. 예를 들어, 센서(230)는, 스토리지 장치(20)의 온도를 감지할 수 있다. 구체적으로, 센서(230)는 스토리지 장치(20)의 동작 온도 및/또는 스토리지 장치(20)에 포함된 컴포넌트들의 온도 등을 감지할 수 있다.
센서(230)가 전압 센서 또는 전류 센서를 포함하는 경우, 센서(230)는 스토리지 장치(20)의 전압 또는 전류를 감지할 수 있다. 센서(230)가 습도 센서를 포함하는 경우, 스토리지 장치(20)의 습도를 감지할 수 있다. 마찬가지로, 센서(230)가 기계적 충격 센서 또는 가속도 센서를 포함하는 경우, 스토리지 장치(20)에서 발생한 기계적 충격을 감지하거나, 스토리지 장치(20)의 작동으로 인해 발생하는 가속도를 감지할 수 있다.
센서(230)는 감지한 충격에 대한 정보를 포함하는 센서 신호를 스토리지 컨트롤러(200)에 제공할 수 있다. 센서(230)는 감지한 충격이 임계값 이상인 경우에 충격에 대한 정보를 포함하는 센서 신호를 스토리지 컨트롤러(200)에 제공할 수 있다. 예를 들어, 센서(230)는 감지하는 충격에 대한 정보를 항시 스토리지 컨트롤러(200)에 제공하지 않을 수 있다. 센서(230)는 임계값 이상의 충격이 감지된 경우에만 해당 충격에 대한 정보를 포함하는 센서 신호를 스토리지 컨트롤러(200)에 제공할 수 있다.
센서(230)가 스토리지 컨트롤러(200)에 제공하는 센서 신호는 센서(230)가 감지한 충격의 레벨에 관한 정보를 포함할 수 있다. 예를 들어, 센서(230)가 열 센서를 포함하는 경우, 센서(230)는 스토리지 장치(20)의 온도 범위가 제1 범위에 해당하는 것을 지시하는 센서 신호를 스토리지 컨트롤러(200)에 제공할 수 있다. 또는, 센서(230)는 스토리지 장치(20)의 열이 제1 레벨에 해당하는 것을 지시하는 센서 신호를 스토리지 컨트롤러(200)에 제공할 수 있다. 센서(230)가 온도 센서에 해당하는 경우, 센서(230)는 감지한 온도 정보를 스토리지 컨트롤러(200)에 제공할 수 있다.
마찬가지로, 센서(230)는 감지하는 스토리지 장치(20)의 충격의 종류에 따라, 스토리지 장치(20)의 전압, 전류, 기계적 충격, 가속도, 습도 등이 특정 레벨에 해당함을 지시하는 센서 신호를 스토리지 컨트롤러(200)에 제공할 수 있다.
센서(230)는 열 센서, 전압 센서, 전류 센서, 습도 센서, 기계적 충격 센서 및 가속도 센서 중 어느 하나의 센서를 포함할 수 있다. 센서(230)는 여러 종류의 충격 중 특정 충격을 감지할 수 있다. 도 1에서 센서(230)가 하나의 블록으로 표시되었으나, 이는 스토리지 장치(20)가 하나의 센서(230)를 포함하는 것을 의미하지 않는다. 즉, 실시예에 따라, 스토리지 장치(20)는 복수의 센서(230)를 포함할 수 있으며, 복수의 센서(230) 각각은 열 센서, 전압 센서, 전류 센서, 습도 센서, 기계적 충격 센서 및 가속도 센서 중 어느 하나의 센서를 포함할 수 있다.
스트레인 게이지(strain gauge)(240)는 스토리지 장치(20)의 물리적인 변형량을 감지할 수 있다. 예를 들어, 스트레인 게이지(240)는 스토리지 장치(20) 내부의 컴포넌트 들의 물리적 변형량을 감지할 수 있다. 스트레인 게이지(240)는 휘트스톤 브리지(wheatstone bridge) 회로를 이용하여 스토리지 장치(20)의 내부의 물리적 변형량을 측정할 수 있다. 즉, 스트레인 게이지(240)는 휘트스톤 브리지(wheatstone bridge) 회로의 전기적 저항의 변형을 이용하여 스토리지 장치(20)의 물리적인 변형량을 감지할 수 있다.
스트레인 게이지(240)는 감지한 스토리지 장치(20)의 물리적 변형에 대한 정보를 포함하는 변형 신호를 스토리지 컨트롤러(200)에 제공할 수 있다. 스트레인 게이지(240)가 스토리지 컨트롤러(200)에 제공하는 변형 신호는 스트레인 게이지(240)가 감지한 내부의 물리적 변형량의 레벨에 관한 정보를 포함할 수 있다. 구체적으로, 스트레인 게이지(240)는 스토리지 장치(20)의 물리적 변형량이 어느 정도인지에 관한 정보를 포함하는 변형 신호를 스토리지 컨트롤러(200)에 제공할 수 있다. 예를 들어, 스트레인 게이지(240)는 스토리지 장치(20)의 물리적 변형량이 제1 레벨에 해당하는 것을 지시하는 센서 신호를 스토리지 컨트롤러(200)에 제공할 수 있다.
스토리지 컨트롤러(200)는 센서(230)로부터 제공받은 센서 신호와 스트레인 게이지(240)로부터 제공받은 변형 신호에 응답하여, 스토리지 장치(20) 내부의 컴포넌트의 동작을 제어할 수 있다. 몇몇 실시예에서, 스토리지 컨트롤러(200)는 센서(230)로부터 제공받은 센서 신호와 스트레인 게이지(240)로부터 제공받은 변형 신호에 응답하여, 버퍼 메모리(220)의 동작을 제어할 수 있다. 몇몇 실시예에서, 스토리지 컨트롤러(200)는 센서(230)로부터 제공받은 센서 신호와 스트레인 게이지(240)로부터 제공받은 변형 신호에 응답하여, 비휘발성 메모리(300)의 동작을 제어할 수 있다. 몇몇 실시예에서, 스토리지 컨트롤러(200)는 센서(230)로부터 제공받은 센서 신호와 스트레인 게이지(240)로부터 제공받은 변형 신호에 응답하여, 스토리지 컨트롤러(200)의 동작을 자체적으로 제어할 수 있다.
스토리지 컨트롤러(200)는 스트레인 게이지(240)로부터 제공받은 변형 신호에 응답하여, 스트레인 게이지(240)가 측정한 스토리지 장치(20)의 물리적 변형량에 대한 데이터를 저장할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 스트레인 게이지(240)가 측정한 스토리지 장치(20)의 물리적 변형량에 대한 데이터를 버퍼 메모리(220)에 저장할 수 있다.
스토리지 컨트롤러(200)는 센서 신호가 지시하는 스토리지 장치(20)의 충격의 레벨과, 변형 신호가 지시하는 스토리지 장치(20)의 물리적 변형량의 레벨에 따라, 스토리지 장치(20)의 동작을 전반적으로 제어할 수 있다. 구체적으로, 스토리지 컨트롤러(200)는 스토리지 장치(20)의 충격의 레벨과 스토리지 장치(20)의 물리적 변형량의 레벨에 따라 스토리지 장치(20)의 버퍼 메모리(220)와, 비휘발성 메모리(300)와 스토리지 컨트롤러(200)의 동작을 조절할 수 있다. 이에 대해서는 이하, 도 11을 참조하여 구체적으로 설명한다.
도 1에서 스트레인 게이지(240)가 하나의 블록으로 표시되었으나, 이는 스토리지 장치(20)가 하나의 스트레인 게이지(240)를 포함하는 것을 의미하지 않는다. 즉, 실시예에 따라, 스토리지 장치(20)는 복수의 스트레인 게이지(240)를 포함할 수 있다.
또한, 도 1에는 스토리지 장치(20)가 휘발성 메모리(VM, 250)를 포함하는 것으로 도시하였으나, 실시예는 이에 제한되지 않는다. 예를 들어, 스토리지 장치(20)는 휘발성 메모리(VM, 250)를 포함하지 않을 수도 있다.
도 2는 도 1의 스토리지 장치의 스토리지 컨트롤러와 비휘발성 메모리를 재구성한 도면이다.
도 2를 참조하면, 스토리지 장치(20)는 비휘발성 메모리(300) 및 스토리지 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(20)는 복수의 채널들(CH1~CHm)을 지원할 수 있고, 비휘발성 메모리(300)와 스토리지 컨트롤러(200)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 비휘발성 메모리(300)는 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
비휘발성 메모리(300)는 복수의 뱅크(NVM11~NVMmn)을 포함할 수 있다. 복수의 뱅크(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 복수의 뱅크(NVM11~NVM1n)는 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 복수의 뱅크(NVM21~NVM2n)는 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 복수의 뱅크(NVM11~NVMmn) 각각은 스토리지 컨트롤러(200)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 복수의 뱅크(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
스토리지 컨트롤러(200)는 복수의 채널들(CH1~CHm)을 통해 비휘발성 메모리(300)와 신호들을 송수신할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 채널들(CH1~CHm)을 통해 비휘발성 메모리(300)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 비휘발성 메모리(300)로 전송하거나, 비휘발성 메모리(300)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
스토리지 컨트롤러(200)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 제1 채널(CH1)에 연결된 복수의 뱅크(NVM11~NVM1n) 중 제11 뱅크(NVM11)를 선택할 수 있다. 스토리지 컨트롤러(200)는 선택된 제11 뱅크(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 제11 뱅크(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
스토리지 컨트롤러(200)는 서로 다른 채널들을 통해 비휘발성 메모리(300)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 제1 채널(CH1)을 통해 비휘발성 메모리(300)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 비휘발성 메모리(300)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 제1 채널(CH1)을 통해 비휘발성 메모리(300)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 비휘발성 메모리(300)로부터 데이터(DATAb)를 수신할 수 있다.
스토리지 컨트롤러(200)는 비휘발성 메모리(300)의 전반적인 동작을 제어할 수 있다. 스토리지 컨트롤러(200)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 복수의 뱅크(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 복수의 뱅크(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
복수의 뱅크(NVM11~NVMmn) 각각은 스토리지 컨트롤러(210)의 제어에 따라 동작할 수 있다. 예를 들어, 제11 뱅크(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 제21 뱅크(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 스토리지 컨트롤러(200)로 전송할 수 있다.
도 2에는 비휘발성 메모리(300)가 m개의 채널을 통해 스토리지 컨트롤러(200)와 통신하고, 비휘발성 메모리(300)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 3은 몇몇 실시예들에 따른 스토리지 장치를 나타내는 사시도이다. 도 4 내지 도 6은 몇몇 실시예들에 따른 스토리지 장치를 설명하기 위한 단면도이다. 도 7 및 도 8은 다른 몇몇 실시예들에 따른 스토리지 장치를 설명하기 위한 단면도이다. 도 9 및 도 10은 또다른 몇몇 실시예들에 따른 스토리지 장치를 설명하기 위한 단면도이다. 참고적으로, 도 4 내지 도 10은 다른 규격을 가지는 스토리지 장치(20)를 도시한 것이다. 설명의 편의를 위해 중복되는 설명을 생략한다.
도 3 및 도 4를 참조하면, 스토리지 장치(20)는 패키지 기판(100), 제1 반도체 칩(220), 제2 반도체 칩(300), 제3 반도체 칩(200), 액티브 인터포저(400)를 포함할 수 있다. 제1 반도체 칩(220)은 도 1의 버퍼 메모리(220)와 대응될 수 있다. 제2 반도체 칩(300)은 도 1의 비휘발성 메모리(300)와 대응될 수 있다. 제3 반도체 칩(200)은 도 1의 스토리지 컨트롤러(200)와 대응될 수 있다. 설명의 편의를 위해, 이하, 제1 반도체 칩(220), 제2 반도체 칩(300), 제3 반도체 칩(200)의 용어를 사용하여 설명한다.
제1 반도체 칩(220), 제2 반도체 칩(300), 제3 반도체 칩(200)은 패키지 기판(100) 상에 배치될 수 있다. 제1 반도체 칩(220), 제2 반도체 칩(300), 제3 반도체 칩(200)은 액티브 인터포저(400)를 사이에 두고 패키지 기판(100) 상에 배치될 수 있다. 제1 반도체 칩(220), 제2 반도체 칩(300), 제3 반도체 칩(200)은 액티브 인터포저(400)를 통해 패키지 기판(100)과 연결될 수 있다. 제1 반도체 칩(220), 제2 반도체 칩(300), 제3 반도체 칩(200)은 모두 패키지 기판(100)의 상면 상에 배치될 수 있다.
제2 반도체 칩(300)은 제1 비휘발성 메모리 칩(310)과 제2 비휘발성 메모리 칩(320)을 포함할 수 있다. 제1 반도체 칩(220)과, 제3 반도체 칩(200)과, 제1 비휘발성 메모리 칩(310)과 제2 비휘발성 메모리 칩(320)은 패키지 기판(100) 상에서 서로 이격되어 배치될 수 있다.
패키지 기판(100)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 패키지 기판(100)은 경성 인쇄회로 기판(Rigid printed circuit board, RPCB) 또는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB)일 수 있다. 패키지 기판(100)은 외부 전원으로부터 전원을 공급받고 외부 호스트와 데이터를 입출력하여 외부로부터 전기 신호를 입력 받을 수 있고, 스토리지 컨트롤러(200)로 전기 신호를 제공할 수 있다.
패키지 기판(100)은 커넥터(500)를 포함할 수 있다. 커넥터(500)는, 외부에서 제공되는 전기 신호를, 패키지 기판(100)에 포함되는 다른 구성에 제공할 수 있다. 커넥터(130)는 제1 방향(DR1)으로 돌출된 복수의 핀을 포함할 수 있다.
액티브 인터포저(400)는 패키지 기판(100) 상에 배치될 수 있다. 즉, 액티브 인터포저(400)는 패키지 기판(100)과 수직으로 중첩될 수 있으며, 액티브 인터포저(400)는 패키지 기판(100)과 접촉할 수 있다. 액티브 인터포저(400)는 패키지 기판(100)과 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)의 사이에 배치될 수 있다.
액티브 인터포저(400)는 관통 비아(TSV)를 포함할 수 있다. 액티브 인터포저(400)는 관통 비아(TSV)를 통해 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)과 패키지 기판(100)을 연결할 수 있다. 즉, 액티브 인터포저(400)는 관통 비아(TSV)를 통해 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)과 패키지 기판(100)을 전기적으로 접속시킬 수 있다.
액티브 인터포저(400)는 내부에 논리 소자를 포함할 수 있다. 예를 들어, 액티브 인터포저(400)는 DC/DC 컨버터, 전원 공급 모듈, 레귤레이터 등의 소자를 포함할 수 있다. 다만, 실시예는 이에 한정되지 않으며, 액티브 인터포저(400)는 이외의 전원을 포함하는 형태의 논리 소자를 포함할 수 있다.
액티브 인터포저(400)는 내부에 실장된 센서(230)와 스트레인 게이지(240)를 포함할 수 있다.
센서(230)는 제1 센서 내지 제4 센서(231-234)를 포함할 수 있다. 제1 센서 내지 제4 센서(231-234)는 액티브 인터포저(400) 내에 실장될 수 있다. 센서(230)는 액티브 인터포저(400) 내에 칩릿(chiplet) 구조로 실장될 수 있다. 칩릿 구조의 센서(230)는 액티브 인터포저(400) 내에 복수개 실장될 수 있다. 예를 들어, 액티브 인터포저(400) 내에 센서(230)를 포함하는 복수의 서브 칩릿이 배치될 수 있다. 복수의 서브 칩릿은 각각 온도, 전압, 전류, 습도, 기계적 충격 및 가속도 중 어느 하나를 감지하는 센서(230)를 포함할 수 있다. 복수의 서브 칩릿은 액티브 인터포저(400) 내에서 각각 다른 위치에 배치될 수 있다. 다른 위치에 배치된 복수의 서브 칩릿에 포함되는 센서(230)는 각 위치에서 발생하는 충격을 감지할 수 있다.
제1 센서 내지 제4 센서(231-234)는 제1 비휘발성 메모리 칩(310)과 제2 비휘발성 메모리 칩(320)과, 제1 반도체 칩(220)과, 제3 반도체 칩(200)에 인접하게 배치될 수 있다. 제1 센서(231)는 제1 비휘발성 메모리 칩(310)과 가장 근접하게 배치될 수 있다. 제2 센서(232)는 제2 비휘발성 메모리 칩(320)과 가장 근접하게 배치될 수 있다. 제3 센서(233)는 제3 반도체 칩(200)과 가장 근접하게 배치될 수 있다. 제4 센서(234)는 제1 반도체 칩(220)과 가장 근접하게 배치될 수 있다.
예를 들어, 제1 센서 내지 제4 센서(231-234)는 제1 비휘발성 메모리 칩(310)과 제2 비휘발성 메모리 칩(320)과, 제3 반도체 칩(200)과, 제1 반도체 칩(220)과 수직으로 적어도 일부가 중첩하게 배치될 수 있다. 제1 센서(231)는 제1 비휘발성 메모리 칩(310)과 수직으로 적어도 일부가 중첩하게 배치될 수 있다. 제2 센서(232)는 제2 비휘발성 메모리 칩(320)과 수직으로 적어도 일부가 중첩하게 배치될 수 있다. 제3 센서(233)는 제3 반도체 칩(200)과 수직으로 적어도 일부가 중첩하게 배치될 수 있다. 제4 센서(234)는 제1 반도체 칩(220)과 수직으로 적어도 일부가 중첩하게 배치될 수 있다. 다만, 실시예는 이에 한정되지 않으며, 제1 센서 내지 제4 센서(231-234)는 제1 비휘발성 메모리 칩(310)과 제2 비휘발성 메모리 칩(320)과, 제3 반도체 칩(200)과, 제1 반도체 칩(220)과 중첩하지 않도록 배치될 수 있다.
제1 센서 내지 제4 센서(231-234)는 각각 다른 종류의 충격을 감지할 수 있다. 예를 들어, 제1 센서(231)는 스토리지 장치(20)의 열을 감지하고, 제2 센서(232)는 스토리지 장치(20)의 전압 및 전류 중 어느 하나를 감지하고, 제3 센서(233)는 스토리지 장치(20)의 습도를 감지하고, 제4 센서(234)는 스토리지 장치(20)의 기계적 충격을 감지할 수 있다.
이와 달리, 제1 센서 내지 제4 센서(231-234)는 모두 같은 종류의 충격을 감지할 수 있다. 예를 들어, 제1 센서 내지 제4 센서(231-234)는 각각 스토리지 장치(20)의 열 또는 온도를 감지할 수 있다.
제1 센서 내지 제4 센서(231-234)는 각각 감지한 충격에 대한 정보를 제3 반도체 칩(200)에 센서 신호로서 제공할 수 있다. 구체적으로, 제1 센서 내지 제4 센서(231-234)는 각각 배치된 위치에서 감지한 충격의 레벨에 관한 정보를 센서 신호를 통해 제3 반도체 칩(200)에 제공할 수 있다.
제3 반도체 칩(200)은 제1 센서 내지 제4 센서(231-234)로부터 제공받은 센서 신호에 응답하여, 스토리지 장치(20)의 내부 소자의 동작을 제어할 수 있다. 즉, 제3 반도체 칩(200)은 제1 센서 내지 제4 센서(231-234)로부터 제공받은 센서 신호에 응답하여, 제1 비휘발성 메모리 칩(310)과 제2 비휘발성 메모리 칩(320)과, 제1 반도체 칩(220)과, 제3 반도체 칩(200)의 동작을 제어할 수 있다.
구체적으로, 제3 반도체 칩(200)은 제1 센서(231)로부터 제공받은 센서 신호에 응답하여 제1 비휘발성 메모리 칩(310)의 동작을 제어할 수 있다. 예를 들어, 제3 반도체 칩(200)은 제1 센서(231)로부터 제공받은 센서 신호에 응답하여, 제1 비휘발성 메모리 칩(310)의 동작의 모드를 스위칭할 수 있다. 즉, 제3 반도체 칩(200)은 제1 센서(231)로부터 제공받은 센서 신호가 제1 센서(231)와 가장 인접하게 배치된 제1 비휘발성 메모리 칩(310)의 동작으로 인해 발생하는 충격에 대한 정보를 제공하는 것으로 판단할 수 있다.
제3 반도체 칩(200)은 제2 센서(232)로부터 제공받은 센서 신호에 응답하여 제2 비휘발성 메모리 칩(320)의 동작을 제어할 수 있다. 예를 들어, 제3 반도체 칩(200)은 제2 센서(232)로부터 제공받은 센서 신호에 응답하여, 제2 비휘발성 메모리 칩(320)의 동작의 모드를 스위칭할 수 있다. 즉, 제3 반도체 칩(200)은 제2 센서(232)로부터 제공받은 센서 신호가 제2 센서(232)와 가장 인접하게 배치된 제2 비휘발성 메모리 칩(320)의 동작으로 인해 발생하는 충격에 대한 정보를 제공하는 것으로 판단할 수 있다.
제3 반도체 칩(200)은 제3 센서(233)로부터 제공받은 센서 신호에 응답하여 제3 반도체 칩(200)의 동작을 자체적으로 제어할 수 있다. 예를 들어, 제3 반도체 칩(200)은 제3 센서(233)로부터 제공받은 센서 신호에 응답하여, 제3 반도체 칩(200)의 동작의 속도를 변경할 수 있다. 즉, 제3 반도체 칩(200)에 대응되는 스토리지 컨트롤러(200)는 제3 센서(233)로부터 제공받은 센서 신호가 제3 센서(233)와 가장 인접하게 배치된 스토리지 컨트롤러(200)의 동작으로 인해 발생하는 충격에 대한 정보를 제공하는 것으로 판단할 수 있다.
마찬가지로, 제3 반도체 칩(200)은 제4 센서(234)로부터 제공받은 센서 신호에 응답하여 제1 반도체 칩(220)의 동작을 제어할 수 있다. 예를 들어, 제3 반도체 칩(200)은 제4 센서(234)로부터 제공받은 센서 신호에 응답하여, 제1 반도체 칩(220)의 동작의 모드를 스위칭할 수 있다. 즉, 제3 반도체 칩(200)에 대응되는 스토리지 컨트롤러(200)는 제4 센서(234)로부터 제공받은 센서 신호가 제4 센서(234)와 가장 인접하게 배치된 제1 반도체 칩(220)에 대응되는 버퍼 메모리(220)의 동작으로 인해 발생하는 충격에 대한 정보를 제공하는 것으로 판단할 수 있다.
스트레인 게이지(240)는 제1 스트레인 게이지 내지 제3 스트레인 게이지(241-243)를 포함할 수 있다. 제1 스트레인 게이지 내지 제3 스트레인 게이지(241-243)는 액티브 인터포저(400) 내에 실장될 수 있다. 제1 스트레인 게이지(241)는 액티브 인터포저(400)의 일단에 배치될 수 있다. 제3 스트레인 게이지(243)는 액티브 인터포저(400)의 타단에 배치될 수 있다. 즉, 제1 스트레인 게이지(241)와 제3 스트레인 게이지(243)는 각각 액티브 인터포저(400)의 엣지부에 배치될 수 있다. 제2 스트레인 게이지(242)는 제3 반도체 칩(200)에 인접하게 배치될 수 있다. 구체적으로, 제2 스트레인 게이지(242)는 제3 반도체 칩(200)과 제1 반도체 칩(220)의 사이에 배치될 수 있다.
제1 스트레인 게이지 내지 제3 스트레인 게이지(241-243)는 각각 감지한 스토리지 장치(20)의 물리적 변형량에 대한 정보를 제3 반도체 칩(200)에 변형 신호로서 제공할 수 있다. 구체적으로, 제1 스트레인 게이지 내지 제3 스트레인 게이지(241-243)는 각각 배치된 위치에서 감지한 물리적 변형량의 레벨에 관한 정보를 변형 신호를 통해 제3 반도체 칩(200)에 제공할 수 있다.
제3 반도체 칩(200)은 제1 스트레인 게이지 내지 제3 스트레인 게이지(241-243)로부터 제공받은 변형 신호에 응답하여, 스토리지 장치(20)의 내부 소자의 동작을 제어할 수 있다. 즉, 제3 반도체 칩(200)은 제1 스트레인 게이지 내지 제3 스트레인 게이지(241-243)로부터 제공받은 변형 신호에 응답하여, 제1 비휘발성 메모리 칩(310)과 제2 비휘발성 메모리 칩(320)과, 제3 반도체 칩(200)과, 제1 반도체 칩(220)의 동작을 제어할 수 있다.
마찬가지로, 제3 반도체 칩(200)은 제1 스트레인 게이지 내지 제3 스트레인 게이지(241-243)로부터 제공받은 변형 신호에 응답하여, 제1 비휘발성 메모리 칩(310)과 제2 비휘발성 메모리 칩(320)과, 제1 반도체 칩(220)의 동작 모드를 스위칭할 수 있다. 또는, 제3 반도체 칩(200)은 제1 스트레인 게이지 내지 제3 스트레인 게이지(241-243)로부터 제공받은 변형 신호에 응답하여, 제3 반도체 칩(200)의 동작 속도를 자체적으로 변경할 수 있다.
도 4에서는 센서(230)는 네 개의 제1 센서 내지 제4 센서(231-234)와 세개의 제1 스트레인 게이지 내지 제3 스트레인 게이지(241-243)를 포함하는 것으로 도시하였으나, 실시예는 이에 한정되지 않는다. 실시예에 따라, 센서(230)의 개수와 스트레인 게이지(240)의 개수는 다양하게 변경될 수 있다.
도 5를 참조하면, 액티브 인터포저(400)는 패키지 기판(100)의 하면 상에 배치될 수 있다. 즉, 액티브 인터포저(400)는 패키지 기판(100)과 수직으로 중첩될 수 있으며, 액티브 인터포저(400)는 패키지 기판(100)과 접촉할 수 있다. 한편, 액티브 인터포저(400)는 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)과 접촉하지 않을 수 있다. 즉, 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)은 패키지 기판(100)을 사이에 두고, 액티브 인터포저(400) 상에 배치될 수 있다. 이 경우에도, 센서(230)와 스트레인 게이지(240)는 액티브 인터포저(400)의 내부에 배치된다.
도 6을 참조하면, 패키지 기판(100)은 액티브 인터포저(400)를 포함할 수 있다. 즉, 액티브 인터포저(400)는 패키지 기판(100)의 내부에 실장될 수 있다. 이 경우에도, 센서(230)와 스트레인 게이지(240)는 액티브 인터포저(400)의 내부에 배치된다. 센서(230)와 스트레인 게이지(240)는 액티브 인터포저(400)의 내부에 배치되고, 동시에 패키지 기판(100)의 내부에 실장될 수 있다.
도 4 내지 도 6에서, 제1 센서 내지 제4 센서(231-234)가 모두 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)과 중첩하는 것으로 도시하였으나, 실시예는 이에 한정되지 않는다. 예를 들어, 제1 센서 내지 제4 센서(231-234)는 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)의 사이에 각각 배치될 수 있다. 제1 센서 내지 제4 센서(231-234)는 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)과 중첩하지 않도록, 액티브 인터포저(400)의 내부에 실장될 수 있다.
도 7을 참조하면, 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)는 패키지 기판(100) 상에 배치될 수 있다. 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)는 액티브 인터포저(400)를 사이에 두고 패키지 기판(100) 상에 배치될 수 있다. 액티브 인터포저(400)는 패키지 기판(100) 상에 배치될 수 있다.
제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)은 액티브 인터포저(400) 상에서 적층될 수 있다. 즉, 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)은 패키지 기판(100)과, 액티브 인터포저(400)와 수직으로 중첩하도록 서로 적층될 수 있다. 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)은 볼 그리드 어레이(ball grid array, BGA) 방식을 통해 액티브 인터포저(400)와, 패키지 기판(100)과 연결될 수 있다.
센서(230)와 스트레인 게이지(240)는 액티브 인터포저(400) 내에 배치될 수 있다. 센서(230)와 스트레인 게이지(240)는 액티브 인터포저(400) 내에서 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)보다 패키지 기판(100)에 더 가깝게 배치될 수 있다. 즉, 센서(230)와 스트레인 게이지(240)는 액티브 인터포저(400)의 하면 상에 배치될 수 있다. 센서(230)와 스트레인 게이지(240)는 패키지 기판(100)과 접촉할 수 있다. 다만 실시예는 이에 한정되지 않는다. 센서(230)와 스트레인 게이지(240)가 액티브 인터포저(400) 내에서 배치되는 위치는 실시예에 따라 변경될 수 있다.
도 8을 참조하면, 액티브 인터포저(400)는 패키지 기판(100)의 내부에 실장되고, 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)은 액티브 인터포저(400) 상에서 적층될 수 있다. 즉, 패키지 기판(100)은 액티브 인터포저(400)를 포함하고, 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)이 패키지 기판(100) 상에 배치될 수 있다.
도 7 및 도 8에서는, 패키지 기판(100)과, 액티브 인터포저(400) 상에 제3 반도체 칩(200), 제1 반도체 칩(220), 제2 반도체 칩(300)이 순차적으로 적층 되는 것으로 도시하였으나, 실시예는 이에 한정되지 않는다. 예를 들어, 패키지 기판(100)과, 액티브 인터포저(400) 상에 제1 반도체 칩(220), 제3 반도체 칩(200) 및 제2 반도체 칩(300)이 순차적으로 적층될 수 있다.
또한, 도 7 및 도 8에서는, 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)이 제1 방향(D1)으로 폭이 동일한 것으로 도시하였으나, 실시예는 이에 한정되지 않는다. 제1 반도체 칩(220), 제2 반도체 칩(300) 및 제3 반도체 칩(200)은 제1 방향(D1)으로 폭이 서로 다를 수 있다.
도 9를 참조하면, 스토리지 장치(20)는 제1 액티브 인터포저(410)와 제2 액티브 인터포저(420)를 포함할 수 있다. 제1 액티브 인터포저(410)는 패키지 기판(100)의 제1 면 상에 배치될 수 있다. 제2 액티브 인터포저(420)는 패키지 기판(100)의 제2 면 상에 배치될 수 있다. 제1 면과 제2 면은 서로 마주볼 수 있다. 즉, 제1 액티브 인터포저(410)와 제2 액티브 인터포저(420)는 패키지 기판(100)을 사이에 두고, 제3 방향(D3)으로 이격될 수 있다. 제1 액티브 인터포저(410)와 제2 액티브 인터포저(420)는 각각 패키지 기판(100)과 연결될 수 있다. 제1 액티브 인터포저(410)와 제2 액티브 인터포저(420)는 각각 패키지 기판(100)과 접촉할 수 있다.
제3 반도체 칩(200)과 제1 비휘발성 메모리 칩(310)은 제1 액티브 인터포저(410) 상에 배치될 수 있다. 제1 반도체 칩(220)과 제2 비휘발성 메모리 칩(320)은 제2 액티브 인터포저(420) 상에 배치될 수 있다. 제3 반도체 칩(200) 및 제1 비휘발성 메모리 칩(310)과, 제1 반도체 칩(220) 및 제2 비휘발성 메모리 칩(320)은 서로 패키지 기판(100)과 제1 액티브 인터포저(410)와 제2 액티브 인터포저(420)를 사이에 두고 마주볼 수 있다. 제3 반도체 칩(200) 및 제1 비휘발성 메모리 칩(310)과, 제1 반도체 칩(220) 및 제2 비휘발성 메모리 칩(320)은 서로 패키지 기판(100)과 제1 액티브 인터포저(410)와 제2 액티브 인터포저(420)를 사이에 두고 제3 방향(D3)으로 이격될 수 있다.
제1 센서(231)와 제1 스트레인 게이지(241)는 제1 액티브 인터포저(410) 내에 배치될 수 있다. 제2 센서(232)와 제2 스트레인 게이지(242)는 제2 액티브 인터포저(420) 내에 배치될 수 있다. 제1 센서(231)와 제2 센서(232)는 제3 방향(D3)으로 서로 중첩되지 않도록 배치될 수 있다. 구체적으로, 제1 센서(231)는 제3 반도체 칩(200)과 제1 반도체 칩(220)과 중첩되도록 배치되고, 제2 센서(232)는 제1 비휘발성 메모리 칩(310)과 제2 비휘발성 메모리 칩(320)과 중첩되도록 배치될 수 있다.
제1 스트레인 게이지(241)와 제2 스트레인 게이지(242)는 서로 중첩되지 않도록 배치될 수 있다. 구체적으로, 제1 스트레인 게이지(241)는 제1 액티브 인터포저(410)의 일단에 배치되고, 제2 스트레인 게이지(242)는 제2 액티브 인터포저(420)의 타단에 배치될 수 있다. 즉, 제1 스트레인 게이지(241)와 제2 스트레인 게이지(242)는 제1 액티브 인터포저(410)와 제2 액티브 인터포저(420) 내에서 각각 다른 방향의 엣지부에 배치될 수 있다.
도 10을 참조하면, 패키지 기판(100)은 액티브 인터포저(400)를 포함할 수 있다. 즉, 액티브 인터포저(400)는 패키지 기판(100)의 내부에 실장될 수 있다.
제1 센서(231)와, 제2 센서(232)와, 제1 스트레인 게이지(241)와, 제2 스트레인 게이지(242)는 모두 하나의 액티브 인터포저(400) 내에 실장될 수 있다. 제1 스트레인 게이지(241)와, 제2 스트레인 게이지(242)는 액티브 인터포저(400)의 엣지부에 배치될 수 있다. 제1 스트레인 게이지(241)와, 제2 스트레인 게이지(242)는 각각 액티브 인터포저(400)의 일단과 타단에 배치될 수 있다.
도 9 및 도 10에서는 제3 반도체 칩(200)과 제1 비휘발성 메모리 칩(310)이 패키지 기판(100)의 상면 상에 배치되고, 제1 반도체 칩(220)과 제2 비휘발성 메모리 칩(320)이 패키지 기판(100)의 하면 상에 배치되는 것으로 도시하였으나, 실시예는 이에 한정되지 않는다. 제3 반도체 칩(200)과 제1 반도체 칩(220)이 패키지 기판(100)의 상면 상에 배치되고, 제1 비휘발성 메모리 칩(310)과 제2 비휘발성 메모리 칩(320)이 패키지 기판(100)의 하면 상에 배치될 수 있다.
도 11은 몇몇 실시예들에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 1 및 도 11을 참조하면, 스토리지 컨트롤러(200)는 스토리지 장치(20)에 대한 충격 또는 스토리지 장치(20)의 물리적 변형량의 레벨에 따라 스토리지 장치(20)의 모드를 스위칭할 수 있다.
몇몇 실시예에서, 센서(230)가 센서 신호를 통해 스토리지 장치(20)의 충격이 제1 레벨인 것을 지시한 경우, 스토리지 컨트롤러(200)는 호스트 장치(10)에 제1 레벨의 충격이 감지된 것을 알릴 수 있다. 또는, 스트레인 게이지(240)가 변경 신호를 통해 스토리지 장치(20)의 물리적 변형량이 제1 레벨인 것을 지시한 경우, 스토리지 컨트롤러(200)는 호스트 장치(10)에 제1 레벨의 물리적 변형량이 감지된 것을 알릴 수 있다.
센서(230)가 감지한 충격이 제1 레벨인 경우 또는 스트레인 게이지(240)가 감지한 물리적 변형량이 제1 레벨인 경우에, 스토리지 컨트롤러(200)는 스토리지 장치(20)의 동작 모드를 스위칭하지 않을 수 있다. 구체적으로, 센서(230)가 감지한 충격이 제1 레벨인 경우 또는 스트레인 게이지(240)가 감지한 물리적 변형량이 제1 레벨인 경우에, 스토리지 컨트롤러(200)는 버퍼 메모리(220)와 비휘발성 메모리(300)의 동작 모드를 변경하지 않을 수 있다.
몇몇 실시예에서, 센서(230)가 센서 신호를 통해 스토리지 장치(20)의 충격이 제2 레벨인 것을 지시한 경우, 스토리지 컨트롤러(200)는 호스트 장치(10)에 제2 레벨의 충격이 감지된 것을 알리고, 스토리지 장치(20)의 동작 속도를 조절할 수 있다. 구체적으로, 센서(230)가 제2 레벨의 충격을 감지한 경우, 스토리지 컨트롤러(200)는 스토리지 컨트롤러(200)에 의해 제어되는 버퍼 메모리(220)와 비휘발성 메모리(300)의 동작 속도를 조절할 수 있다. 예를 들어, 열 센서를 포함하는 센서(230)가 스토리지 장치(20)의 열 또는 온도가 제2 레벨인 것을 감지한 경우, 스토리지 컨트롤러(200)는 처리량을 감소시키는 DTT(dynamic thermal throttling) 동작을 수행할 수 있다.
또는, 스트레인 게이지(240)가 변경 신호를 통해 스토리지 장치(20)의 물리적 변형량이 제2 레벨인 것을 지시한 경우, 스토리지 컨트롤러(200)는 호스트 장치(10)에 제2 레벨의 물리적 변형량이 감지된 것을 알리고, 스토리지 장치(20)의 동작 속도를 조절할 수 있다. 구체적으로, 스트레인 게이지(240)가 제2 레벨의 물리적 변형량을 감지한 경우, 스토리지 컨트롤러(200)는 스토리지 컨트롤러(200)에 의해 제어되는 버퍼 메모리(220)와 비휘발성 메모리(300)의 동작 속도를 조절할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 물리적 변형량이 증대되지 않도록 스토리지 장치(20)의 동작 속도를 감소시킬 수 있다.
몇몇 실시예에서, 센서(230)가 센서 신호를 통해 스토리지 장치(20)의 충격이 제3 레벨인 것을 지시한 경우, 스토리지 컨트롤러(200)는 호스트 장치(10)에 제3 레벨의 충격이 감지된 것을 알리고, 스토리지 장치(20)의 동작 모드를 스위칭할 수 있다. 또는, 스트레인 게이지(240)가 변경 신호를 통해 스토리지 장치(20)의 물리적 변형량이 제3 레벨인 것을 지시한 경우, 스토리지 컨트롤러(200)는 호스트 장치(10)에 제3 레벨의 물리적 변형량이 감지된 것을 알리고, 스토리지 장치(20)의 동작 모드를 스위칭할 수 있다.
예를 들어, 센서(230)가 제3 레벨의 충격을 감지한 경우 또는 스트레인 게이지(240)가 제3 레벨의 물리적 변형량을 감지한 경우, 스토리지 컨트롤러(200)는 비휘발성 메모리(300)에 데이터가 라이트 되는 것을 차단하고 리드만 가능한 리드 온리(read only) 모드로 스위칭할 수 있다.
몇몇 실시예에서, 센서(230)가 센서 신호를 통해 스토리지 장치(20)의 충격이 제4 레벨인 것을 지시한 경우, 스토리지 컨트롤러(200)는 자체적으로 스토리지 장치(20)의 파워를 차단할 수 있다. 또는, 스트레인 게이지(240)가 변경 신호를 통해 스토리지 장치(20)의 물리적 변형량이 제4 레벨인 것을 지시한 경우, 스토리지 컨트롤러(200)는 자체적으로 스토리지 장치(20)의 파워를 차단할 수 있다. 구체적으로, 스토리지 컨트롤러(200)는 스토리지 장치(20)의 충격 또는 물리적 변형량이 제4 레벨인 경우, 버퍼 메모리(220)와 비휘발성 메모리(300)의 파워를 차단할 수 있다.
도 11에서는 충격 또는 물리적 변형량의 레벨을 4단계의 제1 레벨 내지 제4 레벨로 구분하는 것으로 도시하였으나, 실시예는 이에 한정되지 않는다. 예를 들어, 충격 또는 물리적 변형량의 레벨을 3단계의 레벨로 구분할 수 있다.
도 12는 몇몇 실시예에 따른 스토리지 장치가 적용된 데이터 센터를 도시한 도면이다.
도 12를 참조하면, 데이터 센터(3000)는 다양한 데이터를 유지 관리하고, 다양한 데이터에 대한 다양한 서비스를 제공하는 시설로서, 데이터 스토리지 센터로 불릴 수 있다. 데이터 센터(3000)는 검색 엔진 또는 데이터 베이스 운용을 위한 시스템일 수 있으며, 다양한 기관에서 사용된 컴퓨팅 시스템일 수 있다. 데이터 센터(3000)는 복수의 애플리케이션 서버들(3100-3100n) 및 복수의 스토리지 서버들(3200-3200m)을 포함할 수 있다. 복수의 애플리케이션 서버들(3100-3100n)의 개수 및 복수의 스토리지 서버들(3200-3200m)의 개수는 다양하게 변형될 수 있다.
이하에서, 설명의 편의를 위해, 제1 스토리지 서버(3200)의 예시가 설명된다. 나머지 스토리지 서버들(32002-3200m) 및 복수의 애플리케이션 서버들(3100-3100n) 각각은 제1 스토리지 서버(3200)와 유사한 구조를 가질 수 있다.
제1 스토리지 서버(3200)는 프로세서(3210), 메모리(3220), 스위치(3230), 네트워크 인터페이스 커넥터(NIC; network interface connector)(3240), 및 스토리지 장치(3250)를 포함할 수 있다. 프로세서(3210)는 제1 스토리지 서버(3200)의 전반적인 동작을 제어할 수 있다. 메모리(3220)는 프로세서(3210)의 제어에 따라 다양한 명령어 또는 데이터를 저장할 수 있다. 프로세서(3210)는 메모리(3220)를 액세스하여 다양한 명령어를 실행하거나 또는 데이터를 처리하도록 구성될 수 있다. 일 실시 예에서, 메모리(3220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 또는 NVDIMM(Non-Volatile DIMM)과 같은 다양한 종류의 메모리 장치들 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 제1 스토리지 서버(3200)에 포함된 프로세서(3210)의 개수 및 메모리(3220)의 개수는 다양하게 변형될 수 있다. 일 실시예에서, 제1 스토리지 서버(3200)에 포함된 프로세서(3210) 및 메모리(3220)는 프로세서-메모리 페어를 구성할 수 있으며, 제1 스토리지 서버(3200)에 포함된 프로세서-메모리 페어의 개수는 다양하게 변형될 수 있다. 일 실시 예에서, 제1 스토리지 서버(3200)에 포함된 프로세서(3210)의 개수 및 메모리(3220)의 개수는 서로 다를 수 있다. 프로세서(3210)는 싱글 코어 프로세서 또는 멀티 코어 프로세서를 포함할 수 있다.
스위치(3230)는 프로세서(3210)의 제어에 따라 프로세서(3210) 및 스토리지 장치(3250) 사이를 선택적으로 연결시키거나 또는 NIC(3240) 및 스토리지 장치(3250) 사이를 선택적으로 연결시킬 수 있다.
NIC(3240)는 제1 스토리지 서버(3200)를 네트워크(3300)와 연결시키도록 구성될 수 있다. NIC(3240)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(3240)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(3300)에 연결될 수 있다. NIC(3240)는 내부 메모리, DSP, 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(3210) 또는 스위치(2230_1) 등과 연결될 수 있다. 호스트 버스 인터페이스는, ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스들 중 적어도 하나를 포함할 수 있다. 일 실시 예에서, NIC(3240)는 프로세서(3210), 스위치(2230_1), 및 스토리지 장치(3250) 중 적어도 하나와 통합될 수도 있다.
스토리지 장치(3250)는 프로세서(3210)의 제어에 따라 데이터를 저장하거나 또는 저장된 데이터를 출력할 수 있다. 스토리지 장치(3250)는 컨트롤러(3251), 비휘발성 메모리(3252), DRAM(3253), 및 인터페이스(3254)를 포함할 수 있다. 일 실시예에서, 스토리지 장치(3250)는 보안 또는 프라이버시를 위해 SE(Secure Element)를 더 포함할 수 있다. 스토리지 장치(3250)는 도 1 내지 도 11을 참조하여 설명한 스토리지 장치(20)와 대응되고, 컨트롤러(3251)는 도 1 내지 도 11을 참조하여 설명한 스토리지 컨트롤러(200)와 대응될 수 있다. 즉, 스토리지 장치(3250)는 센서(230)와 스트레인 게이지(240)를 포함하고, 컨트롤러(3251)는 센서(230)와 스트레인 게이지(240)가 감지한 스토리지 장치(20)의 상황에 대응하여 스토리지 장치(3250)의 동작을 제어할 수 있다.
컨트롤러(3251)는 스토리지 장치(3250)의 제반 동작을 제어할 수 있다. 일 실시 예에서, 컨트롤러(3251)는 SRAM을 포함할 수 있다. 컨트롤러(3251)는 인터페이스(3254)를 통해 수신된 신호들에 응답하여 비휘발성 메모리(3252)에 데이터를 저장하거나 또는 비휘발성 메모리(3252)에 저장된 데이터를 출력할 수 있다. 일 실시예에서, 컨트롤러(3251)는 토글 인터페이스 또는 ONFI 인터페이스를 기반으로 비휘발성 메모리(3252)를 제어하도록 구성될 수 있다.
DRAM(3253)은 비휘발성 메모리(3252)에 저장될 데이터 또는 비휘발성 메모리(3252)로부터 읽어진 데이터를 임시 저장하도록 구성될 수 있다. DRAM(3253)은 컨트롤러(3251)가 동작하는데 필요한 다양한 데이터(예를 들어, 메타 데이터, 매핑 데이터 등)를 저장하도록 구성될 수 있다. 인터페이스(3254)는 프로세서(3210), 스위치(3230), 또는 NIC(3240)와 컨트롤러(3251) 사이의 물리적 연결을 제공할 수 있다. 일 실시 예에서, 인터페이스(3254)는 스토리지 장치(3250)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다.
상술된 제1 스토리지 서버(3200)의 구성들은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 상술된 제1 스토리지 서버(3200)의 구성들은 다른 스토리지 서버들 또는 복수의 애플리케이션 서버들 각각에 적용될 수 있다. 일 실시 예에서, 복수의 애플리케이션 서버들(3100-3100n) 각각에서, 스토리지 장치(3200)는 선택적으로 생략될 수 있다.
복수의 애플리케이션 서버들(3100-3100n) 및 복수의 스토리지 서버들(3200-3200m)은 네트워크(3300)를 통해 서로 통신할 수 있다. 네트워크(3300)는 FC(Fibre Channel) 또는 이더넷(Ethernet) 등을 이용하여 구현될 수 있다. 이 때, FC는 상대적으로 고속의 데이터 전송에 사용되는 매체이며, 고성능/고가용성을 제공하는 광 스위치를 사용할 수 있다. 네트워크(3300)의 액세스 방식에 따라 스토리지 서버들(3200-3200m)은 파일 스토리지, 블록 스토리지, 또는 오브젝트 스토리지로서 제공될 수 있다.
일 실시 예에서, 네트워크(3300)는 SAN(Storage Area Network)와 같은 스토리지 전용 네트워크일 수 있다. 예를 들어, SAN은 FC 네트워크를 이용하고 FCP(FC Protocol)에 따라 구현된 FC-SAN일 수 있다. 또는, SAN은 TCP/IP 네트워크를 이용하고 iSCSI(SCSI over TCP/IP 또는 Internet SCSI) 프로토콜에 따라 구현된 IP-SAN일 수 있다. 일 실시 예에서, 네트워크(3300)는 TCP/IP 네트워크와 같은 일반 네트워크일 수 있다. 예를 들어, 네트워크(3300)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.
일 실시 예에서, 복수의 애플리케이션 서버들(3100-3100n) 중 적어도 하나는 네트워크(3300)를 통해 복수의 애플리케이션 서버들(3100-3100n) 중 적어도 다른 하나 또는 복수의 스토리지 서버들(3200-3200m) 중 적어도 하나를 액세스하도록 구성될 수 있다.
예를 들어, 제1 애플리케이션 서버(3100)는 사용자 또는 클라이언트가 요청한 데이터를 네트워크(3300)를 통해 복수의 스토리지 서버들(3200-3200m) 중 적어도 하나에 저장할 수 있다. 또는 제1 애플리케이션 서버(3100)는 사용자 또는 클라이언트가 요청한 데이터를 네트워크(3300)를 통해 복수의 스토리지 서버들(3200-3200m) 중 적어도 하나로부터 획득할 수 있다. 이 경우, 제1 애플리케이션 서버(3100)는 웹 서버 또는 DBMS(Database Management System) 등으로 구현될 수 있다.
즉, 제1 애플리케이션 서버(3100)의 프로세서(3110)는 네트워크(3300)를 통해, 다른 애플리케이션 서버(예를 들어, 2100_n)의 메모리(3120n) 또는 스토리지 장치(3250m)를 액세스할 수 있다. 또는 제1 애플리케이션 서버(3100)의 프로세서(3110)는 네트워크(3300)를 통해, 제1 스토리지 서버(3200)의 메모리(3220) 또는 스토리지 장치(3250)를 액세스할 수 있다. 이를 통해, 제1 애플리케이션 서버(3100)는 다른 애플리케이션 서버들(31002-3100n) 또는 복수의 스토리지 서버들(3200-3200m)에 저장된 데이터에 대한 다양한 동작들을 수행할 수 있다. 예를 들어, 제1 애플리케이션 서버(3100)는 다른 애플리케이션 서버들(31002-3100n) 또는 복수의 스토리지 서버들(3200-3200m) 사이에서 데이터를 이동 또는 카피(copy)하기 위한 명령어를 실행하거나 또는 발행할 수 있다. 이 경우, 이동 또는 카피되는 데이터는 스토리지 서버들(3200-3200m)의 스토리지 장치들(3250-3250m)로부터 스토리지 서버들(3200-3200m)의 메모리들(3220-3220m)를 거치거나 또는 직접 애플리케이션 서버들(3100-3100n)의 메모리들(3120-3120n)로 이동될 수 있다. 네트워크(3300)를 통해 전달되는 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 메모리 시스템 10: 호스트
20: 스토리지 장치 100: 패키지 기판
200: 스토리지 컨트롤러, 제3 반도체 칩
220: 버퍼 메모리, 제1 반도체 칩
230: 센서 240: 스트레인 게이지
300: 비휘발성 메모리, 제2 반도체 칩
400: 액티브 인터포저
500: 커넥터

Claims (10)

  1. 인쇄 회로 기판;
    상기 인쇄 회로 기판과 연결되는 메모리 장치;
    상기 메모리 장치를 제어하고, 상기 인쇄 회로 기판과 연결되는 스토리지 컨트롤러;
    상기 인쇄 회로 기판과 연결되는 논리 소자를 포함하는 액티브 인터포저;
    상기 액티브 인터포저 내에 배치되고, 충격을 감지하고, 상기 충격에 대한 센서 신호를 상기 스토리지 컨트롤러에 제공하는 센서; 및
    상기 액티브 인터포저 내에 배치되고, 물리적 변형량을 측정하고, 상기 물리적 변형량에 대한 신호를 상기 스토리지 컨트롤러에 제공하는 스트레인 게이지(strain gauge)를 포함하는, 스토리지 장치.
  2. 제 1항에 있어서,
    상기 액티브 인터포저는, 상기 센서를 포함하는 칩릿(chiplet)을 포함하는, 스토리지 장치.
  3. 제 1항에 있어서,
    상기 액티브 인터포저는 휘트스톤 브리지(wheatstone bridge) 회로를 포함하고,
    상기 스트레인 게이지는,
    상기 휘트스톤 브리지 회로를 이용하여 상기 물리적 변형량을 측정하는, 스토리지 장치.
  4. 제 1항에 있어서,
    상기 스토리지 컨트롤러는,
    상기 센서로부터 제공받은 상기 센서 신호가 지시하는 상기 충격의 레벨이 제1 레벨인 것에 응답하여, 상기 충격을 알리는 신호를 호스트에 제공하고, 상기 메모리 장치의 모드를 스위칭하지 않고,
    상기 센서로부터 제공받은 상기 센서 신호가 지시하는 상기 충격의 레벨이 상기 제1 레벨과 다른 제2 레벨인 것에 응답하여, 상기 충격을 알리는 신호를 호스트에 제공하고, 상기 메모리 장치의 모드를 스위칭하는, 스토리지 장치.
  5. 제 4항에 있어서,
    상기 제2 레벨은 제3 레벨과 제4 레벨을 포함하고,
    상기 스토리지 컨트롤러는,
    상기 센서로부터 제공받은 상기 센서 신호가 지시하는 상기 충격의 레벨이 상기 제3 레벨인 것에 응답하여, 상기 메모리 장치의 동작 속도를 조절하고,
    상기 센서로부터 제공받은 상기 센서 신호가 지시하는 상기 충격의 레벨이 상기 제4 레벨인 것에 응답하여, 상기 메모리 장치가 리드 온리(read only) 모드로 동작하도록 제어하는, 스토리지 장치.
  6. 제 5항에 있어서,
    상기 제2 레벨은 제5 레벨을 더 포함하고,
    상기 스토리지 컨트롤러는,
    상기 센서로부터 제공받은 상기 센서 신호가 지시하는 상기 충격의 레벨이 상기 제5 레벨인 것에 응답하여, 상기 메모리 장치의 파워를 차단하는, 스토리지 장치.
  7. 제 1항에 있어서,
    상기 액티브 인터포저는 상기 인쇄 회로 기판 상에 배치되는, 스토리지 장치.
  8. 인쇄 회로 기판;
    제1 메모리 장치;
    제2 메모리 장치;
    상기 제1 메모리 장치와 상기 제2 메모리 장치를 제어하는 스토리지 컨트롤러;
    상기 스토리지 컨트롤러와, 상기 제1 메모리 장치와, 상기 제2 메모리 장치와, 상기 인쇄 회로 기판을 연결하는 액티브 인터포저;
    상기 제2 메모리 장치보다 상기 제1 메모리 장치에 근접하고, 상기 액티브 인터포저 내에 실장되는 제1 센서;
    상기 제1 메모리 장치보다 상기 제2 메모리 장치에 근접하고, 상기 액티브 인터포저 내에 실장되는 제2 센서; 및
    상기 액티브 인터포저 내에 배치되고, 물리적 변형량을 측정하는 스트레인 게이지를 포함하고,
    상기 제1 센서 및 상기 제2 센서는 각각 열 센서, 전압 센서, 전류 센서, 습도 센서, 기계적 충격 센서 및 가속도 센서 중 어느 하나를 포함하고,
    상기 제1 센서가 제공한 제1 센서 신호에 응답하여, 상기 스토리지 컨트롤러는 상기 제1 메모리 장치의 동작을 제어하고,
    상기 제2 센서가 제공한 제2 센서 신호에 응답하여, 상기 스토리지 컨트롤러는 상기 제2 메모리 장치의 동작을 제어하는, 스토리지 장치.
  9. 패키지 기판;
    상기 패키지 기판과 연결되는 제1 반도체 칩;
    상기 패키지 기판과 연결되는 제2 반도체 칩;
    상기 패키지 기판과 연결되는 제3 반도체 칩;
    관통 비아를 통해 상기 제1 반도체 칩과, 상기 제2 반도체 칩과, 상기 제3 반도체 칩과, 상기 패키지 기판을 접속시키는 액티브 인터포저;
    상기 액티브 인터포저 내에 칩릿 구조로 실장되고, 충격을 감지하는 센서; 및
    상기 액티브 인터포저 내에 실장되고, 휘트스톤 브리지 회로를 이용하여 물리적 변형량을 측정하는 스트레인 게이지를 포함하고,
    상기 센서는 감지한 상기 충격에 대한 센서 신호를 상기 제3 반도체 칩에 제공하고,
    상기 스트레인 게이지는 측정한 상기 물리적 변형량에 대한 변형 신호를 상기 제3 반도체 칩에 제공하고,
    상기 제3 반도체 칩은, 상기 센서 신호와 상기 변형 신호에 응답하여, 상기 제1 반도체 칩과, 상기 제2 반도체 칩과, 상기 제3 반도체 칩의 동작을 제어하는, 스토리지 장치.
  10. 제 9항에 있어서,
    상기 스트레인 게이지는 상기 액티브 인터포저의 엣지부에 위치하는, 스토리지 장치.
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