KR20230128361A - 엣지 영역에 금 층을 갖는 광전자 반도체 컴포넌트 - Google Patents

엣지 영역에 금 층을 갖는 광전자 반도체 컴포넌트 Download PDF

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KR20230128361A
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에이엠에스-오스람 인터내셔널 게엠베하
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Abstract

본 발명은 전자기 복사(20)를 생성하기에 적합한 반도체 층 스택(103)을 포함하는 광전자 반도체 컴포넌트(10)에 관한 것이다. 반도체 층 스택(103)은 기판(100) 위에 배열되고 메사(109)를 형성하도록 구조화되어, 반도체 층 스택(103)은 기판(100)의 엣지 영역(104)에 존재하지 않는다. 광전자 반도체 컴포넌트(10)는, 기판(100)으로부터 멀리 있는 면인 반도체 층 스택(103)의 면 상의 컨버터 요소(108), 및 기판(100)과 반도체 층 스택(103) 사이의 배열 평면 내의 기판(100)의 엣지 영역(104) 위의 금 층(105)을 더 포함한다.

Description

엣지 영역에 금 층을 갖는 광전자 반도체 컴포넌트
발광 다이오드(LED)는 반도체 재료들에 기초하는 발광 디바이스이다. 예를 들어, LED는 pn 접합을 포함한다. pn 접합 영역에서 전자들과 정공들이 서로 재결합하면, - 예를 들어 대응하는 전압이 인가되기 때문에, 전자기 복사가 생성된다.
광전자 반도체 컴포넌트(optoelectronic semiconductor component)들의 소형화가 점점 더 증가하는 배경에서도 방출 효율(outcoupling efficiency)의 최적화를 허용하는 새로운 접근법들을 찾기 위한 일반적인 탐색이 있다. 특히, 생성된 전자기 복사의 가능한 한 많은 부분을 외부로 발산할 수 있는 접근법들을 찾기 위한 탐색이 이루어지고 있다.
본 발명의 목적은 개선된 광전자 반도체 컴포넌트를 제공하는 것이다.
광전자 반도체 컴포넌트는, 전자기 복사(electromagnetic radiation)를 생성하기에 적합한 반도체 층 스택, ―반도체 층 스택이 기판의 엣지 영역(edge region)에 존재하지 않도록, 반도체 층 스택은 기판 위에 배열되고 메사(mesa)를 형성하도록 구조화됨―; 기판으로부터 멀리 있는 반도체 층 스택의 측면 상의 컨버터 요소(converter element); 및 기판과 반도체 층 스택 사이의 배열 평면 내의 기판의 엣지 영역 위의 금 층(gold layer)을 포함한다.
예를 들어, 반도체 층 스택은 제1 전도형(conductivity type)의 제1 반도체 층, 및 제2 전도형의 제2 반도체 층을 갖는다. 광전자 반도체 컴포넌트는, 제1 반도체 층에 접속되는 제1 전류 확산 층(current spreading layer), 및 제2 반도체 층에 접속되는 제2 전류 확산 층을 더 포함한다.
예를 들어, 제1 전류 확산 층은 제2 전류 확산 층과 반도체 층 스택 사이에 배열되고, 제1 반도체 층은 제2 반도체 층과 제1 전류 확산 층 사이에 배열된다.
실시예들에 따르면, 금 층은 제2 전류 확산 층에 전기적으로 접속된다. 예를 들어, 금 층은 기판으로부터 멀리 있는 제2 전류 확산 층의 측면에 배열된다.
추가 실시예들에 따르면, 금 층은 제1 전류 확산 층에 전기적으로 접속된다.
추가 실시예들에 따르면, 금 층은 제1 및 제2 전류 확산 층으로부터 전기적으로 절연된다.
광전자 반도체 컴포넌트는 반도체 층 스택과 제1 전류 확산 층 사이에 유전체 미러 층을 추가로 가질 수 있고, 금 층은 컨버터 요소로부터 멀리 있는 유전체 미러 층의 측면 상에 배열된다. 대안으로서, 금 층은 유전체 미러 층과 직접 인접하고 컨버터 요소로부터 멀리 있는 유전체 미러 층의 측면에 배열될 수 있다.
예를 들어, 컨버터 요소는 기판의 엣지 영역과 중첩한다. 실시예들에 따르면, 컨버터 요소는 접착제를 통해 반도체 층 스택 상에 고정될 수 있다. 컨버터 요소는 박층(lamina)으로서 구성될 수 있다.
실시예들에 따르면, 제2 반도체 층을 제2 전류 확산 층에 전기적으로 접속하는 제2 컨택트 영역이 메사의 내부 영역을 관통하여 이어질 수 있다.
금 층과 컨버터 요소 사이의 엣지 영역은 전도 층 또는 반도체 층이 없을 수 있다.
첨부된 도면들은 본 발명의 예시적인 실시예들을 이해하는데 도움이 된다. 도면들은 예시적인 실시예들을 나타내고, 설명과 함께, 이들 실시예들을 명료화하는 역할을 한다. 추가의 예시적인 실시예들 및 의도된 많은 이점들은 이하의 상세한 설명으로부터 직접적으로 명백해진다. 도면들에 도시된 요소들 및 구조들은 반드시 서로에 관하여 축척비율대로 표현된 것은 아니다. 동일한 참조 부호들은 동일하거나 상호 대응하는 요소들 및 구조들을 나타낸다.
도 1은 실시예들에 따른 광전자 반도체 컴포넌트를 통한 단면도를 도시한다.
도 2는 추가 실시예들에 따른 광전자 반도체 컴포넌트를 통한 단면도를 도시한다.
도 3은 추가 실시예들에 따른 광전자 반도체 컴포넌트를 통한 단면도를 도시한다.
이하의 상세한 설명에서, 본 개시내용의 일부를 형성하고 예시의 목적을 위해 특정한 예시적인 실시예들이 도시된 첨부된 도면들을 참조한다. 본 문맥에서, "상단측", " 베이스", "전면측", "배면측", "~ 위의", "~ 상의", "~ 앞에", "~ 뒤에", "전방", "후방 등은 임의의 방향성 용어는, 설명되는 도면들의 배향에 기초한다. 예시적인 실시예들의 컴포넌트들은 상이한 배향들로 위치할 수 있기 때문에, 방향성 용어는 명료화를 위한 용도일뿐이며, 어떠한 방식으로든 제한적이지 않다.
예시적인 실시예들의 설명은, 다른 예시적인 실시예들도 존재하기 때문에 제한적이지 않으며, 청구항들에 의해 정의된 범위로부터 벗어나지 않고 구조적 또는 논리적 변경이 이루어질 수 있다. 특히, 이하에서 설명되는 예시적인 실시예들의 요소들은, 문맥상 달리 지시하지 않는 한, 설명되는 예시적인 실시예들과는 다른 예시적인 실시예들의 요소들과 조합될 수 있다.
이하의 설명에서 사용되는 "웨이퍼" 또는 "반도체 기판"이라는 용어는, 반도체 표면을 갖는 임의의 반도체 기반의 구조를 포괄할 수 있다. 웨이퍼 및 구조물은 도핑된(doped) 및 언도핑된(undoped) 반도체들, 선택사항으로서 베이스 기판에 의해 지지되는 에피택셜 반도체 층, 및 추가 반도체 구조물들을 포함하는 것으로 이해되어야 한다. 예를 들어, 층은, GaAs 기판, GaN 기판 또는 Si 기판 등의 제2 반도체 재료로 구성된, 또는 예를 들어 절연 재료로 구성된 성장 기판 상에서, 예를 들어 사파이어 기판 상에서 제1 반도체 재료로부터 성장되었을 수 있다.
의도한 용도에 따라, 반도체는 직접 또는 간접 반도체 재료에 기초할 수 있다. 전자기 복사를 생성하기에 특히 적합한 반도체 재료의 예들로는, 특히, 예를 들어 GaN, InGaN, AlN, AlGaN, AlGaInN, AlGaInBN 등의 예를 들어 자외선, 청색 또는 더 긴 파장의 광을 생성할 수 있는 질화물 반도체 화합물들, 예를 들어 GaAsP, AlGaInP, GaP, AlGaP 등의 예를 들어 녹색 또는 더 긴 파장의 광을 생성할 수 있는 인화물 반도체 화합물, 및 또한 예를 들어 GaAs, AlGaAs, InGaAs, AlInGaAs, SiC, ZnSe, ZnO, Ga2O3, 다이아몬드, 6각형 BN 등의 추가적인 반도체 재료들, 및 언급된 재료들의 조합들이 포괄된다. 화합물 반도체 재료의 화학량론적 비율은 달라질 수 있다. 반도체 재료의 추가 예들은, 실리콘, 실리콘-게르마늄, 및 게르마늄을 포함할 수 있다. 본 설명의 정황에서, "반도체"라는 용어는 또한, 유기 반도체 재료들을 포함한다.
"기판"이라는 용어는, 일반적으로 절연성, 전도성 또는 반도체 기판들을 포괄한다.
본 설명에서 사용되는 "수직"이라는 용어는, 기판 또는 반도체 본체의 제1 표면에 실질적으로 수직인 배향을 기술하기 위한 의도이다. 수직 방향은, 예를 들어, 층들의 성장의 정황에서는, 성장 방향에 대응할 수 있다.
본 설명에서 사용되는 "측방향" 및 "수평"이라는 용어들은, 기판 또는 반도체 본체의 제1 표면에 실질적으로 평행한 배향 또는 정렬을 기술하기 위한 의도이다. 이것은, 예를 들어, 웨이퍼 또는 칩(다이)의 표면일 수 있다.
수평 방향은, 예를 들어, 층들의 성장의 정황에서는 성장 방향에 수직인 평면에 위치할 수 있다.
도 1은 실시예들에 따른 광전자 반도체 컴포넌트의 개략적인 단면도를 도시한다. 반도체 컴포넌트(10)는 전자기 복사(20)를 생성하기에 적합한 반도체 층 스택(103)을 갖는다. 반도체 층 스택(103)은 기판(100) 위에 배열되고 메사(109)를 형성하도록 구조화된다. 그 결과, 반도체 층 스택(103)은 기판의 엣지 영역(104)에 존재하지 않는다. 따라서, 기판의 엣지 영역(104) 위에 배열된 반도체 층 스택(103)의 반도체 층이 없다. 컨버터 요소(108)는 기판(100)으로부터 멀리 있는 반도체 층 스택(103)의 측면에 배열된다. 광전자 반도체 컴포넌트는, 기판(100)과 반도체 층 스택(103) 사이의 배열 평면에서 기판(100)의 엣지 영역(104) 위에 금 층(105)을 추가로 갖는다.
반도체 층 스택(103)은, 예를 들어 제1 전도형, 예를 들어 p형의 제1 반도체 층(140), 및 또한 예를 들어 제2 전도형, 예를 들어 n형의 제2 반도체 층(130)을 가질 수 있다. 활성 구역(135)은 제1 반도체 층(140)과 제2 반도체 층(130) 사이에 배열될 수 있다.
활성 구역은, 예를 들어 pn 접합, 이중 헤테로구조(double heterostructure), 복사를 생성하기 위한 단일 양자 우물(SQW; single quantum well) 구조 또는 다중 양자 우물(MQW; multi-quantum well) 구조를 가질 수 있다. 본 문맥에서 "양자 우물 구조"라는 명칭은 양자화 차원의 측면에서 어떠한 의미도 갖지 않는다. 따라서, 이것은, 무엇보다도 특히, 양자 우물들, 양자 와이어들 및 양자점들, 그리고 또한, 이들 층들의 임의의 조합을 포괄한다.
특히, 반도체 층들 각각은 GaN을 포함할 수 있고, 선택사항으로서, 청색 광을 방출하기에 적합한 추가 요소들을 포함할 수 있다.
발생된 전자기 복사는 제2 반도체 층(130)의 제1 주 표면(145)을 통해 방출된다. 제2 반도체 층(130)의 제1 주 표면(145)은 생성되는 전자기 복사의 방출 효율을 증가시키기 위해 거칠게 처리될 수 있다. 유전체 패시베이션 층(125)은, 제2 반도체 층(130)의 거친 표면 위에, 및 선택사항으로서 제1 반도체 층(140)의 측벽 위에 배열될 수 있다. 유전체 패시베이션 층은 제2 반도체 층(130)의 제1 주 표면(145)과 인접할 수 있다.
유전체 미러 층(121)은 제1 반도체 층(140)의 제1 주 표면(144)과 인접하게 배열될 수 있다. 일반적으로, 유전체 미러 층(121)은 하나 이상의 유전체 층을 가질 수 있다.
예를 들어, 은(silver), Al 또는 다른 고반사성 재료로 구성된 금속 미러 층(122)은, 반도체 층 스택(103)으로부터 멀리 있는 유전체 미러 층(121)의 측면에 배열될 수 있다. 또한, 제1 전류 확산 층(123)이 금속 미러 층(122)과 인접하게 배열될 수 있다. 제1 전류 확산 층(123)은, 예를 들어, Ti, Pt, Au, 또는 예를 들어 Al 또는 Rh 등의 다른 재료들을 포함할 수 있다. 제1 반도체 층(140)은 제1 컨택트 영역들(117)을 통해 금속 미러 층(122)에 또는 제1 전류 확산 층(123)에 접속될 수 있다. 제1 컨택트 영역들(117)은 유전체 미러 층(121)을 관통하여 연장될 수 있다. 다수의 제1 전기 컨택트 영역(117)이 제공될 수 있다. 예를 들어, 제1 컨택트 영역(117)은, 메사(109)의 내부, 즉, 메사의 엣지가 아니라 제1 반도체 층(140)의 모든 측면에 접하는 위치에 배열될 수 있다.
한 실시예에 따르면, 전기 전도성 재료, 예를 들어 ITO로 구성된 얇은 컨택트 층(111)이 제1 반도체 층(140)에 접하게 추가로 제공될 수 있다. 예를 들어, 제1 반도체 층(140)은 GaN 또는 InGaAlP를 포함할 수 있다. 이들 경우에, 컨택트 층(111)을 통해 더 균일한 전류 주입이 실현될 수 있다. 컨택트 층(111)이 이용되는 경우, 제1 컨택트 영역들(117)은 컨택트 층(111)까지 연장될 수 있다.
예를 들어 전도성일 수 있는 적합한 기판(100) 위에, 제2 전류 확산 층(115)이 솔더 층(110) 위에 배열된다. 예를 들어, 제2 전류 확산 층(115)은 솔더 층(110)을 통해 기판(100)에 접속될 수 있다. 제2 전류 확산 층(115)은 예를 들어 티타늄을 포함할 수 있다. 예를 들어, 솔더 층(110)은 확산 장벽 층을 포함하는 층 시퀀스를 포함할 수 있다. 제2 전류 확산 층(115)은, 예를 들어, 제2 컨택트 영역들(118)을 통해 제2 반도체 층(130)에 접속된다. 제2 컨택트 영역들(118)은 마찬가지로 메사(109)의 내부에 배열될 수 있다. 다수의 제2 컨택트 영역(118)이 제공될 수 있다. 제2 컨택트 영역들(118)은, 제1 반도체 층(130), 유전체 미러 층(121), 및 제1 전류 확산 층(123)을 관통하여 연장된다. 특히, 제2 컨택트 영역들(118)은 메사(109)의 엣지 또는 측벽 위로 이어지지 않는다. 제2 컨택트 영역들(118)은 절연 재료(120)를 통해 인접 영역들과 전기적으로 절연된다.
도 1에 나타낸 실시예들에 따르면, 금 층(105)은 제2 전류 확산 층(115) 위에 배열되고 이에 접속된다. 금 층(105)은 기판(100)과 컨버터 요소(108) 사이에 배열된다. 예를 들어, 금 층(105)은 기판(100)으로부터 멀리 있는 제2 전류 확산 층(115)의 측면에 배열될 수 있다. 추가 실시예들에 따르면, 금 층(105)은 제2 전류 확산 층(115)을 구성할 수 있다. 대응적으로, 금 층(105)은 제2 컨택트 영역들(118)을 통해 제2 반도체 층(130)에 접속된다.
컨버터 요소(108)는 제2 반도체 층(130)의 제1 주 표면(145) 위에 배열된다. 컨버터 요소는, 예를 들어, 형광체(phosphor)를 포함하고 방출된 전자기 복사의 파장을 더 높은 파장들로 변환하는데 적합하다. 이 목적을 위해, 반도체 층 시퀀스에 의해 방출된 전자기 복사는 컨버터 요소(108)에 의해 흡수된다. 후속해서, 전자기 복사가 더 긴 파장으로 방출된다. 예를 들어, 이용되는 형광체는 청색 LED 칩의 광에 의해 여기될 때 황색 광을 방출하는데 적합한 황색 형광체일 수 있다. 컨버터 요소(108)는, 상이한 파장들을 각각 방출하는 다수의 상이한 형광체를 포함할 수 있다.
형광체들의 예들은, 금속 산화물들, 금속 할로겐화물들, 금속 황화물들, 금속 질화물들 등이다. 이들 화합물들은, 또한, 특정한 파장들의 방출로 이어지는 첨가물들을 포함할 수 있다. 첨가물들은, 예를 들어, 희토류 재료들을 포함할 수 있다. 황색 형광체의 한 예로서, YAG:Ce3 +(세륨-활성화된 이트륨 알루미늄 석류석(Y3Al5O12)) 또는 (Sr1 . 7Ba0 . 2Eu0 . 1)SiO4를 이용할 수 있다. 또 다른 형광체들은 MSiO4:Eu2+에 기초할 수 있으며, 여기서 M은 Ca, Sr 또는 Ba일 수 있다. 적절한 농도를 갖는 양이온들의 선택을 통해, 원하는 변환 파장을 선택할 수 있다. 적합한 형광체들의 많은 추가적인 예들이 알려져 있다.
응용 분야들에 따라, 형광체 재료 - 예를 들어, 형광체 분말은, 적합한 매트릭스 재료에 매립될 수 있다. 예를 들어, 매트릭스 재료는, 예를 들어 실리콘 수지 또는 에폭시 수지 등의, 수지 조성물 또는 중합체 조성물을 포함할 수 있다. 형광체 입자들의 크기는, 예를 들어 마이크로미터 또는 나노미터 범위에 위치할 수 있다.
추가 버전들에 따르면, 매트릭스 재료는 유리를 포함할 수 있다. 예를 들어, PiG(phosphor in glass)를 형성하기 위해 추가 첨가물들 및 형광체 분말과 함께 유리, 예를 들어 SiO2를 소결함으로써 컨버터 재료가 형성될 수 있다.
추가 버전들에 따르면, 형광체 재료 자체가 소결되어 세라믹을 형성할 수 있다. 예를 들어, 세라믹 형광체는 소결 프로세스의 결과서 다결정 구조를 가질 수 있다.
추가 버전들에 따르면, 형광체 재료는, 예를 들어 Czochralski(Cz) 프로세스를 이용하여 단결정 형광체를 형성하도록 성장될 수 있다.
추가 버전들에 따르면, 형광체 재료 자체는 반도체 재료일 수 있으며, 체적 또는 층들에서, LED에 의해 방출된 광을 흡수하고 원하는 변환 파장을 방출하기 위한 적합한 밴드갭을 갖는다. 특히, 이 재료는 에피택셜 성장 반도체 재료일 수 있다. 에피택셜 성장 반도체 재료는, 예를 들어, 주로 방출되는 광의 에너지보다 낮은 에너지에 대응하는 밴드갭을 가질 수 있다. 더욱이, 상이한 파장들의 광을 각각 방출하는 다수의 적합한 반도체 층이 겹겹이(one over another) 적층될 수 있다. 하나 이상의 양자 우물, 양자점 또는 양자 와이어가 반도체 재료에 형성될 수 있다.
컨버터 요소는, 예를 들어, 접착제 재료(119)를 통해 반도체 층 스택(103)과 기계적으로 조립된다. 컨버터 요소(108)는 제2 반도체 층(130)에 직접 인접할 수 있다. 예를 들어, 컨버터 재료(108)는 접착제(119)를 통해 반도체 층 스택(103)에 접속되는 플레이트로서 구성될 수 있다. 예를 들어, 접착제(119)는 층으로서 구성될 수 있다. 실시예들에 따르면, 접착제(119)는 컨버터 요소(108)와 엣지 영역(104) 사이의 공간을 채울 수 있다. 컨버터 요소(108)는 기판의 엣지 영역(104)과 중첩한다. 즉, 컨버터 요소는 반도체 층 스택(103)이 배열되지 않은 기판의 영역들도 덮는다. 반도체 층 스택(103)으로부터 멀리 있는 측에서, 컨버터 요소(108)는 공기와 접할 수 있다. 컨버터 요소(108)의 층 두께는 300 μm 미만일 수 있다. 컨버터 요소(108)의 두께는 하나의 칩 엣지 길이의 절반보다 작을 수 있다. 컨버터 요소(108)는 비교적 높은 변환도를 가질 수 있다. 변환도, 즉, 방출된 총 광자 수에 대한 변환된 광자들의 비율은 50%보다 클 수 있다.
기판의 엣지 영역(104)과 컨버터 요소(108) 사이에는 예를 들어 과잉 접착제 또는 봉지 재료(encapsulating material)가 존재한다. 광전자 반도체 컴포넌트(10)는, 중합체 재료 또는 실리콘 수지(113), 예를 들어 TiO2 필러(filler)를 포함하고 백색 실리콘 수지의 형태를 취하는 실리콘 수지(113)를 통해 측방향으로 밀봉된다.
예를 들어, 도 1에 나타낸 바와 같이, 엣지 영역에서 금 층(105) 위에 전도성 또는 반도체 층들이 제공되지 않는다.
설명된 바와 같이, 금 층(105)은 기판(100)의 엣지 영역(104) 위에 배열된다. 여기서 기판의 "엣지 영역"이라는 용어는 반도체 재료로 덮여 있지 않은 기판 영역을 나타낸다. 엣지 영역(104)은 메사(109) 외부 영역을 구성한다. 도 1에 나타낸 바와 같이, 예를 들어 절연 층(116) 또는 유전체 미러 층(121) 등의 절연 층이, 엣지 영역의 금 층(105)과 컨버터 요소(108) 사이에 배열될 수 있다.
대응적으로, 광전자 반도체 층 스택(103)에 의해 생성된 전자기 복사는 컨버터 요소(108)에 의해 흡수된다. 후속해서 전자기 복사는 임의의 원하는 방향으로 더 큰 파장으로 컨버터 요소(108)에 의해 방출된다. 이 복사는 엣지 영역의 금 층에 입사하여 상기 층에 의해 반사된다. 컨버터 요소(108)에 의한 흡수 및 후속 방출의 결과로서, 생성된 전자기 복사의 파장이 증가하기 때문에, 금 층(105)의 반사율이 노련하게 활용될 수 있다. 금 층(105)은 더 긴 파장의 복사에 대해 증가된 반사율을 갖는다. 결과적으로, 기판(100)의 엣지 영역(104)에 입사하는 전자기 복사의 높은 비율이 컨버터 요소의 방향으로 금 층(105)에 의해 다시 반사될 수 있다.
그 결과, 광전자 반도체 컴포넌트의 방출 효율이 증가된다. 설명된 지오메트리 때문에, 금 층은 컨버터 요소에 의해 방출되는 광의 파장 범위에 대응하는 파장 범위에서 비교적 높은 반사율을 제공한다. 더 정확하게 말하면, 금 층은 컨버터 요소(108)에 의해 방출된 복사가 입사하는 위치에 배열된다. 대응적으로, 금은 청색 파장 범위에서 감소된 반사율을 갖지만, 입사 복사의 적색 편이로 인해 높은 반사율이 달성될 수 있다. 대응적으로, 금 층의 노련한 배열을 통해, 더 큰 파장들에 대해 금의 증가된 반사율이 활용될 수 있다. 또한, 금을 이용하여, 환경 영향들로부터 보호되는 높은 반사율의 금속이 엣지 영역에서 채용된다. 그 결과, 전체적으로, LED의 밝기가 증가될 수 있다.
도 1을 참조하여 설명된 실시예들에 따르면, 금 층(105)은 제2 전류 확산 층(115)에 전기적으로 접속된다.
도 2는 추가 실시예들에 따른 광전자 반도체 컴포넌트의 단면도를 도시한다. 도 1에 나타낸 실시예들과 달리, 여기서 금 층(105)은 제1 전류 확산 층(123)에 접속된다. 예를 들어, 금 층(105)은 반도체 층 스택 아래로 연장될 수 있다. 대안적으로 표현하면, 금 층(105)의 일부가 메사(109)와 수직으로 중첩할 수 있다. 예를 들어, 금 층(105)은 제1 전류 확산 층을 구성할 수 있다. 예를 들어, 금 층(105)과 기판(100) 사이에 절연 재료(116)가 배열될 수 있다. 금 층(105)과 금속 미러 층(122) 사이에는, 예를 들어 Pt, Cr, Ti 및 Ni를 포함할 수 있는 확산 장벽(미도시)이 배열될 수 있다.
도 2에 나타낸 바와 같이, 금 층(105)은 컨버터 요소(108)로부터 멀리 있는 유전체 미러 층(121)의 측면 상에 배열될 수 있다. 예를 들어, 금 층은 유전체 미러 층(121)과 직접 인접할 수 있다.
광전자 반도체 컴포넌트의 추가 피처들은 도 1에 나타낸 요소들에 따라 구현된다.
추가 실시예들에 따르면, 금 층(105)은 또한, 제1 및 제2 전류 확산 층(123, 115)으로부터 전기적으로 절연될 수 있다. 이것은 도 3에 예시되어 있다. 알 수 있는 바와 같이, 금 층(105)은 제1 전류 확산 층(123)과 전기적으로 절연된다. 또한, 금 층(105)은 제2 전류 확산 층(115)과 절연된다. 도 3에 도시된 바와 같이, 금 층(105)은 기판의 엣지 영역(104) 위에만 배열될 수 있다. 이것은, 예를 들어 반도체 층 스택(103) 아래의 영역으로 연장되지 않는다는 것을 의미한다.
예를 들어, 금 층(105)은 기판(100)으로부터 멀리 있는 제2 전류 확산 층(115)의 측면에 배열될 수 있다.
도 3에 나타낸 바와 같이, 금 층(105)은 컨버터 요소(108)로부터 멀리 있는 유전체 미러 층(121)의 측면 상에 배열될 수 있다. 예를 들어, 금 층은 유전체 미러 층(121)과 직접 인접할 수 있다.
광전자 반도체 컴포넌트의 추가 피처들은 도 1에 나타낸 요소들에 따라 구현된다.
특정한 실시예가 여기서 예시되고 설명되었지만, 본 기술분야의 통상의 기술자라면 도시되고 설명된 특정한 실시예들이 본 발명의 보호 범위를 벗어나지 않고 다수의 대안적인 및/또는 균등한 구성들로 대체될 수 있다는 것을 인식할 것이다. 본 명세서는, 여기서 논의된 특정한 실시예들의 임의의 개조들 또는 변형들을 포괄하고자 한다. 따라서 본 발명은 청구항들 및 그들의 균등물들에 의해서만 제한된다.
10 광전자 반도체 컴포넌트
20 방출된 전자기 복사
100 기판
103 반도체 층 스택
104 엣지 영역
105 금 층
108 컨버터 요소
109 메사
110 솔더 층
111 컨택트 층
112 공간
113 실리콘 수지
115 제2 전류 확산 층
116 절연 재료
117 제1 컨택트 영역
118 제2 컨택트 영역
119 접착제
121 유전체 미러 층
122 금속 미러 층
123 제1 전류 확산 층
125 유전체 패시베이션 층
130 제2 반도체 층
135 활성 구역
140 제1 반도체 층
144 제1 반도체 층의 제1 주 표면
145 제2 반도체 층의 제1 주 표면

Claims (14)

  1. 광전자 반도체 컴포넌트(10)로서,
    전자기 복사(20)를 생성하기에 적합한 반도체 층 스택(103), ―상기 반도체 층 스택(103)이 기판(100)의 엣지 영역(104)에 존재하지 않도록, 상기 반도체 층 스택(103)은 기판(100) 위에 배열되고 메사(109)를 형성하도록 구조화됨―;
    상기 기판(100)으로부터 멀리 있는 반도체 층 스택(103)의 측면 상의 컨버터 요소(108); 및
    상기 기판(100)과 상기 반도체 층 스택(103) 사이의 배열 평면 내의 상기 기판(100)의 엣지 영역(104) 위의 금 층(gold layer)(105)
    을 포함하는 광전자 반도체 컴포넌트(10).
  2. 제1항에 있어서, 상기 반도체 층 스택(103)은 제1 전도형의 제1 반도체 층(140) 및 또한 제2 전도형의 제2 반도체 층(130)을 갖고,
    추가로, 상기 제1 반도체 층(140)과 접속되는 제1 전류 확산 층(123)을 갖고, 상기 제2 반도체 층(130)과 접속되는 제2 전류 확산 층(115)을 갖는, 광전자 반도체 컴포넌트(10).
  3. 제2항에 있어서, 상기 제1 전류 확산 층(123)은 상기 제2 전류 확산 층(115)과 상기 반도체 층 스택(103) 사이에 배열되고, 상기 제1 반도체 층(140)은 제2 반도체 층(130)과 상기 제1 전류 확산 층(123) 사이에 배열되는, 광전자 반도체 컴포넌트(10).
  4. 제2항 또는 제3항에 있어서, 상기 금 층(105)은 상기 제2 전류 확산 층(115)에 전기적으로 접속되는, 광전자 반도체 컴포넌트(10).
  5. 제4항에 있어서, 상기 금 층(105)은 상기 기판(100)으로부터 멀리 있는 상기 제2 전류 확산 층(115)의 측면에 배열되는, 광전자 반도체 컴포넌트(10).
  6. 제2항 또는 제3항에 있어서, 상기 금 층(105)은 상기 제1 전류 확산 층(123)에 전기적으로 접속되는, 광전자 반도체 컴포넌트(10).
  7. 제2항 또는 제3항에 있어서, 상기 금 층(105)은 상기 제1 및 상기 제2 전류 확산 층(123, 115)으로부터 전기적으로 절연되는, 광전자 반도체 컴포넌트(10).
  8. 제5항에 있어서, 반도체 층 스택(103)과 상기 제1 전류 확산 층(123) 사이에 유전체 미러 층(121)을 추가로 갖고, 상기 금 층(105)은 상기 컨버터 요소(108)로부터 멀리 있는 유전체 미러 층(121)의 측면 상에 배열되는, 광전자 반도체 컴포넌트(10).
  9. 제6항 또는 제7항에 있어서, 상기 반도체 층 스택(103)과 상기 제1 전류 확산 층(123) 사이에 유전체 미러 층(121)을 추가로 갖고, 상기 금 층(105)은 상기 유전체 미러 층(121)과 직접 인접하고, 상기 컨버터 요소(108)로부터 멀리 있는 상기 유전체 미러 층(121)의 측면 상에 배열되는, 광전자 반도체 컴포넌트(10).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 컨버터 요소(108)는 상기 기판(100)의 엣지 영역(104)과 중첩하는, 광전자 반도체 컴포넌트(10).
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 컨버터 요소(108)는 접착제(119)를 통해 상기 반도체 층 스택(103) 상에 고정되는, 광전자 반도체 컴포넌트(10).
  12. 제11항에 있어서, 상기 컨버터 요소(108)는 박층(lamina)으로서 구성되는, 광전자 반도체 컴포넌트(10).
  13. 제2항 내지 제12항 중 어느 한 항에 있어서, 상기 제2 반도체 층(130)을 상기 제2 전류 확산 층(115)에 전기적으로 접속하기 위한 제2 컨택트 영역(118)이 상기 메사(109)의 내부 영역을 통해 이어지는, 광전자 반도체 컴포넌트(10).
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 금 층(105)과 상기 컨버터 요소(108) 사이의 엣지 영역(104)에는 전도 층 또는 반도체 층이 없는, 광전자 반도체 컴포넌트(10).
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