KR20230127198A - 전극 구조, 디스플레이 패널 및 전자 기기 - Google Patents

Abstract

본 발명의 실시예는 전극 구조, 디스플레이 패널 및 전자 기기에 관한 것이다. 상기 전극 구조는, 제1 방향(Y)에서 이격되게 배열된 제1 전극부(20) 및 제2 전극부(21), 및 상기 제1 전극부(20)와 상기 제2 전극부(21) 사이에 위치하는 도전 연결부(22)를 포함하되, 여기서 상기 제1 전극부(20)는 상기 제1 방향(Y)으로 연장되는 제1 연결 스트립(201) 및 상기 제1 방향(Y)에서 이격되게 배열된 다수의 제1 전극 스트립(202)을 포함하며, 상기 제1 연결 스트립(201)은 제2 방향(X)에서 대향하는 제1측(201a)과 제2측(201b)을 구비하고, 상기 다수의 제1 전극 스트립(202)은 상기 제1 연결 스트립(201)의 제1측(201a)에 위치하며 상기 제1 연결 스트립(201)에 연결되고, 인접한 상기 제1 전극 스트립(202) 중 상기 제1 연결 스트립(201)으로부터 멀어지는 단부 사이에 개구 형상이 이루어지며; 상기 제2 전극부(21)는 상기 제1 방향(Y)으로 연장되는 제2 연결 스트립(211) 및 상기 제1 방향(Y)에서 이격되게 배열된 다수의 제2 전극 스트립(212)을 포함하고, 상기 제2 연결 스트립(211)은 상기 제1측(201a)에서 상기 제2측(201b)으로부터 멀어지는 위치에 위치하며, 상기 제2 연결 스트립(211)은 상기 제2 방향(X)에서 대향하는 제3측(211a)과 제4측(211b)을 구비하고, 상기 제3측(211a)은 상기 제4측(211b)에서 상기 제1측(201a)에 가까운 위치에 위치하며; 상기 다수의 제2 전극 스트립(212)은 상기 제2 연결 스트립(211)의 제3측(211a)에 위치하고 상기 제2 연결 스트립(211)에 연결되며, 인접한 상기 제2 전극 스트립(212)에서 상기 제2 연결 스트립(211)으로부터 멀어지는 단부 사이에 개구 형상이 이루어지며; 상기 도전 연결부(22)의 양단은 각각 상기 제1 연결 스트립(201) 및 상기 제2 연결 스트립(211)에 연결되고, 상기 전극 구조의 설계는 전극 구조 주변의 광 효율을 향상시킬 수 있어, 상기 전극 구조가 디스플레이 패널에 사용될 때 디스플레이 패널의 품질을 향상시킬 수 있다.

Description

전극 구조, 디스플레이 패널 및 전자 기기

본 발명은 2021년 1월 13일에 제출한 중국 특허 출원 제202110041652.X호의 우선권, 2021년 3월 25일에 제출한 PCT 국제출원 제PCT/CN2021/083044호의 우선권, 2021년 4월 6일에 제출한 PCT 국제출원 제PCT/CN2021/085622호의 우선권을 주장하는 바, 상기 중국 특허 출원 및 PCT 국제 출원에서 개시된 전부 내용은 참조로서 본 발명의 일부에 인용된다.

본 발명의 실시예는 디스플레이 기술분야에 관한 것으로, 구체적으로 전극 구조, 디스플레이 패널 및 전자 기기에 관한 것이다.

액정 디스플레이 패널의 지속적인 개발로, 고해상도 제품이 지속적으로 개발되고 있지만 픽셀이 증가함에 따라 일련의 문제가 발생하는데, 예를 들어, 액정 디스플레이 패널에 대해 일부 압력 테스트 또는 낙하 테스트를 수행할 경우, 밝은 점, 스노우플레이크와 같은 휘도가 불균일한 문제가 쉽게 발생한다. 이 밖에, 액정 디스플레이 패널 중의 전극 구조는 제조 과정에서 불순물 입자(Partical)의 영향을 받기 쉽고, 단선 등의 불리한 상황이 형성되기 쉬워 픽셀 불량으로 이어져 액정 디스플레이 패널의 수율을 감소시키고, 액정 디스플레이 패널의 신뢰성 및 제품 품질에 영향을 미친다.

본 발명의 실시예는 전극 구조, 디스플레이 패널 및 전자 기기를 제공하며, 전극 구조의 제1 전극부와 제2 전극부를 각각 반개방형의 제1 슬릿 및 제2 슬릿으로 설계하여, 제1 슬릿 및 제2 슬릿 개구부에서도 액정 분자의 편향이 발생할 수 있도록 하며, 제1 슬릿 및 제2 슬릿은 반개방형 상태로 이루어져 전극 구조의 주변의 광 효율을 향상시킬 수도 있으며, 따라서 적어도 일정한 정도에서 관련 기술의 제한과 결함으로 인한 하나 이상의 문제를 극복할 수 있다.

본 발명의 적어도 일 실시예는 디스플레이 패널을 제공하며, 상기 디스플레이 패널은 셀이 정렬되게 설치된 어레이 기판과 대향 기판을 포함하고, 상기 어레이 기판은 제1 서브스트레이트 및 상기 제1 서브스트레이트에서 상기 대향 기판에 가까운 일측에 형성된 스캔 라인, 데이터 라인, 제1 장벽 및 제2 장벽을 포함하되; 상기 데이터 라인은 제1 방향으로 연장되고 상기 스캔 라인은 제2 방향으로 연장되며, 상기 제1 방향과 상기 제2 방향은 교차하고; 상기 제1 장벽 및 상기 제2 장벽은 상기 제1 방향으로 상기 스캔 라인의 대향하는 양측에 각각 위치하며, 상기 제1 장벽 및 상기 제2 장벽은 모두 상기 스캔 라인과 동일한 층에 설치되고 서로 이격되어 있는 제1 차단층 및 상기 데이터 라인과 동일한 층에 설치되고 서로 이격되어 있는 제2 차단층을 포함하며, 상기 제1 서브스트레이트에서 상기 제2 차단층의 직교 투영은 상기 제1 서브스트레이트에서 상기 제1 차단층의 직교 투영과 중첩되고; 상기 제1 방향으로 상기 제1 차단층과 상기 스캔 라인의 간격은 제1 간격이며, 상기 제1 방향으로 상기 제2 차단층과 상기 스캔 라인의 간격은 제2 간격이고, 상기 제2 간격은 상기 제1 간격보다 크며; 상기 대향 기판은 제2 서브스트레이트 및 상기 제2 서브스트레이트에서 상기 어레이 기판에 가까운 일측에 위치한 포토 스페이서를 포함하되, 상기 포토 스페이서에서 상기 제1 서브스트레이트에 가까운 표면은 상단면이고, 상기 제1 서브스트레이트에서 상기 포토 스페이서의 상단면의 직교 투영은 상기 제1 서브스트레이트에서 상기 스캔 라인의 직교 투영 내에 위치하며, 상기 제1 서브스트레이트에서 상기 제1 장벽과 상기 제2 장벽의 직교 투영 사이에 위치하고; 상기 제1 방향으로 상기 포토 스페이서의 상단면의 사이즈는 상기 제1 간격보다 크다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 제1 방향으로 상기 포토 스페이서의 상단면의 사이즈와 상기 제1 간격 사이의 비율은 2보다 크거나 같다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 제1 방향으로 상기 제2 차단층과 상기 포토 스페이서의 간격은 제3 간격이고, 상기 제3 간격과 상기 제1 방향으로 상기 포토 스페이서의 상단면의 사이즈 사이의 비율은 0.5보다 크거나 같다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 제3 간격과 상기 제1 방향으로 상기 포토 스페이서의 상단면의 사이즈 사이의 비율은 1보다 크거나 같다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 제3 간격과 상기 제2 방향으로 상기 데이터 라인의 사이즈 사이의 비율은 2 내지 4이다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 제1 서브스트레이트에서 상기 제2 차단층의 직교 투영은 상기 제1 서브스트레이트에서 상기 제1 차단층의 직교 투영 내에 위치하고, 상기 제1 방향과 상기 제2 방향은 서로 수직이다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 어레이 기판은 상기 제1 서브스트레이트에 형성되고 상기 제2 방향으로 연장되는 제1 공통 라인을 더 포함하고, 상기 제1 공통 라인은 상기 스캔 라인과 동일한 층에 설치되며 서로 이격되어 있고; 상기 제2 장벽의 제1 차단층은 상기 제1 공통 라인의 일부 구조이다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 어레이 기판은 상기 제2 방향과 상기 제1 방향을 따라 상기 제1 서브스트레이트에 어레이로 배열된 다수의 서브 픽셀 유닛을 더 포함하고; 각각의 상기 서브 픽셀 유닛은 픽셀 전극, 공통 전극 및 트랜지스터를 포함하되, 상기 트랜지스터는 그리드, 제1극 및 제2극을 포함하며, 상기 그리드는 상기 스캔 라인에 연결되고, 상기 제1극은 상기 픽셀 전극에 연결되며, 상기 제2극은 상기 데이터 라인에 연결되고; 상기 제1 서브스트레이트에서 상기 공통 전극의 직교 투영은 상기 제1 서브스트레이트에서 상기 픽셀 전극의 직교 투영과 중첩되며, 상기 공통 전극은 상기 제1 공통 라인에 연결된다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 픽셀 전극은 상기 공통 전극에서 상기 제1 서브스트레이트로부터 멀어지는 일측에 위치하고, 상기 픽셀 전극은, 상기 제1 방향으로 연장되는 제1 연결 스트립 및 상기 제1 방향에서 이격되게 배열된 다수의 제1 전극 스트립을 포함하되, 상기 제1 연결 스트립은 상기 제2 방향에서 대향하는 제1측과 제2측을 구비하고, 상기 다수의 제1 전극 스트립은 상기 제1 연결 스트립의 제1측에 위치하며 상기 제1 연결 스트립에 연결되고, 인접한 상기 제1 전극 스트립 중 상기 제1 연결 스트립으로부터 멀어지는 단부 사이에 개구 형상이 이루어지는 제1 전극부; 상기 제1 방향에서 상기 제1 전극부와 이격되게 배열되되, 상기 제1 방향으로 연장되는 제2 연결 스트립 및 상기 제1 방향에서 이격되게 배열된 다수의 제2 전극 스트립을 포함하고, 상기 제2 연결 스트립은 상기 제1측에서 상기 제2측으로부터 멀어지는 위치에 위치하며, 상기 제2 연결 스트립은 상기 제2 방향에서 대향하는 제3측과 제4측을 구비하고, 상기 제3측은 상기 제4측에서 상기 제1측에 가까운 위치에 위치하며; 상기 다수의 제2 전극 스트립은 상기 제2 연결 스트립의 제3측에 위치하고 상기 제2 연결 스트립에 연결되며, 인접한 상기 제2 전극 스트립에서 상기 제2 연결 스트립으로부터 멀어지는 단부 사이에 개구 형상이 이루어지는 제2 전극부; 및, 상기 제1 전극부와 상기 제2 전극부 사이에 위치하고, 양단이 각각 상기 제1 연결 스트립 및 상기 제2 연결 스트립에 연결되며; 면적이 상기 제1 전극 스트립의 면적 및 상기 제2 전극 스트립의 면적보다 큰 도전 연결부;를 포함한다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 도전 연결부는 상기 제2 방향에서 이격되게 배열되고 모두 상기 제1 방향으로 연장되는 제1 도전 연결 스트립 및 제2 도전 연결 스트립, 및 상기 제1 도전 연결 스트립과 상기 제2 도전 연결 스트립 사이에 위치하며 상기 제1 방향에서 이격되게 배열된 적어도 2개의 제3 도전 연결 스트립을 포함하고, 각 상기 제3 도전 연결 스트립의 양단은 각각 상기 제1 도전 연결 스트립 및 상기 제2 도전 연결 스트립에 연결되며; 여기서, 상기 제1 도전 연결 스트립은 상기 제1 연결 스트립에 연결되고, 상기 제2 도전 연결 스트립은 상기 제2 연결 스트립에 연결된다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 제1 전극 스트립, 상기 제2 전극 스트립 및 상기 제3 도전 연결 스트립은 모두 제3 방향으로 연장되고, 상기 제1 전극 스트립, 상기 제2 전극 스트립 및 상기 제3 도전 연결 스트립의 제1 폭은 같으며; 여기서, 상기 제1 폭은 제4 방향으로의 사이즈이고, 상기 제3 방향은 상기 제4 방향에 수직이며, 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향과 교차한다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 어레이 기판은 상기 데이터 라인과 동일한 층에 설치되고 서로 이격되어 있는 제2 공통 라인을 더 포함하되, 상기 제2 공통 라인은 상기 제1 방향으로 연장되고, 상기 제2 공통 라인의 양단은 각각 제1 스루홀 구조를 통해 상기 제1 방향에서 인접한 2개의 상기 서브 픽셀 유닛의 공통 전극에 연결된다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 디스플레이 패널에서, 상기 제1 스루홀 구조는 제1 스루홀부, 제2 스루홀부 및 스루홀 연결부를 포함하되, 상기 스루홀 연결부는 상기 픽셀 전극과 동일한 층에 설치되고 서로 이격되어 있으며, 상기 스루홀 연결부는 상기 제1 스루홀부를 통해 상기 제2 공통 라인에 연결되고, 상기 스루홀 연결부는 상기 제2 스루홀부를 통해 상기 공통 전극에 연결된다.

본 발명의 적어도 일 실시예는 상기 어느 하나의 실시예에서의 디스플레이 패널을 포함하는 전자 기기를 더 제공한다.

본 발명의 적어도 일 실시예는 전극 구조를 더 제공하며, 상기 전극 구조는, 제1 방향에서 이격되게 배열된 제1 전극부 및 제2 전극부, 및 상기 제1 전극부와 상기 제2 전극부 사이에 위치하는 도전 연결부를 포함하되, 상기 제1 전극부는 상기 제1 방향으로 연장되는 제1 연결 스트립 및 상기 제1 방향에서 이격되게 배열된 다수의 제1 전극 스트립을 포함하며, 상기 제1 연결 스트립은 제2 방향에서 대향하는 제1측과 제2측을 구비하고, 상기 다수의 제1 전극 스트립은 상기 제1 연결 스트립의 제1측에 위치하며 상기 제1 연결 스트립에 연결되고, 인접한 상기 제1 전극 스트립 중 상기 제1 연결 스트립으로부터 멀어지는 단부 사이에 개구 형상이 이루어지며; 상기 제2 전극부는 상기 제1 방향으로 연장되는 제2 연결 스트립 및 상기 제1 방향에서 이격되게 배열된 다수의 제2 전극 스트립을 포함하고, 상기 제2 연결 스트립은 상기 제1측에서 상기 제2측으로부터 멀어지는 위치에 위치하며, 상기 제2 연결 스트립은 상기 제2 방향에서 대향하는 제3측과 제4측을 구비하고, 상기 제3측은 상기 제4측에서 상기 제1측에 가까운 위치에 위치하며; 상기 다수의 제2 전극 스트립은 상기 제2 연결 스트립의 제3측에 위치하고 상기 제2 연결 스트립에 연결되며, 인접한 상기 제2 전극 스트립에서 상기 제2 연결 스트립으로부터 멀어지는 단부 사이에 개구 형상이 이루어지고; 상기 도전 연결부의 양단은 각각 상기 제1 연결 스트립 및 상기 제2 연결 스트립에 연결된다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 도전 연결부의 면적은 상기 제1 전극 스트립의 면적보다 크고, 상기 제2 전극 스트립의 면적보다 크다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제1 전극부의 면적과 상기 제2 전극부의 면적은 모두 상기 도전 연결부의 면적보다 크다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 도전 연결부는 상기 제2 방향에서 이격되게 배열되고 모두 상기 제1 방향으로 연장되는 제1 도전 연결 스트립 및 제2 도전 연결 스트립, 및 상기 제1 도전 연결 스트립과 상기 제2 도전 연결 스트립 사이에 위치하며 상기 제1 방향에서 이격되게 배열된 적어도 2개의 제3 도전 연결 스트립을 포함하고, 각각의 상기 제3 도전 연결 스트립의 양단은 각각 상기 제1 도전 연결 스트립 및 상기 제2 도전 연결 스트립에 연결되며; 상기 제1 도전 연결 스트립은 상기 제1 연결 스트립에 연결되고, 상기 제2 도전 연결 스트립은 상기 제2 연결 스트립에 연결된다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제1 전극 스트립, 상기 제2 전극 스트립 및 상기 제3 도전 연결 스트립은 모두 제3 방향으로 연장되고, 제4 방향으로 상기 제1 전극 스트립, 상기 제2 전극 스트립 및 상기 제3 도전 연결 스트립의 제1 폭은 같으며; 상기 제3 방향은 상기 제4 방향에 수직이고, 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향과 교차한다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 인접한 상기 제1 전극 스트립에서 상기 제1 연결 스트립으로부터 멀어지는 단부는 서로 연결되지 않고; 인접한 상기 제2 전극 스트립에서 상기 제2 연결 스트립으로부터 멀어지는 단부는 서로 연결되지 않는다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 인접한 상기 제1 전극 스트립 사이에는 제1 슬릿이 구비되고, 상기 제1 전극 스트립과 상기 제1 슬릿의 연장 방향은 동일하며, 상기 제1 슬릿은 반개방 형상으로 이루어지고; 인접한 상기 제2 전극 스트립 사이에는 제2 슬릿이 구비되며, 상기 제2 전극 스트립과 상기 제2 슬릿의 연장 방향은 동일하고, 상기 제2 슬릿은 반개방 형상으로 이루어지며; 상기 제1 슬릿과 상기 제2 슬릿의 개구 방향은 반대된다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제4 방향으로 상기 제1 전극 스트립과 상기 제2 전극 스트립의 제1 폭은 같고, 상기 제4 방향으로 상기 제1 슬릿의 제1 폭과 상기 제4 방향으로 상기 제2 슬릿의 제1 폭은 같다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제4 방향으로 상기 제1 슬릿의 제1 폭은 상기 제4 방향으로 상기 제1 전극 스트립의 제1 폭의 1배 내지 4배이다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제4 방향으로 상기 제1 전극 스트립의 제1 폭과 상기 제4 방향으로 상기 제2 전극 스트립의 제1 폭은 모두 1.8 μm 내지 3 μm이고; 상기 제4 방향으로 상기 제1 슬릿의 제1 폭과 상기 제4 방향으로 상기 제2 슬릿의 제1 폭은 모두 3 μm 내지 7 μm이다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 인접한 상기 제3 도전 연결 스트립 사이에는 제3 슬릿이 구비되고, 상기 제3 슬릿의 둘레는 폐쇄되어 있다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 도전 연결부에는 다수의 상기 제3 슬릿이 포함된다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제4 방향으로 상기 제3 도전 연결 스트립의 제1 폭과 상기 제4 방향으로 상기 제1 전극 스트립의 제1 폭은 같고, 상기 제4 방향으로 상기 제3 슬릿, 상기 제1 슬릿 및 상기 제2 슬릿의 제1 폭은 같다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제3 도전 연결 스트립과 이에 인접한 상기 제1 전극 스트립 사이에는 제4 슬릿이 구비되고, 제4 슬릿, 상기 제3 도전 연결 스트립과 이에 인접한 상기 제2 전극 스트립 사이에는 제5 슬릿이 구비되며, 상기 제4 방향으로 상기 제1 슬릿, 상기 제2 슬릿, 상기 제3 슬릿, 상기 제4 슬릿 및 상기 제5 슬릿의 제1 폭은 같다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제4 방향으로 상기 제1 전극 스트립의 상기 제1 폭 및 상기 제4 방향으로 상기 제2 전극 스트립의 상기 제1 폭은 상기 제4 방향으로 상기 도전 연결부의 전체의 제1 폭보다 작다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제2 방향으로 상기 제1 연결 스트립의 제2 폭은 상기 제2 방향으로 상기 제2 연결 스트립의 제2 폭과 같고; 상기 제2 방향으로 상기 제1 연결 스트립과 상기 제2 연결 스트립의 제2 폭은 상기 제4 방향으로 상기 제1 전극 스트립 및 상기 제2 전극 스트립의 제1 폭보다 크거나 같다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제1 방향으로 상기 제1 도전 연결 스트립의 길이, 상기 제1 방향으로 상기 제2 도전 연결 스트립의 길이는 모두 상기 제1 방향으로 상기 제1 연결 스트립의 길이보다 작고, 상기 제1 방향으로 상기 제2 연결 스트립의 길이보다 작다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제1 방향으로 상기 제1 연결 스트립의 길이는 상기 제1 방향으로 상기 제2 연결 스트립의 길이보다 작다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제1 방향으로 상기 제1 연결 스트립의 길이와 상기 제1 방향으로 상기 제2 연결 스트립의 길이의 비율은 0.1~0.9이다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제1 연결 스트립, 상기 도전 연결부 및 상기 제2 연결 스트립 연결 전체는 꺽은 선 형상으로 이루어지고, 상기 제1 연결 스트립의 일단은 상기 도전 연결부의 일단에 연결되며, 상기 도전 연결부의 타단은 상기 제2 연결 스트립의 일단에 연결되고, 상기 제1 연결 스트립 및 상기 제2 연결 스트립은 상기 제2 방향으로 상기 도전 연결부의 상이한 측에 위치한다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제2 방향으로 상기 제1 도전 연결 스트립의 제2 폭은 상기 제2 방향으로 상기 제1 연결 스트립의 제2 폭과 같고, 상기 제2 방향으로 상기 제2 도전 연결 스트립의 제2 폭은 상기 제2 방향으로 제2 연결 스트립의 제2 폭과 같다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 도전 연결부는 도전 연결 스트립을 포함하고, 상기 도전 연결 스트립은 제3 방향으로 연장되며, 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향과 교차한다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제3 방향은 상기 제4 방향에 수직이고, 상기 제4 방향으로 상기 도전 연결 스트립의 제1 폭과 상기 제4 방향으로 상기 제1 전극 스트립의 제1 폭의 비율은 1.5 내지 5.5이다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제4 방향으로 상기 도전 연결 스트립의 상기 제1 폭은 5 μm 내지 10 μm이고, 상기 제4 방향으로 상기 제1 전극 스트립의 제1 폭은 1.8 μm 내지 3 μm이다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제2 방향으로 상기 제1 연결 스트립의 제2 폭과 상기 제2 방향으로 상기 제2 연결 스트립의 제2 폭은 모두 2.3 μm 내지 2.7 μm이고, 상기 제4 방향으로 상기 도전 연결 스트립의 제1 폭은 2.5 μm 내지 3.0 μm이며, 상기 제4 방향으로 상기 제1 전극 스트립 및 상기 제2 전극 스트립의 제1 폭은 모두 1.8 μm 내지 2.6 μm이다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제2 전극부는 다수의 상기 제2 전극 스트립에서 상기 도전 연결부로부터 멀어지는 일측에 위치하고 상기 제2 연결 스트립에 연결되는 신호 연결부를 더 포함한다.

예를 들어, 본 발명의 적어도 일 실시예에서 제공된 전극 구조에서, 상기 제1 연결 스트립과 상기 제2 전극 스트립은 상기 제2 방향에 대해 거울상으로 설치된다.

본 발명의 다른 특성과 이점은 아래 상세한 설명을 통해 명확해지거나, 본 발명의 실천을 통해 부분적으로 습득될 것이다.

이해해야 할 것은, 이상 일반 설명과 후술의 세부 설명은 단지 예시적이고 해석적이며, 본 발명을 한정할 수 없다.

본 발명의 실시예의 기술적 해결수단을 보다 명확하게 설명하기 위해, 아래에 실시예의 도면에 대해 간단하게 소개하며, 분명한 것은 아래 설명되는 도면은 단지 본 발명의 일부 실시예일 뿐 본 발명에 대한 한정이 아니다.
도 1은 전극 구조의 평면 구조 모식도이다.
도 2는 본 발명의 일 실시예에서 제공된 전극 구조의 평면 구조 모식도이다.
도 3은 본 발명의 일 실시예에서 제공된 다른 전극 구조의 평면 구조 모식도이다.
도 4는 본 발명의 일 실시예에서 제공된 디스플레이 패널의 부분적 절단면 구조 모식도이다.
도 5는 본 발명의 일 실시예에서 제공된 디스플레이 패널의 평면 구조 모식도이다.
도 6은 도 5에 도시된 A 부분의 확대 구조 모식도이다.
도 7은 도 6 중 C-C 방향에 따른 단면 구조 모식도이다.
도 8은 도 5 중 제1 스루홀 구조의 확대 구조 모식도이다.

본 발명의 실시예의 목적, 기술적 해결수단 및 장점이 보다 명확해지도록 하기 위해, 아래에 본 발명의 실시예의 도면과 결부하여, 본 발명의 실시예의 기술적 해결수단을 명확하고 완전하게 설명한다. 분명한 것은, 설명된 실시예는 본 발명의 일부 실시예이며, 전부의 실시예가 아니다. 설명된 본 발명의 실시예에 기반하여, 당업자가 진보성 창출에 힘을 쓰지 않은 전제하에서 획득한 모든 다른 실시예는 모두 본 발명의 보호 범위에 속한다.

달리 정의되지 않는 한, 본 발명에서 사용되는 기술적 용어 또는 과학 용어는 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 이해하는 통상적인 의미어야 한다. 본 발명에서 사용되는 “제1”, “제2” 및 유사한 단어는 임의의 순서, 개수 또는 중요성을 나타내는 것이 아니라 상이한 구성 부분을 구별하기 위한 것일 뿐이다. “포괄” 또는 “포함” 등 유사한 단어는 해당 단어 앞에 등장하는 구성요소 또는 물품이 해당 단어 뒤에 나열된 구성요소 또는 물품 및 이의 동등물을 포함하며 다른 구성요소 또는 물품을 배제하지 않음을 의미한다.

박막 트랜지스터 액정 디스플레이(Thin Film Transistor-Liquid Crystal Display, TFT-LCD) 기술은 마이크로전자 기술과 액정 디스플레이 기술을 독창적으로 결합한 기술이다. 당업자는 실리콘 기판(Si)에 마이크로전자 미세 가공 기술을 이용하고, 이를 대면적 유리에 이식하여 박막 트랜지스터(Thin Film Transistor, TFT) 어레이의 가공을 수행함으로써 어레이 기판을 형성한 다음, 성숙한 액정 디스플레이(Liquid Crystal Display, LCD) 기술을 이용하여 상기 어레이 기판을 컬러 필름층을 가진 다른 기판(즉, 대향 기판)과 셀 정렬을 수행하여 하나의 액정 셀을 형성한 다음, 편광판 부착과 등 과정과 같은 후속 공정을 거쳐 마지막에 액정 디스플레이 패널을 형성한다.

이해해야 할 것은, 상기 액정 셀은 포토 스페이서(Photo Spacer, 약칭: PS)를 더 포함하며, 상기 포토 스페이서의 주요 기능은 액정 셀을 지지하여 액정 디스플레이 패널의 각각의 영역의 셀 두께가 일치함을 유지하도록 함으로써 디스플레이 패널의 휘도의 균일성을 보장한다. 그러나 고급 초차원 스위치(Advanced Super Dimension Switch, ADS) 또는 평면 정렬 스위칭(In-Plane Switching, IPS)과 같은 수평 전계 편향 제품의 경우, 디스플레이 패널에 외부 응력이 가해지면 포토 스페이서가 이동되며, 비교적 크게 이동될 경우 포토 스페이서는 슬릿 전극(슬릿을 구비한 전극 구조) 상의 배향막(즉 PI 필름)을 긁어 해당 영역 중 액정의 배향이 효능을 잃게 되어 디스플레이 패널 작동 시 빛샘 현상을 일으킴으로써 거시적으로 불규칙적인 명점을 형성하며, 따라서 제품의 품질에 영향을 미친다.

예를 들어, 도 1은 전극 구조의 평면 구조 모식도이고, 도 1에 도시된 바와 같이, 상기 액정 디스플레이 패널의 전극 구조(10)의 패턴은 내부에 슬릿(11)이 설치되고, 슬릿(11)의 둘레는 폐쇄되어 있지만 이러한 슬릿 전극(10) 주변의 광 효율이 좋지 않아 디스플레이 불량 문제가 발생하기 쉽다.

본 발명의 실시예는 전극 구조를 제공하며, 상기 전극 구조는 제1 전극부와 제2 전극부가 각각 반 개방형의 제1 슬릿과 제2 슬릿을 갖도록 설계하여 제1 슬릿과 제2 슬릿의 개구에도 액정 분자의 편향이 발생할 수 있도록 하며, 또한 제1 슬릿과 제2 슬릿은 반 개방형 상태를 나타내므로, 전극 구조 주변의 광 효율을 향상시킬 수도 있고, 따라서 적어도 일정한 정도에서 관련 기술의 제한과 결함으로 인한 하나 이상의 문제를 극복할 수 있으며, 상기 전극 구조는 액정 디스플레이 패널에 사용될 수 있고, 액정 디스플레이 패널의 픽셀 전극 또는 공통 전극으로서 사용될 수 있다. 일 예시에서, 상기 전극 구조의 재료는 인듐 주석 산화물이고, 즉 상기 전극 구조는 ITO(인듐 주석 산화물) 전극일 수 있으며, 상기 전극 구조는 광 투과 성능을 갖는다.

예를 들어, 도 2는 본 발명의 일 실시예에서 제공된 전극 구조의 평면 구조 모식도이고, 도 2에 도시된 바와 같이, 상기 전극 구조는 제1 방향(Y)으로 순차적으로 배열된 제1 전극부(20), 도전 연결부(22) 및 제2 전극부(21)를 포함하며, 상기 제1 전극부(20)는 제1 방향(Y)으로 연장되는 제1 연결 스트립(201) 및 제1 방향(Y)에서 이격되게 배열된 다수의 제1 전극 스트립(202)을 포함할 수 있으며, 제1 연결 스트립(201)은 제2 방향(X)에서 대향하는 제1측(201a)과 제2측(201b)을 구비하고, 다수의 제1 전극 스트립(202)은 제1 연결 스트립(201)의 제1측(201a)에 위치하며 제1 연결 스트립(201)에 연결되고, 인접한 제1 전극 스트립(202) 중 제1 연결 스트립(201)으로부터 멀어지는 단부 사이에 개구 형상이 이루어지며, 다시 말해서, 인접한 제1 전극 스트립(202) 중 제1 연결 스트립(201)으로부터 멀어지는 단부 간에는 서로 연결되지 않는다.

설명해야 할 것은, 상기에서 언급된 다수의 제1 전극 스트립(202)이 제1 방향(Y)에서 이격되게 배열되는 것은 인접한 제1 전극 스트립(202) 사이에 제1 슬릿(S1)이 있고, 상기 제1 슬릿(S1)은 반개방 형상으로 이루어지는 것을 설명한다.

예를 들어, 도 2에 도시된 바와 같이, 상기 제2 전극부(21)는 제1 방향(Y)으로 연장되는 제2 연결 스트립(211) 및 제1 방향(Y)에서 이격되게 배열된 다수의 제2 전극 스트립(212)을 포함하고, 제2 연결 스트립(211)은 제1측(201a)에서 제2측(201b)으로부터 멀어지는 위치에 위치하며, 제2 연결 스트립(211)은 제2 방향(X)에서 대향하는 제3측(211a)과 제4측(211b)을 구비하고, 제3측(211a)은 제4측(211b)에서 제1측(201a)에 가까운 위치에 위치하며, 설명해야 할 것은, 제2 방향(X)과 제1 방향(Y)은 서로 수직되고; 다수의 제2 전극 스트립(212)은 제2 연결 스트립(211)의 제3측(211a)에 위치하며 제2 연결 스트립(211)에 연결되고, 인접한 제2 전극 스트립(212)에서 제2 연결 스트립(211)으로부터 멀어지는 단부 사이에 개구 형상이 이루어지며, 다시 말해서, 인접한 제2 전극 스트립(212)에서 제2 연결 스트립(211)으로부터 멀어지는 단부 간에는 서로 연결되지 않는다.

설명해야 할 것은, 상기에서 언급된 다수의 제2 전극 스트립(212)이 제1 방향(Y)에서 이격되게 배열되는 것은 인접한 제2 전극 스트립(212) 사이에 제2 슬릿(S2)이 있고, 상기 제2 슬릿(S2)은 반개방 형상으로 이루어지는 것을 설명한다.

예를 들어, 도 2에 도시된 바와 같이, 상기 도전 연결부(22)는 제1 전극부(20)와 제2 전극부(21) 사이에 위치하고, 도전 연결부(22)의 양단은 각각 제1 연결 스트립(201) 및 제2 연결 스트립(211)에 연결된다.

예를 들어, 본 발명의 실시예에서, 전극 구조의 제1 전극부(20)와 제2 전극부(21)를 각각 반 개방형의 제1 슬릿(S1)과 제2 슬릿(S2)을 갖도록 설계하여 제1 슬릿(S1)과 제2 슬릿(S2)의 개구에도 액정 분자의 편향이 발생할 수 있도록 하므로, 도 1에 도시된 슬릿 주변이 폐쇄되어 있는 전극 구조에 비해, 전극 구조 주변의 광 효율을 향상시킬 수 있다.

이 밖에, 도 2에 도시된 바와 같이, 제1 전극부(20)의 제1 슬릿(S1) 및 제2 전극부(21)의 제2 슬릿(S2) 중 하나는 개구 방향이 오른쪽을 향하고, 다른 하나는 개구 방향이 왼쪽을 향하며, 즉 제1 전극부(20)의 제1 슬릿(S1) 및 제2 전극부(21)의 제2 슬릿(S2)의 개구 방향은 반대되는데, 이로써 제2 방향(X)의 양측(즉 도 2 중의 좌우 양측)에서 전극 구조의 광 효율이 균형을 이룰 수 있어 전극 구조 주변의 광 효율이 보다 더 균형을 이루도록 함으로써 디스플레이 효과를 향상시킨다.

예를 들어, 일 예시에서, 기준 평면에서 상기 제1 전극부(20), 제2 전극부(21)와 도전 연결부(22)의 직교 투영은 일치하며, 여기서 언급된 일치는 오차가 허용되는 범위 내에서 완전히 일치한 것을 의미하고, 이와 같은 설계는 전극 구조의 설계 난이도를 줄일 수 있으므로 어레이 기판 중 다수의 전극 구조의 배열에 유리하지만, 본 발명의 실시예는 이에 한정되지 않으며, 기준 평면에서 상기 제1 전극부(20), 제2 전극부(21)와 도전 연결부(22)의 직교 투영은 일치하지 않을 수도 있고, 구체적인 상황에 따라 결정된다.

설명해야 할 것은, 본 발명의 실시예에서 언급된 기준 평면은 제1 방향(Y)에 수직인 평면이다.

예를 들어, 일 예시에서, 상기에서 언급된 제1 전극 스트립(202)과 제2 전극 스트립(212)은 서로 평행될 수 있고, 즉 제1 전극 스트립(202)과 제2 전극 스트립(212)의 연장 방향은 서로 평행되어 제1 전극부(20)와 제2 전극부(21)의 광 효율이 균형을 이루도록 한다. 구체적으로, 제1 전극 스트립(202)과 제2 전극 스트립(212)은 모두 제3 방향(Q)으로 연장되고, 상기 제3 방향(Q)은 제1 방향(Y) 및 제2 방향(X)과 교차하며, 다시 말해서 제3 방향(Q)은 제1 방향(Y) 및 제2 방향(X)과 평행되거나 공선에 있지 않으므로, 이와 같은 설계는 컬러 시프트를 감소시킬 수 있어 상기 전극 구조가 디스플레이 패널에 사용될 경우 디스플레이 패널의 디스플레이 효과를 향상시킨다.

예를 들어, 일 예시에서, 상기 제3 방향(Q)과 제2 방향(X) 사이의 예각은 5° 내지 15°일 수 있고, 예를 들어 5°, 7°, 9°, 11°, 13°, 15°이며, 본 발명의 실시예는 이에 대해 한정하지 않는다.

예를 들어, 일 예시에서, 상기 제1 전극 스트립(202)의 제1 폭은 제2 전극 스트립(212)의 제1폭과 같을 수 있다. 이 밖에, 상기 제1 슬릿(S1)의 제1 폭은 제2 슬릿(S2)의 제1 폭과 같을 수 있고, 이로써 제1 전극부(20)와 제2 전극부(21)의 광 효율이 더욱 균형을 이룰 수 있어 상기 전극 구조가 디스플레이 패널에 사용될 경우 디스플레이 패널의 디스플레이 효과를 향상시킨다.

설명해야 할 것은, 본 발명의 실시예에서 언급된 제1 폭은 제4 방향(P)으로의 사이즈를 의미하고, 상기 제4 방향(P)과 제3 방향(Q)은 서로 수직된다.

예를 들어, 일 예시에서, 제1 전극부(20)와 제2 전극부(21)의 액정 분자 편향이 양호하도록 보장하여 제1 전극부(20)와 제2 전극부(21)의 광 효율을 향상시키기 위해, 제4 방향(P)으로 제1 전극 스트립(202)의 제1 폭, 제4 방향(P)으로 제1 슬릿(S1)의 제1 폭, 제4 방향(P)으로 제2 전극 스트립(212)의 제1 폭 및 제4 방향(P)으로 제2 슬릿(S2)의 제1 폭은 일정한 요구를 충족시켜야 하며, 즉 제4 방향(P)으로 제1 슬릿(S1)의 제1 폭과 제4 방향(P)으로 제1 전극 스트립(202)의 제1 폭의 비는 1 내지 4일 수 있고, 예를 들어 1, 1.5, 2, 2.5, 3, 3.5, 4 등일 수 있으며 본 발명의 실시예는 이에 대해 한정하지 않는다.

예를 들어, 일 예시에서, 상기 제4 방향(P)으로 제1 전극 스트립(202) 및 제2 전극 스트립(212)의 제1 폭은 1.8 μm 내지 3 μm일 수 있으며, 예를 들어 1.8 μm, 2 μm, 2.2 μm, 2.4 μm, 2.6 μm, 2.8 μm, 3 μm 등이고; 제4 방향(P)으로 제1 슬릿(S1) 및 제2 슬릿(S2)의 제1 폭은 3 μm 내지 7 μm일 수 있으며, 예를 들어 3 μm, 3.5 μm, 4 μm, 4.5 μm, 5 μm, 5.5 μm, 6 μm, 6.5 μm, 7 μm 등이다.

이 밖에, 제1 전극부(20)와 제2 전극부(21)의 광 효율이 더 균형을 이루도록 하여 전극 구조가 디스플레이 패널에 사용될 경우 디스플레이 패널의 디스플레이 효과를 향상시키기 위해, 상기 제2 방향(X)으로 제1 연결 스트립(201)의 제2 폭과 제2 방향(X)으로 제2 연결 스트립(211)의 제2 폭을 같게 설정할 수 있다. 예를 들어, 상기 제2 방향(X)으로 제1 연결 스트립(201)과 제2 연결 스트립(211)의 제2 폭은 제4 방향(P)으로 제1 전극 스트립(202) 및 제2 전극 스트립(212)의 제1 폭과 같을 수 있지만, 본 발명의 실시예는 이에 한정되지 않으며, 상기 제2 방향(X)으로 제1 연결 스트립(201)과 제2 연결 스트립(211)의 제2 폭은 제4 방향(P)으로 제1 전극 스트립(202) 및 제2 전극 스트립(212)의 제1 폭보다 더 클 수도 있어, 광 효율을 향상시킴과 동시에 제4 방향(P)으로 제1 연결 스트립(201)과 제2 연결 스트립(211)의 제1 폭이 너무 작아 제1 연결 스트립(201)과 제2 연결 스트립(211)이 쉽게 단선되는 문제를 개선할 수 있고, 이로써 최종 형성된 디스플레이 패널의 수율을 향상시킨다.

설명해야 할 것은, 본 발명의 실시예에서 언급된 제2 폭은 제2 방향(X)으로의 사이즈이다.

예를 들어, 상기에서 언급된 전극 구조의 제1 전극부(20)와 제2 전극부(21)는 도전 연결부(22)를 통해 연결되고, 제조 과정에서 도전 연결부(22)가 불순물 입자(Partical)의 영향을 받아 단선이 발생하는 문제를 방지하기 위해, 본 발명의 실시예에서는 도전 연결부(22)의 면적을 크게 설계하여 쉽게 단선되는 문제로 인한 픽셀 불량 상황을 방지한다. 예를 들어, 일 예시에서, 상기 도전 연결부(22)의 면적은 제1 전극 스트립(202)의 면적보다 크고, 제2 전극 스트립(212)의 면적보다 크다.

이해해야 할 것은, 상기 도전 연결부(22) 전체는 제3 방향(Q)으로 연장되어 가공 설계 난이도를 줄일 수도 있다. 예를 들면, 기준 평면에서 도전 연결부(22)의 직교 투영이 기준 평면에서 제1 전극부(20)과 제2 전극부(21)의 직교 투영과 일치할 경우, 도전 연결부(22)의 면적을 제1 전극 스트립(202)과 제2 전극 스트립(212)의 면적보다 크게 하기 위해, 일 예시에서, 제4 방향(P)으로 제1 전극 스트립(202)의 제1 폭과 제4 방향(P)으로 제2 전극 스트립(212)의 제1 폭을 제4 방향(P)으로 도전 연결부(22) 전체의 제1 폭보다 작게 할 수 있다.

예를 들어, 일 예시에서, 도 2에 도시된 바와 같이, 상기 도전 연결부(22)는 하나의 도전 연결 스트립(22a)일 수 있고, 상기 도전 연결 스트립(22a)은 제3 방향(Q)으로 연장되며, 여기서 상기 제4 방향(P)으로 도전 연결 스트립(22a)의 제1 폭과 제4 방향(P)으로 제1 전극 스트립(202)의 제1 폭의 비는 1.5 내지 5.5일 수 있으며, 다시 말해서 도전 연결부(22)는 제1 전극 스트립(202)에 비해 폭 확대 처리되어 도전 연결부(22)의 쉽게 단선되는 상황을 개선함으로써 최종 형성된 디스플레이 패널의 품질을 보장한다.

예를 들어, 일 예시에서, 도전 연결부(22)가 단지 하나의 도전 연결 스트립(22a)일 경우, 상기 제4 방향(P)으로 도전 연결 스트립(22a)의 제1 폭은 5 μm 내지 10 μm일 수 있으며, 예를 들어 5 μm, 6 μm, 7 μm, 8 μm, 9 μm, 10 μm 등이다.

예를 들어, 일 예시에서, 상기 제2 방향(X)으로 제1 연결 스트립(201)의 제2 폭과 제2 방향(X)으로 제2 연결 스트립(211)의 제2 폭은 모두 2.3 μm 내지 2.7 μm이고, 제4 방향(P)으로 도전 연결 스트립(22a)의 제1 폭은 2.5 μm 내지 3.0 μm이며, 제4 방향(P)으로 제1 전극 스트립(202) 및 제2 전극 스트립(212)의 제1 폭은 모두 1.8 μm 내지 2.6 μm이다.

예를 들어, 일 예시에서, 상기 제1 연결 스트립(201)과 제2 전극 스트립(212)은 제2 방향(X)에 대해 거울상으로 설치되어 전극 구조 제조 과정이 간단해질 수 있도록 한다.

예를 들어, 도 3은 본 발명의 일 실시예에서 제공된 다른 전극 구조의 평면 구조 모식도이고, 도 3에 도시된 바와 같이, 상기 도전 연결부(22)는 제1 도전 연결 스트립(221), 제2 도전 연결 스트립(222) 및 적어도 2개의 제3 도전 연결 스트립(223)을 포함할 수 있으며, 여기서 상기 제1 도전 연결 스트립(221)과 제2 도전 연결 스트립(222)은 모두 제1 방향(Y)으로 연장되고, 제1 도전 연결 스트립(221)과 제2 도전 연결 스트립(222)은 제2 방향(X)에서 이격되게 배열되며, 제1 도전 연결 스트립(221)은 제1 연결 스트립(201)에 연결되고, 제2 도전 연결 스트립(222)은 제2 연결 스트립(211)에 연결되며; 적어도 2개의 제3 도전 연결 스트립(223)은 제1 방향(Y)에서 이격되게 배열되고, 제1 도전 연결 스트립(221)과 제2 도전 연결 스트립(222) 사이에 위치하며, 각각의 제3 도전 연결 스트립(223)의 양단(즉, 이의 연장 방향으로의 양단)은 각각 제1 도전 연결 스트립(221) 및 제2 도전 연결 스트립(222)에 연결되고, 다시 말해서 인접한 제3 도전 연결 스트립(223) 사이에는 제3 슬릿(S3)이 구비되며, 상기 제3 슬릿(S3)의 둘레는 폐쇄되어 있다. 예를 들어, 상기 도전 연결부(22)에 포함된 제3 슬릿(S3)의 개수는 한정되지 않으며, 상기 도전 연결부(22)에는 다수의 제3 슬릿(S3)이 더 포함될 수 있다.

예를 들어, 도 3에 도시된 바와 같이, 도전 연결부(22)의 내부에 슬로팅(즉 제3 슬릿(S3)) 설계를 수행하여, 한편으로 도전 연결부(22) 상부의 광 효율 손실을 줄일 수 있음으로써 전극 구조 전체의 광 효율을 향상시킬 수 있고, 다른 한편으로 제1 전극부(20)와 제2 전극부(21)가 적어도 2개의 도선(즉 제3 도전 연결 스트립(223))을 통해 연결되어 도통될 수 있도록 함으로써, 불순물 입자에 의해 그 중 하나의 도선이 끊어지더라도 여전히 다른 도선으로 연결되어 제1 전극부(20)와 제2 전극부(21)가 도통됨으로써 픽셀 불량의 발생률을 크게 줄일 수 있고 후속의 디스플레이 패널을 형성하는 수율을 향상시킬 수 있다.

예를 들어, 일 예시에서, 상기 제3 도전 연결 스트립(223)을 2개로 설치하여, 제1 전극부(20)와 제2 전극부(21)의 연결 도통이 안정적이도록 보장함과 동시에 전극 구조에서 도전 연결부(22)의 점유율을 적절하게 줄일 수도 있으며, 즉 제1 전극부(20)와 제2 전극부(21)에 더 많은 설계 공간을 제공할 수 있고, 다시 말해서 제1 전극부(20)와 제2 전극부(21)의 면적은 모두 도전 연결부(22)의 면적보다 클 수 있으며, 제1 전극부(20) 중의 제1 슬릿(S1)과 제2 전극부(21) 중의 제2 슬릿(S2)은 모두 반개방형으로 설계되고 도전 연결부(22) 중의 제3 슬릿(S3)은 폐쇄형으로 설계되었으므로, 상기 제1 전극부(20)와 제2 전극부(21)의 광 효율은 도전 연결부(22)의 광 효율보다 우수하며, 이로써 전극 구조 전체의 광 효율을 향상시킬 수 있어 상기 전극 구조가 디스플레이 패널에 사용될 경우 디스플레이 패널의 품질을 향상시킬 수 있다. 이 밖에, 도전 연결부(22)에 제3 슬릿(S3)이 설치되므로, 전극 구조 제조 과정에서 불순물 입자가 도전 연결부(22)에 부착되는 상황을 완화시킬 수 있어 도전 연결부(22)의 저항값이 불순물 입자의 부착으로 증가되는 상황을 완화시킬 수 있으며, 계속하여 픽셀의 구동에 미치는 영향을 완화한다.

이해해야 할 것은, 제3 도전 연결 스트립(223)은 2개로 설치되는 것에 한정되지 않으며, 3개 또는 4개로 설치될 수도 있고, 구체적인 상황에 다라 결정되며, 본 발명의 실시예는 이에 대해 한정하지 않는다.

예를 들어, 전극 구조에서 도전 연결부(22)의 점유율을 더 줄이기 위해, 제1 도전 연결 스트립(221)의 길이와 제2 도전 연결 스트립(222)의 길이는 모두 제1 연결 스트립(201)의 길이보다 작고 제2 연결 스트립(211)의 길이보다 작을 수 있다. 이해해야 할 것은, 여기서 언급된 길이는 제1 방향(Y)으로의 사이즈이다.

예를 들어, 일 예시에서, 제1 방향(Y)으로 상기 제1 연결 스트립(201)의 길이는 제1 방향(Y)으로 제2 연결 스트립(211)의 길이보다 작다.

예를 들어, 일 예시에서, 제1 방향(Y)으로 상기 제1 연결 스트립(201)의 길이와 제1 방향(Y)으로 제2 연결 스트립(211)의 길이의 비율은 0.1~0.9이고, 예를 들어 상기 비율은 0.1, 0.2, 0.3, 0.4, 0.5, 0.6, 0.7, 0.8 또는 0.9이다.

예를 들어, 도 2 및 도 3에 도시된 바와 같이, 상기 제1 연결 스트립(201), 도전 연결부(22) 및 제2 연결 스트립(211) 연결 전체는 꺽은 선 형상으로 이루어지고, 제1 연결 스트립(201)의 일단은 도전 연결부(22)의 일단에 연결되며, 도전 연결부(22)의 타단은 제2 연결 스트립(211)의 일단에 연결되고, 제1 연결 스트립(201)과 제2 연결 스트립(211)은 제2 방향(X)으로 도전 연결부(22)의 상이한 측에 위치한다.

예를 들어, 제2 방향(X)으로 상기 제1 도전 연결 스트립(221)의 제2 폭은 제2 방향(X)으로 제1 연결 스트립(201)의 제2 폭과 같을 수 있고, 제2 방향(X)으로 제2 도전 연결 스트립(222)의 제2 폭은 제2 방향(X)으로 제2 연결 스트립(211)의 제2 폭과 같을 수 있다.

예를 들어, 도 3에 도시된 바와 같이, 상기 제3 도전 연결 스트립(223)은 제3 방향(Q)으로 연장될 수도 있다. 제4 방향(P)으로 상기 제3 도전 연결 스트립(223)의 제1 폭은 제4 방향(P)으로 제1 전극 스트립(202)의 제1 폭과 같을 수 있다. 이 밖에, 제4 방향(P)으로 인접한 제3 도전 연결 스트립(223) 사이의 제3 슬릿(S3)의 제1 폭은 제4 방향(P)으로 인접한 제1 전극 스트립(202) 사이의 제1 슬릿(S1)의 제1 폭, 제4 방향(P)으로 인접한 제2 전극 스트립(212) 사이의 제2 슬릿(S2)의 제1 폭과 같을 수 있으며, 이로써 도전 연결부(22)와 제1 전극부(20) 및 제2 전극부(21)의 광 효율이 균형을 이룰 수 있도록 하여 상기 전극 구조가 디스플레이 패널에 사용될 경우 디스플레이 패널의 디스플레이 효과를 향상시킨다.

또한, 상기 제3 도전 연결 스트립(223)과 이에 인접한 제1 전극 스트립(202) 사이에는 제4 슬릿(S4)이 구비되고, 상기 제3 도전 연결 스트립(223)과 이에 인접한 제2 전극 스트립(212) 사이에는 제5 슬릿(S5)이 구비되며, 제4 방향(P)으로 상기 제4 슬릿(S4), 제5 슬릿(S5)과 상기에서 언급된 제1 슬릿(S1), 제2 슬릿(S2), 제3 슬릿(S3)의 제1폭은 모두 같아 도전 연결부(22), 제1 전극부(20), 제2 전극부(21)의 삼자 사이에서의 광 효율이 균형을 이루도록 함으로써 상기 전극 구조가 디스플레이 패널에 사용될 경우 디스플레이 패널의 디스플레이 효과를 향상시킬 수 있다.

본 발명의 일 실시예에서, 도 2 및 도 3에 도시된 바와 같이, 제2 전극부(21)에는 신호 연결부(213)가 더 포함될 수 있고, 상기 신호 연결부(213)는 다수의 제2 전극 스트립(212)에서 도전 연결부(22)로부터 멀어지는 일측에 위치하여 제2 연결 스트립(211)에 연결될 수 있다. 예를 들면, 본 발명의 실시예에서 전극 구조가 공통 전극일 경우, 상기 신호 연결부(213)는 어레이 기판 중의 공통 라인에 연결될 수 있으며, 다시 말해서 상기 신호 연결부(213)는 공통 신호를 수신하는데 사용될 수 있지만 본 발명의 실시예는 이에 한정되지 않는다. 본 발명의 실시예에서의 전극 구조가 픽셀 구조일 경우, 상기 신호 연결부(213)는 또한 어레이 기판 중의 트랜지스터의 소스 드레인 전극에 연결될 수 있고, 상기 신호 연결부(213)는 데이터 신호와 같은 소스 드레인 전극으로부터 전달되는 신호를 수신하는데 사용된다.

설명해야 할 것은, 도 2 및 도 3 중 점선은 실제 의미가 없으며, 단지 상기에서 언급된 각 구조를 구분하여 상기에서 언급된 각 구조 사이의 위치 관계를 간편하게 이해하기 위한 것이다.

이 밖에, 더 이해해야 할 것은, 상기 신호 연결부(213)의 형상은 도 2 및 도 3에 도시된 형상에 한정되지 않으며, 다른 형상일 수도 있고, 구체적인 상황에 따라 결정되며 본 발명의 실시예는 이에 대해 한정하지 않는다. 더 설명해야 할 것은, 본 발명의 실시예에서 언급된 전극 구조의 전체는 일체형 구조이다.

본 발명의 실시예는 디스플레이 패널을 더 제공하며, 상기 디스플레이 패널은 액정 디스플레이 패널일 수 있다. 예를 들어, 도 4는 본 발명의 일 실시예에서 제공된 디스플레이 패널의 부분적 절단면 구조 모식도이고, 도 4에 도시된 바와 같이, 상기 디스플레이 패널은 셀이 정렬되게 설치된 어레이 기판(3)과 대향 기판(4)을 포함할 수 있고, 대향 기판(4)과 어레이 기판(3) 사이에 위치한 액정 분자(5)를 더 포함할 수 있다.

아래 도 2 내지 도 8을 결합하여 본 발명의 실시예의 디스플레이 패널에 대해 상세하게 설명한다.

도 5 내지 도 7을 결합하면, 어레이 기판(3)은 제1 서브스트레이트(30) 및 제1 서브스트레이트(30)에 형성된 다수의 서브 픽셀 유닛, 복수 행의 스캔 라인(31), 복수 행의 제1 공통 라인(32), 복수 열의 데이터 라인(33)을 포함할 수 있다.

예를 들어, 도 5는 본 발명의 일 실시예에서 제공된 디스플레이 패널의 평면 구조 모식도이고, 도 5에 도시된 바와 같이, 제1 서브스트레이트(30)는 행 방향(X)(제2 방향)과 열 방향(Y)(제1 방향)을 따라 어레이로 배열된 다수의 서브 픽셀 영역(301), 인접한 2개의 행 서브 픽셀 영역(301) 사이에 위치한 제1 배선 영역(302) 및 인접한 2개의 열 사이에 위치한 제2 배선 영역(303)을 구비할 수 있고, 제1 배선 영역(302)과 제2 배선 영역(303) 사이에는 중첩이 존재한다.

도 5에 도시된 바와 같이, 다수의 서브 픽셀 유닛은 제1 서브스트레이트(30)에 형성되고, 각각의 서브 픽셀 유닛은 적어도 일부가 서브 픽셀 영역(301) 내에 위치한 픽셀 전극(34), 공통 전극(35) 및 적어도 일부가 제1 배선 영역(302)에 위치한 트랜지스터(36)를 포함한다. 이 밖에, 서브 픽셀 유닛에는 축적 커패시턴스(미도시)가 더 포함될 수 있다.

예를 들어, 도 6은 도 5에 도시된 A 부분의 확대 구조 모식도이고, 도 5 및 도 6을 결합하면, 트랜지스터(36)는 활성층(360), 그리드(361) 및 동일한 층에 설치된 제1극(362) 및 제2극(363)을 포함할 수 있고, 여기서, 그리드(361)와 활성층(360) 사이에는 절연층이 더 설치되어 그리드(361)와 활성층(360)이 상호 절연될 수 있도록 하며, 상기 절연층은 산화규소, 질화규소와 같은 무기 재료로 제조될 수 있다. 설명해야 할 것은, 그리드(361)는 스캔 라인(31)과 동일한 층에 설치될 수 있고, 그리드(361)는 상기에서 언급된 스캔 라인(31)의 일부에 속할 수 있다.

예를 들어, 상기 트랜지스터(36)는 탑 게이트 박막 트랜지스터일 수 있고, 언더 게이트 박막 트랜지스터일 수도 있다. 본 발명의 실시예에서, 주로 트랜지스터(36)가 언더 게이트 박막 트랜지스터인 것을 예로 들어 설명한다. 트랜지스터(36)가 언더 게이트 박막 트랜지스터일 경우, 그리드(361)는 제1 서브스트레이트(30)에 형성되고, 상기 그리드(361)의 재료는 몰리브덴, 알루미늄 및 티타늄과 같은 금속 재료 또는 합금 재료를 포함할 수 있으며, 이의 양호한 전기 전도성을 보장한다. 절연층은 제1 서브스트레이트(30)에 형성되고 그리드(361)를 커버하며, 상기 절연층은 산화규소, 질화규소와 같은 무기 재료로 제조될 수 있다. 활성층(360)은 절연층에서 제1 서브스트레이트(30)로부터 멀어지는 일측에 형성되고, 제1극(362)과 제2극(363)은 각각 활성층(360)의 2개의 도핑 영역에 연결되고, 제1극(362)과 제2극(363)의 재료는 금속 재료 또는 합금 재료를 포함할 수 있으며, 예를 들어 몰리브덴, 알루미늄 및 티타늄으로 형성된 금속 단층 또는 다층 구조이고, 예를 들어 상기 다층 구조는 티타늄, 알루미늄 및 티타늄의 3층 금속 적층(Al/Ti/Al) 등과 같은 다중 금속층 적층이다.

이해해야 할 것은, 서브 픽셀 유닛 중 트랜지스터(36)의 개수는 다수로 설치될 수 있고, 상기 트랜지스터(36)는 또한 N형 트랜지스터 및 P형 트랜지스터로 나뉜다.

예를 들어, 도 5 및 도 6을 결합하면, 상기 픽셀 전극(34)은 제1극(362)에 연결될 수 있고, 여기서 트랜지스터(36)의 제1극(362)은 드레인 전극일 수 있고, 상기 제2극(363)은 소스 전극일 수 있지만 본 발명의 실시예는 이에 한정되지 않으며, 트랜지스터(36)의 제1극(362)이 소스 전극이고, 제2극(363)이 드레인 전극일 수도 있으며, 구체적인 상황에 따라 결정되고, 제1 서브스트레이트(30)에서 공통 전극(35)의 직교 투영은 제1 서브스트레이트(30)에서 픽셀 전극(34)의 직교 투영과 중첩될 수 있다.

예를 들어, 픽셀 전극(34)과 공통 전극(35) 중 적어도 하나는 전술한 어느 하나의 실시예에서 설명된 전극 구조이므로 픽셀 주변의 광 효율을 향상시킬 수 있고, 상기 전극 구조가 디스플레이 패널에 사용될 경우 디스플레이 패널의 품질을 향상시킨다. 설명해야 할 것은, 본 발명의 실시예에서 언급된 행 방향(X)은 상기에서 언급된 제2 방향(X)일 수 있고, 열 방향(Y)은 상기에서 언급된 제1 방향(Y)일 수 있다.

예를 들어, 도 7은 도 6 중 C-C 방향에 따른 단면 구조 모식도이고, 도 7에 도시된 바와 같이, 상기 제1 서브스트레이트(30)는 단층 구조일 수 있으며, 상기 제1 서브스트레이트(30)는 유리 기판일 수 있지만 본 발명의 실시예는 이에 한정되지 않으며, 상기 제1 서브스트레이트(30)는 다층 구조일 수도 있고, 제1 서브스트레이트(30)의 재료는 유리에 한정되지 않으며 폴리이미드(PI)와 같은 다른 재료일 수도 있고, 구체적인 상황에 따라 결정된다.

본 발명의 실시예에서, 도 7에 도시된 바와 같이, 픽셀 전극(34)은 공통 전극(35)에서 제1 서브스트레이트(30)로부터 멀어지는 일측에 위치할 수 있고, 공통 전극(35)은 공통 전극(35)보다 앞서 제1 서브스트레이트(30)에 제조될 수 있다. 예를 들면, 상기 공통 전극(35)은 판상 전극일 수 있고, 즉 공통 전극(35)은 하나의 덩어리이며 슬릿이 설치되지 않고, 픽셀 전극(34)은 전술한 어느 하나의 실시예에서 설명된 전극 구조일 수 있으며 픽셀 전극(34)과 공통 전극(35) 사이에서 발생된 전기장을 통해 전극 사이와 전극 바로 상부에 있는 모든 액정 분자가 편향이 발생하도록 함으로써 액정의 작업 효율을 향상시킬 수 있고 광 투과 효율을 증가시킨다.

이해해야 할 것은, 본 발명의 실시예에서, 픽셀 전극(34)과 공통 전극(35) 사이의 위치 관계는 상기에서 언급된 관계에 한정되지 않고, 예를 들어 픽셀 전극(34)은 공통 전극(35)에서 제1 서브스트레이트(30)에 가까운 일측에 위치하고, 상기 공통 전극(35)은 전술한 어느 하나의 실시예에서 설명된 전극 구조이며 픽셀 전극(34)은 판상 전극인 것일 수 있다.

본 발명의 실시예에서, 어레이 기판의 광 투과율을 보장하기 위해 픽셀 전극(34)은 인듐 주석 산화물(ITO) 재료로 제조될 수 있지만 본 발명의 실시예는 이에 한정되지 않으며, 인듐 아연 산화물(IZO), 산화아연(ZnO) 등 투명한 재료로 제조될 수도 있고, 다시 말해서 픽셀 전극(34)에 사용되는 재료는 트랜지스터(36)의 그리드(361), 제1극(362) 및 제2극(363)의 재료와 상이하므로, 상기 픽셀 전극(34)과 트랜지스터(36)의 그리드(361), 제1극(362) 및 제2극(363)은 상이한 콤퍼지션 공정으로 제조될 수 있다.

예를 들어, 도 7에 도시된 바와 같이, 공통 전극(35)은 트랜지스터(36)의 제1극(362) 및 제2극(363)에서 제1 서브스트레이트(30)에 가까운 일측에 위치할 수 있고, 상기 공통 전극(35)은 트랜지스터(36)의 그리드(361)를 형성하기 이전에 제1 서브스트레이트(30)에 형성될 수 있으며, 다시 말해서 어레이 기판 제조 시, 먼저 콤퍼지션 공정으로 제1 서브스트레이트(30)에 공통 전극(35)을 형성한 다음, 다른 콤퍼지션 공정으로 제1 서브스트레이트(30)에 트랜지스터(36)의 그리드(361)를 형성할 수도 있다. 설명해야 할 것은, 공통 전극(35)과 그리드(361)는 모두 제1 서브스트레이트(30)에 형성되지만 공통 전극(35)과 그리드(361) 간에는 서로 끊어진 상태(즉 연결이 없음)이다. 이해해야 할 것은, 공통 전극(35)은 또한 트랜지스터(36)의 그리드(361)를 형성한 후에 제1 서브스트레이트(30)에 형성될 수 있으며, 상기 공통 전극(35)은 그리드(361)에서 제1 서브스트레이트(30)로부터 멀어지는 일측에 위치할 수도 있고, 구체적인 상황에 따라 결정된다.

마찬가지로, 어레이 기판의 광 투과율을 보장하기 위해 픽셀 전극(34)은 ITO와 같은 투명한 도전 재료로 제조될 수도 있으며, 상기 픽셀 전극(34)은 트랜지스터(36)의 제1극(362) 및 제2극(363)에서 제1 서브스트레이트(30)로부터 멀어지는 일측에 형성될 수 있고, 이해해야 할 것은, 상기 픽셀 전극(34)과 트랜지스터(36)의 제1극(362) 및 제2극(363) 사이에는 한 층의 절연층이 더 구비되며, 상기 픽셀 전극(34)은 제2 스루홀 구조(H2)를 통해 트랜지스터의 제1극(362)에 연결될 수 있다. 구체적으로, 픽셀 전극(34)이 전술한 실시예에서 언급된 전극 구조일 경우, 상기 픽셀 전극(34)은 신호 연결부(213)를 통해 제2 스루홀 구조(H2)를 거쳐 트랜지스터의 제1극(362)에 연결될 수 있고, 이해해야 할 것은, 상기 신호 연결부(213)는 제1 배선 영역(302) 내에 위치할 수 있다.

예를 들어, 픽셀 전극(34)이 전술한 실시예에서 언급된 전극 구조일 경우, 제1 방향(Y), 제2 방향(X)에서 인접한 2개의 픽셀 전극(34) 중 제1 전극부(20)의 슬릿 개구 방향은 반대되고, 제2 전극부(21)의 슬릿 개구는 반대된다. 이 밖에, 더 설명해야 할 것은, 어레이 기판(3) 중 각 전극 구조의 전체 형상은 다소 상이할 수 있고, 예를 들어, 일부 전극 구조는 어레이 기판(3) 중의 다른 구조에 대해 회피 설계 등을 수행해야 하지만, 이해해야 할 것은 어레이 기판(3) 중 각 전극 구조의 전체 형상은 완전히 동일한 것이 아닐 수 있지만 전체 설계 구상은 동일해야 하며, 즉 제1 전극부(20), 제2 전극부(21)는 모두 반 슬로팅 설계이고, 제4 방향(P)으로 도전 연결부(22) 전체의 제1 폭은 제4 방향(P)으로 제1 전극 스트립(202)의 제1 폭 및 제4 방향(P)으로 제2 전극 스트립(212)의 제1 폭보다 크다.

예를 들어, 도 5에 도시된 바와 같이, 적어도 한 행의 스캔 라인(31)은 하나의 제1 배선 영역(302) 내에 위치할 수 있고, 다시 말해서 각각의 제1 배선 영역(302) 내에 적어도 한 행의 스캔 라인(31)이 설치될 수 있으며, 이해해야 할 것은, 상기 스캔 라인(31)의 전체는 행 방향(X)으로 연장되는 것으로 간주될 수 있다. 상기 스캔 라인(31)은 서브 픽셀 유닛 중 트랜지스터(36)의 그리드(361)에 연결되고, 전술한 바에 의하면 스캔 라인(31)은 트랜지스터(36)의 그리드(361)와 동일한 층에 설치될 수 있으며 일체형 구조이고, 상기 스캔 라인(31)은 서브 픽셀 유닛에 스캔 신호를 제공하도록 구성된다.

예를 들어, 도 5에 도시된 바와 같이, 적어도 한 행의 제1 공통 라인(32)은 하나의 제1 배선 영역(302) 내에 위치할 수 있고, 다시 말해서 각각의 제1 배선 영역(302) 내에 적어도 한 행의 제1 공통 라인(32)이 설치될 수 있으며, 이해해야 할 것은, 상기 제1 공통 라인(32)의 전체는 행 방향(X)으로 연장되는 것으로 간주될 수 있고, 상기 제1 공통 라인(32)은 공통 전극(35)에 연결될 수 있으며, 이는 서브 픽셀 유닛에 공통 신호를 제공하도록 구성된다.

예를 들면, 상기 제1 공통 라인(32)은 스캔 라인(31)과 동일한 층에 설치될 수 있고, 여기서 상기에서 언급된 공통 전극(35)은 스캔 라인(31)보다 앞서 제1 서브스트레이트(30)에 설치될 수 있으므로, 따라서 제1 공통 라인(32)이 공통 전극(35)에 연결되도록 하기 위해, 제1 공통 라인(32) 제조 과정에서 제1 공통 라인(32)을 공통 전극(35)과 접합시킬 수 있다.

예를 들어, 도 5에 도시된 바와 같이, 각각의 제1 배선 영역(302) 내에 한 행의 스캔 라인(31) 및 한 행의 제1 공통 라인(32)이 설치될 수 있고, 이해해야 할 것은, 상기 스캔 라인(31)과 제1 공통 라인(32)은 서로 끊어져있으며, 즉 제1 서브스트레이트(30)에서 스캔 라인(31)의 직교 투영은 제1 서브스트레이트(30)에서 제1 공통 라인(32)의 직교 투영과 중첩되지 않는다. 설명해야 할 것은, 제1 배선 영역(302) 내에는 한 행의 스캔 라인(31) 및 한 행의 제1 공통 라인(32)이 설치되는 것에 한정되지 않으며, 두 행의 스캔 라인(31)이 설치되거나 제1 공통 라인(32)이 설치되지 않을 수 있으며, 구체적인 상황에 따라 결정되고 본 발명의 실시예는 이에 대해 한정하지 않는다. 본 발명의 실시예는 주로 각각의 제1 배선 영역(302) 내에 한 행의 스캔 라인(31) 및 한 행의 제1 공통 라인(32)이 설치되는 것을 설명한다.

예를 들어, 도 5에 도시된 바와 같이, 적어도 한 열의 데이터 라인(33)은 하나의 제2 배선 영역(303) 내에 위치할 수 있고, 다시 말해서 각각의 제2 배선 영역(303) 내에 적어도 한 열의 데이터 라인(33)이 설치되며, 이해해야 할 것은, 상기 데이터 라인(33)의 전체는 열 방향(Y)으로 연장되는 것으로 간주될 수 있고, 제1 서브스트레이트(30)에서 상기 데이터 라인(33)의 직교 투영은 제1 서브스트레이트(30)에서 스캔 라인(31) 및 제1 공통 라인(32)의 직교 투영과 중첩된다. 예를 들어, 상기 데이터 라인(33)은 서브 픽셀 유닛 중 트랜지스터(36)의 제2극(363)에 연결될 수 있고, 이는 서브 픽셀 유닛에 데이터 신호를 제공하도록 구성된다.

예를 들면, 본 발명의 실시예에서의 데이터 라인(33)은 서브 픽셀 유닛 중 트랜지스터(36)의 제1극(362) 및 제2극(363)과 동일한 층에 설치될 수 있고, 즉 동일한 콤퍼지션 공정에 의해 제조되어 마스크 비용을 줄일 수 있지만; 본 발명의 실시예는 이에 한정되지 않으며, 상이한 콤퍼지션 공정에 의해 제조될 수도 있고 구체적인 상황에 따라 결정된다.

예를 들어, 도 5에 도시된 바와 같이, 각각의 제2 배선 영역(303) 내에 한 열의 데이터 라인(33)이 설치될 수 있고, 상기 데이터 라인(33)은 동일한 열 중 각 서브 픽셀 유닛의 제2극(363)에 연결될 수 있으며, 다시 말해서 데이터 라인(33)은 동일한 열의 서브 픽셀 유닛에 데이터 신호를 제공할 수 있다.

본 발명의 실시예에서, 각 열의 데이터 라인(33)은 이의 중축선에 대해 대칭되게 설치될 수 있고, 설명해야 할 것은, 여기서 언급된 중축선은 데이터 라인(33)의 중심을 지나 열 방향(Y)으로 연장되는 라인이다.

예를 들어, 한 열의 서브 픽셀 유닛에서, 행 방향(X)으로 각각의 서브 픽셀 유닛의 제1극(362)과 이에 연결된 데이터 라인(33)의 간격은 같아 각 열 중 각각의 서브 픽셀 유닛의 트랜지스터(36)와 데이터 라인(33) 사이의 커플링 커패시턴스가 거의 일치하도록 보장하며, 이로써 각 열 중 각각의 서브 픽셀 유닛에서의 광 효율의 균일성을 보장한다. 설명해야 할 것은, 행 방향(X)으로 한 열의 서브 픽셀 유닛 중 각 서브 픽셀 유닛의 제1극(362)과 이에 연결된 데이터 라인(33)의 간격은 같으면서도 상기 열의 제1극(362)과 그리드(361)의 중첩 면적은 다른 열과 일치해야 한다.

예를 들어, 도 5에 도시된 바와 같이, 어레이 기판은 제2 공통 라인(37)을 더 포함할 수 있고, 상기 제2 공통 라인(37)은 데이터 라인(33)과 동일한 층에 설치되며 서로 이격되어 있을 수 있다. 여기서 상기 제2 공통 라인(37)은 제1 방향(Y)으로 연장되고, 상기 제1 서브스트레이트(30)에서 제2 공통 라인(37)의 직교 투영의 중간 부분은 제1 배선 영역(302)에 위치하며, 상기 제2 공통 라인(37)의 양단은 각각 서브 픽셀 영역(301) 내에 위치한다. 본 발명의 실시예에서, 제2 공통 라인(37)의 양단은 각각 제1 스루홀 구조(H1)를 통해 제1 방향(Y)에서 인접한 2개의 서브 픽셀의 공통 전극(35)에 연결된다.

예를 들어, 도 8은 도 5 중 제1 스루홀 구조의 확대 구조 모식도이고, 도 8에 도시된 바와 같이, 제1 스루홀 구조(H1)는 제1 스루홀부(H11), 제2 스루홀부(H12) 및 스루홀 연결부(H13)을 포함하며, 스루홀 연결부(H13)는 픽셀 전극(34)과 동일한 층에 설치되고 서로 이격되어 있으며, 스루홀 연결부(H13)는 제1 스루홀부(H11)를 통해 제2 공통 라인(37)에 연결되고, 스루홀 연결부(H13)는 제2 스루홀부(H12)를 통해 공통 전극(35)에 연결된다.

예를 들어, 도 5 내지 도 7에 도시된 바와 같이, 대향 기판(4)은 제2 서브스트레이트(41) 및 제2 서브스트레이트(41)에서 어레이 기판(3)에 가까운 일측에 위치한 포토 스페이서(42) 및 포토 스페이서(42)에서 제2 서브스트레이트(41)에 가까운 일측에 위치한 차단층(40)을 더 포함할 수 있다. 상기 제2 서브스트레이트(41)의 구체적인 구조는 제1 서브스트레이트(30)의 설명을 참조할 수 있고, 여기서 더이상 반복 서술하지 않는다. 제1 서브스트레이트(30)에서 상기 차단층(40)의 직교 투영은 제1 배선 영역(302), 제2 배선 영역(303)을 완전히 커버할 수 있고 적어도 일부 서브 픽셀 영역(301)을 커버하며, 포토 스페이서(42)는 다수가 설치될 수 있고, 상기 포토 스페이서(42)의 설치는 디스플레이 패널 전체 두께의 균일성을 향상시킬 수 있으며 액정 분자 파동에 대한 디스플레이 패널의 허용도를 향상시킬 수 있고 이로써 디스플레이 패널의 수율을 향상시킨다.

예를 들면, 다수의 포토 스페이서(42)에는 메인 포토 스페이서 및 보조 포토 스페이서가 포함될 수 있고, 상기 메인 포토 스페이서는 디스플레이 패널이 외부 압력을 받지 않을 때 제2 서브스트레이트(41)로부터 멀어지는 일단이 어레이 기판(3)과 접촉하여 주로 지지 역할을 하며, 보조 포토 스페이서는 디스플레이 패널이 외부 압력을 받지 않을 때 보조 포토 스페이서에서 제2 서브스트레이트(41)로부터 멀어지는 일단과 어레이 기판(3) 사이에 일정한 간격이 구비되며, 다시 말해서 메인 포토 스페이서와 보조 포토 스페이서 사이에 단차(높이 차)가 존재하고, 메인 포토 스페이서와 보조 포토 스페이서 사이의 단차를 조절하여 디스플레이 패널의 두께를 미세하게 조절할 수 있다.

예시적으로, 메인 포토 스페이서의 높이는 보조 포토 스페이서의 높이보다 크고, 디스플레이 패널이 외부 압력을 받을 때 메인 포토 스페이서는 먼저 모든 압력을 받고 압축되며, 메인 포토 스페이서가 메인 포토 스페이서와 보조 포토 스페이서 사이의 단차가 0으로 감소되도록 압축되면 메인 포토 스페이서와 보조 포토 스페이서는 공통으로 외부 압력을 받는다.

설명해야 할 것은, 메인 포토 스페이서와 보조 포토 스페이서 이 2가지는 일정한 주기에 따라 배열될 수 있다. 공정 제조 과정에서 상이한 종류의 포토 스페이서의 사이즈 높이를 모니터링해야 한다. 포토 스페이서 사이즈가 비교적 작고, 메인 포토 스페이서가 일반적으로 적기 때문에 사이즈에만 의존하기에 기기는 메인 포토 스페이서의 위치를 정확하게 인식하기 어렵고, 일반적으로 메인 포토 스페이서 주변의 특정 위치에 빈 포토 스페이서를 설계(즉 어떠한 포토 스페이서를 설치하지 않음)하여, 메인 포토 스페이서 위치를 보다 빠르고 정확하게 인식하여 모니터링하며, 예를 들어 설계 시 메인 포토 스페이서 하부에 어떠한 포토 스페이서도 설치하지 않고, 모니터링 시 어떠한 포토 스페이서도 설치되지 않은 위치를 먼저 빠르게 결정할 수 있으며, 다음 상기에서 언급된 설계 규칙은 어떠한 포토 스페이서도 설치되지 않은 상부 위치에의 포토 스페이서가 즉 메인 포토 스페이서임을 명확히 할 수 있다.

설명해야 할 것은, 본 발명의 실시예에서의 포토 스페이서(42)에서 제1 서브스트레이트(30)에 가까운 표면은 상단면일 수 있고, 제1 서브스트레이트(30)로부터 멀어지는 표면은 바닥면이며, 여기서 도 5에 도시된 바와 같이, 제1 서브스트레이트(30)에서 포토 스페이서(42)의 상단면의 직교 투영은 제1 서브스트레이트(30)에서 스캔 라인(31)의 직교 투영 내에 위치하고, 다시 말해서 제1 서브스트레이트(30)에서 포토 스페이서(42)의 상단면의 직교 투영의 외부 윤곽은 제1 서브스트레이트(30)에서 스캔 라인(31)의 직교 투영의 외부 윤곽의 내측에 위치하며, 이로써 포토 스페이서(42) 지지부의 평탄도를 확보하여 포토 스페이서(42)가 어레이 기판(3)에 안정적으로 지지되도록 보장한다. 설명해야 할 것은, 본 발명의 실시예에서의 제1 서브스트레이트(30)에서 포토 스페이서(42)의 직교 투영은 제1 서브스트레이트(30)에서 데이터 라인(33) 및 트랜지스터의 직교 투영과 중첩되지 않는다.

이해해야 할 것은, 본 발명의 실시예에서의 제1 서브스트레이트(30)에서 포토 스페이서(42)의 상단면의 직교 투영은 제1 서브스트레이트(30)에서 포토 스페이서(42)의 바닥면의 직교 투영 내에 위치할 수 있고, 다시 말해서 상기 포토 스페이서(42)의 전체는 원추형과 유사할 수 있지만 본 발명의 실시예는 이에 한정되지 않으며, 본 발명의 실시예에서의 제1 서브스트레이트(30)에서 포토 스페이서(42)의 상단면의 직교 투영은 또한 제1 서브스트레이트(30)에서 포토 스페이서(42)의 바닥면의 직교 투영과 완전히 일치할 수 있고 구체적인 상황에 따라 결정된다.

이 밖에, 더 설명해야 할 것은, 제1 서브스트레이트(30)에서 포토 스페이서(42)의 바닥면의 직교 투영은 제1 서브스트레이트(30)에서 스캔 라인(31)의 직교 투영 내에 위치할 수 있지만 본 발명의 실시예는 이에 한정되지 않으며, 열 방향(Y)에서 포토 스페이서(42)의 윤곽은 또한 열 방향(Y)에서 스캔 라인(31)의 윤곽을 벗어날 수 있다.

예를 들어, 포토 스페이서(42)가 외부 힘을 받아 이동한 후 배향막을 긁어 홍반이 생성되는 상황을 방지하기 위해, 포토 스페이서(42)의 주변에 장벽을 설치할 수 있다. 구체적으로 제1 서브스트레이트(30)에서 포토 스페이서(42)의 직교 투영이 제1 서브스트레이트(30)에서 스캔 라인(31)의 직교 투영 내에 위치하고, 스캔 라인(31)은 차단층(40)에 의해 커버되므로, 따라서 포토 스페이서(42)가 행 방향(X)에서 이동하더라도 여전히 차단층(40)에 의해 커버된 범위 내에 위치하며 기본적으로 디스플레이 효과에 영향을 미치지 않을 것이므로; 이를 기반으로 설계 난이도를 낮추기 위해 포토 스페이서(42)의 행 방향(X)의 대향하는 양측에 장벽을 설치할 필요가 없다.

이 밖에, 도 5에 도시된 바와 같이, 포토 스페이서(42)의 행 방향(X)의 대향하는 양측에 트랜지스터가 설치되고, 어레이 기판(3) 중 트랜지스터가 위치한 영역의 전체 높이는 포토 스페이서(42)가 위치한 영역의 전체 높이보다 크며, 다시 말해서 상기 트랜지스터는 장벽으로서 포토 스페이서(42)가 행 방향(X)에서 미끄러지는 것을 차단할 수 있다.

포토 스페이서(42)가 외부 힘을 받아 열 방향(Y)에서 과도하게 미끄러지는 것을 방지하기 위해, 도 5 및 도 6을 결합한 바와 같이, 어레이 기판(3)에 제1 장벽(38a) 및 제2 장벽(38b)을 설치할 수 있고, 상기 제1 장벽(38a) 및 제2 장벽(38b)은 열 방향(Y)에서 스캔 라인(31)의 대향하는 양측에 각각 위치하며, 여기서 제1 서브스트레이트(30)에서 포토 스페이서(42)의 직교 투영은 제1 서브스트레이트(30)에서 제1 장벽(38a)과 제2 장벽(38b)의 직교 투영 사이에 위치할 수 있고; 다시 말해서 열 방향(Y)에서 포토 스페이서(42)의 대향하는 양측에 제1 장벽(38a) 및 제2 장벽(38b)을 설치할 수 있다.

설명해야 할 것은, 상기 제1 장벽(38a) 및 제2 장벽(38b)의 적어도 일부는 서브 픽셀 영역(301)에 위치할 수 있고; 상기 제1 장벽(38a) 및 제2 장벽(38b)은 차단층(40)에 의해 차단될 수 있다.

예를 들어, 제1 장벽(38a) 및 제2 장벽(38b)은 모두 스캔 라인(31)과 동일한 층에 설치되고 서로 이격되어 있는 제1 차단층(381) 및 데이터 라인(33)과 동일한 층에 설치되고 서로 이격되어 있는 제2 차단층(382)을 포함하고, 제1 서브스트레이트(30)에서 상기 제2 차단층(382)의 직교 투영은 제1 서브스트레이트에서 제1 차단층(381)의 직교 투영과 중첩된다. 예를 들어, 도 5 내지 도 7에 도시된 바와 같이, 제1 방향(Y)으로 제1 차단층(381)과 스캔 라인(31)의 간격은 제1 간격(W1)이며, 제1 방향(Y)으로 제2 차단층(382)과 스캔 라인(31)의 간격은 제2 간격(W2)이고, 상기 제2 간격(W2)은 상기 제1 간격(W1)보다 크며; 다시 말해서, 제1 차단층(381)은 제2 차단층(382)보다 포토 스페이서(42)에 가까운 방향으로 돌출되게 설치되고, 이 돌출된 부분은 포토 스페이서가 힘을 받아 이동할 때 지지 역할을 할 수 있어 포토 스페이서(42)가 스캔 라인(31)과 제1 차단층(381) 사이의 공극에 떨어져 원상복구될 수 없는 상황을 완화시키며, 동시에 본 발명의 실시예에서의 제2 차단층(382)과 포토 스페이서(42) 사이의 간격은 제1 차단층(381)과 포토 스페이서(42) 사이의 간격보다 크고, 이와 같이 제2 차단층(382)과 포토 스페이서(42) 사이의 간격 및 제1 차단층(381)과 포토 스페이서(42) 사이의 간격을 같에 설계한 방안에 비해, 포토 스페이서(42)가 받는 외부 응력이 동일할 경우, 포토 스페이서(42) 코킹 각도를 작게 할 수 있으며, 이와 같이 포토 스페이서(42)가 받는 외부 응력이 수평 방향(예를 들어, 제1 방향(Y))의 힘일 경우, 수직 방향(즉 디스플레이 패널의 두께 방향)의 저항력이 감소할 수 있으며, 이때 포토 스페이서(42)는 장벽 너머로 광 투과 영역(즉 서브 픽셀 영역(301)에서 차단층(40)에 의해 커버되지 않은 영역)의 배향막을 긁기 더 어려우며, 즉 배향막을 긁는 위험이 낮아진다. 이 밖에, 디스플레이 패널 세로형 변수가 감소되며, T-DNU(Touch-Dark Non-uniformity, 터치 후면 패널의 어두운 상태 불균일)도 개선된다.

설명해야 할 것은, 본 발명의 실시예에서의 포토 스페이서(42)에서 제1 서브스트레이트(30)에 가까운 표면은 상단면이고, 제1 방향(Y)으로 상기 포토 스페이서(42)의 상단면의 사이즈(W4)는 제1 간격(W1)보다 클 수 있어 포토 스페이서(42)가 이동 과정에서 스캔 라인(31)과 제1 차단층(381) 사이의 공극에 떨어져 원상복구될 수 없는 상황을 완화시킨다.

예를 들어, 제1 방향(Y)으로 상기 포토 스페이서(42)의 상단면의 사이즈(W4)와 제1 간격(W1) 사이의 비율은 2보다 크거나 같아 포토 스페이서(42)가 이동 과정에서 스캔 라인(31)과 제1 차단층(381) 사이의 공극에 떨어져 원상복구될 수 없는 상황을 더욱 완화시킨다.

예를 들어, 제1 방향(Y)으로 제2 차단층(382)과 포토 스페이서(42)의 간격은 제3 간격(W3)이고, 제1 방향(Y)으로 제3 간격(W3)과 포토 스페이서(42)의 상단면의 사이즈 사이의 비율은 0.5보다 크거나 같으며, 이와 같은 설계는 포토 스페이서(42)가 장벽을 넘는 위험을 줄일 수 있어, 광 투과 영역의 배향막을 긁는 위험을 줄일 수 있으며; 또한, 제1 방향(Y)으로 제3 간격(W3)과 상기 포토 스페이서(42)의 상단면의 사이즈(W4) 사이의 비율은 1보다 크거나 같을 수 있다.

예를 들어, 제2 방향(X)으로 제3 간격(W3)과 데이터 라인(33)의 사이즈 사이의 비율은 2 내지 4이고; 여기서 제2 방향(X)으로 데이터 라인(33)의 사이즈는 5 μm 내지 7 μm일 수 있으며, 예를 들어 5 μm, 5.5 μm, 6 μm, 6.5 μm, 7 μm 등이고, 이때 제3 간격(W3)은 10 μm 내지 28 μm일 수 있으며, 예를 들어 10 μm, 13 μm, 17 μm, 21 μm, 25 μm, 28 μm 등이다.

이해해야 할 것은, 상기에서 언급된 제1 서브스트레이트(30)에서 제2 차단층(382)의 직교 투영은 제1 서브스트레이트(30)에서 상기 제1 차단층(381)의 직교 투영 내에 위치하므로, 제1 장벽(38a) 및 제2 장벽(38b) 중 차단 역할을 하는 필름층(즉 제2 차단층(382))이 제1 방향(Y)에서 충족한 폭을 가지도록 보장할 수 있어 포토 스페이서(42)가 제1 방향(Y)에서 미끄러지는 것을 더 잘 차단한다. 다시 말해서, 도 7에 도시된 바와 같이, 본 발명의 실시예의 제1 장벽(38a) 및 제2 장벽(38b)의 종단면 전체는 “L”자형으로 간주될 수 있고, 여기서의 종단면은 디스플레이 패널의 두께 방향 및 제1 방향(Y)에 평행되는 면을 의미한다.

설명해야 할 것은, 상기에서 언급된 제2 장벽(38b)의 제1 차단층(381)은 제1 공통 라인(32)의 일부 구조일 수 있다. 더 설명해야 할 것은, 제2 장벽(38b)과 스캔 라인(31) 사이의 제1 간격(W1), 제2 간격(W2), 제2 장벽(38b)과 포토 스페이서(42) 사이의 제3 간격(W3)은 제1 장벽(38a)과 스캔 라인(31) 사이의 제1 간격(W1), 제2 간격(W2), 제1 장벽(38a)과 포토 스페이서(42) 사이의 제3 간격(W3)과 같을 수 있고 같지 않을 수도 있으며 구체적인 상황에 따라 결정된다.

본 발명의 실시예에서, 전술한 바와 같이, 차단층(40)은 제1 배선 영역(302), 제2 배선 영역(303)을 완전히 커버하는 외에 일부 서브 픽셀 영역(301)을 더 커버할 수 있으며, 구체적으로 일부 공통 전극(35) 및 일부 픽셀 전극(34)을 커버할 수 있다. 여기서, 픽셀 전극(34) 에지에서 스캔 라인(31), 데이터 라인(33)에 가까운 영역에 결합 전기장이 존재하여, 디스플레이 과정에서 액정 배열이 흐트러지고 무효 영역이 생성되어 어두운 상태에서 픽셀 에지의 빛샘 현상을 초래하므로 차단층(40)으로 이 부분의 무효 영역을 차단해야 한다.

예를 들면, 픽셀 전극(34)과 스캔 라인(31)에 결합 전기장이 존재하며, 다시 말해서, 픽셀 전극(34)에서 스캔 라인(31)에 가까운 부분에 무효 영역이 존재하는데, 이 무효 영역을 차단하기 위해, 열 방향(Y)에서 차단층(40)은 픽셀 전극(34)의 에지를 적어도 5 μm 커버할 수 있고, 설명해야 할 것은, 컬러 필름층이 대향 기판에 위치할 경우, 상하 기판의 셀 정렬 정밀도를 고려하여 더 많이 넓게 해야 하지만, 너무 많아 픽셀 개구율에 영향을 미치는 것을 방지하기 위해 10 μm를 초과해서는 안된다.

이 밖에, 데이터 라인(33)과 픽셀 전극(34) 에지에 마찬가지로 결합 전기장이 존재하며, 다시 말해서 본 발명의 실시예에서의 픽셀 전극(34)에서 데이터 라인(33)에 가까운 부분에 무효 영역이 존재한다. 예를 들어, 액정 분자(5)가 네거티브 액정 분자일 경우, 상기 전기장은 액정 회전을 일으키지 않으며, 상기 차단층(40)은 픽셀 전극(34)의 에지를 약 1 μm 커버하여 데이터 라인(33) 부근의 어두운(Shadow) 영역을 차단할 수 있고; 액정 분자(5)가 포지티브 액정 분자일 경우, 데이터 라인(33)과 픽셀 전극(34) 사이의 결합 전기장은 명백한 어두운 빛샘을 일으키지 않지만 액정 분자에 의한 크로스토크(Crosstalk) 현상을 악화시킬 수 있으며 이때 차단층(40)은 픽셀 전극(34)의 에지를 적어도 6 μm 커버하여 결합 전기장 영역을 차단할 수 있도록 한다.

설명해야 할 것은, 액정 디스플레이 패널에 사용되는 컬러 필름층은 대향 기판(4)에 위치할 수 있고, 어레이 기판(3)에 위치할 수도 있으며, 구체적인 상황에 따라 결정된다.

상기 내용을 기반으로, 본 발명의 실시예에서의 액정 디스플레이 패널은 4K 해상도 또는 8K 해상도의 디스플레이 제품에 사용될 수 있다.

본 발명의 실시예는 상기 임의의 실시예에서 설명된 디스플레이 패널을 포함하는 전자 기기를 더 제공한다.

본 발명의 실시예에 따르면, 상기 전자 기기의 구체적인 유형은 특별하게 한정되지 않으며, 본 기술분야의 일반 전자 기기 유형이면 되고, 구체적으로 액정 디스플레이 스크린, 휴대폰, 노트북과 같은 모바일 장치, 손목시계와 같은 웨어러블 기기, VR 장치 등이며, 당업자는 상기 디스플레이 기기의 구체적인 용도에 따라 대응하게 선택할 수 있으며 여기서 더이상 반복 서술하지 않는다.

설명해야 할 것은, 상기 전자 기기는 디스플레이 패널을 제외하고, 다른 필요한 부재와 구성을 포함하며, 디스플레이 장치를 예로 들면, 백라이트 모듈, 하우징, 주 회로 기판, 전원 코드 등을 포함할 수 있으며, 본 기술분야는 상기 전자 기기의 구체적인 사용 요구 사항에 따라 대응하게 보완될 수 있으며, 여기서 더이상 반복 서술하지 않는다.

설명해야 할 것은, 본문에 따른 “...에”, “...에 형성” 및 “...에 설치”는 한 층이 다른 층에 직접 형성되거나 설치되는 것을 나타낼 수 있고, 한 층이 다른 층에 간접적으로 형성되거나 설치되는 것을 나타낼 수도 있으며, 즉 두 층 사이에 다른 층이 더 존재한다.

용어 “하나”, “일”, “해당”, “상기” 및 “적어도 하나”는 하나 이상의 요소/구성 부분/등이 존재하는 것을 나타내고; 용어 “포함” 및 “가지다”는 개방형 포함을 의미하며 또한 나열된 요소/구성 부분/등을 제외하고 다른 요소/구성 부분/등이 더 존재할 수 있음을 의미한다.

본 발명에서 달리 설명되지 않는 한, 사용되는 용어 “동일한 층에 설치”는 2개의 층, 부재, 부품, 구성요소 또는 일부가 동일한 콤퍼지션 공정에 의해 형성될 수 있고, 또한 이 2개의 층, 부재, 부품, 구성요소 또는 일부가 일반적으로 동일한 재료에 의해 형성되는 것을 의미한다.

본 발명에서 달리 설명되지 않는 한, “콤퍼지션 공정”은 일반적으로 포토레지스트의 코팅, 노출, 현상, 에칭, 포토레지스트 박리 등의 단계를 포함한다. “1차 콤퍼지션 공정”은 하나의 마스크 템플릿을 사용하여 패턴화된 층, 부재, 부품 등을 형성하는 공정을 의미한다.

하기 사항에 유의해야 한다.

(1) 본 발명의 실시예의 도면에는, 본 발명의 실시예와 관련된 구조만 포함되며, 다른 구조는 일반 설계를 참조할 수 있다.

(2) 충돌되지 않는 한, 본 발명의 동일한 실시예 및 상이한 실시예 중의 특징은 서로 조합될 수 있다.

이상은 단지 본 발명의 예시적인 실시형태에 불과한 것으로서, 본 발명의 보호 범위는 이에 한정되지 않으며, 본 발명의 보호 범위는 첨부된 청구범위에 의해 결정된다.

도 1 중의 부호의 설명:
10: 슬릿 전극; 11: 슬릿;
도 2 내지 도 8 중의 부호의 설명:
20: 제1 전극부; 201: 제1 연결 스트립; 201a: 제1측; 201b: 제2측; 202: 제1 전극 스트립; 21: 제2 전극부; 211: 제2 연결 스트립; 211a: 제3측; 211b: 제4측; 212: 제2 전극 스트립; 213: 신호 연결부; 22: 도전 연결부; 221: 제1 도전 연결 스트립; 222: 제2 도전 연결 스트립; 223: 제3 도전 연결 스트립;
3: 어레이 기판; 30: 제1 서브스트레이트; 301: 서브 픽셀 영역; 302: 제1 배선 영역; 303: 제2 배선 영역; 31: 스캔 라인; 32: 제1 공통 라인; 33: 데이터 라인; 34: 픽셀 전극; 35: 공통 전극; 36: 트랜지스터; 360: 활성층; 361: 그리드; 362: 제1극; 363: 제2극; 37: 제2 공통 라인; 38a: 제1 장벽; 38b: 제2 장벽; 381: 제1 차단층; 382: 제2 차단층;
4: 대향 기판; 40: 차단층; 41: 제2 서브스트레이트; 42: 포토 스페이서;
5: 액정 분자.

Claims (41)

1. 셀이 정렬되게 설치된 어레이 기판(3)과 대향 기판(4)을 포함하는 디스플레이 패널에 있어서,
   상기 어레이 기판(3)은 제1 서브스트레이트(30) 및 상기 제1 서브스트레이트(30)에서 상기 대향 기판(4)에 가까운 일측에 형성된 스캔 라인(31), 데이터 라인(33), 제1 장벽(38a) 및 제2 장벽(38b)을 포함하되; 상기 데이터 라인(33)은 제1 방향(Y)으로 연장되고 상기 스캔 라인(31)은 제2 방향(X)으로 연장되며, 상기 제1 방향(Y)과 상기 제2 방향(X)은 교차하고; 상기 제1 장벽(38a) 및 상기 제2 장벽(38b)은 상기 제1 방향(Y)으로 상기 스캔 라인(31)의 대향하는 양측에 각각 위치하며, 상기 제1 장벽(38a) 및 상기 제2 장벽(38b)은 모두 상기 스캔 라인(31)과 동일한 층에 설치되고 서로 이격되어 있는 제1 차단층(381) 및 상기 데이터 라인(33)과 동일한 층에 설치되고 서로 이격되어 있는 제2 차단층(382)을 포함하며, 상기 제1 서브스트레이트(30)에서 상기 제2 차단층(382)의 직교 투영은 상기 제1 서브스트레이트(30)에서 상기 제1 차단층(381)의 직교 투영과 중첩되고; 상기 제1 방향(Y)으로 상기 제1 차단층(381)과 상기 스캔 라인(31)의 간격은 제1 간격(W1)이며, 상기 제1 방향(Y)으로 상기 제2 차단층(382)과 상기 스캔 라인(31)의 간격은 제2 간격(W2)이고, 상기 제2 간격(W2)은 상기 제1 간격(W1)보다 크며;
   상기 대향 기판(4)은 제2 서브스트레이트(41) 및 상기 제2 서브스트레이트(41)에서 상기 어레이 기판(3)에 가까운 일측에 위치한 포토 스페이서(42)를 포함하되, 상기 포토 스페이서(42)에서 상기 제1 서브스트레이트(30)에 가까운 표면은 상단면이고, 상기 제1 서브스트레이트(30)에서 상기 포토 스페이서(42)의 상단면의 직교 투영은 상기 제1 서브스트레이트(30)에서 상기 스캔 라인(31)의 직교 투영 내에 위치하며, 상기 제1 서브스트레이트(30)에서 상기 제1 장벽(38a)과 상기 제2 장벽(38b)의 직교 투영 사이에 위치하고; 상기 제1 방향(Y)으로 상기 포토 스페이서(42)의 상단면의 사이즈(W4)는 상기 제1 간격(W1)보다 큰 디스플레이 패널.
2. 제1항에 있어서,
   상기 제1 방향(Y)으로 상기 포토 스페이서(42)의 상단면의 사이즈(W4)와 상기 제1 간격(W1) 사이의 비율은 2보다 크거나 같은 디스플레이 패널.
3. 제2항에 있어서,
   상기 제1 방향(Y)으로 상기 제2 차단층(382)과 상기 포토 스페이서(42)의 간격은 제3 간격(W3)이고, 상기 제3 간격(W3)과 상기 제1 방향(Y)으로 상기 포토 스페이서(42)의 상단면의 사이즈(W4) 사이의 비율은 0.5보다 크거나 같은 디스플레이 패널.
4. 제3항에 있어서,
   상기 제3 간격(W3)과 상기 제1 방향(Y)으로 상기 포토 스페이서(42)의 상단면의 사이즈(W4) 사이의 비율은 1보다 크거나 같은 디스플레이 패널.
5. 제3항에 있어서,
   상기 제3 간격(W3)과 상기 제2 방향(X)으로 상기 데이터 라인(33)의 사이즈 사이의 비율은 2 내지 4인 디스플레이 패널.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,
   상기 제1 서브스트레이트(30)에서 상기 제2 차단층(382)의 직교 투영은 상기 제1 서브스트레이트(30)에서 상기 제1 차단층(381)의 직교 투영 내에 위치하고, 상기 제1 방향(Y)과 상기 제2 방향(X)은 서로 수직인 디스플레이 패널.
7. 제6항에 있어서,
   상기 어레이 기판(3)은 상기 제1 서브스트레이트(30)에 형성되고 상기 제2 방향(X)으로 연장되는 제1 공통 라인(32)을 더 포함하고, 상기 제1 공통 라인(32)은 상기 스캔 라인(31)과 동일한 층에 설치되며 서로 이격되어 있고; 상기 제2 장벽(38b)의 제1 차단층(381)은 상기 제1 공통 라인(32)의 일부 구조인 디스플레이 패널.
8. 제7항에 있어서,
   상기 어레이 기판(3)은 상기 제2 방향(X)과 상기 제1 방향(Y)을 따라 상기 제1 서브스트레이트(30)에 어레이로 배열된 다수의 서브 픽셀 유닛을 더 포함하고;
   각각의 상기 서브 픽셀 유닛은 픽셀 전극(34), 공통 전극(35) 및 트랜지스터(36)를 포함하되, 상기 트랜지스터(36)는 그리드(361), 제1극(362) 및 제2극(363)을 포함하며, 상기 그리드(361)는 상기 스캔 라인(31)에 연결되고, 상기 제1극(362)은 상기 픽셀 전극(34)에 연결되며, 상기 제2극(363)은 상기 데이터 라인(33)에 연결되고;
   상기 제1 서브스트레이트(30)에서 상기 공통 전극(35)의 직교 투영은 상기 제1 서브스트레이트(30)에서 상기 픽셀 전극(34)의 직교 투영과 중첩되며, 상기 공통 전극(35)은 상기 제1 공통 라인(32)에 연결되는 디스플레이 패널.
9. 제8항에 있어서,
   상기 픽셀 전극(34)은 상기 공통 전극(35)에서 상기 제1 서브스트레이트(30)로부터 멀어지는 일측에 위치하고, 상기 픽셀 전극(34)은,
   상기 제1 방향(Y)으로 연장되는 제1 연결 스트립(201) 및 상기 제1 방향(Y)에서 이격되게 배열된 다수의 제1 전극 스트립(202)을 포함하되, 상기 제1 연결 스트립(201)은 상기 제2 방향(X)에서 대향하는 제1측(201a)과 제2측(201b)을 구비하고, 상기 다수의 제1 전극 스트립(202)은 상기 제1 연결 스트립(201)의 제1측(201a)에 위치하며 상기 제1 연결 스트립(201)에 연결되고, 인접한 상기 제1 전극 스트립(202) 중 상기 제1 연결 스트립(201)으로부터 멀어지는 단부 사이에 개구 형상이 이루어지는 제1 전극부(20);
   상기 제1 방향(Y)에서 상기 제1 전극부(20)와 이격되게 배열되되, 상기 제1 방향(Y)으로 연장되는 제2 연결 스트립(211) 및 상기 제1 방향(Y)에서 이격되게 배열된 다수의 제2 전극 스트립(212)을 포함하고, 상기 제2 연결 스트립(211)은 상기 제1측(201a)에서 상기 제2측(201b)으로부터 멀어지는 위치에 위치하며, 상기 제2 연결 스트립(211)은 상기 제2 방향(X)에서 대향하는 제3측(211a)과 제4측(211b)을 구비하고, 상기 제3측(211a)은 상기 제4측(211b)에서 상기 제1측(201a)에 가까운 위치에 위치하며; 상기 다수의 제2 전극 스트립(212)은 상기 제2 연결 스트립(211)의 제3측(211a)에 위치하고 상기 제2 연결 스트립(211)에 연결되며, 인접한 상기 제2 전극 스트립(212)에서 상기 제2 연결 스트립(211)으로부터 멀어지는 단부 사이에 개구 형상이 이루어지는 제2 전극부(21); 및,
   상기 제1 전극부(20)와 상기 제2 전극부(21) 사이에 위치하고, 양단이 각각 상기 제1 연결 스트립(201) 및 상기 제2 연결 스트립(211)에 연결되며; 면적이 상기 제1 전극 스트립(202)의 면적 및 상기 제2 전극 스트립(212)의 면적보다 큰 도전 연결부(22);를 포함하는 디스플레이 패널.
10. 제9항에 있어서,
    상기 도전 연결부(22)는 상기 제2 방향(X)에서 이격되게 배열되고 모두 상기 제1 방향(Y)으로 연장되는 제1 도전 연결 스트립(221) 및 제2 도전 연결 스트립(222), 및 상기 제1 도전 연결 스트립(221)과 상기 제2 도전 연결 스트립(222) 사이에 위치하며 상기 제1 방향(Y)에서 이격되게 배열된 적어도 2개의 제3 도전 연결 스트립(223)을 포함하고, 각 상기 제3 도전 연결 스트립(223)의 양단은 각각 상기 제1 도전 연결 스트립(221) 및 상기 제2 도전 연결 스트립(222)에 연결되며;
    상기 제1 도전 연결 스트립(221)은 상기 제1 연결 스트립(201)에 연결되고, 상기 제2 도전 연결 스트립(222)은 상기 제2 연결 스트립(211)에 연결되는 디스플레이 패널.
11. 제10항에 있어서,
    상기 제1 전극 스트립(202), 상기 제2 전극 스트립(212) 및 상기 제3 도전 연결 스트립(223)은 모두 제3 방향(Q)으로 연장되고, 상기 제1 전극 스트립(202), 상기 제2 전극 스트립(212) 및 상기 제3 도전 연결 스트립(223)의 제1 폭은 같으며;
    상기 제1 폭은 제4 방향(P)으로의 사이즈이고, 상기 제3 방향(Q)은 상기 제4 방향(P)에 수직이며, 상기 제3 방향(Q)은 상기 제1 방향(Y) 및 상기 제2 방향(X)과 교차하는 디스플레이 패널.
12. 제9항에 있어서,
    상기 어레이 기판(3)은 상기 데이터 라인(33)과 동일한 층에 설치되고 서로 이격되어 있는 제2 공통 라인(37)을 더 포함하되, 상기 제2 공통 라인(37)은 상기 제1 방향(Y)으로 연장되고, 상기 제2 공통 라인(37)의 양단은 각각 제1 스루홀 구조(H1)를 통해 상기 제1 방향(Y)에서 인접한 2개의 상기 서브 픽셀 유닛의 공통 전극(35)에 연결되는 디스플레이 패널.
13. 제12항에 있어서,
    상기 제1 스루홀 구조(H1)는 제1 스루홀부(H11), 제2 스루홀부(H12) 및 스루홀 연결부(H13)를 포함하되, 상기 스루홀 연결부(H13)는 상기 픽셀 전극(34)과 동일한 층에 설치되고 서로 이격되어 있으며, 상기 스루홀 연결부(H13)는 상기 제1 스루홀부(H11)를 통해 상기 제2 공통 라인(37)에 연결되고, 상기 스루홀 연결부(H13)는 상기 제2 스루홀부(H12)를 통해 상기 공통 전극(35)에 연결되는 디스플레이 패널.
14. 제1항 내지 제13항 중 어느 한 항에 따른 디스플레이 패널을 포함하는 전자 기기.
15. 제1 방향(Y)에서 이격되게 배열된 제1 전극부(20) 및 제2 전극부(21), 및 상기 제1 전극부(20)와 상기 제2 전극부(21) 사이에 위치하는 도전 연결부(22)를 포함하는 전극 구조에 있어서,
    상기 제1 전극부(20)는 상기 제1 방향(Y)으로 연장되는 제1 연결 스트립(201) 및 상기 제1 방향(Y)에서 이격되게 배열된 다수의 제1 전극 스트립(202)을 포함하고, 상기 제1 연결 스트립(201)은 제2 방향(X)에서 대향하는 제1측(201a)과 제2측(201b)을 구비하고, 상기 다수의 제1 전극 스트립(202)은 상기 제1 연결 스트립(201)의 제1측(201a)에 위치하며 상기 제1 연결 스트립(201)에 연결되고, 인접한 상기 제1 전극 스트립(202) 중 상기 제1 연결 스트립(201)으로부터 멀어지는 단부 사이에 개구 형상이 이루어지며;
    상기 제2 전극부(21)는 상기 제1 방향(Y)으로 연장되는 제2 연결 스트립(211) 및 상기 제1 방향(Y)에서 이격되게 배열된 다수의 제2 전극 스트립(212)을 포함하고, 상기 제2 연결 스트립(211)은 상기 제1측(201a)에서 상기 제2측(201b)으로부터 멀어지는 위치에 위치하며, 상기 제2 연결 스트립(211)은 상기 제2 방향(X)에서 대향하는 제3측(211a)과 제4측(211b)을 구비하고, 상기 제3측(211a)은 상기 제4측(211b)에서 상기 제1측(201a)에 가까운 위치에 위치하며; 상기 다수의 제2 전극 스트립(212)은 상기 제2 연결 스트립(211)의 제3측(211a)에 위치하고 상기 제2 연결 스트립(211)에 연결되며, 인접한 상기 제2 전극 스트립(212)에서 상기 제2 연결 스트립(211)으로부터 멀어지는 단부 사이에 개구 형상이 이루어지며;
    상기 도전 연결부(22)의 양단은 각각 상기 제1 연결 스트립(201) 및 상기 제2 연결 스트립(211)에 연결되는 전극 구조.
16. 제15항에 있어서,
    상기 도전 연결부(22)의 면적은 상기 제1 전극 스트립(202)의 면적보다 크고, 상기 제2 전극 스트립(212)의 면적보다 큰 전극 구조.
17. 제15항에 있어서,
    상기 제1 전극부(20)의 면적과 상기 제2 전극부(21)의 면적은 모두 상기 도전 연결부(22)의 면적보다 큰 전극 구조.
18. 제15항 내지 제17항 중 어느 한 항에 있어서,
    상기 도전 연결부(22)는 상기 제2 방향(X)에서 이격되게 배열되고 모두 상기 제1 방향(Y)으로 연장되는 제1 도전 연결 스트립(221) 및 제2 도전 연결 스트립(222), 및 상기 제1 도전 연결 스트립(221)과 상기 제2 도전 연결 스트립(222) 사이에 위치하며 상기 제1 방향(Y)에서 이격되게 배열된 적어도 2개의 제3 도전 연결 스트립(223)을 포함하고, 각각의 상기 제3 도전 연결 스트립(223)의 양단은 각각 상기 제1 도전 연결 스트립(221) 및 상기 제2 도전 연결 스트립(222)에 연결되며;
    상기 제1 도전 연결 스트립(221)은 상기 제1 연결 스트립(201)에 연결되고, 상기 제2 도전 연결 스트립(222)은 상기 제2 연결 스트립(211)에 연결되는 전극 구조.
19. 제18항에 있어서,
    상기 제1 전극 스트립(202), 상기 제2 전극 스트립(212) 및 상기 제3 도전 연결 스트립(223)은 모두 제3 방향(Q)으로 연장되고, 제4 방향(P)으로 상기 제1 전극 스트립(202), 상기 제2 전극 스트립(212) 및 상기 제3 도전 연결 스트립(223)의 제1 폭은 같으며;
    상기 제3 방향(Q)은 상기 제4 방향(P)에 수직이고, 상기 제3 방향(Q)은 상기 제1 방향(Y) 및 상기 제2 방향(X)과 교차하는 전극 구조.
20. 제18항에 있어서,
    인접한 상기 제1 전극 스트립(202)에서 상기 제1 연결 스트립(201)으로부터 멀어지는 단부는 서로 연결되지 않고; 인접한 상기 제2 전극 스트립(212)에서 상기 제2 연결 스트립(211)으로부터 멀어지는 단부는 서로 연결되지 않는 전극 구조.
21. 제20항에 있어서,
    인접한 상기 제1 전극 스트립(202) 사이에는 제1 슬릿(S1)이 구비되고, 상기 제1 전극 스트립(202)과 상기 제1 슬릿(S1)의 연장 방향은 동일하며, 상기 제1 슬릿(S1)은 반개방 형상으로 이루어지고; 인접한 상기 제2 전극 스트립(212) 사이에는 제2 슬릿(S2)이 구비되며, 상기 제2 전극 스트립(212)과 상기 제2 슬릿(S2)의 연장 방향은 동일하고, 상기 제2 슬릿(S2)은 반개방 형상으로 이루어지며; 상기 제1 슬릿(S1)과 상기 제2 슬릿(S2)의 개구 방향은 반대되는 전극 구조.
22. 제21항에 있어서,
    상기 제4 방향(P)으로 상기 제1 전극 스트립(202)과 상기 제2 전극 스트립(212)의 제1 폭은 같고, 상기 제4 방향(P)으로 상기 제1 슬릿(S1)의 제1 폭과 상기 제4 방향(P)으로 상기 제2 슬릿(S2)의 제1 폭은 같은 전극 구조.
23. 제22항에 있어서,
    상기 제4 방향(P)으로 상기 제1 슬릿(S1)의 제1 폭은 상기 제4 방향(P)으로 상기 제1 전극 스트립(202)의 제1 폭의 1배 내지 4배인 전극 구조.
24. 제23항에 있어서,
    상기 제4 방향(P)으로 상기 제1 전극 스트립(202)의 제1 폭과 상기 제4 방향(P)으로 상기 제2 전극 스트립(212)의 제1 폭은 모두 1.8 μm 내지 3 μm이고; 상기 제4 방향(P)으로 상기 제1 슬릿(S1)의 제1 폭과 상기 제4 방향(P)으로 상기 제2 슬릿(S2)의 제1 폭은 모두 3 μm 내지 7 μm인 전극 구조.
25. 제21항에 있어서,
    인접한 상기 제3 도전 연결 스트립(223) 사이에는 제3 슬릿(S3)이 구비되고, 상기 제3 슬릿(S3)의 둘레는 폐쇄되어 있는 전극 구조.
26. 제25항에 있어서,
    상기 도전 연결부(22)에는 다수의 상기 제3 슬릿(S3)이 포함되는 전극 구조.
27. 제25항에 있어서,
    상기 제4 방향(P)으로 상기 제3 도전 연결 스트립(223)의 제1 폭과 상기 제4 방향(P)으로 상기 제1 전극 스트립(202)의 제1 폭은 같고, 상기 제4 방향(P)으로 상기 제3 슬릿(S3), 상기 제1 슬릿(S1) 및 상기 제2 슬릿(S2)의 제1 폭은 같은 전극 구조.
28. 제27항에 있어서,
    상기 제3 도전 연결 스트립(223) 및 이와 인접한 상기 제1 전극 스트립(202) 사이에는 제4 슬릿(S4)이 구비되고, 제4 슬릿(S4), 상기 제3 도전 연결 스트립(223) 및 이와 인접한 상기 제2 전극 스트립(212) 사이에는 제5 슬릿(S5)이 구비되며, 상기 제4 방향(P)으로 상기 제1 슬릿(S1), 상기 제2 슬릿(S2), 상기 제3 슬릿(S3), 상기 제4 슬릿(S4) 및 상기 제5 슬릿(S5)의 제1 폭은 같은 전극 구조.
29. 제18항에 있어서,
    상기 제4 방향(P)으로 상기 제1 전극 스트립(202)의 상기 제1 폭 및 상기 제4 방향(P)으로 상기 제2 전극 스트립(212)의 상기 제1 폭은 상기 제4 방향(P)으로 상기 도전 연결부(22)의 전체의 제1 폭보다 작은 전극 구조.
30. 제15항에 있어서,
    상기 제2 방향(X)으로 상기 제1 연결 스트립(201)의 제2 폭은 상기 제2 방향(X)으로 상기 제2 연결 스트립(211)의 제2 폭과 같고; 상기 제2 방향(X)으로 상기 제1 연결 스트립(201)과 상기 제2 연결 스트립(211)의 제2 폭은 상기 제4 방향(P)으로 상기 제1 전극 스트립(202) 및 상기 제2 전극 스트립(212)의 제1 폭보다 크거나 같은 전극 구조.
31. 제18항에 있어서,
    상기 제1 방향(Y)으로 상기 제1 도전 연결 스트립(221)의 길이, 상기 제1 방향(Y)으로 상기 제2 도전 연결 스트립(222)의 길이는 모두 상기 제1 방향(Y)으로 상기 제1 연결 스트립(201)의 길이보다 작고, 상기 제1 방향(Y)으로 상기 제2 연결 스트립(211)의 길이보다 작은 전극 구조.
32. 제31항에 있어서,
    상기 제1 방향(Y)으로 상기 제1 연결 스트립(201)의 길이는 상기 제1 방향(Y)으로 상기 제2 연결 스트립(211)의 길이보다 작은 전극 구조.
33. 제32항에 있어서,
    상기 제1 방향(Y)으로 상기 제1 연결 스트립(201)의 길이와 상기 제1 방향(Y)으로 상기 제2 연결 스트립(211)의 길이의 비율은 0.1~0.9인 전극 구조.
34. 제15항에 있어서,
    상기 제1 연결 스트립(201), 상기 도전 연결부(22) 및 상기 제2 연결 스트립(211) 연결 전체는 꺽은 선 형상으로 이루어지고, 상기 제1 연결 스트립(201)의 일단은 상기 도전 연결부(22)의 일단에 연결되며, 상기 도전 연결부(22)의 타단은 상기 제2 연결 스트립(211)의 일단에 연결되고, 상기 제1 연결 스트립(201) 및 상기 제2 연결 스트립(211)은 상기 제2 방향(X)으로 상기 도전 연결부(22)의 상이한 측에 위치하는 전극 구조.
35. 제15항에 있어서,
    상기 제2 방향(X)으로 상기 제1 도전 연결 스트립(221)의 제2 폭은 상기 제2 방향(X)으로 상기 제1 연결 스트립(201)의 제2 폭과 같고, 상기 제2 방향(X)으로 상기 제2 도전 연결 스트립(222)의 제2 폭과 상기 제2 방향(X)으로 제2 연결 스트립(211)의 제2 폭은 같은 전극 구조.
36. 제15항 내지 제17항 중 어느 한 항에 있어서,
    상기 도전 연결부(22)는 도전 연결 스트립(22a)을 포함하고, 상기 도전 연결 스트립(22a)은 제3 방향(Q)으로 연장되며, 상기 제3 방향(Q)은 상기 제1 방향(Y) 및 상기 제2 방향(X)과 교차하는 전극 구조.
37. 제36항에 있어서,
    상기 제3 방향(Q)은 상기 제4 방향(P)에 수직이고, 상기 제4 방향(P)으로 상기 도전 연결 스트립(22a)의 제1 폭과 상기 제4 방향(P)으로 상기 제1 전극 스트립(202)의 제1 폭의 비율은 1.5 내지 5.5인 전극 구조.
38. 제37항에 있어서,
    상기 제4 방향(P)으로 상기 도전 연결 스트립(22a)의 상기 제1 폭은 5 μm 내지 10 μm이고, 상기 제4 방향(P)으로 상기 제1 전극 스트립(202)의 제1 폭은 1.8 μm 내지 3 μm인 전극 구조.
39. 제37항에 있어서,
    상기 제2 방향(X)으로 상기 제1 연결 스트립(201)의 제2 폭과 상기 제2 방향(X)으로 상기 제2 연결 스트립(211)의 제2 폭은 모두 2.3 μm 내지 2.7 μm이고, 상기 제4 방향(P)으로 상기 도전 연결 스트립(22a)의 제1 폭은 2.5 μm 내지 3.0 μm이며, 상기 제4 방향(P)으로 상기 제1 전극 스트립(202) 및 상기 제2 전극 스트립(212)의 제1 폭은 모두 1.8 μm 내지 2.6 μm인 전극 구조.
40. 제15항에 있어서,
    상기 제2 전극부(21)는 다수의 상기 제2 전극 스트립(212)에서 상기 도전 연결부(22)로부터 멀어지는 일측에 위치하고 상기 제2 연결 스트립(211)에 연결되는 신호 연결부(213)를 더 포함하는 전극 구조.
41. 제15항에 있어서,
    상기 제1 연결 스트립(201)과 상기 제2 전극 스트립(212)은 상기 제2 방향(X)에 대해 거울상으로 설치되는 전극 구조.

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