KR20230122720A - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR20230122720A
KR20230122720A KR1020220019276A KR20220019276A KR20230122720A KR 20230122720 A KR20230122720 A KR 20230122720A KR 1020220019276 A KR1020220019276 A KR 1020220019276A KR 20220019276 A KR20220019276 A KR 20220019276A KR 20230122720 A KR20230122720 A KR 20230122720A
Authority
KR
South Korea
Prior art keywords
layer
active pattern
contact
gate electrode
semiconductor device
Prior art date
Application number
KR1020220019276A
Other languages
English (en)
Inventor
박성일
박재현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220019276A priority Critical patent/KR20230122720A/ko
Priority to US17/933,797 priority patent/US20230261064A1/en
Priority to EP22211214.6A priority patent/EP4228002A3/en
Priority to TW111147002A priority patent/TW202335293A/zh
Publication of KR20230122720A publication Critical patent/KR20230122720A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8256—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using technologies not covered by one of groups H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252 and H01L21/8254
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

2차원 반도체 물질을 채널로 이용하는 반도체 장치 및 그의 제조 방법이 제공된다. 반도체 장치는, 기판, 기판으로부터 이격되어 제1 방향으로 연장되며, 제1 2차원 반도체 물질을 포함하는 제1 활성 패턴, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되며, 제1 활성 패턴이 관통되는 제1 게이트 전극, 및 제1 게이트 전극의 측면 상에 차례로 적층되는 제1 컨택 삽입막 및 제1 필링 금속막을 포함하며, 제1 활성 패턴과 접속되는 제1 소오스/드레인 컨택을 포함하되, 제1 컨택 삽입막은 제1 활성 패턴의 단부의 하면, 측면 및 상면을 둘러싸고, 제1 활성 패턴과 제1 컨택 삽입막은 옴 접합(Ohmic contact)을 형성한다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 2차원 반도체 물질을 채널로 이용하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 단채널 효과(short channel effect; SCE)를 효과적으로 억제할 수 있다.
한편, 이동도(mobility) 및 단채널 효과(SCE) 등을 개선하여 반도체 장치의 성능을 향상시키기 위한 방안으로, 2차원 반도체 물질을 채널로 이용하는 반도체 장치가 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 접촉 저항이 개선되어 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 접촉 저항이 개선되어 성능이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판, 기판으로부터 이격되어 제1 방향으로 연장되며, 제1 2차원 반도체 물질을 포함하는 제1 활성 패턴, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되며, 제1 활성 패턴이 관통되는 제1 게이트 전극, 및 제1 게이트 전극의 측면 상에 차례로 적층되는 제1 컨택 삽입막 및 제1 필링 금속막을 포함하며, 제1 활성 패턴과 접속되는 제1 소오스/드레인 컨택을 포함하되, 제1 컨택 삽입막은 제1 활성 패턴의 단부의 하면, 측면 및 상면을 둘러싸고, 제1 활성 패턴과 제1 컨택 삽입막은 옴 접합(Ohmic contact)을 형성한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판, 기판으로부터 이격되어 제1 방향으로 연장되며, 2차원 반도체 물질을 포함하는 활성 패턴, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되며, 활성 패턴이 관통되는 게이트 전극, 활성 패턴과 게이트 전극 사이에 개재되는 게이트 유전막, 및 게이트 전극의 측면 상에, 활성 패턴과 접속되는 소오스/드레인 컨택을 포함하되, 활성 패턴은, 게이트 유전막에 의해 둘러싸이는 채널부와, 게이트 유전막의 측면보다 돌출되는 돌출부를 포함하고, 소오스/드레인 컨택은, 활성 패턴의 돌출부의 프로파일을 따라 연장되는 컨택 삽입막과, 컨택 삽입막 상에 적층되는 필링 금속막을 포함하고, 활성 패턴과 컨택 삽입막은 옴 접합(Ohmic contact)을 형성한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판, 기판으로부터 이격되어 제1 방향으로 연장되며, 전이 금속 디칼코게나이드(transition metal dichalcogenide)를 포함하는 제1 시트 패턴, 기판으로부터 제1 시트 패턴보다 이격되어 제1 방향으로 연장되며, 전이 금속 디칼코게나이드를 포함하는 제2 시트 패턴, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되며, 제1 시트 패턴 및 제2 시트 패턴이 각각 관통되는 게이트 전극, 제1 시트 패턴과 게이트 전극 사이 및 제2 시트 패턴과 게이트 전극 사이에 개재되는 게이트 유전막, 게이트 전극의 측면을 따라 연장되며, 제1 시트 패턴 및 제2 시트 패턴이 각각 관통되는 게이트 스페이서, 게이트 스페이서의 측면 상에 차례로 적층되는 컨택 삽입막 및 필링 금속막을 포함하며, 제1 시트 패턴 및 제2 시트 패턴과 접속되는 소오스/드레인 컨택을 포함하되, 각각의 제1 시트 패턴 및 제2 시트 패턴은, 게이트 유전막에 의해 둘러싸이는 채널부와, 게이트 유전막의 측면보다 돌출되는 돌출부를 포함하고, 컨택 삽입막은 게이트 유전막의 측면, 게이트 스페이서의 측면 및 돌출부를 따라 연장되고, 각각의 제1 시트 패턴 및 제2 시트 패턴은 컨택 삽입막과 옴 접합(Ohmic contact)을 형성한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판을 제공하고, 기판으로부터 이격되어 제1 방향으로 연장되며, 2차원 반도체 물질을 포함하는 활성 패턴을 형성하고, 활성 패턴의 둘레를 둘러싸는 게이트 유전막을 형성하고, 활성 패턴의 단부를 게이트 유전막의 측면보다 돌출시키고, 게이트 유전막 상에, 제1 방향과 교차하는 제2 방향으로 연장되며, 활성 패턴이 관통되는 게이트 전극을 형성하고, 게이트 전극의 측면 상에, 활성 패턴과 옴 접합(Ohmic contact)을 형성하며, 활성 패턴의 단부를 따라 연장되는 컨택 삽입막을 형성하고, 컨택 삽입막 상에 필링 금속막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 사시도이다.
도 2는 도 1의 A1-A1을 따라서 절단한 단면도이다.
도 3a 내지 도 3d는 도 2의 S1 영역을 설명하기 위한 다양한 확대도들이다.
도 4는 도 1의 B1-B1을 따라서 절단한 단면도이다.
도 5는 도 2 내지 도 4의 반도체 장치를 설명하기 위한 부분 분해 사시도이다.
도 6a 및 도 6b는 몇몇 실시예에 따른 반도체 장치의 소오스/드레인 컨택을 설명하기 위한 밴드 다이어그램들이다.
도 7은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다.
도 8은 도 7의 S2 영역을 설명하기 위한 확대도이다.
도 9는 도 7 및 도 8의 반도체 장치를 설명하기 위한 부분 분해 사시도이다.
도 10은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다.
도 11은 도 10의 S3 영역을 설명하기 위한 확대도이다.
도 12는 도 10 및 도 11의 반도체 장치를 설명하기 위한 부분 분해 사시도이다.
도 13은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 사시도이다.
도 14 및 도 15는 도 13의 A2-A2를 따라서 절단한 다양한 단면도들이다.
도 16 내지 도 24는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 25 내지 도 27은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 28 내지 도 32는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 33 내지 도 36은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
이하에서, 도 1 내지 도 15를 참조하여, 예시적인 실시예들에 따른 반도체 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 사시도이다. 도 2는 도 1의 A1-A1을 따라서 절단한 단면도이다. 도 3a 내지 도 3d는 도 2의 S1 영역을 설명하기 위한 다양한 확대도들이다. 도 4는 도 1의 B1-B1을 따라서 절단한 단면도이다. 도 5는 도 2 내지 도 4의 반도체 장치를 설명하기 위한 부분 분해 사시도이다. 도 6a 및 도 6b는 몇몇 실시예에 따른 반도체 장치의 소오스/드레인 컨택을 설명하기 위한 밴드 다이어그램들이다.
도 1 내지 도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 식각 저지막(105), 제1 활성 패턴(AP1), 제1 게이트 유전막(120), 제1 게이트 전극(130), 제1 게이트 스페이서(140) 및 제1 소오스/드레인 컨택(160)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 설명의 편의를 위해, 이하에서 기판(100)은 실리콘 기판인 것으로 설명한다.
제1 식각 저지막(105)은 기판(100) 상에 형성될 수 있다. 제1 식각 저지막(105)은 기판(100)의 상면의 적어도 일부를 덮을 수 있다. 제1 식각 저지막(105)은 절연 물질, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제1 식각 저지막(105)은 실리콘 질화막을 포함할 수 있다.
제1 활성 패턴(AP1)은 기판(100) 및 제1 식각 저지막(105) 상에 형성될 수 있다. 또한, 제1 활성 패턴(AP1)은 기판(100) 및 제1 식각 저지막(105)으로부터 이격될 수 있다. 제1 활성 패턴(AP1)은 기판(100)의 상면과 평행한 제1 방향(X)으로 연장될 수 있다.
몇몇 실시예에서, 제1 활성 패턴(AP1)은 제1 식각 저지막(105) 상에 차례로 배치되며 서로 이격되는 복수의 시트 패턴들(112, 114)을 포함할 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 제1 시트 패턴(112) 및 기판(100)으로부터 제1 시트 패턴(112)보다 이격되는 제2 시트 패턴(114)을 포함할 수 있다. 이러한 시트 패턴들(112, 114)은 멀티-브리지 채널(multi-bridge channel)을 포함하는 MBCFET®의 채널 영역으로 이용될 수 있다.
제1 활성 패턴(AP1)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube), 전이 금속 디칼코게나이드(transition metal dichalcogenide, TMD) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 전이 금속 디칼코게나이드(TMD)는 예를 들어, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 하나의 금속 원소와 S, Se, Te 중 하나의 칼코겐 원소를 포함할 수 있다. 제1 활성 패턴(AP1)은 상술한 2차원 반도체 물질들의 단일층 또는 다중층을 포함할 수 있다. 몇몇 실시예에서, 제1 활성 패턴(AP1)은 전이 금속 디칼코게나이드(TMD)를 포함할 수 있다.
제1 게이트 전극(130)은 기판(100) 및 제1 식각 저지막(105) 상에 형성될 수 있다. 제1 게이트 전극(130)은 제1 활성 패턴(AP1)과 교차할 수 있다. 예를 들어, 제1 게이트 전극(130)은 기판(100)의 상면과 평행하며 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있다. 제1 활성 패턴(AP1)은 제1 방향(X)으로 연장되어 제1 게이트 전극(130)을 관통할 수 있다. 이러한 제1 게이트 전극(130)은 제1 활성 패턴(AP1)의 둘레를 둘러쌀 수 있다.
제1 게이트 전극(130)은 도전 물질, 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 게이트 전극(130)은 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(130)은 단일막인 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 게이트 전극(130)은 복수의 도전층이 적층되어 형성될 수도 있음은 물론이다. 예를 들어, 제1 게이트 전극(130)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 게이트 전극(130)은 제1 식각 저지막(105)에 의해 기판(100)으로부터 전기적으로 분리될 수 있다. 예를 들어, 제1 식각 저지막(105)은 기판(100)의 상면을 완전히 덮을 수 있다.
제1 게이트 유전막(120)은 제1 활성 패턴(AP1)과 제1 게이트 전극(130) 사이에 개재될 수 있다. 예를 들어, 제1 게이트 유전막(120)은 제1 활성 패턴(AP1)의 둘레를 둘러쌀 수 있고, 제1 게이트 전극(130)은 제1 게이트 유전막(120) 상에 적층될 수 있다. 제1 게이트 유전막(120)은 제1 식각 저지막(105)과 제1 게이트 전극(130) 사이에 개재될 수도 있다.
제1 게이트 유전막(120)은 유전 물질, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 알루미늄 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(140)는 기판(100) 및 제1 식각 저지막(105) 상에 형성될 수 있다. 또한, 제1 게이트 스페이서(140)는 제1 게이트 전극(130)의 측면 상에 형성될 수 있다. 예를 들어, 제1 게이트 스페이서(140)는 제1 게이트 전극(130)의 측면을 따라 제2 방향(Y)으로 연장될 수 있다. 제1 활성 패턴(AP1)은 제1 방향(X)으로 연장되어 제1 게이트 스페이서(140)를 관통할 수 있다.
제1 게이트 스페이서(140)는 절연 물질, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 게이트 유전막(120)은 제1 활성 패턴(AP1) 상에 차례로 적층되는 제1 서브 유전막(122) 및 제2 서브 유전막(124)을 포함할 수 있다.
제1 서브 유전막(122)은 제1 활성 패턴(AP1)의 둘레를 둘러쌀 수 있다. 예를 들어, 제1 서브 유전막(122)은 제1 활성 패턴(AP1)의 둘레를 따라 컨포멀하게 연장될 수 있다.
제2 서브 유전막(124)은 제1 서브 유전막(122)의 둘레를 둘러쌀 수 있다. 또한, 제2 서브 유전막(124)의 일부는 제1 게이트 전극(130)과 제1 게이트 스페이서(140) 사이에 개재될 수 있다. 예를 들어, 제2 서브 유전막(124)은 제1 서브 유전막(122)의 둘레 및 제1 게이트 스페이서(140)의 내측면의 프로파일을 따라 컨포멀하게 연장될 수 있다.
제1 서브 유전막(122) 및 제2 서브 유전막(124)은 서로 동일한 유전 물질을 포함할 수도 있고, 서로 다른 유전 물질을 포함할 수도 있다. 제1 서브 유전막(122) 및 제2 서브 유전막(124) 간의 경계가 존재하는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 경우에 따라, 제1 서브 유전막(122) 및 제2 서브 유전막(124) 간의 경계는 존재하지 않을 수도 있음은 물론이다. 다른 몇몇 실시예에서, 제1 서브 유전막(122)은 생략될 수도 있다.
제1 활성 패턴(AP1)의 단부는 제1 게이트 유전막(120)의 측면보다 돌출될 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 제1 활성 패턴(AP1)은 채널부(P1) 및 돌출부(P2)를 포함할 수 있다. 채널부(P1) 및 돌출부(P2)는 제1 활성 패턴(AP1)이 연장되는 제1 방향(X)을 따라 배열될 수 있다. 채널부(P1)는 제1 게이트 유전막(120)에 의해 둘러싸이는 제1 활성 패턴(AP1)의 중심부일 수 있다. 돌출부(P2)는 제1 게이트 유전막(120)의 외측면보다 돌출되는 제1 활성 패턴(AP1)의 단부일 수 있다.
몇몇 실시예에서, 제1 게이트 유전막(120)의 측면은 제1 게이트 스페이서(140)의 외측면보다 인입될 수 있다. 예를 들어, 제1 게이트 유전막(120)의 외측면은 제1 게이트 스페이서(140)의 외측면보다 인입되는 제1 리세스(R1)를 정의할 수 있다.
도 3a에서, 제1 리세스(R1)가 형성되는 깊이(DT)는 제1 게이트 스페이서(140)의 두께(TH11)와 동일한 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 도 3b에 도시된 것처럼, 제1 리세스(R1)가 형성되는 깊이(DT)는 제1 게이트 스페이서(140)의 두께(TH11)보다 작을 수도 있다. 또 다른 예로, 도 3c에 도시된 것처럼, 제1 리세스(R1)가 형성되는 깊이(DT)는 제1 게이트 스페이서(140)의 두께(TH11)보다 클 수도 있다.
몇몇 실시예에서, 제1 활성 패턴(AP1)의 측면은 제1 게이트 스페이서(140)의 외측면과 공면(共面)에(즉, 동일 평면 상에) 배치될 수 있다. 다만, 본 명세서에서 "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
제1 소오스/드레인 컨택(160)은 기판(100) 및 제1 식각 저지막(105) 상에 형성될 수 있다. 또한, 제1 소오스/드레인 컨택(160)은 제1 게이트 전극(130)의 적어도 일 측면(예컨대, 양 측면) 상에 형성될 수 있다. 예를 들어, 제1 소오스/드레인 컨택(160)은 제1 게이트 전극(130)의 측면 상에서 기판(100)의 상면과 교차하는 제3 방향(Z)으로 연장될 수 있다. 이러한 제1 소오스/드레인 컨택(160)은 제1 활성 패턴(AP1)의 적어도 일 단부와 접속될 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 제1 게이트 전극(130) 및 제1 게이트 스페이서(140)를 관통하여 제1 소오스/드레인 컨택(160)과 접속될 수 있다. 제1 소오스/드레인 컨택(160)은 제1 게이트 유전막(120) 및/또는 제1 게이트 스페이서(140)에 의해 제1 게이트 전극(130)으로부터 전기적으로 분리될 수 있다.
제1 소오스/드레인 컨택(160)은 기판(100, 또는 제1 식각 저지막(105))의 상면 및 제1 게이트 전극(130)의 측면 상에 차례로 적층되는 제1 컨택 삽입막(162) 및 제1 필링 금속막(164)을 포함할 수 있다.
제1 컨택 삽입막(162)은 돌출되는 제1 활성 패턴(AP1)의 단부(예컨대, 도 3a의 돌출부(P2))를 둘러쌀 수 있다. 예를 들어, 제1 컨택 삽입막(162)은 제1 게이트 유전막(120)의 외측면, 제1 게이트 스페이서(140)의 외측면 및 제1 활성 패턴(AP1)의 돌출부(P2)를 따라 연장될 수 있다. 도 2 및 도 5에 도시된 것처럼, 이러한 제1 컨택 삽입막(162)은 제1 게이트 스페이서(140) 및 제1 게이트 유전막(120)에 의해 노출되는 제1 활성 패턴(AP1)의 단부(예컨대, 도 3a의 돌출부(P2))의 하면, 측면 및 상면을 둘러쌀 수 있다.
몇몇 실시예에서, 제1 컨택 삽입막(162)은 제1 게이트 유전막(120)의 외측면, 제1 게이트 스페이서(140)의 외측면 및 제1 활성 패턴(AP1)의 돌출부(P2)를 따라 컨포멀하게 연장될 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 돌출부(P2)의 측면을 따라 연장되는 제1 컨택 삽입막(162)의 두께(TH21)는 제1 리세스(R1)를 따라 연장되는 제1 컨택 삽입막(162)의 두께(TH22)와 동일할 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 컨택 삽입막(162)의 두께는 제1 컨택 삽입막(162)을 형성하기 위한 공정(예컨대, 증착 공정)의 특성에 따라 다양할 수 있음은 물론이다. 다른 예로, 도 3d에 도시된 것처럼, 제1 리세스(R1)를 따라 연장되는 제1 컨택 삽입막(162)의 두께(TH22)는 돌출부(P2)의 측면을 따라 연장되는 제1 컨택 삽입막(162)의 두께(TH21)보다 클 수도 있다.
제1 컨택 삽입막(162)은 제1 활성 패턴(AP1)의 단부(예컨대, 도 3a의 돌출부(P2))와 직접 접촉하여 옴 접합(Ohmic contact)을 형성할 수 있다. 예를 들어, 제1 활성 패턴(AP1)이 NFET의 채널 영역으로 이용되는 2차원 반도체 물질을 포함하는 경우에, 제1 컨택 삽입막(162)의 일함수(work function)는 상기 2차원 반도체 물질의 일함수보다 작을 수 있다. 또는, 예를 들어, 제1 활성 패턴(AP1)이 PFET의 채널 영역으로 이용되는 2차원 반도체 물질을 포함하는 경우에, 제1 컨택 삽입막(162)의 일함수(work function)는 상기 2차원 반도체 물질의 일함수보다 클 수 있다. 이를 통해, 제1 활성 패턴(AP1)과 제1 소오스/드레인 컨택(160) 간의 접촉 저항(contact resistance)이 개선될 수 있다. 이에 관하여는, 도 6a 및 6b에 관한 설명에서 보다 구체적으로 후술한다.
제1 활성 패턴(AP1)과 옴 접합을 형성하는 제1 컨택 삽입막(162)은 예를 들어, 반금속(semimetal) 물질을 포함할 수 있다. 상기 반금속 물질은 예를 들어, 비소(As), 안티모니(Sb), 비스무트(Bi), 주석(Sn), 인듐(In), 루테늄(Ru) 또는 흑연(graphite) 등의 탄소 동소체(allotrope of carbon) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 필링 금속막(164)은 제1 컨택 삽입막(162) 상에 적층될 수 있다. 제1 필링 금속막(164)은 제1 컨택 삽입막(162)이 형성되고 남은 제1 소오스/드레인 컨택(160)의 영역을 채울 수 있다. 제1 필링 금속막(164)은 예를 들어, 니켈(Ni), 팔라듐(Pd), 금(Au), 티타늄(Ti), 은(Ag), 알루미늄(Al), 텅스텐(W), 구리(Cu), 망간(Mn), 지르코늄(Zr) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이하에서, 도 6a 및 도 6b를 참조하여, 몇몇 실시예에 따른 반도체 장치에서 제1 활성 패턴(AP1)과 제1 소오스/드레인 컨택(160) 간의 접합을 보다 구체적으로 설명한다. 참고적으로, 도 6a 및 도 6b에서, 제1 활성 패턴(AP1)의 일함수(ΦS)는 진공 레벨(E0)과 제1 활성 패턴(AP1)의 페르미 레벨(EFS) 간의 차이로 정의될 수 있고, 제1 컨택 삽입막(162)의 일함수(ΦM1)는 진공 레벨(E0)과 제1 컨택 삽입막(162)의 페르미 레벨(EFM1) 간의 차이로 정의될 수 있고, 제1 필링 금속막(164)의 일함수(ΦM2)는 진공 레벨(E0)과 제1 필링 금속막(164)의 페르미 레벨(EFM2) 간의 차이로 정의될 수 있다.
도 6a는 제1 활성 패턴(AP1)이 NFET의 채널 영역으로 이용되는 2차원 반도체 물질을 포함하는 경우를 예시한다. 이러한 경우에, 제1 컨택 삽입막(162)의 일함수(ΦM1)는 상기 2차원 반도체 물질의 일함수(ΦS)보다 작을 수 있고, 제1 필링 금속막(164)의 일함수(ΦM2)는 상기 2차원 반도체 물질의 일함수(ΦS)보다 클 수 있다.
도시된 것처럼, 제1 컨택 삽입막(162)의 일함수(ΦM1)는 상기 2차원 반도체 물질의 일함수(ΦS)보다 작을 수 있으므로, 제1 컨택 삽입막(162)은 제1 활성 패턴(AP1)과 직접 접촉하여 옴 접합을 형성할 수 있다. 이를 통해, 제1 활성 패턴(AP1)과 제1 소오스/드레인 컨택(160) 간의 접촉 저항이 개선될 수 있다. 만일 제1 컨택 삽입막(162)이 삽입되지 않는다면, 제1 필링 금속막(164)의 일함수(ΦM2)는 상기 2차원 반도체 물질의 일함수(ΦS)보다 클 수 있으므로, 제1 필링 금속막(164)은 제1 활성 패턴(AP1)과 직접 접촉하여 쇼트키 접합을 형성할 수 있다.
몇몇 실시예에서, 제1 컨택 삽입막(162)의 일함수(ΦM1)에서 상기 2차원 반도체 물질의 전자친화도(electron affinity; EA)를 뺀 값은 약 0.3 eV 이하일 수 있다(즉, ΦM1 - EA ≤ 0.3eV). 여기서, 상기 2차원 반도체 물질의 전자친화도(EA)는 진공 레벨(E0)과 전도대 최솟값(conduction band minimum; CBM) 간의 차이로 정의될 수 있다. 바람직하게는, 제1 컨택 삽입막(162)의 일함수(ΦM1)에서 상기 2차원 반도체 물질의 전자친화도(EA)를 뺀 값은 약 0.1 eV 이하일 수 있다(즉, ΦM1 - EA ≤ 0.1eV).
몇몇 실시예에서, 제1 컨택 삽입막(162)의 일함수(ΦM1)는 약 3.0 eV 이상일 수 있다. 제1 컨택 삽입막(162)의 일함수(ΦM1)가 약 3.0 eV보다 작은 경우에, 제1 활성 패턴(AP1)과 제1 소오스/드레인 컨택(160) 간의 접촉 저항이 열화될 수 있다. 바람직하게는, 제1 컨택 삽입막(162)의 일함수(ΦM1)는 약 3.4 eV 이상일 수 있다.
도 6b는 제1 활성 패턴(AP1)이 PFET의 채널 영역으로 이용되는 2차원 반도체 물질을 포함하는 경우를 예시한다. 이러한 경우에, 제1 컨택 삽입막(162)의 일함수(ΦM1)는 상기 2차원 반도체 물질의 일함수(ΦS)보다 클 수 있고, 제1 필링 금속막(164)의 일함수(ΦM2)는 상기 2차원 반도체 물질의 일함수(ΦS)보다 작을 수 있다.
도시된 것처럼, 제1 컨택 삽입막(162)의 일함수(ΦM1)는 상기 2차원 반도체 물질의 일함수(ΦS)보다 클 수 있으므로, 제1 컨택 삽입막(162)은 제1 활성 패턴(AP1)과 직접 접촉하여 옴 접합을 형성할 수 있다. 이를 통해, 제1 활성 패턴(AP1)과 제1 소오스/드레인 컨택(160) 간의 접촉 저항이 개선될 수 있다. 만일 제1 컨택 삽입막(162)이 삽입되지 않는다면, 제1 필링 금속막(164)의 일함수(ΦM2)는 상기 2차원 반도체 물질의 일함수(ΦS)보다 작을 수 있으므로, 제1 필링 금속막(164)은 제1 활성 패턴(AP1)과 직접 접촉하여 쇼트키 접합을 형성할 수 있다.
몇몇 실시예에서, 상기 2차원 반도체 물질의 이온화 에너지(ionization potential; IP)에서 제1 컨택 삽입막(162)의 일함수(ΦM1)에서 뺀 값은 약 0.3 eV 이하일 수 있다(즉, IP - ΦM1 ≤ 0.3eV). 여기서, 상기 2차원 반도체 물질의 이온화 에너지(IP)는 진공 레벨(E0)과 가전자대 최대값(valence band maximum; VBM) 간의 차이로 정의될 수 있다. 바람직하게는, 상기 2차원 반도체 물질의 이온화 에너지(IP)에서 제1 컨택 삽입막(162)의 일함수(ΦM1)에서 뺀 값은 약 0.1 eV 이하일 수 있다(즉, IP - ΦM1 ≤ 0.1eV).
몇몇 실시예에서, 제1 컨택 삽입막(162)의 일함수(ΦM1)는 약 7.0 eV 이하일 수 있다. 제1 컨택 삽입막(162)의 일함수(ΦM1)가 약 7.0 eV보다 큰 경우에, 제1 활성 패턴(AP1)과 제1 소오스/드레인 컨택(160) 간의 접촉 저항이 열화될 수 있다. 바람직하게는, 제1 컨택 삽입막(162)의 일함수(ΦM1)는 약 6.9 eV 이하일 수 있다.
이동도(mobility) 및 단채널 효과(SCE) 등을 개선하여 반도체 장치의 성능을 향상시키기 위한 방안으로, 2차원 반도체 물질(예컨대, 전이 금속 디칼코게나이드(TMD))을 채널로 이용하는 반도체 장치가 연구되고 있다. 한편, 2차원 반도체 물질을 채널로 이용하는 반도체 장치에서는 별도로 소오스/드레인 영역(예컨대, 불순물 반도체(impurity semiconductor) 영역 등)이 형성되지 않을 수 있다. 이러한 경우에, 금속을 포함하는 소오스/드레인 컨택은 반도체 물질인 채널과 직접 접촉하여 쇼트키 접합(Schottky contact)을 형성할 수 있으므로, 채널과 소오스/드레인 컨택 간에 높은 접촉 저항(contact resistance)이 유발되는 문제가 있다. 이를 해결하기 위해, 2차원 반도체 물질을 포함하는 채널과 접촉하는 물질로서 채널과 옴 접합(Ohmic contact)을 형성하는 반금속(semimetal)이 이용될 수 있다.
상술한 것처럼, 몇몇 실시예에 따른 반도체 장치는, 채널로 이용되는 제1 활성 패턴(AP1)과 옴 접합을 형성하는 제1 컨택 삽입막(162)을 구비함으로써, 제1 활성 패턴(AP1)과 제1 소오스/드레인 컨택(160) 간의 접촉 저항을 개선할 수 있다. 특히, 제1 컨택 삽입막(162)은 돌출되는 제1 활성 패턴(AP1)의 단부(예컨대, 도 3a의 돌출부(P2))를 둘러쌀 수 있으므로, 제1 활성 패턴(AP1)과 제1 컨택 삽입막(162) 간의 접촉 면적이 매우 향상될 수 있다. 일례로, 제1 컨택 삽입막(162)은 제1 활성 패턴(AP1)의 단부의 하면, 측면 및 상면을 둘러쌈으로써 제1 활성 패턴(AP1)과 제1 컨택 삽입막(162) 간의 접촉 면적을 향상시킬 수 있다. 이를 통해, 접촉 저항이 더욱 개선되어 성능이 향상된 반도체 장치가 제공될 수 있다.
도 7은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다. 도 8은 도 7의 S2 영역을 설명하기 위한 확대도이다. 도 9는 도 7 및 도 8의 반도체 장치를 설명하기 위한 부분 분해 사시도이다. 참고적으로, 도 7은 도 1의 A1-A1을 따라서 절단한 다른 단면도이다. 설명의 편의를 위해, 도 1 내지 도 6b를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 내지 도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 활성 패턴(AP1)의 단부는 제1 게이트 스페이서(140)의 외측면보다 돌출된다.
예를 들어, 제1 게이트 유전막(120)의 일부는 제1 활성 패턴(AP1)과 제1 게이트 스페이서(140) 사이에 개재될 수 있다. 일례로, 제1 서브 유전막(122)의 단부는 제1 활성 패턴(AP1)과 제1 게이트 스페이서(140) 사이에 개재될 수 있다. 이 때, 돌출부(P2)는 제1 게이트 유전막(120)의 외측면보다 돌출될 수 있다.
몇몇 실시예에서, 제1 게이트 유전막(120)의 측면은 제1 게이트 스페이서(140)의 외측면과 공면(共面)에(즉, 동일 평면 상에) 배치될 수 있다. 예를 들어, 제1 서브 유전막(122)의 측면 및 제2 서브 유전막(124)의 측면은 모두 제1 게이트 스페이서(140)의 외측면과 공면에 배치될 수 있다.
제1 컨택 삽입막(162)은 돌출되는 제1 활성 패턴(AP1)의 단부(예컨대, 도 8의 돌출부(P2))를 둘러쌀 수 있다. 예를 들어, 제1 컨택 삽입막(162)은 제1 게이트 유전막(120)의 외측면, 제1 게이트 스페이서(140)의 외측면 및 제1 활성 패턴(AP1)의 돌출부(P2)를 따라 연장될 수 있다. 도 7 및 도 9에 도시된 것처럼, 이러한 제1 컨택 삽입막(162)은 제1 게이트 스페이서(140) 및 제1 게이트 유전막(120)에 의해 노출되는 제1 활성 패턴(AP1)의 단부(예컨대, 도 8의 돌출부(P2))의 하면, 측면 및 상면을 둘러쌀 수 있다.
몇몇 실시예에서, 제1 컨택 삽입막(162)은 제1 게이트 유전막(120)의 외측면, 제1 게이트 스페이서(140)의 외측면 및 제1 활성 패턴(AP1)의 돌출부(P2)를 따라 컨포멀하게 연장될 수 있다. 예를 들어, 도 8에 도시된 것처럼, 돌출부(P2)의 측면을 따라 연장되는 제1 컨택 삽입막(162)의 두께(TH21)는 제1 게이트 유전막(120)의 외측면을 따라 연장되는 제1 컨택 삽입막(162)의 두께(TH22)와 동일할 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 컨택 삽입막(162)의 두께는 제1 컨택 삽입막(162)을 형성하기 위한 공정(예컨대, 증착 공정)의 특성에 따라 다양할 수 있음은 물론이다.
도 10은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다. 도 11은 도 10의 S3 영역을 설명하기 위한 확대도이다. 도 12는 도 10 및 도 11의 반도체 장치를 설명하기 위한 부분 분해 사시도이다. 참고적으로, 도 10은 도 1의 A1-A1을 따라서 절단한 또 다른 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10 내지 도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 내부 스페이서(140I)를 더 포함한다.
제1 내부 스페이서(140I)는 시트 패턴들(112, 114) 사이의 제1 게이트 전극(130)의 측면 상에 형성될 수 있다. 또한, 제1 내부 스페이서(140I)는 기판(100)과 시트 패턴들(112, 114) 사이의 제1 게이트 전극(130)의 측면 상에 형성될 수도 있다.
제1 내부 스페이서(140I)는 절연 물질, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 소오스/드레인 컨택(160)은 제1 게이트 스페이서(140) 및/또는 제1 내부 스페이서(140I)에 의해 제1 게이트 전극(130)으로부터 전기적으로 분리될 수 있다.
제1 내부 스페이서(140I)는 제1 게이트 스페이서(140)와 동일한 절연 물질을 포함할 수도 있고, 제1 게이트 스페이서(140)와 다른 절연 물질을 포함할 수도 있다. 일례로, 제1 내부 스페이서(140I)의 유전율은 제1 게이트 스페이서(140)의 유전율과 다를 수 있다.
제1 컨택 삽입막(162)은 돌출되는 제1 활성 패턴(AP1)의 단부(예컨대, 도 11의 돌출부(P2))를 둘러쌀 수 있다. 예를 들어, 제1 컨택 삽입막(162)은 제1 내부 스페이서(140I)의 외측면, 제1 게이트 스페이서(140)의 외측면 및 제1 활성 패턴(AP1)의 돌출부(P2)를 따라 연장될 수 있다. 도 10 및 도 12에 도시된 것처럼, 이러한 제1 컨택 삽입막(162)은 제1 게이트 스페이서(140), 제1 게이트 유전막(120) 및 제1 내부 스페이서(140I)에 의해 노출되는 제1 활성 패턴(AP1)의 단부(예컨대, 도 11의 돌출부(P2))의 하면, 측면 및 상면을 둘러쌀 수 있다.
몇몇 실시예에서, 제1 컨택 삽입막(162)은 제1 서브 유전막(122)의 외측면, 제1 내부 스페이서(140I)의 외측면, 제1 게이트 스페이서(140)의 외측면 및 제1 활성 패턴(AP1)의 돌출부(P2)를 따라 컨포멀하게 연장될 수 있다. 예를 들어, 도 11에 도시된 것처럼, 돌출부(P2)의 측면을 따라 연장되는 제1 컨택 삽입막(162)의 두께(TH21)는 제1 내부 스페이서(140I)의 외측면을 따라 연장되는 제1 컨택 삽입막(162)의 두께(TH22)와 동일할 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 컨택 삽입막(162)의 두께는 제1 컨택 삽입막(162)을 형성하기 위한 공정(예컨대, 증착 공정)의 특성에 따라 다양할 수 있음은 물론이다.
도 13은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 사시도이다. 도 14 및 도 15는 도 13의 A2-A2를 따라서 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 내지 도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 배선 구조체(WS1), 제2 식각 저지막(205), 제2 활성 패턴(AP2), 제2 게이트 유전막(220), 제2 게이트 전극(230), 제2 게이트 스페이서(240), 제2 소오스/드레인 컨택(260) 및 제2 배선 구조체(WS2)를 더 포함한다.
제1 배선 구조체(WS1)는 제1 게이트 전극(130) 및 제1 소오스/드레인 컨택(160) 상에 형성될 수 있다. 예를 들어, 기판(100) 및 제1 식각 저지막(105) 상에, 제1 게이트 전극(130)의 측면 및 제1 소오스/드레인 컨택(160)의 측면을 덮는 제1 층간 절연막(170)이 형성될 수 있다. 제1 배선 구조체(WS1)는 제1 층간 절연막(170)의 상면 상에 적층될 수 있다.
제1 배선 구조체(WS1)는 제1 게이트 전극(130) 및 제1 소오스/드레인 컨택(160) 중 적어도 하나와 전기적으로 연결될 수 있다. 예를 들어, 제1 배선 구조체(WS1)는 제1 배선간 절연막(180) 및 제1 배선간 절연막(180) 내에서 제2 방향(Y)으로 각각 연장되는 제1 배선 패턴들(180W)을 포함할 수 있다. 제1 배선 패턴들(180W)은 제1 배선간 절연막(180) 내에서 제3 방향(Z)으로 연장되는 제1 비아 패턴들(180V)을 통해 제1 게이트 전극(130) 및/또는 제1 소오스/드레인 컨택(160)과 전기적으로 연결될 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 배선 구조체(WS1)는 다른 다양한 형태로 제1 게이트 전극(130) 및/또는 제1 소오스/드레인 컨택(160)과 전기적으로 연결될 수 있음은 물론이다.
제2 식각 저지막(205), 제2 활성 패턴(AP2), 제2 게이트 유전막(220), 제2 게이트 전극(230), 제2 게이트 스페이서(240), 제2 소오스/드레인 컨택(260) 및 제2 배선 구조체(WS2)는 제1 배선 구조체(WS1) 상에 형성될 수 있다. 제1 배선 구조체(WS1) 상에 적층된 것을 제외하고는, 제2 식각 저지막(205), 제2 활성 패턴(AP2), 제2 게이트 유전막(220), 제2 게이트 전극(230), 제2 게이트 스페이서(240), 제2 소오스/드레인 컨택(260) 및 제2 배선 구조체(WS2)는 각각 제1 식각 저지막(105), 제1 활성 패턴(AP1), 제1 게이트 유전막(120), 제1 게이트 전극(130), 제1 게이트 스페이서(140), 제1 소오스/드레인 컨택(160) 및 제1 배선 구조체(WS1)와 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
이에 따라, 제1 활성 패턴(AP1) 및 제1 게이트 전극(130)을 포함하는 반도체 장치(이하, 제1 트랜지스터) 상에 제2 활성 패턴(AP2) 및 제2 게이트 전극(230)을 포함하는 반도체 장치(이하, 제2 트랜지스터)가 적층될 수 있다.
몇몇 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 CMOS(complementary metal-oxide-semiconductor)를 형성할 수 있다. 일례로, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 전원 노드(VDD)와 접지 노드(VSS) 사이에 병렬 연결된 인버터(inverter)를 형성할 수 있다. 상기 인버터의 입력(input)은 제1 게이트 전극(130) 및 제2 게이트 전극(230)에 공통으로 연결될 수 있고, 상기 인버터의 출력(output)은 상기 제1 트랜지스터의 드레인(예컨대, 제1 게이트 전극(130)의 일측의 제1 소오스/드레인 컨택(160))과 상기 제2 트랜지스터의 드레인(예컨대, 제2 게이트 전극(230)의 일측의 제2 소오스/드레인 컨택(260))에 공통으로 연결될 수 있다.
몇몇 실시예에서, 제2 소오스/드레인 컨택(260)은 제2 식각 저지막(205)을 관통하여 제1 배선 구조체(WS1)와 전기적으로 연결될 수 있다. 예를 들어, 제2 식각 저지막(205)은 제1 배선 구조체(WS1)의 상면의 일부를 노출시킬 수 있다. 제2 소오스/드레인 컨택(260)의 하부는 제2 식각 저지막(205)에 의해 노출되는 제1 배선 패턴들(180W) 중 일부와 연결될 수 있다. 이를 통해, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 전기적으로 연결될 수 있다. 예를 들어, 제1 배선 구조체(WS1)는 제1 소오스/드레인 컨택(160)과 제2 소오스/드레인 컨택(260)을 전기적으로 연결할 수 있다.
도 14에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 모두 도 2에 따른 반도체 장치의 형태를 갖는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 독립적으로 도 1 내지 도 12에 관하여 상술한 반도체 장치들 중 하나의 형태를 가질 수도 있다. 일례로, 도 15에 도시된 것처럼, 상기 제1 트랜지스터는 도 2에 따른 반도체 장치의 형태를 갖고 상기 제2 트랜지스터는 도 7에 따른 반도체 장치의 형태를 가질 수 있다.
몇몇 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 다른 도전형을 가질 수 있다. 일례로, 상기 제1 트랜지스터는 NFET이고 상기 제2 트랜지스터는 PFET일 수 있다. 다른 예로, 상기 제1 트랜지스터는 PFET이고 상기 제2 트랜지스터는 NFET일 수도 있다.
몇몇 실시예에서, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 서로 다른 2차원 반도체 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 서로 다른 전이 금속 디칼코게나이드(TMD)를 포함할 수 있다. 일례로, 상기 제1 트랜지스터가 NFET이고 상기 제2 트랜지스터가 PFET인 경우에, 제1 활성 패턴(AP1)은 MoS2 또는 MoSe2를 포함할 수 있고, 제2 활성 패턴(AP2)은 WS2 또는 WSe2를 포함할 수 있다. 다른 몇몇 실시예에서, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 서로 동일한 2차원 반도체 물질을 포함할 수도 있다.
몇몇 실시예에서, 제1 게이트 전극(130) 및 제2 게이트 전극(230)은 서로 다른 도전 물질을 포함할 수 있다. 다른 몇몇 실시예에서, 제1 게이트 전극(130) 및 제2 게이트 전극(230)은 서로 동일한 도전 물질을 포함할 수도 있다.
몇몇 실시예에서, 제1 게이트 유전막(120) 및 제2 게이트 유전막(220)은 서로 다른 유전 물질을 포함할 수 있다. 다른 몇몇 실시예에서, 제1 게이트 유전막(120) 및 제2 게이트 유전막(220)은 서로 동일한 유전 물질을 포함할 수도 있다.
몇몇 실시예에서, 제1 컨택 삽입막(162) 및 제2 컨택 삽입막(262)은 서로 다른 반금속 물질을 포함할 수 있다. 일례로, 상기 제1 트랜지스터가 NFET이고 상기 제2 트랜지스터가 PFET인 경우에, 제1 컨택 삽입막(162)은 비스무트(Bi), 안티모니(Sb), 주석(Sn) 및 인듐(In) 중 적어도 하나를 포함할 수 있고, 제2 컨택 삽입막(262)은 루테늄(Ru)을 포함할 수 있다. 다른 몇몇 실시예에서, 제1 컨택 삽입막(162) 및 제2 컨택 삽입막(262)은 서로 동일한 반금속 물질을 포함할 수도 있다.
몇몇 실시예에서, 제1 필링 금속막(164) 및 제2 필링 금속막(264)은 서로 다른 금속 물질을 포함할 수 있다. 다른 몇몇 실시예에서 제1 필링 금속막(164) 및 제2 필링 금속막(264)은 서로 동일한 금속 물질을 포함할 수도 있다.
이하에서, 도 1 내지 도 36을 참조하여, 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
도 16 내지 도 24는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16을 참조하면, 기판(100) 상에 제1 식각 저지막(105), 제1 서브 유전막(122), 제1 희생막(130L) 및 활성막(110)을 형성한다.
제1 식각 저지막(105)은 기판(100) 상에 형성될 수 있다. 제1 식각 저지막(105)은 기판(100)의 상면의 적어도 일부를 덮을 수 있다.
제1 희생막(130L) 및 활성막(110)은 기판(100, 또는 제1 식각 저지막(105)) 상에 형성될 수 있다. 제1 희생막(130L) 및 활성막(110)은 기판(100, 또는 제1 식각 저지막(105)) 상에 교대로 적층될 수 있다.
활성막(110)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube), 전이 금속 디칼코게나이드(transition metal dichalcogenide, TMD) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 희생막(130L)은 활성막(110) 및/또는 제1 서브 유전막(122)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 제1 희생막(130L)은 실리콘 게르마늄(SiGe)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 서브 유전막(122)은 활성막(110)과 제1 희생막(130L) 사이에 개재될 수 있다. 이러한 제1 서브 유전막(122)은 활성막(110)의 하면 및 상면을 따라 연장될 수 있다. 또한, 제1 서브 유전막(122)은 제1 식각 저지막(105)과 제1 희생막(130L) 사이에 개재될 수도 있다. 제1 서브 유전막(122)은 유전 물질, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 서브 유전막(122), 제1 희생막(130L) 및 활성막(110)을 형성한 후에, 제1 서브 유전막(122)에 대한 선택적 증착(selective deposition) 공정이 수행될 수 있다. 구체적으로 도시되지 않았으나, 상기 선택적 증착 공정에 의해 성장된 제1 서브 유전막(122)은 활성막(110)의 측면을 덮을 수 있다. 이를 통해, 도 4에 도시된 것처럼, 제1 활성 패턴(AP1)의 둘레를 둘러싸는 제1 서브 유전막(122)이 형성될 수 있다.
도 17을 참조하면, 희생 패턴(130S) 및 시트 패턴들(112, 114)을 형성한다.
예를 들어, 도 16의 제1 서브 유전막(122), 제1 희생막(130L) 및 활성막(110) 상에 제2 방향(Y)으로 연장되는 더미 게이트(130D)가 형성될 수 있다. 또한, 제1 서브 유전막(122), 제1 희생막(130L) 및 활성막(110) 상에 더미 게이트(130D)의 측면을 따라 연장되는 제1 게이트 스페이서(140)가 형성될 수 있다. 이어서, 더미 게이트(130D) 및 제1 게이트 스페이서(140)를 식각 마스크로 이용하는 식각 공정이 수행될 수 있다. 이를 통해, 제1 서브 유전막(122), 제1 희생막(130L) 및 활성막(110)은 패터닝될 수 있다. 패터닝된 제1 희생막(130L)은 제1 방향(X)으로 연장되는 희생 패턴(130S)을 형성할 수 있고, 패터닝된 활성막(110)은 각각 제1 방향(X)으로 연장되는 시트 패턴들(112, 114)을 형성할 수 있다.
더미 게이트(130D)는 활성막(110) 및/또는 제1 서브 유전막(122)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 더미 게이트(130D)는 폴리 실리콘(poly Si)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 18을 참조하면, 희생 패턴(130S)에 대한 제1 리세스 공정을 수행한다.
상기 제1 리세스 공정이 수행됨에 따라 희생 패턴(130S)의 외측면은 선택적으로 리세스될 수 있다. 이에 따라, 희생 패턴(130S)의 외측면은 시트 패턴들(112, 114)의 외측면, 제1 서브 유전막(122)의 외측면 및/또는 제1 게이트 스페이서(140)의 외측면보다 인입되는 제2 리세스(R2)를 정의할 수 있다.
도 19를 참조하면, 기판(100, 또는 제1 식각 저지막(105)) 상에 제2 희생막(165) 및 제3 희생막(167)을 형성한다.
제2 희생막(165)은 시트 패턴들(112, 114)의 외측면, 제1 서브 유전막(122)의 외측면 및 제1 게이트 스페이서(140)의 외측면을 따라 연장될 수 있다. 또한, 제2 희생막(165)은 도 18의 제2 리세스(R2)를 따라 연장될 수 있다. 몇몇 실시예에서, 제2 희생막(165)은 유전 물질, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 제2 희생막(165)은 제1 서브 유전막(122)과 동일한 유전 물질을 포함할 수도 있고, 제1 서브 유전막(122)과 다른 유전 물질을 포함할 수도 있다. 다른 몇몇 실시예에서, 제2 희생막(165)은 생략될 수도 있다.
제3 희생막(167)은 제2 희생막(165) 상에 적층될 수 있다. 제3 희생막(167)은 제2 희생막(165)이 형성되고 남은 기판(100, 또는 제1 식각 저지막(105)) 상의 영역을 채울 수 있다. 몇몇 실시예에서, 제3 희생막(167)은 제2 희생막(165)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 제3 희생막(167)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 20을 참조하면, 희생 패턴(130S) 및 더미 게이트(130D)를 제거한다.
희생 패턴(130S) 및 더미 게이트(130D)는 활성막(110) 및/또는 제1 서브 유전막(122)에 대해 식각 선택비를 갖는 물질을 포함할 수 있으므로, 선택적으로 제거될 수 있다.
도 21을 참조하면, 제2 서브 유전막(124) 및 제1 게이트 전극(130)을 형성한다.
제2 서브 유전막(124)은 제1 서브 유전막(122)의 둘레 및 제1 게이트 스페이서(140)의 내측면 상에 차례로 적층될 수 있다. 이를 통해, 제1 서브 유전막(122) 및 제2 서브 유전막(124)을 포함하는 제1 게이트 유전막(120)이 형성될 수 있다. 제1 서브 유전막(122) 및 제2 서브 유전막(124)은 서로 동일한 유전 물질을 포함할 수도 있고, 서로 다른 유전 물질을 포함할 수도 있다.
제1 게이트 전극(130)은 제2 서브 유전막(124) 상에 적층될 수 있다. 제1 게이트 전극(130)은 도전 물질, 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이러한 제2 서브 유전막(124) 및 제1 게이트 전극(130)은 도 19의 더미 게이트(130D) 및 희생 패턴(130S)을 대체할 수 있다. 이를 통해, 제2 방향(Y)으로 연장되는 제1 게이트 전극(130) 및 제1 방향(X)으로 연장되어 제1 게이트 전극(130)을 관통하는 제1 활성 패턴(AP1)이 형성될 수 있다.
도 22를 참조하면, 제3 희생막(167)을 제거한다.
제3 희생막(167)은 제2 희생막(165)에 대해 식각 선택비를 갖는 물질을 포함할 수 있으므로, 선택적으로 제거될 수 있다.
도 23을 참조하면, 제2 희생막(165) 및 제1 서브 유전막(122)에 대한 제2 리세스 공정을 수행한다.
상기 제2 리세스 공정이 수행됨에 따라, 제2 희생막(165) 및 제1 서브 유전막(122)의 외측면은 선택적으로 리세스될 수 있다. 이에 따라, 제1 게이트 유전막(120)의 외측면은 제1 게이트 스페이서(140)의 외측면보다 인입되는 제1 리세스(R1)를 정의할 수 있다. 또한, 제1 활성 패턴(AP1)의 단부는 제1 게이트 유전막(120)의 측면보다 돌출될 수 있다.
도 24를 참조하면, 기판(100, 또는 제1 식각 저지막(105))의 상면 및 제1 게이트 전극(130)의 측면 상에 제1 컨택 삽입막(162)을 형성한다.
제1 컨택 삽입막(162)은 돌출되는 제1 활성 패턴(AP1)의 단부를 둘러쌀 수 있다. 예를 들어, 제1 컨택 삽입막(162)은 제1 게이트 유전막(120)의 외측면, 제1 게이트 스페이서(140)의 외측면 및 제1 활성 패턴(AP1)의 돌출부(P2)를 따라 연장될 수 있다.
제1 컨택 삽입막(162)은 제1 활성 패턴(AP1)의 단부(예컨대, 도 3a의 돌출부(P2))와 직접 접촉하여 옴 접합(Ohmic contact)을 형성할 수 있다. 제1 컨택 삽입막(162)은 반금속 물질, 예를 들어, 비소(As), 안티모니(Sb), 비스무트(Bi), 주석(Sn), 인듐(In), 루테늄(Ru) 또는 흑연(graphite) 등의 탄소 동소체(allotrope of carbon) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 2를 참조하면, 제1 컨택 삽입막(162) 상에 제1 필링 금속막(164)을 형성한다. 이를 통해, 도 2 내지 도 5를 이용하여 상술한 반도체 장치가 제조될 수 있다.
도 25 내지 도 27은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 24를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 25는 도 17 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 25를 참조하면, 시트 패턴들(112, 114)에 대한 선택적 성장(selective growth) 공정을 수행한다.
상기 선택적 성장 공정은 예를 들어, 시트 패턴들(112, 114)에 대한 결정 성장 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 선택적 성장 공정이 수행됨에 따라, 각각의 시트 패턴들(112, 114)의 단부는 제1 게이트 유전막(120)의 외측면 및/또는 제1 게이트 스페이서(140)의 외측면보다 돌출될 수 있다.
도 26을 참조하면, 제2 희생막(165), 제3 희생막(167), 제2 서브 유전막(124) 및 제1 게이트 전극(130)을 형성한다.
제2 희생막(165), 제3 희생막(167), 제2 서브 유전막(124) 및 제1 게이트 전극(130)을 형성하는 것은 도 19 내지 도 21을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 27을 참조하면, 제1 컨택 삽입막(162)을 형성한다.
예를 들어, 제2 희생막(165) 및 제3 희생막(167)이 제거될 수 있다. 이어서, 기판(100, 또는 제1 식각 저지막(105))의 상면 및 제1 게이트 전극(130)의 측면 상에 제1 컨택 삽입막(162)이 형성될 수 있다.
제1 컨택 삽입막(162)은 돌출되는 제1 활성 패턴(AP1)의 단부를 둘러쌀 수 있다. 예를 들어, 제1 컨택 삽입막(162)은 제1 게이트 유전막(120)의 외측면, 제1 게이트 스페이서(140)의 외측면 및 제1 활성 패턴(AP1)의 돌출부(P2)를 따라 연장될 수 있다.
이어서, 도 7을 참조하면, 제1 컨택 삽입막(162) 상에 제1 필링 금속막(164)을 형성한다. 이를 통해, 도 7 내지 도 9를 이용하여 상술한 반도체 장치가 제조될 수 있다.
도 28 내지 도 32는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 27을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 28은 도 18 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 28을 참조하면, 시트 패턴들(112, 114)에 대한 선택적 성장(selective growth) 공정을 수행한다.
상기 선택적 성장 공정을 수행하는 것은 도 25를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 29를 참조하면, 기판(100, 또는 제1 식각 저지막(105)) 상에 제4 희생막(166) 및 제3 희생막(167)을 형성한다.
제4 희생막(166)은 시트 패턴들(112, 114)의 외측면, 제1 서브 유전막(122)의 외측면 및 제1 게이트 스페이서(140)의 외측면을 따라 연장될 수 있다. 또한, 제4 희생막(166)은 도 28의 제2 리세스(R2)를 채울 수 있다. 절연 물질, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 희생막(167)은 제4 희생막(166) 상에 적층될 수 있다. 제3 희생막(167)은 제4 희생막(166)이 형성되고 남은 기판(100, 또는 제1 식각 저지막(105)) 상의 영역을 채울 수 있다.
도 30을 참조하면, 제2 서브 유전막(124) 및 제1 게이트 전극(130)을 형성한다.
제2 서브 유전막(124) 및 제1 게이트 전극(130)을 형성하는 것은 도 19 내지 도 21을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 31을 참조하면, 제3 희생막(167) 및 제4 희생막(166)에 대한 제3 리세스 공정을 수행한다.
상기 제3 리세스 공정이 수행됨에 따라, 제3 희생막(167) 및 제4 희생막(166)은 선택적으로 리세스될 수 있다. 이에 따라, 도 28의 제2 리세스(R2)를 채우는 제1 내부 스페이서(140I)가 형성될 수 있다.
도 32를 참조하면, 제1 컨택 삽입막(162)을 형성한다.
제1 컨택 삽입막(162)은 돌출되는 제1 활성 패턴(AP1)의 단부를 둘러쌀 수 있다. 예를 들어, 제1 컨택 삽입막(162)은 제1 내부 스페이서(140I)의 외측면, 제1 게이트 스페이서(140)의 외측면 및 제1 활성 패턴(AP1)의 돌출부(P2)를 따라 연장될 수 있다.
이어서, 도 10을 참조하면, 제1 컨택 삽입막(162) 상에 제1 필링 금속막(164)을 형성한다. 이를 통해, 도 10 내지 도 12를 이용하여 상술한 반도체 장치가 제조될 수 있다.
도 33 내지 도 36은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 32를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 33은 도 24 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 33을 참조하면, 제1 컨택 삽입막(162) 상에 제1 필링 금속막(164)을 형성한다. 이를 통해, 제1 컨택 삽입막(162) 및 제1 필링 금속막(164)을 포함하는 제1 소오스/드레인 컨택(160)이 형성될 수 있다.
도 34를 참조하면, 제1 게이트 전극(130) 및 제1 소오스/드레인 컨택(160) 상에 제1 배선 구조체(WS1)를 형성한다.
제1 배선 구조체(WS1)는 제1 게이트 전극(130) 및 제1 소오스/드레인 컨택(160) 중 적어도 하나와 전기적으로 연결될 수 있다. 예를 들어, 제1 배선 구조체(WS1)는 제1 배선간 절연막(180) 및 제1 배선간 절연막(180) 내에서 제2 방향(Y)으로 각각 연장되는 제1 배선 패턴들(180W)을 포함할 수 있다. 제1 배선 패턴들(180W)은 제1 배선간 절연막(180) 내에서 제3 방향(Z)으로 연장되는 제1 비아 패턴들(180V)을 통해 제1 게이트 전극(130) 및/또는 제1 소오스/드레인 컨택(160)과 전기적으로 연결될 수 있다.
도 35를 참조하면, 제1 배선 구조체(WS1) 상에 제2 식각 저지막(205)을 형성한다.
제2 식각 저지막(205)은 제1 배선 구조체(WS1)의 상면의 적어도 일부를 덮을 수 있다. 제2 식각 저지막(205)은 절연 물질, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 식각 저지막(205)은 제1 배선 구조체(WS1)의 상면의 일부를 노출시킬 수 있다. 예를 들어, 제2 식각 저지막(205)은 제1 배선 구조체(WS1)의 상면의 일부를 노출시도록 패터닝될 수 있다.
도 36을 참조하면, 제2 식각 저지막(205) 상에 제2 활성 패턴(AP2), 제2 게이트 유전막(220), 제2 게이트 전극(230), 제2 게이트 스페이서(240) 및 제2 소오스/드레인 컨택(260)을 형성한다.
제2 식각 저지막(205) 상에 적층된 것을 제외하고는, 제2 활성 패턴(AP2), 제2 게이트 유전막(220), 제2 게이트 전극(230), 제2 게이트 스페이서(240) 및 제2 소오스/드레인 컨택(260)을 형성하는 것은 도 16 내지 도 27을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이어서, 도 14를 참조하면, 제2 게이트 전극(230) 및 제2 소오스/드레인 컨택(260) 상에 제2 배선 구조체(WS2)를 형성한다. 제2 배선 구조체(WS2)를 형성하는 것은 37를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다. 이를 통해, 도 13 및 도 14를 이용하여 상술한 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 제1 식각 저지막
112, 114: 시트 패턴들 120: 제1 게이트 유전막
122: 제1 서브 유전막 124: 제2 서브 유전막
130: 제1 게이트 전극 140: 제1 게이트 스페이서
160: 제1 소오스/드레인 컨택 162: 제1 컨택 삽입막
164: 제1 필링 금속막 170: 제1 층간 절연막
180: 제1 배선간 절연막 180W: 제1 배선 패턴들
180V: 제1 비아 패턴들 205: 제2 식각 저지막
212, 214: 시트 패턴들 220: 제2 게이트 유전막
222: 제3 서브 유전막 224: 제4 서브 유전막
230: 제2 게이트 전극 240: 제2 게이트 스페이서
260: 제2 소오스/드레인 컨택 262: 제2 컨택 삽입막
264: 제2 필링 금속막 270: 제2 층간 절연막
280: 제2 배선간 절연막 280W: 제2 배선 패턴들
280V: 제2 비아 패턴들
AP1: 제1 활성 패턴 AP2: 제2 활성 패턴
P1: 채널부 P2: 돌출부
WS1: 제1 배선 구조체 WS2: 제2 배선 구조체

Claims (20)

  1. 기판;
    상기 기판으로부터 이격되어 제1 방향으로 연장되며, 제1 2차원 반도체 물질을 포함하는 제1 활성 패턴;
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 활성 패턴이 관통되는 제1 게이트 전극; 및
    상기 제1 게이트 전극의 측면 상에 차례로 적층되는 제1 컨택 삽입막 및 제1 필링 금속막을 포함하며, 상기 제1 활성 패턴과 접속되는 제1 소오스/드레인 컨택을 포함하되,
    상기 제1 컨택 삽입막은 상기 제1 활성 패턴의 단부의 하면, 측면 및 상면을 둘러싸고,
    상기 제1 활성 패턴과 상기 제1 컨택 삽입막은 옴 접합(Ohmic contact)을 형성하는, 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 활성 패턴은 NFET의 채널 영역을 포함하고,
    상기 제1 컨택 삽입막의 일함수(work function)에서 상기 제1 2차원 반도체 물질의 전자친화도(electron affinity)을 뺀 값은 0.1 eV 이하인, 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 필링 금속막의 일함수는 상기 제1 2차원 반도체 물질의 일함수보다 큰, 반도체 장치.
  4. 제 2항에 있어서,
    상기 제1 컨택 삽입막의 일함수는 3.4 eV 이상인, 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 활성 패턴은 PFET의 채널 영역을 포함하고,
    상기 제1 2차원 반도체 물질의 이온화 에너지(ionization potential)에서 상기 제1 컨택 삽입막의 일함수(work function)를 뺀 값은 0.1 eV 이하인, 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 필링 금속막의 일함수는 상기 제1 2차원 반도체 물질의 일함수보다 작은, 반도체 장치.
  7. 제 5항에 있어서,
    상기 제1 컨택 삽입막의 일함수는 6.9 eV 이하인, 반도체 장치.
  8. 제 1항에 있어서,
    상기 기판과 상기 제1 게이트 전극 사이 및 상기 기판과 상기 제1 소오스/드레인 컨택 사이에 개재되는 식각 저지막을 더 포함하는, 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 게이트 전극 및 상기 제1 소오스/드레인 컨택 상에, 상기 제1 게이트 전극 및 상기 제1 소오스/드레인 컨택 중 적어도 하나와 전기적으로 연결되는 배선 구조체;
    상기 배선 구조체의 상면의 적어도 일부를 덮는 식각 저지막;
    상기 식각 저지막으로부터 이격되어 상기 제1 방향으로 연장되며, 제2 2차원 반도체 물질을 포함하는 제2 활성 패턴;
    상기 식각 저지막 상에, 상기 제2 방향으로 연장되며, 상기 제2 활성 패턴이 관통되는 제2 게이트 전극; 및
    상기 제2 게이트 전극의 측면 상에 차례로 적층되는 제2 컨택 삽입막 및 제2 필링 금속막을 포함하며, 상기 제2 활성 패턴과 접속되는 제2 소오스/드레인 컨택을 더 포함하되,
    상기 제2 컨택 삽입막은 상기 제2 활성 패턴의 단부의 하면, 측면 및 상면을 둘러싸고,
    상기 제2 활성 패턴과 상기 제2 컨택 삽입막은 옴 접합(Ohmic contact)을 형성하는, 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 2차원 반도체 물질 및 상기 제2 2차원 반도체 물질은 서로 다른 전이 금속 디칼코게나이드(transition metal dichalcogenide)를 포함하는, 반도체 장치.
  11. 제 9항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 서로 다른 도전 물질을 포함하는, 반도체 장치.
  12. 제 9항에 있어서,
    상기 제2 소오스/드레인 컨택은 상기 식각 저지막을 관통하여 상기 배선 구조체와 전기적으로 연결되고,
    상기 배선 구조체는 상기 제1 소오스/드레인 컨택과 상기 제2 소오스/드레인 컨택을 전기적으로 연결하는, 반도체 장치.
  13. 기판;
    상기 기판으로부터 이격되어 제1 방향으로 연장되며, 2차원 반도체 물질을 포함하는 활성 패턴;
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 활성 패턴이 관통되는 게이트 전극;
    상기 활성 패턴과 상기 게이트 전극 사이에 개재되는 게이트 유전막; 및
    상기 게이트 전극의 측면 상에, 상기 활성 패턴과 접속되는 소오스/드레인 컨택을 포함하되,
    상기 활성 패턴은, 상기 게이트 유전막에 의해 둘러싸이는 채널부와, 상기 게이트 유전막의 측면보다 돌출되는 돌출부를 포함하고,
    상기 소오스/드레인 컨택은, 상기 활성 패턴의 상기 돌출부의 프로파일을 따라 연장되는 컨택 삽입막과, 상기 컨택 삽입막 상에 적층되는 필링 금속막을 포함하고,
    상기 활성 패턴과 상기 컨택 삽입막은 옴 접합(Ohmic contact)을 형성하는, 반도체 장치.
  14. 제 13항에 있어서,
    상기 2차원 반도체 물질은 전이 금속 디칼코게나이드(transition metal dichalcogenide)를 포함하는, 반도체 장치.
  15. 제 14항에 있어서,
    상기 활성 패턴은 NFET의 채널 영역을 포함하고,
    상기 컨택 삽입막은 비스무트(Bi), 안티모니(Sb), 주석(Sn) 및 인듐(In) 중 적어도 하나를 포함하는, 반도체 장치.
  16. 제 15항에 있어서,
    상기 필링 금속막의 일함수는 상기 2차원 반도체 물질의 일함수보다 큰, 반도체 장치.
  17. 제 14항에 있어서,
    상기 활성 패턴은 PFET의 채널 영역을 포함하고,
    상기 컨택 삽입막은 루테늄(Ru)을 포함하는, 반도체 장치.
  18. 제 17항에 있어서,
    상기 필링 금속막의 일함수는 상기 2차원 반도체 물질의 일함수보다 작은, 반도체 장치.
  19. 기판;
    상기 기판으로부터 이격되어 제1 방향으로 연장되며, 전이 금속 디칼코게나이드(transition metal dichalcogenide)를 포함하는 제1 시트 패턴;
    상기 기판으로부터 상기 제1 시트 패턴보다 이격되어 상기 제1 방향으로 연장되며, 상기 전이 금속 디칼코게나이드를 포함하는 제2 시트 패턴;
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 시트 패턴 및 상기 제2 시트 패턴이 각각 관통되는 게이트 전극;
    상기 제1 시트 패턴과 상기 게이트 전극 사이 및 상기 제2 시트 패턴과 상기 게이트 전극 사이에 개재되는 게이트 유전막;
    상기 게이트 전극의 측면을 따라 연장되며, 상기 제1 시트 패턴 및 상기 제2 시트 패턴이 각각 관통되는 게이트 스페이서;
    상기 게이트 스페이서의 측면 상에 차례로 적층되는 컨택 삽입막 및 필링 금속막을 포함하며, 상기 제1 시트 패턴 및 상기 제2 시트 패턴과 접속되는 소오스/드레인 컨택을 포함하되,
    각각의 상기 제1 시트 패턴 및 상기 제2 시트 패턴은, 상기 게이트 유전막에 의해 둘러싸이는 채널부와, 상기 게이트 유전막의 측면보다 돌출되는 돌출부를 포함하고,
    상기 컨택 삽입막은 상기 게이트 유전막의 측면, 상기 게이트 스페이서의 측면 및 상기 돌출부를 따라 연장되고,
    각각의 상기 제1 시트 패턴 및 상기 제2 시트 패턴은 상기 컨택 삽입막과 옴 접합(Ohmic contact)을 형성하는, 반도체 장치.
  20. 기판을 제공하고,
    상기 기판으로부터 이격되어 제1 방향으로 연장되며, 2차원 반도체 물질을 포함하는 활성 패턴을 형성하고,
    상기 활성 패턴의 둘레를 둘러싸는 게이트 유전막을 형성하고,
    상기 활성 패턴의 단부를 상기 게이트 유전막의 측면보다 돌출시키고,
    상기 게이트 유전막 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 활성 패턴이 관통되는 게이트 전극을 형성하고,
    상기 게이트 전극의 측면 상에, 상기 활성 패턴과 옴 접합(Ohmic contact)을 형성하며, 상기 활성 패턴의 단부를 따라 연장되는 컨택 삽입막을 형성하고,
    상기 컨택 삽입막 상에 필링 금속막을 형성하는 것을 포함하는, 반도체 장치의 제조 방법.
KR1020220019276A 2022-02-15 2022-02-15 반도체 장치 및 그의 제조 방법 KR20230122720A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220019276A KR20230122720A (ko) 2022-02-15 2022-02-15 반도체 장치 및 그의 제조 방법
US17/933,797 US20230261064A1 (en) 2022-02-15 2022-09-20 Semiconductor device having a two-dimensional channel and method for fabricating the same
EP22211214.6A EP4228002A3 (en) 2022-02-15 2022-12-02 Semiconductor device having a two-dimensional channel and method for fabricating the same
TW111147002A TW202335293A (zh) 2022-02-15 2022-12-07 具有二維通道的半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220019276A KR20230122720A (ko) 2022-02-15 2022-02-15 반도체 장치 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20230122720A true KR20230122720A (ko) 2023-08-22

Family

ID=84387688

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220019276A KR20230122720A (ko) 2022-02-15 2022-02-15 반도체 장치 및 그의 제조 방법

Country Status (4)

Country Link
US (1) US20230261064A1 (ko)
EP (1) EP4228002A3 (ko)
KR (1) KR20230122720A (ko)
TW (1) TW202335293A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170627B2 (en) * 2016-11-18 2019-01-01 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height
EP3738150A4 (en) * 2018-01-08 2021-07-21 Intel Corporation STACKED TRANSISTOR ARCHITECTURE WITH DIFFERENT RIB GEOMETRY
US10734384B1 (en) * 2019-01-23 2020-08-04 Qualcomm Incorporated Vertically-integrated two-dimensional (2D) semiconductor slabs in complementary field effect transistor (CFET) cell circuits, and method of fabricating
US20200295127A1 (en) * 2019-03-13 2020-09-17 Intel Corporation Stacked transistors with different crystal orientations in different device strata
US20210408227A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Transition metal dichalcogenide nanowires and methods of fabrication
US20230113614A1 (en) * 2021-09-24 2023-04-13 Intel Corporation Thin film transistors having cmos functionality integrated with 2d channel materials

Also Published As

Publication number Publication date
TW202335293A (zh) 2023-09-01
US20230261064A1 (en) 2023-08-17
EP4228002A2 (en) 2023-08-16
EP4228002A3 (en) 2023-11-29

Similar Documents

Publication Publication Date Title
US20220059533A1 (en) Semiconductor device
US9985106B2 (en) Semiconductor devices utilizing spacer structures
EP4273917B1 (en) Semiconductor device
TW202205620A (zh) 半導體元件
US11476327B2 (en) Semiconductor devices and methods of fabricating the same
TW202147549A (zh) 半導體裝置
KR20230122720A (ko) 반도체 장치 및 그의 제조 방법
US11705520B2 (en) Semiconductor device
KR20200005419A (ko) 반도체 장치
KR20230146362A (ko) 반도체 장치
US20230261078A1 (en) Semiconductor device and method for fabricating the same
US20230389257A1 (en) Semiconductor device and method for fabricating the same
EP4421858A1 (en) Semiconductor devices
US20240258430A1 (en) Semiconductor package and method of fabricating the same
EP4358150A1 (en) Nanosheet device with source/drain contacts comprising a silicide mask and manufacturing method using the silicide mask
US20240145474A1 (en) Semiconductor device and method for fabricating the same
US20240120274A1 (en) Semiconductor device
US20240170372A1 (en) Semiconductor device and method of fabricating the same
TW202431647A (zh) 半導體元件
KR20240055608A (ko) 반도체 장치
KR20240149606A (ko) 반도체 장치
TW202416512A (zh) 半導體元件
CN117878121A (zh) 半导体装置
KR20230042851A (ko) 반도체 장치 및 그 제조 방법
KR20240149111A (ko) 반도체 장치 및 그의 제조 방법