KR20230115066A - Method for manufacturing a Schottky diode using a scanning electron microscope - Google Patents
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Abstract
주사전자현미경을 사용한 쇼트키 다이오드의 제조방법 및 이에 따라 제조된 쇼트키 다이오드에 관한 것으로써, 주사전자현미경(SEM)을 사용하여 쇼트키 다이오드를 제조하므로, 장비 활용, 장비 구비, 대량 생산 및 전자빔 리소그래피 자체의 복잡한 공정과 같은 기존 전자빔 리소그래피를 진행하기 위해 고려해야 되는 다양한 요소들을 배제함으로써 생산에 필요한 다양한 시간적, 공간적 비용을 줄일 수 있으며, 생산공정 감소로 인해 생산단가 감소 및 수율이 증가하는 장점이 있다.It relates to a method for manufacturing a Schottky diode using a scanning electron microscope and a Schottky diode manufactured according to the method, since a Schottky diode is manufactured using a scanning electron microscope (SEM), equipment utilization, equipment preparation, mass production, and electron beam Various time and space costs required for production can be reduced by excluding various factors that must be considered in order to proceed with the existing electron beam lithography, such as the complex process of lithography itself, and there is an advantage in reducing production cost and increasing yield due to reduction in production process. .
Description
주사전자현미경을 사용한 쇼트키 다이오드의 제조방법 및 이에 따라 제조된 쇼트키 다이오드에 관한 것이다.A method for manufacturing a Schottky diode using a scanning electron microscope and a Schottky diode manufactured thereby.
기존 전자빔 리소그래피 장비를 이용한 쇼트키 다이오드를 제조하는 경우, 리소그래피 장비 및 시스템을 추가적으로 구축해야 한다. 하지만, 전자빔 리소그래피 장비 및 시스템 구축 비용이 굉장히 고가이기 때문에 이를 보유한 곳이 많지 않고, 이를 다루기 위한 매우 복잡한 기술을 필요로 하므로 이를 다루는 기관이나 전문가도 거의 드문 실정이었다.In the case of manufacturing a Schottky diode using existing electron beam lithography equipment, lithography equipment and systems must be additionally built. However, since the cost of constructing electron beam lithography equipment and systems is very high, not many places have them, and since they require very complicated technology to handle them, organizations or experts who handle them are rare.
상기 문제를 해결하기 위한 목적은 다음과 같다.The purpose of solving the above problem is as follows.
주사전자현미경(Field Emisssion scanning electron microscope; FE-SEM)을 사용하여 쇼트키 다이오드를 제조하는 제조방법, 및 이에 따라 제조된 쇼트키 다이오드를 제조하는 것을 목적으로 한다.An object of the present invention is to manufacture a method for manufacturing a Schottky diode using a field emission scanning electron microscope (FE-SEM), and a Schottky diode manufactured thereby.
일 측면에 따른 쇼트키 다이오드의 제조방법은 버퍼층이 증착된 기판을 준비하는 단계; 상기 버퍼층 상에, 제1 전극을 증착시키는 단계; 상기 제1 전극 상에, 반도체층을 형성시키는 단계; 상기 반도체층 상에, 포토레지스트층을 형성시켜 적층체를 형성시키는 단계; 상기 적층체의 포토레지스트층의 면측에, 주사전자현미경(scanning electron microscope; SEM)을 사용하여 전극 패터닝을 수행하는 단계; 및 상기 적층체의 패터닝된 면측에, 금속층과 제2 전극을 증착시키는 단계를 포함한다.A method of manufacturing a Schottky diode according to an aspect includes preparing a substrate on which a buffer layer is deposited; depositing a first electrode on the buffer layer; forming a semiconductor layer on the first electrode; forming a photoresist layer on the semiconductor layer to form a laminate; performing electrode patterning on the surface side of the photoresist layer of the laminate using a scanning electron microscope (SEM); and depositing a metal layer and a second electrode on the patterned surface of the laminate.
상기 기판은 실리콘 웨이퍼, 유리, PI(polyimide), PET(Polyethylene naphthalate), PEN(Polyethylene terephthalate), 및 metal foil로 이루어진 군으로부터 선택된 1종 이상일 수 있다.The substrate may be at least one selected from the group consisting of a silicon wafer, glass, polyimide (PI), polyethylene naphthalate (PET), polyethylene terephthalate (PEN), and metal foil.
상기 버퍼층은 SiO2, 및 SiN로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.The buffer layer may include at least one selected from the group consisting of SiO 2 and SiN.
상기 제1 전극은 금(Au), 은(Ag), 알루미늄(Al), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 및 그래핀으로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.The first electrode may include at least one selected from the group consisting of gold (Au), silver (Ag), aluminum (Al), titanium (Ti), palladium (Pd), platinum (Pt), and graphene. there is.
상기 반도체층은 전이금속 디칼코겐 화합물(Trasition metal dichalcogenide; TMD)를 포함할 수 있다.The semiconductor layer may include a transition metal dichalcogenide (TMD).
상기 반도체층은 제1 전극 상의 일부에 형성될 수 있다.The semiconductor layer may be formed on a portion of the first electrode.
상기 쇼트키 다이오드의 제조방법은 상기 반도체층이 형성되지 않은 제1 전극 상의 일부에, 제거층을 형성시키는 단계를 더 포함할 수 있다.The method of manufacturing the Schottky diode may further include forming a removal layer on a portion of the first electrode on which the semiconductor layer is not formed.
상기 쇼트키 다이오드의 제조방법은 상기 반도체층 상에 패시베이션층(passivation layer)를 형성시키는 단계를 더 포함할 수 있다.The method of manufacturing the Schottky diode may further include forming a passivation layer on the semiconductor layer.
상기 전극 패터닝을 수행하는 단계에서, 상기 주사전자현미경(FE-SEM)을 가속전압 8kV 내지 12kV, 흡수전류 200pA 내지 240pA, 및 노출시간 20초 내지 40초의 조건으로 패터닝을 수행할 수 있다.In the step of performing the electrode patterning, the scanning electron microscope (FE-SEM) patterning may be performed under conditions of an acceleration voltage of 8 kV to 12 kV, an absorption current of 200 pA to 240 pA, and an exposure time of 20 seconds to 40 seconds.
상기 금속층과 제2 전극을 증착시키는 단계에서, 전극 패터닝되어 제거된 부분에 금속층과 제2 전극을 형성시킬 때, 전극 패터닝 되지 않아 제거되지 않은 부분에 위치한 포토레지스트층보다 더 두껍게 증착시킬 수 있다.In the step of depositing the metal layer and the second electrode, when the metal layer and the second electrode are formed on the portion removed by patterning the electrode, they may be deposited thicker than the photoresist layer located on the portion not removed because the electrode is not patterned.
상기 쇼트키 다이오드의 제조방법은 상기 제거층을 제거하는 단계를 더 포함할 수 있다.The manufacturing method of the Schottky diode may further include removing the removal layer.
상기 제2 전극은 금(Au), 은(Ag), 알루미늄(Al), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), ITO, ZnO, 및 Ta2O5로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.The second electrode is 1 selected from the group consisting of gold (Au), silver (Ag), aluminum (Al), titanium (Ti), palladium (Pd), platinum (Pt), ITO, ZnO, and Ta 2 O 5 May include more than one species.
다른 일 측면에 따른 쇼트키 다이오드는 버퍼층이 형성되어 있는 기판; 상기 버퍼층 상에 위치한 제1 전극; 상기 제1 전극 상의 일부에 위치한 반도체층;A Schottky diode according to another aspect includes a substrate on which a buffer layer is formed; a first electrode positioned on the buffer layer; a semiconductor layer located on a portion of the first electrode;
상기 기판, 제1 전극, 및 반도체층으로 이루어진 결합체의 제1 구역에 형성되어, 상기 반도체층 상에 금속층과 제2 전극이 적층되어 쇼트키 접합된 쇼트키 접합층; 및 상기 기판, 제1 전극, 및 반도체층으로 이루어진 결합체의 제2 구역에 형성되어, 상기 반도체층 상에, 포토레지스트층, 금속층, 및 제2 전극이 적층된 비접합층;을 포함한다.a Schottky junction layer formed in a first region of the assembly composed of the substrate, the first electrode, and the semiconductor layer, wherein a metal layer and a second electrode are stacked on the semiconductor layer to form a Schottky junction; and a non-bonded layer formed in a second region of the combination body composed of the substrate, the first electrode, and the semiconductor layer, wherein a photoresist layer, a metal layer, and a second electrode are laminated on the semiconductor layer.
상기 쇼트키 다이오드는 상기 기판, 및 제1 전극만으로 이루어진 제3 구역을 더 포함할 수 있다.The Schottky diode may further include a third region including only the substrate and the first electrode.
상기 쇼트키 접합층 내 금속층과 제2 전극의 두께는, 상기 비접합층 내 포토레지스트층보다 더 두꺼울 수 있다.Thicknesses of the metal layer and the second electrode in the Schottky bonding layer may be thicker than the photoresist layer in the non-bonding layer.
상기 쇼트키 다이오드는 상기 반도체층 상에 패시베이션층(passivation layer)을 더 포함할 수 있다.The Schottky diode may further include a passivation layer on the semiconductor layer.
일 구현예에 따른 쇼트키 다이오드의 제조방법은 주사전자현미경(SEM)을 사용하여 쇼트키 다이오드를 제조하므로, 장비 활용, 장비 구비, 대량 생산 및 전자빔 리소그래피 자체의 복잡한 공정과 같은 기존 전자빔 리소그래피를 진행하기 위해 고려해야 되는 다양한 요소들을 배제함으로써 생산에 필요한 다양한 시간적, 공간적 비용을 줄일 수 있으며, 생산공정 감소로 인해 생산단가 감소 및 수율이 증가하는 장점이 있다.Since the method of manufacturing a Schottky diode according to an embodiment manufactures a Schottky diode using a scanning electron microscope (SEM), conventional electron beam lithography, such as equipment utilization, equipment preparation, mass production, and complicated processes of electron beam lithography itself, is performed. Various time and space costs required for production can be reduced by excluding various factors that must be considered in order to do so, and there is an advantage in reducing production cost and increasing yield due to reduction in production process.
도 1은 일 실시예에 따른 쇼트키 다이오드의 제조방법을 흐름 상 간략하게 나타낸 단면도이다.
도 2는 일 실시예에 따른 쇼트키 다이오드(1)의 단면도이다.
도 3은 일 실시예에 따른 쇼트키 다이오드의 쇼트키 접합의 전류-전압곡선을 나타낸 그래프이다.1 is a cross-sectional view schematically showing a flow of a method for manufacturing a Schottky diode according to an embodiment.
2 is a cross-sectional view of a Schottky diode 1 according to one embodiment.
3 is a graph showing a current-voltage curve of a Schottky junction of a Schottky diode according to an embodiment.
이상의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 통상의 기술자에게 기술적 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.The above objects, other objects, features and advantages will be easily understood through the following preferred embodiments in conjunction with the accompanying drawings. However, it is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed content will be thorough and complete and the technical idea will be sufficiently conveyed to those skilled in the art.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Like reference numerals have been used for like elements throughout the description of each figure. In the accompanying drawings, the dimensions of the structures are shown enlarged than actual for clarity of the present invention. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element, without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.
본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "하부에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In this specification, terms such as "include" or "have" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that it does not preclude the possibility of the presence or addition of numbers, steps, operations, components, parts, or combinations thereof. In addition, when a part such as a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where it is "directly on" the other part, but also the case where another part is present in the middle. Conversely, when a part such as a layer, film, region, plate, etc. is said to be "under" another part, this includes not only the case where it is "directly below" the other part, but also the case where another part is in the middle.
달리 명시되지 않는 한, 본 명세서에서 사용된 성분, 반응 조건, 폴리머 조성물 및 배합물의 양을 표현하는 모든 숫자, 값 및/또는 표현은, 이러한 숫자들이 본질적으로 다른 것들 중에서 이러한 값을 얻는 데 발생하는 측정의 다양한 불확실성이 반영된 근사치들이므로, 모든 경우 "약"이라는 용어에 의해 수식되는 것으로 이해되어야 한다. 또한, 본 기재에서 수치범위가 개시되는 경우, 이러한 범위는 연속적이며, 달리 지적되지 않는 한 이러한 범 위의 최소값으로부터 최대값이 포함된 상기 최대값까지의 모든 값을 포함한다. 더 나아가, 이러한 범위가 정수를 지칭하는 경우, 달리 지적되지 않는 한 최소값으로부터 최대값이 포함된 상기 최대값까지를 포함하는 모든 정수가 포함된다.Unless otherwise specified, all numbers, values and/or expressions expressing quantities of components, reaction conditions, polymer compositions and formulations used herein refer to the number of factors that such numbers arise, among other things, to obtain such values. Since these are approximations that reflect the various uncertainties of the measurement, they should be understood to be qualified by the term "about" in all cases. Also, when numerical ranges are disclosed herein, such ranges are contiguous and include all values from the minimum value of such range to the maximum value inclusive, unless otherwise indicated. Furthermore, where such ranges refer to integers, all integers from the minimum value to the maximum value inclusive are included unless otherwise indicated.
본 명세서에 있어서, 범위가 변수에 대해 기재되는 경우, 상기 변수는 상기 범위의 기재된 종료점들을 포함하는 기재된 범위 내의 모든 값들을 포함하는 것으로 이해될 것이다. 예를 들면, "5 내지 10"의 범위는 5, 6, 7, 8, 9, 및 10의 값들뿐만 아니라 6 내지 10, 7 내지 10, 6 내지 9, 7 내지 9 등의 임의의 하위 범위를 포함하고, 5.5, 6.5, 7.5, 5.5 내지 8.5 및 6.5 내지 9 등과 같은 기재된 범위의 범주에 타당한 정수들 사이의 임의의 값도 포함하는 것으로 이해될 것이다. 또한 예를 들면, "10% 내지 30%"의 범위는 10%, 11%, 12%, 13% 등의 값들과 30%까지를 포함하는 모든 정수들뿐만 아니라 10% 내지 15%, 12% 내지 18%, 20% 내지 30% 등의 임의의 하위 범위를 포함하고, 10.5%, 15.5%, 25.5% 등과 같이 기재된 범위의 범주 내의 타당한 정수들 사이의 임의의 값도 포함하는 것으로 이해될 것이다.In this specification, where ranges are stated for a variable, it will be understood that the variable includes all values within the stated range inclusive of the stated endpoints of the range. For example, a range of "5 to 10" includes values of 5, 6, 7, 8, 9, and 10, as well as any subrange of 6 to 10, 7 to 10, 6 to 9, 7 to 9, and the like. inclusive, as well as any value between integers that fall within the scope of the stated range, such as 5.5, 6.5, 7.5, 5.5 to 8.5 and 6.5 to 9, and the like. Also, for example, the range of "10% to 30%" includes values such as 10%, 11%, 12%, 13%, etc., and all integers up to and including 30%, as well as values from 10% to 15%, 12% to 12%, etc. It will be understood to include any sub-range, such as 18%, 20% to 30%, and the like, as well as any value between reasonable integers within the scope of the stated range, such as 10.5%, 15.5%, 25.5%, and the like.
기존 전자빔 리소그래피 장비를 이용한 쇼트키 다이오드를 제조하는 경우, 리소그래피 장비 및 시스템을 추가적으로 구축해야 한다. 하지만, 전자빔 리소그래피 장비 및 시스템 구축 비용이 굉장히 고가이기 때문에 이를 보유한 곳이 많지 않고, 이를 다루기 위한 매우 복잡한 기술을 필요로 하므로 이를 다루는 기관이나 전문가도 거의 드문 실정이었다.In the case of manufacturing a Schottky diode using existing electron beam lithography equipment, lithography equipment and systems must be additionally built. However, since the cost of constructing electron beam lithography equipment and systems is very high, not many places have them, and since they require very complicated technology to handle them, organizations or experts who handle them are rare.
이에, 상기 문제를 해결하기 위해 본 발명자들이 예의 연구한 결과, 주사전자현미경(Field Emisssion scanning electron microscope; FE-SEM)을 사용하여 특정 구조를 갖도록 쇼트키 다이오드를 제조하는 경우, 장비 활용, 장비 구비, 대량 생산 및 전자빔 리소그래피 자체의 복잡한 공정과 같은 기존 전자빔 리소그래피를 진행하기 위해 고려해야 되는 다양한 요소들을 배제함으로써 생산에 필요한 다양한 시간적, 공간적 비용을 줄일 수 있으며, 생산공정 감소로 인해 생산단가 감소 및 수율이 증가하는 것을 발견하고 이를 완성하였다.Therefore, as a result of intensive research by the present inventors to solve the above problem, when a Schottky diode is manufactured to have a specific structure using a scanning electron microscope (FE-SEM), equipment utilization and equipment By excluding various factors that need to be considered for proceeding with conventional electron beam lithography, such as mass production and complex processes of electron beam lithography itself, various time and space costs required for production can be reduced, and production cost reduction and yield are improved due to reduction in production process. found an increase and completed it.
도 1은 일 실시예에 따른 쇼트키 다이오드의 제조방법을 흐름 상 간략하게 나타낸 단면도이다. 이를 참고하면, 버퍼층이 증착된 기판을 준비하는 단계(S10); 상기 버퍼층 상에, 제1 전극을 증착시키는 단계(S20); 상기 제1 전극 상에, 반도체층을 형성시키는 단계(S30); 상기 반도체층 상에, 포토레지스트층을 형성시켜 적층체를 형성시키는 단계(S40); 상기 적층체의 포토레지스트층의 면측에, 전계방사형 주사전자현미경(Field Emisssion scanning electron microscope; FE-SEM)을 사용하여 전극 패터닝을 수행하는 단계(S50); 및 상기 적층체의 패터닝된 면측에, 금속층과 제1 전극을 증착시키는 단계(S60)를 포함한다.1 is a cross-sectional view schematically showing a flow of a method for manufacturing a Schottky diode according to an embodiment. Referring to this, preparing the substrate on which the buffer layer is deposited (S10); depositing a first electrode on the buffer layer (S20); Forming a semiconductor layer on the first electrode (S30); Forming a photoresist layer on the semiconductor layer to form a laminate (S40); Performing electrode patterning on the surface side of the photoresist layer of the laminate using a field emission scanning electron microscope (FE-SEM) (S50); and depositing a metal layer and a first electrode on the patterned surface of the laminate (S60).
상기 버퍼층이 증착된 기판을 준비하는 단계(S10)는 제1 전극을 형성시키기 위한 기판을 준비하는 단계이다.Preparing the substrate on which the buffer layer is deposited (S10) is a step of preparing a substrate for forming a first electrode.
상기 기판(10)은 쇼트키 다이오드를 지지하는 지지체 역할 등을 수행하는 것일 수 있고, 구체적으로, 실리콘 웨이퍼(silicon wafer), 유리(glass)와 같은 하드 타입(hard type) 또는 PI(polyimide), PET(Polyethylene naphthalate), PEN(Polyethylene terephthalate), metal foil과 같은 유연 기판(flexible substrate)으로부터 선택된 1종 이상일 수 있다.The substrate 10 may serve as a support for supporting the Schottky diode, and specifically, a hard type such as a silicon wafer or glass, or polyimide (PI), It may be at least one selected from flexible substrates such as polyethylene naphthalate (PET), polyethylene terephthalate (PEN), and metal foil.
상기 버퍼층(20)은 상기 기판상에 증착되어 기판으로부터 기인할 수 있는 오염을 차단하는 장벽(barrier)의 역할을 수행하는 것일 수 있고, 구체적으로, SiO2, 및 SiN로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 바람직하게는, SiO2, SiN의 적층 또는 다중 적층 구조일 수 있다.The buffer layer 20 may be deposited on the substrate to serve as a barrier to block contamination that may result from the substrate, and specifically, one selected from the group consisting of SiO 2 and SiN. It may include the above, and preferably, it may be a laminated or multi-layered structure of SiO2 and SiN.
상기 제1 전극(30)을 증착시키는 단계(S20)는 상기 버퍼층 상에, 제1 전극(30)을 증착시키는 단계이다.Depositing the first electrode 30 (S20) is a step of depositing the first electrode 30 on the buffer layer.
상기 제1 전극은 상부전극 또는 하부전극일 수 있으나, 바람직하게는, 하부전극일 수 있다. 구체적으로, 금(Au), 은(Ag), 알루미늄(Al), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 및 그래핀으로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.The first electrode may be an upper electrode or a lower electrode, but preferably may be a lower electrode. Specifically, it may include one or more selected from the group consisting of gold (Au), silver (Ag), aluminum (Al), titanium (Ti), palladium (Pd), platinum (Pt), and graphene.
상기 제1 전극을 증착시키는 방법은 전자 빔 증착 장치를 이용한 증착방법, 열 증착(Thermal Evaporation) 방법, 스퍼터링(sputtering) 방법으로 이루어진 군으로부터 선택된 1종 이상의 방법을 사용하여 증착시킬 수 있고, 특정 방법만으로 제한되지 않는다.The method of depositing the first electrode may be deposited using one or more methods selected from the group consisting of a deposition method using an electron beam evaporation device, a thermal evaporation method, and a sputtering method, and a specific method not limited to only
상기 반도체층(40)을 형성시키는 단계(S30)는 상기 제1 전극 상에, 반도체층(40)을 형성시키는 단계이다.The step of forming the semiconductor layer 40 (S30) is a step of forming the semiconductor layer 40 on the first electrode.
상기 반도체층은 도핑(doping)을 통해 형성된 n형 반도체 또는 p형 반도체 중 어느 하나일 수 있다. 또는, 도핑 없이 본래 n형 반도체 또는 p형 반도체의 전기적 특성을 갖는 반도체 소재일 수 있다. The semiconductor layer may be any one of an n-type semiconductor and a p-type semiconductor formed through doping. Alternatively, it may be a semiconductor material having electrical characteristics of an original n-type semiconductor or p-type semiconductor without doping.
구체적으로, 반도체층은 전이금속 디칼코겐 화합물(Trasition metal dichalcogenide; TMD), Si, Ge, SiGe, III-V족 화합물 반도체, II-VI족 화합물 반도체, 와이드 밴드 갭 반도체(wide band gap semiconductor)(예컨대, SiC, GaN, GaO), 금속 산화물 기반의 산화물 반도체(oxide semiconductor)(예컨대, In, Ga, Zn, Sn, Cu, Ni), 및 2차원 물질 반도체(2D material semiconductor)(예컨대, 그래핀(graphene), BN(Boron Nitride))로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 특정 반도체만을 포함하는 것으로 제한되지 않으나, 바람직하게는, 합성이 용이하면서도 대면적 작업에서도 얇은 박막으로 제작할 수 있어 추후 산업체에서도 응용이 용이한 전이금속 디칼코겐 화합물(Trasition metal dichalcogenide; TMD)를 포함할 수 있다.Specifically, the semiconductor layer is a transition metal dichalcogenide (TMD), Si, Ge, SiGe, III-V compound semiconductor, II-VI compound semiconductor, wide band gap semiconductor (wide band gap semiconductor) ( For example, SiC, GaN, GaO), metal oxide-based oxide semiconductors (eg In, Ga, Zn, Sn, Cu, Ni), and 2D material semiconductors (eg graphene) (graphene) and BN (Boron Nitride)), and is not limited to including only a specific semiconductor, but preferably, it is easy to synthesize and can be manufactured into a thin film even in a large-area operation. It can include a transition metal dichalcogenide (TMD), which can be easily applied in the industry in the future.
상기 전이금속 디칼코겐 화합물(TMD)은 칼코겐 원소층 사이에 전이금속 단일원소층이 샌드위치처럼 끼어있는 화합물일 수 있고, 구체적으로, 이황화레늄(ReS2), 이황화몰리브덴(MoS2), 이황화텅스텐(WS2), 이셀레늄화몰리브덴(MoSe2), 이셀레늄화텅스텐(WSe2), 및 이텔루륨화몰리브덴(MoTe2) 로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 특정 화합물만을 포함하는 것으로 제한되지 않으나, 바람직하게는, 두께차이에 대한 밴드갭 차이가 크지 않아 추후 주사현미경으로 찾기가 용이한 이황화레늄(ReS2)을 포함할 수 있다.The transition metal dichalcogen compound (TMD) may be a compound in which a transition metal single element layer is sandwiched between chalcogen element layers, and specifically, rhenium disulfide (ReS 2 ), molybdenum disulfide (MoS 2 ), tungsten disulfide (WS 2 ), molybdenum diselenide (MoSe 2 ), tungsten diselenide (WSe 2 ), and molybdenum diselenide (MoTe 2 ) may include one or more selected from the group consisting of, and include only specific compounds. It is not limited to, but preferably, the bandgap difference for the thickness difference is not large, so it is easy to find later with a scanning microscope. It may include rhenium disulfide (ReS 2 ).
상기 반도체층은 제1 전극 상에 형성시키는 방법은 기계적 박리법, 스핀 코팅(spin coating), 잉크젯 프린팅(inkjet printing), 스퍼터링(sputtering), 화학기상증착(CVD, chemical vapor desposition), 물리기상증착(PVD, physical vapor desposition), 원자층증착(ALD, atomic layer deposition), 및 분자빔에페택시(MBE, molecular beam epitaxy)로 이루어진 군으로부터 선택된 1종 이상의 방법에 의해 형성시킬 수 있고, 특정 방법만을 사용하는 것으로 제한되지 않으나, 바람직하게는, 사용 장비가 저렴하고 오차가 적으면서도 순도 높은 플레이크(Flake)를 얻을 수 있는 기계적 박리법을 사용하여 제1 전극 상에 반도체층을 형성시킬 수 있다.Methods for forming the semiconductor layer on the first electrode include mechanical exfoliation, spin coating, inkjet printing, sputtering, chemical vapor deposition (CVD), and physical vapor deposition. It can be formed by one or more methods selected from the group consisting of physical vapor desposition (PVD), atomic layer deposition (ALD), and molecular beam epitaxy (MBE), and only a specific method Although not limited to use, preferably, a semiconductor layer may be formed on the first electrode using a mechanical exfoliation method capable of obtaining high-purity flakes with inexpensive equipment and low errors.
상기 반도체층은 제1 전극 상에 전부 또는 일부에 형성될 수 있다. 도 1을 참고하면, 일 실시예에 따라, 상기 반도체층은 제1 전극 상에 일부에 형성될 수 있다. 이에 따라 반도체층이 형성된 타겟영역에는 추후 전극 패터닝을 통해 음각될 수 있다. 반면, 반도체층이 형성되지 않은 비타겟영역에는 전극 패터닝을 통해 음각되지 않을 수 있다.The semiconductor layer may be formed entirely or partially on the first electrode. Referring to FIG. 1 , according to an exemplary embodiment, the semiconductor layer may be partially formed on the first electrode. Accordingly, the target region where the semiconductor layer is formed may be engraved through electrode patterning later. On the other hand, the non-target region where the semiconductor layer is not formed may not be engraved through electrode patterning.
한편, 반도체층이 형성되지 않은 비타겟영역 중 일부영역은 제거층(45)이 형성될 수 있다. 상기 제거층(45)은 바람직하게는, 반도체층이 형성되지 않은 제1 전극 상 중에서도 모서리 영역에 형성될 수 있다.Meanwhile, the removal layer 45 may be formed in some of the non-target regions where the semiconductor layer is not formed. Preferably, the removal layer 45 may be formed on a corner region even on the first electrode on which the semiconductor layer is not formed.
상기 제거층은 추후 쌓이는 포토레지스트층, 금속층, 및 제2 전극층을 쉽게 제거할 수 있는 것, 예를 들어, 스카치 테이프, 아크릴 테이프, 캡톤 테이프(내열 테이프) 등일 수 있다.The removal layer may be one that can easily remove the photoresist layer, the metal layer, and the second electrode layer, which are accumulated later, for example, Scotch tape, acrylic tape, Kapton tape (heat-resistant tape), and the like.
상기 제거층은 추후 쌓이는 포토레지스트층, 금속층, 및 제2 전극층을 쉽게 제거함으로써 리프트-오프(Lift-off) 과정을 최소화시킬 수 있다. 상기 과정을 통해 제1 전극을 쉽게 노출시켜 추후 프로브 팁 접촉이 용이하여 전류-전압 측정이 용이한 장점이 있다.The removal layer can minimize a lift-off process by easily removing the photoresist layer, the metal layer, and the second electrode layer, which are accumulated later. Through the above process, the first electrode is easily exposed, so that the probe tip can be easily contacted later, so that the current-voltage measurement is easy.
또한, 상기 포토레지스트층을 형성시키기 전에 패시베이션층(passivation layer)(미도시)를 형성시키는 단계를 더 포함할 수 있다.In addition, a step of forming a passivation layer (not shown) may be further included before forming the photoresist layer.
상기 패시베이션층은 포토레지스트층을 형성시켜 적층체에 전극 패터닝을 수행할 때, 반도체층의 오염을 방지하고 외부의 수분 또는 산소로부터 반도체층을 보호하는 역할을 수행할 수 있고, 패시베이션층의 폭(width) 및 길이(length)는 각각 반도체층의 폭(W) 및 길이(L)보다 크거나 같도록 형성될 수 있다.The passivation layer may perform a role of preventing contamination of the semiconductor layer and protecting the semiconductor layer from external moisture or oxygen when performing electrode patterning on the laminate by forming a photoresist layer, and the width of the passivation layer ( The width and length may be greater than or equal to the width (W) and length (L) of the semiconductor layer, respectively.
상기 포토레지스트층(50)을 형성시켜 적층체를 형성시키는 단계(S40)는 상기 반도체층 상에, 또는 패시베이션층(미도시) 상에 포토레지스트층(50)을 형성시켜 적층체를 형성시키는 단계이다.The step of forming a laminate by forming the photoresist layer 50 (S40) is a step of forming a laminate by forming a photoresist layer 50 on the semiconductor layer or on a passivation layer (not shown). am.
상기 포토레지스트층은 주사전자현미경(scanning electron microscope; SEM)를 이용하여 패턴을 형성시킬 때 사용하는 감광성 소재일 수 있고, 바람직하게는, 추후 현상액(developer)에 의해 포토레지스트층 중 전자빔에 쬐인 영역이 제거되는 포지티브 포토레시스트층(Posive photoresist)일 수 있다. The photoresist layer may be a photosensitive material used when forming a pattern using a scanning electron microscope (SEM), and preferably, a region of the photoresist layer exposed to an electron beam by a developer later This may be a positive photoresist layer that is removed.
구체적으로, 상기 포토레지스트층은 폴리메틸 메타크릴레이트(Poly(Methyl methacrylate); PMMA), SML Resist, AR-P 617, AR-P 639-679, ARP-6200, 및 AR-P 7400으로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 특정 종류만을 포함하는 것으로 제한되지 않으나, 바람직하게는, 경제성이 뛰어나면서도 FET의 dielectric layer로 사용가능한 PMMA를 포함할 수 있다.Specifically, the photoresist layer is a group consisting of poly(methyl methacrylate) (PMMA), SML Resist, AR-P 617, AR-P 639-679, ARP-6200, and AR-P 7400 It may include one or more selected from, and is not limited to including only a specific type, but preferably, it may include PMMA that can be used as a dielectric layer of an FET while being economically excellent.
구체적으로, 추후 주사전자현미경(scanning electron microscope; SEM)을 사용하여 반도체층이 형성된 타겟영역에 전극 패터닝을 수행할 때, 상기 포토레지스트층 중 타겟영역은 주사전자현미경(scanning electron microscope; SEM)에 의해 쇼트키 전극으로 형성시키기 위해 깎여질 수 있다.Specifically, when electrode patterning is performed on the target region where the semiconductor layer is formed later using a scanning electron microscope (SEM), the target region of the photoresist layer is examined by a scanning electron microscope (SEM). can be shaved to form a Schottky electrode by
상기 전극 패터닝을 수행하는 단계(S50)는 상기 적층체의 포토레지스트층의 면측에, 주사전자현미경(scanning electron microscope; SEM), 바람직하게는 전계방사형 주사전자현미경(Field Emisssion scanning electron microscope; FE-SEM)을 사용하여 전극 패터닝을 수행하는 단계이다.In the step of performing the electrode patterning (S50), a scanning electron microscope (SEM), preferably a field emission scanning electron microscope (FE- This is a step of performing electrode patterning using SEM).
일 실시예에 따라, 상기 전계방사형 주사전자현미경(FE-SEM)사용하여 전자 빔을 반도체층이 형성된 타겟영역에 가속전압 (Accelerating voltage) 8kV 내지 12kV, 흡수전류 (Absorbed Current) 200pA 내지 240pA, 및 노출시간 20초 내지 40초의 조건으로 전극 패터닝을 수행할 수 있다. 특히, 포토레지스트층에 따라 주사전자현미경의 노출시간이 달라질 수 있다.According to one embodiment, an electron beam is applied to a target region where a semiconductor layer is formed by using the field emission scanning electron microscope (FE-SEM) at an accelerating voltage of 8 kV to 12 kV, an absorbed current of 200 pA to 240 pA, and Electrode patterning may be performed under conditions of an exposure time of 20 seconds to 40 seconds. In particular, the exposure time of the scanning electron microscope may vary depending on the photoresist layer.
상기 범위를 벗어나, 가속전압이 너무 낮으면 흡수전류가 적어져 시간이오래 걸리는 단점이 있고, 가속전압이 너무 크면 흡수전류가 커져 수행시간은 적으나 빔 손상이 커질 수 있는 단점이 있다. 또한, 노출시간이 너무 적으면 포토레지스트층이 충분이 변성되지 않아 전극 패터닝을 수행하기 어려우며 노출시간이 너무 크면 포토레지스트충이 경화되어 현상액에 넣어도 빔에 노출된 영역이 제거되지 않는 단점이 있다.Outside the above range, if the acceleration voltage is too low, the absorption current is reduced and it takes a long time, and if the acceleration voltage is too high, the absorption current is large and the execution time is short, but the beam damage may be increased. In addition, if the exposure time is too short, the photoresist layer is not sufficiently denatured, making it difficult to perform electrode patterning. If the exposure time is too long, the photoresist is hardened and the area exposed to the beam is not removed even if put in a developer.
구체적으로, 전극 패터닝은 포지티브 포토레시스트(Posive photoresist) 방식으로 수행될 수 있고, 전계방사형 주사전자현미경(FE-SEM)을 사용하여 포토레시스트 층 내 타겟영역에 전자빔을 노출시킨 후, 추후 현상액(developer)에 의해 포토레지스트층 중 전자빔에 노출된 영역이 제거되는 방식으로 수행될 수 있다.Specifically, the electrode patterning may be performed in a positive photoresist method, and after exposing an electron beam to a target region in the photoresist layer using a field emission scanning electron microscope (FE-SEM), a developer solution later It may be performed in such a way that a region of the photoresist layer exposed to the electron beam is removed by a developer.
이는 종래 전자빔 리소그래피 자체의 복잡한 공정 등과 같이 고려해야 되는 다양한 요소들을 배제하고 간단하게 전계방사형 주사전자현미경(FE-SEM)사용하여 전자 빔으로 전극 패터닝을 수행할 수 있으므로, 배제함으로써 생산에 필요한 다양한 시간적, 공간적 비용을 줄일 수 있는 장점이 있다.This excludes various factors to be considered, such as the complicated process of the conventional electron beam lithography itself, and electrode patterning can be simply performed with an electron beam using a field emission scanning electron microscope (FE-SEM). It has the advantage of reducing space cost.
상기 금속층(60)과 제2 전극(70)을 증착시키는 단계(S60)는 상기 적층체의 패터닝된 면측에, 금속층(60)과 제2 전극(70)을 증착시키는 단계이다.Depositing the metal layer 60 and the second electrode 70 (S60) is a step of depositing the metal layer 60 and the second electrode 70 on the patterned surface of the laminate.
상기 금속층은 반도체층과 접촉 결합되어 쇼트키 접합(Schottky junction)이 이뤄질 수 있는 금속, 예를 들어, 팔라듐(Pd), 은(Ag), 알루미늄(Al), 티타늄(Ti), 팔라듐(Pd), 및 백금(Pt)으로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 특정금속만을 포함하는 것으로 제한되지 않는다.The metal layer is a metal capable of contact bonding with the semiconductor layer to form a Schottky junction, for example, palladium (Pd), silver (Ag), aluminum (Al), titanium (Ti), palladium (Pd) , and may include one or more selected from the group consisting of platinum (Pt), and is not limited to containing only a specific metal.
상기 제2 전극은 하부전극 또는 상부전극일 수 있으나, 바람직하게는, 상부전극일 수 있고, 구체적으로, 금(Au), 은(Ag), 알루미늄(Al), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), ITO, ZnO, 및 Ta2O5로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.The second electrode may be a lower electrode or an upper electrode, but preferably, may be an upper electrode, specifically, gold (Au), silver (Ag), aluminum (Al), titanium (Ti), palladium (Pd) ), platinum (Pt), ITO, ZnO, and Ta 2 O 5 It may include one or more selected from the group consisting of.
일 실시예에 따라, 금속층과 제2 전극은 전극 패터닝되어 제거된 부분과 전극 패터닝 되지 않아 제거되지 않은 부분에 각각 증착시킬 수 있고, 구체적으로, 전극 패터닝되어 제거된 부분은 반도체층 상에 증착시킬 수 있고, 전극 패터닝 되지 않아 제거되지 않은 부분은 포토레지스트층에 증착될 수 있다.According to an embodiment, the metal layer and the second electrode may be deposited on a portion removed by electrode patterning and a portion not removed by electrode patterning, respectively. Specifically, the portion removed by electrode patterning is deposited on the semiconductor layer. In addition, the portion that is not removed because the electrode is not patterned may be deposited on the photoresist layer.
이에 따라, 금속층과 제2 전극이 전극 패터닝되어 제거된 부분에 증착될 경우, 금속층이 반도체층 상에 증착되어 쇼트키 접합이 형성될 수 있다. Accordingly, when the metal layer and the second electrode are deposited on the portion where the electrode is patterned and removed, the metal layer is deposited on the semiconductor layer to form a Schottky junction.
반면, 금속층과 제2 전극이 전극 패터닝 되지 않아 제거되지 않은 부분에 증착될 경우, 포토레지스트층에 증착되고 포토레지스트층은 유전층(Dielectric layer)되어 제1 전극과 제2 전극이 서로 접합되지 않게 할 수 있다.On the other hand, when the metal layer and the second electrode are deposited on a portion that is not removed because the electrode is not patterned, it is deposited on the photoresist layer, and the photoresist layer is a dielectric layer to prevent the first electrode and the second electrode from being bonded to each other. can
또한, 상기 금속층과 제2 전극을 증착시키는 단계에서, 전극 패터닝되어 제거된 부분에 금속층과 제2 전극을 형성시킬 때, 전극 패터닝 되지 않아 제거되지 않은 부분에 위치한 포토레지스트층보다 더 두껍게 증착시킬 수 있다.In addition, in the step of depositing the metal layer and the second electrode, when the metal layer and the second electrode are formed on the portion removed by patterning the electrode, they may be deposited thicker than the photoresist layer located on the portion not removed because the electrode is not patterned. there is.
이를 통해, 전극 패터닝되어 제거된 부분에 형성된 제2 전극과 전극 패터닝 되지 않아 제거되지 않은 부분에 형성된 제2 전극을 연결시킬 수 있다.Through this, it is possible to connect the second electrode formed on the portion removed by electrode patterning to the second electrode formed on the portion not removed by electrode patterning.
상기 제조방법으로 쇼트키 다이오드의 제조하면, 장비 활용, 장비 구비, 대량 생산 및 전자빔 리소그래피 자체의 복잡한 공정과 같은 기존 전자빔 리소그래피를 진행하기 위해 고려해야 되는 다양한 요소들을 배제함으로써 생산에 필요한 다양한 시간적, 공간적 비용을 줄일 수 있으며, 생산공정 감소로 인해 생산단가 감소 및 수율이 증가하는 장점이 있다.When Schottky diodes are manufactured by the above manufacturing method, various time and space costs required for production are excluded by excluding various factors to be considered for proceeding with conventional electron beam lithography, such as equipment utilization, equipment availability, mass production, and complex processes of electron beam lithography itself. can be reduced, and there is an advantage in reducing production cost and increasing yield due to reduction in production process.
도 2는 일 실시예에 따른 쇼트키 다이오드(1)의 단면도이다. 이를 참고하면, 버퍼층(20)이 형성되어 있는 기판(10); 상기 버퍼층 상에 위치한 제1 전극(30); 상기 제1 전극 상의 일부에 위치한 반도체층(40); 상기 기판, 제1 전극, 및 반도체층으로 이루어진 결합체의 제1 구역에 형성되어, 상기 반도체층 상에 금속층(60)과 제2 전극(70)이 적층되어 쇼트키 접합된 쇼트키 접합층; 및 상기 기판, 제1 전극, 및 반도체층으로 이루어진 결합체의 제2 구역에 형성되어, 상기 반도체층 상에, 포토레지스트층(50), 금속층(60), 및 제2 전극(70)이 적층된 비접합층을 포함한다. 이때, 쇼트키 다이오드에 설명할 내용과 상기 쇼트키 다이오드 제조방법과 중복된 내용은 생략할 수 있다.2 is a cross-sectional view of a Schottky diode 1 according to one embodiment. Referring to this, the substrate 10 on which the buffer layer 20 is formed; a first electrode 30 positioned on the buffer layer; a semiconductor layer 40 positioned on a part of the first electrode; a Schottky junction layer formed in a first region of the combination body composed of the substrate, the first electrode, and the semiconductor layer, wherein a metal layer 60 and a second electrode 70 are stacked on the semiconductor layer to form a Schottky junction; and the substrate, the first electrode, and the semiconductor layer formed in the second region of the assembly, wherein the photoresist layer 50, the metal layer 60, and the second electrode 70 are stacked on the semiconductor layer. It includes a non-bonding layer. At this time, the contents to be explained about the Schottky diode and the contents overlapping with the Schottky diode manufacturing method can be omitted.
상기 반도체층 상에 패시베이션층을 더 포함할 수 있다.A passivation layer may be further included on the semiconductor layer.
상기 쇼트키 다이오드는 상기 기판, 및 제1 전극만으로 이루어진 제3 구역을 더 포함할 수 있다.The Schottky diode may further include a third region including only the substrate and the first electrode.
상기 쇼트키 접합층 내 금속층과 제2 전극의 두께는, 상기 비접합층 내 포토레지스트층보다 더 두꺼울 수 있다. 따라서, 제1 구역의 제2 전극과 제2 구역의 제2 전극은 연결될 수 있다.Thicknesses of the metal layer and the second electrode in the Schottky bonding layer may be thicker than the photoresist layer in the non-bonding layer. Thus, the second electrode of the first zone and the second electrode of the second zone may be connected.
일 실시예에 따라, 상기 쇼트키 다이오드에서 상기 제3 구역은 제1 전극이 노출되어 있고, 제1 구역의 제2 전극과 제2 구역의 제2 전극은 상기 두께 차이로 인해 연결되어 있으므로, 제3 구역에 노출된 제1 전극과 제2 전극에 프로브팁 접촉이 용이한 바 전류 전압 측정이 정확하면서도 용이한 장점이 있다. According to an embodiment, in the Schottky diode, since the first electrode of the third region is exposed, and the second electrode of the first region and the second electrode of the second region are connected due to the thickness difference, Since the probe tip can be easily contacted with the first electrode and the second electrode exposed in zone 3, current voltage measurement is accurate and easy.
도 3는 일 실시예에 따른 쇼트키 다이오드의 쇼트키 접합의 전류-전압곡선을 나타낸 그래프이다. 이를 참고하면, 상기 쇼트키 다이오드는 상기 구조로 인해 전류 전압 측정이 정확하면서도 용이한 장점이 있으므로 음의 바이어스 전압을 주었을 때보다 양의 바이어스 전압을 주었을 때 전류가 잘 통하는 정류효과를 확인할 수 있다.3 is a graph showing a current-voltage curve of a Schottky junction of a Schottky diode according to an embodiment. Referring to this, since the Schottky diode has the advantage of being accurate and easy to measure the current voltage due to the above structure, it is possible to confirm the rectification effect in which the current flows better when a positive bias voltage is applied than when a negative bias voltage is applied.
1 : 쇼트키 다이오드
10 : 기판, 20 : 버퍼층, 30 : 제1 전극, 40 : 반도체층,
50 : 포토레지스트층, 60 : 금속층, 70 : 제2 전극1: Schottky Diode
10: substrate, 20: buffer layer, 30: first electrode, 40: semiconductor layer,
50: photoresist layer, 60: metal layer, 70: second electrode
Claims (16)
상기 버퍼층 상에, 제1 전극을 증착시키는 단계;
상기 제1 전극 상에, 반도체층을 형성시키는 단계;
상기 반도체층 상에, 포토레지스트층을 형성시켜 적층체를 형성시키는 단계;
상기 적층체의 포토레지스트층의 면측에, 주사전자현미경(scanning electron microscope; SEM)을 사용하여 전극 패터닝을 수행하는 단계; 및
상기 적층체의 패터닝된 면측에, 금속층과 제2 전극을 증착시키는 단계를 포함하는 쇼트키 다이오드의 제조방법.preparing a substrate on which a buffer layer is deposited;
depositing a first electrode on the buffer layer;
forming a semiconductor layer on the first electrode;
forming a photoresist layer on the semiconductor layer to form a laminate;
performing electrode patterning on the surface side of the photoresist layer of the laminate using a scanning electron microscope (SEM); and
A method of manufacturing a Schottky diode comprising the step of depositing a metal layer and a second electrode on the patterned surface side of the laminate.
상기 기판은 실리콘 웨이퍼, 유리, PI(polyimide), PET(Polyethylene naphthalate), PEN(Polyethylene terephthalate), 및 metal foil로 이루어진 군으로부터 선택된 1종 이상인 것인 쇼트키 다이오드의 제조방법.According to claim 1,
The substrate is at least one selected from the group consisting of a silicon wafer, glass, polyimide (PI), polyethylene naphthalate (PET), polyethylene terephthalate (PEN), and metal foil.
상기 버퍼층은 SiO2, 및 SiN로 이루어진 군으로부터 선택된 1종 이상을 포함하는 것인 쇼트키 다이오드의 제조방법.According to claim 1,
The buffer layer is a method of manufacturing a Schottky diode comprising at least one selected from the group consisting of SiO 2 and SiN.
상기 제1 전극은 금(Au), 은(Ag), 알루미늄(Al), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 및 그래핀으로 이루어진 군으로부터 선택된 1종 이상을 포함하는 것인 쇼트키 다이오드의 제조방법.According to claim 1,
The first electrode includes at least one selected from the group consisting of gold (Au), silver (Ag), aluminum (Al), titanium (Ti), palladium (Pd), platinum (Pt), and graphene. Manufacturing method of Schottky diode.
상기 반도체층은 전이금속 디칼코겐 화합물(Trasition metal dichalcogenide; TMD)를 포함하는 것인 쇼트키 다이오드의 제조방법.According to claim 1,
The semiconductor layer is a method of manufacturing a Schottky diode comprising a transition metal dichalcogenide (TMD).
상기 반도체층은 제1 전극 상의 일부에 형성되는 것인 쇼트키 다이오드의 제조방법.According to claim 1,
The method of manufacturing a Schottky diode in which the semiconductor layer is formed on a portion of the first electrode.
상기 반도체층이 형성되지 않은 제1 전극 상의 일부에, 제거층을 형성시키는 단계를 더 포함하는 것인 쇼트키 다이오드의 제조방법.According to claim 6,
The method of manufacturing a Schottky diode further comprising forming a removal layer on a portion of the first electrode on which the semiconductor layer is not formed.
상기 반도체층 상에 패시베이션층(passivation layer)를 형성시키는 단계를 더 포함하는 것인 쇼트키 다이오드의 제조방법.According to claim 1,
The method of manufacturing a Schottky diode further comprising the step of forming a passivation layer on the semiconductor layer.
상기 전극 패터닝을 수행하는 단계에서,
상기 주사전자현미경(FE-SEM)을 가속전압 8kV 내지 12kV, 흡수전류 200pA 내지 240pA, 및 노출시간 20초 내지 40초의 조건으로 패터닝을 수행하는 것인 쇼트키 다이오드의 제조방법.According to claim 1,
In the step of performing the electrode patterning,
A method of manufacturing a Schottky diode in which patterning is performed under the conditions of an acceleration voltage of 8 kV to 12 kV, an absorption current of 200 pA to 240 pA, and an exposure time of 20 seconds to 40 seconds using the scanning electron microscope (FE-SEM).
상기 금속층과 제2 전극을 증착시키는 단계에서,
전극 패터닝되어 제거된 부분에 금속층과 제2 전극을 형성시킬 때, 전극 패터닝 되지 않아 제거되지 않은 부분에 위치한 포토레지스트층보다 더 두껍게 증착시키는 것인 쇼트키 다이오드의 제조방법.According to claim 1,
In the step of depositing the metal layer and the second electrode,
A method of manufacturing a Schottky diode, wherein when forming a metal layer and a second electrode on a portion where the electrode is patterned and removed, the deposit is thicker than the photoresist layer located on the portion that is not removed because the electrode is not patterned.
상기 제거층을 제거하는 단계를 더 포함하는 것인 쇼트키 다이오드의 제조방법.According to claim 7,
Method of manufacturing a Schottky diode further comprising the step of removing the removal layer.
상기 제2 전극은 금(Au), 은(Ag), 알루미늄(Al), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), ITO, ZnO, 및 Ta2O5로 이루어진 군으로부터 선택된 1종 이상을 포함하는 것인 쇼트키 다이오드의 제조방법.According to claim 1,
The second electrode is 1 selected from the group consisting of gold (Au), silver (Ag), aluminum (Al), titanium (Ti), palladium (Pd), platinum (Pt), ITO, ZnO, and Ta 2 O 5 A method for manufacturing a Schottky diode comprising more than one species.
상기 버퍼층 상에 위치한 제1 전극;
상기 제1 전극 상의 일부에 위치한 반도체층;
상기 기판, 제1 전극, 및 반도체층으로 이루어진 결합체의 제1 구역에 형성되어, 상기 반도체층 상에 금속층과 제2 전극이 적층되어 쇼트키 접합된 쇼트키 접합층; 및
상기 기판, 제1 전극, 및 반도체층으로 이루어진 결합체의 제2 구역에 형성되어, 상기 반도체층 상에, 포토레지스트층, 금속층, 및 제2 전극이 적층된 비접합층을 포함하는 쇼트키 다이오드.a substrate on which a buffer layer is formed;
a first electrode positioned on the buffer layer;
a semiconductor layer located on a portion of the first electrode;
a Schottky junction layer formed in a first region of the assembly composed of the substrate, the first electrode, and the semiconductor layer, wherein a metal layer and a second electrode are stacked on the semiconductor layer to form a Schottky junction; and
A Schottky diode comprising a non-bonded layer formed in a second region of the combination of the substrate, the first electrode, and the semiconductor layer, wherein a photoresist layer, a metal layer, and a second electrode are stacked on the semiconductor layer.
상기 기판, 및 제1 전극만으로 이루어진 제3 구역을 더 포함하는 것인 쇼트키 다이오드.According to claim 13,
A Schottky diode further comprising a third region consisting of only the substrate and the first electrode.
상기 쇼트키 접합층 내 금속층과 제2 전극의 두께는, 상기 비접합층 내 포토레지스트층보다 더 두꺼운 것인 쇼트키 다이오드.According to claim 13,
The thickness of the metal layer and the second electrode in the Schottky bonding layer is thicker than the photoresist layer in the non-bonding layer.
상기 반도체층 상에 패시베이션층(passivation layer)을 더 포함하는 것인 쇼트키 다이오드.According to claim 13,
A Schottky diode further comprising a passivation layer on the semiconductor layer.
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