KR20230114681A - 집적 회로 설계 방법, 시스템 및 컴퓨터 프로그램 제품 - Google Patents

집적 회로 설계 방법, 시스템 및 컴퓨터 프로그램 제품 Download PDF

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KR20230114681A
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KR1020220085152A
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치-웬 창
마오-웨이 치우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

집적 회로(IC)에 대한 레이아웃을 변경하는 방법은, 레이아웃 내에서 스케일링될 회로 영역을 선택하는 단계; 선택된 회로 영역 내에서 고정 피처를 포함하는 고정 구역을 설정하는 단계; 및 IC에 대한 변경된 레이아웃을 획득하기 위해, 고정 피처를 포함하는 고정 구역을 스케일링하지 않으면서, 선택된 회로 영역을 스케일링하는 단계를 포함한다.

Description

집적 회로 설계 방법, 시스템 및 컴퓨터 프로그램 제품 {INTEGRATED CIRCUIT DESIGN METHOD, SYSTEM AND COMPUTER PROGRAM PRODUCT}
우선권 주장
본 출원은 2022년 1월 25일에 출원된 미국 가특허출원 제63/302,671호, 및 2022년 2월 15일에 출원된 미국 가특허출원 제63/310,466호에 대한 우선권의 이익을 주장한다. 상기 열거된 출원들은 그 전체가 본 명세서에 참조로 병합된다.
집적 회로(IC; integrated circuit)는 일반적으로 IC 레이아웃도(또는 레이아웃)로 나타낸 다수의 반도체 디바이스들을 포함한다. IC 레이아웃도는 IC의 전기도와 같은 IC 도식으로부터 생성된다. IC의 실제 제조를 위한 IC 도식으로부터 IC 레이아웃도까지, IC 설계 공정 중의 여러 단계들에서, IC가 설계된 대로 최적으로 만들어질 수 있으며 기능하게 되도록 보장하기 위해 여러 검사들, 테스트들 및/또는 레이아웃 변경들이 수행된다.
본 발명의 측면들은 첨부되는 도면들과 함께 읽었을 때 이하의 상세한 설명에 의해 가장 잘 이해된다. 산업상의 표준 관행에 따라, 여러 피처(feature)들은 일정한 비례로 확대(축소)하여 도시되지 않는다는 점에 주의해야 한다. 사실상, 여러 피처들의 치수(dimension)들은 논의의 명확성을 위해 임의로 증가 또는 감소할 수 있다.
도 1은 몇몇 실시예들에 따른 IC 설계 흐름의 적어도 일부분에 관한 기능상의 순서도이다.
도 2a는 몇몇 실시예들에 따른 여러 회로 영역들을 가진 IC의 IC 레이아웃에 관한 개략도이다.
도 2b 내지 도 2c는 몇몇 실시예들에 따라, 다양한 스케일링 동작들의 여러 단계들에서의 IC 레이아웃의 회로 영역에 관한 개략도들을 포함한다.
도 2d는 몇몇 실시예들에 따른 IC의 개략적인 단면도이다.
도 3a 내지 3b는 몇몇 실시예들에 따라, 푸시된 구역들을 가진 다양한 스케일링 동작들에서의 IC 레이아웃들에 관한 개략도들을 포함한다.
도 4는 몇몇 실시예들에 따라, 스케일링 동작에서의 IC 레이아웃에 관한 개략도들을 포함한다.
도 5는 몇몇 실시예들에 따라, 분리, 스케일링 및 재연결 동작들에서의 IC 레이아웃에 관한 개략도들을 포함한다.
도 6은 몇몇 실시예들에 따라, 고정 구역을 가진 스케일링 동작에서의 IC 레이아웃에 관한 개략도들을 포함한다.
도 7은 몇몇 실시예들에 따른, 하나 이상의 고정 피처들을 가진 분리 동작에서의 IC 레이아웃의 회로 영역들에 관한 개략도이다.
도 8a 내지 8b는 몇몇 실시예들에 따른 다양한 방법들에 관한 순서도들이다.
도 9는 몇몇 실시예들에 따른 전자 설계 자동화(EDA; electronic design automation) 시스템에 관한 블럭도이다.
도 10은 몇몇 실시예들에 따른 IC 제조 시스템 및 그와 연관된 IC 제조 흐름에 관한 블럭도이다.
이하의 개시 내용은 본 발명에 관한 여러 특징들을 구현하기 위한 많은 다양한 실시예들 또는 예시들을 제시한다. 본 발명을 간략화하기 위해 컴포넌트들, 재료들, 값들, 단계들, 동작들, 재료들, 배열들 등에 관한 특정 예시들이 이하에서 기술된다. 이들은 물론 단지 예시들일 뿐이며 제한하려고 의도된 것이 아니다. 다른 컴포넌트들, 값들, 동작들, 재료들, 배열들 등이 고려된다. 예컨대, 이하의 기술 내용 중 제2 피처 상의 또는 그 위의 제1 피처의 형성은 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 발명은 여러 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순함 및 명료함을 위한 것이며 그 자체가 논의되는 여러 실시예들 및/또는 구성들 간의 관계를 기술하는 것은 아니다.
또한, 공간적으로 상대적인 용어들, 예컨대, "하부의(underneath)", "아래에(below)", "하위의(lower)", "위에(above)", "상위의(upper)" 등은 도면들에 나타낸 하나의 요소 또는 피처의 또 다른 요소(들) 또는 피처(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 지향(orientation)에 더하여 사용 또는 작동 중인 디바이스의 여러 지향들을 포괄하려는 것이다. 장치는 다르게 지향될 수 있으며(90도 회전 또는 다른 지향들) 본 명세서에서 이용되는 공간적으로 상대적인 기술어들은 그에 따라 유사하게 해석될 수 있다.
집적 회로(IC) 설계 공정에서, IC의 설계는 회로 설계자에 의해 제공된다. IC의 레이아웃은 설계에 기초하여, 예컨대, 배치 및 배선(routing) 동작에 의해 생성된다. 생성된 레이아웃에 대하여 다양한 검사들 및/또는 시뮬레이션들이 수행된다. 검사들 또는 시뮬레이션들 중 하나 이상이 하나 이상의 수율 및/또는 성능 문제들을 나타낼 경우, 레이아웃이 변경된다. 몇몇 상황들에서, 레이아웃은 레이아웃의 하나 이상의 영역들을 스케일링 업(또는 확대) 또는 스케일링 다운(또는 축소)함으로써 변경된다.
적어도 하나의 실시예에서, IC 레이아웃의 영역을 스케일링 업 또는 다운하는 공정은 영역을 스케일링하기 이전 및/또는 이후에 하나 이상의 동작들을 포함한다. 몇몇 실시예들에서, 스케일링될 영역과 연관되거나, 그 내부에 있거나, 그와 오버랩되는 영역은 고정 구역이 되도록 설정된다. 그러한 고정 구역은 영역이 스케일링될 때 스케일링되거나 이동되지 않을 것이다. 몇몇 실시예들에서, 스케일링될 영역과 연관되나 그 외부에 있는 영역은 푸시된 구역이 되도록 설정된다. 그러한 푸시된 구역은 스케일링 동작에 대응하는 거리만큼 그리고/또는 그 방향으로 푸시되거나 이동될 것이다. 몇몇 실시예들에서, 스케일링될 영역의 안으로 들어오고/들어오거나 그의 밖으로 나가는, 즉, 영역의 경계를 가로지르는 하나 이상의 도전성 패턴들은 영역의 경계를 따라 분리된다. 스케일링 이후에, 분리된 도전성 패턴들은, 예컨대, 재배선 동작에 의해 재연결된다. 몇몇 실시예들에서, 재배선 동작은 추가적인 배선 피처들, 예컨대, 도전성 패턴들 및/또는 비아들을 추가하는 것, 및/또는 하나 이상의 기존의 배선 피처들을 변경 및/또는 재배열하는 것을 포함한다. 적어도 하나의 실시예에서, 설명된 동작들 중 하나 이상이 생략된다. 적어도 하나의 실시예에서, 설명된 동작들 중 하나 이상이 레이아웃 변경 공정에서 결합된다. 적어도 하나의 실시예에서, 설명된 동작들 중 하나 또는 몇몇 또는 전부가 적어도 하나의 프로세서에 의해 자동적으로 수행된다.
적어도 하나의 실시예에서, 설명된 동작들은 레이아웃의 한 영역을 스케일링 업 하는 한편 또 다른 영역을 스케일링 다운하고/하거나, 각각 다른 스케일링 인자들로 레이아웃의 서로 다른 영역들을 스케일링 업 또는 다운함으로써 IC 레이아웃을 변경하는 것을 가능하게 한다. 그 결과, 하나 이상의 실시예들에서, IC 레이아웃의 여러 영역들이 개별적으로 스케일링되어 IC 레이아웃의 비-균일 스케일링이 수행됨으로써, 그에 따라 IC들이 설계된 대로 최적으로 제조될 수 있으며 기능하게 되는 것인 변경된 레이아웃을 제공할 수 있다.
도 1은 몇몇 실시예들에 따른 IC 설계 흐름(100)의 적어도 일부분에 관한 기능상의 순서도이다. 설계 흐름(100)은 IC를 제조하기 이전에 IC의 설계를 테스팅하기 위한 하나 이상의 전자 설계 자동화(EDA) 툴들을 이용한다. EDA 툴들은, 몇몇 실시예들에서, 표시된 기능을 수행하기 위해 프로세서 또는 제어기 또는 프로그래밍된 컴퓨터에 의한 실행을 위한 하나 이상의 실행 가능한 명령들의 세트들이다. 적어도 하나의 실시예들에서, IC 설계 흐름(100)은 도 9 내지 도 10에 관하여 본 명세서에서 논의되는 IC 제조 시스템의 설계 하우스에 의해 수행된다.
동작 110에서, IC의 설계는 회로 설계자에 의해 제공된다. 몇몇 실시예들에서, IC의 설계는 IC 도식, 즉, IC의 전기도를 포함한다. 몇몇 실시예들에서, 도식은 집적 회로용 시뮬레이션 프로그램(SPICE; Simulation Program with Integrated Circuit Emphasis) 넷리스트(netlist)와 같은 도식 넷리스트의 형태로 생성 또는 제공된다. 설계를 기술하기 위한 다른 데이터 포맷들이 몇몇 실시예들에서 사용 가능하다.
동작 120에서, 설계가 사전 결정된 사양을 만족시키는지의 여부를 결정하기 위해 설계에 대하여, 예컨대, EDA 툴에 의해, 프리-레이아웃(pre-layout) 시뮬레이션이 수행된다. 설계가 사전 결정된 사양을 만족시키지 않을 경우, IC는 재설계된다. 몇몇 실시예들에서, SPICE 넷리스트에 대하여 SPICE 시뮬레이션이 수행된다. 다른 실시예들에서, SPICE 시뮬레이션 대신에 또는 그에 더하여 다른 시뮬레이션 툴들이 사용 가능하다.
동작 130에서, IC의 레이아웃(또는 레이아웃도)은 설계에 기초하여 생성된다. IC 레이아웃도는 IC의 여러 회로 요소들(또는 디바이스들)의 물리적 위치들 뿐만 아니라 회로 요소들을 상호 연결하는 여러 넷(net)들 및 비아들의 물리적 위치들을 포함한다. 몇몇 실시예들에서, 레이아웃은 EDA 툴에 의해 그래픽 설계 시스템(GDS; Graphic Design System) 파일의 형태로 생성된다. IC의 레이아웃을 기술하기 위한 다른 데이터 포맷들은 여러 실시예들의 범위 내에 있다.
몇몇 실시예들에서, IC 레이아웃도는 자동 배치 및 배선(APR; Automatic Placement and Routing) 툴과 같은 EDA 툴에 의해 동작 130에서 생성된다. APR 툴은 본 명세서에 설명된 바와 같은 넷리스트의 형태로 IC의 설계를 수신하며, 배치 동작(또는 배치)를 수행한다. 예컨대, 사전-정의된 기능들을 제공하도록 구성되며 사전-설계된 레이아웃들을 가진 셀들이 하나 이상의 셀 라이브러리들에 저장된다. APR 툴은 하나 이상의 셀 라이브러리들로부터 여러 셀들에 접근하며, 셀들을 인접해 있는 방식으로 배치하여 IC 도식에 대응하는 IC 레이아웃을 생성한다. 예시 셀들은, 그에 제한되지는 않으나, 인버터, 애더, 멀티플라이어, 로직 게이트, 위상 동기 루프(PLL; phase lock loop), 플립-플랍, 멀티플렉서, 메모리 셀 등을 포함한다. 예시 로직 게이트는, 그에 제한되지는 않으나, AND, OR, NAND, NOR, XOR, INV, AND-OR-Invert(AOI), OR-AND-Invert(OAI), MUX, 플립-플랍, BUFF, 래치, 딜레이, 클락 셀 등을 포함한다. 몇몇 실시예들에서, 셀은 하나 이상의 능동 또는 수동 회로 요소들을 포함한다. 능동 요소들의 예시들은, 그에 제한되지는 않으나, 트랜지스터 및 다이오드를 포함한다. 트랜지스터의 예시들은, 그에 제한되지는 않으나, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 양극성 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파수 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(PFET/NFET), 핀 구조 전계 효과 트랜지스터(FinFET), 높은(raised) 소스/드레인을 가진 평면 MOS 트랜지스터 등을 포함한다. 수동 요소들의 예시들은, 그에 제한되지는 않으나, 커패시터, 인덕터, 퓨즈, 및 레지스터를 포함한다.
APR 툴은 그 후 배선 동작(또는 배선)을 수행하여 배치된 회로 요소들을 상호 연결하는 여러 넷(net)들 및 비아들을 배선한다. 넷(net)들의 예시들은, 그에 제한되지는 않으나, 도전성 패드, 도전성 패턴, 및 도전성 재분배층 등을 포함한다. 배선 동작은 배선된 상호 연결들이 한 세트의 제약들을 충족하는 것을 보장하기 위해 수행된다. APR 툴은 배치된 회로 요소들과 배선된 넷들 및 비아들을 포함하는 IC 레이아웃도를 출력한다. 넷들 및 비아들은 본 명세서에서 배선 피처들이라 보통 지칭된다. 설명된 APR 툴은 예시이다. 다른 방식들이 여러 실시예들의 범위 내에 있다. 예컨대, 하나 이상의 실시예들에서, 설명된 동작들 중 하나 이상이 생략된다.
하나 이상의 실시예들에서, 본 명세서에 설명된 바와 같은, 레이아웃의 하나 이상의 영역들을 국부적으로 스케일링하기 위한 스케일링 공정(135)이 동작 130에서 수행된다. 몇몇 실시예들에서, 스케일링 공정(135)은 APR 툴에 의해 또는 사용자 입력에 따라 APR 툴에 의해 자동적으로 수행된다.
동작 140에서, 레이아웃-대-도식(LVS; layout-versus-schematic) 검사가 수행된다. LVS 검사는 생성된 레이아웃이 설계에 대응되는 것을 보장하기 위해 수행된다. 특히, LVS 검사 툴, 즉, EDA 툴은 전기 컴포넌트들 뿐만 아니라 생성된 레이아웃의 패턴들로부터의 그 사이의 연결들도 인식한다. LVS 검사 툴은 그 후 인식된 전기 컴포넌트들 및 연결들을 나타내는 레이아웃 넷리스트를 생성한다. 레이아웃으로부터 생성된 레이아웃 넷리스트는 LVS 검사 툴에 의해 설계에 관한 도식 넷리스트와 비교된다. 두 개의 넷리스트들이 매칭 허용 범위 내에서 매칭될 경우, LVS 검사가 통과된다. 그렇지 않으면, 공정을 동작 110 및/또는 동작 130으로 되돌림으로써 레이아웃 또는 설계 중 적어도 하나에 대한 정정이 이루어진다. 다른 확인 공정들이 몇몇 실시예들에서 이용 가능하다.
동작 150에서, 레이아웃이 일정한 제조 설계 규칙들을 충족시키는 것을 보장하기 위해, 즉, IC의 제조 가능성을 보장하기 위해, 레이아웃을 나타내는 GDS 파일에 대해, 예컨대, EDA 툴에 의해 설계 규칙 검사(DRC; design rule check)가 수행된다. 하나 이상의 설계 규칙/규칙들이 위반될 경우, 공정을 동작 110 및/또는 동작 130으로 되돌림으로써 레이아웃 또는 설계 중 적어도 하나에 대한 정정이 이루어진다. 설계 규칙들의 예시들은, 그에 제한되지는 않으나, 레이아웃에서의 패턴의 최소 너비를 명시하는 너비 규칙, 레이아웃에서의 인접한 패턴들 간의 최소 스페이싱을 명시하는 스페이싱 규칙, 레이아웃에서의 패턴의 최소 영역을 명시하는 영역 규칙, 금속 패턴과 인접한 비아 간의 최소 스페이싱을 명시하는 금속-투-비아 스페이싱 규칙, 금속-투-금속 스페이싱 규칙, 폴리실리콘-투-옥사이드 정의(PO-to-OD; polysilicon-to-oxide definition) 스페이싱 규칙, PO-투-PO 스페이싱 규칙 등을 포함한다. 다른 확인 공정들이 몇몇 실시예들에서 이용 가능하다.
동작 160에서, 후속하는 동작에서의 타이밍 시뮬레이션들에 대한 IC 레이아웃의 상호 연결들에 관한 기생 파라미터들, 예컨대, 기생 저항 및 기생 커패시턴스를 결정하기 위해, 예컨대, EDA 툴에 의해, 저항 및 커패시턴스(RC) 추출이 수행된다. 다른 확인 공정들이 몇몇 실시예들에서 이용 가능하다.
동작 170에서, 추출된 기생 파라미터들을 고려하여, 레이아웃이 사전 결정된 사양을 충족시키는지의 여부를 결정하기 위해, 포스트-레이아웃(post-layout) 시뮬레이션이 시뮬레이션 툴, 즉, EDA 툴에 의해 수행된다. 레이아웃이 사전 결정된 사양을 충족시키지 않음을 시뮬레이션이 나타낼 경우, 예컨대, 기생 파라미터들이 바람직하지 않은 지연들을 야기할 경우, 공정을 동작 110 및/또는 동작 130으로 되돌림으로써 레이아웃 또는 설계 중 적어도 하나에 대한 정정이 이루어진다. 그렇지 않으면, 레이아웃은 제조 또는 추가 확인 공정들로 전달된다.
몇몇 실시예들에서, 하나 이상의 평가들, 검사들 및/또는 시뮬레이션들은 하나 이상의 수율 및/또는 성능 문제들을 나타내며, 레이아웃의 하나 이상의 영역들을 스케일링 업 또는 스케일링 다운함으로써 레이아웃을 변경하기 위한 결정이 이루어진다. 일 예시에서, 동작 170에서의 레이아웃 후의 시뮬레이션은 레이아웃의 한 영역이 스케일링될 것임을 나타낸다. 추가 예시들에서, 레이아웃의 한 영역을 스케일링 하는 것에 대한 표시 또는 결정은 IC 설계 공정의 다른 동작들, 및/또는 반도체 디바이스 제조 공정 및/또는 장비의 다른 자동화 시스템, 및/또는 사용자에 의해 이루어진다. 레이아웃의 적어도 한 영역을 국부적으로 스케일링하는 것에 대한 결정이 생성 또는 수신될 경우, 레이아웃의 적어도 하나의 영역을 스케일링하기 위해, 예컨대, APR 툴에 의해 스케일링 공정(135)이 수행되어 변경된 레이아웃을 획득한다. 변경된 레이아웃에 대해, 예컨대, 동작들 140 내지 170에 관하여 설명된 바와 같은, 하나 이상의 검사들 및/또는 시뮬레이션들이 이루어진다. 변경된 레이아웃이 동작들 140 내지 170에서의 하나 이사의 요건들을 충족시키지 않을 경우, 추가 레이아웃 변경을 위해 공정이 동작 130으로 되돌아가며, 후속하여 본 명세서에 설명된 바와 같은 검사들 및 확인들이 이루어진다. 몇몇 실시예들에서, 변경 이전의 레이아웃 및/또는 변경된 레이아웃은 비-일시적 컴퓨터-판독 가능 매체에 저장된다.
몇몇 실시예들에서, 설명된 동작들 중 하나 이상이 생략된다. 일 예시로, 동작 160에서의 RC 추출 및 동작 170에서의 레이아웃 후의 시뮬레이션이 하나 이상의 실시예들에서 생략된다. 추가 예시로, 동작 120에서의 레이아웃 전의 시뮬레이션 또는 동작 170에서의 레이아웃 후의 시뮬레이션이 하나 이상의 실시예들에서 생략된다. 또 다른 추가 예시로, 동작들 110, 120과 동작 130에서의 최초 레이아웃 생성이 생략되고, 기존의 IC 레이아웃이 APR 툴에 로딩되며 바로 스케일링 공정(135)으로 들어간다. 다른 방식들이 여러 실시예들의 범위 내에 있다.
간단함를 위해, 여러 동작들 및/또는 결정들이 APR 툴에 의해 수행되는 것으로 본 명세서에서 설명된다. 그러나, 적어도 하나의 실시예에서, 설명된 동작들 및/또는 결정들 중 하나 이상은 APR 툴의 외부에서, 예컨대, 하나 이상의 추가 자동화 시스템들, 하나 이상의 프로세서들, 및/또는 하나 이상의 컴퓨터 시스템들에 의해 수행된다.
도 2a는 몇몇 실시예들에 따른 여러 회로 영역들을 가진 IC의 IC 레이아웃(200)에 관한 개략도이다.
도 2a의 예시 구성에서, IC 레이아웃(200)은 복수의 회로 영역들(201, 202, 203, 204, 205)을 포함한다. 간단함을 위해, IC 레이아웃(200)의 하나 이상의 다른 회로 영역들은 도 2에서 생략된다. 예컨대, 하나 이상의 실시예들에서, 하나 이상의 버퍼 구역들(미도시)이 인접한 회로 영역들 사이에 배열된다. 회로 영역들(201 내지 205)은 X-축 및 Y-축을 따라 IC 레이아웃(200) 내에 배열된다. Y-축은 X-축을 가로지른다. 몇몇 실시예들에서, Y-축은 X-축에 대해 수직이다. X축은 X+ 방향 및 정반대의 X- 방향을 갖는 것으로 도 2a에 개략적으로 도시된다. Y축은 Y+ 방향 및 정반대의 Y- 방향을 갖는 것으로 도 2a에 개략적으로 도시된다. 설명된 IC 레이아웃(200)에서의 회로 영역들에 관한 수 및 또는 배열은 예시들이다. IC 레이아웃(200)에서의 회로 영역들에 관한 다른 수 및 또는 배열은 여러 실시예들의 범위 내에 있다. 몇몇 실시예들에서, IC 레이아웃(200)에 대응하는 IC는, 예컨대, 도 2d에 관하여 설명된 바와 같은 기판 상에 형성된 회로 영역들(201 내지 205)에 대응하는 회로를 포함한다.
몇몇 실시예들에서, 회로 영역들(201 내지 205) 중 적어도 하나는, 본 명세서에서 설명된 바와 같이 IC 레이아웃(200) 내에 배치되며 배선되는 하나 이상의 셀 라이브러리들로부터 판독되는 셀 또는 셀들의 세트를 포함한다. 몇몇 실시예들에서, 회로 영역들(201 내지 205) 중 적어도 하나는 지적 재산(IP; intellectual property) 블럭을 포함한다. IP 블럭은 IP 설계자("IP 공급자"라고도 함)에 의해 개발된 셀 또는 셀들의 조합을 포함한다. 몇몇 경우들에서, IP 설계자는 IC 디바이스들을 설계하는, 그러나 제조하지는 않는, 팹리스(fabless) 설계 하우스 또는 설계 회사이다. 몇몇 경우들에서, IP 설계자는 IC 디바이스들을 설계 및 제조하는 파운드리(foundry)이다. IP 설계자는 대응하는 각각 다른 기능들을 가진 여러 IP 블럭들을 개발하며, 개발된 IP 블럭들을 IP 라이브러리에 저장한다. 서로 다른 IP 설계자들은 각각 다른 IP 라이브러리들을 개발한다. 동일한 기능을 가진 동일한 컴포넌트가 각각 다른 IP 설계자들에 의해 개발되며 각각 다른 IP 블럭들에 대응되는 것이 가능하다. IP 블럭들은 사용자에 의해 재사용 가능하며 선택 가능하여 선택된 IP 블럭들을 IC 디바이스에 통합시킨다. IC 디바이스에 통합되도록 사용자가 각각 다른 IP 설계자들 또는 IP 라이브러리들로부터 IP 블럭들을 선택하는 것이 가능하다. 몇몇 실시예들에서, 회로 영역들(201 내지 205) 중 적어도 하나는 비-IP(non-IP) 블럭을 포함한다. 비-IP 블럭은 셀 또는 셀들의 조합을 포함하나, IP 라이브러리에서 검색되지 않는다. 예컨대, 비-IP 블럭은 표준 라이브러리에서 검색되는 표준 셀들로부터 만들어지고/만들어지거나 특정 IC 디바이스에 대하여 특별히 개발된다. IP 블럭들 및/또는 비-IP 블럭들의 예시들은, 그에 제한되지는 않으나, 메모리, 메모리 제어 논리, 캐시, 레지스터 어레이, 커패시터 어레이, 통신 인터페이스, 응용 프로그래밍 인터페이스(API), 아날로그 투 디지털(A/D) 컨버터, 무선 주파수 튜너, 디지털 신호 프로세서(DSP), 그래픽 프로세싱 유닛(GPU), 산술 논리 유닛(ALU), 부동-소수점 유닛(FPU), 중앙 프로세싱 유닛(CPU) 등을 포함한다. 회로 영역들(201 내지 205)은 X-축 및 Y-축을 따라 IC 레이아웃(200) 내에 배열된다. X축은 X+ 방향 및 정반대의 X- 방향을 갖는 것으로 도 2a에 개략적으로 도시된다. Y축은 Y+ 방향 및 정반대의 Y- 방향을 갖는 것으로 도 2a에 개략적으로 도시된다.
도 2a의 예시 구성에서, 회로 영역들(201, 202)은 스케일링-업되도록 결정되고, 회로 영역들(203, 204)은 스케일링-다운되도록 결정되며, 회로 영역(205)은 스케일링-업 또는 스케일링-다운되도록 결정되지 않는다. 도 2a에서 스케일링-업될 회로 영역들(201, 202)은 그에 상응하여 BLOW UP 1 및 BLOW UP 2로 표시되고, 스케일링-다운될 회로 영역들(203, 204)은 그에 상응하여 SHRINK 1 및 SHRINK 2로 표시되며, 회로 영역(205)은 UNSCALED로 표시된다. BLOW UP 1, BLOW UP 2, SHRINK 1, SHRINK 2, 및 UNSCALED와 같은 레이블들은 예시적인 목적을 위한 것이며, 하나 이상의 실시예들에서, IC 레이아웃(200)에 포함되지 않는다. 회로 영역을 스케일링 업할지 또는 스케일링 다운할지와 얼만큼 스케일링 업 또는 다운할지(예컨대, 스케일링 인자)에 대한 결정은, 그에 제한되지는 않으나, 평가, 검사, 시뮬레이션 결과 및/또는 성능 문제들 등을 포함하는 본 명세서에 설명된 바와 같은 하나 이상의 인자들에 기초하여 자동화된 시스템 및/또는 사용자(예컨대, 레이아웃 엔지니어)에 의해 이루어진다. 몇몇 실시예들에서, 회로 영역들(201, 202, 203, 204) 중 적어도 하나는 자동화된 시스템에 의해, 예컨대, 본 명세서에 설명된 바와 같은 특정 게이트 패턴 피치를 가진 디바이스들을 생성하는 것에 의해 생성된다. 적어도 하나의 실시예에서, 회로 영역들(201, 202, 203, 204) 중 적어도 하나는 사용자, 예컨대, 마커 레이어 또는 특정 레이어를 이용하여 회로 영역을 제공하는 레이아웃 엔지니어에 의해 생성된다.
회로 영역들(201, 202, 203, 204) 각각은 X-축 또는 Y-축 중 적어도 하나를 따라 스케일링된다. X-축을 따라 회로 영역(201)을 스케일링-업하기 위한 스케일링 동작의 일 예시는 회로 영역(201)의 에지(206)를 고정된 상태로 유지하는 한편, 본 예시에서 스케일링 방향인 X+ 방향을 따라 회로 영역(201)의 반대편 에지(207)를 스트레칭 또는 이동시키는 것을 포함한다. X-축을 따라 회로 영역(201)을 스케일링-업하기 위한 스케일링 동작의 또 다른 예시는 회로 영역(201)의 반대편 에지(207)를 고정된 상태로 유지하는 한편, 본 예시에서 스케일링 방향인 X- 방향을 따라 회로 영역(201)의 에지(206)를 스트레칭 또는 이동시키는 것을 포함한다. X-축을 따라 회로 영역(201)을 스케일링-업하기 위한 스케일링 동작의 추가 예시는 회로 영역(201)의 사전 결정된 참조 라인(208)을 고정된 상태로 유지하는 한편, 본 예시에서 스케일링 방향들인 X+ 방향 및 X- 방향을 따라 그에 상응하여 회로 영역(201)의 양 에지들(206, 207)을 스트레칭 또는 이동시키는 것을 포함한다.
몇몇 실시예들에서, 회로 영역의 피처, 또는 회로 영역 자체는, 스케일링 동작 이후에도, 회로 영역을 포함하는 IC 레이아웃의 사전 결정된 참조 포인트에 대한 피처 또는 회로 영역의 상대적인 위치가 변경되지 않을 경우 고정된 것으로 간주된다. 예컨대, 회로 영역(201)의 피처(예컨대, 에지(206, 207), 또는 참조 라인(208), 또는 임의의 다른 피처), 또는 회로 영역(201) 자체는 스케일링 동작 이후에도 IC 레이아웃(200)의 사전 결정된 참조 포인트(209)에 대한 피처 또는 회로 영역(201)의 상대적인 위치가 변경되지 않을 경우 고정된 것으로 간주된다. 적어도 하나의 실시예에서, 참조 포인트(209)는 IC 레이아웃(200)과 연관된 좌표계의 좌표 원점이다. 도 2a의 예시 구성에서, 참조 포인트(209)는 IC 레이아웃(200)의 코너이고, 참조 라인(208)은 X-축을 따라 회로 영역(201)의 너비를 이등분하는 X-축 센터 라인이다. 다른 참조 포인트 및/또는 참조 라인 배열들은 여러 실시예들의 범위 내에 있다.
적어도 하나의 실시예에서, 회로 영역(201)은 X-축을 따라 회로 영역(201)을 스케일링-업하는 것에 관하여 설명된 것들과 유사한 하나 이상의 방식들로 Y-축을 따라 스케일링-업된다. 적어도 하나의 실시예에서, 회로 영역(201)은 X-축 및 Y-축 양자 모두를 따라 스케일링-업된다. 스케일링 동작의 결과로, 회로 영역의 크기가 변경된다. 예컨대, 회로 영역이 X-축 또는 Y-축 중 어느 하나를 따라 스케일링-업 또는 스케일링-다운될 경우, X-축 또는 Y-축을 따라 회로 영역의 너비가 그에 상응하여 증가 또는 감소된다. 스케일링 동작 이전의 회로 영역의 크기 또는 너비에 대한 스케일링 동작 이후의 회로 영역의 크기 또는 너비의 비는 때때로 스케일링 동작의 스케일링 인자라고 지칭된다. 스케일링 인자에 관한 다른 정의들은 여러 실시예들의 범위 내에 있다. 적어도 하나의 실시예에서, 회로 영역(201)은 동일한 스케일링 인자로 X-축 및 Y-축 양자 모두를 따라 스케일링-업된다. 적어도 하나의 실시예에서, 회로 영역(201)은 각각 다른 스케일링 인자들로 X-축 및 Y-축 양자 모두를 따라 스케일링-업된다.
회로 영역(202)은 회로 영역(201)에 관하여 설명된 것들과 유사한 하나 이상의 방식들로 X-축 및/또는 Y-축을 따라 스케일링-업된다. 몇몇 실시예들에서, 회로 영역들(201, 202)은 동일한 스케일링 인자 및/또는 스케일링 방향으로 스케일링-업된다. 적어도 하나의 실시예에서, 회로 영역들(201, 202)은 각각 다른 스케일링 인자들 및/또는 각각 다른 스케일링 방향으로 스케일링-업된다.
X-축을 따라 회로 영역(203)을 스케일링-다운하기 위한 스케일링 동작의 일 예시는 회로 영역(203)의 에지(206')를 고정된 상태로 유지하는 한편, 본 예시에서 X+ 방향이 스케일링 방향일 때, X- 방향을 따라 회로 영역(203)의 반대편 에지(207')를 수축 또는 이동시키는 것을 포함한다. X-축을 따라 회로 영역(203)을 스케일링-다운하기 위한 스케일링 동작의 또 다른 예시는 회로 영역(203)의 반대편 에지(207')를 고정된 상태로 유지하는 한편, 본 예시에서 X- 방향이 스케일링 방향일 때, X+ 방향을 따라 회로 영역(203)의 에지(206')를 수축 또는 이동시키는 것을 포함한다. X-축을 따라 회로 영역(203)을 스케일링-다운하기 위한 스케일링 동작의 추가 예시는 회로 영역(203)의 사전 결정된 참조 라인(208'), 예컨대, X-축 센터 라인을 고정된 상태로 유지하는 한편, 본 예시에서 스케일링 방향들인 X+ 방향 및 X- 방향을 따라 그에 상응하여 회로 영역(203)의 양 에지들(206', 207')을 수축 또는 이동시키는 것을 포함한다.
적어도 하나의 실시예에서, 회로 영역(203)은 X-축을 따라 회로 영역(203)을 스케일링-다운하는 것에 관하여 설명된 것들과 유사한 하나 이상의 방식들로 Y-축을 따라 스케일링-다운된다. 적어도 하나의 실시예에서, 회로 영역(203)은 동일한 스케일링 인자로 X-축 및 Y-축 양자 모두를 따라 스케일링-다운된다. 적어도 하나의 실시예에서, 회로 영역(203)은 각각 다른 스케일링 인자들로 X-축 및 Y-축 양자 모두를 따라 스케일링-다운된다.
회로 영역(204)은 회로 영역(203)에 관하여 설명된 것들과 유사한 하나 이상의 방식들로 X-축 및/또는 Y-축을 따라 스케일링-다운된다. 몇몇 실시예들에서, 회로 영역들(203, 204)은 동일한 스케일링 인자 및/또는 스케일링 방향으로 스케일링-다운된다. 적어도 하나의 실시예에서, 회로 영역들(203, 204)은 각각 다른 스케일링 인자들 및/또는 스케일링 방향들로 스케일링-다운된다.
본 명세서에 설명된 바와 같이, 회로 영역들(201 내지 204) 각각의 크기는 대응하는 스케일링 동작 이후에 변경된다. 반면에, 회로 영역들(201 내지 204)의 스케일링 동작들에도 불구하고 스케일링되지 않은 회로 영역(205)의 크기는 변경되지 않는다. 적어도 하나의 실시예에서, 회로 영역들(201 내지 204)의 스케일링 동작들에도 불구하고, 스케일링되지 않은 회로 영역(205)은, 본 명세서에서 설명된 바와 같이, 참조 포인트(209)에 관하여 고정된 상태로 유지된다. 적어도 하나의 실시예에서, 스케일링되지 않은 회로 영역(205)은 또 다른 회로 영역의 스케일링 동작의 스케일링 방향을 따라 이동 또는 푸시된다.
몇몇 실시예들에서, 사용자 인터페이스, 예컨대, 디스플레이 디바이스 상의 스크린 또는 EDA 툴의 모니터는 스케일링 공정, 예컨대, 스케일링 공정(135)에서 사용자에게 보여진다. 사용자 인터페이스는 스케일링 공정에 들어가는 레이아웃 또는 레이아웃의 일부분을 보여주는 한편, 스케일링될 하나 이상의 회로 영역들을 하이라이트한다. 예컨대, 사용자 인터페이스는, 스케일링되지 않은 회로 영역(205)을 포함하는 다른 스케일링되지 않은 회로 영역들의 포맷들과는 상이한 포맷들로 회로 영역들(201 내지 204)이 시각적으로 제시되는 도 2a의 뷰와 유사한 뷰를 보여준다. 비-제한적 예시에서, 스케일링-업될 회로 영역들(201, 202)은 제1 색상으로 나타내고, 스케일링-다운될 회로 영역들(203, 204)은 제1 색상과는 다른 제2 색상으로 나타내며, 스케일링되지 않은 회로 영역(205)을 포함하는 다른 스케일링되지 않은 회로 영역들은 제1 색상 및 제2 색상 양자 모두와는 다른 제3 색상으로 나타낸다. 그 결과, 하나 이상의 실시예들에서, 사용자, 예컨대, 레이아웃 엔지니어가 스케일링 업 및/또는 다운될 회로 영역(들)을 빠르게 그리고/또는 쉽게 확인하며, 자동화된 시스템, 예컨대, APR 툴에 의해 자극 및/또는 요청되었을 때 적절한 사용자 입력들 및/또는 정정을 제공하는 것이 가능하다. 스케일링될 회로 영역들을 하이라이트하기 위한 방식으로서 설명된 색상 배색은 일 예시이다. 시각적으로 구별되는 포맷들을 가진 임의의 다른 배색은 여러 실시예들의 범위 내에 있다. 예컨대, 투명도, 블링킹 또는 다른 애니메이션, 각각 다른 섀도우들, 각각 다른 배경들 또는 경계들, 다른 시각적 효과, 또는 그 밖에 유사한 것 중 하나 이상이 동일한 레이아웃에서 스케일링되지 않은 회로 영역들 중 스케일링될 회로 영역들을 하이라이트 및/또는 시각적으로 구별하는 데에 이용 가능하다.
도 2b는 몇몇 실시예들에 따라, X-축을 따르는 스케일링-업 동작의 여러 단계들에서의 IC 레이아웃의 회로 영역(210)에 관한 개략도들을 포함한다. 몇몇 실시예들에서, 회로 영역(210)은 회로 영역들(201, 202) 중 적어도 하나에 대응하고/대응하거나 IC 레이아웃은 IC 레이아웃(200)에 대응한다. 도 2b에서, 상단도는 스케일링 이전의 회로 영역(210)을 나타내고, 중간도(midddle view)는 스케일링 및 일부 배선 변경 이후의 회로 영역(210)에 대응하는 중간 회로 영역(230)을 나타내며, 하단도는 추가 배선 변경 이후의 중간 회로 영역(230)에 대응하는 변경된 회로 영역(232)을 나타낸다.
회로 영역(210)은 제1 방향, 예컨대, X-축을 따라 연장되는 하나 이상의 활성 영역들, 및 하나 이상의 활성 영역들을 가로지르며 제1 방향을 가로지르는 제2 방향, 예컨대, Y-축을 따라 연장되는 하나 이상의 게이트 패턴들을 포함한다. 간단함을 위해, 도 2b의 예시 구성에서, 회로 영역(210)은 활성 영역(211), 및 활성 영역(211)을 가로질러 연장되는 게이트 패턴들(212, 213, 214)을 포함하는 것으로 도시된다. 설명되고/되거나 도시된 활성 영역들 및/또는 게이트 패턴들의 수는 예시적인 것이다. 다른 수의 활성 영역들 및/또는 게이트 패턴들이 여러 실시예들의 범위 내에 있다. 활성 영역들은 때때로 옥사이드-정의(OD; oxide-definition) 영역들이라 지칭되며, 레이블 "OD"로 도면들에 개략적으로 도시된다. X-축은 때때로 OD 정의라 지칭된다. 레이아웃에 대응하는 제조된 IC의 활성 영역(211)은 P-형 도판트들 및/또는 N-형 도판트들을 포함한다. 레이아웃에 대응하는 IC의 게이트 패턴들(212 내지 214)은 폴리실리콘과 같은 도전성 재료를 포함하고, 레이블 "PO"로 도면들에 개략적으로 도시된다. Y-축은 때때로 폴리 방향이라 지칭된다. 게이트 패턴들에 대한 금속과 같은 다른 도전성 재료들은 여러 실시예들의 범위 내에 있다.
회로 영역(210)의 하나 이상의 활성 영역들 및 하나 이상의 게이트 패턴들은 함께 하나 이상의 회로 요소들을 형성한다. 간단함을 위해, 도 2b의 예시 구성에서, 회로 영역(210)은 활성 영역(211) 및 게이트 패턴(213)으로 구성되는 트랜지스터를 포함하는 것으로 도시된다. 게이트 패턴(213)은 트랜지스터의 게이트에 대응한다. 게이트 패턴(213)의 양측 상의 활성 영역(211)의 구역들은 트랜지스터의 소스/드레인 영역들(넘버링되지 않음)에 대응한다. 몇몇 실시예들에서, 게이트 패턴들(212, 214) 중 적어도 하나는 레이아웃의 또 다른 트랜지스터의 게이트 터미널에 대응한다. 적어도 하나의 실시예에서, 게이트 패턴들(212, 214) 중 적어도 하나는 더미 게이트 패턴에 대응한다. 게이트 패턴(213)은, 하부의 활성 영역들과 함께 트랜지스터들을 형성하고/하거나 하나 이상의 다른 회로 요소들에 전기적으로 커플링되는 "기능적 게이트 패턴들"의 일 예시이다. 기능적 게이트 패턴들과는 달리, 더미 게이트 패턴들, 또는 비-기능적 게이트 패턴들은 하부의 활성 영역들과 함께 트랜지스터를 형성하도록 구성되지 않는 것, 그리고/또는 하부의 활성 영역들과 함께 더미 게이트 패턴들에 의해 형성되는 하나 이상의 트랜지스터들은 다른 회로 요소들에 전기적으로 커플링되지 않는 것이다. 적어도 하나의 실시예에서, 더미 게이트 패턴들은 제조된 IC 내에서 유전체를 포함한다.
회로 영역(210)에서, 더미 게이트 패턴들 및 기능적 게이트 패턴들을 포함하는 게이트 패턴들은 규칙적인 게이트 패턴 피치 CPP로 배열된다. 게이트 패턴 피치 CPP는 인접한 게이트 패턴들 사이에서 X-축을 따르는 센터 간(center-to-center) 거리이다. 예컨대, 도 2b에 도시된 바와 같이, 게이트 패턴(212)의 센터라인(넘버링되지 않음)과 인접한 게이트 패턴(213)의 센터라인(넘버링되지 않음) 사이에서 X-축을 따르는 거리가 게이트 패턴 피치 CPP이다. 몇몇 실시예들에서, 회로 영역은, 본 명세서에서 설명된 바와 같이, 회로 영역에서 게이트 패턴들의 게이트 패턴 피치를 증가시킴으로써 스케일링 업되고, 회로 영역에서 게이트 패턴들의 게이트 패턴 피치를 감소시킴으로써 스케일링 다운된다. 기능적 및 더미 게이트 패턴들을 포함하는 회로 영역(210)의 게이트 패턴들 각각은, 예컨대, 도 2b의 게이트 패턴(214)에 대하여 도시된 바와 같이 게이트 패턴 너비 wg를 갖는다.
회로 영역(210)은 회로 영역(210)의 활성 영역들 내의 대응하는 소스/드레인 영역 위에 이와 전기적으로 접촉하는 컨택 구조들을 추가로 포함한다. 컨택 구조들은 때때로 금속-투-디바이스(metal-to-device) 구조들이라 지칭되며, 레이블 "MD"로 도면들에 개략적으로 도시된다. 제조된 IC 내의 MD 컨택 구조는 활성 영역 내에 형성된 하나 이상의 디바이스들로부터 다른 회로로의 전기적 연결을 정의하기 위해 대응하는 활성 영역 내의 대응하는 소스/드레인 영역 위에 형성된 도전성 재료를 포함한다. 제조된 IC 내의 MD 컨택 구조들의 예시적인 도전성 재료는 금속을 포함한다. 다른 재료들이 여러 실시예들의 범위 내에 있다. 도 2b의 예시 구성에서, MD 컨택 구조들(215, 216)은 활성 영역(211) 내의 대응하는 소스/드레인 영역 위에서 이와 전기적으로 접촉한다. MD 컨택 구조들(215, 216)은 Y-축을 따라 연장한다. MD 컨택 구조들 및 게이트 패턴들(기능적 및 더미 게이트 패턴들을 포함함)이 X-축을 따라 교호하면서 배열된다. 인접한 MD 컨택 구조들 사이의 피치는 인접한 게이트 패턴들 사이의 게이트 패턴 피치 CPP와 동일하다. 예컨대, 도 2b에 도시된 바와 같이, MD 컨택 구조(215)의 센터라인(넘버링되지 않음)과 인접한 MD 컨택 구조(215)의 센터라인(넘버링되지 않음) 사이에서 X-축을 따르는 거리는 게이트 패턴 피치 CPP와 동일하다.
회로 영역(210)은 대응하는 게이트 패턴들 또는 MD 컨택 구조들 위에 이와 전기적으로 접촉하는 비아(via)들을 추가로 포함한다. MD 컨택 구조 위에 이와 전기적으로 접촉하는 비아는 때때로 비아-투-디바이스(VD; via-to-device)라고 지칭된다. 게이트 패턴 위에 이와 전기적으로 접촉하는 비아는 때때로 비아-투-게이트(VG; via-to-gate)라고 지칭된다. 도 2b의 예시 구성에서, VG 비아(218)는 게이트 패턴(213) 위에서 이와 전기적으로 접촉하고, VD 비아들(217, 219)은 그에 상응하여 MD 컨택 구조들(215, 216) 위에서 이와 전기적으로 접촉한다. 제조된 IC 내의 VD 및 VG 비아들의 예시적 재료는 금속을 포함한다. 다른 재료들이 여러 실시예들의 범위 내에 있다.
회로 영역(210)은 VD 및 VG 비아들 위에 순차적으로 그리고 교호하면서 배열된 하나 이상의 금속층들 및 비아층들을 추가로 포함한다. VD 및 VG 비아들 바로 위에서 이와 전기적으로 접촉하는 최저의 금속층은 금속-제로(M0; metal-zero)층이다. 다시 말해서, M0층은 활성 영역들 위의 최하위 금속층이거나, 활성 영역들에 가장 가까운 금속층이다. M0층 바로 위의 다음 금속층은 금속-원(M1; metal-one)층, 또는 이와 유사한 것이다. 비아층 Vn은 Mn층과 Mn+1층 사이에 배열되고 이들을 전기적으로 커플링하며, 여기에서 n은 0 이상의 정수이다. 예컨대, 비아-제로(V0; via-zero)층은 M0층과 M1층 사이에 배열되고 이들을 전기적으로 커플링하는 최하위 비아층이다. 다른 비아층들은 V1, V2, 또는 그 밖에 유사한 것이다. 도 2b의 예시 구성에서, M0 도전성 패턴들(227, 228, 229)이 회로 영역(210) 내에 포함되는 것으로 도시된다. M0 도전성 패턴들(227, 228, 229)은 그에 상응하여 비아들(217, 218, 219) 위에서 이와 전기적으로 접촉한다. M0 도전성 패턴들(227, 228, 229)은 X-축을 따라 길어지며, 각각이 Y-축을 따라 금속 너비 wm을 갖는다. 또 다른 금속층, 예컨대, M1층(도 2b에 미도시)에서, 도전성 패턴들은 Y-축을 따라 길어지며, 각각의 도전성 패턴은 X-축을 따라 금속 너비 wm을 갖는다. 몇몇 실시예들에서, 도전성 패턴들(227, 228, 229)은 짝수 금속층, 예컨대, M2, M4 등에서 도전성 패턴들의 예시의 역할을 하고, 비아들(217, 218, 219)은 홀수 비아층, 예컨대, V1, V3 등에서 비아들의 예시의 역할을 한다. 몇몇 실시예들에서, 회로 영역(210)은 간단함을 위해 도 2b에서 생략된 다른 금속층들 및/또는 비아층들의 도전성 패턴들 및/또는 비아들을 포함한다. 활성 영역, 게이트 패턴, MD 컨택 구조, 도전성 패턴, 및 비아와 같은 여러 피처들에 관하여 설명 및 도시된 구성은 예시적인 것이다. 다른 구성들이 여러 실시예들의 범위 내에 있다.
회로 영역(210)은 그 안에 다양한 회로 요소들 및/또는 회로 영역(210)의 도전성 패턴들 및/또는 비아들이 배열되어 있는 것인 경계선(220)을 포함한다. 도 2b의 예시 구성에서, 경계(220)는 직사각형이며 에지들(221, 222, 223, 224)을 포함한다. 경계(220)에 관하여 기술된 형상 및 에지들의 수는 예시들이다. 다른 구성들이 여러 실시예들의 범위 내에 있다. 몇몇 실시예들에서, 배치 및 배선(place-and-route) 동작, 예컨대, 본 명세서에 설명된 바와 같은 APR 툴에 의해 수행되는 동작(130)에서, 셀들 및/또는 회로 영역들은 그들 각각의 경계들을 따라 서로 인접하여 IC 레이아웃 내에 배치된다. 예컨대, 회로 영역(210)은 에지들(221, 223) 중 하나 이상에서 X-축을 따라 하나 이상의 다른 셀들 또는 회로 영역들과 인접하여 배치 가능하다. 추가적으로 또는 대안으로, 회로 영역(210)은 에지들(222, 224) 중 하나 이상에서 Y-축을 따라 하나 이상의 다른 셀들 또는 회로 영역들과 인접하여 배치 가능하다. 몇몇 실시예들에서, 에지들(221, 222, 223, 224) 중 하나 이상은 IC 레이아웃의 또 다른 셀 또는 회로 영역들과 인접하여 배치되지 않는다.
회로 영역(210)의 크기는 경계(220)에 의해 정의된다. 예컨대, 회로 영역(210)은 경계(220)의 에지들(221, 223) 간의 거리로서 X-축을 따르는 너비 W, 및 경계(220)의 에지들(222, 224) 간의 거리로서 Y-축을 따르는 높이 H를 갖는다. 도 2b의 예시 구성에서, 에지들(221, 223)은 게이트 패턴들(212, 214)의 외부 에지들과 부합되게 일치한다. 다른 구성들이 여러 실시예들의 범위 내에 있다. 예컨대, 적어도 하나의 실시예에서, 에지들(221, 223)은 게이트 패턴들(212, 214)의 센터라인들과 부합되게 일치한다.
몇몇 실시예들에서, X-축을 따르는 회로 영역의 스케일링-업(또는 확대) 동작은 더 큰 게이트 패턴 피치로 회로 영역의 게이트 패턴 피치를 증가시키는 것을 포함한다. 예컨대, 도 2b의 중간도에 도시된 바와 같이, 회로 영역(210)의 게이트 패턴 피치 CPP는 게이트 패턴 피치 CPP 보다 더 큰 새로운 게이트 패턴 피치 CPPb로 증가한다. 스케일링-업 동작의 스케일링 인자는 비율 CPPb/CPP이며 이는 1 보다 더 크다. 일 예시에서, 회로 영역은 최대 약 10% 만큼 스케일링-업되어, 스케일링 인자가 1 보다 큰 값 내지 약 1.1의 범위 내에 있도록 한다. 도 2b의 예시 구성에서, 스케일링 방향은 X+ 방향이며, 회로 영역(210)의 경계(220)의 에지(223)는 고정된다. 그러나, 회로 영역(210)을 스케일링-업하기 위한 다른 방식들은, 도 2a에 관하여 설명된 바와 같이, 여러 실시예들의 범위 내에 있다.
몇몇 실시예들에서, 자동화된 시스템으로부터 자동적으로 그리고/또는 사용자에 의해 수동적으로 APR 툴에 새로운 게이트 패턴 피치 CPPb 또는 스케일링 인자 CPPb/CPP 중 적어도 하나에 대응하는 정보가 입력된다. 입력 정보에 기초하여, APR 툴은 새로운 게이트 패턴 피치 CPPb를 획득하고 X-축을 따라 새로운 게이트 패턴 피치 CPPb로 회로 영역(210)의 회로 요소들(또는 디바이스들)의 재-배치를 수행한다. 재-배치에서, 회로 영역(210)의 디바이스들은 IC 레이아웃 내에 배치되나, 새로운 게이트 패턴 피치 CPPb로 배열된다. 그 결과, 회로 영역(210)의 디바이스들의 디바이스 크기가 증가하며 중간 회로 영역(230)이 획득된다. 중간 회로 영역(230)은 회로 영역(210)의 모든 피처들 및/또는 디바이스들을 포함하며, 제조된 IC에서 회로 영역(210)과 동일한 기능을 수행하도록 구성된다. 도 2b의 예시 구성에서, 중간 회로 영역(230)은 이제 새로운 게이트 패턴 피치 CPPb로 배열된 게이트 패턴들(212, 213, 214), 및 이제 새로운 게이트 패턴 피치 CPPb로 배열된 MD 컨택 구조들(215, 216)을 포함한다. 몇몇 실시예들에서, 중간 회로 영역(230)에서의 게이트 패턴들(212, 213, 214)의 게이트 패턴 너비 wg 및/또는 MD 컨택 구조들(215, 216)의 대응하는 MD 너비(넘버링되지 않음)는 회로 영역(210)에서와 동일하다. 즉, 게이트 패턴들(212, 213, 214) 및 MD 컨택 구조들(215, 216)은 그들의 대응하는 너비들의 변경 없이, 새로운 게이트 패턴 피치 CPPb로 중간 회로 영역(230)에서 재분배된다. 몇몇 실시예들에서, 게이트 패턴들(212, 213, 214)의 게이트 패턴 너비 및/또는 MD 컨택 구조들(215, 216)의 너비는 스케일링 인자에 따라 스케일링된다. 몇몇 실시예들에서, 회로 영역의 활성 영역들, 게이트 패턴들, MD 컨택 구조들 각각의 너비 및 길이 양자 모두는 동일한 스케일링 인자에 따라 스케일링된다.
회로 영역(210)의 활성 영역(211)은 스케일링 인자에 따라 스케일링-업되며, 활성 영역(211) 보다 X-축을 따라 더 큰 너비(넘버링되지 않음)를 가진 스케일링-업된 활성 영역(211b)이 된다. 스케일링-업된 활성 영역(211b)은 활성 영역(211)과 Y-축을 따라 동일한 높이(넘버링되지 않음)를 가진다. 회로 영역(210)의 크기, 예컨대, X-축을 따르는 너비가 또한 증가한다. 예컨대, 중간 회로 영역(230)은 회로 영역(210)의 너비 W 및 스케일링 인자 CPPb/CPP에 대응하는 너비 Wb를 갖는다. 적어도 하나의 실시예에서, Wb=W×CPPb/CPP 이다. Wb에 관한 다른 연산들은 여러 실시예들의 범위 내에 있다. 스케일링-업으로 인한 X-축을 따르는 너비 변화는 ΔWb=Wb-W 이다.
몇몇 실시예들에서, 재-배치 이후에, APR 툴은 회로 영역(210)에서 적어도 하나의 기존의 배선 피처를 조정하고/하거나 적어도 하나의 추가적인 배선 피처를 추가하기 위해 배선 변경을 수행한다. 본 명세서에 설명된 바와 같이, 배선 피처는 도전성 패턴 및/또는 비아를 포함한다. Y-축을 따라 길어지는 도전성 패턴들은 때때로 수직 배선들이라 지칭되며, X-축을 따라 길어지는 도전성 패턴들은 때때로 수평 배선들이라 지칭된다. 도전성 패턴들(227, 228, 229)은 수평 배선의 예시들이다. 수평 배선의 추가 예시들 및 수직 배선의 추가 예시들이 도 4 내지 도 6에 관하여 설명된다.
몇몇 실시예들에서, X-축을 따라 회로 영역을 스케일링한 이후에 기존의 배선 피처들을 조정하는 것은 스케일링 인자에 따라 회로 영역의 기존의 비아들 및 수직 배선을 재배열하는 것을 포함한다. 예컨대, 회로 영역(210) 내의 X-축을 따르는 비아들(217, 218, 219)의 위치들은 스케일링 방향, 즉, X+ 방향을 따라 시프트되어, 중간 회로 영역(230) 내의 비아들(217, 218, 219)의 새로운 위치들이 된다. 비아들(217, 218, 219) 각각의 시프트된 거리는, 스케일링 인자에 따라, 비아(217, 218, 219)와 고정된 에지(223) 사이의 X-축을 따르는 스페이싱에 비례한다. 회로 영역(210)과 중간 회로 영역(230) 사이에서, 비아(217)의 위치는 X+ 방향으로 가장 작은 거리만큼 시프트되고, 비아(218)의 위치는 비아(217)보다 더 큰 거리만큼 시프트되며, 비아(219)의 위치는 비아(218)보다 더 큰 거리만큼 시프트된다. 수직 배선은 유사한 방식으로 시프트된다. 몇몇 실시예들에서, 비아들의 크기 및/또는 수직 배선의 금속 너비는 회로 영역의 스케일링에 의해 변경되지 않는다. 스케일링 및 후속하는 회로 영역(210) 내의 기존의 비아들 및 수직 배선의 재배열의 결과로서, 중간 회로 영역(230)이 획득된다.
몇몇 실시예들에서, X-축을 따라 회로 영역을 스케일링한 이후에 기존의 배선 피처들을 조정하는 것은 회로 영역의 하나 이상의 기존의 수평 배선을 크기 조정하는 것을 추가로 포함한다. 예컨대, 도 2b의 중간도는 스케일링 이후의 회로 영역(210), 즉, 도전성 패턴들(227, 228, 229)의 기존의 수평 배선을 나타낸다. 도전성 패턴들(227, 228, 229)은 스케일링 인자에 따라 크기 조정되어 도 2b의 하단도에서 변경된 회로 영역(232)에서의 대응하는 도전성 패턴들(227b, 228b, 229b)을 획득한다. 예컨대, 회로 영역(210)에서 도전성 패턴들(227, 228, 229) 각각의 길이는 스케일링 인자에 의해 크기 조정, 예컨대, 증가되어, 변경된 회로 영역(232)에서의 대응하는 도전성 패턴들(227b, 228b, 229b)의 길이를 획득한다. 추가적인 수평 배선, 예컨대, 하나 이상의 추가적인 평평한 금속층들에서의 도전성 패턴들은 유사한 방식으로 크기 조정된다. 몇몇 실시예들에서, 수평 배선의 금속 너비는 회로 영역의 스케일링에 의해 변경되지 않는다.
도전성 패턴들(227b, 228b, 229b)의 크기 조정된 길이들을 제외하고는, 변경된 회로 영역(232)은 중간 회로 영역(230)과 동일하다. 변경된 회로 영역(232)은 회로 영역(210)에 관하여 기술된 스케일링-업 동작의 결과이다. 변경된 회로 영역(232)은 회로 영역(210)과 동일한 기능을 수행하도록 구성된다. 그러나, 스케일링-업 동작으로 인한 변경된 회로 영역(232)에서의 디바이스들의 증가된 디바이스 크기는 변경된 회로 영역(232)을 포함하는 변경된 레이아웃에 대응하는 제조된 IC들의 제조 수율 및/또는 성능에 하나 이상의 바람직한 조정들을 제공한다.
도 2c는 몇몇 실시예들에 따라, X-축을 따르는 스케일링-다운 동작의 여러 단계들에서의 IC 레이아웃의 회로 영역(210)에 관한 개략도들을 포함한다. 몇몇 실시예들에서, 도 2c의 회로 영역(210)은 회로 영역들(203, 204) 중 적어도 하나에 대응하고/대응하거나 IC 레이아웃은 IC 레이아웃(200)에 대응한다. 도 2c에서, 상단도는 스케일링 이전의 회로 영역(210)을 나타내고, 중간도는 스케일링 및 일부 배선 변경 이후의 회로 영역(210)에 대응하는 중간 회로 영역(234)을 나타내며, 하단도는 추가 배선 변경 이후의 중간 회로 영역(234)에 대응하는 변경된 회로 영역(236)을 나타낸다. 도 2c의 상단도는 도 2b의 상단도와 동일하며, 도 2c의 상단도에 관한 상세한 설명은 생략된다.
몇몇 실시예들에서, X-축을 따르는 회로 영역의 스케일링-다운(또는 축소) 동작은 더 작은 게이트 패턴 피치로 회로 영역의 게이트 패턴 피치를 감소시키는 것을 포함한다. 예컨대, 도 2c의 중간도에 도시된 바와 같이, 회로 영역(210)의 게이트 패턴 피치 CPP는 게이트 패턴 피치 CPP 보다 더 작은 새로운 게이트 패턴 피치 CPPs로 감소한다. 스케일링-다운 동작의 스케일링 인자는 비율 CPPs/CPP이며 이는 1 보다 더 작다. 일 예시에서, 회로 영역은 최대 약 10% 만큼 스케일링-다운되어, 스케일링 인자가 1 보다 작은 값 내지 약 0.9의 범위 내에 있도록 한다. 도 2c의 예시 구성에서, 스케일링 방향은 X+ 방향이며, 회로 영역(210)의 경계(220)의 에지(223)는 고정된다. 그러나, 회로 영역(210)을 스케일링-다운하기 위한 다른 방식들은, 도 2a에 관하여 설명된 바와 같이, 여러 실시예들의 범위 내에 있다.
몇몇 실시예들에서, 자동화된 시스템으로부터 자동적으로 그리고/또는 사용자에 의해 수동적으로 APR 툴에 새로운 게이트 패턴 피치 CPPs 또는 스케일링 인자 CPPs/CPP 중 적어도 하나에 대응하는 정보가 입력된다. 입력 정보에 기초하여, APR 툴은 새로운 게이트 패턴 피치 CPPs를 획득하고 X-축을 따라 새로운 게이트 패턴 피치 CPPs로 회로 영역(210)의 회로 요소들(또는 디바이스들)의 재-배치를 수행한다. 재-배치에서, 회로 영역(210)의 디바이스들은 IC 레이아웃 내에 배치되나, 새로운 게이트 패턴 피치 CPPs로 배열된다. 그 결과, 회로 영역(210)의 디바이스들의 디바이스 크기가 감소하며 중간 회로 영역(234)이 획득된다. 중간 회로 영역(234)은 회로 영역(210)의 모든 피처들 및/또는 디바이스들을 포함하며, 제조된 IC에서 회로 영역(210)과 동일한 기능을 수행하도록 구성된다. 도 2c의 예시 구성에서, 중간 회로 영역(234)은 이제 새로운 게이트 패턴 피치 CPPs로 배열된 게이트 패턴들(212, 213, 214), 및 이제 새로운 게이트 패턴 피치 CPPs로 배열된 MD 컨택 구조들(215, 216)을 포함한다. 몇몇 실시예들에서, 중간 회로 영역(234)에서의 게이트 패턴들(212, 213, 214)의 게이트 패턴 너비 wg 및/또는 MD 컨택 구조들(215, 216)의 대응하는 MD 너비(넘버링되지 않음)는 회로 영역(210)에서와 동일하다. 즉, 게이트 패턴들(212, 213, 214) 및 MD 컨택 구조들(215, 216)은 그들의 대응하는 너비들의 변경 없이, 새로운 게이트 패턴 피치 CPPs로 중간 회로 영역(234)에서 재분배된다. 몇몇 실시예들에서, 게이트 패턴들(212, 213, 214)의 게이트 패턴 너비 및/또는 MD 컨택 구조들(215, 216)의 너비는 스케일링 인자에 따라 스케일링된다. 몇몇 실시예들에서, 회로 영역의 활성 영역들, 게이트 패턴들, MD 컨택 구조들 각각의 너비 및 길이 양자 모두는 동일한 스케일링 인자에 따라 스케일링된다.
회로 영역(210)의 활성 영역(211)은 스케일링 인자에 따라 스케일링-다운되며, 활성 영역(211) 보다 X-축을 따라 더 작은 너비(넘버링되지 않음)를 가진 스케일링-다운된 활성 영역(211s)이 된다. 스케일링-다운된 활성 영역(211s)은 활성 영역(211)과 Y-축을 따라 동일한 높이(넘버링되지 않음)를 가진다. 회로 영역(210)의 크기, 예컨대, X-축을 따르는 너비가 또한 감소한다. 예컨대, 중간 회로 영역(234)은 회로 영역(210)의 너비 W 및 스케일링 인자 CPPs/CPP에 대응하는 너비 Ws를 갖는다. 적어도 하나의 실시예에서, Ws=W×CPPs/CPP 이다. Ws에 관한 다른 연산들은 여러 실시예들의 범위 내에 있다. 스케일링-다운으로 인한 X-축을 따르는 너비 변화는 ΔWs=W-Ws 이다.
몇몇 실시예들에서, 재-배치 이후에, APR 툴은 회로 영역(210)에서 적어도 하나의 기존의 배선 피처를 조정하고/하거나 적어도 하나의 추가적인 배선 피처를 추가하기 위해 배선 변경을 수행한다. 몇몇 실시예들에서, X-축을 따라 회로 영역을 스케일링한 이후에 기존의 배선 피처들을 조정하는 것은 스케일링 인자에 따라 회로 영역의 기존의 비아들 및 수직 배선을 재배열하는 것을 포함한다. 예컨대, 회로 영역(210) 내의 X-축을 따르는 비아들(217, 218, 219)의 위치들은 X- 방향으로 시프트되어, 중간 회로 영역(234) 내의 비아들(217, 218, 219)의 새로운 위치들이 된다. 비아들(217, 218, 219) 각각의 시프트된 거리는, 스케일링 인자에 따라, 비아(217, 218, 219)와 고정된 에지(223) 사이의 X-축을 따르는 스페이싱에 비례한다. 회로 영역(210)과 중간 회로 영역(234) 사이에서, 비아(217)의 위치는 X- 방향으로 가장 작은 거리만큼 시프트되고, 비아(218)의 위치는 비아(217)보다 더 큰 거리만큼 시프트되며, 비아(219)의 위치는 비아(218)보다 더 큰 거리만큼 시프트된다. 수직 배선은 유사한 방식으로 시프트된다. 몇몇 실시예들에서, 비아들의 크기 및/또는 수직 배선의 금속 너비는 회로 영역의 스케일링에 의해 변경되지 않는다. 스케일링 및 후속하는 회로 영역(210) 내의 기존의 비아들 및 수직 배선의 재배열의 결과로서, 중간 회로 영역(234)이 획득된다.
몇몇 실시예들에서, X-축을 따라 회로 영역을 스케일링한 이후에 기존의 배선 피처들을 조정하는 것은 회로 영역의 하나 이상의 기존의 수평 배선을 크기 조정하는 것을 추가로 포함한다. 예컨대, 도 2c의 중간도는 스케일링 이후의 회로 영역(210), 즉, 도전성 패턴들(227, 228, 229)의 기존의 수평 배선을 나타낸다. 도전성 패턴들(227, 228, 229)은 스케일링 인자에 따라 크기 조정되어 도 2c의 하단도에서 변경된 회로 영역(236)에서의 대응하는 도전성 패턴들(227s, 228s, 229s)을 획득한다. 예컨대, 회로 영역(210)에서 도전성 패턴들(227, 228, 229) 각각의 길이는 스케일링 인자에 의해 크기 조정, 예컨대, 감소되어, 변경된 회로 영역(236)에서의 대응하는 도전성 패턴들(227s, 228s, 229s)의 길이를 획득한다. 추가적인 수평 배선, 예컨대, 하나 이상의 추가적인 평평한 금속층들에서의 도전성 패턴들은 유사한 방식으로 크기 조정된다. 몇몇 실시예들에서, 수평 배선의 금속 너비는 회로 영역의 스케일링에 의해 변경되지 않는다.
도전성 패턴들(227s, 228s, 229s)의 크기 조정된 길이들을 제외하고는, 변경된 회로 영역(236)은 중간 회로 영역(234)과 동일하다. 변경된 회로 영역(236)은 회로 영역(210)에 관하여 기술된 스케일링-다운 동작의 결과이다. 변경된 회로 영역(236)은 회로 영역(210)과 동일한 기능을 수행하도록 구성된다. 그러나, 스케일링-다운 동작으로 인한 변경된 회로 영역(236)에서의 디바이스들의 증가된 디바이스 크기는 변경된 회로 영역(236)을 포함하는 변경된 레이아웃에 대응하는 제조된 IC들의 제조 수율 및/또는 성능에 하나 이상의 바람직한 조정들을 제공한다.
도 2b 내지 2C에 관하여 설명된 스케일링 동작들은 X-축을 따르는 예시적인 스케일링 동작들이다. 몇몇 실시예들에서, Y-축을 따르는 스케일링 동작들, 또는 X-축 및 Y-축 양자 모두를 따르는 스케일링 동작들은 유사한 방식들로 수행된다. 적어도 하나의 실시예에서, 회로 영역은 X-축 및 Y-축 양자 모두를 따라 동일한 스케일링 인자로 스케일링 업 또는 다운된다.
도 2d는 몇몇 실시예들에 따른 IC(250)의 개략적인 단면도이다. 적어도 하나의 실시예에서, IC(250)는 도 2a 내지 2C 및 도 3a 내지 7 중 하나 이상에 관하여 설명된 하나 이상의 IC 레이아웃들에 대응한다.
도 2d에 도시된 바와 같이, IC 디바이스(250)는 그 위에 본 명세서에 설명된 하나 이상의 회로 영역들 및/또는 레이아웃들에 대응하는 회로 요소들 및 구조들이 형성되어 있는 기판(252)을 포함한다. 기판(252)은 X-축 및 Y-축 양자 모두에 수직인 Z-축을 따라 두께 방향을 갖는다. Z-축은 도 2d에 도시된 바와 같이 Z+ 방향 및 정반대의 Z- 방향을 갖는다. 기판(252)은, 적어도 하나의 실시예에서, 실리콘, 실리콘 게르마늄(SiGe), 갈륨 비소, 또는 다른 적절한 반도체 또는 유전체들을 포함한다. 몇몇 실시예들에서, 기판(252)은 P-도핑된 기판이다. 몇몇 실시예들에서, 기판(252)은 N-도핑된 기판이다. 몇몇 실시예들에서, 기판(252)은 그 위에 IC가 제조되어 있는 반도체 재료(예컨대, 다이아몬드, 사파이어, 알루미늄 산화물(Al2O3) 등) 이외의 단단한 결정질 재료이다.
IC 디바이스(250)는 기판(252)에 추가된 N-형 및 P-형 도판트들을 추가로 포함함으로써 그에 상응하여 n-채널 금속-산화물 반도체(NMOS) 활성 영역들 및 p-채널 금속-산화물 반도체(PMOS) 활성 영역들을 형성한다. NMOS 활성 영역들 및 PMOS 활성 영역들은 활성 영역들을 형성한다. 몇몇 실시예들에서, 인접한 활성 영역들 사이에 격리 구조들이 형성된다. 간단함을 위해, 격리 구조들은 도 2d에서 생략된다. 적어도 하나의 실시예에서, IC(250)의 활성 영역들은 도 2b 내지 2C에 관하여 설명된 활성 영역들 중 하나 이상에 대응한다.
IC 디바이스(250)는 활성 영역들 위에 여러 게이트 구조들을 추가로 포함한다. 예컨대, 기판(252)의 활성 영역 위에서 게이트 구조는 게이트 부분(255) 및 대응하는 게이트 유전체(256)를 포함한다. 하나 이상의 층들을 포함하는 게이트 유전체(256)의 예시적인 재료들은 HfO2, ZrO2 등을 포함한다. 게이트 부분(255)의 예시적인 재료들은 폴리실리콘, 금속 등을 포함한다. 몇몇 실시예들에서, IC(250)의 여러 게이트 구조들은, 도 2b 내지 2C에 관하여 설명된 바와 같은, 게이트 패턴들(212, 213, 214) 중 하나 이상에 대응한다. 적어도 하나의 실시예에서, 더미 게이트 패턴들에 대응하는 게이트 구조들은 유전체 재료들을 포함한다.
IC 디바이스(250)는 활성 영역들 내 여러 트랜지스터들의 하부의 소스/드레인들을 다른 회로 요소들에 전기적으로 커플링하기 위한 MD 컨택 구조들을 추가로 포함한다. 예컨대, MD 컨택 구조들(257)은 도 2d에 도시된다. 몇몇 실시예들에서, MD 컨택 구조들(257) 중 적어도 하나는 도 2b 내지 2C에 도시된 바와 같은 MD 컨택 구조들(215, 216) 중 하나 이상에 대응한다.
IC 디바이스(250)는 MD 컨택 구조들 및 게이트 구조들 위에서 이와 전기적으로 접촉하는 그에 상응하는 VD 비아들 및 VG 비아들을 추가로 포함한다. 예컨대, 도 2d에 도시된 바와 같이, VG 비아(258)는 게이트 구조들 중 하나의 게이트 부분(255) 위에서 이와 전기적으로 접촉하며, VD 비아(259)는 MD 컨택 구조들 중 하나의 위에서 이와 전기적으로 접촉한다. 몇몇 실시예들에서, VG 비아(258)는 도 2b 내지 2C에 관하여 설명된 VG 비아(218)에 대응하고/하거나 VD 비아(259)는 도 2b 내지 2C에 관하여 설명된 VD 비아들(217, 219) 중 하나 이상에 대응한다.
IC 디바이스(250)는 VD 및 VG 비아들 위에 있는 상호연결 구조(260)를 추가로 포함하며, 기판(252)의 두께 방향으로, 즉, Z-축을 따라 교호하여 배열되는 복수의 금속층들(M0, M1, …) 및 복수의 비아층들(V0, V1, …)을 포함한다. 상호연결 구조(260)는 그 안에 금속층들 및 비아층들이 임베디드되어 있는 여러 층간 유전체(ILD)층들(도시되거나 넘버링되지 않음)을 추가로 포함한다. 상호연결 구조(260)의 금속층들 및 비아층들은 IC 디바이스(250)의 여러 요소들 또는 회로들을 서로 그리고/또는 외부 회로와 전기적으로 커플링하도록 구성된다. 간단함을 위해, M1층 위의 금속층들 및 비아층들은 도 2d에서 생략된다.
M0층은 VG 비아(258) 및 VD 비아(259) 위에서 이와 전기적으로 접촉하는 그에 상응하는 M0 도전성 패턴들(261, 262)을 포함한다. 몇몇 실시예들에서, M0 도전성 패턴들(261, 262) 중 적어도 하나는 도 2b 내지 2C에 관하여 설명된 바와 같은 도전성 패턴들(227, 228, 229) 중 하나 이상에 대응한다. V0층은 M0 도전성 패턴들(261, 262) 위에서 이와 전기적으로 접촉하는 그에 상응하는 V0 비아들(263, 264)을 포함한다. M1층은 V0 비아들(263, 264) 위에서 이와 전기적으로 접촉하는 그에 상응하는 M1 도전성 패턴들(265, 266)을 포함한다. 상호연결 구조(260)의 M0 도전성 패턴들, V0 비아들, M1 도전성 패턴들, 및/또는 추가 도전성 패턴들 및 비아들은 IC(250)의 여러 회로 요소들 및/또는 외부 회로에 대한 전기적 연결들을 제공한다.
몇몇 실시예들에서, IC 레이아웃의 대응하는 각각 다른 회로 영역들에 대하여 수행된 여러 스케일링 동작들의 결과로서, IC 레이아웃에 따라 제조된 IC가 각각 다른 게이트 패턴 피치들을 가진 대응하는 서로 다른 회로 영역들을 포함한다. 예컨대, IC 레이아웃(200)의 회로 영역들(201, 202)이 각각 다른 스케일링 인자들로 스케일링 업될 경우, 변경된 IC 레이아웃(200)에 대응하는 IC는 다른 스케일링되지 않은 회로 영역들의 게이트 패턴 피치보다 더 큰 각각 다른 게이트 패턴 피치들을 가진 대응하는 회로 영역들을 포함한다. 추가 예시로, IC 레이아웃(200)의 회로 영역들(203, 204)이 각각 다른 스케일링 인자들로 스케일링 다운될 경우, 변경된 IC 레이아웃(200)에 대응하는 IC는 다른 스케일링되지 않은 회로 영역들의 게이트 패턴 피치보다 더 작은 각각 다른 게이트 패턴 피치들을 가진 대응하는 회로 영역들을 포함한다. 또 다른 추가 예시들로, IC 레이아웃(200)의 회로 영역들(201, 202)이 각각 다른 스케일링 인자들로 스케일링 업되고 IC 레이아웃(200)의 회로 영역들(203, 204)이 각각 다른 스케일링 인자들로 스케일링 다운될 경우, 변경된 IC 레이아웃(200)에 대응하는 IC는 다른 스케일링되지 않은 회로 영역들의 게이트 패턴 피치 이외의 4개의 각각 다른 게이트 패턴 피치들을 가진 대응하는 회로 영역들을 포함한다. 다른 구성들이 여러 실시예들의 범위 내에 있다.
도 3a는 몇몇 실시예들에 따라, 푸시된 구역들을 가진 다양한 스케일링 동작들에서의 IC 레이아웃(300)에 관한 개략도이다.
IC 레이아웃(300)은 스케일링 업될 회로 영역들(302, 303, 304), 및 구역들(312, 314)을 포함한다. 몇몇 실시예들에서, 스케일링 업될 회로 영역들(302, 303, 304) 중 하나 이상은 회로 영역들(201, 202) 중 하나 이상에 대응한다. 적어도 하나의 실시예에서, 구역들(312, 314) 중 적어도 하나는 스케일링-업될 하나 이상의 회로 영역들, 및/또는 스케일링-다운될 하나 이상의 회로 영역들, 및/또는 하나 이상의 스케일링되지 않은 회로 영역들을 포함한다.
도 3a의 예시 구성에서, 회로 영역들(302, 303, 304)은 X+ 방향으로 스케일링-업된다. 구역(312)은 회로 영역들(302, 303)에 관하여 X+ 방향으로 배열되며, X-축을 따라 회로 영역들(302, 303) 각각과 적어도 부분적으로 오버랩된다. 구역(314)은 회로 영역(304)에 관하여 X+ 방향으로 배열되며, X-축을 따라 회로 영역(304)과 적어도 부분적으로 오버랩된다. 회로 영역(303)은 회로 영역(302)에 대하여 X+ 방향으로 배열되며, X-축을 따라 회로 영역(302)과 적어도 부분적으로 오버랩된다. 도 3a의 ΔW1은 하나 이상의 회로 영역들에서의 Y-축을 따르는 스케일링 동작으로 인한 Y-축을 따르는 높이 증가를 나타낸다.
회로 영역들(302, 303, 304)이 X+ 방향으로 스케일링-업될 스케일링 인자들에 기초하여, 스케일링-업 이후의 회로 영역들(302, 303, 304)의 대응하는 너비 증가들(ΔW2, ΔW3, ΔW4)이 APR 툴에 의해, 예컨대, 도 2b에 관하여 설명된 바와 같은, 스케일링-업 이전의 회로 영역들(302, 303, 304)의 너비들 및 대응하는 스케일링 인자들에 기초하여 결정될 수 있다. 몇몇 경우들에서, 스케일링-업 이후의 회로 영역들(302, 303, 304) 중 하나 이상의 너비 증가들은 스케일링-업된 회로 영역들의 게이트 패턴들로 하여금 스케일링 방향으로 스케일링-업된 회로 영역들에 인접하여 위치된 하나 이상의 다른 회로 영역들의 게이트 패턴들과 오버랩되도록 하는 것을 잠재적으로 야기시킨다는 위험 또는 우려가 있다. 게이트 패턴 오버랩핑은 하나 이상의 설계 규칙들에 위배되며 회피되어야 한다.
하나 이상의 실시예들에서, 회로 영역을 스케일링-업한 이후에, APR 툴로 하여금 하나 이상의 회로 영역들을 스케일링 방향으로 더 푸시, 또는 이동시키도록 함으로써 잠재적인 게이트 패턴 오버랩핑이 회피될 수 있다. 예컨대, 회로 영역(302)을 X+ 방향으로 스케일링-업한 이후의 너비 증가 ΔW2로 인한 잠재적인 게이트 패턴 오버랩핑을 회피하기 위하여, APR 툴은 회로 영역(302)에 인접하며 이와 오버래핑하는 회로 영역(301)을 X+ 방향으로 너비 증가 ΔW2에 대응하는 거리만큼 푸시 또는 이동시킨다. 회로 영역(303) 자체는 스케일링-업 이후에 너비가 ΔW3 만큼 증가되며, 그 결과 회로 영역들(302, 304)의 스케일링-업에 의해 결합된 너비 증가 ΔW2+ΔW3가 야기된다. 회로 영역들(302, 303)을 X+ 방향으로 스케일링-업한 이후의 결합된 너비 증가 ΔW2+ΔW3로 인한 잠재적인 게이트 패턴 오버랩핑을 회피하기 위하여, APR 툴은 회로 영역(303)에 인접하며 이와 오버래핑하는 구역(312)(본 명세서에서 "푸시된 구역"이라 지칭되며 도 3a에 푸시됨 1으로 나타냄)을 X+ 방향으로 결합된 너비 증가 ΔW2+ΔW3에 대응하는 거리만큼 푸시 또는 이동시킨다.
몇몇 실시예들에서, 구역(312)이 X+ 방향을 따라 회로 영역(302)과 오버랩되지 않을 경우에도 구역(312)은 결합된 너비 증가 ΔW2+ΔW3 만큼 푸시된다. 구역(312)이 X+ 방향을 따라 회로 영역(303)과 적어도 부분적으로 오버랩되는 한편, 회로 영역(303)이 X+ 방향을 따라 회로 영역(302)과 적어도 부분적으로 오버랩되는 것으로 충분하다. 몇몇 실시예들에서, 구역(312)이 X+ 방향을 따라 회로 영역(302)과 적어도 부분적으로 오버랩되나 회로 영역(303)과는 오버랩되지 않을 경우, 구역(312)은 회로 영역(302)의 스케일링-업 이후에 너비 증가 ΔW2에 대응하는 거리만큼 푸시된다.
몇몇 실시예들에서, 회로 영역(304)을 X+ 방향으로 스케일링-업한 이후의 너비 증가 ΔW4로 인한 잠재적인 게이트 패턴 오버랩핑을 회피하기 위하여, APR 툴은 회로 영역(304)에 인접하며 이와 오버래핑하는 구역(314)(본 명세서에서 "푸시된 구역"이라 또한 지칭되며 도 3a에 PUSHED 2로 나타냄)을 X+ 방향으로 너비 증가 ΔW4에 대응하는 거리만큼 푸시 또는 이동시킨다.
몇몇 실시예들에서, 설명된 푸싱 동작은 스케일링-업 동작들 및 스케일링-업되는 회로 영역(들)에 관하여 스케일링 방향에 위치한 회로 영역들 또는 구역영역들에 적용 가능하다. 예컨대, 회로 영역(304)이 스케일링-다운되는 경우, 구역(314)은 푸시되지 않을 것이다. 또 다른 예시로, 회로 영역(302)에 관하여 X-방향에(즉, 도 3a에서 회로 영역(302)의 좌측 상에) 위치한 회로 영역들 및/또는 구역들은 회로 영역들 및/또는 구역들이 X-축을 따라 회로 영역(302)과 오버랩될 경우에도 푸시되지 않는다.
몇몇 실시예들에서, 잠재적인 게이트 패턴 오버랩핑을 회피하기 위해 구역을 푸시 또는 이동시키기 위한 결정은 자동적을 수행되고/되거나 사용자 입력에 기초한다. 예컨대, 하나 이상의 실시예들에서, APR 툴은, Y-축을 따르는 여러 회로 영역들 및/또는 구역들(302, 303, 312)의 위치들 및/또는 높이들에 기초하여, 구역(312)이 X-축을 따라 스케일링-업될 회로 영역(들)(302, 303)과 오버랩되는지의 여부에 대한 제1 결정을 하도록 구성된다. APR 툴은, X-축을 따르는 여러 회로 영역들 및/또는 구역들(302, 303, 312)의 위치들 및/또는 너비들에 기초하여, X-축을 따라 스케일링-업될 회로 영역(들)(302, 303)과 오버랩되는 구역(312)이 스케일링-업될 회로 영역(들)(302, 303)에 관하여 스케일링 방향, 예컨대, X+ 방향에 또한 위치하는지의 여부에 대한 제2 결정을 하도록 또한 구성된다. 제1 결정 및 제2 결정 양자 모두 긍정적이라는 결론에 도달하면, APR 툴은 구역(312)의 특성 또는 속성을 PUSH, 즉, 푸시된 구역으로 설정하며, 회로 영역(들)(302, 303)을 스케일링-업한 이후에, 구역(312)을 스케일링 방향, 예컨대, X+ 방향으로 푸시 또는 이동시키는 데에 회로 영역(들)(302, 303)에 관하여 연산된 너비 증가(들) ΔW2, ΔW3를 이용한다. 몇몇 실시예들에서, 구역은 푸시된 구역과 오버랩되는 마커층에 의해 푸시된 구역으로 설정된다. 마커층은 레이아웃들을 프로세싱하기 위한 가상의 층이며, 리소그래피 마스크 및/또는 웨이퍼들 상에서 제조되지 않는다.
적어도 하나의 실시예에서, APR 툴은 사용자 입력에 기초하여 구역(312) 또는 구역(314) 중 적어도 하나를 푸시된 구역으로 설정한다. 예컨대, 하나 이상의 실시예들에서, IC 레이아웃에서 스케일링될 회로 영역들은 도 2a에 관하여 본 명세서에 설명된 바와 같이 다른 스케일링되지 않은 회로 영역들과 시각적으로 구별되도록 하이라이트된다. 도 3a의 예시 구성에서, 스케일링-업될 회로 영역들(302, 303, 304)은 다른 회로 영역들 또는 구역들과 시각적으로 구별되도록, 예컨대, APR 툴의 디스플레이 디바이스에 의해, 시각적으로 제시된다. 그 결과, 하나 이상의 실시예들에서, 구역(312)이 스케일링-업될 회로 영역들(302, 303)과 오버랩되며 스케일링 방향, 즉, X+ 방향에 위치한다는 점, 즉, 구역(312)이 푸시된 구역으로 설정될 것이라는 점을 사용자가 빠르게 인식하는 것이 가능하다. 적어도 하나의 실시예에서, 사용자는 구역(312)이 푸시된 구역으로 설정될 것이라는 점을 표시하는 사용자 입력을 제공한다. 사용자 입력에 응답하여, APR 툴은 구역(312)의 특성 또는 속성을 PUSH로 설정하며, 회로 영역(들)(302, 303)을 스케일링-업한 이후에, 구역(312)을 스케일링 방향, 예컨대, X+ 방향으로 푸시 또는 이동시키는 데에 회로 영역(들)(302, 303)에 관하여 연산된 너비 증가(들) ΔW2, ΔW3를 이용한다.
몇몇 실시예들에서, APR 툴 및/또는 외부 컴퓨터 시스템은 푸시된 구역들이 설정되었거나 설정되지 않았을 때 다양한 상황들에서의 과거의 사용자 입력들을 포함하는 교시 데이터로부터 머신 러닝을 수행하도록 구성된다. 몇몇 실시예들에서, 머신 러닝의 결과는 머신 러닝된 모델 및/또는 트레이닝된 뉴럴 네트워크를 포함한다. APR 툴 및/또는 외부 컴퓨터 시스템은, 사용자 입력에 추가하여 또는 그 대신에, 하나 이상의 푸시된 구역들이 설정될 장래의 상황들에서, 결정하기 위해 머신 러닝된 모델 및/또는 트레이닝된 뉴럴 네트워크를 적용하도록 구성된다. 하나 이상의 푸시된 구역들을 설정하는 것에 대한 다른 방식들이 여러 실시예들의 범위 내에 있다.
도 3b는 몇몇 실시예들에 따라, 푸시된 구역들을 가진 다양한 스케일링 동작들에서의 IC 레이아웃(320)의 일부분에 관한 개략도들을 포함한다. 도 3b에서, 위에서부터, 첫 번째 도는 푸시된 구역이 설정되지 않는 IC 레이아웃(320)을 나타내고, 두 번째 도는 회로 영역이 스케일링-업될 때 푸시된 구역이 설정되지 않는 IC 레이아웃(320)을 나타내고, 세 번째 도는 푸시된 구역이 설정되는 IC 레이아웃(320)을 나타내며, 네 번째 도는 회로 영역이 스케일링-업될 때 푸시된 구역이 설정되는 IC 레이아웃(320)을 나타낸다.
도 3b의 첫 번째 도에 나타낸 바와 같이, IC 레이아웃(320)은 X+ 방향으로 스케일링-업될 회로 영역(322), 커패시터 영역들(도 3b에 커패시터로 표시됨)(323, 324), 및 레지스터 영역들(레지스터로 표시됨)(325, 326)을 포함한다. 커패시터 영역들(323, 324) 및/또는 레지스터 영역들(325, 326)의 개수 및/또는 배열은 예시적인 것들이다. 다른 방식들이 여러 실시예들의 범위 내에 있다. 커패시터 영역들(323, 324) 및 레지스터 영역들(325, 326)은 원래의 크기들을 유지하고 변함없는 성능을 유지하기 위해 스케일링되지 않을 아날로그 회로 영역들의 예시들이다. 스케일링되지 않을 회로 영역들에 관한 추가 예시들은 고속 디지털 회로들을 포함한다. 도 3b의 첫 번째 도는 스케일링-업될 회로 영역(322)과 연관된 푸시된 구역이 설정되지 않은 경우의 상황을 나타낸다.
도 3b의 두 번째 도에 나타낸 바와 같이, 회로 영역(322)이 스케일링-업될 경우, 스케일링-업된 회로 영역(322b)이 획득된다. 몇몇 실시예들에서, 회로 영역(322)은 도 2b에 관하여 설명된 바와 같이 새로운 게이트 패턴 피치에 따라 스케일링-업되며 배선 변경들이 이루어진다. X-축을 따르는 스케일링-업된 회로 영역(322b)의 크기는 ΔW1 만큼 증가한 X-축을 따르는 회로 영역(322)의 크기에 대응한다. 스케일링-업된 회로 영역(322b)의 증가된 크기는, 구역들(333, 334)에 개략적으로 도시된 바와 같이, 스케일링-업된 회로 영역(322b)으로 하여금 커패시터 영역들(323, 324)을 터치하거나, 다른 방식으로 하나 이상의 설계 규칙들을 위반하도록 한다. 이들 문제들은, 도 1에 관하여 설명된 바와 같이, 스케일링-업된 회로 영역(322b)을 포함하는 변경된 레이아웃(330)에 대한 검증들이 이루어질 경우에 하나 이상의 검사들에 의해 발견되거나, 사용자에 의해 인식된다. 예컨대, 커패시터 영역들(323, 324) 중 하나 이상을 터치하는 스케일링-업된 회로 영역(322b)은 LVS 검사가 실패하도록 할 것이다. 또 다른 예시로, 터치하지는 않으나 스케일링-업된 회로 영역(322b)과 커패시터 영역들(323, 324) 간의 거리가 설계 규칙에서 정의된 임계 치수 미만인 것과 같이 커패시터 영역들(323, 324) 중 하나 이상에 너무 접근하는 스케일링-업된 회로 영역(322b)은 DRC가 실패하도록 할 것이다. 변경된 레이아웃(330)이 하나 이상의 검증들에 실패한다고 결정하면, 프로세스는 APR 툴에 의해 자동적으로 그리고/또는 사용자 입력에 기초하여 정정 및/또는 조정을 위해 최초 IC 레이아웃(320)으로 되돌아간다.
도 3b의 세 번째 도에 나타낸 바와 같이, 푸시된 구역(335)은 IC 레이아웃(320)에서 커패시터 영역들(323, 324) 및 레지스터 영역들(325, 326)을 포함하도록 설정된다. 도 3b의 예시 구성에서, 레지스터 영역들(325, 326)이 스케일링-업된 회로 영역(322b)을 터치하거나 이에 너무 접근할 가능성이 없다해도, 레지스터 영역들(325, 326)은 여전히 푸시된 구역(335)에 포함된다. 그 이유는 레지스터 영역들(325, 326)을 스케일링-업될 회로 영역(322)에 연결하는 수직 배선들(미도시)이 있으며, 이에 따라 레지스터 영역들(325, 326)이 스케일링-업된 회로 영역을 따라 이동할 푸시된 구역(335)에 포함되기 때문이다. 몇몇 실시예들에서, 레지스터 영역들(325, 326)은 푸시된 구역(335)에 포함되지 않으며 회로 영역(322)이 스케일링-업될 때 같은 위치에 남아 있는다. 적어도 하나의 실시예에서, 레지스터 영역들(325, 326)을 푸시된 구역(335)에 포함시키거나 포함시키지 않는 것에 대한 결정은 그/그녀의 전문성에 기초하여 사용자에 의해 이루어진다. 적어도 하나의 실시예에서, 레지스터 영역들(325, 326)을 푸시된 구역(335)에 포함시키는 것에 대한 결정은 APR 툴 및/또는 또 다른 컴퓨터 시스템에 의해, 예컨대, 본 명세서에 설명된 바와 같은 머신 러닝에 의해, 자동적으로 이루어진다. 다른 방식들이 여러 실시예들의 범위 내에 있다.
도 3b의 네 번째 도에 나타낸 바와 같이, 커패시터 영역들(323, 324) 및 레지스터 영역들(325, 326)이 설정된 푸시된 구역(335)에 포함되는 결과로서, 회로 영역(322)이 스케일링-업되며 ΔW 만큼 그 크기가 증가할 때, 커패시터 영역들(323, 324) 및 레지스터 영역들(325, 326)이 모두 스케일링 방향, 즉, X+ 방향으로 ΔW에 대응하는 거리만큼 푸시된다. 푸시된 회로 영역들은 323p, 324p로 표시되며, 푸시된 레지스터 영역들(325, 326)은 325p, 326p로 표시된다. 푸시된 커패시터 영역들(323p, 324p)과 푸시된 레지스터 영역들(325p, 326p) 간의 물리적 및/또는 전기적 관계는 회로 영역(322)을 스케일링-업된 회로 영역(322b)으로 스케일링-업하기 이전의 IC 레이아웃(320)에서와 동일하게 유지된다. 스케일링-업된 회로 영역(322b)은 더 이상 푸시된 커패시터 영역들(323p, 324p)을 터치하거나 이에 너무 접근하지 않는다. 그 결과, 스케일링-업된 회로 영역(322b)을 가지며 여러 검증들을 충족시키는 변경된 레이아웃(340)이 획득된다.
도 4는 몇몇 실시예들에 따라, 스케일링 동작에서의 IC 레이아웃(400)에 관한 개략도들을 포함한다. 도 4에서, 상단도는 IC 레이아웃(400)에 포함된 회로 영역(410)을 스케일링하기 이전의 IC 레이아웃(400)을 나타내고, 중간도는 스케일링 및 일부 배선 변경 이후의 회로 영역(410)을 가진 중간 레이아웃(440)을 나타내며, 하단도는 추가 배선 변경 이후의 변경된 레이아웃(450)을 나타낸다.
도 4의 상단도에 도시된 바와 같이, IC 레이아웃(400)은 에지들(421, 422, 423, 424)이 있는 경계(420)를 갖는 회로 영역(410)을 포함한다. 몇몇 실시예들에서, 회로 영역(410)은 도 2b에 관하여 설명된 회로 영역(210)에 대응하고/하거나 에지들(421, 422, 423, 424)이 있는 경계(420)는 도 2b에 관하여 설명된 에지들(221, 222, 223, 224)이 있는 경계(220)에 대응한다. 회로 영역(410)은 도 2b에 관하여 설명된 활성 영역들, 게이트 패턴들, 및 MD 컨택 구조들에 대응하는 하나 이상의 활성 영역들, 하나 이상의 게이트 패턴들, 및 하나 이상의 MD 컨택 구조들을 포함한다. 간단함을 위해, 회로 영역(410)의 활성 영역들, 게이트 패턴들, 및 MD 컨택 구조들은 도 4에서 생략된다. 회로 영역(410)은 수평 배선, 수직 배선, 및 대응하는 수평 배선과 수직 배선 사이의 비아들을 추가로 포함한다. 도 4의 예시 구성에서, 회로 영역(410)의 예시적 수평 배선은 X-축을 따라 길어지는 도전성 패턴들(407, 408, 409)을 포함하고, 예시적 비아들은 도전성 패턴들(407, 408, 409) 위에서 이와 전기적으로 접촉하는 그에 상응하는 비아들(417, 418, 419)을 포함하며, 예시적 수직 배선은 비아들(417, 418, 419) 위에서 이와 전기적으로 접촉하고 그에 상응하며, Y-축을 따라 길어지는 도전성 패턴들(425, 431, 434)을 포함한다. 몇몇 실시예들에서, 회로 영역(410)은 도전성 패턴들(407, 408, 409, 및 425, 431, 434)의 금속층들 이외의 하나 이상의 금속층들에 추가적인 수직 배선 및/또는 수평 배선을 포함한다. 도전성 패턴들(425, 431, 434)은 회로 영역(410)의 회로를 다른 회로 영역들과 전기적으로 커플링하기 위해 회로 영역(410) 내에서부터 회로 영역(410)의 외부로 연장한다. 도 4의 예시 구성에서, 도전성 패턴들(425, 431, 434)은 회로 영역(410)의 경계(420)의 에지(424)를 가로질러 연장한다. 몇몇 실시예들에서, 하나 이상의 추가 수직 배선은 경계(420)의 맞은편 에지(422)를 가로질러 연장한다. IC 레이아웃(400)은 도전성 패턴들(425, 431, 434)과 동일한 금속층에 도전성 패턴들(426 내지 430, 432 내지 433, 및 435)을 추가로 포함하나, 회로 영역(410)의 외부에 있으며 회로 영역(410)에 대한 수직 배선을 형성하지 않는다. 도전성 패턴들(425 내지 435)은 대응하는 금속층의 금속 피치로 X-축을 따라 배열된다.
도 4의 중간도에 도시된 바와 같이, 회로 영역(410)은 X+ 방향을 따라 스케일링-업되며, 그 결과 스케일링-업된 회로 영역(410b)이 된다. 몇몇 실시예들에서, 회로 영역(410)은, 도 2b에 관하여 설명된 바와 같이, 새로운 게이트 패턴 피치에 따라 스케일링-업되며 배선 변경들이 이루어진다. X-축을 따라 스케일링-업된 회로 영역(410b)의 크기는 ΔW 만큼 증가한 X-축을 따르는 회로 영역(410)의 크기에 대응한다. 회로 영역(410)이 스케일링-업될 때, 도 2b에 관하여 설명된 바와 같이, 대응하는 수평 배선은 X-축을 따라 늘어지는 한편, 비아들 및 수직 배선은 X-축을 따라 그리고 스케일링 인자들에 따라 재배열, 예컨대, 스프레드 아웃된다. 예컨대, 도전성 패턴들(407, 408, 409)은 스케일링 인자들에 따라 X-축을 따라 늘어지며, 스케일링-업된 회로 영역(410b)에서 대응하는 도전성 패턴들(407b, 408b, 409b)이 된다. 비아들(417, 418, 419) 및 대응하는 도전성 패턴들(425, 431, 434)은 X-축을 따라 그리고 스케일링 인자들에 따라 재배열, 예컨대, 스프레드 아웃되어, 새로운 위치들에서의 비아들(417b, 418b, 419b) 및 도전성 패턴들(425b, 431b, 434b)이 된다. 도 4의 중간도에서, 도전성 패턴들(425, 431, 434)의 최초 위치들은 점-점 라인들로 도시된다. 스케일링-업 및 배선 변경의 결과로서, 도 4의 중간도에 도시된 바와 같은 중간 레이아웃(440)이 획득된다.
도전성 패턴들(426 내지 430, 432 내지 433, 및 435)은 회로 영역(410)과 연관되지 않으며, 회로 영역(410)의 스케일링-업으로 인해 재배열되지 않는다. 그 결과, 재배열된 도전성 패턴들(425b, 431b, 434b) 및 동일한 위치들에 남아 있는 도전성 패턴들(426 내지 430, 432 내지 433, 및 435)이 하나 이상의 설계 규칙들을 위반할 가능성이 있다. 예컨대, 재배열된 도전성 패턴(425b)과 인접한 도전성 패턴(426) 사이의 금속-금속 간 거리 d1이 설계 규칙에 의해 허용되는 사전 결정된 값(임계 치수)보다 더 작을 가능성이 있다. 적어도 하나의 실시예에서, 이러한 문제는 DRC 검사에 의해 확인 또는 발견된다. 또 다른 예시로, 재배열된 도전성 패턴들(431b, 434b)은 대응하는 오버랩핑 구역들(441, 444)에서 개략적으로 도시된 바와 같이 그에 상응하여 도전성 패턴(432, 435)을 터치한다. 적어도 하나의 실시예에서, 이들 문제들은 단락 회로에 대응하며 LVS 검사에 의해 확인 또는 발견된다. 변경된 레이아웃(440)이 하나 이상의 검증들에 실패한다고 결정하면, 프로세스는 자동적으로 그리고/또는 사용자 입력에 기초하여 정정 및/또는 조정을 위해 APR 툴로 되돌아간다.
도 4의 하단도에 도시된 바와 같이, 하나 이상의 실시예들에서, 재배열된 도전성 패턴들(425b, 431b, 434b) 및 대응하는 재배열된 비아들(417b, 418b, 419b)은 대응하는 도전성 패턴들(425, 431, 434) 및 대응하는 비아들(417, 418, 419)의 최초 위치들로 되돌아간다. 또한, 추가적인 배선 피처, 예컨대, 도전성 패턴(415)이 도전성 패턴(409b)에 추가되거나, 도전성 패턴(409b)이 도전성 패턴(434)과의 전기적 연결을 위해 비아(419) 아래로 통과하도록 X-방향으로 연장된다. 그 결과, 단락 회로 및/또는 금속-금속 간 거리 문제들이 해결되며, 스케일링-업된 회로 영역(410b)을 가진 변경된 레이아웃(450) 및 만족스러운 여러 검증들이 획득된다. 몇몇 실시예들에서, 도전성 패턴들(425b, 431b, 434b) 및 비아들(417b, 418b, 419b)은 수동적으로 되돌아가고/가거나 추가적인 도전성 패턴(415)이 사용자에 의해, 또는 사용자 입력에 기초하여 APR 툴에 의해 추가된다. 몇몇 실시예들에서, 도전성 패턴들(425b, 431b, 434b) 및 비아들(417b, 418b, 419b)은 되돌아가고/가거나 추가적인 도전성 패턴(415)이 APR 툴 및/또는 또 다른 컴퓨터 시스템에 의해, 예컨대, 본 명세서에 설명된 머신 러닝에 의해 자동적으로 추가된다. 다른 방식들이 여러 실시예들의 범위 내에 있다.
도 5는 몇몇 실시예들에 따라, 분리, 스케일링 및 재연결 동작들에서의 IC 레이아웃(500)에 관한 개략도들을 포함한다. 몇몇 실시예들에서, IC 레이아웃(500)은 IC 레이아웃(400)에 대응한다. 도 4에 대응하는 요소들을 갖는 도 5의 요소들은 동일한 참조 번호들로 표시된다. 도 5에서, 상단도는 IC 레이아웃(500)에 포함된 회로 영역(410)을 스케일링하기 이전의 분리 동작에서의 IC 레이아웃(500)을 나타내고, 중간도는 스케일링 및 일부 배선 변경 이후의 회로 영역(410)을 포함한 중간 레이아웃(540)을 나타내며, 하단도는 재연결 동작 이후의 변경된 레이아웃(550)을 나타낸다.
도 5의 상단도에 도시된 바와 같이, IC 레이아웃(500)은 도 4에 관하여 설명된 바와 같은 회로 영역(410)을 포함한다. 도 4의 상단도와 도 5의 상단도 간의 차이는, 도 5에서, 회로 영역(410)의 경계(420)를 가로질러 연장되는 각각의 도전성 패턴을 회로 영역(410)의 내부 부분 및 회로 영역(410) 바깥쪽의 외부 부분으로 분리하기 위해, 예컨대, APR 툴에 의해 분리 동작이 수행된다는 것이다. 예컨대, 도전성 패턴들(425, 431, 434)은 바깥쪽으로부터 회로 영역(410) 안으로 경계(420)의 에지(424)를 가로질러 연장되며, 화살표(504)에 의해 개략적으로 나타낸 바와 같이 에지(424)를 따라 분리된다. 도전성 패턴들(425, 431, 434) 각각은 회로 영역(410)의 내부 부분 및 회로 영역(410) 바깥쪽의 외부 부분으로 나누어진다. 예컨대, 도전성 패턴(425)은 분리 동작에 의해 외부 부분(525o) 및 내부 부분(525i)으로 나누어지고, 도전성 패턴(431)은 외부 부분(531o) 및 내부 부분(531i)으로 나누어지며, 도전성 패턴(434)은 외부 부분(534o) 및 내부 부분(534i)으로 나누어진다.
몇몇 실시예들에서, 분리 동작은 APR 툴에 의해 자동적으로 수행된다. 예컨대, APR 툴은, IC 레이아웃(500)으로부터, 회로 영역(410)의 경계(420) 및 경계(420)의 에지를 가로지르는 도전성 패턴들(425, 431, 434)을 결정한다. APR 툴은 도전성 패턴들(425, 431, 434)을 그들이 가로지르는 에지, 예컨대 에지(424)를 따라 자동적으로 분리시킨다. 도전성 패턴들의 분리된 내부 및 외부 부분들의 추후 재연결을 위해, APR 툴은, 에지(424)의 근처에서, 내부 및 외부 부분들의 대응하는 쌍의 인접한 말단들에 한 쌍의 핀들 또는 앵커들을 할당한다. 예컨대, 내부 부분(525i) 및 외부 부분(525o)의 대응하는 쌍의 인접한 말단들에 한 쌍의 앵커들(A1, A2)이 할당되고, 내부 부분(531i) 및 외부 부분(531o)의 대응하는 쌍의 인접한 말단들에 한 쌍의 앵커들(B1, B2)이 할당되며, 내부 부분(534i) 및 외부 부분(534o)의 대응하는 쌍의 인접한 말단들에 한 쌍의 앵커들(C1, C2)이 할당된다. 몇몇 실시예들에서, 할당된 앵커들(A1, B1, C1)은 대응하는 앵커들(A2, B2, C2)과 동일한 X-축을 따르는 좌표들(이하에서, X-축 좌표들이라 함)을 갖는다. 적어도 하나의 실시예에서, X-축 좌표들은, 도 2a에 관하여 설명된 바와 같이, IC 레이아웃에 관한 좌표계의 원점 또는 참조 포인트에 관하여 결정된다.
도 5의 중간도에 도시된 바와 같이, 회로 영역(410)은 X+ 방향을 따라 스케일링-업되며, 그 결과 스케일링-업된 회로 영역(510b)이 된다. 몇몇 실시예들에서, 도 2b에 관하여 설명된 바와 같이, 회로 영역(410)은 새로운 게이트 패턴 피치에 따라 스케일링-업되며 배선 변경들이 이루어진다. X-축을 따라 스케일링-업된 회로 영역(510b)의 크기는 ΔW 만큼 증가한 X-축을 따르는 회로 영역(410)의 크기에 대응한다. 회로 영역(410)이 스케일링-업될 때, 도 2b에 관하여 설명된 바와 같이, 대응하는 수평 배선은 X-축을 따라 늘어지는 한편, 비아들 및 수직 배선은 X-축을 따라 그리고 스케일링 인자들에 따라 재배열, 예컨대, 스프레드 아웃된다.
도 4에 관한 실시예들에서, 회로 영역(410)이 스케일링-업될 때 도전성 패턴들(425, 431, 434)은 분리되지 않으며 전체로서 재배열된다. 반면에, 도 5에 관한 실시예들에서, 도전성 패턴들(425, 431, 434)은 에지(424)를 따라 분리되며, 이에 따라 회로 영역(410)이 스케일링-업될 때 내부 부분들(525i, 531i, 534i)은 재배열되나 외부 부분들(525o, 531o, 534o)은 변경되지 않은 채로 남는다. 따라서, 도 4의 실시예들에 관하여 논의된 잠재적인 설계 규칙 위반 문제들이 도 5의 실시예들에서 회피 가능하다. 도 5의 중간도에서, 내부 부분들(525i, 531i, 534i)의 최초 위치들이 점-점 라인들로 도시된다. 내부 부분들(525i, 531i, 534i)은 도 4에 관하여 설명된 것과 유사한 방식으로 스케일링 인자에 따라 재배열, 예컨대, 스프레드 아웃되며, 새로운 위치들을 대응하는 재배열된 내부 부분들(525ib, 531ib, 534ib)로 가정한다. 분리, 스케일링-업, 및 배선 변경의 결과로서, 도 5의 중간도에 도시된 바와 같은 중간 레이아웃(540)이 획득된다.
몇몇 실시예들에서, APR 툴은 본 명세서에 설명된 분리 동작에 의해 최초 도전성 패턴으로부터 분리되었던 대응하는 내부 부분 및 외부 부분을 재연결할 필요가 있는지의 여부를 결정한다. 적어도 하나의 실시예에서, APR 툴은 X-축을 따르는 쌍 앵커들의 좌표들에 기초하여 결정을 한다. 일 예시에서, 재배열된 내부 부분(525ib) 및 외부 부분(525o) 상의 그에 상응하는 앵커들(A1, A2)의 X-축 좌표들에 기초하여, 앵커들(A1, A2) 간의 X-축 거리를 결정하는 것이 가능하다. 앵커들(A1, A2) 사이의 X-축 거리가 재배열된 내부 부분(525ib) 및 외부 부분(525o)의 금속 너비와 관련된 사전 결정된 값보다 더 클 경우, APR 툴은 재배열된 내부 부분(525ib) 및 외부 부분(525o)이 적절하게 전기적으로 연결되지 않는다는 점과, 재배열된 내부 부분(525ib)과 외부 부분(525o)을 연결하기 위해 하나 이상의 추가적인 배선 피처들이 추가되어야 한다는 점을 결정한다. 앵커들(B1, B2, 및 C1, C2)의 다른 쌍들에 대하여 유사한 결정들이 이루어진다.
몇몇 실시예들에서, 한 쌍의 대응하는 재배열된 내부 부분 및 외부 부분은 그 부분들이 서로 터치할 경우에도 적절하게 전기적으로 연결되지 않은 것으로 결정된다. 예컨대, 중간 레이아웃(540)에서, 외부 부분(525o)과 재배열된 내부 부분(525ib) 사이의 전기적 연결이 존재하나, 그 수용 가능성이 확인되어야 한다. 도 5의 중간도에서의 확대도(509)는 재배열된 내부 부분(525ib) 및 외부 부분(525o)의 인접한 말단들을 보여준다. 재배열된 내부 부분(525ib) 및 외부 부분(525o) 오버랩핑 너비 Wo로 오버랩된다. 적어도 하나의 실시예에서, 오버랩핑 너비 Wo는 앵커들(A1, A2) 사이의 X-축 거리(도 509에 미도시)와 재배열된 내부 부분(525ib) 및 외부 부분(525o)의 금속 너비에 기초하여 결정 가능하다. 오버랩핑 너비 Wo가 설계 규칙에 의해 정의되는 사전 결정된 최소 금속 너비보다 더 클 경우, 재배열된 내부 부분(525ib)과 외부 부분(525o) 사이의 연결은 DRC 검증에서 수용 가능하다. 이러한 경우에, APR 툴은 재배열된 내부 부분(525ib)과 외부 부분(525o)을 재연결하려고 시도하지 않는다. 그 외에는, 적어도 하나의 추가적인 배선 피처가 설계 규칙을 충족시키도록 추가된다. 예컨대, 오버랩핑 너비 Wo가 DRC 검증에 실패할 경우, APR 툴에 의해 배선 변경이 이루어져서 재배열된 내부 부분(525ib) 및 외부 부분(525o) 중 하나를 다른 하나를 향해 그 위로 연장한다. 그 결과, 오버랩핑 너비 Wo는 재배열된 내부 부분(525ib) 또는 외부 부분(525o)의 금속 너비 보다 더 크게 되며, 설계 규칙이 충족된다. 대안으로 또는 추가적으로, 다른 부분으로부터 X-축을 따라 돌출하는 재배열된 내부 부분(525ib) 및 외부 부분(525o)의 돌출부의 양에 대응하는 Jog 값은 외부 부분(525o)으로부터 재배열된 내부 부분(525ib)으로의 전기적 연결의 수용 가능성을 확인하기 위해 설계 규칙에서 사용 가능하다.
도 5의 하단도에 도시된 바와 같이, 회로 영역(410)의 스케일링-업으로 인해 앞서 분리되고 서로 떨어졌던 대응하는 재배열된 내부 부분 및 외부 부분을 재연결하기 위해 APR 툴에 의해 재연결 동작이 수행된다. 도 5의 예시 구성에서, 재배열된 내부 부분(525ib) 및 외부 부분(525o) 사이의 전기적 연결은 DRC 검증을 충족시키며, 재연결을 위한 추가적인 배선 피처를 필요로 하지 않는다. 그러나, 재배열된 내부 부분(531ib)과 외부 부분(531o)의 쌍, 및 재배열된 내부 부분(534ib)과 외부 부분(534o)의 쌍은 재연결을 위한 추가적인 배선 피처들을 필요로 한다. 예컨대, 재배열된 내부 부분(534ib)과 외부 부분(534o)을 재연결하기 위해, APR 툴은 외부 부분(534o)을 스케일링-업된 회로 영역(510b)으로 연장되고, 연장된 외부 부분(534o) 및 재배열된 내부 부분(534ib) 양자 모두를 오버랩되는 도전성 패턴(546)을 추가하며, 연장된 외부 부분(534o) 및 재배열된 내부 부분(534ib)에 그에 상응하여 도전성 패턴(546)을 전기적으로 커플링하는 비아들(547, 548)을 추가한다. 그 결과, 외부 부분(534o)이 재배열된 내부 부분(534ib)에, 그 후 비아(419b)를 통해 대응하는 도전성 패턴(409b)에 재연결된다. 적어도 하나의 실시예에서, 재배열된 내부 부분(531ib)과 외부 부분(531o)이 유사한 방식으로 재연결되며, 재배열된 내부 부분(531ib)과 외부 부분(531o)을 재연결하기 위한 추가적인 배선 피처들은 간단함을 위해 도 5에서 생략된다. 재연결 동작이 완료되면, 스케일링-업된 회로 영역(510b)을 가진 변경된 레이아웃(550) 및 만족스러운 여러 검증들이 획득된다.
도 6은 몇몇 실시예들에 따라, 고정 구역을 가진 스케일링 동작에서의 IC 레이아웃(600)에 관한 개략도들을 포함한다. 몇몇 실시예들에서, IC 레이아웃(600)은 IC 레이아웃(400)에 대응한다. 도 4에 대응하는 요소들을 가진 도 6의 요소들은 동일한 참조 번호들로 표시된다. 도 6에서, 상단도는 IC 레이아웃(600)에 포함된 회로 영역(410)을 스케일링하기 이전의 고정 구역(603)을 가진 IC 레이아웃(600)을 나타내고, 중간도는 스케일링 및 일부 배선 변경 이후의 회로 영역(410)을 가진 중간 레이아웃(640)을 나타내며, 하단도는 추가 배선 변경 이후의 변경된 레이아웃(650)을 나타낸다.
도 6의 상단도에 도시된 바와 같이, IC 레이아웃(600)은 도 4에 관하여 설명된 바와 같은 회로 영역(410)을 포함한다. 도 4의 상단도와 도 6의 상단도 간의 차이는, 도 6에서, 고정 구역(603)이 회로 영역(410)에 인접하며 바깥쪽으로부터 회로 영역(410) 안으로 연장되는 도전성 패턴들(425, 431, 434)을 포함하는 도전성 패턴들(425 내지 435)을 포함하도록 설정된다는 것이다. 몇몇 실시예들에서, 고정 구역은 사용자에 의해 설정된다. 예컨대, 레이아웃 엔지니어는 마커층을 이용하여 고정 구역으로 설정될 구역을 커버한다. 도 6의 예시 구성에서, 고정 구역(603)의 경계는 마커층에 대응한다. 몇몇 실시예들에서, 레이아웃 내의 전력/접지 네트워크 또는 이의 일부분이 하나 이상의 고정 구역으로 설정된다.
몇몇 실시예들에서, 고정 구역은 프로세서, APR 툴, 또는 외부 컴퓨터 시스템에 의해 자동적으로 설정된다. 예컨대, 고정 구역들이 설정되었거나 설정되지 않았을 때 다양한 상황들에서의 과거의 사용자 입력들을 포함하는 교시 데이터로부터 학습하도록 하나 이상의 실시예들에서 머신 러닝이 이용된다. 몇몇 실시예들에서, 머신 러닝의 결과는 머신 러닝된 모델 및/또는 트레이닝된 뉴럴 네트워크를 포함한다. APR 툴 및/또는 외부 컴퓨터 시스템은, 사용자 입력에 추가하여 또는 그 대신에, 하나 이상의 고정 구역들이 설정될 장래의 상황들에서, 결정하기 위해 머신 러닝된 모델 및/또는 트레이닝된 뉴럴 네트워크를 적용하도록 구성된다. 하나 이상의 고정 구역들을 설정하는 것에 대한 다른 방식들이 여러 실시예들의 범위 내에 있다.
고정 구역은 스케일링이 형성되지 않을 영역을 APR 툴에 표시한다. 따라서, 회로 영역(410)에 도전성 패턴들(425, 431, 434) 및 대응하는 비아들(417, 418, 419)의 일부분들이 포함되더라도, 도전성 패턴들(425, 431, 434) 및 대응하는 비아들(417, 418, 419)은 회로 영역(410)의 스케일링 동작에 의해 영향을 받지 않는다. 즉, 메모리 디바이스(600)의 고정 구역(603)은 하나 이상의 회로 영역들의 스케일링 동작들에도 불구하고 스케일링되거나 이동되지 않는다.
도 6의 중간도에 도시된 바와 같이, 회로 영역(410)은 X+ 방향을 따라 스케일링-업되며, 그 결과 스케일링-업된 회로 영역(610b)이 된다. 몇몇 실시예들에서, 도 2b에 관하여 설명된 바와 같이, 회로 영역(410)은 새로운 게이트 패턴 피치에 따라 스케일링-업되며 배선 변경들이 이루어진다. X-축을 따라 스케일링-업된 회로 영역(610b)의 크기는 ΔW 만큼 증가한 X-축을 따르는 회로 영역(410)의 크기에 대응한다. 회로 영역(410)이 스케일링-업될 때, 도 2b에 관하여 설명된 바와 같이, 대응하는 수평 배선은 X-축을 따라 늘어지는 한편, 비아들 및 수직 배선은 X-축을 따라 그리고 스케일링 인자들에 따라 재배열, 예컨대, 스프레드 아웃된다. 그러나, 수직 배선 및 비아들, 즉, 도전성 패턴들(425, 431, 434) 및 대응하는 비아들(417, 418, 419)이 고정 구역(603)에 포함되기 때문에, 도전성 패턴들(425, 431, 434) 및 대응하는 비아들(417, 418, 419)은 회로 영역(410)의 스케일링-업에 의해 영향을 받지 않고, 도 4 내지 5에 관하여 설명된 바와 같이 재배열 또는 이동되지 않으며, 도 6의 상단도에서와 같이 동일한 위치들에 남아 있다. 고정 구역(603)의 설정 및 회로 영역(410)의 스케일링-업의 결과로서, 도 6의 중간도에 도시된 바와 같은 중간 레이아웃(640)이 획득된다.
중간 레이아웃(640)은 사용자에 의해 검토되고/되거나 DRC 및 LVS 검증들과 같은 여러 검증들을 거치게 된다. 도 6의 예시 구성에서, DRC 검증은 도전성 패턴들(407b)의 에지(617)와 도전성 패턴(425)의 인접한 에지(618) 사이의 거리 d2가 설계 규칙에 의해 허용되는 최소 거리보다 더 작다는 점을 인식한다. 유사한 DRC 위반이 도전성 패턴들(409b)의 에지(619)와 도전성 패턴(434)의 인접한 에지(620) 사이에 존재한다. 최초 회로 영역(410)에서와 같이 서로 전기적으로 연결된 것으로 여겨지는 도전성 패턴들(409b)과 도전성 패턴(434) 사이에 개방 회로가 있다. 이러한 문제는 LVS 위반이다.
도 6의 하단도에 도시된 바와 같이, 중간 레이아웃(640)에서 발견된 DRC 및/또는 LVS 위반들을 해결하기 위해 APR 툴에 의해 재연결 동작을 포함하는 배선 변경이 수행된다. 예컨대, 너무 작은 거리 d2와 관련된 DRC 위반을 해결하기 위해, 추가적인 배선 패처, 즉, 수평 배선(627)이 도전성 패턴들(407b)의 에지(617)에 추가되어 도전성 패턴들(407b)을 X-방향으로 연장한다. 에지(619)에서의 개방 회로와 관련된 DRC 및 LVS 위반들을 해결하기 위해, 추가적인 배선 패처, 즉, 수평 배선(629)이 도전성 패턴들(409b)의 에지(619)에 추가되어 도전성 패턴들(409b)을 X-방향으로 연장함으로써, 관련된 LVS 요건을 충족하도록 도전성 패턴(434)과의 전기적 연결을 위해 비아(419) 아래로 통과시키며, 관련된 DRC 규칙을 충족하도록 도전성 패턴(434)의 맞은편 에지(621) 너머로 충분한 거리만큼 또한 돌출시킨다. 재연결 동작을 포함한 배선 변경이 완료되면, 스케일링-업된 회로 영역(610b)을 가진 변경된 레이아웃(650) 및 만족스러운 여러 검증들이 획득된다.
도 7은 몇몇 실시예들에 따른, 하나 이상의 고정 피처들을 가진 분리 동작에서의 IC 레이아웃(700)의 회로 영역들에 관한 개략도이다.
도 7의 예시 구성에서, IC 레이아웃(700)은 IC 레이아웃(200)의 회로 영역들(201, 202, 203, 204)에 대응하는 회로 영역들(701, 702, 703, 704)을 포함한다. IC 레이아웃(700)은 회로 영역들의 대응하는 경계들(넘버링되지 않음)을 가로질러 회로 영역들(701, 702, 703, 704) 안으로 그리고 밖으로 연장되는 여러 도전성 패턴들을 또한 포함한다. 도 5에 관하여 설명된 바와 같이, 회로 영역들이 스케일링되기 이전에 회로 영역들의 경계들을 따라 분리 동작들이 수행된다. 예컨대, 화살표(713)에 의해 개략적으로 나타낸 바와 같이, 회로 영역(701) 안으로 연장되는 도전성 패턴들(711, 712)을 분리하기 위해 분리 동작이 수행된다. 화살표(713)에 의해 도식적으로 나타낸 바와 같이, 회로 영역(701) 안으로 연장되는 도전성 패턴들(711, 712)을 분리하기 위해 분리 동작이 수행된다. 화살표(723)에 의해 도식적으로 나타낸 바와 같이, 회로 영역(702) 안으로 연장되는 도전성 패턴들(721, 722)을 분리하기 위해 분리 동작이 수행된다. 화살표(733)에 의해 도식적으로 나타낸 바와 같이, 회로 영역(703) 안으로 연장되는 도전성 패턴들(731, 732)을 분리하기 위해 분리 동작이 수행된다. 화살표들(742, 743)에 의해 도식적으로 나타낸 바와 같이, 회로 영역(704) 안으로 연장되는 도전성 패턴들(731, 741)을 분리하기 위해 분리 동작이 수행된다.
IC 레이아웃(700)은 고정 피처들을 또한 포함한다. 몇몇 실시예들에서, 고정 피처는 도 6에 관하여 설명된 바와 같이 고정 구역에 포함되거나 그 외에 고정된 것으로 표시된 임의의 피처이다. 예시적인 고정 피처들은, 그에 제한되지는 않으나, 도전성 패턴들, 비아들, 회로 요소들(디바이스들), 넷들, 셀들 등을 포함한다. 도 7의 예시 구성에서, 고정 피처들은 도전성 패턴들(760) 및 도전성 패턴들을 다른 디바이스들 및/또는 도전성 패턴들에 전기적으로 커플링하는 대응하는 비아들(미도시)을 포함한다. 고정된 도전성 패턴들(760)은 회로 영역들(701, 702, 703)과 같은 하나 이상의 회로 영역들의 경계들을 가로질러 연장한다. 고정된 도전성 패턴들(760)은 회로 영역들(701, 702, 703)에서의 여러 스케일링 동작들에 의해 영향을 받지 않으며, 회로 영역들의 경계들을 따르는 분리 동작들에 의해 또한 영향을 받지 않는다. 예컨대, 고정된 도전성 패턴들(760)이 회로 영역들(701, 702, 703)의 경계들을 가로질러 연장되더라도, 고정된 도전성 패턴들(760)은 화살표들(713, 723, 733)에 의해 도식적으로 나타낸 여러 분리 동작들에 의해 분리되지 않는다. 즉, 분리 동작들은 고정 피처들을 분리하지 않으면서 회로 영역들의 경계들을 따라 수행된다.
고정 피처들을 분리하지 않으면서 분리 동작들을 수행한 이후에, 예컨대, 도 2b 내지 2C에 관하여 설명된 바와 같이, 회로 영역들(701, 702)을 스케일링 업하고 회로 영역들(703, 704)을 스케일링 다운하기 위해 여러 스케일링 동작들이 수행된다. 스케일링 동작들의 결과로서, 고정된 도전성 패턴들(760)을 제외한 회로 영역들(701 내지 704) 내의 여러 도전성 패턴들 및 비아들이 재배열 및/또는 크기 조정된다. 후속하여, 도 5 내지 도 6에 관하여 설명된 바와 같이, 고정 피처와 스케일링된 회로 영역에서의 대응하는 피처 사이 및/또는 최초 도전성 패턴의 분리된 부분들 사이의 전기적 연결들을 복구하기 위해 재연결 동작들을 포함하는 여러 배선 변경들이 수행된다. 그 결과, 여러 설계 규칙들 및 요건들을 충족시키면서, 최적의 수율 및/또는 성능을 위해 각각이 개별적으로 스케일링되는 회로 영역들을 포함한 변경된 레이아웃을 획득하는 것이 가능하다.
몇몇 실시예들에서, 레이아웃은 레이아웃의 하나 이상의 영역들을 스케일링 업(또는 확대) 또는 스케일링 다운(또는 축소)함으로써 변경된다. 특성들 PUSH 및/또는 FIXED가, 예컨대, APR 툴에 의해 그리고/또는 APR 툴로 할당되어 그에 상응하여 푸시된 구역 및/또는 고정 구역을 설정한다. 스케일링될 영역을 오버랩핑되는 고정 구역은 그 영역이 스케일링될 때 스케일링되거나 이동되지 않을 것이다. 스케일링될 영역과 연관되나 그 바깥쪽에 있는 푸시된 구역은 스케일링 동작에 대응하는 거리만큼 그리고/또는 그에 대응하는 방향으로 푸시되거나 이동될 것이다. 국부적 스케일링을 달성하기 위한 다양한 방식들을 제공하기 위해 스케일링 이전 및 이후에, 예컨대, APR 툴에 의해, 명령들 CHOP 및 RE-CONNECT이 그에 상응하여 수행된다. 하나 이상의 실시예들에서, 특성 PUSH의 예시들은 도 3a 및 3b에 관하여 설명되고, 특성 FIXED의 예시들은 도 6 및 7에 관하여 설명되고, 명령 CHOP(즉, 분리)의 예시들은 도 5 및 7에 관하여 설명되며, 명령 RE-CONNECT의 예시들은 도 4, 5 및 6에 관하여 설명된다.
도 8a는 몇몇 실시예들에 따른, 반도체 디바이스 또는 IC를 제조하는 방법(800A)에 관한 순서도이다.
방법(800A)은, 몇몇 실시예들에 따라, 예컨대, EDA 시스템(900)(도 9, 이하에서 논의됨) 및 집적 회로(IC) 제조 시스템(1000)(도 10, 이하에서 논의됨)을 이용하여 구현 가능하다. 방법(800)에 따라 제조될 수 있는 반도체 디바이스의 예시들은 도 2d의 IC(250), 본 명세서에 개시된 다양한 레이아웃들에 대응하는 IC들, 또는 그 밖에 유사한 것을 포함한다.
도 8a에서, 방법(800A)은 동작들(802, 804)을 포함한다. 동작(802)에서, 특히, 본 명세서에 개시된 레이아웃도들 중 하나 이상, 또는 그 밖에 유사한 것을 포함하는 레이아웃도가 생성된다. 동작(802)은, 몇몇 실시예들에 따라, 예컨대, EDA 시스템(1000)(도 10, 이하에서 논의됨)을 이용하여 구현 가능하다. 몇몇 실시예들에서, 생성된 레이아웃은, 본 명세서에 설명된 바와 같이, 개별적으로 또는 국부적으로 스케일링된 적어도 하나의 회로 영역을 포함한다. 동작(802)으로부터, 흐름이 동작(804)으로 진행한다.
동작(804)에서, 레이아웃도에 기초하여, 도 10에 관하여 본 명세서에서 이하 설명되는 바와 같이, (A) 하나 이상의 포토리소그래피 노광이 이루어지거나, (B) 하나 이상의 반도체 마스크들이 제조되거나, (C) 반도체 디바이스의 층에 하나 이상의 컴포넌트들이 제조되는 것 중 적어도 하나이다.
도 8b는 몇몇 실시예들에 따른, 레이아웃을 생성하는 방법(800B)에 관한 순서도이다. 보다 상세하게는, 도 8b의 순서도는, 하나 이상의 실시예들에 따른, 도 8a의 동작(802)에서 구현 가능한 절차들의 일 예시를 나타내는 추가적인 동작들을 도시한다. 적어도 하나의 실시예에서, 방법(800B)은 APR 툴에 의해 수행된다. 도 8b에서, 방법(800B)은 동작들(810 내지 824)을 포함하며, 이들 중 동작(818)은 동작들(830 내지 838)을 포함한다.
동작(810)에서, 레이아웃이 예컨대, APR 툴로 로딩된다. 몇몇 실시예들에서, 도 1에 관하여 설명된 바와 같이 레이아웃은 IC 설계 흐름에서 생성된다. 몇몇 실시예들에서, 레이아웃은 비-일시적 컴퓨터-판독 가능 저장 매체로부터 로딩된 기존의 레이아웃이다. 동작(810)으로부터, 흐름이 동작(812)으로 진행한다.
동작(812)에서, 레이아웃 내의 하나 이상의 회로 영역들이 스케일링을 위해 선택된다. 몇몇 실시예들에서, 회로 영역들은 자동적으로 그리고/또는 사용자 입력에 기초하여 선택된다. 적어도 하나의 실시예에서, 사용자가 스케일링될 것으로 선택된 회로 영역(들), 선택된 회로 영역들이 스케일링 업 또는 다운될지의 여부를 빠르게 그리고/또는 쉽게 확인하도록 보조하며, 자동화된 시스템, 예컨대, APR 툴에 의해 프롬프트되고/되거나 요청될 때 적절한 사용자 입력들 및/또는 정정을 제공하기 위해, 선택된 회로 영역들은, 예컨대, 디스플레이 디바이스의 스크린 상에서 하이라이트된다. 레이아웃 내에서 스케일링을 위해 선택된 여러 회로 영역들에 관한 예시들이 도 2 및 7에 관하여 설명된다. 동작(812)으로부터, 흐름이 동작(814)으로 진행한다.
동작(814)에서, 적어도 하나의 고정 구역 및/또는 적어도 하나의 푸시된 구역이 설정된다. 고정 구역 또는 고정 피처는 고정 구역 또는 고정 피처가 스케일링된 회로 영역 내부에 있더라도 스케일링되거나 분리될 것이 아니다. 푸시된 구역은 푸시된 구역이 스케일링된 회로 영역의 외부에 있더라도 스케일링된 회로 영역의 스케일링 인자에 대응하는 거리만큼 푸시되거나 시프트될 것이다. 푸시된 구역들의 예시들은 도 3a 내지 3b에 관하여 설명된다. 고정 구역들 및/또는 고정 피처들의 예시들은 도 6 내지 7에 관하여 설명된다. 적어도 하나의 실시예에서, 고정 구역 및/또는 푸시된 구역은 사용자에 의해 설정된다. 고정 구역 및/또는 푸시된 구역이, 본 명세서에서 설명된 바와 같이, 자동화된 시스템, APR 툴 또는 컴퓨터 시스템에 의해 자동적으로 설정된다는 점이 여러 실시예들의 범위 내에 있다. 적어도 하나의 실시예에서, "푸시된 구역" 및 "고정 구역"은 자동화된 시스템, 예컨대, APR 툴의 후속하는 동작들을 안내하기 위해 사용자에 의해 또는 자동적으로 설정된 특성들 또는 플래그들이다. 적어도 하나의 실시예에서, 푸시된 구역 및/또는 고정 구역은 푸시 또는 고정될 구역들 위에 배열된 하나 이상의 마커층들을 이용하여 설정된다. 몇몇 실시예들에서, 동작(814)은 생략된다. 동작(814)으로부터, 흐름이 동작(816)으로 진행한다.
동작(816)에서, 선택된 회로 영역의 경계를 가로질러 연장되는 하나 이상의 도전성 패턴들은, 경계를 가로지르는 연관된 고정 구역 및/또는 하나 이상의 고정 피처들을 분리시키지 않으면서, 경계를 따라 분리된다. 예시적인 분리 동작들은 도 5, 7에 관하여 설명된다. 몇몇 실시예들에서, 사용자는 선택된 회로 영역에 대하여 분리 동작이 수행될지의 여부를 설정한다. 분리 동작이, 본 명세서에서 설명된 바와 같이, 자동화된 시스템, APR 툴 또는 컴퓨터 시스템에 의해 자동적으로 수행된다는 점이 여러 실시예들의 범위 내에 있다. 몇몇 실시예들에서, 동작(816)은 생략된다. 동작(816)으로부터, 흐름이 동작(818)으로 진행한다.
동작(818)에서, 스케일링된 회로 영역 내부의 연관된 고정 구역 및/또는 하나 이상의 고정 피처들을 스케일링하지 않으면서, 선택된 회로 영역이 스케일링된다. 예시적인 스케일링 동작들은 도 2b 내지 2C, 3 내지 6에 관하여 설명되며, 자동화된 시스템 또는 APR 툴에 의해 자동적으로 수행된다. 고정 구역 또는 고정 피처들을 스케일링하지 않는 예시적인 스케일링 동작은 도 6에 관하여 설명된다. 동작(818)은 본 명세서에서 더 상세하게 설명된다. 동작(818)으로부터, 흐름이 동작(820)으로 진행한다.
동작(820)에서는, 푸시된 구역이 동작(814)에서 설정될 때, 스케일링 동작은 스케일링-업 동작이고, 푸시된 구역은 스케일링 방향을 따라 스케일링된 회로 영역을 오버랩되며, APR 툴은, 스케일링 인자에 대응하는 거리, 예컨대, ΔW 만큼 스케일링 방향을 따라 푸시된 구역을 푸시 또는 시프트한다. 몇몇 실시예들에서, 푸시된 구역은 여러 스케일링된 회로 영역들의 크기 증가들의 합에 대응하는 누적 거리만큼 푸시된다. 예시적인 푸싱 동작들은 도 3a 내지 3b에 관하여 설명된다. 몇몇 실시예들에서, 예컨대, 푸시된 구역이 동작(814)에서 설정되지 않을 때, 동작(820)은 생략된다. 동작(820)으로부터, 흐름이 동작(822)으로 진행한다.
동작(822)에서는, 동작(816)에서 앞서 분리되었던 도전성 패턴들을 재연결하고/하거나, 고정 피처를 스케일링된 회로 영역 내의 대응하는 피처와 재연결하고/하거나, 최초에 서로 전기적으로 커플링되었으나 스케일링 동작으로 인해 분리된 피처들을 재연결하기 위해 APR 툴에 의해 재연결 동작이 수행된다. 몇몇 실시예들에서, 재연결 동작은 DRC 및/또는 LVS 검증으로부터 돌아온 검증 결과에 응답하여 수행된다. 적어도 하나의 실시예에서, 재연결 동작은 기존의 배선 비처를 조정하는 것 및/또는 적어도 하나의 추가적인 배선 피처를 추가하는 것을 포함한다. 예시적인 재연결 동작들은 도 4 내지 6에 관하여 설명된다. 동작(822)으로부터 획득된 변경된 레이아웃은 도 1에 관하여 설명된 바와 같이 하나 이상의 검증들에 들어가며, 검증들이 충족될 때 제조를 위해 사인오프된다.
동작(818)에서의 스케일링 동작은 동작들(830 내지 838)을 포함한다. 예시적인 스케일링 동작들은 도 2b 내지 2C, 4 내지 6에 관하여 설명된다.
동작(830)에서, 레이아웃의 현재 게이트 패턴 피치 CPP와 상이한 새로운 게이트 패턴 피치 CPP가 수신된다. 몇몇 실시예들에서, 새로운 CPP는 사용자 입력이다. 적어도 하나의 실시예에서, 새로운 CPP는 자동적으로 생성 또는 결정된다. 동작(830)으로부터, 흐름이 동작(832)으로 진행한다.
동작(832)에서, APR 툴은 새로운 CPP에 따라 디바이스들의 재-배치를 수행한다.
동작(834)에서, 스케일링 인자가 결정된다. 몇몇 실시예들에서, 스케일링 인자는 현재의 CPP에 대한 새로운 CPP의 비이다. 스케일링 인자에 기초하여, 스케일링된 회로 영역의 크기에 있어서의 변경을 결정하는 것이 가능하다. 적어도 하나의 실시예에서, 스케일링 동작이 스케일링-업 동작일 경우, 동작(820)에 관하여 설명된 바와 같이, 스케일링된 회로 영역의 크기 증가 ΔW는 스케일링 방향을 따라 푸시된 영역을 더 푸시하기 위한 거리로 이용된다. 동작(834)으로부터, 흐름이 동작(836)으로 진행한다.
동작(836)에서, 스케일링 인자에 기초하여, APR 툴은 스케일링 방향을 가로지르는 방향으로 비아 위치들 및 도전성 패턴들을 재배열한다. 예컨대, 스케일링 방향이 X-축을 따르는 경우, 비아 위치들 및 수직 배선(Y-축을 따라 길어진 도전성 패턴들)은 X-축을 따라 재배열된다. 비아들 및 수직 배선에 관한 예시적인 재배열들이 도 2b 내지 2C, 4 내지 6에 관하여 설명된다. 동작(836)으로부터, 흐름이 동작(838)으로 진행한다.
동작(838)에서, 스케일링 인자에 기초하여, APR 툴은 스케일링 방향을 따라 길어진 도전성 패턴들, 즉, 수평 배선을 크기 조정한다. 크기 조정의 예시들은 도 2b 내지 2C에 관하여 설명된다. 동작(838)으로부터, 흐름이 동작(818)으로 되돌아가거나, 동작(820)으로 진행한다. 몇몇 실시예들에서, 본 명세서에 설명된 하나 이상의 이점들은 방법(800B)로부터 획득되는 변경된 레이아웃에 의해 또는 대응하는 제조된 IC에 의해 달성 가능하다.
설명된 방법들은 예시적인 동작들을 포함하나, 이들이 반드시 제시된 순서로 수행되어야 하는 것은 아니다. 본 발명의 실시예들의 취지 및 범위에 따라, 동작들이 적절하게 추가, 대체, 순서 변경, 및/또는 제거될 수 있다. 상이한 피처들 및/또는 상이한 실시예들을 결합한 실시예들은 본 발명의 범위 내에 있으며 당해 기술 분야의 통상의 기술자가 본 개시를 검토한 이후에 명백해질 것이다.
몇몇 실시예들에서, 본 명세서에서 논의된 적어도 하나의 방법(들)은 전체로든 부분으로든 적어도 하나의 EDA 시스템에 의해 수행된다. 몇몇 실시예들에서, EDA 시스템은 이하에서 논의되는 IC 제조 시스템의 설계 하우스의 일부로서 사용 가능하다.
도 9는 몇몇 실시예들에 따른 전자 설계 자동화(EDA; electronic design automation) 시스템(900)에 관한 블럭도이다.
몇몇 실시예들에서, EDA 시스템(900)은 자동 배치 및 배선(APR; automatic placement and routing) 시스템을 포함한다. 하나 이상의 실시예들에 따라, 레이아웃도들을 설계하는 것에 관하여 본 명세서에 설명된 방법들은 와이어 배선 방식들을 나타내며, 몇몇 실시예들에 따라, 예컨대, EDA 시스템(900)을 이용하여 구현 가능하다.
몇몇 실시예들에서, EDA 시스템(900)은 하드웨어 프로세서(902) 및 비-일시적 컴퓨터-판독 가능 저장 매체(904)를 포함하는 범용 컴퓨팅 디바이스이다. 저장 매체(904)는, 특히, 컴퓨터 프로그램 코드(906), 즉, 실행 가능한 명령들의 세트로 인코딩된 것, 즉, 이를 저장한 것이다. 하드웨어 프로세서(902)에 의한 명령들(906)의 실행은 하나 이상의 실시예들에 따른 본 명세서에 설명된 방법들의 일부 또는 전부(이하에서, 알려진 프로세스들 및/또는 방법들이라 함)를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(902)는 버스(908)를 통해 컴퓨터-판독 가능 저장 매체(904)에 전기적으로 커플링된다. 프로세서(902)는 버스(908)에 의해 I/O 인터페이스(910)에 또한 전기적으로 커플링된다. 네트워크 인터페이스(912)는 버스(908)를 통해 프로세서(902)에 또한 전기적으로 연결된다. 네트워크 인터페이스(912)는, 프로세서(902) 및 컴퓨터-판독 가능 저장 매체(904)가 네트워크(914)를 통해 외부 요소들을 연결할 수 있도록, 네트워크(914)에 연결된다. 시스템(900)이 알려진 프로세스들 및/또는 방법들의 일부 또는 전부를 수행하는 데에 이용 가능하도록 하기 위해, 프로세서(902)는 컴퓨터-판독 가능 저장 매체(904)에 인코딩된 컴퓨터 프로그램 코드(906)를 실행하도록 구성된다. 하나 이상의 실시예들에서, 프로세서(902)는 중앙 프로세싱 유닛(CPU), 멀티-프로세서, 분산 프로세싱 시스템, 주문형 집적 회로(ASIC), 및/또는 적절한 프로세싱 유닛이다.
하나 이상의 실시예들에서, 컴퓨터-판독 가능 저장 매체(904)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예컨대, 컴퓨터-판독 가능 저장 매체(904)는 반도체 또는 고상(solid-state) 메모리, 자기 테이프, 리무버블 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독-전용 메모리(ROM), 강성(rigid) 자기 디스크, 및/또는 광 디스크를 포함한다. 광 디스크를 이용하는 하나 이상의 실시예들에서, 컴퓨터-판독 가능 저장 매체(904)는 컴팩트 디스크-판독 전용 메모리(CD-ROM), 컴팩트 디스크-판독/기록(CD-R/W), 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
하나 이상의 실시예들에서, 저장 매체(904)는 시스템(900)(그러한 실행이 (적어도 부분적으로) EDA 툴을 나타내는 것임)이 알려진 프로세스들 및/또는 방법들의 일부 또는 전부를 수행하는 데에 이용 가능하게끔 하도록 구성된 컴퓨터 프로그램 코드(906)를 저장한다. 하나 이상의 실시예들에서, 저장 매체(904)는 알려진 프로세스들 및/또는 방법들의 일부 또는 전부를 수행하는 것을 가능하게 하는 정보를 또한 저장한다. 하나 이상의 실시예들에서, 저장 매체(904)는 본 명세서에 설명된 바와 같이 표준 셀들을 포함하는 표준 셀들의 라이브러리(907)를 저장한다. 하나 이상의 실시예들에서, 저장 매체(904)는 본 명세서에 개시된 하나 이상의 레이아웃들에 대응하는 하나 이상의 레이아웃 도들(909)을 저장한다.
EDA 시스템(900)은 I/O 인터페이스(910)를 포함한다. I/O 인터페이스(910)는 외부 회로에 커플링된다. 하나 이상의 실시예들에서, I/O 인터페이스(910)는 프로세서(902)에 정보 및 명령들을 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키들을 포함한다.
EDA 시스템(900)은 프로세서(902)에 커플링된 네트워크 인터페이스(912)를 또한 포함한다. 네트워크 인터페이스(912)는 시스템(900)으로 하여금 하나 이상의 다른 컴퓨터 시스템들이 연결되어 있는 네트워크(914)와 통신할 수 있도록 한다. 네트워크 인터페이스(912)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB, 또는 IEEE-2164와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예들에서, 알려진 프로세스들 및/또는 방법들의 일부 또는 전부가 둘 이상의 시스템들(900)에서 구현된다.
시스템(900)은 I/O 인터페이스(910)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(910)를 통해 수신된 정보는 프로세서(902)에 의한 프로세싱을 위한 지시, 데이터, 설계 규칙, 표준 셀들의 라이브러리, 및/또는 다른 파라미터들을 포함한다. 정보는 버스(908)를 통해 프로세서(902)에 전달된다. EDA 시스템(900)은 I/O 인터페이스(910)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(942)로서 컴퓨터 판독 가능 매체(904)에 저장된다.
몇몇 실시예들에서, 알려진 프로세스들 및/또는 방법들의 일부 또는 전부는 프로세서에 의한 실행을 위해 독립형 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, 알려진 프로세스들 및/또는 방법들의 일부 또는 전부는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, 알려진 프로세스들 및/또는 방법들의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그-인으로서 구현된다. 몇몇 실시예들에서, 알려진 프로세스들 및/또는 방법들 중 적어도 하나는 EDA 툴의 일부분인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, 알려진 프로세스들 및/또는 방법들의 일부 또는 전부는 EDA 시스템(900)에 의해 이용되는 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, 표준 셀들을 포함하는 레이아웃도는 CADENCE DESIGN SYSTEMS, Inc.으로부터 이용 가능한 VIRTUOSO®과 같은 툴 또는 다른 적절한 레이아웃 생성 툴을 이용하여 생성된다.
몇몇 실시예들에서, 프로세스들은 비-일시적 컴퓨터 판독 가능 기록 매체에 저장된 프로그램의 기능들로서 실현된다. 비-일시적 컴퓨터 판독 가능 기록 매체의 예시들은, 그에 제한되지는 않으나, 외부/리무버블 및/또는 내부/빌트-인 저장 또는 메모리 유닛, 예컨대, DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리 중 하나 이상을 포함한다.
도 10은 몇몇 실시예들에 따른 집적 회로(IC) 제조 시스템(1000), 및 그와 연관된 IC 제조 흐름에 관한 블럭도이다. 몇몇 실시예들에서, 레이아웃도에 기초하여, (A) 하나 이상의 반도체 마스크들 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나가 제조 시스템(1000)을 이용하여 제조된다.
도 10에서, IC 제조 시스템(1000)은, IC(1060) 제조와 관련된 설계, 개발, 및 제조 사이클들 및/또는 서비스들에 있어서 서로 상호 작용하는 설계 하우스(1020), 마스크 하우스(1030), 및 IC 제조자/제작자(팹(fab))(1050)와 같은 엔티티들을 포함한다. 시스템(1000)의 엔티티들은 통신 네트워크에 의해 연결된다. 몇몇 실시예들에서, 통신 네트워크는 단일 네트워크이다. 몇몇 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 여러 가지의 각각 다른 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 다른 엔티티들 중 하나 이상과 상호 작용하며, 다른 엔티티들 중 하나 이상에 서비스들을 공급하고/하거나 그로부터 서비스들을 수신한다. 몇몇 실시예들에서, 설계 하우스(1020), 마스크 하우스(1030), 및 IC 팹(fab)(1050) 중 둘 이상은 공통 설비 내에 공존하며 공통 자원들을 이용한다.
설계 하우스(또는 설계 팀)(1020)는 IC 설계 레이아웃도(1022)를 생성한다. IC 설계 레이아웃도(1022)는 IC(1060)를 위해 설계된 다양한 기하학적 패턴들을 포함한다. 기하학적 패턴들은 제조될 IC(1060)의 여러 컴포넌트들을 이루는 금속, 산화물, 또는 반도체 층들의 패턴들에 대응한다. 여러 층들은 결합하여 여러 IC 피처들을 형성한다. 예컨대, IC 설계 레이아웃도(1022)의 일부분은 반도체 기판(예컨대, 실리콘 웨이퍼) 및 반도체 기판 상에 배치된 여러 재료층들에 형성될, 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호 연결의 금속 라인들 또는 비아들, 및 본딩 패드들을 위한 개구들과 같은 여러 IC 피처들을 포함한다. 설계 하우스(1020)는 IC 설계 레이아웃도(1022)를 형성하기 위해 적절한 설계 절차를 구현한다. 설계 절차는 논리 설계, 물리적 설계 또는 배치 및 배선 중 하나 이상을 포함한다. IC 설계 레이아웃도(1022)는 기하학적 패턴들에 관한 정보를 가진 하나 이상의 데이터 파일들로 제시된다. 예컨대, IC 설계 레이아웃도(1022)는 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1030)는 데이터 준비(1032) 및 마스크 제조(1044)를 포함한다. 마스크 하우스(1030)는 IC 설계 레이아웃도(1022)에 따라 IC(1060)의 여러 층들을 제조하는 데에 이용될 하나 이상의 마스크들(1045)을 제조하기 위해 IC 설계 레이아웃도(1022)를 이용한다. 마스크 하우스(1030)는 마스크 데이터 준비(1032)를 수행하며, 여기에서 IC 설계 레이아웃도(1022)가 대표 데이터 파일(RDF; representative data file)로 전환된다. 마스크 데이터 준비(1032)는 마스크 제조(1044)에 RDF를 제공한다. 마스크 제조(1044)는 마스크 기록자(writer)를 포함한다. 마스크 기록자는 RDF를 마스크(레티클)(1045) 또는 반도체 웨이퍼(1053)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃도(1022)는 마스크 기록자의 특정한 특성들 및/또는 IC 팹(1050)의 요건들을 따르기 위해 마스크 데이터 준비(1032)에 의해 조작된다. 도 10에서, 마스크 데이터 준비(1032) 및 마스크 제조(1044)는 분리된 요소들로 도시된다. 몇몇 실시예들에서, 마스크 데이터 준비(1032) 및 마스크 제조(1044)는 일괄하여 마스크 데이터 준비로 지칭될 수 있다.
몇몇 실시예들에서, 마스크 데이터 준비(1032)는, 회절, 간섭, 다른 프로세스 효과들 등에서 발생할 수 있는 것들과 같은 이미지 에러들을 보상하기 위해 리소그래피 향상 기술들을 이용하는 광학 근접 보정(OPC; optical proximiy correction)을 포함한다. OPC는 IC 설계 레이아웃도(1022)를 조정한다. 몇몇 실시예들에서, 마스크 데이터 준비(1032)는, 축을 벗어난(off-axis) 조명, 서브-레졸루션 보조 피처들, 위상-변이 마스크들, 다른 적절한 기술들, 및 그 밖에 유사한 것, 또는 이들의 조합과 같은 추가의 레졸루션 향상 기술들(RET; resolution enhancement techniques)을 포함한다. 몇몇 실시예들에서, OPC를 역 이미징 문제로서 다루는 역 리소그래피 기술(ILT; inverse lithography technology)이 또한 이용된다.
몇몇 실시예들에서, 마스크 데이터 준비(1032)는, 반도체 제조 프로세스들 등에서의 가변성을 설명하도록, 충분한 마진들을 보장하기 위해 일정한 지오메트리 및/또는 연결 제한들을 포함하는 마스크 생성 규칙들의 세트를 이용하여 OPC에서의 프로세스들을 겪은 IC 설계 레이아웃도(1022)를 검사하는 마스크 규칙 검사기(MRC; mask rule checker)를 포함한다. 몇몇 실시예들에서, MRC는, 마스크 제조(1044) 중의 포토리소그래피 구현 효과들을 보상하도록 IC 설계 레이아웃도(1022)를 변경하며, 이는 마스크 생성 규칙들을 충족시키기 위해 OPC에 의해 수행된 변경들의 일부를 원상태로 돌릴 수 있다.
몇몇 실시예들에서, 마스크 데이터 준비(1032)는 IC(1060)를 제조하기 위해 IC 팹(1050)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 프로세스 검사(LPC; lithography process checking)를 포함한다. LPC는 IC(1060)와 같은 시뮬레이션된 제조된 디바이스를 생성하기 위해 IC 설계 레이아웃도(1022)에 기초하여 이 프로세싱을 시뮬레이션한다. LPC 시뮬레이션에서의 프로세싱 파라미터들은 IC 제조 사이클의 여러 프로세스들과 연관된 파라미터들, IC를 제조하는 데에 이용되는 툴들과 연관된 파라미터들, 및/또는 제조 프로세스의 다른 양상들을 포함할 수 있다. LPC는 에어리얼(aerial) 이미지 콘트라스트, 초점 심도(DOF; depth of focus), 마스크 에러 개선 요인(MEEF; mask error enhancement factor), 다른 적절한 요인들, 및 그 밖에 유사한 것, 또는 이들의 조합과 같은 다양한 요인들을 고려한다. 몇몇 실시예들에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 이후에, 시뮬레이션된 디바이스가 설계 규칙들을 충족시키기 위한 형상에 충분히 가깝지 않을 경우, IC 설계 레이아웃도(1022)를 추가로 개선하기 위해 OPC 및/또는 MRC가 반복된다.
마스크 데이터 준비(1032)에 관한 상술할 내용은 명확성을 위해 간단화되었음이 이해될 것이다. 몇몇 실시예들에서, 마스크 데이터 준비(1032)는 제조 규칙들에 따라 IC 설계 레이아웃도(1022)를 변경하기 위해 논리 동작(LOP; logic operation)과 같은 추가적인 피처들을 포함한다. 추가적으로, 데이터 준비(1032)에 중에 IC 설계 레이아웃도(1022)에 적용되는 프로세스들은 여러 가지의 각각 다른 순서들로 실행될 수 있다.
마스크 데이터 준비(1032) 이후 그리고 마스크 제조(1044) 중에, 변경된 IC 설계 레이아웃도(1022)에 기초하여 마스크(1045) 또는 한 그룹의 마스크들(1045)이 제조된다. 몇몇 실시예들에서, 마스크 제조(1044)는 IC 설계 레이아웃도(1022)에 기초하여 하나 이상의 리소그래피 노광들을 수행하는 것을 포함한다. 몇몇 실시예들에서, 변경된 IC 설계 레이아웃도(1022)에 기초하여 마스크(포토마스크 또는 레티클)(1045) 상에 패턴을 형성하기 위해 전자-빔(e-빔) 또는 다수의 e-빔들의 메커니즘이 이용된다. 마스크(1045)는 다양한 기술들로 형성될 수 있다. 몇몇 실시예들에서, 마스크(1045)는 바이너리(binary) 기술을 이용하여 형성된다. 몇몇 실시예들에서, 마스크 패턴은 불투명 영역들 및 투명 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 민감성 재료층(예컨대, 포토레지스트)을 노광하는 데에 이용되는 자외선(UV) 빔과 같은 방사 빔은 불투명 영역들에 의해 차단되며 투명 영역들을 통과하여 전달된다. 일 예시에서, 마스크(1045)의 바이너리 마스크 버전은 투명 기판(예컨대, 용융 석영) 및 바이너리 마스크의 불투명 영역들에서 코팅된 불투명 재료(예컨대, 크롬)를 포함한다. 또 다른 예시에서, 마스크(1045)는 위상 변이 기술을 이용하여 형성된다. 마스크(1045)의 위상 변이 마스크(PSM) 버전에서, 위상 변이 마스크 상에 형성된 패턴 내의 여러 피처들은 레졸루션 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 여러 예시들에서, 위상 변이 마스크는 감쇠 PSM 또는 교호 PSM일 수 있다. 마스크 제조(1044)에 의해 생성되는 마스크(들)은 여러 프로세스들에서 이용된다. 예컨대, 그러한 마스크(들)은 반도체 웨이퍼(1053) 내에 여러 도핑 영역들을 형성하기 위한 이온 주입 프로세스, 반도체 웨이퍼(1053) 내에 여러 식각 영역들을 형성하기 위한 식각 프로세스, 및/또는 다른 적절한 프로세스들에서 이용된다.
IC 팹(1050)은 여러 가지의 각각 다른 IC 제품들의 제조를 위한 하나 이상의 제조 설비들을 포함하는 IC 제조 비즈니스이다. 몇몇 실시예들에서, IC 팹(1050)은 반도체 파운드리이다. 예컨대, 복수의 IC 제품들의 프런트 엔드 제조(프런트-엔드-오브-라인(FEOL) 제조)를 위한 제조 설비가 있을 수 있는 한편, 제2 제조 설비는 IC 제품들의 상호 연결 및 패키징을 위한 백 엔드 제조(백-엔드-오브-라인(BEOL) 제조)를 제공할 수 있으며, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(1050)은 IC(1060)가 마스크(들), 예컨대, 마스크(1045)에 따라 제조되도록 반도체 웨이퍼(1053) 상에서 여러 제조 동작들을 실행하게끔 구성된 제조 툴들(1052)을 포함한다. 여러 실시예들에서, 제조 툴들(1052)은 웨이퍼 스텝퍼, 이온 주입기, 포토레지스트 코터, 프로세스 챔버, 예컨대, CVD 챔버 또는 LPCVD 퍼니스, CMP 시스템, 플라즈마 식각 시스템, 웨이퍼 클리닝 시스템, 또는 본 명세서에서 논의되는 하나 이상의 적절한 제조 프로세스들을 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(1050)은 IC(1060)를 제조하기 위해 마스크 하우스(1030)에 의해 제조된 마스크(들)(1045)을 이용한다. 따라서, IC 팹(1050)은 IC(1060)를 제조하기 위해 적어도 간접적으로 IC 설계 레이아웃도(1022)를 이용한다. 몇몇 실시예들에서, IC(1060)를 형성하기 위해 마스크(들)을 이용하여 IC 팹(1050)에 의해 반도체 웨이퍼(1053)가 제조된다. 몇몇 실시예들에서, IC 제조는 IC 설계 레이아웃도(1022)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광들을 수행하는 것을 포함한다. 반도체 웨이퍼(1053)는 실리콘 기판 또는 재료층들이 그 위에 형성되어 있는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1053)는 여러 도핑 영역들, 유전체 피처들, 멀티레벨 상호 연결들, 및 그 밖에 유사한 것(후속 제조 단계들에서 형성됨) 중 하나 이상을 더 포함한다.
몇몇 실시예들에서, 집적 회로(IC)에 대한 레이아웃을 변경하는 방법은 레이아웃 내에서 스케일링될 회로 영역을 선택하는 단계, 선택된 회로 영역 내에서 고정 피처를 포함하는 고정 구역을 설정하는 단계, 및 IC에 대한 변경된 레이아웃을 획득하기 위해 고정 피처를 포함하는 고정 구역을 스케일링하지 않으면서 선택된 회로 영역을 스케일링하는 단계를 포함한다.
몇몇 실시예들에서, 집적 회로(IC)에 대한 레이아웃을 변경하기 위한 시스템은 프로세서, 및 프로세서에 연결된 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하며, 여기에서 프로세서는 컴퓨터 판독 가능 저장 매체 상에 저장된 명령들을 실행하도록 구성된다. 프로세서는, 레이아웃 내에서 제1 방향을 따라 스케일링될 회로 영역을 선택하고, 제1 방향을 가로지르는 제2 방향으로 그리고 선택된 회로 영역의 경계를 가로질러 연장되는 제1 도전성 패턴을 선택된 회로 영역 안의 내부 부분 및 선택된 회로 영역 바깥의 외부 부분으로 분리한다. 프로세서는 제1 방향을 따라 선택된 회로 영역을 스케일링하고, 스케일링된 회로 영역 내의 내부 부분 및 외부 부분이 서로 전기적으로 분리된다는 제1 결정, 또는 스케일링된 회로 영역 내의 내부 부분 또는 외부 부분 중 적어도 하나가 검증에 실패한다는 제2 결정 중 적어도 하나에 응답하여, 스케일링된 회로 영역 내의 내부 부분과 외부 부분을 재연결한다.
몇몇 실시예들에서, 컴퓨터 프로그램 제품은 그 안에 명령들을 포함한 비-일시적 컴퓨터-판독 가능 매체를 포함한다. 명령들은, 실행될 때, 프로세서로 하여금, 집적 회로(IC)에 대한 레이아웃 내에서 제1 방향을 따라 스케일링될 회로 영역을 선택하는 것을 수행하도록 한다. 선택된 회로 영역은 제1 방향을 따라 제1 게이트 패턴 피치로 배열된 복수의 게이트 패턴들을 가진 디바이스들, 제1 방향을 따라 연장되는 제1 도전성 패턴들, 제1 방향을 가로지르는 제2 방향을 따라 연장되는 제2 도전성 패턴들, 및 비아들을 포함한다. 프로세서는 변경된 레이아웃을 획득하기 위해 복수의 게이트 패턴들의 게이트 패턴 너비를 변경하지 않으면서 제1 방향을 따라 선택된 회로 영역을 스케일링하는 것을 수행하도록 또한 구성된다. 스케일링은 제1 방향을 따라 제2 게이트 패턴 피치로 배열된 복수의 게이트 패턴들을 가진 디바이스들의 재-배치를 수행하는 것 - 제2 게이트 패턴 피치는 제1 게이트 패턴 피치와 상이함 -, 제1 게이트 패턴 피치에 대한 제2 게이트 패턴 피치의 비율인 스케일링 인자에 기초하여, 제1 방향을 따라 제2 도전성 패턴들 및 비아들 중 하나 이상의 재배열하는 것, 및 스케일링 인자에 기초하여, 제1 방향을 따라 제1 도전성 패턴들 중 하나 이상을 크기 조정하는 것을 포함한다.
상술한 내용은 당해 기술분야의 통상의 기술자가 본 발명의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들에 관한 특징들의 개요를 서술한다. 당해 기술 분야의 통상의 기술자는 여기에 소개된 실시예들과 동일한 목적들을 완수하고/하거나 동일한 이점들을 달성하기 위해 다른 공정들 및 구조들을 설계 또는 변경하는 것에 대한 기초로서 본 발명을 손쉽게 이용할 수 있다는 점을 이해해야 한다. 또한 당해 기술 분야의 통상의 기술자는 그러한 균등 해석이 본 발명의 취지 및 범위로부터 벗어나지 않는다는 점과, 본 발명의 취지 및 범위로부터 벗어나지 않으면서 여기에서 다양한 변경, 대체 및 변형을 만들어낼 수 있다는 점을 인식해야 한다.
[실시예 1]
집적 회로(IC; integrated circuit)에 대한 레이아웃을 변경하는 방법에 있어서,
상기 레이아웃 내에서 스케일링될 회로 영역을 선택하는 단계;
상기 선택된 회로 영역 내에서 고정 피처(feature)를 포함하는 고정 구역을 설정하는 단계; 및
상기 IC에 대한 변경된 레이아웃을 획득하기 위해, 상기 고정 피처를 포함하는 상기 고정 구역을 스케일링하지 않으면서, 상기 선택된 회로 영역을 스케일링하는 단계
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 스케일링하는 단계는, 스케일링 인자에 의해, 상기 선택된 회로 영역 내의 복수의 게이트 패턴들 중에서 인접한 게이트 패턴들 사이의 게이트 패턴 피치를 변경하는 단계를 포함하는 것인, 방법.
[실시예 3]
실시예 1에 있어서,
상기 스케일링하는 단계는, 스케일링 인자에 의해, 상기 선택된 회로 영역 내의 복수의 게이트 패턴들 중에서 인접한 게이트 패턴들 사이의 게이트 패턴 피치를, 상기 복수의 게이트 패턴들의 게이트 패턴 너비를 변경하지 않으면서, 변경하는 단계를 포함하는 것인, 방법.
[실시예 4]
실시예 1에 있어서,
상기 스케일링하는 단계는 제1 방향을 따라 스케일링 인자에 의해 상기 선택된 회로 영역을 스케일링-업하는 단계를 포함하고,
상기 설정하는 단계는 상기 제1 방향을 따라 상기 선택된 회로 영역과 오버랩되는 구역을 푸시된 구역(pushed area)으로서 설정하는 단계를 더 포함하며,
상기 방법은 상기 선택된 회로 영역의 너비 및 상기 스케일링 인자에 대응하는 거리만큼 상기 제1 방향을 따라 상기 푸시된 구역을 푸시하는 단계를 더 포함하는 것인, 방법.
[실시예 5]
실시예 4에 있어서,
상기 선택하는 단계는 상기 레이아웃 내에서 스케일링될 추가 회로 영역을 선택하는 단계를 더 포함하고,
상기 스케일링하는 단계는 상기 제1 방향을 따라 추가 스케일링 인자에 의해 상기 선택된 추가 회로 영역을 스케일링-업하는 단계를 더 포함하고,
상기 푸시된 구역은 상기 제1 방향을 따라 상기 선택된 회로 영역 및 상기 추가 회로 영역 양자 모두와 오버랩되며,
상기 푸시하는 단계는 상기 선택된 추가 회로 영역의 너비 및 상기 추가 스케일링 인자에 대응하는 추가 거리만큼 상기 제1 방향을 따라 상기 푸시된 구역을 더 푸시하는 단계를 포함하는 것인, 방법.
[실시예 6]
실시예 1에 있어서,
상기 고정 피처는 상기 선택된 회로 영역의 경계를 가로질러 연장되는 도전성 패턴을 포함하는 것인, 방법.
[실시예 7]
실시예 1에 있어서,
상기 스케일링하는 단계 이후에,
상기 고정 피처와 상기 스케일링된 회로 영역 내의 대응하는 피처 사이의 전기적 연결을 복구하는 것과,
설계 규칙을 충족시키는 것
중 적어도 하나를 위해 적어도 하나의 라우팅(routing) 피처를 추가 또는 변경하는 단계를 더 포함하는, 방법.
[실시예 8]
실시예 1에 있어서,
상기 선택된 회로 영역은:
제1 방향을 따라 제1 게이트 패턴 피치로 배치된 디바이스들,
상기 제1 방향을 따라 연장되는 제1 도전성 패턴들,
상기 제1 방향을 가로지르는 제2 방향을 따라 연장되는 제2 도전성 패턴들, 및
비아들
을 포함하고,
상기 스케일링하는 단계는:
상기 제1 방향을 따라 상기 제1 게이트 패턴 피치와 상이한 제2 게이트 패턴 피치로 상기 디바이스들의 재-배치를 수행하는 단계,
상기 제1 게이트 패턴 피치에 대한 상기 제2 게이트 패턴 피치의 비율인 스케일링 인자에 기초하여, 상기 제1 방향을 따라 상기 제2 도전성 패턴들 및 상기 비아들 중 하나 이상을 재배열하는 단계, 및
상기 스케일링 인자에 기초하여, 상기 제1 방향을 따라 상기 제1 도전성 패턴들 중 하나 이상을 크기 조정하는 단계
를 포함하는 것인, 방법.
[실시예 9]
실시예 1에 있어서,
상기 스케일링하는 단계는 제1 방향을 따라 상기 선택된 회로 영역을 스케일링하는 단계를 포함하고,
상기 레이아웃은 상기 제1 방향을 가로지르는 제2 방향으로 그리고 상기 선택된 회로 영역의 경계를 가로질러 연장되는 도전성 패턴을 포함하며,
상기 방법은:
상기 스케일링하는 단계 이전에, 상기 도전성 패턴을 상기 선택된 회로 영역 안의 내부 부분 및 상기 선택된 회로 영역 바깥의 외부 부분으로 분리하는 단계, 및
상기 스케일링 단계 이후에, 스케일링된 회로 영역 안의 내부 부분과 상기 외부 부분을 재연결하는 단계를 포함하는 것인, 방법.
[실시예 10]
실시예 9에 있어서,
상기 재연결하는 단계는,
상기 내부 부분과 오버랩되도록 상기 외부 부분을 상기 스케일링된 회로 영역 안으로 연장되는 단계, 또는
적어도 하나의 라우팅 피처를 추가하는 단계
중 적어도 하나의 단계를 포함하는 것인, 방법.
[실시예 11]
집적 회로(IC; integrated circuit)에 대한 레이아웃을 변경하기 위한 시스템에 있어서,
프로세서; 및
상기 프로세서에 연결된 비-일시적 컴퓨터 판독 가능 저장 매체
를 포함하고, 상기 프로세서는 상기 컴퓨터 판독 가능 저장 매체 상에 저장된 명령어들을 실행하도록 구성되고, 상기 명령어들은,
상기 레이아웃 내에서 제1 방향을 따라 스케일링될 회로 영역을 선택하고,
상기 제1 방향을 가로지르는 제2 방향으로 그리고 선택된 회로 영역의 경계를 가로질러 연장되는 제1 도전성 패턴을 상기 선택된 회로 영역 안의 내부 부분 및 상기 선택된 회로 영역 바깥의 외부 부분으로 분리하고,
상기 제1 방향을 따라 상기 선택된 회로 영역을 스케일링하며,
스케일링된 회로 영역 안의 내부 부분 및 외부 부분이 서로 전기적으로 분리된다는 제1 결정과,
스케일링된 회로 영역 안의 내부 부분 및 외부 부분 중 적어도 하나가 검증에 실패한다는 제2 결정
중 적어도 하나에 응답하여, 스케일링된 회로 영역 안의 내부 부분과 외부 부분을 재연결하기 위한 것인, 시스템.
[실시예 12]
실시예 11에 있어서,
적어도 하나의 상기 프로세서는 또한, 상기 컴퓨터 판독 가능 저장 매체 상에 저장된 명령어들을 실행하도록 구성되고, 상기 명령어들은,
설계 규칙 검사, 또는
레이아웃-대-도식(LVS; layout-versus-schematic) 검사
중 적어도 하나를 포함하는 검사를 수행하기 위한 것인, 시스템.
[실시예 13]
실시예 11에 있어서,
적어도 하나의 상기 프로세서는 또한, 상기 컴퓨터 판독 가능 저장 매체 상에 저장된 명령어들을 실행하도록 구성되고, 상기 명령어들은,
사전 결정된 최소 도전성 패턴 너비보다 더 큰 거리에 걸쳐서 상기 스케일링된 회로 영역 안의 내부 부분과 상기 외부 부분이 서로 오버랩된다는 제3 결정에 응답하여, 상기 스케일링된 회로 영역 안의 내부 부분과 상기 외부 부분을 재연결하려고 시도하지 않기 위한 것인, 시스템.
[실시예 14]
실시예 11에 있어서,
적어도 하나의 상기 프로세서는 또한, 상기 컴퓨터 판독 가능 저장 매체 상에 저장된 명령어들을 실행하도록 구성되고, 상기 명령어들은,
상기 스케일링된 회로 영역 안의 내부 부분과 오버랩되도록 상기 외부 부분을 상기 스케일링된 회로 영역 안으로 연장시키는 것, 또는
적어도 하나의 라우팅 피처를 추가하는 것
중 적어도 하나에 의해 상기 스케일링된 회로 영역 안의 내부 부분과 상기 외부 부분을 재연결하기 위한 것인, 시스템.
[실시예 15]
실시예 11에 있어서,
적어도 하나의 상기 프로세서는 또한, 상기 컴퓨터 판독 가능 저장 매체 상에 저장된 명령어들을 실행하도록 구성되고, 상기 명령어들은,
상기 제1 도전성 패턴을 분리하기 이전에, 상기 내부 부분 상의 제1 앵커 및 상기 외부 부분 상의 제2 앵커를 설정하고,
상기 선택된 회로 영역을 스케일링한 이후에, 상기 스케일링된 회로 영역 안의 내부 부분 상의 상기 제1 앵커의 제1 좌표 및 상기 외부 부분 상의 상기 제2 앵커의 제2 좌표에 기초하여, 상기 제1 결정 또는 상기 제2 결정 중 적어도 하나의 결정을 하기 위한 것인, 시스템.
[실시예 16]
실시예 11에 있어서,
적어도 하나의 상기 프로세서는 또한, 상기 컴퓨터 판독 가능 저장 매체 상에 저장된 명령어들을 실행하도록 구성되고, 상기 명령어들은,
상기 레이아웃 내에 고정 구역 - 상기 고정 구역은 상기 선택된 회로 영역의 경계를 가로질러 상기 제2 방향으로 연장되는 제2 도전성 패턴을 포함함 - 을 설정하는 것에 응답하여,
상기 제2 도전성 패턴을 분리하지 않으며,
상기 고정 구역을 스케일링하지 않으면서, 상기 선택된 회로 영역을 스케일링하기 위한 것인, 시스템.
[실시예 17]
실시예 11에 있어서,
적어도 하나의 상기 프로세서는 또한, 상기 컴퓨터 판독 가능 저장 매체 상에 저장된 명령어들을 실행하도록 구성되고, 상기 명령어들은,
상기 레이아웃 내에 푸시된 구역 - 상기 푸시된 구역은 상기 제1 방향을 따라 상기 선택된 회로 영역과 오버랩됨 - 을 설정하는 것에 응답하여,
스케일링 인자에 의해 상기 선택된 회로 영역을 스케일링-업하며,
상기 선택된 회로 영역의 너비 및 상기 스케일링 인자에 대응하는 거리만큼 상기 제1 방향을 따라 상기 푸시된 구역을 푸시하기 위한 것인, 시스템.
[실시예 18]
명령어들이 내부에 포함된 비-일시적 컴퓨터-판독 가능 매체를 포함하는 컴퓨터 프로그램 제품에 있어서,
상기 명령어들은 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
집적 회로(IC; integrated circuit)에 대한 레이아웃 내에서 제1 방향을 따라 스케일링될 회로 영역을 선택하고,
변경된 레이아웃을 획득하기 위해 복수의 게이트 패턴들의 게이트 패턴 너비를 변경하지 않으면서 상기 제1 방향을 따라 상기 선택된 회로 영역을 스케일링하도록
하는 것이고,
상기 선택된 회로 영역은,
상기 제1 방향을 따라 제1 게이트 패턴 피치로 배열된 복수의 게이트 패턴들을 가진 디바이스들,
상기 제1 방향을 따라 연장되는 제1 도전성 패턴들,
상기 제1 방향을 가로지르는 제2 방향을 따라 연장되는 제2 도전성 패턴들, 및
비아들을 포함하는 것이며,
상기 스케일링은,
상기 제1 방향을 따라 상기 제1 게이트 패턴 피치와 상이한 제2 게이트 패턴 피치로 배열된 복수의 게이트 패턴들을 가진 디바이스들의 재-배치를 수행하는 것,
상기 제1 게이트 패턴 피치에 대한 상기 제2 게이트 패턴 피치의 비율인 스케일링 인자에 기초하여, 상기 제1 방향을 따라 상기 제2 도전성 패턴들 및 상기 비아들 중 하나 이상을 재배열하는 것, 및
상기 스케일링 인자에 기초하여, 상기 제1 방향을 따라 상기 제1 도전성 패턴들 중 하나 이상을 크기 조정하는 것
을 포함하는 것인, 컴퓨터 프로그램 제품.
[실시예 19]
실시예 18에 있어서,
상기 제2 도전성 패턴들 중 적어도 하나의 제2 도전성 패턴은 상기 선택된 회로 영역의 경계를 가로질러 상기 제2 방향으로 연장되고,
상기 명령어들은 또한, 상기 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
상기 스케일링 이전에, 상기 적어도 하나의 제2 도전성 패턴을 상기 선택된 회로 영역 안의 내부 부분 및 상기 선택된 회로 영역 바깥의 외부 부분으로 분리하는 것을 수행하며,
상기 스케일링 이후에, 스케일링된 회로 영역 안의 내부 부분과 상기 외부 부분을 재연결하기 위한 라우팅을 수행하도록 하는 것인, 컴퓨터 프로그램 제품.
[실시예 20]
실시예 19에 있어서,
상기 명령어들은 또한, 상기 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
상기 레이아웃 내에 고정 구역 - 상기 고정 구역은 상기 선택된 회로 영역의 경계를 가로질러 상기 제2 방향으로 연장되는 고정된 도전성 패턴을 포함함 - 을 설정하는 것에 응답하여,
상기 고정된 도전성 패턴을 분리하지 않으면서, 상기 적어도 하나의 제2 도전성 패턴을 분리하는 것을 수행하며,
상기 고정 구역을 스케일링하지 않으면서, 상기 선택된 회로 영역을 스케일링하는 것을 수행하도록 하는 것인, 컴퓨터 프로그램 제품.

Claims (10)

  1. 집적 회로(IC; integrated circuit)에 대한 레이아웃을 변경하는 방법에 있어서,
    상기 레이아웃 내에서 스케일링될 회로 영역을 선택하는 단계;
    상기 선택된 회로 영역 내에서 고정 피처(feature)를 포함하는 고정 구역을 설정하는 단계; 및
    상기 IC에 대한 변경된 레이아웃을 획득하기 위해, 상기 고정 피처를 포함하는 상기 고정 구역을 스케일링하지 않으면서, 상기 선택된 회로 영역을 스케일링하는 단계
    를 포함하는, 방법.
  2. 제1 항에 있어서,
    상기 스케일링하는 단계는, 스케일링 인자에 의해, 상기 선택된 회로 영역 내의 복수의 게이트 패턴들 중에서 인접한 게이트 패턴들 사이의 게이트 패턴 피치를 변경하는 단계를 포함하는 것인, 방법.
  3. 제1 항에 있어서,
    상기 스케일링하는 단계는, 스케일링 인자에 의해, 상기 선택된 회로 영역 내의 복수의 게이트 패턴들 중에서 인접한 게이트 패턴들 사이의 게이트 패턴 피치를, 상기 복수의 게이트 패턴들의 게이트 패턴 너비를 변경하지 않으면서, 변경하는 단계를 포함하는 것인, 방법.
  4. 제1 항에 있어서,
    상기 스케일링하는 단계는 제1 방향을 따라 스케일링 인자에 의해 상기 선택된 회로 영역을 스케일링-업하는 단계를 포함하고,
    상기 설정하는 단계는 상기 제1 방향을 따라 상기 선택된 회로 영역과 오버랩되는 구역을 푸시된 구역(pushed area)으로서 설정하는 단계를 더 포함하며,
    상기 방법은 상기 선택된 회로 영역의 너비 및 상기 스케일링 인자에 대응하는 거리만큼 상기 제1 방향을 따라 상기 푸시된 구역을 푸시하는 단계를 더 포함하는 것인, 방법.
  5. 제4 항에 있어서,
    상기 선택하는 단계는 상기 레이아웃 내에서 스케일링될 추가 회로 영역을 선택하는 단계를 더 포함하고,
    상기 스케일링하는 단계는 상기 제1 방향을 따라 추가 스케일링 인자에 의해 상기 선택된 추가 회로 영역을 스케일링-업하는 단계를 더 포함하고,
    상기 푸시된 구역은 상기 제1 방향을 따라 상기 선택된 회로 영역 및 상기 추가 회로 영역 양자 모두와 오버랩되며,
    상기 푸시하는 단계는 상기 선택된 추가 회로 영역의 너비 및 상기 추가 스케일링 인자에 대응하는 추가 거리만큼 상기 제1 방향을 따라 상기 푸시된 구역을 더 푸시하는 단계를 포함하는 것인, 방법.
  6. 제1 항에 있어서,
    상기 스케일링하는 단계 이후에,
    상기 고정 피처와 상기 스케일링된 회로 영역 내의 대응하는 피처 사이의 전기적 연결을 복구하는 것과,
    설계 규칙을 충족시키는 것
    중 적어도 하나를 위해 적어도 하나의 라우팅(routing) 피처를 추가 또는 변경하는 단계를 더 포함하는, 방법.
  7. 제1 항에 있어서,
    상기 선택된 회로 영역은:
    제1 방향을 따라 제1 게이트 패턴 피치로 배치된 디바이스들,
    상기 제1 방향을 따라 연장되는 제1 도전성 패턴들,
    상기 제1 방향을 가로지르는 제2 방향을 따라 연장되는 제2 도전성 패턴들, 및
    비아들
    을 포함하고,
    상기 스케일링하는 단계는:
    상기 제1 방향을 따라 상기 제1 게이트 패턴 피치와 상이한 제2 게이트 패턴 피치로 상기 디바이스들의 재-배치를 수행하는 단계,
    상기 제1 게이트 패턴 피치에 대한 상기 제2 게이트 패턴 피치의 비율인 스케일링 인자에 기초하여, 상기 제1 방향을 따라 상기 제2 도전성 패턴들 및 상기 비아들 중 하나 이상을 재배열하는 단계, 및
    상기 스케일링 인자에 기초하여, 상기 제1 방향을 따라 상기 제1 도전성 패턴들 중 하나 이상을 크기 조정하는 단계
    를 포함하는 것인, 방법.
  8. 제1 항에 있어서,
    상기 스케일링하는 단계는 제1 방향을 따라 상기 선택된 회로 영역을 스케일링하는 단계를 포함하고,
    상기 레이아웃은 상기 제1 방향을 가로지르는 제2 방향으로 그리고 상기 선택된 회로 영역의 경계를 가로질러 연장되는 도전성 패턴을 포함하며,
    상기 방법은:
    상기 스케일링하는 단계 이전에, 상기 도전성 패턴을 상기 선택된 회로 영역 안의 내부 부분 및 상기 선택된 회로 영역 바깥의 외부 부분으로 분리하는 단계, 및
    상기 스케일링 단계 이후에, 스케일링된 회로 영역 안의 내부 부분과 상기 외부 부분을 재연결하는 단계를 포함하는 것인, 방법.
  9. 집적 회로(IC; integrated circuit)에 대한 레이아웃을 변경하기 위한 시스템에 있어서,
    프로세서; 및
    상기 프로세서에 연결된 비-일시적 컴퓨터 판독 가능 저장 매체
    를 포함하고, 상기 프로세서는 상기 컴퓨터 판독 가능 저장 매체 상에 저장된 명령어들을 실행하도록 구성되고, 상기 명령어들은,
    상기 레이아웃 내에서 제1 방향을 따라 스케일링될 회로 영역을 선택하고,
    상기 제1 방향을 가로지르는 제2 방향으로 그리고 선택된 회로 영역의 경계를 가로질러 연장되는 제1 도전성 패턴을 상기 선택된 회로 영역 안의 내부 부분 및 상기 선택된 회로 영역 바깥의 외부 부분으로 분리하고,
    상기 제1 방향을 따라 상기 선택된 회로 영역을 스케일링하며,
    스케일링된 회로 영역 안의 내부 부분 및 외부 부분이 서로 전기적으로 분리된다는 제1 결정과,
    스케일링된 회로 영역 안의 내부 부분 및 외부 부분 중 적어도 하나가 검증에 실패한다는 제2 결정
    중 적어도 하나에 응답하여, 스케일링된 회로 영역 안의 내부 부분과 외부 부분을 재연결하기 위한 것인, 시스템.
  10. 명령어들이 내부에 포함된 비-일시적 컴퓨터-판독 가능 매체에 있어서,
    상기 명령어들은 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
    집적 회로(IC; integrated circuit)에 대한 레이아웃 내에서 제1 방향을 따라 스케일링될 회로 영역을 선택하고,
    변경된 레이아웃을 획득하기 위해 복수의 게이트 패턴들의 게이트 패턴 너비를 변경하지 않으면서 상기 제1 방향을 따라 상기 선택된 회로 영역을 스케일링하도록
    하는 것이고,
    상기 선택된 회로 영역은,
    상기 제1 방향을 따라 제1 게이트 패턴 피치로 배열된 복수의 게이트 패턴들을 가진 디바이스들,
    상기 제1 방향을 따라 연장되는 제1 도전성 패턴들,
    상기 제1 방향을 가로지르는 제2 방향을 따라 연장되는 제2 도전성 패턴들, 및
    비아들을 포함하는 것이며,
    상기 스케일링은,
    상기 제1 방향을 따라 상기 제1 게이트 패턴 피치와 상이한 제2 게이트 패턴 피치로 배열된 복수의 게이트 패턴들을 가진 디바이스들의 재-배치를 수행하는 것,
    상기 제1 게이트 패턴 피치에 대한 상기 제2 게이트 패턴 피치의 비율인 스케일링 인자에 기초하여, 상기 제1 방향을 따라 상기 제2 도전성 패턴들 및 상기 비아들 중 하나 이상을 재배열하는 것, 및
    상기 스케일링 인자에 기초하여, 상기 제1 방향을 따라 상기 제1 도전성 패턴들 중 하나 이상을 크기 조정하는 것
    을 포함하는 것인, 비-일시적 컴퓨터-판독 가능 매체.
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