KR20230106132A - 발광소자 - Google Patents

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KR20230106132A
KR20230106132A KR1020230000739A KR20230000739A KR20230106132A KR 20230106132 A KR20230106132 A KR 20230106132A KR 1020230000739 A KR1020230000739 A KR 1020230000739A KR 20230000739 A KR20230000739 A KR 20230000739A KR 20230106132 A KR20230106132 A KR 20230106132A
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insulating layer
layer
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light emitting
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자오싱 전
멍샹 훙
즈샹 슈
옌량 궈
젠야 훙
융양 전
위링 린
쉐정 야오
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에피스타 코포레이션
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Abstract

본 출원은 제1 부분 및 제1 부분과 연결된 제2 부분을 포함하는 제1형 반도체층; 및 제1 부분에 형성된 활성 영역 및 활성 영역에 형성된 제2형 반도체층을 포함하는 반도체 메사를 포함하는 반도체 적층; 반도체 적층 상에 형성되고, 제1 그룹의 제1 절연층 개구 및 제2 그룹의 제1 절연층 개구를 포함하는 제1 절연층; 제1 절연층 상에 형성되고, 제1 그룹의 제1 절연층 개구부를 통해 제2형 반도체층에 전기적으로 연결되는 반사 도전 구조; 반사 도전 구조 상에 형성되고, 커버부, 제1 그룹의 제2 절연층 개구부를 포함하는 접촉 영역을 구비하고, 커버부는 제1 그룹의 제1 절연층 개구부와 중첩되고, 제1 그룹의 제2 절연층 개구부는 제1 그룹의 제1 절연층 개구부와 어긋나게 설치되는 제2 절연층; 제2 절연층 상에 위치하고, 제2 그룹의 제1 절연층 개구부를 통해 제1형 반도체층에 전기적으로 연결되는 제1 본딩 패드; 및 제2 절연층 상에 위치하고, 제1 그룹의 제1 절연층 개구부를 통해 제2형 반도체층에 전기적으로 연결되는 제2 본딩 패드;를 포함하는 발광소자를 공개한다.

Description

발광소자{LIGHT-EMITTING DEVICE}
본 출원은 발광소자에 관한 것으로, 구체적으로, 휘도를 향상시킨 발광소자에 관한 것이다.
고체 발광소자에서 발광다이오드(LEDs)는 전력 소비가 적고, 열 발생이 낮으며, 수명이 길고, 부피가 작으며, 반응 속도가 빠르고, 안정된 발광 파장과 같은 우수한 광전 특성을 가지므로, 가정용 기기, 지시등 및 광전 제품 등에 널리 사용된다.
종래의 발광다이오드는 기판, n형 반도체층, 활성층 및 기판 상에 형성된 p형 반도체층 및 p형/n형 반도체층 상에 각각 형성된 p-전극, n-전극을 포함한다. 발광다이오드가 전극을 통해 통전되고, 특정 값의 순방향 바이어스가 인가되면, p형 반도체층의 정공 및 n형 반도체층의 전자는 활성 영역 내에서 결합하여 빛을 방출한다. 그러나, 발광다이오드가 서로 다른 광전 제품에 적용됨에 따라, 발광다이오드에 대한 휘도 규격도 향상되는데, 휘도를 어떻게 향상시킬 것인가는 당업자가 연구 개발 목표 중 하나이다.
본 발명은 전술한 상황을 고려하여 이루어진 발명이다.
본 출원은 제1 부분 및 제1 부분에 연결된 제2 부분을 포함하는 제1형 반도체층; 및 제1 부분에 형성된 활성 영역 및 활성 영역에 형성된 제2형 반도체층;을 포함하는 반도체 메사를 포함하는 반도체 적층; 제2형 반도체층 상에 형성되고, 제1 그룹의 제1 절연층 개구 및 제2 그룹의 제1 절연층 개구를 포함하는 제1 절연층; 제1 절연층 상에 형성되고, 제1 그룹의 제1 절연층 개구부를 통해 제2형 반도체층에 전기적으로 연결되는 반사 도전 구조; 반사 도전 구조 상에 형성되고, 커버부, 제1 그룹의 제2 절연층 개구부를 포함하는 접촉 영역을 구비하며, 커버부는 제1 그룹의 제1 절연층 개구부와 중첩되고, 제1 그룹의 제2 절연층 개구부는 제1 그룹의 제1 절연층 개구부와 어긋나는 제2 절연층; 제2 절연층 상에 위치하고, 제2 그룹의 제1 절연층 개구부를 통해 제1형 반도체층에 전기적으로 연결되는 제1 본딩 패드; 및 제2 절연층 상에 위치하고, 제1 그룹의 제1 절연층 개구부를 통해 제2형 반도체층에 전기적으로 연결되는 제2 본딩 패드;를 포함하는 발광소자를 공개한다.
도 1a는 본 출원의 일 실시예에 따른 발광소자(10)를 나타낸 평면도이다.
도 1b는 도 1a의 c로 표시된 부분을 나타낸 부분 확대 평면도이다.
도 2a는 본 출원의 도 1a의 A-A'선에 따른 일 실시예의 발광소자(10)를 나타낸 단면도이다.
도 2b는 본 출원의 도 1a의 B-B'선에 따른 일 실시예의 발광소자(10)를 나타낸 단면도이다.
도 3 내지 도 18b는 본 출원의 일 실시예의 발광소자(10)의 제조 방법의 각 단계를 나타낸 평면도 및 단면도이다.
도 19a 내지 도 19e는 본 출원의 각 실시예의 발광소자(11~15)를 나타낸 평면도이다.
도 20a는 본 출원의 일 실시예의 발광소자(20)를 나타낸 평면도이다.
도 20b는 본 출원의 도 20a의 A-A'선에 따른 일 실시예의 발광소자(20)를 나타낸 단면도이다.
도 21a 및 도 21b는 본 출원의 각 실시예의 발광소자(21, 22)를 나타낸 평면도이다.
도 22는 본 출원의 일 실시예의 발광소자(30)를 나타낸 평면도이다.
도 23a는 본 출원의 도 22의 A-A'선에 따른 일 실시예의 발광소자(30)를 나타낸 단면도이다.
도 23b는 본 출원의 도 22의 B-B'선에 따른 일 실시예의 발광소자(30)를 나타낸 단면도이다.
도 24는 본 출원의 일 실시예의 발광소자(31)를 나타낸 평면도이다.
도 25는 본 출원의 일 실시예의 발광 패키지(1P)를 나타낸 개략도이다.
도 26는 본 출원의 일 실시예의 발광 패키지(2P)를 나타낸 개략도이다.
도 27은 본 출원의 일 실시예의 발광 패키지(3P)를 나타낸 개략도이다.
도 28은 본 출원의 일 실시예의 발광장치(1A)를 나타낸 개략도이다.
도 29는 본 출원의 일 실시예의 발광장치(2A)를 나타낸 개략도이다.
도 30은 본 출원의 일 실시예의 발광장치(3A)를 나타낸 개략도이다.
도 31은 본 출원의 일 실시예의 발광장치(4A)를 나타낸 개략도이다.
이하, 당업자가 본 발명의 정신을 충분히 이해할 수 있도록, 도면을 참고하여 본 발명의 예시적 실시예를 상세히 설명한다. 본 발명은 하기 실시예에 한정되지 않으며, 기타 형태로 실시될 수 있다. 본 명세서에서 사용되는 "제1", "제2", "제3" 등 용어는 소자를 수식하기 위한 것으로, 그 자체는 상기 소자가 임의의 이전 서수를 가짐을 의미하거나 나타내지 않으며, 하나의 소자와 다른 소자의 순서 또는 제조 방법의 순서를 나타내는 것도 아니며, 이러한 서수의 사용은 단지 동일한 명칭을 가진 소자를 명확하게 구분하기 위한 것이다. 또한, 본 명세서의 실시예에 기재된 구성부품의 크기, 재질, 형상, 상대적 구성 등은 단순한 설명일 뿐, 본 발명의 범위는 이에 한정되지 않는다. 각 도면에 나타낸 구성 요소의 크기 또는 위치 관계 등은 명확한 설명을 위해 과장될 수 있다. 또한, 하기 실시예에서 기타 층/구조 또는 단계가 통합될 수 있다. 예를 들면, 「제1층/구조 상에 제2층/구조를 형성한다 」는 설명은 제1층/구조가 제2층/구조에 직접 접촉하는 실시예를 포함하거나, 또는 제1층/구조가 제2층/구조에 간접적으로 접촉하는 실시예(즉 제1층/구조와 제2층/구조 사이에 기타 층/구조가 존재함)를 포함할 수 있다. 또한, 제1층/구조 및 제2층/구조 사이의 공간의 상대적 관계는 장치의 작동 또는 사용에 따라 변할 수 있으며, 제1층/구조 자체는 단일 층 또는 단일 구조에 한정되지 않으며, 제1층은 복수의 서브층을 포함할 수 있고, 제1 구조는 복수의 서브 구조를 포함할 수 있다. 본 명세서에서, 일부 동일한 부호는 동일 또는 유사한 구조, 기능, 원리를 가진 소자를 나타내며, 또한 해당 분야의 통상의 지식을 가진 자라면 본 명세서를 바탕으로 유추할 수 있다. 명세서의 간결함을 위해, 부호가 동일한 소자는 설명을 생략한다.
도 1은 본 출원의 제1 실시예의 발광소자(10)를 나타낸 평면도이다. 도 2a는 본 출원의 도 1a의 A-A'선에 따른 단면도를 나타낸다. 도 2b는 도 1a의 B-B'선에 따른 단면도를 나타낸다. 도 3 내지 도 18b는 본 출원의 일 실시예의 발광소자(10)의 제조 방법의 각 단계를 나타낸 평면도 및 단면도이다. 발광소자(10)의 제조 방법을 상세하게 설명하면 다음과 같다. 먼저, 도 3, 도 4a 및 도 4b를 참고하면, 기판(100) 상에 제1형 반도체층(110n)을 형성하고, 제1형 반도체층(110n) 상에 활성 영역(110a) 및 제2형 반도체층(110p)을 순서대로 형성한다. 도 3은 발광소자(10)의 제조 방법에서 상기 단계를 완성한 후의 평면도이고, 도 4a 및 도 4b는 각각 도 3의 A-A'선 및 B-B'에 따른 단면도를 나타낸다. 기판(100)은 웨이퍼일 수 있고, 그 위에 형성된 제1형 반도체층(110n), 활성 영역(110a) 및 제2형 반도체층(110p)과 반도체 웨이퍼를 구성할 수 있다. 반도체 웨이퍼는 후속 절단 공정 후 복수의 발광소자(10)로 분리되고, 이하의 실시예는 단일 발광소자(10)를 대표적으로 도시 및 설명한다.
기판(100)은 성장 기판일 수 있고, 인화 갈륨 인듐(AlGaInP)을 성장시키기 위한 갈륨 비소(GaAs) 기판 및 인화 갈륨(GaP)기판, 또는 질화 인듐 갈륨(InGaN) 또는 질화 알루미늄 갈륨(AlGaN)을 성장시키기 위한 사파이어(Al2O3) 기판, 질화 갈륨(GaN) 기판, 탄화 규소(SiC) 기판 및 질화 알루미늄(AlN) 기판을 포함한다. 기판(100)은 기판 상부면(100s)을 포함한다. 기판(100)은 패턴화 기판일 수 있다. 즉 기판 상부면(100s) 상에 패턴화 구조(미도시)를 구비한다. 일 실시예에서, 활성 영역(110a)에서 방출된 빛은 기판(100)의 패턴화 구조에 의해 굴절되어, 발광소자의 휘도를 향상시킬 수 있다. 일 실시예에서, 패턴화 구조는 기판(100)과 제1형 반도체층(110n), 활성 영역(110a) 및 제2형 반도체층(110p) 사이의 격자 불일치로 인한 전위를 감소 또는 억제하여, 에피택셜 품질을 향상시킨다.
본 출원의 일 실시예에서, 기판(100) 상에 제1형 반도체층(110n), 활성 영역(110a) 및 제2형 반도체층(110p)을 형성하는 방법은 유기 금속 화학 기상 증착(MOCVD), 분자선 에피택시(MBE), 수소화물 기상 증착(HVPE) 또는 이온 도금(예를 들면 스퍼터링 또는 증착 등)을 포함한다.
일 실시예에서, 기판(100) 상에 제1형 반도체층(110n)을 형성하기 전에, 먼저 완충 구조(미도시)를 형성할 수 있다. 완충 구조는 상술한 격자 불일치를 추가로 감소시키고 전위를 억제하여, 에피택셜 품질을 개선할 수 있다. 완충층의 재료는 GaN, AlGaN 또는 AlN과 같은 상기 반도체 적층의 에피택셜 성장에 적합한 재료를 포함한다. 완충 구조의 형성 방법은 금속 유기 화학 기상 증착(MOCVD), 분자선 에피택시(MBE), 수소화물 기상 증착(HVPE) 또는 이온 도금(예를 들면 스퍼터링 또는 증측 등)을 포함한다. 일 실시예에서, 완충 구조는 복수개의 서브층(미도시)를 포함한다. 서브층은 동일한 재료 또는 상이한 재료를 포함한다. 일 실시예에서, 완충 구조는 2개의 서브층을 포함하고, 제1 서브층의 성장 방식은 스퍼터링이고, 제2 서브층의 성장 방식은 MOCVD이다. 일 실시예에서, 완충층은 또한 제3 서브층을 포함한다. 제3 서브층의 성장 방식은 MOCVD이고, 제2 서브층의 성장 온도는 제3 서브층의 성장 온도보다 높거나 낮다. 일 실시예에서, 제1, 제2 및 제3 서브층은 AlN과 같은 동일한 재료 또는 AN, GaN 또는 AlGaN과 같은 상이한 재료를 포함한다. 본 출원의 일 실시예에서, 제1형 반도체층(110n) 및 제2형 반도체층(110p)은 예를 들면 클래딩층(cladding layer) 또는 제한층(confinement layer)이고, 서로 다른 도전 형태, 전기적 특성, 극성, 또는 전자 또는 정공을 제공하기 위한 도핑 원소를 가진다. 예를 들면, 제1형 반도체층(110n)은 n형 반도체이고, 제2형 반도체층(110p)는 p형 반도체이다. 활성 영역(110a)은 제1형 반도체층(110n)과 제2형 반도체층(110p) 사이에 형성된다. 전자와 정공은 전류 구동에 의해 활성 영역(110a)에서 결합되면서, 전기 에너지를 빛 에너지로 변환하여 발광하도록 한다. 하나 이상의 층 별로 물성 및 화학 구성을 변경함으로써, 발광 소자(10)가 방출하는 빛의 파장을 조정할 수 있다.
제1형 반도체층(110n), 활성 영역(110a) 및 제2형 반도체층(110p)의 재료는 AlxInyGa(1-x-y)N 또는 AlxInyGa(1-x-y)P의 III-V족 반도체 재료를 포함하고, 여기서 0≤x, y≤1이고, (x+y)≤1이다. 활성 영역(110a)의 재료에 따라, 활성 영역(110a)의 재료가 AlInGaP계열인 경우, 파장이 610nm 내지 650nm인 적색광 또는 550nm 내지 570nm인 황색광을 방출할 수 있다. 활성 영역(110a)의 재료가 InGaN계열 재료인 경우, 파장이 400nm 내지 490nm인 남색광 또는 진한 남색광 또는 파장이 490nm 내지 550nm인 녹색광을 방출할 수 있다. 활성 영역(110a)의 재료가 AlGaN계열인 경우, 파장이 400nm 내지 250nm인 UV광을 방출할 수 있다. 활성 영역(110a)은 싱글 헤테로구조(single heterostructure, SH), 더블 헤테로구조(double heterostructure, DH), 더블-사이드 더블 헤테로구조(double-side double heterostructure, DDH), 다중 양자우물구조(multi-quantum well, MQW)일 수 있다. 활성 영역(110a)의 재료는 i형, p형 또는 n형 반도체일 수 있다.
이어서, 노출 영역 형성 단계를 실시하고, 주변 노출 영역(E) 형성 단계를 실시하는 것을 포함한다. 도 3은 발광소자(10)의 제조 방법의 상기 단계를 완성한 후의 평면도이다. 도 4a 및 도 4b는 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도를 나타낸다. 도 3, 도 4a 및 도 4b를 참고하면, 제1형 반도체층(110n)의 두 영역인 제1 부분(P1) 및 제2 부분(P2)을 정의하고, 제2 부분(P2)은 제1 부분(P1)에 연결되고, 제2형 반도체층(110p)의 상부면에서 아래로 제2 부분(P2) 위의 제2형 반도체층(110p) 및 활성 영역(110a)를 제거하거나, 또는 추가적으로 제1형 반도체층(110n)의 일부를 일정 깊이까지 식각하여, 제1형 반도체층(110n)의 상부면을 노출시켜, 주변 노출 영역(E)을 형성한다. 일 실시예에서, 제2 부분(P2)은 제1 부분(P1)을 둘러싼다. 주변 노출 영역(E)에 상대적으로, 제1 부분(P1)의 제거되지 않은 활성 영역(110a) 및 제2 반도체층(110p)은 반도체 메사(110)를 형성한다. 일 실시예에서, 제2 부분(P2) 위의 제2형 반도체층(110p) 및 활성 영역(110a)를 제거하는 방식은 포토 마스크로 제1 부분(P1) 및 제2 부분(P2)을 정의한 다음, 식각 및 현상하는 방식으로 제2 부분(P2) 위의 제2형 반도체층(110p) 및 활성 영역(110a)를 제거하는 것을 포함한다. 본 실시예에서, 주변 노출 영역(E)은 반도체 메사(110)에 의해 커버되지 않고, 제1형 반도체층(110n)의 제2 부분(P2)을 노출시키고, 반도체 메사(110)를 감싸며, 주변 노출 영역(E)은 저부 및 측벽을 포함하고, 저부는 제1형 반도체층(110n)이 노출된 제2 부분(P2)의 상부면으로 구성되며, 측벽은 반도체 메사(110)의 제2 부분(P2)의 상부면과 서로 연결된 측면으로 구성된다. 일 실시예에서, 반도체 메사(110) 주위의 제2 부분(P2)의 제1형 반도체층(110n)은 추가로 제거되어, 기판 상부면(100s)을 노출시켜, 통로 영역을 형성할 수 있다. 통로 영역은 분할되어 복수의 발광유닛(10)을 정의하고, 후속 절단 공정의 예비 분할선이 위치하는 위치로 한다. 일 실시예에서, 도 3에 도시한 바와 같이, 반도체 메사(110)의 테두리는 물결 모양, 톱니 모양, 방형파 모양 또는 기타 비직선 패턴을 이루고, 반도체 메사(110) 테두리의 패턴 설계를 통해 발광소자(10)의 광 추출 효율을 향상시킬 수 있다.
이어서, 도 5, 도 6 및 도 6b를 참고하면, 투명 도전층(130) 형성 단계를 실시한다. 도 5는 발광소자(10)의 제조 방법의 상기 단계를 완성한 후의 평면도이고, 도 6a 및 도 6b는 각각 도 5의 A-A'선 및 B-B'선에 따른 단면도를 나타낸다. 투명 도전층(130)은 제2형 반도체층(110p)의 상부면을 커버하고, 제2형 반도체층(110p)과 전기적으로 접촉된다. 본 실시예에서, 투명 도전층(130)의 가장자리는 인접한 제2형 반도체층(110p)의 가장자리보다 내측으로 수축된다. 투명 도전층(130)은 금속 또는 투명 도전 재료일 수 있고, 금속은 투광성을 가진 얇은 금속층, 예를 들어 금(Au), 알루미늄(Al), 티타늄(Ti), 니켈(Ni), 크롬(Cr) 또는 이들 재료의 합금 또는 적층으로부터 선택될 수 있다. 투명 도전 재료는 활성 영역(110a)에서 방출되는 광선에 대해 투명하며, 그래핀, 산화 인듐 주석(ITO), 산화 알루미늄 아연(AZO), 산화 갈륨 아연(GZO), 산화 아연(ZnO) 또는 산화 인듐 아연(IZO) 등 재료를 포함한다.
투명 도전층(130)을 형성한 후, 도 7, 도 8a 및 도 8b를 참고하면, 제1 절연층(120) 형성 단계를 실시한다. 도 7은 발광소자(10)의 제조 방법의 상기 단계를 완성한 후의 평면도이고, 도 8a 및 도 8b는 각각 도 7의 A-A'선 및 B-B'선에 따른 단면도를 나타낸다. 제1 절연층(120)은 제2형 반도체층(110p) 상에 형성된다. 일 실시예에서, 제1 절연층(120)은 투명 도전층(130)의 상부면에 형성되고, 제2형 반도체층(110p)의 일부, 제1형 반도체층(110n)의 제2 부분(P2)의 측면, 주변 노출 영역(E) 중의 일부 저부 및 측벽, 및 기판(100) 외주의 상부면(100s)으로 연신되어 커버한다. 제1 절연층(120)은 제2 반도체층(110p) 상에 위치한 제1 절연층 개구(120c)를 포함하여, 제2형 반도체층(110p)의 일부 및/또는 투명 도전층(130)을 노출시킨다. 제1 절연층(120)은 활성 영역(110a)에서 방출되는 광선에 대해 투명하고, 그 재료는 비도전성 재료이고, 유기 재료 또는 무기 재료를 포함한다. 여기서, 유기 재료는 Su8, 벤조시클로부텐(BCB), 퍼플루오로 시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 고리형 올레핀 공중합체(COC), 폴리메틸 메타크릴레이트(PMMA), 폴리에틸렌 테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에테르이미드(Polyetherimide), 폴리이미드(Polyimide) 또는 플루오로카본 중합체(Fluorocarbon Polymer)를 포함한다. 무기 재료는 예를 들어 실리콘(Silicone) 또는 유리(Glass) 또는 유전체 재료를 포함하고, 유전체 재료는 예를 들어 질화 규소(SiNx), 산화 규소(SiOx), 산질화 규소(SiOxNy), 산화 니오븀(Nb2O5), 산화 탄탈륨(Ta2O5), 산화 하프늄(HfO2), 산화 티타늄(TiOx), 불화 마그네슘(MgF2), 산화 알루미늄(Al2O3) 등을 포함한다. 제1 절연층(120)은 복수의 서브층이 적층되어 형성될 수 있다. 일 실시예에서, 복수의 서브층은 유전체 재료로 형성되고, 유전체 재료는 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiONy)와 같은 규소 함유 재료, 산화 탄탈륨(Ta2O5), 산화 니오븀(Nb2O5), 산화 하프늄(HfO2), 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3)과 같은 금속 산화물, 불화 마그네슘(MgF2)과 같은 금속 불화물을 포함한다. 굴절율이 다른 재료의 선택 및 두께 설계를 결합하여 재료 적층이 반사 구조를 구성하도록 적층함으로써, 활성 영역(110a)에서 방출되는 특정 파장 범위의 광선에 대해 반사 기능을 제공하며, 예를 들면 브래그 반사경(DBR)이다. 제1 절연층(120)의 형성 방식은 ALD(Atomic Layer Deposition), 스퍼터링(sputtering), 증착(evaporation) 및 스핀-코팅(spin-coating) 등 방식을 포함한다. 다른 실시예에서, 제1 절연층(120)은 제2형 반도체층(110p) 및 투명 도전층(130)의 상부면에만 형성되고, 투명 도전층(130) 및 제1 절연층(120)을 형성하기 전, 먼저 보호 절연층(미도시)를 형성하여 반도체 메사(110)의 측면을 커버한다. 구체적으로, 보호 절연층은 제2형 반도체층(110p)의 일부, 제1형 반도체층(110n)의 제2부분(P2)의 측면, 주변 노출 영역(E) 중의 일부 저부 및 측벽, 및 기판(100) 외주의 상부면(100s)을 커버한다. 이어서, 제2형 반도체층(110p) 상에 투명 도전층(130) 및 제1 절연층(120)을 형성하고, 이 실시예에서, 투명 도전층(130)은 보호 절연층의 일부로 연신되어 커버할 수 있다. 구체적으로, 일 실시예에서, 투명 도전층(130)은 보호 절연층의 일부로 연신되어 커버할 수 있으나, 반도체 메사(100)의 주위를 벗어나지는 않는다. 다른 실시예에서, 투명 도전층(130)은 보호 절연층의 일부로 연신되어 커버할 수 있고, 반도체 메사(110)의 주위를 벗어나 반도체 메사(110) 측벽의 보호 절연층을 커버할 수 있다.
도 7, 도 8a 및 도 8b를 계속하여 참고하면, 제1 절연층(120)을 형성하는 단계에서, 먼저 절연 재료층을 형성한 다음, 건식 식각, 습식 식각 또는 리프트 오프(lift-off) 등 방식으로 제1 절연층 개구(120c)를 형성하여, 제2형 반도체층(110p)의 일부, 및/또는 투명 도전층(130)을 노출시킬 수 있다. 본 실시예에서, 위에서 보면, 제1 절연층 개구(120c)는 주변 노출 영역(E)과 연결되지 않은 트렌치를 포함한다. 구체적으로, 제1 절연층 개구(120c)의 트렌치 단부 및 가장자리는 반도체 메사(110) 주위와 거리를 두고 있다. 위에서 보면, 트렌치는 제1 절연층(120)에서 연신되어 피시본 패턴을 형성한다. 구체적으로, 트렌치는 본간(T1) 및 복수의 분지(B1)을 포함하고, 분지(B1)는 각각 본간(T1) 양측으로부터 연신되어 반도체 메사(110)에서 피시본 패턴을 형성한다. 일 실시예에서, 분지(B1)는 각각 본간(T1) 양측으로부터 본간(T1)에 수직인 연신 방향을 따라 분기된다. 일 실시예에서, 본간(T1) 양측의 분지(B1)는 대칭 또는 비대칭으로 연신될 수 있다. 일 실시예에서, 본간(T1) 양측의 분지(B1)의 수량, 길이 및/또는 폭은 같거나 다를 수 있다. 본간(T1) 및 분지(B1)의 길이 및/폭은 같거나 다를 수 있다. 일 실시예에서, 2개의 인접한 분지(B1)의 간격은 같거나 다를 수 있다. 일 실시예에서, 분지(B1)의 수량, 본간(T1) 및 분지(B1)의 길이 및 폭, 2개의 인접한 분지(B1)의 간격 및 트렌치의 평면 전체 면적과 기판(100)의 평면 면적의 비율은 크기 및 광전 특성 요구에 따라 설계 및 조절될 수 있다. 일 실시예에서, 트렌치의 본간(T1) 및 분지(B1)의 폭은 1㎛~20㎛일 수 있다. 일 실시예에서, 2개의 인접한 분지(B1)의 간격은 10㎛~200㎛일 수 있다. 일 실시예에서, 트렌치의 평면 전체 면적과 기판(100)의 평면 면적의 비율은 1%~20%일 수 있다. 다만, 상술한 수치 범위에 한정되지 않으며, 예를 들어 전류 밀도가 낮은(예를 들어 전류 밀도가 0.21 A/mm2 이하인) 제품에 응용되면, 트렌치의 본간(T1) 및 분지(B1)의 폭은 좁을 수 있고, 2개의 인접한 분지(B1)의 간격은 클 수 있으며, 전류 밀도가 높은(예를 들어 전류 밀도가 0.42 A/mm2 이상인) 제품에 응용되면, 트렌치의 본간(T1) 및 분지(B1)의 폭은 클 수 있고, 2개의 인접한 분지(B1)의 간격은 작을 수 있다.
도 11, 도 12a 및 도 12b를 참고하고, 반사 도전 구조(140) 형성 단계를 실시한다. 도 11은 발광소자(10)의 제조 방법의 상기 단계를 완성한 후의 평면도이고, 도 12a 및 도 12b는 각각 도 11의 A-A'선 및 B-B'선에 따른 단면도를 나타낸다. 반사 도전 구조(140)는 제1 절연층(120) 상에 형성되고, 제1 절연층 개구(120c)를 통해 제2형 반도체층(110p)과 전기적으로 연결된다. 외부에서 주입된 전류는 반사 도전 구조(140)를 통과한 다음 제1 절연층 개구(120c)를 통해 제2형 반도체층(110p)에 전기적으로 연결되어 전류가 균일하게 분포되는 효과에 도달한다. 일 실시예에서, 제1 절연층(120)은 제1형 반도체층(110n) 및 반도체 메사(110)의 측면을 커버하여, 후속 공정에서 제1형 반도체층(110n) 및 반도체 메사(110)가 손상되거나 또는 이성(異性) 전기적 접촉으로 인해 단락되는 것을 방지하도록, 제1형 반도체층(110n) 및 반도체 메사(110)를 보호할 수 있다. 일 실시예에서, 반사 도전 구조(140)는 단일 금속층 또는 복수의 금속층으로 형성된 적층을 포함할 수 있고, 제1 절연층(120)은 단일 층 또는 복수 층(예를 들어 분산 브래그 반사경)으로 형성된 적층을 포함할 수 있고, 반사 도전 구조(140)와 제1 절연층(120)은 전방위 반사경(omnidirectional reflector, ODR)을 형성하여, 빛의 반사 및 발광소자(10)의 휘도를 증진시킨다. 일 실시예에서, 반사 도전 구조(140)와 제1 절연층(120)의 중첩 부분의 평면 전체 면적과 반도체 메사(110)의 평면 전체 면적의 비율은 80~99%이다. 일 실시예에서, 반사 도전 구조(140)는 차단층(미도시) 및 반사층(미도시)를 포함하고, 차단층은 반사층 상에 형성되어 반사층을 커버하고, 차단층은 반사층의 금속 원소의 이동, 확산 또는 산화를 방지할 수 있다. 반사층의 재료는 활성 영역(110a)에서 방출되는 광선에 대해 높은 반사율을 가진 금속 재료, 예를 들면, 은(Ag), 금(Au), 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 구리(Cu), 니켈(Ni), 백금(Pt), 루테늄(Ru), 텅스텐(W) 또는 이들 재료의 합금 또는 적층을 포함한다. 차단층의 재료는 크롬(Cr), 알루미늄(Al), 백금(Pt), 티타늄(Ti), 텅스텐(W), 아연(Zn) 또는 이들 재료의 합금 또는 적층을 포함한다. 일 실시예에서, 차단층이 금속 적층일 경우, 차단층은 이층 또는 이층 이상의 금속이 교대로 적층되어 형성되고, 예를 들면, Cr/Pt, Cr/Ti, Cr/TiW, Cr/W, Cr/Zn, Ti/Al, Ti/Pt, Ti/W, Ti/TiW, Ti/Zn, Pt/TiW, Pt/W, Pt/Zn, TiW/W, TiW/Zn 또는 W/Zn 등이다. 일 실시예에서, 반사 도전 구조(140)의 가장자리는 인접한 제2형 반도체층(110p)의 가장자리보다 내측으로 수축되고, 투명 도전층(130)의 가장자리는 인접한 반사 도전 구조(140)의 가장자리보다 내측으로 수축된다. 바꿔 말하자면, 반사 도전 구조(140)의 가장자리와 인접한 제2형 반도체층(110p)의 가장자리는 간격이 있고, 투명 도전층(130)의 가장자리와 인접한 반사 도전 구조(140)의 가장자리는 간격이 있다.
일 실시예에서, 반사 도전 구조(140)를 형성하기 전에, 먼저 접착층(121) 형성 단계를 실시할 수 있다. 도 9, 도 10a 및 도 10b를 참고한다. 도 9는 발광소자(10)의 제조 방법의 상기 단계를 완성한 후의 평면도이고, 도 10a 및 도 10b는 각각 도 9의 A-A'선 및 B-B'선에 따른 단면도를 나타낸다. 접착층(121)은 제1 절연층(120) 상에 형성되고 제1 절연층 개구(120c)를 채우며, 제1 절연층 개구(120c)를 통해 제2형 반도체층(110p) 및/또는 투명 도전층(130)에 연결된다. 일 실시예에서, 접착층(121)은 제1 절연층(120) 상에 형성되거나 또는 제1 절연층(120) 상에 형성되어, 제1 절연층 개구(120c)의 측벽으로 연신된다. 일 실시예에서, 접착층(121)은 제1 절연층 개구(120c)에 대응되게 설치된 접착층 개구(미도시)를 구비하고, 접착층 개구 및 제1 절연층 개구(120c)를 통해 제2형 반도체층(110p) 및/또는 투명 도전층(130)을 노출시킨다. 일 실시예에서, 접착층(121)의 가장자리는 인접한 제2형 반도체층(110p)의 가장자리보다 내측으로 수축되고, 투명 도전층(130)의 가장자리는 인접한 접착층(121)의 가장자리보다 내측으로 수축된다. 바꿔 말하자면, 접착층(121)의 가장자리는 제2형 반도체층(110p) 상에 위치하고 인접한 제2형 반도체층(110p)의 가장자리와 간격을 두며고, 투명 도전층(130)의 가장자리는 접착층(121) 상에 위치하고 인접한 접착층(121)의 가장자리와 간격을 둔다. 접착층(121)은 금속 또는 투명 도전 재료일 수 있고, 금속은 투광성을 갖는 얇은 금속층, 예를 들어 금(Au), 알루미늄(Al), 티타늄(Ti), 니켈(Ni), 크롬(Cr) 또는 이들 재료의 합금 또는 적층으로부터 선택될 수 있다. 투명 도전 재료는 활성 영역(110a)에서 방출되는 광선에 대해 투명하며, 그래핀, 질화 티타늄(TiN), 산화 인듐 주석(ITO), 산화 알루미늄 아연(AZO), 산화 갈륨 아연(GZO), 산화 아연(ZnO) 또는 산화 인듐 아연(IZO) 등 재료를 포함한다. 일 실시예에서, 접착층(121)이 접착층 개구(미도시)를 구비할 경우, 접착층(121)은 유전체 재료일 수 있고, 유전체 재료는 예를 들면 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3) 등일 수 있다. 일 실시예에서, 접착층(121)의 두께는 흡광으로 인해 발광 효율에 영향을 주지 않도록 투명 도전층(130)의 두께보다 작다. 일 실시예에서, 반사 도전 구조(140)는 접착층(121) 상에 위치하고, 접착층(121)을 통해 반사 도전 구조(140)와 제1 절연층(120) 사이의 접착력을 증가시킨다.
도 13, 도 14a 및 도 14b를 참고하면, 반사 도전 구조(140)를 형성한 후, 제2 절연층(150) 형성 단계를 실시한다. 도 13은 발광소자(10)의 제조 방법의 상기 단계를 완성한 후의 평면도이고, 도 14a 및 도 14b는 각각 도 13의 A-A'선 및 B-B'선에 따른 단면도를 나타낸다. 제2 절연층(150)은 반사 도전 구조(140) 상에 형성된다. 일 실시예에서, 제2 절연층(150)은 반사 도전 구조(140)로부터 연신되어 제1 절연층(120) 상에 형성되고, 주변 노출 영역(E) 및/또는 기판(100) 외주의 기판 상부면(100s)을 커버한다. 일 실시예에서, 제2 절연층(150)은 반사 도전 구조(140)의 일부에 형성된다. 일 실시예에서, 제2 절연층(150)은 반사 도전 구조(140) 상에 위치하는 제1 그룹의 제2 절연층 개공부(150c1) 및/또는 제2 그룹의 제2 절연층 개공부(150c2)를 포함하고, 제1 그룹의 제2 절연층 개공부(150c1) 및/또는 제2 그룹의 제2 절연층 개공부(150c2)를 통해 다른 부분의 반사 도전 구조(140)를 노출시킨다. 제2 절연층(150)은 또한 주변 노출 영역(E)에 위치하는 하나 이상의 제2 주변 접촉홀(150a)을 포함하고, 제2 주변 접촉홀(150a)을 통해 제1형 반도체층(110n)의 제2 부분(P2)의 일부를 노출시킨다. 제2 절연층(150)을 형성하는 단계에서, 먼저 반사 도전 구조(140) 상에 절연 재료층을 형성한 다음, 건식 식각, 습식 식각 또는 리프트 오프(lift-off) 등 방식으로 하나 이상의 제1 그룹의 제2 절연층 개공부(150c1), 제2 그룹의 제2 절연층 개공부(150c2) 및 하나 이상의 제2 주변 접촉홀(150a)을 형성할 수 있다. 일 실시예에서, 위에서 보면, 제1 그룹의 제2 절연층 개공부(150c1) 및/또는 제2 그룹의 제2 절연층 개공부(150c2)는 제1 절연층 개구(120c)와 간격을 두고 설치되며, 중첩되지 않는다. 이 실시예에서, 제2 절연층 개공부의 크기, 수량, 위치는 발광소자의 규격에 따라 조절할 수 있고, 예를 들면, 제2 절연층 개공부의 크기, 수량은 전기적 요구에 따라 조절할 수 있으며, 제2 절연층 개공부의 구멍 크기가 크고, 수량이 많을수록, 소자의 순방향 전압을 감소시킬 수 있다. 또한, 제2 절연층 개공부와 제1 절연층 개구의 중첩으로 인해 적층 사이의 높이 낙차가 증가는 것을 방지하고, 제2 절연층 개공부의 전체 면적을 유지하면서, 제2 절연층 개공부의 수량을 증가시킴으로써, 각 제2 절연층 개공부의 구멍 크기를 축소시켜, 제1 절연층 개구의 위치를 피하여 높이 차이를 줄일 수 있다. 예를 들면 제1 그룹의 제2 절연층 개공부(150c1) 및 제2 그룹의 제2 절연층 개공부(150c2)를 선택적으로 형성하여 접촉 면적을 조절한다. 다른 실시예에서, 하나 이상의 제2 주변 접촉홀(150a)을 형성하는 단계에서, 제1 절연층(120)의 제1 주변 접촉홀(120a)은 제2 주변 접촉홀(150a)을 형성하는 동시에 형성할 수 있고, 구체적으로, 제2 절연층의 일부를 제거하여 제2 주변 접촉홀(150a)을 형성하는 단계에서, 제2 주변 접촉홀(150a)의 바로 아래의 제1 절연층(120)도 제거하여 제1 주변 접촉홀(120a)을 형성하고, 제1형 반도체층(110n)의 제2 부분(P2)를 노출시킨다. 일 실시예에서, 복수의 제1 주변 접촉홀(120a)은 주변 노출 영역(E)에 설치되고, 복수의 제2 주변 접촉홀(150a)은 각각 제1 주변 접촉홀(120a)의 위치에 대응되게 주변 노출 영역(E)에 설치된다. 제2 절연층(150)은 활성 영역(110a)에서 방출되는 광선에 대해 투명하며, 그 재료는 비도전성 재료이고, 유기 재료 또는 무기 재료를 포함한다. 여기서, 유기 재료는 Su8, 벤조시클로부텐(BCB), 퍼플루오로 시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 고리형 올레핀 공중합체(COC), 폴리메틸 메타크릴레이트(PMMA), 폴리에틸렌 테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에테르이미드(Polyetherimide), 폴리이미드(Polyimide) 또는 플루오로카본 중합체(Fluorocarbon Polymer)를 포함한다. 무기 재료는 예를 들어 실리콘(Silicone) 또는 유리(Glass) 또는 유전체 재료를 포함하고, 유전체 재료는 예를 들어 질화 규소(SiNx), 산화 규소(SiOx), 산질화 규소(SiOxNy), 산화 니오븀(Nb2O5), 산화 탄탈륨(Ta2O5), 산화 하프늄(HfO2), 산화 티타늄(TiOx), 불화 마그네슘(MgF2), 산화 알루미늄(Al2O3) 등을 포함한다. 제2 절연층(150)은 복수의 서브층이 적층되어 형성될 수 있다. 일 실시예에서, 복수의 서브층은 유전체 재료로 형성되고, 유전체 재료는 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiONy)와 같은 규소 함유 재료, 산화 탄탈륨(Ta2O5), 산화 니오븀(Nb2O5), 산화 하프늄(HfO2), 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3)과 같은 금속 산화물, 불화 마그네슘(MgF2)과 같은 금속 불화물을 포함한다. 굴절율이 다른 재료의 선택 및 두께 설계를 결합하여 재료 적층이 반사 구조를 구성하도록 적층함으로써, 활성 영역(110a)에서 방출되는 특정 파장 범위의 광선에 대해 반사 기능을 제공하며, 예를 들면 브래그 반사경(DBR)이다. 제2 절연층(150)의 형성 방식은 ALD(Atomic Layer Deposition), 스퍼터링(sputtering), 증착(evaporation) 및 스핀-코팅(spin-coating) 등 방식을 포함한다. 일 실시예에서, 제2 절연층(150)은 제1형 반도체층(110n) 및 반도체 메사(110)의 측면을 커버하므로, 제1형 반도체층(110n) 및 반도체 메사(110)를 보호할 수 있고, 후속 공정 중의 제1형 반도체층(110n) 및 반도체 메사(110)의 손상 가능성 또는 이성 전기적 접촉으로 인한 단락을 방지한다.
제2 절연층(150)을 형성한 후, 도 15, 도 16a 및 도 16b를 참고하면, 접촉층(160) 형성 단계를 실시한다. 도 15는 발광소자(10)의 제조 방법의 상기 단계를 완성한 후의 평면도이고, 도 16a 및 도 16b는 각각 도 15의 A-A'선 및 B-B'선에 따른 단면도를 나타낸다. 접착층(160)은 절연층(150) 상에 형성되고, 서로 분리된 제1 접촉층(161) 및 제2 접촉층(162)을 포함한다. 제1 접촉층(161)은 제1 절연층(120) 및 제2 절연층(150)을 커버하고 주변 노출 영역(E)으로 연신되며, 제1 주변 접촉홀(120a) 및 제2 주변 접촉홀(150a)을 통해 제1형 반도체층(110n)의 제2 부분(P2)에 접촉하여 제1형 반도체층(110n)에 전기적으로 연결된다. 제2 접촉층(162)은 제1 그룹의 제2 절연층 개공부(150c1) 및/또는 제2 그룹의 제2 절연층 개공부(150c2)를 통해 반사 도전 구조(140)에 접촉되어, 제2형 반도체층(110p)과 전기적으로 연결된다. 일 실시예에서, 접촉층(160)은 제1 접촉층(161) 및 제2 접촉층(162) 사이에 위치하는 제3 접촉층(163)을 더 포함하고, 제1 접촉층(161) 및 제2 접촉층(162)과 서로 분리되어 전기적으로 절연된다. 일 실시예에서, 위에서 보면, 제1 접촉층(161)은 제2 접촉층(162) 및/또는 제3 접촉층(163)을 둘러싸고, 제1형 반도체층(110n)과 전기적으로 연결된 제1 접촉층(161)이 제2형 반도체층(110p)과 전기적으로 연결된 제2 접촉층(162)을 둘러싸는 것을 통해, 전류의 균일한 확산 효과에 도달한다. 일 실시예에서, 제3 접촉층(163)은 전기적으로 플로팅되어 발광소자(10)의 니들 영역으로 사용되며, 용접력을 흡수 및 분산시키는 완충 기능을 갖는다. 일 실시예에서, 제3 접촉층(163)은 제1 접촉층(161) 또는 제2 접촉층(162)과 서로 연결되고, 제3 접촉층(163)은 제1 접촉층(161) 또는 제2 접촉층(162)과 전기적으로 연결된다. 일 실시예에서, 접촉층(160)은 금속 재료, 예를 들어 은(Ag), 알루미늄(Al), 크롬(Cr), 백금(Pt), 금(Au), 티타늄(Ti), 텅스텐(W), 아연(Zn) 또는 상기 재료의 합금 또는 적층을 포함한다. 일 실시예에서, 접촉층(160)은 은(Ag), 알루미늄(Al)과 같은 반사금속층을 포함하고, 반사 금속층과 제2 절연층(150) 사이에 반사 금속층과 제2 절연층(150) 사이의 접착력을 증가시키기 위한 접착층(미도시)를 구비한다. 일 실시예에서, 접착층은 서로 분리된 제1 접촉층(161) 및 제2 접촉층(162)에 대응되게 제2 절연층(150)에 형성된다. 일 실시예에서, 일부분의 접착층은 제1 절연층(120) 및 제2 절연층(150)을 커버하고 주변 노출 영역(E)으로 연신되어, 제1 주변 접촉홀(120a) 및 제2 주변 접촉홀(150a)을 통해 제1형 반도체층(110n)의 제2 부분(P2)에 접촉되어 제1형 반도체층(110n)과 전기적으로 연결된다. 이 실시예에서, 다른 일부분의 접착층은 제1 그룹의 제2 절연층 개공부(150c1) 및/또는 제2 그룹의 제2 절연층 개공부(150c2)를 통해 반사 도전 구조(140)에 접촉되어, 제2형 반도체층(110p)과 전기적으로 연결된다. 일 실시예에서, 접촉층은 제2 절연층(150) 상에 형성되어 제1 주변 접촉홀(120a), 제2 주변 접촉홀(150a), 제2 절연층 개공부(150c1, 150c2)의 측벽으로 연신되고, 그중 접착층은 제1 주변 접촉홀(120a), 제2 주변 접촉홀(150a), 제2 절연층 개공부(150c1, 150c2)에 대응되게 설치된 접착층 개구(미도시)를 구비하고, 접착층(160)은 각각 접착층 개구 및 제1 주변 접촉홀(120a), 제2 주변 접촉홀(150a)를 통해 제1형 반도체층(110n)에 접촉되고 접착층 개구 및 제2 절연층 개공부(150c1, 150c2)를 통해 반사 도전 구조(140)에 접촉된다. 일 실시예에서, 접착층은 금속 또는 투명 도전 재료일 수 있고, 여기서 금속은 투광성을 가진 얇은 금속층, 예를 들어 금(Au), 알루미늄(Al), 티타늄(Ti), 니켈(Ni), 크롬(Cr) 또는 이들 재료의 합금 또는 적층으로부터 선택될 수 있다. 투명 도전 재료는 활성 영역(110a)에서 방출되는 광선에 대해 투명하며, 그래핀, 질화 티타늄(TiN), 산화 인듐 주석(ITO), 산화 알루미늄 아연(AZO), 산화 갈륨 아연(GZO), 산화 아연(ZnO) 또는 산화 인듐 아연(IZO) 등 재료를 포함한다. 일 실시예에서, 접착층이 접착층 개구를 구비할 경우, 접착층은 유전체 재료일 수 있고, 유전체 재료는 예를 들면 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3) 등일 수 있다. 일 실시예에서, 반사 금속층은 은이고, 접착층은 산화 인듐 주석이다. 일 실시예에서, 접착층의 두께는 흡광으로 인해 발광 효율에 영향을 주지 않도록 투명 도전층(130)의 두께보다 작다.
이어서, 도 17, 도 18a 및 도 18b를 참고하면, 제3 절연층(170) 형성 단계를 실시한다. 도 17는 발광소자(10)의 제조 방법의 상기 단계를 완성한 후의 평면도이고, 도 18a 및 도 18b는 각각 도 17의 A-A'선 및 B-B'선에 따른 단면도를 나타낸다. 제3절연층(170)은 접촉층(160) 상에 형성되고, 제3 절연층(170)은 접촉층(160)으로부터 제2 절연층(150)으로 연신되며, 주변 노출 영역(E) 및/또는 기판(100) 외주의 기판 상부면(100s)을 커버한다. 제3 절연층(170)을 형성하는 단계에서, 먼저 절연 재료층을 형성한 다음, 건식 식각, 습식 식각 또는 리프트 오프(lift-off) 등 방식으로 하나 이상의 제1 본딩 패드 개구(170a)를 형성하여 제1 접촉층(161)을 노출시키고, 하나 이상의 제2 본딩 패드 개구(170b)를 형성하여 제2 접촉층(162)을 노출시킬 수 있다. 일 실시예에서, 위에서 보면, 제1 그룹의 제2 절연층 개공부(150c1)와 제2 본딩 패드 개구(170b)는 중첩되고 제2 본딩 패드 개구(170b)에 위치하며, 제2 그룹의 제2 절연층 개공부(150c2)와 제2 본딩 패드 개구(170b)는 중첩되지 않고 제2 본딩 패드 개구(170b) 외부에 위치한다. 본 실시예에서, 평면도에서, 제2 본딩 패드 개구(170b)가 제2 절연층 개공부를 관통하여 경계 부분의 적층에 높이 차이가 발생하는 것을 방지하기 위해, 제1 그룹의 제2 절연층 개공부(150c1) 및 제2 그룹의 제2 절연층 개공부(150c2)를 설계하여 상술한 높이 차이를 감소시킨다. 일 실시예에서, 제1 본딩 패드 개구(170a)와 제2 본딩 패드 개구(170b)의 형상은 다르다. 제3 절연층(170)은 활성 영역(110a)에서 방출되는 광선에 대해 투명하며, 그 재료는 비도전성 재료이고, 유기 재료 또는 무기 재료를 포함한다. 여기서, 유기 재료는 Su8, 벤조시클로부텐(BCB), 퍼플루오로 시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 고리형 올레핀 공중합체(COC), 폴리메틸 메타크릴레이트(PMMA), 폴리에틸렌 테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에테르이미드(Polyetherimide), 폴리이미드(Polyimide) 또는 플루오로카본 중합체(Fluorocarbon Polymer)를 포함한다. 무기 재료는 예를 들어 실리콘(Silicone) 또는 유리(Glass) 또는 유전체 재료를 포함하고, 유전체 재료는 예를 들어 질화 규소(SiNx), 산화 규소(SiOx), 산질화 규소(SiOxNy), 산화 니오븀(Nb2O5), 산화 탄탈륨(Ta2O5), 산화 하프늄(HfO2), 산화 티타늄(TiOx), 불화 마그네슘(MgF2), 산화 알루미늄(Al2O3) 등을 포함한다. 제3 절연층(170)은 복수의 서브층이 적층되어 형성될 수 있다. 일 실시예에서, 복수의 서브층은 유전체 재료로 형성되고, 유전체 재료는 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiONy)와 같은 규소 함유 재료, 산화 탄탈륨(Ta2O5), 산화 니오븀(Nb2O5), 산화 하프늄(HfO2), 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3)과 같은 금속 산화물, 불화마그네슘(MgF2)과 같은 금속 불화물을 포함한다. 굴절율이 다른 재료의 선택 및 두께 설계를 결합하여 재료 적층이 반사 구조를 구성하도록 적층함으로써, 활성 영역(110a)에서 방출되는 특정 파장 범위의 광선에 대해 반사 기능을 제공하며, 예를 들면 브래그 반사경(DBR)이다. 제3 절연층(170)의 형성 방식은 ALD(Atomic Layer Deposition), 스퍼터링(sputtering), 증착(evaporation) 및 스핀-코팅(spin-coating) 등 방식을 포함한다. 일 실시예에서, 제3 절연층(170)은 제1형 반도체층(110n) 및 반도체 메사(110) 및 접촉층(160)의 측면을 커버하므로, 제1형 반도체층(110n) 및 반도체 메사(110) 및 접촉층(160)을 보호할 수 있고, 후속 공정 중의 제1형 반도체층(110n) 및 반도체 메사(110) 및 접촉층(160)의 손상 가능성 또는 이성 전기적 접촉으로 인한 단락을 방지한다.
제3 절연층(170)을 형성한 후, 도 1a, 도 2a 및 도 2b를 참고한다. 제1 본딩 패드 개구(170a)와 제2 본딩 패드 개구(170b)에 각각 제1 본딩 패드(181) 및 제2 본딩 패드(182)를 형성하고, 각각 제1 접촉층(161)과 제2 접촉층(162)을 통해 제1형 반도체층(110n)과 제2형 반도체층(110p)에 각각 전기적으로 연결된다. 일 실시예에서, 제1 본딩 패드(181) 및/또는 제2 본딩 패드(182)는 추가로 제3 절연층(170)을 커버하여, 제1 본딩 패드(181), 제2 본딩 패드(182)의 면적을 증가시킬 수 있어, 후속 공정에서, 외부 접합 시의 접합 면적을 증가시킨다. 제1 본딩 패드(181) 및 제2 본딩 패드(182)는 금속재료, 예를 들어 크롬(Cr), 티타늄(Ti), 텅스텐(W), 금(Au), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들 재료의 적층 또는 합금을 포함한다. 제1 본딩 패드(181) 및 제2 본딩 패드(182)는 단일 층 또는 복수의 층으로 구성될 수 있다. 예를 들면, 제1 본딩 패드(181) 및 제2 본딩 패드(182)는 Ti/Al, Ti/Au, Ti/Pt/Au, Cr/Au, Cr/Pt/Au, Ni/Au, Ni/Pt/Au 또는 Cr/Al/Cr/Ni/Au를 포함할 수 있다. 일 실시예에서, 제1 본딩 패드(181) 및 제2 본딩 패드(182)의 표면은 제1 절연층(120), 제2 절연층(150) 및 제3 절연층(170)의 개구에 대응되게 형성된 복수의 오목부(미도시)가 있고, 상기 복수의 오목부를 통해, 후속 패키지 공정에서, 본딩 패드와 캐리어 보드 사이의 접합력을 향상시킴으로써, 공정 수율을 향상시킬 수 있다. 마지막으로, 통로 영역을 따라 반도체 웨이퍼를 분할하여 복수의 발광소자(10)를 형성한다.
도 1a는 본 출원의 일 실시예에 따른 발광소자(10)를 나타낸 평면도이다. 도 2a는 도 1a의 A-A'선에 따른 단면도를 나타낸다. 도 2b는 도 1a의 B-B'선에 따른 단면도를 나타낸다. 도 1, 도 2a 및 도 2b에 도시한 바와 같이, 발광소자(10)는 기판(100), 제1형 반도체층(110n), 반도체 메사(110), 주변 노출 영역(E), 제1 절연층(120), 반사 도전 구조(140), 제2 절연층(150), 접촉층(160), 제3 절연층(170), 제1 본딩 패드(181) 및 제2 본딩 패드(182)을 포함한다. 일 실시예에서, 발광소자(10)는 반도체 메사(110)와 제1 절연층(120) 사이에 위치하는 투명 도전층(130)을 포함할수 있다. 일 실시예에서, 발광소자(10)는 제1 절연층(120)과 반사 도전 구조(140) 사이에 위치하는 접착층(121)을 포함할 수 있다.
구체적으로, 제1형 반도체층(110n)은 기판(100) 상에 위치하고, 제1 부분(P1) 및 제2 부분(P2)을 포함한다. 일 실시예에서, 제2 부분(P2)은 제1 부분(P1)을 둘러싼다. 일 실시예에서, 제1형 반도체층(110n)은 기판(100) 외주의 기판 상부면(100s)을 커버하지 않는다. 반도체 메사(110)는 제1형 반도체층(110n) 상에 위치하고, 제1형 반도체층(110n)의 제1 부분(P1)에 위치하는 활성 영역(110a)를 포함하고, 제2형 반도체층(110p)은 활성 영역(110a) 상에 위치한다. 본 실시예에서, 주변 노출 영역(E)은 반도체 메사(110)에 의해 커버되지 않고, 제1형 반도체층(110n)의 제2 부분(P2)을 노출시키고, 반도체 메사(110)를 둘러싸며, 주변 노출 영역(E)는 저부 및 측벽을 포함하고, 저부는 제1형 반도체층(110n)이 노출된 제2 부분(P2)의 상부면으로 구성되며, 측벽은 반도체 메사(110)와 제2 부분(P2)의 상부면이 서로 연결된 측면으로 구성된다. 제1 절연층(120)은 제2형 반도체층(110p) 상에 위치한다. 일 실시예에서, 제1 절연층(120)은 투명 도전층(130)의 상부면에 형성되고, 제2형 반도체층(110p)의 일부, 제1형 반도체층(110n)의 제2부분(P2)의 측면, 주변 노출 영역(E) 중의 일부 저부 및 측벽, 및 기판(100) 외주의 상부면(100s)으로 연신되어 커버한다. 제1 절연층(120)은 제1 주변 접촉홀(120a), 제1 절연층 개구(120c)을 포함하고, 제1 주변 접촉홀(120a)은 주변 노출 영역(E)에 위치하고 제1형 반도체층(110n)의 제2 부분(P2)을 노출시키며, 제1 절연층 개구(120c)는 제2형 반도체층(110p) 상에 위치하고, 제2형 반도체층(110p) 및/또는 투명 도전층(130)을 노출시킨다. 일 실시예에서, 위에서 보면, 제1 절연층 개구(120c)는 주변 노출 영역(E)과 연결되지 않은 트렌치를 포함한다. 구체적으로, 트렌치와 반도체 메사(110) 주위는 거리를 두고 있다. 구체적으로, 제1 절연층 개구(120c)의 트렌치 단부 및 가장자리는 반도체 메사(110) 주위와 거리를 두고 있다. 반사 도전 구조(140)는 제2형 반도체층(110p) 또는 투명 도전층(130) 상에 위치하고, 제1 절연층 개구(120c)를 통해 제2형 반도체층(110p) 및/또는 투명 도전층(130)과 전기적으로 연결된다. 일 실시예에서, 반사 도전 구조(140)의 가장자리는 인접한 제2형 반도체층(110p)의 가장자리보다 내측으로 수축되고, 투명 도전층(130)의 가장자리는 인접한 반사 도전 구조(140)의 가장자리보다 내측으로 수축된다. 바꿔 말하면, 반사 도전 구조(140)의 가장자리는 제2형 반도체층(110p) 상에 위치하고 인접한 제2형 반도체층(110p)의 가장자리와 간격이 두고 있으며, 투명 도전층(130)의 가장자리는 인접한 반사 도전 구조(140)의 가장자리와 간격이 있고, 반사 도전 구조(140)의 가장자리는 인접한 제2형 반도체층(110p)의 가장자리와 인접한 투명 도전층(130)의 가장자리 사이에 위치한다. 일 실시예에서, 반사 도전 구조(140)는 접착층(121) 상에 위치하고, 접착층(121)을 통해 반사 도전 구조(140)와 제1 절연층(120) 사이의 접착력을 증가시킨다. 일 실시예에서, 접착층(121)은 제1 절연층(120) 상에 위치하거나 또는 제1 절연층(120) 상에 위치하고, 제1 절연층 개구(120c)의 측벽으로 연신되어, 제2형 반도체층(110p) 및/또는 투명 도전층(130)과 전기적으로 연결된다. 일 실시예에서, 접착층(121)은 제1 절연층 개구(120c)에 대응되게 설치된 접착층 개구(미도시)를 구비하고, 접착층 개구 및 제1 절연층 개구(120c)를 통해 제2형 반도체층(110p) 및/또는 투명 도전층(130)을 노출시킨다. 일 실시예에서, 접착층(121)의 가장자리는 인접한 제2형 반도체층(110p)의 가장자리보다 내측으로 수축되고, 투명 도전층(130)의 가장자리는 인접한 접착층(121)의 가장자리보다 내측으로 수축된다. 제2 절연층(150)은 반사 도전 구조(140) 상에 위치한다. 일 실시예에서, 제2 절연층(150)은 반사 도전 구조(140)로부터 제1 절연층(120)으로 연신되고, 주변 노출(E) 및/또는 기판(100) 외주의 기판 상부면(100s)을 커버한다. 일 실시예에서, 제2 절연층(150)은 반사 도전 구조(140)의 일부에 위치한다. 제2 절연층(150)은 반사 도전 구조(140) 상에 위치하는 제1 그룹의 제2 절연층 개공부(150c1) 및/또는 제2 그룹의 제2 절연층 개공부(150c2)를 포함하고, 제1 그룹의 제2 절연층 개공부(150c1) 및/또는 제2 그룹의 제2 절연층 개공부(150c2)를 통해 반사 도전 구조(140)의 일부를 노출시킨다. 일 실시예에서, 위에서 보면, 제1 그룹의 제2 절연층 개공부(150c1) 및/또는 제2 그룹의 제2 절연층 개공부(150c2)는 제1 절연층 개구(120c)와 간격을 두고 설치되며, 중첩되지 않는다. 다른 실시예에서, 제2 절연층(150)은 주변 노출 영역(E)에 위치하고 제1 주변 접촉홀(120a)에 대응되는 제2 주변 접촉홀(150a)을 포함하고, 제1형 반도체층(110n)의 제2 부분(P2)를 노출시킨다. 일 실시예에서, 복수의 제1 주변 접촉홀(120a)은 주변 노출 영역(E)에 설치되고, 복수의 제2 주변 접촉홀(150a)은 각각 제1 주변 접촉홀(120a)의 위치에 대응되게 주변 노출 영역(E)에 설치된다. 일 실시예에서, 제1 절연층(120) 및 제2 절연층(150)이 제1형 반도체층(110n) 및 반도체 메사(110)의 측면을 커버하므로, 제1형 반도체층(110n) 및 반도체 메사(110)를 보호할 수 있고, 후속 공정 중의 제1형 반도체층(110n) 및 반도체 메사(110)의 손상 가능성 또는 이성 전기적 접촉으로 인한 단락을 방지한다. 접촉층(160)은 제2 절연층(150) 상에 위치하고, 서로 분리된 제1 접촉층(161) 및 제2 접촉층(162)을 포함한다. 제1 접촉층(161)은 제1 절연층(120) 및 제2 절연층(150)을 커버하고 주변 노출 영역(E)으로 연신되며, 제1 주변 접촉홀(120a) 및 제2 주변 접촉홀(150a)을 통해 제1형 반도체층(110n)의 제2 부분(P2)에 접촉되어 제1형 반도체층(110n)에 전기적으로 연결된다. 제2 접촉층(162)은 제1 그룹의 제2 절연층 개공부(150c1) 및/또는 제2 그룹의 제2 절연층 개공부(150c2)를 통해 반사 도전 구조(140)에 접촉되고, 제2형 반도체층(110p)과 전기적으로 연결된다. 일 실시예에서, 접촉층(160)은 제1 접촉층(161) 및 제2 접촉층(162) 사이에 위치하는 제3 접촉층(163)을 더 포함하고, 제1 접촉층(161) 및 제2 접촉층(162)과 서로 분리되어 전기적으로 절연된다. 일 실시예에서, 위에서 보면, 제1 접촉층(161)은 제2 접촉층(162)및/또는 제3 접촉층(163)을 둘러싸고, 제1형 반도체층(110n)과 전기적으로 연결된 제1 접촉층(161)이 제2형 반도체층(110p)과 전기적으로 연결된 제2 접촉층(162)을 둘러싸는 것을 통해, 전류의 균일한 확산 효과에 도달한다. 일 실시예에서, 제3 접촉층(163)은 전기적으로 플로팅되어 발광소자(10)의 니들 영역으로 사용되며, 용접력을 흡수 및 분산시키는 완충 기능을 갖는다. 일 실시예에서, 제3 접촉층(163)은 제1 접촉층(161) 또는 제2 접촉층(162)과 서로 연결되고, 제3 접촉층(163)은 제1 접촉층(161) 또는 제2 접촉층(162)과 전기적으로 연결된다. 제3 절연층(170)은 접촉층(160) 상에 위치하고, 제3 절연층(170)은 접촉층(160)으로부터 제2 절연층(150)으로 연신되어, 주변 노출 영역(E) 및/또는 기판(100) 외주의 기판 상부면(100s)을 커버한다. 제3 절연층(170)은 제1 접촉층(161)을 노출시키는 제1 본딩 패드 개구(170a) 및 제2 접촉층(162)을 노출시키는 제2 본딩 패드 개구(170b)를 포함한다. 제3 절연층(170)은 반도체 메사(110) 및 제1형 반도체층(110n) 주위의 측벽 및 기판 상부면(100s)을 더 커버한다. 제1 본딩 패드(181)는 제1 본딩 패드 개구(170a)에 위치하고, 제1 접촉층(161)에 접촉한다. 제2 본딩 패드(182)는 제2 본딩 패드 개구(170b)에 위치하고 제2 접촉층(162)에 접촉한다. 일 실시예에서, 제1 본딩 패드(181) 및 제2 본딩 패드(182)는 각각 제1 본딩 패드 개구(170a) 및 제2 본딩 패드 개구(170b)에 위치하고 제3 절연층(170) 상으로 연신된다. 일 실시예에서, 위에서 보면, 제1 그룹의 제2 절연층 개공부(150c1)와 제2 본딩 패드 개구(170b)는 중첩되고 제2 본딩 패드 개구(170b)에 위치하며, 제2 그룹의 제2 절연층 개공부(150c2)와 제2 본딩 패드 개구(170b)는 중첩되지 않고 제2 본딩 패드 개구(170b) 외부에 위치한다. 일 실시예에서, 제1 본딩 패드 개구(170a)와 제2 본딩 패드 개구(170b)의 형상은 다르다.
일 실시예에서, 제1 접촉층(161)은 제2 주변 접촉홀(150a), 제1 주변 접촉홀(120a)을 통해 제1형 반도체층(110n)에 전기적으로 연결되고, 제2 접촉층(162)은 제1 그룹의 제2 절연층 개공부(150c1) 및 제2 그룹의 제2 절연층 개공부(150c2)를 통해 제2형 반도체층(110p)에 전기적으로 연결된다. 일 실시예에서, 제1 본딩 패드(181) 및 제2 본딩 패드(182)의 표면은 제1 절연층(120), 제2 절연층(150) 및 제3 절연층(170)의 개구에 대응되게 형성된 복수의 오목부(미도시)가 있고, 상기 복수의 오목부를 통해, 후속 패키지 공정에서, 본딩 패드와 캐리어 보드 사이의 접합력을 향상시킴으로써, 공정 수율을 향상시킬 수 있다. 일 실시예에서, 위에서 보면, 제1 본딩 패드(181) 및 제2 본딩 패드(182)는 제1 방향(D)을 따라 배열되고, 제1 절연층 개구(120c)는 제1 절연층(120)에서 제1 방향(D1)을 따라 연신되어 트렌치를 형성하고, 트렌치는 제1 방향(D1)에서 제1 본딩 패드(181) 또는 제2 본딩 패드(182)의 제1 방향(D1)의 길이보다 큰 연신 길이를 갖는다. 일 실시예에서, 위에서 보면, 트렌치는 제1 방향(D1)을 따라 연신되고 제1 본딩 패드(181) 및 제2 본딩 패드(182)와 중첩된다. 상술한 제1 절연층 개구(120c)의 연신 트렌치의 설계를 통해, 제1 절연층(120)과 반사 도전 구조(140)에 일정한 면적의 반사경을 형성하여 휘도를 향상시킬 경우, 전류의 균일한 분포를 이루어 순방향 전압을 감소시킬 수도 있다. 위에서 보면, 트렌치는 제1 절연층(120)에서 연신되어 피시본 패턴을 형성한다. 트렌치는 본간(T1) 및 복수의 분지(B1)을 포함하고, 분지(B1)는 각각 본간(T1) 양측으로부터 연신되어 반도체 메사(110) 상에서 피시본 패턴을 형성한다. 일 실시예에서, 분지(B1)는 각각 본간(T1) 양측에서 본간(T1)에 수직인 연장 방향을 따라 분기된다. 일 실시예에서, 본간(T1) 양측의 분지(B1)는 대칭 또는 비대칭으로 연신될 수 있다. 일 실시예에서, 본간(T1) 양측의 분지(B1)의 수량, 길이 및/또는 폭은 같거나 다를 수 있다. 본간(T1) 및 분지(B1)의 길이 및/폭은 같거나 다를 수 있다. 일 실시예에서, 2개의 인접한 분지(B1)의 간격은 같거나는 다를 수 있다. 일 실시예에서, 분지(B1)의 수량, 본간(T1) 및 분지(B1)의 길이 및 폭, 2개의 인접한 분지(B1)의 간격 및 트렌치의 평면 전체 면적과 기판(100)의 평면 면적의 비율 및 반사 도전 구조(140)와 제1 절연층(120)의 중첩 부분의 평면 면적과 반도체 메사(100)의 평면 면적의 비율은 크기 및 광전 특성 요구에 따라 설계 및 조절될 수 있다. 일 실시예에서, 트렌치의 본간(T1) 및 분지(B1)의 폭은 1㎛~20㎛일 수 있다. 일 실시예에서, 2개의 인접한 분지(B1)의 간격은 10㎛~200㎛일 수 있다. 일 실시예에서, 트렌치의 평면 전체 면적과 기판(100)의 평면 면적의 비율은 1%~20%일 수 있다. 일 실시예에서, 반사 도전 구조(140)와 제1 절연층(120)의 중첩 부분의 평면 전체 면적과 반도체 메사(110)의 평면 면적의 비율은 80%~99%일 수 있다. 다만, 상술한 수치범위에 한정되지 않으며, 예를 들어 전류 밀도가 낮은(예를 들어 전류 밀도가 0.21 A/mm2 이하인) 제품에 응용되면, 트렌치의 본간(T1) 및 분지(B1)의 폭은 좁을 수 있고, 2개의 인접한 분지(B1)의 간격은 클 수 있으며, 전류 밀도가 높은(예를 들어 전류 밀도가 0.42 A/mm2 이상인) 제품에 응용되면, 트렌치의 본간(T1) 및 분지(B1)의 폭은 클 수 있고, 2개의 인접한 분지(B1)의 간격은 작을 수 있다.
도 1b는 도 1a의 c로 표시된 부분을 나타낸 부분 확대 평면도이다. 반도체 메사(110)와 주변 노출 영역(E) 사이는 제1 방향(D1)을 따라 연신된 경계(O)가 있고, 경계(O)는 제1 요철 패턴을 포함한다. 구체적으로, 반도체 메사(110)의 윤곽은 제1 요철 패턴을 포함한다. 제1 절연층 개구(120c)의 제1 절연층(120)에서 연신되어 형성된 트렌치는 외측 구간(S1)을 포함하고, 외측 구간(S1)은 경계(O)에 인접하고 제1 방향(D1)을 따라 연신되어 경계(O)와 간격(d)이 있고, 외측 구간(S1)은 제1 요철 패턴과 대체로 대응되는 제2 요철 패턴을 포함한다. 구체적으로, 제2 요철 패턴의 돌출 부분은 제1 요철 패턴의 돌출 부분에 대응되게 설치되고, 제2 요철 패턴의 오목 부분은 제1 요철 패턴의 오목 부분에 대응되게 설치된다. 경계(O)의 제1 요철 패턴은 물결 모양, 톱니 모양, 방형파 모양 또는 기타 비직선의 패턴을 이룰 수 있고, 제1 요철 패턴의 설계를 통해 발광소자(10)의 광 추출 효율을 향상시킬 수 있다. 일 실시예에서, 제1 접촉층(161)의 가장자리는 제3 요철 패턴을 포함하고, 제3 요철 패턴의 돌출 부분은 제1 요철 패턴 및/또는 제2 요철 패턴의 오목 부분에 대응되게 설치되고, 제3 요철 패턴의 오목 부분은 제1 요철 패턴 및/또는 제2 요철 패턴의 돌출 부분에 대응되게 설치되며, 제3 요철 패턴의 돌출 부분의 설계를 통해 제1 접촉층(161)이 제1 주변 접촉홀(120a) 및 제2 주변 접촉홀(150a)을 통해 제1형 반도체층(110n)에 전기적으로 연결되도록 함으로써, 전류의 균일한 확산 효과에 도달하고, 또한 이성 전기적 접촉으로 인한 단락을 방지한다. 일 실시예에서, 제1 접촉층(161)의 가장자리는 단지 제1 본딩 패드(181)를 둘러싼 부분에 제3 요철 패턴을 포함하고, 제1 접촉층(161)의 가장자리는 제2 본딩 패드(182)를 둘러싼 부분에 제4 요철 패턴을 포함하며, 제4 요철 패턴의 돌출 부분은 제1 요철 패턴 및/또는 제2 요철 패턴의 돌출 부분에 대응되게 설치되고, 제4 요철 패턴의 오목 부분은 제1 요철 패턴 및/또는 제2 요처러 패턴의 오목 부분에 대응되게 설치되며, 제4 요철 패턴의 오목 부분을 통해 제1 접촉층(161)이 제1 주변 접촉홀(120a) 및 제2 주변 접촉홀(150a)을 통해 제1형 반도체층(110n)에 전기적으로 연결되도록 함으로써 전류의 균일한 확산 효과에 도달한다. 일 실시예에서, 제1 접촉층(161)의 가장자리는 제2 본딩 패드(182)를 둘러싼 부분이 직선일 수 있고, 제1 접촉층(161)은 제1 주변 접촉홀(120a) 및 제2 주변 접촉홀(150a)을 통해 제1형 반도체층(110n)에 전기적으로 연결된다. 상술한 설계를 통해, 제1 접촉층(161)의 가장자리가 제2 본딩 패드(182)를 둘러싼 부분에 일정한 선폭을 갖도록 하여, 전류 집중(current crowding) 문제가 발생하는 것을 방지한다.
도 19a 내지 도 19e는 본 출원의 각 실시예의 발광소자(11~15)를 나타낸 평면도이다. 발광소자(11~15)의 제조 공정 및 구조는 발광소자(10)와 유사하고, 유사한 제조 공정 및 구조는 발광소자(10)의 설명 및 도면을 참고하길 바라며, 더 이상 설명하지 않고, 차이점에 대해 후술한다. 다만, 차이점을 명확히 설명하기 위해, 도 19a 내지 도 19e는 제1 절연층(120), 제1 주변 접촉홀(120a), 제1 절연층 개구(120c), 제2 절연층(150), 제2 주변 접촉홀(150a), 제1 그룹의 제2 절연층 개공부(150c1) 및 제2 그룹의 제2 절연층 개공부(150c2)만 도시하였다. 도 19a를 참고하면, 발광소자(11)와 발광소자(10)의 차이점은 외측 구간(S1)이 직선 패턴이고, 제1 요철 패턴에 대응되는 제2 요철 패턴을 포함하지 않는 점이다. 도 19b에 도시한 바와 같이, 발광소자(12)와 발광소자(10)의 차이점은 발광소자(10)의 제1 절연층 개구(120c)가 제1 절연층(120)에서 연신 형성된 트렌치의 본간(T1)은 제1 방향(D1)에 수직되게 연신되고, 분지(B1)는 각각 본간(T1) 양측으로부터 본간(T1)에 수직인 연신 방향(즉 제1 방향(D1)에 평행)을 따라 분기되어 형성된 피시본 패턴에 비해, 발광소자(12)의 제1 절연층 개구(120c)가 제1 절연층(120)에서 연신 형성된 트랜치의 본간(T2)은 제1 방향(D1)에 평행하게 연신되고, 분지(B2)는 각각 본간(T2) 양측으로부터 본간(T2)에 수직인 연신 방향(제1 방향(D1)에 수직)을 따라 분기 연신되어 피시본 패턴을 형성한다는 점이다. 발광소자(12)의 중앙에 본간(T2)을 설치함으로써 전류 유입을 증가시킬 수 있다. 일 실시예에서, 본간(T2) 양측의 분지(B2)는 대칭 또는 비대칭적으로 연신될 수 있다. 일 실시예에서, 본간(T2) 양측의 분지(B2)의 수량, 길이 및/또는 폭은 같거나 다를 수 있다. 본간(T2) 및 분지(B2)의 길이 및/폭은 같거나 다를 수 있다. 일 실시예에서, 2개의 인접한 분지(B2)의 간격은 같거나 다를 수 있다. 일 실시예에서, 분지(B2)의 수량, 본간(T2) 및 분지(B2)의 길이 및 폭, 2개의 인접한 분지(B2)의 간격 및 트렌치의 평면 전체 면적과 기판(100)의 평면 면적의 비율 및 반사 도전 구조(140)와 제1 절연층(120)의 중첩 부분의 평면 전체 면적과 반도체 메사(110)의 평면 면적의 비율은 크기 및 광전 특성 요구에 따라 설계 및 조절될 수 있다. 일 실시예에서, 트렌치의 본간(T2) 및 분지(B1)의 폭은 1㎛~20㎛일 수 있다. 일 실시예에서, 2개의 인접한 분지(B1)의 간격은 10㎛~200㎛일 수 있다. 일 실시예에서, 트렌치의 평면 전체 면적과 기판(100)의 평면 면적의 비율은 1%~20%일 수 있다. 일 실시예에서, 반사 도전 구조(140)와 제1 절연층(120)의 중첩 부분의 평면 전체 면적과 반도체 메사(110)의 평면 전체 면적의 비율은 80~99%일 수 있다. 다만, 상술한 수치 범위에 한정되지 않으며, 예를 들어 전류 밀도가 낮은(예를 들어 전류 밀도가 0.21 A/mm2 이하인) 제품에 응용되면, 트렌치의 본간(T1) 및 분지(B1)의 폭은 좁을 수 있고, 2개의 인접한 분지(B2)의 간격은 클 수 있으며, 전류 밀도가 높은(예를 들어 전류 밀도가 0.42 A/mm2 이상인) 제품에 응용되면, 트렌치의 본간(T2) 및 분지(B2)의 폭은 클 수 있고, 2개의 인접한 분지(B2)의 간격은 작을 수 있다. 도 19c를 참고하면, 발광소자(13)와 발광소자(10)의 차이점은 제1 절연층 개구(120c)가 제1 절연층(120)에서 연신 형성된 트렌치는 외측 프레임(F3) 및 복수의 분지(B3)를 포함하고, 외측 프레임(F3)은 반도체 메사(110)의 가장자리에 인접하게 설치되고, 분지(B3)는 외측 프레임의 제1 방향(D1)에 수직인 양측 가장자리로부터 제1 방향(D1)에 평행하게 분기되어 어긋나게 연신되어 반도체 메사(110) 상에서 서로 맞물린 패턴을 형성한다. 일 실시예에서, 분지(B3)의 길이 및/또는 폭은 같거나 다를 수 있다. 외측 프레임(F3) 및 분지(B3)의 폭은 같거나 다를 수 있다. 일 실시예에서, 2개의 인접한 분지(B3)의 간격은 같거나 다를 수 있다. 일 실시예에서, 분지(B3)의 수량, 외측 프레임(F3) 및 분지(B3)의 길이 및 폭, 2개의 인접한 분지(B3)의 간격, 트렌치의 평면 전체 면적과 기판(100)의 평면 전체 면적의 비율 및 반사 도전 구조(140)와 제1 절연층(120)의 중첩 부분의 평면 전체 면적과 반도체 메사(110)의 평면 면적의 비율은 크기 및 광전 특성 요구에 따라 설계 및 조절될 수 있다. 일 실시예에서, 트렌치의 외측 프레임(F3) 및 분지(B3)의 폭은 1㎛~20㎛일 수 있다. 일 실시예에서, 2개의 인접한 분지(B3)의 간격은 10㎛~200㎛일 수 있다. 일 실시예에서, 트렌치의 평면 전체 면적과 기판(100)의 평면 면적의 비율은 1%~20%일 수 있다. 일 실시예에서, 반사 도전 구조(140)와 제1 절연층(120)의 중첩 부분의 평면 전체 면적과 반도체 메사(110)의 평면 면적의 비율은 80%~99%일 수 있다. 다만, 상술한 수치범위에 한정되지 않으며, 예를 들어 전류 밀도가 낮은(예를 들어 전류 밀도가 0.21 A/mm2 이하인) 제품에 응용되면, 트렌치의 외측 프레임(F3) 및 분지(B3)의 폭은 좁을 수 있고, 2개의 인접한 분지(B3)의 간격은 클 수 있으며, 전류 밀도가 높은(예를 들어 전류 밀도가 0.42 A/mm2 이상인) 제품에 응용되면, 트렌치의 외측 프레임(F3) 및 분지(B3)의 폭은 클 수 있고, 2개의 인접한 분지(B3)의 간격은 작을 수 있다. 도 19d 및 도 19e를 참고하면, 발광소자(14, 15)와 발광소자(10)의 차이점은, 제1 절연층 개구(120c)가 제1 절연층(120)에서 연신되어 형성된 트렌치는 각각 선회 패턴 및 격자 패턴인 점이다. 도 19d를 참고하면, 발광소자(14)와 발광소자(10)의 차이점은, 제1 절연층 개구(120c)가 제1 절연층(120)에서 연신되어 형성된 트렌치는 외측 프레임(14) 및 내부 리턴부(C4)를 포함하고, 외측 프레임(F4)은 반도체 메사(110)의 가장자리에 인접하게 설치되고, 내부 리턴부(C4)는 외측 프레임(F4)으로부터 연신되어 반도체 메사(110) 상에 선회 패턴을 형성한다는 점이다. 외측 프레임(F4) 내에 내부 리턴부(C4)를 설치하는 것을 통해, 전류 유입의 균일성을 향상시킬 수 있다. 일 실시예에서, 외측 프레임(F4) 및 내부 리턴부(C4)의 폭은 같거나 또는 다를 수 있다. 일 실시예에서, 외측 프레임(F4) 및 내부 리턴부(C4)의 폭, 외측 프레임(F4) 및 내측 리턴부(C4)의 간격, 트렌치의 평면 전체 면적과 기판(100)의 전체 면적의 비율 및 반사 도전 구조(140)와 제1 절연층(120)의 중첩 부분의 평면 전체 면적과 반도체 메사(110)의 평면 면적의 비율은 크기 및 광전 특성 요구에 따라 설계 및 조절될 수 있다. 일 실시예에서, 트렌치의 외측 프레임(F4) 및 내부 리턴부(C4)의 폭은 1㎛~20㎛일 수 있다. 일 실시예에서, 외측 프레임(F5) 및 내부 리턴부(C4)의 간격은 10㎛~200㎛일 수 있다. 일 실시예에서, 트렌치의 평면 전체 면적과 기판(100)의 평면 면적의 비율은 1%~20%일 수 있다. 일 실시예에서, 반사 도전 구조(140)와 제1 절연층(120)의 중첩 부분의 평면 전체 면적과 반도체 메사(110)의 평면 면적의 비율은 80%~99%일 수 있다. 다만, 상술한 수치범위에 한정되지 않으며, 예를 들들어 전류 밀도가 낮은(예를 들어 전류 밀도가 0.21 A/mm2 이하인) 제품에 응용되면, 트렌치의 외측 프레임(F4) 및 내부 리턴부(C4)의 폭은 좁을 수 있고, 외측 프레임(F4) 및 내부 리턴부(C4)의 간격은 클 수 있으며, 전류 밀도가 높은(예를 들어 전류 밀도가 0.42 A/mm2 이상인) 제품에 응용되면, 트렌치의 외측 프레임(F4) 및 내부 리턴부(C4)의 폭은 클 수 있고, 외측 프레임(F4) 및 내부 리턴부(C4)의 간격은 작을 수 있다. 일 실시예에서, 도 19d에 도시한 바와 같이, 제1 절연층(120)에서 연신되어 형성된 트렌치는 제5 요철 패턴을 포함하고, 제5 요철 패턴은 반도체 메사(110)의 제1 요철 패턴에 대응되는 위치에 형성된다. 일 실시예에서, 도 19d에 도시한 바와 같이, 연신된 트렌치의 테일부는 제1 방향(d1)에 평행되게 연신된 직선 구간을 포함하고, 직선 구간은 제1 방향(D1)에서 제1 본딩 패드(181) 또는 제2 본딩 패드(182)의 제1 방향(D1)의 길이보다 큰 연신 길이를 갖는다. 일 실시예에서, 도 19d에 도시한 바와 같이, 발광소자(14)의 제1 그룹의 제2 절연층 개공부(150c1)와 제1 절연층 개구(120c)는 어긋나게 설치되고, 제1 그룹의 제2 절연층 개공부(150c1)의 형상은 제1 절연층 개구(120c)의 트렌치 연신 형상에 따라 하나 이상의 U자형으로 연신 형성된다. 도 19e를 참고하면, 발광소자(15)와 발광소자(10)의 차이점은, 제1 절연층 개구(120c)가 제1 절연층(120)에서 연장 형성된 트렌치는 외측 프레임(F5), 복수의 경도부(V5) 및 복수의 위도부(H5)를 포함하고, 외측 프레임(F5)은 반도체 메사(110)의 가장자리에 인접하게 설치되고, 경도부(V5)는 각각 외측 프레임(F5)으로부터 제1 방향(D1)에 수직되게 분기 연신되고, 위도부(H5)는 각각 외측 프레임(F5)으로부터 제1 방향(D1)에 평행하게 분기 연신되며, 외측 프레임(F5), 경도부(V5) 및 위도부(H5)는 반도체 메사(110) 상에서 격자 패턴을 형성한다는 점이다. 외측 프레임(F5) 내에 경도부(V5) 및 위도부(H5)를 설치하는 것을 통해, 전류 접촉 영역을 향상시킬 수 있다. 일 실시예에서, 외측 프레임(F5), 경도부(V5) 및 위도부(H5)의 폭은 같거나 다를 수 있다. 일 실시예에서, 2개의 인접한 경도부(V5) 및/또는 2개의 인접한 위도부(H5) 사이의 간격은 같거나 다를 수 있다. 일 실시예에서, 외측 프레임(F5), 경도부(V5) 및 위도부(H5)의 폭, 2개의 인접한 경도부(V5) 및 2개의 인접한 위도부(H5)의 간격, 트렌치의 평면 전체 평면과 기판(100)의 평면 전체 면적의 비율 및 반사 도전 구조(140)와 제1 절연층(120)의 중첩 부분의 평면 전체 면적과 반도체 메사(110)의 평면 면적의 비율은 크기 및 광전 특성 요구에 따라 설계 및 조절될 수 있다. 일 실시예에서, 트렌치의 외측 프레임(F5), 경도부(V5) 및 위도부(H5)의 폭은 1㎛~20㎛일 수 있다. 일 실시예에서, 2개의 인접한 경도부(V5) 및 2개의 인접한 위도부(H)의 간격은 10㎛~200㎛일 수 있다. 일 실시예에서, 트렌치의 평면 전체 면적과 기판(100)의 평면 면적의 비율은 1%~20%일 수 있다. 일 실시예에서, 반사 도전 구조(140)와 제1 절연층(120)의 중첩 부분의 평면 전체 면적과 반도체 메사(110)의 평면 면적의 비율은 80%~99%일 수 있다. 다만, 상술한 수치범위에 한정되지 않으며, 예를 들어 전류 밀도가 낮은(예를 들어 전류 밀도가 0.21 A/mm2 이하인) 제품에 응용되면, 트렌치의 외측 프레임(F5), 경도부(V5) 및 위도부(H5)의 폭은 좁을 수 있고, 2개의 인접한 경도부(V5) 및 2개의 인접한 위도부(H5) 간격은 클 수 있으며, 전류 밀도 가 높은(예를 들어 전류 밀도가 0.42 A/mm2 이상인) 제품에 응용되면, 트렌치의 외측 프레임(F5), 경도부(V5) 및 위도부(H5)의 폭은 클 수 있고, 2개의 인접한 경도부(V5) 및 2개의 인접한 위도부(H5)의 간격은 작을 수 있다.
도 20a 및 도 20b는 각각 본 출원의 실시예의 발광소자(20)를 나타낸 평면도 및 단면도이다. 발광소자(20)의 제조 공정 및 구조는 발광소자(10)와 유사하고, 유사한 제조 공정 및 구조는 발광소자(10)의 설명 및 도면을 참고하길 바라며, 더 이상 설명하지 않고, 차이점에 대해 후술한다. 도 20a 및 도 20b에 도시한 바와 같이, 제1형 반도체층(110n)은 하나 이상의 제3 부분(P3)을 더 포함한다. 일 실시예에서, 제1 부분(P1)은 제3 부분(P3)을 둘러싼다. 제2형 반도체층(110p)의 상부면에서 아래로 제3 부분(P3) 상의 활성 영역(110a) 및 제1형 반도체층(110n)을 제거하거나, 또는 추가적으로 제1형 반도체층(110n)의 일부를 일정 깊이까지 식각하여, 제1형 반도체층(110n)의 상부면을 노출시켜, 하나 이상의 반도체 메사 개구(210a)를 형성하여, 제1형 반도체층(110n)의 제3 부분(P3)을 노출시키고, 반도체 메사(110)에 의해 둘러싸인다. 제1 절연층(120) 및 제2 절연층(150)은 각각 반도체 메사 개구(210a)에 대응되게 설치된 하나 이상의 제1 내부 접촉홀(220b) 및 제2 내부 접촉홀(250b)를 더 포함하고, 제1형 반도체층(110n)의 제3 부분(P3)을 노출시킨다. 일 실시예에서, 제1 내부 접촉홀(220b) 및 제2 내부 접촉홀(250b)은 제1 주변 접촉홀(120a)및 제2 주변 접촉홀(150a)과 동일한 제조 공정에서 형성된다. 일 실시예에서, 제1 접촉층(161)은 제1 내부 접촉홀(220b) 및 제2 내부 접촉홀(250b)을 통해 제1형 반도체층(110n)에 전기적으로 연결되어, 전류의 균일한 확산 효과에 도달한다. 투명 도전층(130), 접착층(121) 및 반사 도전 구조(140)는 각각 반도체 메사 개구(210a)에 대응되게 설치된 하나 이상의 투명 도전층 개구(230a), 접착층 개구(221a) 및 반사 도전 구조 개구(240a)을 더 포함하고, 제1형 반도체층(110n)의 제3 부분(P3)을 노출시킨다. 일 실시예에서, 투명 도전층 개구(230a), 접착층 개구(221a) 및 반사 도전 구조 개구(240a)는 각각 건식 식각, 습식 식각 또는 리프트 오프 등 방식으로 투명 도전층(130), 접착층(121) 및 반사 도전 구조(140)의 재료층을 패턴화하여 형성된다.
도 20a 및 도 20b를 계속하여 참고하면, 제1 절연층 개구(120c)가 제1 절연층(120)에서 연신되어 형성된 트렌치는 본간(T1) 및 본간(T1)으로부터 연신된 외측 구간(S1), 내측 구간(S2) 및 연결 구간(S3)을 포함하고, 내측 구간(S2)은 제1 방향(D1)을 따라 연신되고, 외측 구간(S1)은 경계(O)와 내측 구간(S2) 사이에 위치하고, 연결 구간(S3)은 제1 방향(D1)에 수직되게 연신되어 내측 구간(S2)에 연결된다. 연결 구간(S3)을 증가 또는 감소시켜 트렌치의 면적 크기를 조절하는 것을 통해, 발광소자의 순방향 전압을 조절할 수 있다. 일 실시예에서, 위에서 보면, 내측 구간(S2)과 반도체 메사 개구(210a)는 중첩되지 않는다. 일 실시예에서, 위에서 보면, 내측 구간(S2)은 반도체 메사 개구(210a)에 대응되게 끊긴다. 일 실시예에서, 위에서 보면, 제1 절연층 개구(120c)는 반사 도전 구조 개구(240a)와 중첩되지 않으므로, 반사 도전 구조 개구(240a) 내의 투명 도전층 개구(230a), 접착층 개구(221a), 제1 내부 접촉홀(220b) 및 제2 내부 접촉홀(250b)과도 중첩되지 않는다. 도 20a 및 도 20b에 도시한 바와 같이, 발광소자(20)의 제2 절연층(150)은 하나 이상의 제2 그룹의 제2 절연층 개구(150c2)를 포함한다. 일 실시예에서, 위에서 보면, 제2 그룹의 제2 절연층 개구(150c2)는 제2 본딩 패드(182)와 중첩되지 않는다. 일 실시예에서, 위에서 보면, 제2 그룹의 제2 절연층 개구(150c2)는 제2 본딩 패드(182)를 둘러싸고 제1 절연층 개구(120c)와 엇긋나게 배열되어 점선 환상 패턴을 형성한다. 일 실시예에서, 발광소자(20)의 제2 절연층(150)은 제2 본딩 패드(182)와 중첩된 제2 절연층 개구를 포함하지 않는다. 일 실시예에서, 제1 본딩 패드(181) 및 /또는 제2 본딩 패드(182)가 위치하는 영역은 반도체 메사 개구(210a)를 피하여, 높이 차이로 인한 본딩 패드와 각 층의 계면의 박리 가능성을 방지한다.
도 21a 및 도 21b는 본 출원의 각 실시예의 발광소자(21, 22)를 나타낸 평면도이다. 발광소자(21, 22)의 제조 공정 및 구조는 발광소자(10, 20)과 유사하고, 유사한 제조 공정 및 구조는 발광소자(10, 20)의 설명 및 도면을 참고하길 바라며, 더 이상 설명하지 않고, 차이점에 대해 후술한다. 다만, 차이점을 명확히 설명하기 위해, 도 21a 및 도 21b는 단지 반도체 메사(110), 제1 절연층(120), 제1 주변 접촉홀(120a), 제1 내부 접촉홀(220b), 제1 절연층 개구(120c), 제2 절연층(150), 제2 주변 접촉홀(150a), 제2 내부 접촉홀(250b) 및 제2 그룹의 제2 절연층 개공부(150c2)를 도시하였다. 도 21a 및 도 21b를 참고하면, 발광소자(21, 22)와 발광소자(20)의 차이점은 제1 절연층 개구(120c)가 제1 절연층(120)에서 연신되어 형성된 트렌치는 각각 서로 맞물린 패턴 및 선회 패턴이다. 도 21a에 도시한 바와 같이, 위에서 보면, 반도체 메사 개구(210a)는 내측 구간(S2) 사이에 설치됨으로써, 내측 구간(S2)과 반도체 메사 개구(210a)가 중첩되지 않도록 한다. 도 21b에 도시한 바와 같이, 위에서 보면, 내측 구간(S2)은 호형부를 구비하고, 반도체 메사 개구(210a)에 인접하여, 반도체 매사 개구(210a)를 피함으로써, 내측 구간(S2)과 반도체 메사 개구(210a)가 중첩되지 않도록 한다. 일 실시예에서, 도 21b에 도시한 바와 같이, 발광소자(22)의 제2 그룹의 제2 절연층 개공부(150c2)는 제1 절연층 개구(120c)와 어긋나게 설치되고, 제2 절연층 개공부(150c2)의 형상은 제1 절연층 개구(120c)의 형상에 따라 U자형으로 연신 형성된다.
도 22는 본 출원의 일 실시예에 따른 발광소자(30)를 나타낸 평면도이다. 도 23a는 도 22의 A-A'선에 따른 단면도를 나타낸다. 도 23b는 도 22의 B-B'선에 따른 단면도를 나타낸다. 발광소자(30)의 제조 공정 및 구조는 발광소자(10, 20)와 유사하고, 유사한 제조 공정 및 구조는 발광소자(10, 20)의 설명 및 도면을 참고하길 바라며, 더 이상 설명하지 않고, 차이점에 대해 후술한다. 도 22, 도 23a 및 도 23b에 도시한 바와 같이, 발광소자(30)와 발광소자(10, 20)의 차이점은 제1 절연층 개구(120c)는 반도체 메사(110) 상에 분포된 복수의 개공을 포함한다는 점이다. 제2 절연층(150)은 반사 도전 구조(140) 상에 위치한 접촉 영역(R1)을 갖고, 접촉 영역(R1)은 복수의 커버부(351) 및 커버부(351)를 둘러싸는 제1 그룹의 제2 절연층 개공부(350c)를 포함하고, 제2 접촉층(162)은 제2 절연층(150) 상에 형성되고, 접촉 영역(R1)의 제1 그룹의 제2 절연층 개공부(350c) 및 커버부(351)를 커버하고, 제1 그룹의 제2 절연층 개공부(350c)를 통해 반사 도전 구조(140)에 접촉되 제2형 반도체층(110p)에 전기적으로 연결된다. 일 실시예에서, 제1 절연층 개구(120c)에 포함된 개공 및 접촉 영역(R1)에 포함된 커버부(351) 및 제1 그룹의 제2 절연층 개공부(350c)는 각각 제1 절연층(120) 및 제2 절연층(150)을 형성한 후, 건식 식각, 습식 식각 또는 리프트 오프(lift-off) 등 방식으로 형성할 수 있다. 일 실시예에서, 제1 절연층 개구(120c)의 직경은 1㎛~20㎛일 수 있다. 일 실시예에서, 제1 절연층 개구(120c)의 2개의 인접한 개공 사이의 간격은 1㎛~50㎛일 수 있다. 다만 상술한 수치 범위에 한정되지 않으며, 예를 들어 전류 밀도가 낮은(예를 들어 전류 밀도가 0.21 A/mm2 이하인) 제품에 응용되면, 제1 절연층 개구(120c)의 직경은 좁을 수 있고, 제1 절연층 개구(120c)의 2개의 인접한 개공 사이의 간격 클 수 있으며, 전류 밀도가 높은(예를 들어 전류 밀도가 0.42 A/mm2 이상인) 제품에 응용되면, 제1 절연층 개구(120c)의 직경은 클 수 있고, 제1 절연층 개구(120c)의 2개의 인접한 개공 사이의 간격은 작을 수 있다. 일 실시예에서, 발광소자(30)는 제1 절연층(120) 및 반사 도전 구조(140) 사이에 형성된 접착층(121)을 포함할 수 있고, 제1 절연층 개구(120c)의 측벽으로 연신될 수 있다. 접착층(121)은 제1 절연층 개구(120c)에 대응되게 설치된 접착층 개구(미도시)를 구비하고, 접착층 개구 및 제1 절연층 개구(120c)를 통해 제2형 반도체층(110p) 및/또는 투명 도전층(130)을 노출시킨다. 일 실시예에서, 접착층 개구의 직경은 1㎛~20㎛일 수 있다. 일 실시예에서, 접착층 개구의 2개의 인접한 개공 사이의 간격은 1㎛~50㎛일 수 있다. 일 실시예에서, 제1 절연층 개구(120c)의 직경과 접착층 개구의 직경은 같거나 다를 수 있다. 일 실시예에서, 제1 절연층 개구(120c)의 2개의 인접한 개공 사이의 간격과 접착층 개구의 2개의 인접한 개공 사이의 간격은 같거나 다를 수 있다. 일 실시예에서, 접착층 개구의 직경은 제1 절연층 개구(120c)의 직경보다 작고, 이러한 설계를 통해 접착층(121)이 제1 절연층 개구(120c)의 측벽을 커버하도록 하여, 반사 도전 구조(140)와 제1 절연층(120) 사이의 접착력을 증가시킬 수 있다.
일 실시예에서, 위에서 보면, 제1 절연층 개구(120c)에 포함된 개공은 접촉 영역(R1) 내에 위치하는 제1 그룹의 개공을 포함하고, 커버부(351)는 각각 제1 그룹의 개공에 대응되게 설치되고, 제1 그룹의 제2 절연층 개공부(350c)는 제1 그룹의 개공을 둘러싸고 제1 그룹의 개공과 중첩되지 않는다. 일 실시예에서, 접촉 영역(R1) 내에 위치하는 제1 그룹의 개공의 2개의 인접한 개공 사이의 간격은 접촉 영역(R1) 밖에 위치한 제1 절연층 개구(120c)의 2개의 인접한 개공 사이의 간격과 같거나 다를 수 있다. 일 실시예에서, 접촉 영역(R1) 내에 위치하는 제1 그룹의 개공의 개공 배열 방식(어레이)과 접촉 영역(R1) 밖에 위치하는 제1 절연층 개구(120c)의 개공 배열 방식은 같거나 다를 수 있다. 일 실시예에서, 위에서 보면, 접촉 영역(R1)은 제1 본딩 패드(181) 및 제2 본딩 패드(182) 사이에 위치하고, 제1 본딩 패드(181) 및 제2 본딩 패드(182)과 중첩되지 않는다. 일 실시예에서, 위에서 보면, 접촉 영역(R1)의 윤곽은 기하학적 패턴 또는 불규칙적 패턴이다. 일 실시예에서, 접촉 영역(R1)의 윤곽은 불규칙적 패턴이고, 그 가장자리는 요철 가장자리를 포함한다. 상술한 접촉 영역(R1)의 위치 설계를 통해, 이성 전기적 접촉으로 인한 단락을 방지할 수 있다. 일 실시예에서, 접촉 영역(R1)과 반도체 메사 개구(210a)는 간격을 두고 설치된다. 일 실시예에서, 위에서 보면, 접촉 영역(R1)은 제2 접촉층(162) 주위에 설치된다.
도 24는 본 출원의 일 실시예의 발광소자(31)를 나타낸 평면도이다. 발광소자(31)의 제조 공정 및 구조는 발광소자(10, 20, 30)과 유사하고, 유사한 제조 공정 및 구조는 발광소자(10, 20, 30)의 설명 및 도면을 참고하길 바라며, 더 이상 설명하지 않고, 차이점에 대해 후술한다. 도 24에 도시한 바와 같이, 발광소자(31)와 발광소자(30)의 차이점은 제2 절연층(150)은 반사 도전 구조(140) 상에 위치한 접촉 영역(R2)을 구비하고, 위에서 보면, 접촉 영역(R2)은 제2 본딩 패드(182)와 중첩되는 점이다. 상술한 접촉 영역(R2)의 위치 설계를 통해, 제2 본딩 패드(182)와 접촉 영역(R1)이 접촉되지 않은 발광소자(30)의 실시예에 비해, 발광소자(31)의 접촉 영역(R2)은 큰 접촉 면적을 가질 수 있어, 전류 유입을 향상시키고, 발광소자의 순방향 전압을 낮추는 효과를 갖는다. 일 실시예에서, 접촉 영역(R2)은 복수의 커버부(351') 및 커버부(351')를 둘러싼 제1 그룹의 제2 절연층 개공부(350c')를 포함하고, 제2 접촉층(162)은 제2 절연층(150) 상에 형성되고, 접촉 영역(R2)의 제1 그룹의 제2 절연층 개공부(350c') 및 커버부(351')를 커버하고, 제1그룹의 제2 절연층 개공부(350c')를 통해 반사 도전 구조(140)에 접촉되어 제2형 반도체층(110p)에 전기적으로 연결된다.
도 25는 본 출원의 일 실시예에 따른 발광패키지(1P)를 나타낸 개략도이다. 도 25에 도시한 바와 같이, 투광체(101P)는 기판 측면(100w)을 커버한다. 금속 범프(103a, 103b)는 각각 제1 본딩 패드(181) 및 제2 본딩 패드(182)에 대응되게 설치된다. 구체적으로, 금속 범프(103a)는 제1 본딩 패드(181)에 연결된다. 금속 범프(103b)는 제2 본딩 패드(182)에 연결된다. 반사체(102P)는 금속 범프(103a, 103b)의 측벽의 일부를 커버한다. 일 실시예에서, 반사체(102P)는 제1 본딩 패드(181) 및 제2 본딩 패드(182)의 측벽의 일부도 커버한다.
금속 범프(103a, 103b)는 주석, 구리, 은, 비스무트, 인듐, 아연 및 안티몬으로 이루어진 군에서 선택된 적어도 하나의 재료를 포함하는 무연 솔더이다. 금속 범프의 높이는 20~150㎛이다. 일 실시예에서, 금속 범프는 리플로우 솔더링(reflow soldering )을 통해 형성된다. 솔더 페이스트를 접합 패드에 놓고, 이후 리플로우 오븐에서 가열하여 솔더 페이스트를 녹이면 접합(joint)된다. 솔더 페이스트는 주석-은-구리, 주석-안티몬 또는 금-주석을 포함할 수 있고, 215℃보다 크거나, 220℃보다 크거나, 또는 215~240℃(예를 들면, 217℃, 220℃, 234℃)인 용융점을 가진다. 또한, 리플로우 솔더링 공정에서의 피크 온도(피크 온도는 일반적으로 리플로우 존 단계에서 발생)는 250℃보다 크거나, 260℃보다 크거나, 250~270℃(예를 들면 255℃, 265℃)이다.
반사체(102P)는 전기 절연체이고 제1 기질 및 기질 내에 혼합된 복수의 반사 입자(미도시)를 포함한다. 제1 기질은 실리콘 베이스의 기질 재료(silicone-based material) 또는 에폭시 수지 베이스의 기질 재료(epoxy -based material)를 가지고, 1.4~1.6 또는 1.5~1.6의 굴절율(n)을 가진다. 반사 입자는 이산화 티타늄, 이산화 규소, 산화 알루미늄, 산화 아연 또는 이산화 지르코늄을 포함한다. 일 실시예에서, 활성 영역(110a)에서 방출된 광선이 반사체(102P)에 충돌하면, 광선은 반사되고 이러한 반사는 난반사(diffuse reflection)라 불린다. 반사 기능 외에, 반사체(102P)는 기계적 캐리어로 사용되어 발광패키지(1P)가 작동 기간 내에 생성한 응력을 견딜 수 있다.
투광체(101P)는 실리콘 베이스의 기질 재료 또는 에폭시 수지 베이스의 기질 재료를 포함한다. 또한, 투광체(101P)는 발광소자(1000)가 방출하는 제1 광선을 흡수하여 제1 광과 스펙트럼이 다른 제2 광선으로 변환하도록 투광체(101P) 내에 분산된 복수의 파장 변환 입자(미도시) 또는/및 확산 분말 입자를 포함할 수 있고, 여기서 발광소자(1000)는 상술한 실시예의 발광소자일 수 있다. 제1 광선은 제2 광선과 혼합되어 제3 광선을 생성할 수 있다. 본 실시예에서, 제3 광선은 CIE1931색도도에서 색점 좌표(x, y)를 가지고, 여기서 0.27≤x≤0.285이고, 0.23≤y≤0.26이다. 다른 실시예에서, 제1 광선은 제2 광과 혼합되어 백색광과 같은 제3 광선을 생성할 수 있다. 파장 변환 입자의 중량 백분비 농도 및 종류에 따라 발광패키지가 열 안정 상태에서 백색광을 갖게 할 수 있고, 그 상대적 색온(CCT)은 2200K~6500K(예를 들면 2200K, 2400K, 2700K, 3000K, 5000k, 5700K, 6500K)이고, CIE1931색도도에서 색점좌표(x, y)는 7개의 맥애덤 이클립스(MacAdam ellipse) 범위 내이고, 80 초과 또는 90 초과 연색성(CRI)를 가진다. 다른 실시예에서, 제1 광선은 제2 광선과 혼합되어 자색광, 앰버광, 녹색광, 황색광 또는 기타 비백색광의 색광을 생성할 수 있다.
파장 변환 입자는 10nm~100㎛의 입자 크기를 가지고 1종 이상의 무기 형광 분말(phosphor), 유기 분자 형광 색소(organic fluorescent colorant), 반도체 재료(semiconductor), 또는 이들 재료의 조합을 포함할 수 있다. 무기 형광 분말은 황녹색 형광 분말 또는 적색 형광 분말을 포함하나, 이에 한정되지 않는다. 황녹색 형광 분말의 성분은 예를 들면 알루미늄 산화물(YAG 또는 TAG), 규산염, 바나듐산염, 알칼리 토금속 셀렌화물 또는 금속 질화물이다. 적색 형광 분말의 성분은 예를 들면 불화물(K2TiF6:Mn4+, K2SiF6:Mn4+), 규산염, 바나듐산염, 알칼리 토금속 셀렌화물(CaS), 금속 질산화물 또는 텅스토몰리브데이트족 혼합물이다. 파장 변환 입자의 기재 중의 중량 백분비 농도(w/w)는 50~70%이다. 반도체 재료는 예를 들면 양자점(quantum-dot) 발광 재료와 같은 나노 크리스탈(nano crystal) 반도체 재료를 포함한다. 양자점 발광 재료는 황화 아연(ZnS), 셀렌화 아연(ZnSe), 텔루르화 아연(ZnTe), 산화 아연(ZnO), 황화 카드뮴(CdS), 셀렌화 카드뮴(CdSe), 텔루르화 카드뮴(CdTe), 질화 갈륨(GaN), 인화 갈륨(GaP), 셀렌화 갈륨 (GaSe), 안티몬화 갈륨(GaSb), 비화 갈륨(GaAs), 질화 알루미늄(AlN), 인화 알루미늄(AlP), 비화 알루미늄(AlAs), 인화 인듐(InP), 비화 인듐(InAs), 텔루륨(Te), 황화 납(PbS), 안티몬화 인듐(InSb), 텔루르화 납(PbTe), 셀렌화 납(PbSe), 텔루르화 안티몬(SbTe), 아연 카드뮴 셀레늄(ZnCdSeS), 황화 인듐 구리(CuInS), 염화 세슘 납(CsPbCl3), 브롬화 세슘 납(CsPbBr3) 및 요오드화 세슘 납(CsPbI3)로 이루어진 군에서 선택된다. 확산 분말 입자는 이산화 티타늄, 이산화 지르코늄, 산화 아연 또는 산화 알루미늄을 포함하고, 발광소자(1000)에서 방출되는 광선을 산란시키기 위한 것이다.
도 26은 본 출원의 일 실시예에 따른 발광패키지(2P)를 나타낸 개략도이다. 발광소자(1000)는 플립칩 형태로 패키징 기판(202P)의 제1 패드(203P), 제2 패드(204P) 상에 장착된다. 제1 패드(203P), 제2 패드(204) 사이는 절연 재료를 포함하는 절연부(205P)에 의해 전기적으로 절연된다. 플립칩은 본딩 패드 형성 면과 반대인 기판(100) 측을 위를 향하게 설치하여, 기판 측이 주요 광 추출면이되도록 한다. 발광장치의 광 추출 효율을 증가시키기 위해, 발광소자(1000)의 주위에 반사 구조(201P)를 설치하고, 그중 발광소자(1000)는 상술한 실시예의 발광소자일 수 있다.
도 27은 본 출원의 일 실시예에 따른 발광패키지(3P)를 나타낸 개략도이다. 발광패키지(3P)는 지지 기판(300), 발광소자(1000), 파장 변환기(305) 및 렌즈(306)를 포함한다. 발광소자(1000)를 제1 범프(303)와 제2 범프(304)를 이용하여 제1 패드(301) 및 제2 패드(302)가 배치된 지지 기판(300) 상에 플립칩 본딩한다. 지지 기판(300)은 예를 들면 인쇄 회로 기판일 수 있다. 다른 측면에서, 렌즈(306)는 발광소자(1000)의 상측에 배치된다. 상기 렌즈(306)는 광선을 분산시키는 확산 렌즈(diffusion lens)이나, 이에 한정되지 않으며, 다양한 형태의 렌즈(306)가 발광소자(1000)와 결합되어 다양한 광 패턴을 실현할 수 있고, 발광소자(1000)는 상술한 실시예의 발광소자일 수 있다.
도 28은 본 출원의 일 실시예의 발광장치(1A)를 나타낸 개략도이다. 발광장치(1A)는 등갓(401A), 반사경(402A), 발광모듈(405A), 램프 베이스(406A), 히트싱크(407A), 연결부(408A) 및 전기 연결소자(409A)를 포함한다. 발광모듈(405A)은 캐리어부(403A) 및 캐리어부(403A) 상에 위치하는 복수의 발광유닛(404A)를 포함하고, 복수의 발광유닛(404A)은 상술한 실시예의 발광소자 또는 발광패키지일 수 있다.
도 29는 본 출원의 실시예에 따른 발광장치(2A)를 나타낸 개략도이다. 발광장치(2A)는 디스플레이 패널(500) 및 백라이트 유닛을 포함한다. 백라이트 유닛은 발광소자(1000), 하부 커버(501), 반사시트(502), 확산시트(503) 및 광학시트(504)를 포함한다. 하부 커버(501)는 위로 개방되어 발광소자(1000), 반사시트(502), 확산시트(503) 및 광학시트(504)를 수용할 수 있다. 발광소자(1000)는 상술한 실시예의 발광소자 또는 발광패키지일 수 있다. 일 실시예에서, 각 발광소자(1000) 상에 렌즈(505)를 설치하여, 복수의 발광소자(1000)에서 방출되는 광선의 균일성을 향상시킬 수 있다. 확산시트(503) 및 광학시트(504)는 발광소자(1000) 상에 위치한다. 발광소자(1000)에서 방출되는 광선은 확산시트(503) 및 광학시트(504)를 통과하여 면광원의 형태로 디스플레이 패널(500)에 공급될 수 있다.
도 30은 본 출원의 일 실시예에 따른 발광장치(3A)를 나타낸 개략도이다. 발광장치(3A)는 디스플레이 패널(600) 및 디스플레이 패널(600) 하방에 설치된 백라이트 유닛을 포함한다. 따라서, 발광장치(3A)는 디스플레이 패널(600)를 지지하고 백라이트 유닛을 수납하는 프레임(601) 및 디스플레이 패널(600)의 커버(602, 603)을 포함한다. 디스플레이 패널(600)은 상하측에 위치하는 커버(602, 603)를 통해 고정되고, 하측에 위치하는 커버(603)는 백라이트 유닛과 결합될 수 있다. 백라이트 유닛은 도광판(604), 광학시트(605), 반사시트(606), 캐리어 보드(607) 및 복수의 발광소자(1000)를 포함할 수 있다. 광학시트(605)는 도광판(604) 상에 위치하여 광을 확산시키고, 반사시트(606)는 도광판(604)의 하측에 배치되어 도광판(604)의 하측으로 향하는 광선을 디스플레이 패널(600) 방향으로 반사시키고, 발광소자(1000)는 캐리어 보드(607) 상에서 일정한 간격으로 설치된다. 일 실시예에서, 캐리어 보드(607)는 인쇄 회로 기판일 수 있다. 발광소자(1000)는 상술한 실시예의 발광소자 또는 발광패키지일 수 있다.
도 31은 본 출원의 일 실시예에 따른 발광장치(4A)를 나타낸 개략도이다. 발광장치(4A)는 램프 바디(700), 캐리어 보드(701), 발광소자(1000), 커버 렌즈(702), 방열부(703), 지지 리브(704) 및 연결부재(705)를 포함한다. 캐리어 보드(701)는 지지 리브(704)에 의해 고정되고 램프 바디(700)에 간격을 두고 설치된다. 캐리어 보드(701)는 인쇄 회로 기판과 같은 도전 패턴을 가진 기판일 수 있다. 발광소자(1000)는 캐리어 보드(701) 상에 위치하고 캐리어 보드(701)의 도전 패턴을 통해 외부의 전원과 전기적으로 연결된다. 발광소자(1000)는 상술한 실시예의 발광소자 또는 발광패키지일 수 있다. 커버 렌즈(702)는 발광소자(1000)에서 방출되는 광선의 경로에 위치하고, 커버 렌즈(702)를 통해 발광장치(4A)의 외부로 방출되는 광선의 지향각 및/또는 색상을 조절할 수 있다. 연결부재(705)는 커버 렌즈(702)를 캐리어 보드(701)와 고정시키고, 동시에 발광소자(1000)를 둘러싸 도광 기능을 가진다. 일 실시예에서, 연결부재(705)는 광 반사성 물질을 통해 형성되거나 또는 광반사성 물질을 이용하여 코팅한다. 방열부(703)는 외부로 발광소자(1000) 구동시 발생되는 열량을 배출할 수 있는 히트싱크(706) 및/또는 방열팬(707)을 포함할 수 있다.
상기 실시예는 본 발명의 원리 및 그 효과를 예시적으로 설명하였을 뿐, 본 발명을 한정하지 않는다. 해당 기술분야의 통상의 지식을 가진 자라면 본 발명의 기술 원리 및 정신에 위배되지 않는 범위 내에서, 상기 실시예를 수정 및 변경을 할 수 있다. 따라서 본 발명의 권리보호범위는 첨부되는 특허청구범위와 같다. 본 발명의 특허범위에 기재된 형상, 구조, 특징 및 정신에 따른 균등한 변화 및 수정은 모두 본 발명의 출원범위 내에 포함된다.
1A, 2A, 3A, 4A: 발광장치
1P, 2P, 3P: 발광패키지
10~15, 20~22, 30~31, 1000: 발광소자
100: 기판
100s: 기판 상부면
100w: 기판 측면
101P: 투광체
102P: 반사체
103a, 103b: 금속 범프
110: 반도체 메사
110n: 제1형 반도체층
110a: 활성 영역
110p: 제2형 반도체층
120: 제1 절연층
120a: 제1 주변 접촉홀
120c: 제1 절연층 개구
121: 접착층
130: 투명 도전층
140: 반사 도전 구조
150: 제2 절연층
150a: 제2 주변 접촉홀
150c1, 350c: 제1 그룹의 제2 절연층 개공부
150c2: 제2 그룹의 제2 절연층 개공부
160: 접촉층
161: 제1 접촉층
162: 제2 접촉층
163: 제3 접촉층
170: 제3 절연층
170a: 제1 본딩 패드 개구
170b: 제2 본딩 패드 개구
181: 제1 본딩 패드
182: 제2 본딩 패드
201P: 반사 구조
202P: 패키징 기판
203P: 제1 패드
204P: 제2 패드
205P: 절연부
210a: 반도체 메사 개구
220a: 제1 내부 접촉홀
221a: 접착층 개구
230a: 투명 도전층 개구
240a: 반사 도전 구조 개구
250b: 제2 내부 접촉홀
300: 지지 기판
301: 제1 패드
302: 제2 패드
303: 제1 범프
304: 제2 범프
305: 파장 변환기
306, 505: 렌즈
401A: 등갓
402A: 반사경
403A: 캐리어부
404A: 발광유닛
405A: 발광모듈
406A: 램프 베이스
407A: 히트싱크
408A: 연결부
409A: 전기 연결소자
500, 600: 디스플레이 패널
501: 하부 커버
502, 606: 반사시트
503 : 확산시트
504, 605: 광학시트
601: 프레임
602, 603: 커버
604: 도광판
607, 701: 캐리어 보드
700: 램프 바디
702: 커버 렌즈
703: 방열부
704: 지지 리브
705: 연결부재
706: 히트싱크
707: 방열팬
351: 커버부
B1, B2, B3: 분지
C4: 내부 리턴부
D1: 제1 방향
d: 간격
E: 주변 노출 영역
F3, F4, F5: 외측 프레임
H5: 위도부
O: 경계
R1, R2: 접촉 영역
S1: 외측 구간
S2: 내측 구간
S3: 연결 구간
T1, T2: 본간
V5: 경도부

Claims (10)

  1. 제1 부분 및 상기 제1 부분과 연결된 제2 부분을 포함하는 제1형 반도체층; 및 상기 제1 부분에 형성된 활성 영역 및 상기 활성 영역에 형성된 제2형 반도체층;을 포함하는 반도체 메사를 포함하는 반도체 적층;
    상기 반도체 적층 상에 형성되고, 제1 그룹의 제1 절연층 개구부 및 제2 그룹의 제1 절연층 개구부를 포함하는 제1 절연층;
    상기 제1 절연층 상에 형성되고, 상기 제1 그룹의 제1 절연층 개구부를 통해 상기 제2형 반도체층에 전기적으로 연결되는 반사 도전 구조;
    상기 반사 도전 구조 상에 형성되고, 하나 이상의 커버부, 제1 그룹의 제2 절연층 개구부를 포함하는 접촉 영역을 구비하며, 상기 하나 이상의 커버부는 상기 제1 그룹의 제1 절연층 개구부와 중첩되고, 상기 제1 그룹의 제2 절연층 개구부는 상기 제1 그룹의 제1 절연층 개구부와 어긋나게 설치되는 제2 절연층;
    상기 제2 절연층 상에 위치하고, 상기 제2 그룹의 제1 절연층 개구부를 통해 상기 제1형 반도체층에 전기적으로 연결되는 제1 본딩 패드; 및
    상기 제2 절연층 상에 위치하고, 상기 제1 그룹의 제1 절연층 개구부를 통해 상기 제2형 반도체층에 전기적으로 연결되는 제2 본딩 패드;
    를 포함하는 발광소자.
  2. 제1항에 있어서,
    상기 제1 그룹의 제2 절연층 개구부는 상기 제2 본딩 패드를 둘러싼 복수의 제2 절연층 개구를 포함하고, 상기 제2 본딩 패드와 중첩되지 않는, 발광소자.
  3. 제2항에 있어서,
    상기 복수의 제2 절연층 개구 중 적어도 2개의 제2 절연층 개구 사이에는 서로 다른 크기를 갖는, 발광소자.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 그룹의 제1 절연층 개구부는 상기 반도체 메사 상에 형성된 트렌치 또는 복수의 개공을 포함하고, 상기 반도체 메사 주위와 거리를 두고 있는, 발광소자.
  5. 제4항에 있어서,
    위에서 보면, 상기 제1 본딩 패드와 상기 제2 본딩 패드는 제1 방향을 따라 배열되고, 상기 트렌치는 상기 제1 절연층에서 상기 제1 방향을 따라 연신되고, 상기 트렌치는 상기 제1 방향에서 상기 제1 본딩 패드 또는 상기 제2 본딩 패드의 제1 방향의 길이보다 큰 연신 길이를 갖는, 발광소자.
  6. 제4항에 있어서,
    상기 제2 부분은 상기 반도체 메사를 둘러싼 주변 노출 영역을 더 포함하고, 위에서 보면, 상기 제1 본딩 패드와 상기 제2 본딩 패드는 제1 방향을 따라 배열되고, 상기 반도체 메사와 상기 주변 노출 영역의 사이에 상기 제1 방향을 따라 연신된 경계가 있고, 상기 경계는 제1 요철 패턴을 포함하고, 상기 트렌치는 상기 제1 절연층에서 연신되고, 상기 경계에 인접하고 상기 제1 방향을 따라 연신되고 상기 경계와 간격이 있는 외측 구간을 포함하고, 상기 외측 구간은 상기 제1 요철 패턴과 대체로 대응되는 제2 요철 패턴을 포함하는, 발광소자.
  7. 제4항에 있어서,
    상기 복수의 개공이 상기 접촉 영역 내에 위치하는 2개의 인접한 개공 사이의 간격과 상기 복수의 개공이 상기 접촉 영역 밖에 위치하는 2개의 인접한 개공 사이의 간격은 다른, 발광소자.
  8. 제1항에 있어서,
    상기 제1 그룹의 제2 절연층 개구부는 제2 절연층 개구를 포함하고, 위에서 보면, 상기 제2 절연층 개구는 상기 하나 이상의 커버부를 둘러싸고, 및/또는 상기 접촉 영역은 상기 제2 본딩 패드와 중첩되는, 발광소자.
  9. 제1항에 있어서,
    상기 제1 그룹의 제2 절연층 개구부는 제2 절연층 개구를 포함하고, 위에서 보면, 상기 제2 절연층 개구의 가장자리는 요철 가장자리를 포함하는, 발광소자.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 절연층과 상기 반사 도전 구조 사이에 형성된 접착층을 더 포함하는, 발광소자.
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