KR20230105013A - 인클로즈드 게이트 fet 및 그 구동 방법 - Google Patents
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Abstract
본 발명은 인클로즈드 게이트 FET 및 그 구동 방법에 관한 것으로서, 기판, 상기 기판 상에 형성된 소스 영역, 상기 기판 상에 형성된 드레인 영역, 상기 소스 영역과 상기 드레인 영역을 연결하기 위한 채널 영역 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 인클로즈드 게이트 방식으로 형성된 제1 게이트 전극, 상기 게이트 절연막 상에서 상기 제1 게이트 전극에 연결된 제2 게이트 전극 및 상기 게이트 절연막의 손상 여부를 진단하고, 상기 게이트 절연막에 발생한 손상을 회복시키기 위해 열처리를 실시하는 BIST(Built-in self-test) 방식의 자가치유 회로부를 포함한다.
본 발명에 의하면 소자의 성능을 개선하고 오작동을 최소화할 수 있는 효과가 있다.
본 발명에 의하면 소자의 성능을 개선하고 오작동을 최소화할 수 있는 효과가 있다.
Description
본 발명은 전계효과 트랜지스터(field-effect transistor, FET)에 관한 것으로서, 더욱 상세하게는 인클로즈드 게이트(Enclosed gate) 전계효과 트랜지스터에 관한 것이다.
전계 효과 트랜지스터(Field Effect Transistor, FET)는 전력 소모가 낮고 고집적이 가능하여 현재 대규모 집적회로의 주류가 되고 있다.
인클로즈드 게이트(Enclosed gate) FET는 STI(shallow trench isolation) 구조를 지니고 있지 않은 반도체 소자이다. 일반적으로 STI 구조를 갖는 반도체 소자에서 우주 방사선에 의한 손상이 주로 발생하는 측면이 있는데, 인클로즈드 게이트(enclosed gate) FET는 STI 구조를 갖지 않는다는 구조적인 특징으로 인하여, 방사선에 의한 손상으로부터 면역력이 있는 것이 특징이다. 따라서, 인클로즈드 게이트(enclosed gate) FET는 주로 우주, 인공위성, 화성탐사선, 원자력 발전의 제어 계측시스템과 같은 방사선의 영향으로부터 안정적인 구동이 응용분야에서 주로 선호되고 있다.
하지만, 이러한 인클로즈드 게이트(enclosed gate) FET도 SiO2 로 이루어진 게이트 절연막 및 ILD(inter layer dielectric)를 구비하고 있기 때문에, 다양한 방사선, 총 이온화 선량 효과와 같은 오류에 게이트 절연막이 노출되어, 칩의 오작동 또는 누설 전류가 증가하는 등의 문제를 초래할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자 자체에서 높은 발열 현상을 유발하도록 함으로써, 방사선에 의해 손상된 게이트 절연막을 회복하도록 하여, 소자의 성능을 개선하고 오작동을 최소화할 수 있는 인클로즈드 게이트(enclosed gate) FET 및 그 구동 방법을 제공하는데 그 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명은 인클로즈드 게이트 FET 및 그 구동 방법에 관한 것으로서, 기판, 상기 기판 상에 형성된 소스 영역, 상기 기판 상에 형성된 드레인 영역, 상기 소스 영역과 상기 드레인 영역을 연결하기 위한 채널 영역 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 인클로즈드 게이트 방식으로 형성된 제1 게이트 전극, 상기 게이트 절연막 상에서 상기 제1 게이트 전극에 연결된 제2 게이트 전극 및 상기 게이트 절연막의 손상 여부를 진단하고, 상기 게이트 절연막에 발생한 손상을 회복시키기 위해 열처리를 실시하는 BIST(Built-in self-test) 방식의 자가치유 회로부를 포함한다.
상기 자가치유 회로부는, 평상시에 소스 전극, 드레인 전극 및 상기 제1 게이트 전극에 전압을 인가하여 구동하고, 상기 게이트 절연막에 손상이 발생한 것으로 진단하면, 상기 소스 전극, 상기 드레인 전극 및 상기 제1 게이트 전극에 전압 인가를 중단하여 구동을 중단시키고, 상기 제2 게이트 전극에 전압을 인가하여 열처리를 실시하는 방식으로 손상을 회복시킬 수 있다.
상기 자가치유 회로부는 상기 게이트 절연막의 문턱전압이 미리 정해진 제1 기준치를 초과하거나, 또는 게이트 누설 전류가 미리 정해진 제2 기준치를 초과하면, 상기 게이트 절연막에 손상이 발생한 것으로 진단할 수 있다.
상기 자가치유 회로부는 상기 게이트 절연막의 손상 정도를 모니터링하여 피드백하는 방식으로, 상기 제2 게이트 전극에 인가하는 전압을 조정할 수 있다.
본 발명에 의하면 반도체 소자 자체에서 높은 발열 현상을 유발하도록 함으로써, 방사선에 의해 손상된 게이트 절연막을 회복하도록 하여, 소자의 성능을 개선하고 오작동을 최소화할 수 있는 효과가 있다. 특히, 본 발명의 인클로즈드 게이트 FET는 우주 방사선에 의한 반도체 소자의 손상을 회복시킬 수 있으므로, 우주 산업에 관련된 장비에 매우 유용하게 사용될 수 있을 것으로 기대된다.
또한, 본 발명에 의하면, 문턱전압의 변화로 인한 반도체의 오작동, 그리고 게이트 누설 전류의 증가로 인한 수명 저하를 개선할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET 구조를 위에서 바라 본 모습을 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET 형태를 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서의 구동 방법을 보여주는 흐름도이다.
도 4는 본 발명에서 제안하는 인클로즈드 게이트 FET에서의 동작 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 열처리 과정을 설명하기 위한 도면이다.
도 6은 본 발명에서 제안하는 인클로즈드 게이트 FET에서 측정된 전기적인 데이터를 도시한 그래프이다.
도 7은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 두께를 정의하기 위한 예시도이다.
도 8은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 길이를 정의하기 위한 예시도이다.
도 9는 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 길이와 열처리를 위해 제2 게이트 전극에 인가하는 전압과의 관계를 도시한 그래프이다.
도 10은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 두께 및 길이와 열처리를 위해 제2 게이트 전극에 인가되는 전압과의 관계를 도시한 그래프이다.
도 11 내지 도 22는 본 발명에서 제안하는 인클로즈드 게이트 FET에서 제1 게이트 전극과 제2 게이트 전극의 다양한 형태의 구현 예를 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET 형태를 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서의 구동 방법을 보여주는 흐름도이다.
도 4는 본 발명에서 제안하는 인클로즈드 게이트 FET에서의 동작 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 열처리 과정을 설명하기 위한 도면이다.
도 6은 본 발명에서 제안하는 인클로즈드 게이트 FET에서 측정된 전기적인 데이터를 도시한 그래프이다.
도 7은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 두께를 정의하기 위한 예시도이다.
도 8은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 길이를 정의하기 위한 예시도이다.
도 9는 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 길이와 열처리를 위해 제2 게이트 전극에 인가하는 전압과의 관계를 도시한 그래프이다.
도 10은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 두께 및 길이와 열처리를 위해 제2 게이트 전극에 인가되는 전압과의 관계를 도시한 그래프이다.
도 11 내지 도 22는 본 발명에서 제안하는 인클로즈드 게이트 FET에서 제1 게이트 전극과 제2 게이트 전극의 다양한 형태의 구현 예를 도시한 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명은 인클로즈드 게이트(Enclosed gate) FET 및 그 구동 방법에 관한 것이다.
도 1은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET 구조를 위에서 바라 본 모습을 도시한 것이고, 도 2는 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET 형태를 도시한 것이다.
도 1 및 도 2를 참조하면, 본 발명의 인클로즈드 게이트 FET는 기판 상에 형성된 소스(Source) 영역(10), 기판 상에 형성된 드레인(Drain) 영역(20), 소스 영역과 드레인 영역을 연결하기 위한 채널 영역 상에 형성된 게이트 절연막(30), 게이트 절연막(30) 상에 인클로즈드 게이트 방식으로 형성된 제1 게이트 전극(110) 및 게이트 절연막(30) 상에서 제1 게이트 전극(110)에 연결된 제2 게이트 전극을 포함하여 이루어진다.
그리고, 자가치유 회로부(미도시)는 게이트 절연막(30)의 손상 여부를 진단하고, 게이트 절연막(30)에 발생한 손상을 회복시키기 위해 열처리를 실시한다. 본 발명의 일 실시예에서 자가치유 회로부는 BIST(Built-in self-test) 방식으로 구현될 수 있다. BIST (Built-in self-test)는 게이트 절연막의 신뢰성을 조사하고 고장을 예측할 수 있으며, 이를 통하여 소자의 열화 및 복구의 정도를 모니터링하여 열처리(annealing)를 시작하고 중단할 시기를 결정할 수 있다. 특히, 포지티브 피드백(positive feedback)을 통해 발열을 유발하는 전극(VG2)의 활성화를 조정할 수 있다. 본 발명에서는 반도체 소자의 파라미터 변화를 진단하기 위하여 BIST(Built-in self-test) 방식으로 자가치유 회로부를 구현하며, BIST는 설계한 로직 회로 내부에 원하는 대로 동작이 되는지 확인할 수 있도록 함께 사용하는 기술로서, 자체 테스트 회로를 내장하는 것으로 볼 수 있다. 자체 테스트 회로를 내장하게 되면 실제 칩으로 나왔을 때 제대로 동작하는지 테스트하기 위한 복잡도가 크게 줄어들고,비싼 외부 장비를 사용하지 않고도 빠른 시간 내에 시험을 완료할 수 있다.
자가치유 회로부는 평상시에 소스 전극, 드레인 전극 및 제1 게이트 전극(110)에 전압을 인가(VS, VD, VG1)하여 구동하고, 게이트 절연막(30)에 손상이 발생한 것으로 진단하면, 소스 전극, 드레인 전극 및 제1 게이트 전극(110)에 전압 인가를 중단하여 구동을 중단시키고, 제2 게이트 전극(120)에 전압(VG2)을 인가하여 열처리(annealing)를 실시하는 방식으로 손상을 회복시킬 수 있다.
자가치유 회로부는 게이트 절연막(30)의 문턱전압(VT)이 미리 정해진 제1 기준치를 초과하거나, 또는 게이트 누설 전류(IG)가 미리 정해진 제2 기준치를 초과하면, 게이트 절연막(30)에 손상이 발생한 것으로 진단할 수 있다.
자가치유 회로부는 게이트 절연막(30)의 손상 정도를 모니터링하여 피드백하는 방식으로, 제2 게이트 전극(120)에 인가하는 전압을 조정할 수 있다.
도 3은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서의 구동 방법을 보여주는 흐름도이다.
도 3을 참조하면, 자가치유 회로부는 반도체 소자의 파라미터 중에서 문턱 전압(VT)과 게이트 누설 전류(IG)의 변화량을 주기적으로 모니터링한다(S310).
문턱 전압이 제1 기준치를 초과하거나, 게이트 누설 전류가 제2 기준치를 초과하면(S320). 게이트 절연막(30)에 손상이 발생한 것으로 진단하고, 열처리를 실시한다(S330). 즉, 게이트 절연막(30)에 손상이 발생한 것으로 진단하면, 소스 전극, 상기 드레인 전극 및 제1 게이트 전극(100)에 전압 인가를 중단하여 구동을 중단시키고, 제2 게이트 전극(120)에 전압(VG2)을 인가하여 열처리(annealing)를 실시하는 방식으로 손상을 회복시킬 수 있다.
그리고, 피드백을 통해 게이트 절연막(30)의 손상이 복구될 때가지 열처리를 실시한다(S340). 그리고, 파라미터 모니터링 결과, 정상 범위에 진입하면, 열처리를 중단하고, 다시 정상적인 구동을 실시한다. 즉, 제2 게이트 전극에 전압(VG2) 인가를 중단하고, 소스 전극, 드레인 전극 및 제1 게이트 전극(110)에 전압을 인가(VS, VD, VG1)하여 정상 구동시킨다.
도 4는 본 발명에서 제안하는 인클로즈드 게이트 FET에서의 동작 타이밍도이다.
도 4를 참조하면, 평상시, 즉 방사선에 의한 반도체 소자 열화가 발생하지 않았을 경우, 반도체 소자는 VG1, VD, VS 만을 활용하여 동작한다. 하지만, 파라미터 모니터링(parameter monitoring) 과정에서, 기준을 초과하는 범위의 소자 손상이 발생하게 되면, VG1, VD 에 인가되는 전압이 중단되고(0 V), 제2 게이트 전극(120)에 별도의 전압(VG2)이 인가된다. 이때, VG2 전압이 인가되면, 0 V 상태인 VG1 과의 전압차로 인하여, 도 5와 같은 소자의 발열 현상이 나타난다. 도 5는 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 열처리 과정을 설명하기 위한 도면이다.
이러한 발열을 통하여 소자의 신뢰성 및 성능을 복구할 수 있다. 이후, 제2 게이트 전극에 전압(VG2)을 인가하는 과정에서 파라미터 모니터링 결과, 정상 동작범위에 도달하면 전압 인가를 중단하고, 이후 VG1, VD, VS 전압을 활용하여 다시 정상 동작을 수행하도록 한다.
도 6은 본 발명에서 제안하는 인클로즈드 게이트 FET에서 측정된 전기적인 데이터를 도시한 그래프이다.
도 6에서는 본 발명의 제안 기술이 적용된 반도체 소자에서 측정된 전기적인 데이터를 보여주고 있으며, 감마방사선량 5 Mrad 를 조사받아 손상받은 반도체 소자가 대략 100 ms 이내의 짧은 시간의 열처리를 진행한 이후, 성능이 처음과 거의 유사하게 회복되는 것을 확인할 수 있다.
본 발명에서 고온 캐리어 주입(Hot-carrier injection), 방사선 환경 노출, BTI(Bias Temperature Instability), 플라즈마 반도체 공정, Fowler-Nordheim 터널링(tunneling)과 디램 및 플래시 메모리의 반복적인 동작 중 적어도 하나에 의해 발생하는 게이트 절연막(30)의 손상을 치유할 수 있다.
게이트 절연막(30)은 산화 실리콘(silicon dioxide) 막, 산화 알루미늄(aluminum oxide) 막, 산화 하프늄(hafnium oxide) 막, 산질화 하프늄(hafnium oxynitride) 막, 산화 아연(zinc oxide) 막, 란타늄 산화(lanthanum oxide) 막, 하프늄 실리콘 산화(hafnium silicon oxide) 막 및 강유전체(ferroelectric) 특성을 지니는 재료나 하프늄 지르코늄 산화(hafnium zirconium oxide) 막 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 일 실시예에 따른 인클로즈드 게이트 FET의 열처리 방법은 인클로즈드 게이트 FET의 채널 영역에 게이트-유발 드레인 누설 전류를 인가하고, 게이트-유발 드레인 누설 전류를 이용하여 채널 영역 상부에 형성된 게이트 절연막(30)의 손상을 치유할 수 있다.
게이트 절연막의 손상을 치유하는 과정은 게이트-유발 드레인 누설 전류에 의해 발생되는 줄 열(joule heat)이 게이트 절연막으로 전도됨으로써, 줄 열을 이용하여 게이트 절연막(30)의 손상을 치유할 수 있다.
누설 전류를 인가하는 과정은 인클로즈드 게이트 FET의 게이트 전극의 영역과 드레인 전극의 영역이 오버랩(overlap)되는 오버랩 길이와 게이트 절연막(30)의 두께 중 적어도 하나에 의해 복구 전압을 결정하고, 결정된 복구 전압을 게이트 전극과 드레인 전극 사이에 인가함으로써, 인클로즈드 게이트 FET의 채널 영역에 게이트-유발 드레인 누설 전류를 인가할 수 있다.
본 발명에서 게이트 전극의 영역과 드레인 전극의 영역이 중첩되는 구간 즉, 오버랩(overlap)되는 오버랩 길이와 게이트 절연막(30)의 두께 중 적어도 하나에 의해 복구 전압을 결정하며, 이렇게 결정된 복구 전압을 게이트 전극과 드레인 전극에 인가 사이에 인가할 수 있다.
본 발명에서 게이트-유발 드레인 누설 전류에 의해 채널 영역에 줄 열(joule heat)이 발생하고, 이렇게 발생한 줄 열이 게이트 절연막으로 전도됨으로써, 줄 열에 의한 어닐링(annealing) 효과를 가지게 되고 따라서 손상된 게이트 절연막 및 게이트 절연막과 채널 영역의 계면이 치유될 수 있다.
본 발명의 일 실시예에서 이황화몰리브덴 채널 영역 상에 게이트 절연막(30)이 형성될 수 있다.
이때, 인클로즈드 게이트 FET의 게이트 전극, 소스 전극 및 드레인 전극에 전압(voltage)을 인가하고, 인가된 전압에 의해 이황화몰리브덴(Molybdenum Disulphide, MoS2) 채널 영역에 줄열(Joule heat)을 짧게 국부적으로 발생시켜 이황화몰리브덴 채널 영역의 전류량을 증가시킬 수 있다.
이황화몰리브덴 채널 영역의 전류량을 증가시키는 과정에서 발생된 줄열(Joule heat)에 의해 이황화몰리브덴 채널 영역과 소스 전극 및 드레인 전극 사이의 컨택 저항을 감소시키고, 불안정한 결합에 의한 결함 또는 산소, 물분자, 폴리머 잔여물의 불순물을 제거하여 이황화몰리브덴 채널 영역에 흐르는 전자이동도 및 출력전류의 전류량을 증가시키며, 이황화몰리브덴 채널 영역은 단층 또는 다층의 층상구조로 형성되어 반도체적 성질을 나타내며, 이차원 물질인 이황화몰리브덴의 높은 전류 밀도에 의해 줄 열의 온도를 높일 수 있다.
본 발명의 일 실시예에서 이황화몰리브덴 채널 영역은 이셀레니드 몰리브덴(Molybdenum Diselenide, MoSe2), 이셀레니드 텅스텐(Tungsten Diselenide, WSe2), 이텔루리드 몰리브덴(Molybdenum Ditelluride, MoTe2), 이셀레니드 주석(Tin Diselenide, SnSe2) 및 맥신(Mxene) 중 적어도 어느 하나의 이차원 전이금속 칼코겐 화합물 또는 그래핀(Graphene), 흑린(Phosphorene) 및 실리센(Silicene) 중 적어도 어느 하나의 이차원 물질로 형성될 수 있다.
본 발명의 일 실시예에서 이황화몰리브덴 채널 영역은 익스폴리에이션(exfoliation), 화학기상증착(chemical vapor deposition, CVD) 및 원자층증착(atomic layer deposition, ALD) 중 적어도 하나로 형성될 수 있다.
도 7은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 두께를 정의하기 위한 예시도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 두께(TG)는 게이트 절연막(30) 상에 적층된 게이트의 높이로 정의한다. 도 7의 예시에서 게이트의 두께(TG)가 200um이다.
도 8은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 길이를 정의하기 위한 예시도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 길이(LG)는 제1 게이트(110)와 제2 게이트(120)를 연결하는 연결부재의 폭으로 정의한다. 도 8의 예시에서 게이트의 길이(LG)가 50um이다.
도 9는 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 길이와 열처리를 위해 제2 게이트 전극에 인가하는 전압과의 관계를 도시한 그래프이다.
도 9를 참조하면, 게이트 길이(LG)에 따라 인가되는 게이트 전압의 크기가 증가하는 경향이 있는 것을 확인할 수 있다.
제2 게이트 전극에 인가되는 전압은 게이트 길이(LG)가 증가하면 증가하는데, 이는 게이트의 저항과 관련이 있다. 즉, 게이트 길이(LG)가 길어질수록 게이트 저항은 감소하며, 저항이 감소하면 전압 강하가 감소된다. 따라서, 동일한 열을 생성하기 위해서는 더 높은 전압이 게이트에 인가돼야 한다. 같은 맥락으로, 게이트의 두께(TG)가 증가하면 게이트 전압도 증가하는 경향이 있다.
도 10은 본 발명의 일 실시예에 따른 인클로즈드 게이트 FET에서 게이트의 두께 및 길이와 열처리를 위해 제2 게이트 전극에 인가되는 전압과의 관계를 도시한 그래프이다.
도 10을 참조하면, LG*TG가 증가할 때, 제2 게이트 전극(120)에 인가되는 전압(VG2)가 증가하는 경향을 보이며, 이를 비율로 계산하면 대략 +2.7 mV/um2이 된다.
따라서, 게이트의 길이(LG)와 두께(LT)를 알면, 이에 2.7 mV/um2을 곱하여 제2 게이트 전극(120)에 인가되는 전압(VG2)을 산출할 수 있다. 이를 수식으로 나타내면 다음과 같다.
VG2=LG × LT × 2.7(mV/um2)
도 11 내지 도 22는 본 발명에서 제안하는 인클로즈드 게이트 FET에서 제1 게이트 전극과 제2 게이트 전극의 다양한 형태의 구현 예를 도시한 것이다.
도 11의 실시예는 제1 게이트 전극(110)과 제2 게이트 전극(120)이 사각형태의 연결부재를 사이에 두고 마주보고 있는 형태이다.
도 12의 실시예는 제1 게이트 전극(110)과 제2 게이트 전극(120)이 사각형태 연결부재의 인접한 두 개의 변에 각각 연결된 구조이다.
도 13 및 도 16의 실시예는 제1 게이트 전극(110)과 제2 게이트 전극(120)이 사각형태 연결부재의 일변에 연결된 구조이다.
도 14의 실시예는 제1 게이트 전극(110)과 제2 게이트 전극(120)이 사각형태 연결부재의 마주보는 변에 대각선 방향으로 각각 연결된 구조로서, 각 변에서 튀어나온 부분이 반시계 방향을 바라보는 형태이다.
도 15의 실시예는 제1 게이트 전극(110)과 제2 게이트 전극(120)이 사각형태 연결부재의 마주보는 변에 대각선 방향으로 각각 연결된 구조로서, 각 변에서 튀어나온 부분이 시계 방향을 바라보는 형태이다.
도 17의 실시예는 제1 게이트 전극(110)과 제2 게이트 전극(120)이 사각형태 연결부재의 일변에서 각 모서리에 연결된 형태이다.
도 18의 실시예는 제1 게이트 전극(110)과 제2 게이트 전극(120)이 사각형태 연결부재의 마주보는 두 변에서 수직 방향으로 각각 연결된 구조이다.
도 19의 실시예는 제1 게이트 전극(110)과 제2 게이트 전극(120)이 사각형태 연결부재의 인접한 두 변에서 수직 방향으로 각각 연결된 구조이다.
도 20의 실시예는 제1 게이트 전극(110)이 사각형태 연결부재의 일 변에 수평 방향으로 연결되고, 제2 게이트 전극(120)이 상기 일 변의 맞은편 변에 수직 방향으로 연결된 구조이다.
도 21의 실시예는 제1 게이트 전극(110)이 사각형태 연결부재의 일 변에 수평 방향으로 연결되고, 제2 게이트 전극(120)이 상기 일 변의 인접한 변에 수직 방향으로 연결된 구조이다.
도 22의 실시예는 제1 게이트 전극(110)이 사각형태 연결부재의 일 변에 수직 방향으로 연결되고, 제2 게이트 전극(120)이 상기 일 변에 수평 방향으로 연결된 구조이다.
이상 본 발명을 몇 가지 바람직한 실시 예를 사용하여 설명하였으나, 이들 실시 예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
10 소스 영역
20 드레인 영역
30 게이트 절연막 110 제1 게이트 전극
120 제2 게이트 전극
30 게이트 절연막 110 제1 게이트 전극
120 제2 게이트 전극
Claims (8)
- 인클로즈드 게이트 FET에서,
기판;
상기 기판 상에 형성된 소스 영역;
상기 기판 상에 형성된 드레인 영역;
상기 소스 영역과 상기 드레인 영역을 연결하기 위한 채널 영역 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 인클로즈드 게이트 방식으로 형성된 제1 게이트 전극;
상기 게이트 절연막 상에서 상기 제1 게이트 전극에 연결된 제2 게이트 전극; 및
상기 게이트 절연막의 손상 여부를 진단하고, 상기 게이트 절연막에 발생한 손상을 회복시키기 위해 열처리를 실시하는 BIST(Built-in self-test) 방식의 자가치유 회로부
를 포함하는 인클로즈드 게이트 FET.
- 청구항 1에 있어서,
상기 자가치유 회로부는,
평상시에 소스 전극, 드레인 전극 및 상기 제1 게이트 전극에 전압을 인가하여 구동하고,
상기 게이트 절연막에 손상이 발생한 것으로 진단하면, 상기 소스 전극, 상기 드레인 전극 및 상기 제1 게이트 전극에 전압 인가를 중단하여 구동을 중단시키고, 상기 제2 게이트 전극에 전압을 인가하여 열처리를 실시하는 방식으로 손상을 회복시키는 것을 특징으로 하는 인클로즈드 게이트 FET.
- 청구항 2에 있어서,
상기 자가치유 회로부는 상기 게이트 절연막의 문턱전압이 미리 정해진 제1 기준치를 초과하거나, 또는 게이트 누설 전류가 미리 정해진 제2 기준치를 초과하면, 상기 게이트 절연막에 손상이 발생한 것으로 진단하는 것을 특징으로 하는 인클로즈드 게이트 FET.
- 청구항 3에 있어서,
상기 자가치유 회로부는 상기 게이트 절연막의 손상 정도를 모니터링하여 피드백하는 방식으로, 상기 제2 게이트 전극에 인가하는 전압을 조정하는 것을 특징으로 하는 인클로즈드 게이트 FET.
- 기판, 소스 영역, 드레인 영역, 게이트 절연막, 제1 게이트 전극, 제2 게이트 전극 및 BIST(Built-in self-test) 방식으로 구현된 자가치유 회로부를 포함하는 인클로즈드 게이트 FET에서의 구동 방법에서,
상기 자가치유 회로부는 상기 게이트 절연막의 손상 여부를 진단하고, 상기 게이트 절연막에 발생한 손상을 회복시키기 위해 열처리를 실시하는 것을 특징으로 하는 인클로즈드 게이트 FET에서의 구동 방법.
- 청구항 5에 있어서,
상기 자가치유 회로부는,
평상시에 소스 전극, 드레인 전극 및 상기 제1 게이트 전극에 전압을 인가하여 구동하고,
상기 게이트 절연막에 손상이 발생한 것으로 진단하면, 상기 소스 전극, 상기 드레인 전극 및 상기 제1 게이트 전극에 전압 인가를 중단하여 구동을 중단시키고, 상기 제2 게이트 전극에 전압을 인가하여 열처리를 실시하는 방식으로 손상을 회복시키는 것을 특징으로 하는 인클로즈드 게이트 FET에서의 구동 방법.
- 청구항 6에 있어서,
상기 자가치유 회로부는 상기 게이트 절연막의 문턱전압이 미리 정해진 제1 기준치를 초과하거나, 또는 게이트 누설 전류가 미리 정해진 제2 기준치를 초과하면, 상기 게이트 절연막에 손상이 발생한 것으로 진단하는 것을 특징으로 하는 인클로즈드 게이트 FET에서의 구동 방법.
- 청구항 7에 있어서,
상기 자가치유 회로부는 상기 게이트 절연막의 손상 정도를 모니터링하여 피드백하는 방식으로, 상기 제2 게이트 전극에 인가하는 전압을 조정하는 것을 특징으로 하는 인클로즈드 게이트 FET에서의 구동 방법.
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