KR20230103963A - 아날로그 프론트 엔드의 pwm 제어 - Google Patents

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KR20230103963A
KR20230103963A KR1020220175503A KR20220175503A KR20230103963A KR 20230103963 A KR20230103963 A KR 20230103963A KR 1020220175503 A KR1020220175503 A KR 1020220175503A KR 20220175503 A KR20220175503 A KR 20220175503A KR 20230103963 A KR20230103963 A KR 20230103963A
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KR
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effect transistor
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signal
pwm
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KR1020220175503A
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구스타보 제임스 메하스
태광 박
지오바니 피글리오치
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르네사스 일렉트로닉스 아메리카 인크.
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Abstract

실시예에서, 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터, 코일, 및 아날로그 프론트 엔드를 포함하는 무선 전력 송신기가 개시된다. 무선 전력 송신기는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 활성화들에 적어도 부분적으로 기초하여 코일을 구동하도록 구성된다. 아날로그 프론트 엔드는, 제1 전계 효과 트랜지스터에 대응하고 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 제1 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제1 구동기, 및 제2 전계 효과 트랜지스터에 대응하고 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 제2 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제2 구동기를 포함한다.

Description

아날로그 프론트 엔드의 PWM 제어{PWM CONTROL OF ANALOG FRONT END}
본 개시내용은 일반적으로 무선 전력 송신기들과 무선 전력 수신기들 사이의 통신을 위한 장치들 및 방법들에 관한 것이다.
무선 전력 시스템들은 대개 수신기 코일을 갖는 수신기 및 송신기를 포함한다. 송신기의 송신 코일과 수신기의 수신기 코일이 서로 가까이 배치될 때, 그들은 송신기와 수신기 사이의 교류(AC) 전력의 유도성 송신을 용이하게 하는 변압기를 형성한다. 수신기는 대개, AC 전력을 동작하는 데 직류(DC) 전력을 요구하는 다양한 부하들 또는 구성요소들에 대해 활용될 수 있는 DC 전력으로 변환하는 정류기 회로를 포함한다. 송신기 및 수신기는 또한, 다양한 변조 방식들을 사용하여 정보 또는 메시지들을 교환하기 위해 변압기를 활용한다. 예컨대, 수신기는 하나 이상의 커패시터를 갖는 공진 회로를 포함할 수 있고, 공진 회로의 상이한 수의 커패시터를 스위치 인 또는 스위치 아웃하여, 진폭 시프트 키(ASK) 신호들을 생성하고, ASK 신호들에 메시지들을 인코딩할 수 있다. 수신기는 변압기를 통해 송신기와 통신하기 위해 ASK 신호들을 송신기로 송신할 수 있다. 송신기는 수신기로부터 수신된 ASK 신호들로부터 메시지들을 디코딩하고, 주파수 시프트 키(FSK) 신호들에 응답 메시지들을 인코딩하고, 그 주파수 시프트 키(FSK) 신호들은 변압기를 통해 수신기로 다시 송신될 수 있다.
실시예에서, 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터, 코일, 및 아날로그 프론트 엔드를 포함하는 무선 전력 송신기가 개시된다. 무선 전력 송신기는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 활성화들에 적어도 부분적으로 기초하여 코일을 구동하도록 구성된다. 아날로그 프론트 엔드는, 제1 전계 효과 트랜지스터에 대응하고 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 제1 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제1 구동기, 및 제2 전계 효과 트랜지스터에 대응하고 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 제2 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제2 구동기를 포함한다.
다른 실시예에서, 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터, 제3 전계 효과 트랜지스터, 제4 전계 효과 트랜지스터, 코일, 및 아날로그 프론트 엔드를 포함하는 무선 전력 송신기가 개시된다. 무선 전력 송신기는 제1, 제2, 제3, 및 제4 전계 효과 트랜지스터들의 활성화들에 적어도 부분적으로 기초하여 코일을 구동하도록 구성된다. 아날로그 프론트 엔드는, 제1 전계 효과 트랜지스터에 대응하고 제1 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제1 구동기, 및 제2 전계 효과 트랜지스터에 대응하고 제2 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제2 구동기를 포함한다. 아날로그 프론트 엔드는, 제3 전계 효과 트랜지스터에 대응하고 제3 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제3 구동기, 및 제4 전계 효과 트랜지스터에 대응하고 제4 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제4 구동기를 더 포함한다. 제1 전계 효과 트랜지스터와 제4 전계 효과 트랜지스터 중 적어도 하나의 활성화는 제1 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 제어된다. 제2 전계 효과 트랜지스터와 제3 전계 효과 트랜지스터 중 적어도 하나의 활성화는 제2 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 제어된다.
다른 실시예에서, 코일, 코일을 구동하도록 구성된 복수의 전계 효과 트랜지스터들, 복수의 전계 효과 트랜지스터들의 활성화들을 제어하도록 구성된 아날로그 프론트 엔드, 및 인코딩되지 않은 펄스 폭 변조 신호를 아날로그 프론트 엔드에 제공하도록 구성된 제어기를 포함하는 무선 전력 송신기가 개시된다. 아날로그 프론트 엔드는 인코딩되지 않은 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 전계 효과 트랜지스터들 중 적어도 하나의 활성화를 제어하도록 구성된다.
전술된 요약은 예시적인 것일 뿐이고, 어떠한 방식으로도 제한하는 것으로 의도되지 않는다. 위에서 설명된 예시적인 양태들, 실시예들, 및 피처들에 추가하여, 추가의 양태들, 실시예들, 및 피처들이 도면들 및 다음의 상세한 설명을 참조하여 명백하게 될 것이다. 도면들에서, 유사한 참조 번호들은 동일하거나 또는 기능적으로 유사한 요소들을 나타낸다.
도 1은 실시예에 따른 무선 전력 전송을 위한 예시적인 시스템의 블록도이다.
도 2는 실시예에 따른 도 1의 시스템의 예시적인 송신기를 예시하는 회로도이다.
도 3은 실시예에 따른 도 2의 송신기의 예시적인 아날로그 프론트 엔드(AFE)를 예시하는 회로도이다.
도 4는 실시예에 따른 풀 브리지 모드에서의 도 3의 AFE의 예시적인 파형들의 도면이다.
도 5는 실시예에 따른 하프 브리지 모드에서의 도 3의 AFE의 예시적인 파형들의 도면이다.
도 6은 다른 실시예에 따른 도 2의 송신기의 예시적인 AFE를 예시하는 회로도이다.
도 7은 실시예에 따른 풀 브리지 모드에서의 도 6의 AFE의 예시적인 파형들의 도면이다.
도 8은 실시예에 따른 하프 브리지 모드에서의 도 6의 AFE의 예시적인 파형들의 도면이다.
도 9는 다른 실시예에 따른 도 2의 송신기의 예시적인 AFE를 예시하는 회로도이다.
도 10은 실시예에 따른 풀 브리지 모드에서의 도 9의 AFE의 예시적인 파형들의 도면이다.
도 11은 실시예에 따른 하프 브리지 모드에서의 도 9의 AFE의 예시적인 파형들의 도면이다.
도 12는 다른 실시예에 따른 도 2의 송신기의 예시적인 AFE를 예시하는 회로도이다.
도 13은 실시예에 따른 풀 브리지 모드에서의 도 12의 AFE의 예시적인 파형들의 도면이다.
도 14는 실시예에 따른 하프 브리지 모드에서의 도 12의 AFE의 예시적인 파형들의 도면이다.
도 15는 다른 실시예에 따른 도 2의 송신기의 예시적인 AFE를 예시하는 회로도이다.
도 16은 실시예에 따른 데드 타임 최적화를 예시하는 예시적인 파형들의 도면이다.
도 17은 실시예에 따른 제로 전압 스위칭(ZVS) 회로의 기능을 예시하는 예시적인 파형의 도면이다.
도 18은 실시예에 따른 데드 타임 최적화를 예시하는 예시적인 파형들의 도면이다.
도 19는 다른 실시예에 따른 데드 타임 최적화를 예시하는 예시적인 파형들의 도면이다.
도 20은 다른 실시예에 따른 데드 타임 최적화를 예시하는 예시적인 파형들의 도면이다.
도 21은 다른 실시예에 따른 데드 타임 최적화를 예시하는 예시적인 파형들의 도면이다.
도 1은 예시적인 실시예에 따른 무선 전력 전송 및 통신을 구현하는 예시적인 시스템(100)을 도시하는 도면이다. 시스템(100)은 송신기(110) 및 수신기(120)를 포함하고, 그들은 유도성 커플링을 통해 그들 사이에서 전력 및 데이터를 무선으로 전송하도록 구성된다. 송신기(110) 및 수신기(120)로서 본원에서 설명되지만, 송신기(110) 및 수신기(120) 각각은 유도성 커플링을 통해 그들 사이에서 전력 또는 데이터를 송신 및 수신하도록 구성될 수 있다.
송신기(110)는 하나 이상의 전원(116)(도 2)으로부터 전력을 수신하고 AC 전력을 수신기(120)로 무선으로 송신하도록 구성된다. 예컨대, 송신기(110)는, 예컨대, AC 전원 또는 DC 전원과 같은 전원(116)에 연결되도록 구성될 수 있다. 송신기(110)는 제어기(112) 및 전력 구동기(114)를 포함한다.
제어기(112)는 전력 구동기(114)를 제어하고 동작시키도록 구성된다. 제어기(112)는, 예컨대, 프로세서, 중앙 프로세싱 유닛(CPU), 필드 프로그램가능 게이트 어레이(FPGA), 또는 전력 구동기(114)를 제어하고 동작시키도록 구성된 임의의 다른 회로부를 포함한다. 예시적인 실시예들에서 CPU로서 설명되지만, 그러한 실시예들에서 제어기(112)는 CPU로 제한되지 않고, 전력 구동기(114)를 제어하고 동작시키도록 구성된 임의의 다른 회로부를 포함할 수 있다. 예시적인 실시예에서, 제어기(112)는 전력 구동기(114)의 코일 TX를 구동하여 자기장을 생성하도록 전력 구동기(114)를 제어하도록 구성된다. 전력 구동기(114)는, 예컨대, 무선 전력 컨소시엄(Wireless Power Consortium)(Qi) 표준, 전력 매터스 연합(Power Matters Alliance)(PMA) 표준, 무선 전력 연합(Alliance for Wireless Power)(A for WP 또는 Rezence) 표준, 또는 임의의 다른 무선 전력 표준들과 같은 무선 전력 표준들에 의해 정의된 구성들 및 주파수들의 범위에서 코일 TX를 구동하도록 구성된다.
수신기(120)는 송신기(110)로부터 송신된 AC 전력을 수신하고 목적지 디바이스(140)의 하나 이상의 부하(126) 또는 다른 구성요소에 전력을 공급하도록 구성된다. 목적지 디바이스(140)는, 예컨대, 컴퓨팅 디바이스, 모바일 디바이스, 모바일 전화, 스마트 디바이스, 태블릿, 웨어러블 디바이스, 또는 전력을 무선으로 수신하도록 구성된 임의의 다른 전자 디바이스를 포함할 수 있다. 예시적인 실시예에서, 목적지 디바이스(140)는 수신기(120)를 포함한다. 다른 실시예들에서, 수신기(120)는 목적지 디바이스(140)와 별개이고, 와이어 또는 목적지 디바이스(140)에 전력을 제공하도록 구성된 다른 구성요소를 통해 목적지 디바이스(140)에 연결될 수 있다.
수신기(120)는 제어기(122) 및 전력 정류기(124)를 포함한다. 제어기(122)는, 예컨대, 프로세서, 중앙 프로세싱 유닛(CPU), 필드 프로그램가능 게이트 어레이(FPGA), 또는 전력 정류기(124)를 제어하고 동작시키도록 구성될 수 있는 임의의 다른 회로부를 포함한다. 전력 정류기(124)는 코일 RX를 포함하고, 코일 RX를 통해 수신된 전력을 부하(126)에 필요한 전력 타입으로 정류하도록 구성된다. 전력 정류기(124)는 코일 RX로부터 수신된 AC 전력을 DC 전력으로 정류하도록 구성되고, 그 후, 그 DC 전력은 부하(126)에 공급될 수 있다.
예로서, 수신기(120)가 송신기(110)에 근접하게 배치될 때, 전력 구동기(114)의 코일 TX에 의해 생성되는 자기장은 전력 정류기(124)의 코일 RX에 전류를 유도한다. 유도된 전류는 AC 전력(130)이 전력 구동기(114)로부터 전력 정류기(124)로 유도적으로 송신되게 한다. 전력 정류기(124)는 AC 전력(130)을 수신하고 AC 전력(130)을 DC 전력(132)으로 변환한다. 이어서, DC 전력(132)은 전력 정류기(124)에 의해 부하(126)에 제공된다. 부하(126)는, 예컨대, 목적지 디바이스(140)의 배터리를 충전하도록 구성된 배터리 충전기, 프로세서, 디스플레이 또는 목적지 디바이스(140)의 다른 전자 구성요소들에 전력을 공급하도록 구성된 DC-DC 변환기, 또는 목적지 디바이스(140)의 임의의 다른 부하를 포함할 수 있다.
송신기(110) 및 수신기(120)는 또한, 전력 구동기(114)와 전력 정류기(124)의 유도성 커플링을 통해 정보 또는 데이터, 예컨대, 메시지들을 교환하도록 구성된다. 예컨대, 송신기(110)가 수신기(120)로 전력을 전송하는 것을 시작하기 전에, 수신기(120)와 송신기(110) 사이에서 전력 계약이 합의 및 생성될 수 있다. 예컨대, 수신기(120)는, 예컨대, 수신기(120)로 전송될 전력의 양, AC 전력(130)의 전력 레벨을 증가, 감소 또는 유지하기 위한 커맨드들, 전력 전송을 중지하기 위한 커맨드들, 또는 다른 전력 전송 정보와 같은 전력 전송 정보를 표시하는 통신 패킷들 또는 다른 데이터를 송신기(110)로 전송할 수 있다. 다른 예에서, 수신기(120)가 송신기(110)에 근접하게 되는 것, 예컨대, 전력 전송을 용이하게 하기 위해 코일 TX와 코일 RX에 의해 변압기가 형성될 수 있을 정도로 충분히 가까이 있게 되는 것에 응답하여, 수신기(120)는 전력 전송을 요청하는 신호를 송신기(110)로 전송함으로써 통신을 개시하도록 구성될 수 있다. 이러한 경우, 송신기(110)는 전력 계약을 확립하는 것, 또는 예컨대 전력 계약이 이미 준비되어 있는 경우, 수신기(120)로의 전력 전송을 시작하는 것에 의해, 수신기(120)에 의한 요청에 응답할 수 있다.
송신기(110) 및 수신기(120)는 코일 TX와 코일 RX의 유도성 커플링을 통해 통신 패킷들, 데이터, 또는 다른 정보를 송신 및 수신할 수 있다. 예로서, 송신기(110)로부터 수신기(120)로 전송되는 통신 패킷은 주파수 시프트 키(FSK) 신호들(134)을 포함할 수 있다. FSK 신호들(134)은 반송파의 주파수의 변동들을 사용하여 디지털 데이터를 표현하는 주파수 변조된 신호들이다. 수신기(120)로부터 송신기(110)로 전송되는 통신 패킷들은 진폭 시프트 키(ASK) 신호들(136)을 포함할 수 있다. ASK 신호들(136)은 반송파의 진폭의 변동들을 사용하여 디지털 데이터를 표현하는 진폭 변조된 신호들이다. 송신기(110)가 FSK 신호들(134)을 전송하는 것으로 설명되고, 수신기(120)가 ASK 신호들(136)을 전송하는 것으로 설명되지만, 다른 실시예들에서, 수신기(120)는 대안적으로 FSK 신호들을 전송할 수 있고, 송신기(110)는 대안적으로 ASK 신호들을 전송할 수 있다. 송신기(110)와 수신기(120) 사이에서 통신 패킷들, 데이터, 또는 다른 정보를 송신하는 임의의 다른 방식이 대안적으로 사용될 수 있다.
이제 도 2를 참조하면, 예시적인 실시예에 따른 송신기(110)가 더 상세히 설명될 것이다. 도 2에 보이는 바와 같이, 송신기(110)의 제어기(112), 예컨대, CPU는 코일 TX를 사용하여 전력 또는 데이터를 제공하도록 전력 구동기(114)를 제어하고 동작시키기 위해, 예컨대, 펄스 폭 변조(PWM) 신호들 또는 다른 신호들과 같은 하나 이상의 신호를 사용하여 전력 구동기(114)의 아날로그 프론트 엔드(AFE)(150)와 통신한다. 예로서, 제어기(112)는 전력 구동기(114)를 제어하고 동작시키기 위해 1개, 2개, 3개, 4개, 또는 임의의 다른 수의 PWM 신호를 AFE(150)에 공급하도록 구성될 수 있다. 예컨대, 제어기(112)는 PWM 신호들 PWM_0, PWM_1, PWM_2 및 PWM_3 또는 다른 PWM 신호들 중 하나 이상을 AFE(150)에 공급하도록 구성될 수 있다. 일부 실시예들에서, 제어기(112)는 또한, 하프 브리지 동작을 인에이블 또는 디스에이블하도록 구성된 하프 브리지 인에이블 신호 EN_1/2_BRG를 AFE(150)에 제공하도록 구성될 수 있다. 예시적인 실시예에서, PWM 신호들은 제어기(112)에 의해 인코딩되고 AFE(150)에 의해 디코딩되는 것이 아니라 대신에 그대로 AFE(150)에 제공된다. 다른 실시예들에서, 대안적으로, PWM 신호들은 제어기(112)에 의해 인코딩되고 AFE(150)에 의해 디코딩될 수 있다.
AFE(150)는 PWM 신호들, 예컨대, PWM_0, PWM_1, PWM_2 및 PWM_3, 예컨대 EN_1/2_BRG와 같은 다른 신호들, 및 전원들(116) 중 하나 이상을 수신하고 출력 신호들 UG_0, BST_0, LG_0, UG_1, BST_1, 및 LG_1을 생성하도록 구성된다. 출력 신호들 UG_0, BST_0, 및 LG_0은 전력 구동기(114)의 상단 하프 브리지에 대응하고, 출력 신호들 UG_1, BST_1, 및 LG_1은 전력 구동기(114)의 하단 하프 브리지에 대응한다.
UG_0은 전력 구동기(114)의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(152)의 게이트에 연결되고 MOSFET(152)의 활성화를 제어한다. MOSFET(152)가 활성화될 때, MOSFET(152)의 소스/드레인은 브리지 전원 VBRIDGE를 코일 TX의 제1 측에 연결된 출력 SW_0에 연결한다.
LG_0은 전력 구동기(114)의 MOSFET(154)의 게이트에 연결되고 MOSFET(154)의 활성화를 제어한다. MOSFET(154)가 활성화될 때, MOSFET(154)의 소스/드레인은 SW_0을 접지에 연결한다.
예컨대, 도 3에 도시된 바와 같이, AFE(150)를 통해 다이오드를 통해 전원들(116) 중 하나에 연결된 BST_0은 커패시터(156)의 하나의 측에 연결된다. 커패시터(156)의 다른 측은 SW_0에 연결되고, 그에 따라, 커패시터는 UG_0 및 LG_0의 활성화들에 따라 충전 및 방전된다. 일부 실시예들에서, BST_0은 UG_0 신호에 전력을 공급하기 위해 VBRIDGE+5V를 제공하기 위한 플로팅 전원으로서 작용한다.
UG_1은 전력 구동기(114)의 MOSFET(158)에 연결되고 MOSFET(158)의 활성화를 제어한다. MOSFET(158)가 활성화될 때, MOSFET(158)의 소스/드레인은 VBRIDGE를 커패시터(160)를 통해 코일 TX의 제2 측에 연결된 출력 SW_1에 연결한다.
LG_1은 전력 구동기(114)의 MOSFET(162)의 게이트에 연결되고 MOSFET(162)의 활성화를 제어한다. MOSFET(162)가 활성화될 때, MOSFET(162)의 소스/드레인은 SW_1을 접지에 연결한다.
예컨대, 도 3에 도시된 바와 같이, AFE(150)를 통해 다이오드를 통해 전원들(116) 중 하나에 연결된 BST_1은 커패시터(164)의 하나의 측에 연결된다. 커패시터(164)의 다른 측은 SW_1에 연결되고, 그에 따라, 커패시터는 UG_1 및 LG_1의 활성화들에 따라 충전 및 방전된다. 일부 실시예들에서, BST_1은 UG_1 신호에 전력을 공급하기 위해 VBRIDGE+5V를 제공하기 위한 플로팅 전원으로서 작용한다.
전력 구동기(114)는 또한, MOSFET(154)의 드레인과 병렬로 VBRIDGE와 접지 사이에 배치된 커패시터(166) 및 MOSFET(162)의 드레인과 병렬로 VBRIDGE와 접지 사이에 배치된 커패시터(168)를 포함한다.
AFE(150)는 또한, 각각의 하프 브리지를 위한 접지(GND)에 대한 연결들을 갖고, 모니터링 및 피드백을 위한 SW_0 및 SW_1에 대한 연결들을 갖는다.
MOSFET들(152, 154, 158, 및 162) 및 커패시터들(156, 160, 164, 166, 및 168)은, 예컨대, 수신기(120)(도 1)와 같은 다른 디바이스에 전력 또는 데이터를 유도적으로 제공하기 위해 AFE(150)에 의해 수신된 PWM 신호들, 예컨대, PWM_0, PWM_1, PWM_2, 및 PWM_3 중 하나 이상에 따라 코일 TX를 구동하여 자기장을 생성하도록 출력들 SW_0 및 SW_1을 제어하도록 함께 구성된다. MOSFET들 및 커패시터들의 예시적인 구성이 도 2 및 다음의 도면들에 도시되지만, MOSFET들 및 커패시터들의 임의의 다른 구성이 코일 TX를 구동하기 위해 대안적으로 활용될 수 있다.
AFE(150)의 예시적인 실시예들은 이제 도 3 내지 도 21을 참조하여 설명될 것이다.
이제 도 3을 참조하면, AFE(150)의 실시예에 따른 예시적인 AFE(200)가 이제 설명될 것이다. AFE(200)는 전원들(116), 예컨대, 5V 전원들 또는 다른 전압들 및 단일 PWM 신호 PWM_0을 입력들로서 수신한다. PWM_0은 AFE(200)의 상단 하프 브리지의 데드 타임 회로(202)로 피드된다. PWM_0은 또한 인버터(204)에 의해 반전되고, 반전된 신호 PWM_0B는 AFE(200)의 하단 하프 브리지의 데드 타임 회로(206)로 피드된다.
데드 타임 회로(202)는 PWM_0을 입력 신호로서 수신하고, 자동 제로 전압 스위칭(ZVS) 회로(208)로부터 수신된 신호에 따라 대응하는 출력 신호들 PWM_0_UG 및 PWM_0_LG의 상승 에지들을 지연시키도록 구성된다. PWM_0_LG는 상승 에지가 지연되면서 데드 타임 회로(202)에 의해 PWM_0에 대해 반전된다. PWM_0_UG는 MOSFET(152)의 활성화를 제어하기 위해 UG_0에 출력하는 MOSFET 구동기(210)로 피드된다. PWM_0_LG는 MOSFET(154)의 활성화를 제어하기 위해 LG_0에 출력하는 MOSFET 구동기(212)로 피드된다.
예컨대, 도 4에 도시된 바와 같이, PWM_0_UG의 상승 에지는 로우로부터 하이로의 천이 동안의 SW_0의 데드 타임의 종료와 일치하도록 PWM_0에 대해 지연되고, 그에 따라, SW_0이 하이이고 더 이상 천이하지 않을 때 PWM_0_UG의 상승 에지가 발생한다. 유사하게, PWM_0_LG의 상승 에지는 하이로부터 로우로의 천이 동안의 SW_0의 데드 타임의 종료와 일치하도록 PWM_0의 반전에 대해 지연되고, 그에 따라, SW_0이 로우이고 더 이상 천이하지 않을 때 PWM_0_LG의 상승 에지가 발생한다.
데드 타임 회로(206)는 PWM_0B를 입력 신호로서 수신하고, ZVS 회로(208)로부터 수신된 신호에 따라 대응하는 출력 신호들 PWM_0B_UG 및 PWM_0B_LG의 상승 에지들을 지연시키도록 구성된다. PWM_0B_LG는 상승 에지가 지연되면서 데드 타임 회로(206)에 의해 PWM_0B에 대해 반전된다. PWM_0B_UG는 MOSFET(152)의 활성화를 제어하기 위해 UG_1에 출력하는 MOSFET 구동기(214)로 피드된다. PWM_0B_LG는 MOSFET(154)의 활성화를 제어하기 위해 LG_1에 출력하는 MOSFET 구동기(216)로 피드된다.
예컨대, 도 4에 도시된 바와 같이, PWM_0B_UG의 상승 에지는 로우로부터 하이로의 천이 동안의 SW_1의 데드 타임의 종료와 일치하도록 PWM_0B에 대해 지연되고, 그에 따라, SW_1이 하이이고 더 이상 천이하지 않을 때 PWM_0B_UG의 상승 에지가 발생한다. 유사하게, PWM_0B_LG의 상승 에지는 하이로부터 로우로의 천이 동안의 SW_1의 데드 타임의 종료와 일치하도록 PWM_0B의 반전에 대해 지연되고, 그에 따라, SW_1이 로우이고 더 이상 천이하지 않을 때 PWM_0B_LG의 상승 에지가 발생한다.
ZVS 회로(208)는 SW_0 및 SW_1로부터의 피드백을 모니터링하고, 대응하는 출력 SW_0 또는 SW_1이 하이, 로우, 또는 천이 중일 때를 데드 타임 회로들(202 및 206)에 표시하도록 구성된다. 일부 실시예들에서, 대안적으로, 제어기(112)는 ZVS 회로(208) 대신에 또는 ZVS 회로(208)로부터의 피드백에 기초하여 데드 타임 회로들(202 및 206)을 제어할 수 있다. ZVS 회로(208)는 MOSFET들의 바디 다이오드들에 의해 클램핑된 전압과 최종 전압 사이의 영역에 속하는 SW_0 및 SW_1의 특정 전압들을 검출하는 서보 피드백 루프에 기초하여 데드 타임 회로들(202 및 206)이 출력 신호들의 상승 에지들을 지연시키게 하도록 구성된다. ZVS 회로(208)의 기능은 도 16 내지 도 21을 참조하여 아래에서 더 상세히 설명될 것이다.
도 4에 도시된 바와 같이, 예컨대, PWM_0_UG와 PWM_0_LG는 로우와 하이 사이에서 교번하고, 그들 각각의 상승 및 하강 에지들은 SW_0의 데드 타임들을 최적화하도록 이격된다. 유사하게, PWM_0B_UG와 PWM_0B_LG는 로우와 하이 사이에서 교번하고, 그들 각각의 상승 및 하강 에지들은 SW_1의 데드 타임들을 최적화하도록 이격된다. 도 4는, 예컨대, PWM_0의 반전으로 인해 SW_0과 SW_1 사이의 180도 위상 시프트를 갖는 50% 듀티 사이클을 도시한다. 임의의 다른 듀티 사이클이 대안적으로 사용될 수 있다.
데드 타임 회로들(202 및 206)이 대응하는 신호들의 상승 에지들을 지연시키는 것으로 설명되지만, 일부 실시예들에서, 대안적으로, 데드 타임 회로들(202 및 206) 중 하나 또는 둘 모두는 일부 실시예들에서 대응하는 신호들의 하강 에지들을 지연시키기 위해 활용될 수 있다.
일부 실시예들에서, AFE(200)는 또한 제어기(112)로부터 EN_1/2_BRG를 수신한다. EN_1/2_BRG는 PWM_0과 함께 인버터(204) 전에 위치된 OR 게이트(218)로 피드되고, 그에 따라, EN_1/2_BRG가 인에이블될 때, AFE(200)의 하단 하프 브리지가 디스에이블되는데, 이는, 예컨대, 인버터(204)의 출력이 항상 로우일 것이고, 예컨대 도 5에 도시된 바와 같이, SW_1이 항상 로우일 것이기 때문이다. EN_1/2_BRG가 디스에이블될 때, AFE(200)의 하단 하프 브리지는, 예컨대 도 4에 도시된 바와 같이, SW_1을 구동하기 위해 인버터(204)에 의해 PWM_0이 PWM_0B로 반전되는 것으로 인해 인에이블된다.
AFE(200)의 구성은 제어기(112)가 풀 브리지 및 하프 브리지 동작들 둘 모두에 대해 단일 PWM 신호, 예컨대, PWM_0을 사용하여 전력 구동기(114)를 제어하고 동작시키는 것을 허용한다. 단일 PWM 신호가 제어기(112)의 단일 핀을 사용하여 제어기(112)로부터 AFE(200)로 제공될 수 있다. 단일 PWM 신호는 또한, 제어기(112)가 FSK 메시징을 위해 코일 TX로부터의 전력 출력의 주파수를 제어하는 것을 허용한다. 전력 구동기(114)의 풀 브리지 동작은 SW_0과 SW_1 사이의 180도 위상 시프트를 제공하기 위해 PWM 신호를 반전시킴으로써 인에이블되고, 데드 타임 회로들(202 및 206) 및 ZVS(208)는 SW_0 및 SW_1의 데드 타임 최적화를 자동으로 제어하기 위해 활용된다. EN_1/2_BRG 신호의 사용은 제어기(112)가 단일 PWM 신호와 독립적으로 하프 브리지 동작 모드를 인에이블 및 디스에이블하는 것을 허용한다.
이제 도 6을 참조하면, AFE(150)의 실시예에 따른 예시적인 AFE(300)가 이제 설명될 것이다. AFE(300)는 AFE(200)와 유사한 구성요소들을 포함하고, 여기서, 유사한 구성요소들은 유사한 참조 번호들을 갖고 유사한 방식으로 동작하도록 구성된다. 이 실시예에서, AFE(300)는 단일 PWM 신호 대신에 2개의 PWM 신호 PWM_0 및 PWM_1을 입력들로서 수신한다. PWM_0은 AFE(200)와 유사한 방식으로 AFE(300)의 상단 하프 브리지의 데드 타임 회로(302)로 피드된다. 이 실시예에서, PWM_1은 AFE(300)의 하단 하프 브리지의 데드 타임 회로(306)로 피드된다.
데드 타임 회로(302)는 PWM_0을 입력 신호로서 수신하고, 전력 구동기(114)의 MOSFET들(152 및 154)을 제어하기 위해 AFE(200)에 대해 위에서 설명된 것과 유사한 방식으로 ZVS 회로(308)로부터 수신된 신호에 따라 대응하는 출력 신호들 PWM_0_UG 및 PWM_0_LG의 상승 에지들을 지연시키도록 구성된다. PWM_0_LG는 상승 에지가 지연되면서 데드 타임 회로(302)에 의해 PWM_0에 대해 반전된다. PWM_0_UG는 MOSFET(152)의 활성화를 제어하기 위해 UG_0에 출력하는 MOSFET 구동기(310)로 피드된다. PWM_0_LG는 MOSFET(154)의 활성화를 제어하기 위해 LG_0에 출력하는 MOSFET 구동기(312)로 피드된다.
예컨대, 도 7에 도시된 바와 같이, PWM_0_UG의 상승 에지는 로우로부터 하이로의 천이 동안의 SW_0의 데드 타임의 종료와 일치하도록 PWM_0에 대해 지연되고, 그에 따라, SW_0이 하이이고 더 이상 천이하지 않을 때 PWM_0_UG의 상승 에지가 발생한다. 유사하게, PWM_0_LG의 상승 에지는 하이로부터 로우로의 천이 동안의 SW_0의 데드 타임의 종료와 일치하도록 PWM_0의 반전에 대해 지연되고, 그에 따라, SW_0이 로우이고 더 이상 천이하지 않을 때 PWM_0_LG의 상승 에지가 발생한다.
데드 타임 회로(306)는 PWM_1을 입력 신호로서 수신하고, ZVS 회로(308)로부터 수신된 신호에 따라 대응하는 출력 신호들 PWM_1_UG 및 PWM_1_LG의 상승 에지들을 지연시키도록 구성된다. PWM_1_LG는 상승 에지가 지연되면서 데드 타임 회로(306)에 의해 PWM_1에 대해 반전된다. PWM_1_UG는 MOSFET(152)의 활성화를 제어하기 위해 UG_1에 출력하는 MOSFET 구동기(314)로 피드된다. PWM_1_LG는 MOSFET(154)의 활성화를 제어하기 위해 LG_1에 출력하는 MOSFET 구동기(316)로 피드된다.
예컨대, 도 7에 도시된 바와 같이, PWM_1_UG의 상승 에지는 로우로부터 하이로의 천이 동안의 SW_1의 데드 타임의 종료와 일치하도록 PWM_1에 대해 지연되고, 그에 따라, SW_1이 하이이고 더 이상 천이하지 않을 때 PWM_1_UG의 상승 에지가 발생한다. 유사하게, PWM_1_LG의 상승 에지는 하이로부터 로우로의 천이 동안의 SW_1의 데드 타임의 종료와 일치하도록 PWM_1의 반전에 대해 지연되고, 그에 따라, SW_1이 로우이고 더 이상 천이하지 않을 때 PWM_1_LG의 상승 에지가 발생한다.
도 7에 도시된 바와 같이, 예컨대, PWM_0_UG와 PWM_0_LG는 로우와 하이 사이에서 교번하고, 그들 각각의 상승 및 하강 에지들은 SW_0의 데드 타임들을 최적화하도록 이격된다. 유사하게, PWM_1_UG와 PWM_1_LG는 로우와 하이 사이에서 교번하고, 그들 각각의 상승 및 하강 에지들은 SW_1의 데드 타임들을 최적화하도록 이격된다. 도 7은 180도만으로 제한되지 않는 SW_0과 SW_1 사이의 위상 시프트를 갖는 50% 듀티 사이클을 도시한다. 대안적으로, 임의의 다른 듀티 사이클 또는 위상 시프트가, 예컨대, PWM_0 및 PWM_1을 각각 조정함으로써 사용될 수 있다.
이 실시예에서, 제어기(112)는 PWM_0 및 PWM_1을 각각 사용하여 AFE(300)의 각각의 하프 브리지를 인에이블 또는 디스에이블하도록 구성된다. 예컨대, 상단 및 하단 하프 브리지들 중 하나를 디스에이블하기 위해, 대응하는 PWM 신호가 제어기(112)에 의해 로우로 설정되고, 이는 대응하는 출력 SW_0 또는 SW_1이 로우 상태와 하이 상태 사이의 천이 없이 로우로 또한 설정되게 한다. 예컨대, 도 8에 도시된 바와 같이, PWM_1이 로우로 설정되고, 이는 PWM_1_UG가 로우로 설정되게 하고, PWM_1_UG가 하이, 예컨대 5V로 설정되게 하고, 대응하는 출력 SW_1이 로우로 설정되게 한다.
AFE(300)의 구성은 제어기(112)가 2개의 PWM 신호, 예컨대, PWM_0 및 PWM_1을 사용하여 전력 구동기(114)를 제어하고 동작시키는 것을 허용하는데, 각각의 PWM 신호는 AFE(300)의 하나의 하프 브리지를 제어하고, PWM 신호들 둘 모두는 함께 풀 브리지 동작을 제어한다. 2개의 PWM 신호는 제어기(112)가 FSK 메시징을 위해 코일 TX로부터의 전력 출력의 주파수를 제어할 뿐만 아니라 전력 출력의 듀티 사이클 및 위상 시프트도 제어하는 것을 허용한다. 전력 구동기(114)의 풀 브리지 동작은 PWM 신호들 둘 모두를 함께 사용함으로써 AFE(300)에 대해 인에이블되고, 데드 타임 회로들(202 및 206) 및 ZVS(208)는 SW_0 및 SW_1의 데드 타임 최적화를 자동으로 제어하기 위해 활용된다. 제어기(112)는 PWM 신호들 중 하나를 디스에이블하거나 또는, 예컨대 0V와 같은 로우 값으로 설정함으로써, 하프 브리지와 풀 브리지 동작 사이를 천이시키도록 구성된다.
이제 도 9을 참조하면, AFE(150)의 실시예에 따른 예시적인 AFE(400)가 이제 설명될 것이다. AFE(400)는 전원들(116), 예컨대, 5V 전원들 또는 다른 전압들 및 2개의 PWM 신호 PWM_0 및 PWM_1을 입력들로서 수신한다. 이 실시예에서, PWM_0은 출력들 UG_0 및 LG_1을 제어하기 위해 MOSFET 구동기들(410 및 416)로 피드되고, PWM_1은 출력들 UG_1 및 LG_0을 제어하기 위해 MOSFET 구동기들(412 및 414)로 피드된다. PWM_0 및 PWM_1은 풀 브리지 또는 하프 브리지 동작 모드들 동안 AFE(400)의 각각의 하프 브리지를 제어하기 위해 제어기(112)에 의해 함께 활용된다. 예컨대, 이 실시예에서, PWM_0은 MOSFET들(152 및 162)의 동작 및 활성화를 제어하기 위해 제어기(112)에 의해 사용되는 한편, PWM_1은 MOSFET들(154 및 158)의 동작 및 활성화를 제어하기 위해 제어기(112)에 의해 사용된다. 이 실시예에서, 제어기(112)는 PWM_0 및 PWM_1을 통해 SW_0 및 SW_1의 데드 타임을 제어하도록 구성된다.
도 10에 도시된 바와 같이, 예컨대, PWM_0과 PWM_1은 로우와 하이 사이에서 교번하고, 그들 각각의 상승 및 하강 에지들은 SW_0 및 SW_1의 데드 타임들을 최적화하도록 제어기(112)에 의해 이격된다. 도 10은 SW_0과 SW_1 사이의 180도 위상 시프트를 갖는 50% 듀티 사이클을 도시한다. 임의의 다른 듀티 사이클이 대안적으로 사용될 수 있다.
일부 실시예들에서, AFE(400)는 또한 제어기(112)로부터 EN_1/2_BRG를 수신한다. EN_1/2_BRG는 PWM_0과 MOSFET 구동기(416) 사이에 배치된 OR 게이트(418) 및 PWM_1과 MOSFET 구동기(414) 사이에 배치된 OR 게이트(420)로 피드된다. 이 실시예에서, PWM_0은 OR 게이트(418)에 진입하기 전에 반전되고, OR 게이트(418)의 출력이 또한 반전된다. 유사하게, PWM_1은 OR 게이트(420)에 진입하기 전에 반전되고, OR 게이트(418)의 출력이 또한 반전된다. EN_1/2_BRG가 인에이블될 때, AFE(400)의 하단 하프 브리지가 디스에이블되는데, 이는, 예컨대, 각각의 OR 게이트(418 및 420)의 출력이 하이이지만 로우 신호로 반전되어, 예컨대 도 11에서, MOSFET 구동기(414)와 MOSFET 구동기(416) 둘 모두가 로우 신호들을 출력할 것이기 때문이다. EN_1/2_BRG가 디스에이블될 때, AFE(400)의 하단 하프 브리지는, 예컨대 도 10에 도시된 바와 같이, PWM_0 및 PWM_1이 OR 게이트들(418 및 420)을 단순히 통과하는 것으로 인해 인에이블된다.
일부 실시예들에서, 예컨대 도 12에 도시된 바와 같이, AFE(400)는 또한 ZVS 회로를 포함할 수 있고, 그 ZVS 회로는 그의 피드백 신호를 데드 타임 회로 대신에 제어기(112)에 출력한다.
AFE(400)의 구성은 제어기(112)가 풀 브리지 및 하프 브리지 동작들 둘 모두에 대해 2개의 PWM 신호, 예컨대, PWM_0 및 PWM_1을 사용하여 전력 구동기(114)를 제어하고 동작시키는 것을 허용한다. 2개의 PWM 신호는 제어기(112)가 FSK 메시징을 위해 코일 TX로부터의 전력 출력의 주파수를 제어하는 것 및 SW_0 및 SW_1의 데드 타임들을 제어하는 것을 허용한다. EN_1/2_BRG 신호의 사용은 제어기(112)가 PWM 신호들과 독립적으로 하프 브리지 동작 모드를 인에이블 및 디스에이블하는 것을 허용한다. 이 실시예에서, 하프 브리지 동작 모드에서 동작할 때, 제어기(112)는 또한, 코일 TX에 의한 전력 출력의 듀티 사이클을 제어하도록 구성된다. 예컨대, 각각의 PWM 신호는 활성 하프 브리지의 하나의 MOSFET, 예컨대, 상단 하프 브리지의 MOSFET들(152 및 154)을 독립적으로 제어하지만, 다른 하프 브리지의 대향 MOSFET들, 예컨대, 하단 하프 브리지의 MOSFET들(158 및 162)을 제어할 필요가 없기 때문에, PWM 신호들은 제어기(112)에 의해 듀티 사이클을 제어하도록 조작될 수 있다. 데드 타임, 즉, PWM_0과 PWM_1 둘 모두가 로우일 때의 시간 기간은 PWM_0 및 PWM_1의 듀티 사이클들이 50% 이하인 경우에 제어될 수 있다는 점에 유의하는 것이 중요하다.
이제 도 12를 참조하면, AFE(150)의 실시예에 따른 예시적인 AFE(500)가 이제 설명될 것이다. AFE(500)는 전원들(116), 예컨대, 5V 전원들 또는 다른 전압들 및 4개의 PWM 신호 PWM_0, PWM_1, PWM_2, 및 PWM_3을 입력들로서 수신한다. 이 실시예에서, PWM_0은 출력 UG_0을 제어하기 위해 MOSFET 구동기(510)로 피드되고, PWM_1은 출력 UG_1을 제어하기 위해 MOSFET 구동기(512)로 피드되고, PWM_2는 출력 UG_1을 제어하기 위해 MOSFET 구동기(514)로 피드되고, PWM_4는 출력 LG_1을 제어하기 위해 MOSFET 구동기(516)로 피드된다. PWM_0, PWM_1, PWM_2, 및 PWM_3은 풀 브리지 또는 하프 브리지 동작 모드들 동안 AFE(500)를 제어하기 위해 제어기(112)에 의해 함께 활용된다. 예컨대, 이 실시예에서, PWM_0은 MOSFET(152)의 동작 및 활성화를 제어하기 위해 제어기(112)에 의해 사용되고, PWM_1은 MOSFET(154)의 동작 및 활성화를 제어하기 위해 제어기(112)에 의해 사용되고, PWM_2는 MOSFET(158)의 동작 및 활성화를 제어하기 위해 제어기(112)에 의해 사용되고, PWM_3은 MOSFET(162)의 동작 및 활성화를 제어하기 위해 제어기(112)에 의해 사용된다. 이 실시예에서, 제어기(112)는, 예컨대, ZVS 회로(508)로부터의 피드백을 사용하여, PWM_0, PWM_1, PWM_2, 및 PWM_3을 통해 SW_0 및 SW_1의 데드 타임을 제어하도록 구성된다. 다른 실시예들에서, 대안적으로, 예컨대, 데드 타임 회로들(202 및 206)(도 3)과 같은 데드 타임 회로들이 데드 타임을 제어하기 위해 활용될 수 있고, 여기서, 예컨대, 각각의 PWM 신호는 지연된 출력들 중 하나만을 출력하는 대응하는 데드 타임 회로를 가질 수 있다.
도 13에 도시된 바와 같이, PWM_0과 PWM_1은 로우와 하이 사이에서 교번하고, 그들 각각의 상승 및 하강 에지들은 SW_0의 데드 타임들을 최적화하도록 제어기(112)에 의해 이격된다. 유사하게, PWM_2와 PWM_3은 로우와 하이 사이에서 교번하고, 그들 각각의 상승 및 하강 에지들은 SW_1의 데드 타임들을 최적화하도록 제어기(112)에 의해 이격된다. 도 13은 180도만으로 제한되지 않는 SW_0과 SW_1 사이의 위상 시프트를 갖는 50% 듀티 사이클을 도시한다. 대안적으로, 임의의 다른 듀티 사이클 또는 위상 시프트가, 예컨대, PWM_0, PWM_1, PWM_2, 및 PWM_3을 조정함으로써 사용될 수 있다.
이 실시예에서, 제어기(112)는 PWM_0과 PWM_1의 조합 또는 PWM_2와 PWM_3의 조합을 각각 사용하여 AFE(500)의 각각의 하프 브리지를 인에이블 또는 디스에이블하도록 구성된다. 예컨대, 상단 및 하단 하프 브리지들 중 하나를 디스에이블하기 위해, 대응하는 PWM 신호들이 제어기(112)에 의해 각각 로우 및 하이로 설정되고, 이는 대응하는 출력 SW_0 또는 SW_1이 로우 상태와 하이 상태 사이의 천이 없이 로우로 또한 설정되게 한다. 예컨대, 도 14에 도시된 바와 같이, PWM_2가 로우로 설정되고, PWM_3이 하이로 설정되고, 이는 대응하는 출력 SW_1이 로우로 설정되게 한다.
일부 실시예들에서, AFE(500)는 또한, 피드백 신호를 제어기(112)에 출력하는 ZVS 회로(508)를 포함한다. ZVS 회로(508)는, 출력 신호, 예컨대, ZVS FEEDBACK이 데드 타임 회로 대신에 제어기(112)에 제공되는 것을 제외하고는, ZVS 회로(208)와 유사한 방식으로 동작한다. 제어기(112)는 데드 타임 회로들(202 및 206)과 유사한 방식으로 ZVS FEEDBACK에 기초하여 PWM_0, PWM_1, PWM_2, 및 PWM_3 중 하나 이상의 상승 에지들을 지연시키도록 구성된다.
AFE(500)의 구성은 제어기(112)가 풀 브리지 및 하프 브리지 동작들 둘 모두에 대해 4개의 PWM 신호, 예컨대 PWM_0, PWM_1, PWM_2, 및 PWM_3을 사용하여 전력 구동기(114)를 제어하고 동작시키는 것을 허용한다. 4개의 PWM 신호의 사용은 제어기(112)가 FSK 메시징을 위해 코일 TX로부터의 전력 출력의 주파수를 제어하는 것을 허용한다. 4개의 PWM 신호의 사용은 또한, 제어기(112)가, 예컨대, ZVS 회로(508)로부터 수신된 ZVS FEEDBACK 신호에 따라 PWM 신호들 중 하나 이상의 상승 에지들을 지연시킴으로써, SW_0 및 SW_1의 데드 타임을 직접 제어하는 것을 허용한다. 각각의 하프 브리지에 대해 별개의 PWM 신호들이 사용되기 때문에, 제어기(112)는 또한, 예컨대, 대응하는 PWM 신호들 중 하나 또는 둘 모두를 조정함으로써, 풀 브리지 모드에서 동작할 때 SW_1의 위상을 SW_0에 대해 시프트하도록 구성된다. 추가하여, 코일 TX로부터의 전력 출력의 듀티 사이클은 4개의 PWM 신호 중 하나 이상의 듀티 사이클을 조정함으로써 제어기(112)에 의해 직접 조정될 수 있다.
이제 도 15를 참조하면, AFE(150)의 실시예에 따른 예시적인 AFE(600)가 이제 설명될 것이다. AFE(600)는 전원들(116), 예컨대, 5V 전원들 또는 다른 전압들 및 PWM 신호들 PWM_0 PWM_1, PWM_2, 및 PWM_3 중 하나 이상을 입력들로서 수신한다.
이 실시예에서, PWM_0은 출력 UG_0을 제어하기 위해 MOSFET 구동기(610)로 피드하는 멀티플렉서(MUX)(622)로 피드된다. PWM_0은 또한, 예컨대, PWM_0_UG(도 3)와 같은 신호를 MUX(622)에 출력하는 데드 타임 회로(602)로 피드된다. 데드 타임 회로(602)는 또한, 예컨대, PWM_0_LG(도 3)와 같은 신호를 MUX(624)에 출력하고, MUX(624)는 출력 LG_0을 제어하기 위해 MOSFET 구동기(612)로 피드한다.
PWM_0은 또한 인버터(604)로 피드되고, 반전된 신호는 MUX(626)로 피드되고, MUX(626)는 데드 타임 회로(606)로 피드하고, 데드 타임 회로(606)는 신호, 예컨대, PWM_1_UG(도 3)를 MUX(628)에 출력하고, MUX(628)는 출력 UG_1을 제어하기 위해 MOSFET 구동기(614)로 피드한다. 데드 타임 회로(606)는 또한, 예컨대, PWM_1_LG(도 3)와 같은 신호를 MUX(630)에 출력하고, MUX(630)는 출력 LG_1을 제어하기 위해 MOSFET 구동기(616)로 피드한다.
PWM_1은 출력 LG_0을 제어하기 위해 MUX(624)로 피드되고, 출력 UG_1을 제어하기 위해 MUX(628)로 피드되고, 출력들 UG_1과 LG_1 둘 모두를 제어하기 위해 데드 타임 회로(606)로 피드된다.
PWM_2는 출력 UG_1을 제어하기 위해 MUX(628)로 피드되고, PWM_3은 출력 LG_1을 제어하기 위해 MUX(630)로 피드된다.
AFE(600)는 예컨대 AFE(200)와 유사한 단일 PWM 모드, 예컨대 AFE(300)와 유사한 제1 이중 PWM 모드, 예컨대 AFE(400)와 유사한 제2 이중 PWM 모드, 및 예컨대 AFE(500)와 유사한 사중 PWM 모드에서 코일 TX를 제어하고 동작시키도록 구성된다. 예컨대, MUX들(622, 624, 626, 628, 및 630)은 AFE(600)에 대한 동작 모드에 따라 특정 입력을 선택하도록 구성되거나 또는 제어가능할 수 있다. 일부 실시예들에서, AFE(600)는 어느 PWM 신호들이 활성인지를 결정하고, 대응하는 PWM 동작 모드에 따라 MUX들(622, 624, 626, 628, 및 630)을 구성하도록 구성될 수 있다.
예로서, PWM_0만이 활성인 경우 또는 AFE(600)가 단일 PWM 모드로 설정된 경우, MUX(622)는 데드 타임 회로(602)로부터의 신호 출력을 사용하도록 구성될 수 있고, MUX(624)는 데드 타임 회로(602)로부터의 신호 출력을 사용하도록 구성될 수 있고, MUX(626)는 인버터(604)로부터의 신호 출력을 사용하도록 구성될 수 있고, MUX(628)는 데드 타임 회로(606)로부터의 신호 출력을 사용하도록 구성될 수 있고, MUX(630)는 데드 타임 회로(606)로부터의 신호 출력을 사용하도록 구성될 수 있다. 단일 PWM 모드에서, AFE(600)는 AFE(200)(도 3)와 유사한 방식으로 기능한다. 추가하여, 하프 브리지 모드는 "오프" 신호, 예컨대, 로우 신호 또는 0V 신호를 사용하도록 MUX(628)를 설정하고 "온" 신호, 예컨대, 하이 신호 또는 5V 신호를 사용하도록 MUX(630)를 설정하여 인이에블될 수 있다.
PWM_0 및 PWM_1만이 활성인 경우 또는 AFE(600)가 제1 이중 PWM 모드로 설정된 경우, MUX(622)는 데드 타임 회로(602)로부터의 신호 출력을 사용하도록 구성될 수 있고, MUX(624)는 데드 타임 회로(602)로부터의 신호 출력을 사용하도록 구성될 수 있고, MUX(626)는 PWM_1로부터의 신호를 사용하도록 구성될 수 있고, MUX(628)는 데드 타임 회로(606)로부터의 신호 출력을 사용하도록 구성될 수 있고, MUX(630)는 데드 타임 회로(606)로부터의 신호 출력을 사용하도록 구성될 수 있다. 제1 이중 PWM 모드에서, AFE(600)는 AFE(300)(도 6)와 유사한 방식으로 기능한다. 추가하여, 하프 브리지 모드는 "오프" 신호, 예컨대, 로우 신호 또는 0V 신호를 사용하도록 MUX(628)를 설정하고 "온" 신호, 예컨대, 하이 신호 또는 5V 신호를 사용하도록 MUX(630)를 설정하여 인이에블될 수 있다. 대안적으로, 제1 이중 PWM 모드에서, PWM_1은 AFE(300)에 대해 위에서 설명된 것과 유사한 방식으로 하프 브리지 모드를 인에이블하기 위해 로우, 예컨대, 0V로 설정될 수 있다.
PWM_0 및 PWM_1만이 활성인 경우 또는 AFE(600)가 제2 이중 PWM 모드로 설정된 경우, MUX(622)는 PWM_0으로부터의 신호를 사용하도록 구성될 수 있고, MUX(624)는 PWM_1로부터의 신호를 사용하도록 구성될 수 있고, MUX(628)는 PWM_1로부터의 신호를 사용하도록 구성될 수 있고, MUX(630)는 PWM_0으로부터의 신호를 사용하도록 구성될 수 있다. 제2 이중 PWM 모드에서, AFE(600)는 AFE(400)(도 9)와 유사한 방식으로 기능한다. 추가하여, 하프 브리지 모드는 "오프" 신호, 예컨대, 로우 신호 또는 0V 신호를 사용하도록 MUX(628)를 설정하고 "온" 신호, 예컨대, 하이 신호 또는 5V 신호를 사용하도록 MUX(630)를 설정하여 인이에블될 수 있다.
PWM_0, PWM_1, PWM_2, 및 PWM_3 4개 모두가 활성인 경우 또는 AFE(600)가 사중 PWM 모드로 설정된 경우, MUX(622)는 PWM_0으로부터의 신호를 사용하도록 구성될 수 있고, MUX(624)는 PWM_1로부터의 신호를 사용하도록 구성될 수 있고, MUX(628)는 PWM_2로부터의 신호를 사용하도록 구성될 수 있고, MUX(630)는 PWM_3으로부터의 신호를 사용하도록 구성될 수 있다. 사중 PWM 모드에서, AFE(600)는 AFE(500)(도 12)와 유사한 방식으로 기능한다. 추가하여, 하프 브리지 모드는 "오프" 신호, 예컨대, 로우 신호 또는 0V 신호를 사용하도록 MUX(628)를 설정하고 "온" 신호, 예컨대, 하이 신호 또는 5V 신호를 사용하도록 MUX(630)를 설정하여 인이에블될 수 있다. 대안적으로, 하프 브리지 모드는 PWM_2를 로우 신호, 예컨대, 0V로 설정하고 PWM_3을 하이 신호, 예컨대, 5V로 설정함으로써 인에이블될 수 있다.
데드 타임 회로들(602 및 606)이 활성일 때, ZVS 회로(608)는 ZVS 회로(208)와 유사한 방식으로 데드 타임을 최적화하고 출력 신호들의 상승 에지들을 설정하기 위해 활용될 수 있다. 일부 실시예들에서, 대안적으로, ZVS 회로(608)는 제어기(112)에 피드백을 제공할 수 있다.
AFE(600)의 구성은 제어기(112)가 위에서 언급된 PWM 모드들, 예컨대, 단일 PWM 모드, 제1 이중 PWM 모드, 제2 이중 PWM 모드, 및 사중 PWM 모드 중 임의의 것을 사용하여 전력 구동기(114)를 제어하고 동작시키는 것을 허용한다. 예컨대, 일부 실시예들에서, 사용되는 특정 PWM 모드는 전력 구동기(114)를 제어하고 동작시키는 데 사용하기 위해 제어기(112)의 얼마나 많은 핀들이 이용가능한지에 따라 결정될 수 있다. 일부 실시예들에서, 사용되는 특정 PWM 모드는 특정 애플리케이션에 대해 필요한 기능성, 예컨대, 주파수 제어, 듀티 사이클 제어, 위상 시프트 제어, 데드 타임 제어, 풀 브리지 및 하프 브리지 동작 등에 따라 결정될 수 있다.
이제 도 16 내지 도 21을 참조하면, ZVS 회로들(208, 308, 508, 및 608)의 기능이 이제 설명될 것이다. 도 16은 SW_0 및 SW_1 신호들에 대한 데드 타임 최적화의 예시적인 사용을 예시하는 3개의 파형(702, 704, 및 706)을 도시한다. 파형(702)은 MOSFET들로부터의 클램핑 효과를 도시하는 데드 타임 최적화를 이용하지 않은 예시적인 신호를 예시한다. 데드 타임이 최적화됨에 따라, 예컨대, 파형(704)에서 도시된 바와 같이 클램핑 효과가 감소되고, 파형(706)에서 보이는 바와 같이 클램핑 효과가 결국 완화된다.
이제 도 17을 참조하면, ZVS 회로는 최종 VDS가 0V와 동일하도록 UG 및 LG MOSFET들을 활성화하도록 구성된다. 데드 타임이 너무 짧고 MOSFET들이 너무 조기에 활성화된 경우, 하드 스위칭이 발생한다. 데드 타임이 너무 긴 경우, MOSFET들의 바디 다이오드들이 도통되어, 전력 손실을 야기할 것이고, 하드 스위칭이 또한 발생할 것이다. 후자의 경우, 하드 스위칭은 바디 다이오드 전압으로 제한되는 반면, 전자의 경우, 하드 스위칭은 입력 전압만큼 클 수 있다.
일부 실시예들에서, ZVS 회로는 각각의 상승 에지에서 SW 출력에 대해 모니터링되는 비교기 임계치를 포함한다. SW 출력의 상승 에지가 비교기 임계치를 초과할 때, 다음 상승 에지에 대해 데드 타임 지연이 감소된다. SW 출력의 상승 에지가 비교기 임계치를 초과하지 않는 경우, 다음 상승 에지에 대해 데드 타임 지연이 증가된다. 감소 또는 증가의 크기는 미리 결정될 수 있거나, 또는 비교기 임계치가 초과되는 또는 초과되지 않는 양에 따라 변화될 수 있다. 이 실시예에서, 하강 에지는 클록과 정렬된다. 이 ZVS 회로는 피드백에 기초하여 데드 타임 지연을 계속 보정하고, 그에 따라, 시간 경과에 따라 데드 타임 지연이 최적화될 수 있다.
일부 실시예들에서, 데드 타임 지연은 정적일 수 있고, 대안적으로, 비교기 임계치는 SW 출력의 상승 에지가 비교기 임계치를 초과할 때 증가되고, SW 출력의 상승 에지가 비교기 임계치를 초과하지 않을 때 감소될 수 있다. 예컨대, 비교기는 SW 출력 신호들의 데드 타임의 교정 프로세스 동안 조정될 수 있다. 일부 실시예들에서, 데드 타임 지연이 용인가능한 범위, 예컨대, 최소 비교기 임계치 및 최대 비교기 임계치를 제공하기 위해 다수의 비교기 임계치들이 활용될 수 있다. 예컨대, SW 출력의 상승 에지가 최소 비교기 임계치를 초과하지 않는 경우, 데드 타임 지연이 증가될 수 있고, SW 출력의 상승 에지가 최소 비교기 임계치를 초과하지만 최대 비교기 임계치를 초과하지 않는 경우, 데드 타임 지연은 동일하게 유지되고, SW 출력의 상승 에지가 최대 비교기 임계치를 초과하는 경우, 데드 타임 지연이 감소된다.
SW 출력들로부터의 서보 피드백 루프를 사용하고 피드백을 비교기 임계치들과 비교함으로써, ZVS 회로는 SW 출력들의 피크가 위치된 위치를 식별하고 그에 따라 다음 MOSFET의 활성화 전에 데드 타임의 양을 조정 및 최적화하는 것이 가능하다.
지터 또는 잡음의 영향을 완화하기 위해, ZVS 회로들은 지터를 갖기 쉬운 아날로그 지연 대신에 데드 타임에 대해 디지털 지연을 활용하도록 구성된다. 그러나, 집적 회로 내의 전력 전자기기로 인한 지터 또는 잡음에 취약할 수 있는 AFE(150)의 내부 발진기를 사용하는 대신에, 제어기(112)에 의해 제공되는 외부 클록 신호에 주파수가 고정되거나, 위상이 고정되거나, 또는 주파수와 위상 둘 모두가 고정된 AFE(150)의 디지털 클록이 ZVS 회로들에 의해 대신 사용될 수 있다. 이러한 디지털 클록을 사용하는 것은 QI 표준 FSK 동작들의 요건들을 만족시키는 방식으로 지터를 완화한다.
도 18은 PWM_0 및 PWM_1을 입력 신호들로서 사용하는 이중 PWM 모드에 대한 180도 위상 시프트를 갖는 100% 전력에서의 50% 듀티 사이클의 예시적인 시나리오를 도시한다. 도 18에 보이는 바와 같이, PWM 신호들은 클록 신호에 래칭되고, ZVS 회로는 출력들 LX_0 및 LX_1을 구동하도록 상보적 UG 및 LG 게이트 구동 신호들을 활성화하기 위해 내부 클록 틱들에서 데드 타임을 선택한다.
도 19는 PWM_0 및 PWM_1을 사용하는 이중 PWM 모드에 대한 듀티 사이클 동작과 함께 180도 위상 시프트를 갖는 50% 전력에서의 25% 듀티 사이클의 예시적인 시나리오를 도시한다. 도 19에 보이는 바와 같이, PWM 신호들은 클록 신호에 래칭되고, ZVS 회로는 출력들 LX_0 및 LX_1을 구동하도록 상보적 UG 및 LG 게이트 구동 신호들을 활성화하기 위해 내부 클록 틱들에서 데드 타임들을 선택한다.
도 20은 PWM_0 및 PWM_1을 사용하는 이중 PWM 모드에서의 듀티 사이클 및 위상 시프트 동작들과 함께 45도 위상 시프트를 갖는 25% 전력에서의 25% 듀티 사이클의 예시적인 시나리오를 도시한다. 도 20에 보이는 바와 같이, PWM 신호들은 위상이 오프셋되지만 클록 신호에 래칭되고, ZVS 회로는 출력들 LX_0 및 LX_1을 구동하도록 상보적 게이트 구동 신호들 UG 및 LG를 활성화하기 위해 내부 클록 틱들에서 데드 타임들을 선택한다.
도 21은 PWM_0을 사용하는 단일 PWM 모드에서의 180도 위상 시프트를 갖는 100% 전력에서의 50% 듀티 사이클의 예시적인 시나리오를 도시한다. 도 21에 보이는 바와 같이, PWM 신호는 클록 신호에 래칭되고, ZVS 회로는 출력들 LX_0 및 LX_1을 구동하도록 상보적 게이트 구동 신호들 UG 및 LG를 활성화하기 위해 내부 클록 틱들에서 데드 타임들을 선택한다.
본원에서 사용되는 용어는 특정 실시예들을 설명하는 목적을 위한 것일 뿐이고, 본 발명의 제한으로 의도되지 않는다. 본원에서 사용되는 바와 같이, 단수형들("a", "an", 및 "the")은, 문맥상 명확히 달리 표시하지 않는 한, 복수형들을 또한 포함하는 것으로 의도된다. 본 명세서에서 사용될 때, "포함한다" 및/또는 "포함하는"이라는 용어들은 명시된 피처들, 정수들, 단계들, 동작들, 요소들, 및/또는 구성요소들의 존재를 지정하지만, 하나 이상의 다른 피처, 정수, 단계, 동작, 요소, 구성요소, 및/또는 이들의 그룹의 존재 또는 추가를 배제하는 것은 아니라는 것을 추가로 이해할 것이다.
아래의 청구항들에서, 모든 수단 또는 단계 플러스 기능 요소들의 대응하는 구조들, 재료들, 작용들, 및 등가물들은, 존재하는 경우, 구체적으로 청구되는 바와 같은 다른 청구되는 요소들과 조합하여 기능을 수행하기 위한 임의의 구조, 재료, 또는 작용을 포함하는 것으로 의도된다. 본 발명의 개시된 실시예들이 예시 및 설명의 목적들을 위해 제시되었지만, 개시되는 형태들로 본 발명에 제한되거나 또는 포괄적인 것으로 의도되지 않는다. 본 발명의 범위 및 사상으로부터 벗어나지 않으면서 다수의 수정 및 변형이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 실시예들은 본 발명의 원리들 및 실제 애플리케이션을 최상으로 설명하고, 관련 기술분야의 통상의 기술자로 하여금, 고려되는 특정 사용에 적합한 다양한 수정들을 갖는 다양한 실시예들에 대해 본 발명을 이해할 수 있게 하기 위해 선택되었고 설명되었다.

Claims (20)

  1. 무선 전력 송신기로서,
    제1 전계 효과 트랜지스터;
    제2 전계 효과 트랜지스터;
    코일 ― 상기 무선 전력 송신기는 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터의 활성화들에 적어도 부분적으로 기초하여 상기 코일을 구동하도록 구성됨 ―; 및
    아날로그 프론트 엔드
    를 포함하고,
    상기 아날로그 프론트 엔드는,
    상기 제1 전계 효과 트랜지스터에 대응하고, 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제1 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제1 구동기; 및
    상기 제2 전계 효과 트랜지스터에 대응하고, 상기 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제2 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제2 구동기
    를 포함하는, 무선 전력 송신기.
  2. 제1항에 있어서,
    상기 펄스 폭 변조 신호는 상기 무선 전력 송신기의 제어기로부터 상기 아날로그 프론트 엔드에 의해 인코딩되지 않은 상태로 수신되는, 무선 전력 송신기.
  3. 제1항에 있어서,
    상기 아날로그 프론트 엔드는 데드 타임 회로를 더 포함하고,
    상기 데드 타임 회로는,
    상기 펄스 폭 변조 신호를 입력으로서 수신하고,
    상기 펄스 폭 변조 신호에 기초하여 제1 상승 에지 지연 신호를 상기 제1 구동기에 출력하고 ― 상기 제1 상승 에지 지연 신호는 상기 펄스 폭 변조 신호에 대해 지연된 상승 에지를 갖고, 상기 제1 구동기는 상기 제1 상승 에지 지연 신호에 적어도 부분적으로 기초하여 상기 제1 전계 효과 트랜지스터의 활성화를 제어하도록 구성됨 ―,
    상기 펄스 폭 변조 신호의 반전에 기초하여 제2 상승 에지 지연 신호를 상기 제2 구동기에 출력하도록
    구성되고,
    상기 제2 상승 에지 지연 신호는 상기 펄스 폭 변조 신호의 반전에 대해 지연된 상승 에지를 갖고, 상기 제2 구동기는 상기 제2 상승 에지 지연 신호에 적어도 부분적으로 기초하여 상기 제2 전계 효과 트랜지스터의 활성화를 제어하도록 구성되는, 무선 전력 송신기.
  4. 제3항에 있어서,
    상기 아날로그 프론트 엔드는 제로 전압 스위칭 회로를 더 포함하고,
    상기 제로 전압 스위칭 회로는,
    상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터의 활성화들에 적어도 부분적으로 기초하여 상기 코일로부터 피드백을 수신하고,
    수신된 피드백에 적어도 부분적으로 기초하여 적어도 하나의 피드백 신호를 상기 데드 타임 회로에 제공하도록
    구성되고,
    상기 적어도 하나의 피드백 신호는 상기 제1 상승 에지 지연 신호 및 상기 제2 상승 에지 지연 신호의 상승 에지들에 대한 지연 양을 표시하는, 무선 전력 송신기.
  5. 제1항에 있어서,
    상기 무선 전력 송신기는,
    제3 전계 효과 트랜지스터; 및
    제4 전계 효과 트랜지스터
    를 더 포함하고,
    상기 무선 전력 송신기는 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터, 상기 제3 전계 효과 트랜지스터, 및 상기 제4 전계 효과 트랜지스터의 활성화들에 적어도 부분적으로 기초하여 상기 코일을 구동하도록 구성되고,
    상기 아날로그 프론트 엔드는,
    상기 제3 전계 효과 트랜지스터에 대응하고, 상기 제3 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제3 구동기; 및
    상기 제4 전계 효과 트랜지스터에 대응하고, 상기 제4 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제4 구동기
    를 더 포함하는, 무선 전력 송신기.
  6. 제5항에 있어서,
    상기 제3 구동기는 상기 펄스 폭 변조 신호의 반전에 적어도 부분적으로 기초하여 상기 제3 전계 효과 트랜지스터의 활성화를 제어하도록 구성되고,
    상기 제4 구동기는 상기 펄스 폭 변조 신호의 반전에 적어도 부분적으로 기초하여 상기 제4 전계 효과 트랜지스터의 활성화를 제어하도록 구성되는, 무선 전력 송신기.
  7. 제6항에 있어서,
    상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터는 상기 무선 전력 송신기의 제1 하프 브리지에 대응하고,
    상기 제3 전계 효과 트랜지스터 및 상기 제4 전계 효과 트랜지스터는 상기 무선 전력 송신기의 제2 하프 브리지에 대응하고,
    상기 아날로그 프론트 엔드는,
    하프 브리지 인에이블 신호를 수신하고,
    수신된 하프 브리지 인에이블 신호에 적어도 부분적으로 기초하여 상기 제2 하프 브리지를 디스에이블하도록
    구성되는, 무선 전력 송신기.
  8. 제5항에 있어서,
    상기 제3 구동기는 제2 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제3 전계 효과 트랜지스터의 활성화를 제어하도록 구성되고,
    상기 제4 구동기는 상기 제2 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제4 전계 효과 트랜지스터의 활성화를 제어하도록 구성되는, 무선 전력 송신기.
  9. 제8항에 있어서,
    상기 아날로그 프론트 엔드는 데드 타임 회로를 더 포함하고,
    상기 데드 타임 회로는,
    상기 제2 펄스 폭 변조 신호를 입력으로서 수신하고,
    상기 제2 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 제1 상승 에지 지연 신호를 상기 제3 구동기에 출력하고 ― 상기 제1 상승 에지 지연 신호는 상기 제2 펄스 폭 변조 신호에 대해 지연된 상승 에지를 갖고, 상기 제3 구동기는 상기 제1 상승 에지 지연 신호에 적어도 부분적으로 기초하여 상기 제3 전계 효과 트랜지스터의 활성화를 제어하도록 구성됨 ―,
    상기 제2 펄스 폭 변조 신호의 반전에 기초하여 제2 상승 에지 지연 신호를 상기 제4 구동기에 출력하도록
    구성되고,
    상기 제2 상승 에지 지연 신호는 상기 제2 펄스 폭 변조 신호의 반전에 대해 지연된 상승 에지를 갖고, 상기 제4 구동기는 상기 제2 상승 에지 지연 신호에 적어도 부분적으로 기초하여 상기 제4 전계 효과 트랜지스터의 활성화를 제어하도록 구성되는, 무선 전력 송신기.
  10. 제8항에 있어서,
    상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터는 상기 무선 전력 송신기의 제1 하프 브리지에 대응하고,
    상기 제3 전계 효과 트랜지스터 및 상기 제4 전계 효과 트랜지스터는 상기 무선 전력 송신기의 제2 하프 브리지에 대응하고,
    상기 아날로그 프론트 엔드는 대응하는 펄스 폭 변조 신호가 상기 제1 하프 브리지와 상기 제2 하프 브리지 중 하나를 디스에이블하는 것에 대응하는 값으로 설정되는 것에 적어도 부분적으로 기초하여 상기 제1 하프 브리지와 상기 제2 하프 브리지 중 하나를 디스에이블하도록 구성되는, 무선 전력 송신기.
  11. 무선 전력 송신기로서,
    제1 전계 효과 트랜지스터;
    제2 전계 효과 트랜지스터;
    제3 전계 효과 트랜지스터;
    제4 전계 효과 트랜지스터;
    코일 ― 상기 무선 전력 송신기는 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터, 상기 제3 전계 효과 트랜지스터, 및 상기 제4 전계 효과 트랜지스터의 활성화들에 적어도 부분적으로 기초하여 상기 코일을 구동하도록 구성됨 ―; 및
    아날로그 프론트 엔드
    를 포함하고,
    상기 아날로그 프론트 엔드는,
    상기 제1 전계 효과 트랜지스터에 대응하고, 상기 제1 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제1 구동기;
    상기 제2 전계 효과 트랜지스터에 대응하고, 상기 제2 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제2 구동기;
    상기 제3 전계 효과 트랜지스터에 대응하고, 상기 제3 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제3 구동기; 및
    상기 제4 전계 효과 트랜지스터에 대응하고, 상기 제4 전계 효과 트랜지스터의 활성화를 제어하도록 구성된 제4 구동기
    를 포함하고,
    상기 제1 전계 효과 트랜지스터와 상기 제4 전계 효과 트랜지스터 중 적어도 하나의 활성화는 제1 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 제어되고,
    상기 제2 전계 효과 트랜지스터와 상기 제3 전계 효과 트랜지스터 중 적어도 하나의 활성화는 제2 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 제어되는, 무선 전력 송신기.
  12. 제11항에 있어서,
    상기 제1 펄스 폭 변조 신호 및 상기 제2 펄스 폭 변조 신호는 상기 무선 전력 송신기의 제어기로부터 상기 아날로그 프론트 엔드에 의해 인코딩되지 않은 상태로 수신되는, 무선 전력 송신기.
  13. 제11항에 있어서,
    상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터는 상기 무선 전력 송신기의 제1 하프 브리지에 대응하고,
    상기 제3 전계 효과 트랜지스터 및 상기 제4 전계 효과 트랜지스터는 상기 무선 전력 송신기의 제2 하프 브리지에 대응하고,
    상기 아날로그 프론트 엔드는,
    하프 브리지 인에이블 신호를 수신하고,
    수신된 하프 브리지 인에이블 신호에 적어도 부분적으로 기초하여 상기 제2 하프 브리지를 디스에이블하도록
    구성되는, 무선 전력 송신기.
  14. 제11항에 있어서,
    상기 제1 구동기는 상기 제1 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제1 전계 효과 트랜지스터의 활성화를 제어하도록 구성되고,
    상기 제2 구동기는 상기 제2 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제2 전계 효과 트랜지스터의 활성화를 제어하도록 구성되고,
    상기 제3 구동기는 상기 제2 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제3 전계 효과 트랜지스터의 활성화를 제어하도록 구성되고,
    상기 제4 구동기는 상기 제1 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제4 전계 효과 트랜지스터의 활성화를 제어하도록 구성되는, 무선 전력 송신기.
  15. 제11항에 있어서,
    상기 제1 구동기는 상기 제1 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제1 전계 효과 트랜지스터의 활성화를 제어하도록 구성되고,
    상기 제2 구동기는 상기 제2 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제2 전계 효과 트랜지스터의 활성화를 제어하도록 구성되고,
    상기 제3 구동기는 제3 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제3 전계 효과 트랜지스터의 활성화를 제어하도록 구성되고,
    상기 제4 구동기는 제4 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 제4 전계 효과 트랜지스터의 활성화를 제어하도록 구성되는, 무선 전력 송신기.
  16. 제15항에 있어서,
    상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터는 상기 무선 전력 송신기의 제1 하프 브리지에 대응하고,
    상기 제3 전계 효과 트랜지스터 및 상기 제4 전계 효과 트랜지스터는 상기 무선 전력 송신기의 제2 하프 브리지에 대응하고,
    상기 아날로그 프론트 엔드는 상기 제3 펄스 폭 변조 신호가 로우 값으로 설정되는 것 및 상기 제4 펄스 폭 변조 신호가 하이 값으로 설정되는 것에 적어도 부분적으로 기초하여 상기 제2 하프 브리지를 디스에이블하도록 구성되는, 무선 전력 송신기.
  17. 제11항에 있어서,
    상기 제1 펄스 폭 변조 신호 및 상기 제2 펄스 폭 변조 신호는 상기 무선 전력 송신기의 제어기로부터 상기 아날로그 프론트 엔드에 의해 수신되고,
    상기 아날로그 프론트 엔드는 제로 전압 스위칭 회로를 더 포함하고,
    상기 제로 전압 스위칭 회로는,
    상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터, 상기 제3 전계 효과 트랜지스터, 및 상기 제4 전계 효과 트랜지스터 중 적어도 하나의 활성화들에 적어도 부분적으로 기초하여 상기 코일로부터 피드백을 수신하고,
    수신된 피드백에 적어도 부분적으로 기초하여 적어도 하나의 피드백 신호를 상기 제어기에 제공하도록
    구성되고,
    상기 제어기는 상기 적어도 하나의 피드백 신호에 적어도 부분적으로 기초하여 상기 제1 펄스 폭 변조 신호와 상기 제2 펄스 폭 변조 신호 중 적어도 하나의 상승 에지를 지연시키도록 구성되는, 무선 전력 송신기.
  18. 무선 전력 송신기로서,
    코일;
    상기 코일을 구동하도록 구성된 복수의 전계 효과 트랜지스터들;
    상기 복수의 전계 효과 트랜지스터들의 활성화들을 제어하도록 구성된 아날로그 프론트 엔드; 및
    인코딩되지 않은 펄스 폭 변조 신호를 상기 아날로그 프론트 엔드에 제공하도록 구성된 제어기
    를 포함하고,
    상기 아날로그 프론트 엔드는 상기 인코딩되지 않은 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 전계 효과 트랜지스터들 중 적어도 하나의 활성화를 제어하도록 구성되는, 무선 전력 송신기.
  19. 제18항에 있어서,
    상기 복수의 전계 효과 트랜지스터들은 4개의 전계 효과 트랜지스터를 포함하고,
    상기 아날로그 프론트 엔드는 상기 인코딩되지 않은 펄스 폭 변조 신호에 적어도 부분적으로 기초하여 상기 4개의 전계 효과 트랜지스터 각각의 활성화를 제어하도록 구성되는, 무선 전력 송신기.
  20. 제19항에 있어서,
    상기 4개의 전계 효과 트랜지스터 중 2개는 상기 무선 전력 송신기의 제1 하프 브리지에 대응하고, 상기 4개의 전계 효과 트랜지스터 중 나머지 2개는 상기 무선 전력 송신기의 제2 하프 브리지에 대응하고,
    상기 제어기는 하프 브리지 인에이블 신호를 상기 아날로그 프론트 엔드에 제공하도록 구성되고,
    상기 아날로그 프론트 엔드는 상기 하프 브리지 인에이블 신호에 적어도 부분적으로 기초하여 하프 브리지 동작 모드에 진입하도록 구성되고, 상기 아날로그 프론트 엔드는, 상기 하프 브리지 동작 모드에 있을 때, 상기 제2 하프 브리지를 디스에이블하도록 구성되는, 무선 전력 송신기.
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