KR20230102269A - Abnormal condition check method in wafer fabrication equipment and apparatus therefor - Google Patents
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Abstract
웨이퍼 제조 공정 장비의 이상 유무 탐지 방법이 개시된다. 본 발명의 이상 유무 탐지 방법은 웨이퍼의 다이(Die) 별로 측정된 데이터 값을 다이의 좌표 값과 연동시킨 웨이퍼 맵을 획득하는 단계, 웨이퍼 맵의 기 설정된 영역 별 데이터 값을 임베딩(embedding)하여, 영역 별 특징 벡터를 출력하는 단계, 영역 별 데이터 값을 노드(node)로 하고 출력된 영역 별 특징 벡터에 기초하여 계산된 노드 간 상관 관계가 엣지(edge)로 연결된 그래프 구조 학습(Graph Structure Learning)을 수행하는 단계, 출력된 영역 별 특징 벡터와 학습된 그래프 구조에 기초한 셀프 어텐션(self-attention)에 따라 각 노드 별로 다른 노드와의 학습된 상관 관계가 반영된 영역 별 새로운 특징 벡터를 학습하는 단계, 이상 탐지 대상 웨이퍼로부터 획득한 웨이퍼 맵의 영역 별 데이터 값에 대하여, 학습된 새로운 특징 벡터에 기초하여 예측되는 영역 별 데이터 값과의 편차에 기초한 이상 스코어를 산출하는 단계 및, 산출된 이상 스코어를 기 설정된 임계값과 비교하여 웨이퍼 제조 공정 장비의 이상 유무를 판단하는 단계를 포함한다.A method for detecting abnormalities in wafer manufacturing process equipment is disclosed. The abnormality detection method of the present invention includes obtaining a wafer map in which data values measured for each die of a wafer are interlocked with coordinate values of the die, embedding data values for each predetermined area of the wafer map, Outputting a feature vector for each region, graph structure learning in which the data values for each region are nodes and the correlation between nodes calculated based on the output feature vector for each region is connected to an edge Learning a new feature vector for each region reflecting the learned correlation with other nodes for each node according to self-attention based on the output feature vector for each region and the learned graph structure; Calculating an anomaly score based on a deviation from a data value for each region of a wafer map acquired from an anomaly detection target wafer and a data value for each region predicted based on the learned new feature vector, and based on the calculated abnormality score Comparing the set threshold with the step of determining whether there is an abnormality in the wafer manufacturing process equipment.
Description
본 발명은 웨이퍼 제조 공정 장비의 이상 유무 탐지 방법 및 이를 위한 장치에 관한 것으로, 더욱 상세하게는 반도체 제조 공정에 있어서 불량 웨이퍼를 좀 더 효과적으로 탐지할 수 있는 웨이퍼 제조 공정 장비의 이상 유무 탐지 방법 및 이를 위한 장치에 관한 것이다.The present invention relates to a method for detecting abnormality in wafer manufacturing process equipment and an apparatus therefor, and more particularly, to a method for detecting abnormality in wafer manufacturing process equipment capable of more effectively detecting defective wafers in a semiconductor manufacturing process and the same. It is about a device for
정교하고 복잡한 공정으로 만들어지는 반도체 제조의 수율은 여타 제조산업에 비해 낮은 편으로 알려져 있으며, 반도체 제조 기업에서는 반도체 제조 공정의 어려움과 수율 향상을 위하여 불량을 줄이기 위해 노력하고 있다.It is known that the yield of semiconductor manufacturing, which is made through an elaborate and complex process, is lower than that of other manufacturing industries, and semiconductor manufacturing companies are making efforts to reduce defects in order to improve the difficulty and yield of the semiconductor manufacturing process.
반도체 제조 공정 중 EDS(Electrical Die Sorting) 테스트는 웨이퍼에 형성된 각 반도체 칩들의 전기적 동작 상태를 검사하여 불량품을 선별하기 위한 공정이다. 수율 개선을 위해 공정 엔지니어는 EDS 테스트의 결과물인 웨이퍼 맵(wafer map)을 확인하여 불량 웨이퍼의 유형을 정의하고 분류한다.Among semiconductor manufacturing processes, an electrical die sorting (EDS) test is a process for screening defective products by examining the electrical operating state of each semiconductor chip formed on a wafer. To improve yield, process engineers look at the wafer maps that result from EDS testing to define and classify the types of bad wafers.
웨이퍼 맵은 반도체 웨이퍼의 모든 다이(Die)에서 측정한 데이터 값을 다이의 좌표 값과 연동시킨 맵이다. 도 1은 다이의 좌표 값에 측정 데이터 값을 입력하여 등고선으로 표현된 웨이퍼 맵 들을 도시한 것이다. 큰 원은 하나의 웨이퍼를 나타내고, 웨이퍼 맵 내의 각 점(11)은 개별 다이의 좌표 값을 나타낸다.A wafer map is a map in which data values measured in all dies of a semiconductor wafer are interlocked with coordinate values of dies. 1 illustrates wafer maps expressed as contour lines by inputting measurement data values to die coordinate values. A large circle represents one wafer, and each
반도체 제조 공정이 점점 복잡해짐에 따라 그 원인도 다양해지고 있으며 그 원인을 찾는 일 또한 점점 어려워지고 있다. 이러한 웨이퍼 맵의 차이는 불균일한 증착 등 웨이퍼 제조 공정 장비 내 각종 부품의 노후화 등에 의해 일어나는 경우가 많은데 아직까지, 대부분의 기업에서 엔지니어는 육안으로 웨이퍼 맵을 확인하고 기준 웨이퍼 맵을 선정하여 각 웨이퍼 맵의 정상 또는 불량을 판단하며, 그 결과를 기반으로 웨이퍼 제조 공정 장비가 이상이 있는지 여부를 판단하고 있다. 따라서 동일한 웨이퍼라도 판단 결과는 엔지니어의 지식과 경험의 차이에 의해 다르게 나타날 수 있으며, 부정확한 불량 탐지가 빈번하게 발생하는 등 효율이 매우 낮을 수밖에 없다.As the semiconductor manufacturing process becomes increasingly complex, the causes are also diversifying, and finding the cause is also becoming increasingly difficult. Differences in these wafer maps are often caused by aging of various parts in wafer manufacturing process equipment, such as non-uniform deposition. Until now, engineers in most companies visually check the wafer map and select a reference wafer map for each wafer map. is judged normal or defective, and based on the result, it is determined whether there is an abnormality in the wafer manufacturing process equipment. Therefore, even on the same wafer, the judgment result may be different due to the difference in engineers' knowledge and experience, and the efficiency is inevitably low, such as frequent inaccurate detection of defects.
따라서, 불량 웨이퍼의 발생 원인이 되는 웨이퍼 제조 공정 장비의 이상 발생 유무를 탐지하기 위한 더욱 효과적인 분석 방법이 필요한 실정이다.Therefore, there is a need for a more effective analysis method for detecting the presence or absence of abnormalities in wafer manufacturing process equipment, which is the cause of defective wafers.
본 발명은 상술한 문제를 해결하기 위한 것으로, 본 발명의 목적은 매 공정 주기마다 기준 웨이퍼를 선정할 필요 없이 좀 더 효과적으로 웨이퍼 제조 공정 장비의 이상 유무를 탐지할 수 있는 방법 및 이를 위한 장치를 제공하기 위한 것이다.The present invention is to solve the above problems, and an object of the present invention is to provide a method and apparatus for more effectively detecting the presence or absence of abnormalities in wafer manufacturing process equipment without the need to select a reference wafer for every process cycle. It is to do.
상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 웨이퍼 제조 공정 장비의 이상 유무 탐지 방법은 웨이퍼의 다이(Die) 별로 측정된 데이터 값을 상기 다이의 좌표 값과 연동시킨 웨이퍼 맵을 획득하는 단계, 상기 웨이퍼 맵의 기 설정된 영역 별 데이터 값을 임베딩(embedding)하여, 상기 영역 별 특징 벡터를 출력하는 단계, 상기 영역 별 데이터 값을 노드(node)로 하고 상기 출력된 영역 별 특징 벡터에 기초하여 계산된 상기 노드 간 상관 관계가 엣지(edge)로 연결된 그래프 구조 학습(Graph Structure Learning)을 수행하는 단계, 상기 출력된 영역 별 특징 벡터와 상기 학습된 그래프 구조에 기초한 셀프 어텐션(self-attention)에 따라 상기 각 노드 별로 다른 노드와의 학습된 상관 관계가 반영된 상기 영역 별 새로운 특징 벡터를 학습하는 단계, 이상 탐지 대상 웨이퍼로부터 획득한 웨이퍼 맵의 상기 영역 별 데이터 값에 대하여, 상기 학습된 새로운 특징 벡터에 기초하여 예측되는 상기 영역 별 데이터 값과의 편차에 기초한 이상 스코어를 산출하는 단계 및, 상기 산출된 이상 스코어를 기 설정된 임계값과 비교하여 상기 웨이퍼 제조 공정 장비의 이상 유무를 판단하는 단계를 포함한다.In order to achieve the above object, a method for detecting abnormalities in wafer manufacturing process equipment according to an embodiment of the present invention includes obtaining a wafer map in which data values measured for each die of a wafer are interlocked with coordinate values of the die. Embedding a data value for each region in the wafer map and outputting a feature vector for each region, using the data value for each region as a node and based on the output feature vector for each region Performing graph structure learning in which the correlation between the nodes calculated is connected to an edge, self-attention based on the output feature vector for each region and the learned graph structure Learning a new feature vector for each region in which the learned correlation with other nodes for each node is reflected according to the method, and the learned new feature for the data value for each region of the wafer map obtained from the wafer to be detected. Calculating an abnormality score based on a deviation from the data value for each region predicted based on the vector, and comparing the calculated abnormality score with a preset threshold value to determine whether there is an abnormality in the wafer manufacturing process equipment. include
이때, 상기 기 설정된 영역 별 데이터 값은 상기 다이 별 데이터 값 또는 상기 다이의 좌표 값 기반으로 구분되는 써클 존, 바텀 존, 레프트 존 및 라이트 존을 포함하는 복수의 영역 별 데이터 값일 수 있다.In this case, the preset data value for each region may be a data value for each die or a plurality of data values for each region including a circle zone, a bottom zone, a left zone, and a right zone classified based on the coordinate values of the die.
또한, 상기 측정 데이터 값은 박막 두께(Film Thickness), 면저항(Sheet Resistance), 박막 응력(Film Stress), 굴절률(Refractive Index), 도펀트 농도(Dopant Concentration), 비패턴 표면 결함(Unpatterned Surface Defects), 패턴 표면 결함(Patterned Surface Defects), 임계치수(Critical Dimensions; CDs), 단차 피복(Step Coverage), 중첩 정밀도(Overlay Registration), 커패시턴스 전압(Capacitance-Voltage) 및 접촉각(Contact Angle) 중 적어도 하나를 포함할 수 있다.In addition, the measured data values include film thickness, sheet resistance, film stress, refractive index, dopant concentration, unpatterned surface defects, Includes at least one of Patterned Surface Defects, Critical Dimensions (CDs), Step Coverage, Overlay Registration, Capacitance-Voltage, and Contact Angle can do.
또한, 상기 그래프 구조 학습을 수행하는 단계는 코사인 유사도(cosine similarity)를 이용하여 상기 노드 간 상관 관계를 계산할 수 있다.In addition, the performing of the graph structure learning may calculate the correlation between the nodes using cosine similarity.
한편, 본 발명의 일 실시 예에 따른 웨이퍼 제조 공정 장비의 이상 유무 탐지 장치는 웨이퍼의 다이(Die) 별로 측정된 데이터 값을 상기 다이의 좌표 값과 연동시킨 웨이퍼 맵을 획득하는 웨이퍼 맵 획득부, 상기 웨이퍼 맵의 기 설정된 영역 별 데이터 값을 임베딩(embedding)하여, 상기 영역 별 특징 벡터를 출력하는 임베딩부, 상기 영역 별 데이터 값을 노드(node)로 하고 상기 출력된 영역 별 특징 벡터에 기초하여 계산된 상기 노드 간 상관 관계가 엣지(edge)로 연결된 그래프 구조 학습(Graph Structure Learning)을 수행하는 그래프 구조 학습부, 상기 출력된 영역 별 특징 벡터와 상기 학습된 그래프 구조에 기초한 셀프 어텐션(self-attention)에 따라 상기 각 노드 별로 다른 노드와의 학습된 상관 관계가 반영된 상기 영역 별 새로운 특징 벡터를 학습하는 셀프 어텐션부 및, 이상 탐지 대상 웨이퍼로부터 획득한 웨이퍼 맵의 상기 영역 별 데이터 값에 대하여, 상기 학습된 새로운 특징 벡터에 기초하여 예측되는 상기 영역 별 데이터 값과의 편차에 기초한 이상 스코어를 산출하고, 상기 산출된 이상 스코어를 기 설정된 임계값과 비교하여 상기 웨이퍼 제조 공정 장비의 이상 유무를 판단하는 이상 스코어 산출부를 포함한다.On the other hand, an apparatus for detecting abnormalities in wafer manufacturing process equipment according to an embodiment of the present invention includes a wafer map acquisition unit that obtains a wafer map in which data values measured for each die of a wafer are interlocked with coordinate values of the die; An embedding unit that embeds data values for each region of the wafer map and outputs a feature vector for each region, and uses the data value for each region as a node and based on the output feature vector for each region A graph structure learning unit that performs graph structure learning in which the calculated correlation between nodes is connected by an edge, and self-attention based on the output feature vector for each region and the learned graph structure. attention), a self-attention unit learning a new feature vector for each region in which the learned correlation with other nodes for each node is reflected, and data values for each region of a wafer map obtained from an anomaly detection target wafer, An abnormality score based on a deviation from the data value for each region predicted based on the learned new feature vector is calculated, and the calculated abnormality score is compared with a preset threshold value to determine whether or not there is an abnormality in the wafer manufacturing process equipment. It includes an ideal score calculation unit that does.
이상과 같은 본 발명의 다양한 실시 예에 따르면, 머신러닝에 의해 웨이퍼 제조 공정 장비의 이상 유무를 좀 더 객관적이고 정확하게 탐지할 수 있는 개선된 효과를 얻을 수 있다.According to various embodiments of the present invention as described above, an improved effect of more objectively and accurately detecting the presence or absence of abnormalities in wafer manufacturing process equipment can be obtained by machine learning.
도 1은 웨이퍼 맵의 예시를 나타낸 도면,
도 2 및 3은 기준 웨이퍼 맵을 선정하여 불량 웨이퍼 맵을 선별하는 기존의 방법을 나타낸 도면,
도 4는 본 발명의 일 실시 예에 따른 웨이퍼 제조 공정 장비의 이상 유무 탐지 방법을 간략히 설명하기 위한 흐름도,
도 5a 내지 5e는 본 발명의 일 실시 예에 따른 웨이퍼 제조 공정 장비의 이상 유무 탐지를 위한 GDN의 적용 과정을 구체적으로 설명하기 위한 도면,
도 6은 본 발명의 일 실시 예에 따른 웨이퍼 제조 공정 장비의 이상 유무 탐지 장치의 구성을 간략히 나타낸 블록도이다.1 is a diagram showing an example of a wafer map;
2 and 3 are views showing a conventional method of selecting a bad wafer map by selecting a reference wafer map;
4 is a flowchart for briefly explaining a method for detecting an abnormality in wafer manufacturing process equipment according to an embodiment of the present invention;
5A to 5E are diagrams for explaining in detail a process of applying a GDN for detecting abnormalities in wafer manufacturing process equipment according to an embodiment of the present invention;
6 is a block diagram briefly showing the configuration of an abnormality detection device for wafer manufacturing process equipment according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. At this time, it should be noted that the same components in the accompanying drawings are indicated by the same reference numerals as much as possible. In addition, detailed descriptions of well-known functions and configurations that may obscure the subject matter of the present invention will be omitted.
본 발명의 일부 실시예는 기능적인 블록 구성들 및 다양한 처리 단계들로 나타내어질 수 있다. 이러한 기능 블록들의 일부 또는 전부는, 특정 기능들을 실행하는 다양한 개수의 하드웨어 및/또는 소프트웨어 구성들로 구현될 수 있다. 예를 들어, 본 발명의 기능 블록들은 하나 이상의 마이크로 프로세서들에 의해 구현되거나, 소정의 기능을 위한 회로 구성들에 의해 구현될 수 있다. 또한, 예를 들어, 본 발명의 기능 블록들은 다양한 프로그래밍 또는 스크립팅 언어로 구현될 수 있다. 기능 블록들은 하나 이상의 프로세서들에서 실행되는 알고리즘으로 구현될 수 있다. 또한, 본 발명은 전자적인 환경 설정, 신호 처리, 및/또는 데이터 처리 등을 위하여 종래 기술을 채용할 수 있다.Some embodiments of the invention may be represented as functional block structures and various processing steps. Some or all of these functional blocks may be implemented as a varying number of hardware and/or software components that perform specific functions. For example, the functional blocks of the present invention may be implemented by one or more microprocessors or circuit configurations for predetermined functions. Also, for example, the functional blocks of the present invention may be implemented in various programming or scripting languages. Functional blocks may be implemented as an algorithm running on one or more processors. In addition, the present invention may employ conventional techniques for electronic environment setting, signal processing, and/or data processing.
또한, 본 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. "부", "모듈"은 어드레싱될 수 있는 저장 매체에 저장되며 프로세서에 의해 실행될 수 있는 프로그램에 의해 구현될 수도 있다.In addition, terms such as "...unit" and "module" described in this specification mean a unit that processes at least one function or operation, which may be implemented as hardware or software, or a combination of hardware and software. there is. "Unit" and "module" may be implemented by a program stored in an addressable storage medium and executed by a processor.
예를 들어, “부”, "모듈" 은 소프트웨어 구성 요소들, 객체 지향 소프트웨어 구성 요소들, 클래스 구성 요소들 및 태스크 구성 요소들과 같은 구성 요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터 베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들에 의해 구현될 수 있다.For example, "part" and "module" refer to components such as software components, object-oriented software components, class components, and task components, processes, functions, properties, and programs. It can be implemented by procedures, subroutines, segments of program code, drivers, firmware, microcode, circuitry, data, databases, data structures, tables, arrays and variables.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 장치를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is said to be “connected” to another part, this includes not only the case where it is “directly connected” but also the case where it is “indirectly connected” with a device interposed therebetween. Throughout the specification, when a certain component is said to "include", it means that it may further include other components without excluding other components unless otherwise stated.
또한, 도면에 도시된 구성 요소들 간의 연결 선 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것일 뿐이다. 실제 장치에서는 대체 가능하거나 추가된 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들에 의해 구성 요소들 간의 연결이 나타내어질 수 있다.In addition, connecting lines or connecting members between components shown in the drawings are only examples of functional connections and/or physical or circuit connections. In an actual device, connections between components may be represented by various functional connections, physical connections, or circuit connections that can be replaced or added.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 발명에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 즉, 본 발명에서 특정 구성을 “포함”한다고 기술하는 내용은 해당 구성 이외의 구성을 배제하는 것이 아니며, 추가적인 구성이 본 발명의 실시 또는 본 발명의 기술적 사상의 범위에 포함될 수 있음을 의미한다.Terms used in the present invention are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In the present invention, terms such as "comprise" or "having" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that the presence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded. That is, the description of "including" a specific configuration in the present invention does not exclude configurations other than the corresponding configuration, and means that additional configurations may be included in the practice of the present invention or the scope of the technical spirit of the present invention.
본 발명의 일부의 구성 요소는 본 발명에서 본질적인 기능을 수행하는 필수적인 구성 요소는 아니고 단지 성능을 향상시키기 위한 선택적 구성 요소일 수 있다. 본 발명은 단지 성능 향상을 위해 사용되는 구성 요소를 제외한 본 발명의 본질을 구현하는데 필수적인 구성부만을 포함하여 구현될 수 있고, 단지 성능 향상을 위해 사용되는 선택적 구성 요소를 제외한 필수 구성 요소만을 포함한 구조도 본 발명의 권리범위에 포함된다.Some of the components of the present invention are not essential components that perform essential functions in the present invention, but may be optional components for improving performance. The present invention can be implemented by including only components essential to implement the essence of the present invention, excluding components used for performance improvement, and a structure including only essential components excluding optional components used for performance improvement. Also included in the scope of the present invention.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 구체적으로 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도 2 및 3은 기준 웨이퍼 맵을 선정하여 불량 웨이퍼 맵을 선별하는 기존의 방법을 나타낸 도면이다.2 and 3 are diagrams illustrating a conventional method of selecting a bad wafer map by selecting a reference wafer map.
웨이퍼 맵은 측정 좌표 기반으로 써클 존(circle zone), 바텀 존(bottom zone), 레프트 존(left zone) 및 라이트 존(right zone)을 포함하는 복수의 영역으로 구분될 수도 있다. 도 2의 (a)는 서클 존, (b)는 바텀 존, (c)는 레프트 존 및 라이트 존으로 구분된 웨이퍼 맵의 예를 도시한 것이다. 다만, 영역 구분은 상술한 실시 예에 한정되지 않으며 상관 관계 분석에 더욱 효과적인 영역 구분법이 있는 경우 그에 따른 복수의 영역으로 구분될 수도 있다.The wafer map may be divided into a plurality of regions including a circle zone, a bottom zone, a left zone, and a right zone based on measurement coordinates. 2 (a) shows an example of a wafer map divided into a circle zone, (b) a bottom zone, and (c) a left zone and a right zone. However, the region division is not limited to the above-described embodiment, and if there is a region division method that is more effective for correlation analysis, it may be divided into a plurality of regions accordingly.
이는, 증착 과정에서 노출의 차이가 발생하여 웨이퍼의 부위마다 증착 정도가 달라지기 때문인데 기 설정된 영역을 다른 웨이퍼의 해당 영역과 비교하여 불량을 판단할 수 있다. 따라서, 기존에는 반도체 양산 과정에서 정기적으로 웨이퍼 맵을 추출하고, 도 2와 같이 구분된 각 영역 간의 상관 관계나 분포를 분석하여 불량을 판단하였다. 이를 위하여 기존에는 각 공정 주기마다 비교 기준이 되는 기준 웨이퍼를 선정하였다.This is because a difference in exposure occurs during the deposition process and the degree of deposition varies for each part of the wafer. A defect can be determined by comparing a predetermined area with a corresponding area of another wafer. Therefore, conventionally, in the process of mass-production of semiconductors, wafer maps are regularly extracted, and defects are determined by analyzing correlations or distributions between regions divided as shown in FIG. 2 . To this end, in the past, a reference wafer serving as a comparison standard was selected for each process cycle.
구체적으로, 도 3에 도시된 바와 같이 각각의 챔버에서 만들어진 웨이퍼 중 어느 하나가 엔지니어에 의해 기준 웨이퍼로 선정될 수 있고, 선정된 기준 웨이퍼 및 나머지 웨이퍼로부터 각각 웨이퍼 맵이 획득될 수 있다.Specifically, as shown in FIG. 3 , any one of the wafers made in each chamber may be selected as a reference wafer by an engineer, and wafer maps may be obtained from the selected reference wafer and the remaining wafers.
이후, 기준 웨이퍼 외 나머지 비교 웨이퍼들로부터 획득된 웨이퍼 맵을 기준 웨이퍼로부터 획득된 웨이퍼 맵과 -1~1 사이의 범위를 가지는 상관관계 계수(r)를 이용하여 비교할 수 있다. 이때, 불량으로 판정되는 조건은 상관관계 계수의 범위 또는 인버스(+,-) 여부가 될 수 있다. 상관관계 계수는 도 3에 도시된 적합선 그림에서 각 다이의 측정 데이터에 대한 산점도와 같이 나타날 수 있다.Thereafter, the wafer maps obtained from the other comparison wafers other than the reference wafer may be compared with the wafer maps obtained from the reference wafer using a correlation coefficient (r) having a range of -1 to 1. In this case, the condition determined to be defective may be a range of a correlation coefficient or inverse (+,-). The correlation coefficient may appear as a scatter plot of the measured data of each die in the fitted line plot shown in FIG. 3 .
이후, 오토 배치(auto batch)를 수행하고, 상관관계 계수를 임계값(threshold)과 비교하여 상관 관계 계수가 임계값 미만인 경우 해당 비교 웨이퍼를 불량이라고 판별하게 된다.Thereafter, auto batch is performed, and the correlation coefficient is compared with a threshold value. If the correlation coefficient is less than the threshold value, the comparison wafer is determined to be defective.
그러나, 기존의 이와 같은 불량 판별 방법은 각 다이의 좌표 값이 조금만 틀어지더라도 정확도가 현저히 떨어지게 되며, 기준 웨이퍼를 선정하는데 있어 엔지니어의 주관적인 판단이 발생되어 객관성이 떨어지는 문제가 있다.However, in the existing defect detection method, even if the coordinate values of each die are slightly distorted, the accuracy is significantly lowered, and the subjective judgment of the engineer occurs in selecting the reference wafer, resulting in poor objectivity.
또한, 반도체 측정 시 장비의 캘리브레이션(calibration) 과정에서 좌표 값이 틀어지는 경우가 종종 발생하고, 시간이 지남에 따라서 장비의 노후화로 인해 웨이퍼 맵의 트렌드가 바뀌어 기준 웨이퍼가 오히려 적합하지 않게 되는 문제가 발생하기 때문에, 기준 맵을 주기적으로 재선정해야 하는 불편이 발생하게 된다.In addition, when measuring semiconductors, coordinate values often occur during the calibration process of equipment, and over time, the trend of the wafer map changes due to the aging of the equipment, resulting in a problem that the reference wafer is not suitable. Therefore, the inconvenience of periodically re-selecting the reference map occurs.
따라서, 웨이퍼의 불량 판별 시 단순 상관 관계 분석보다는 더 효과적인 분석 방법이 필요하며, 본 발명에서는 공개된 시계열 이상 탐지(Time series anomaly detection) 알고리즘인 GDN(Graph Deviation Network)에서 착안된 웨이퍼 맵의 이상 탐지(anomaly detection)를 수행하고자 한다.Therefore, when determining wafer defects, a more effective analysis method than simple correlation analysis is required, and in the present invention, wafer map anomaly detection based on GDN (Graph Deviation Network), a time series anomaly detection algorithm disclosed in the present invention. (anomaly detection).
도 4는 본 발명의 일 실시 예에 따른 웨이퍼 제조 공정 장비의 이상 유무 탐지 방법을 간략히 설명하기 위한 흐름도이다.4 is a flowchart for briefly explaining a method for detecting abnormalities in wafer manufacturing process equipment according to an embodiment of the present invention.
먼저, 웨이퍼의 다이 별로 측정된 데이터 값을 다이의 좌표 값과 연동시킨 웨이퍼 맵을 획득한다(S410). 이때, 측정되는 데이터 값은 박막 두께(Film Thickness), 면저항(Sheet Resistance), 박막 응력(Film Stress), 굴절률(Refractive Index), 도펀트 농도(Dopant Concentration), 비패턴 표면 결함(Unpatterned Surface Defects), 패턴 표면 결함(Patterned Surface Defects), 임계치수(Critical Dimensions; CDs), 단차 피복(Step Coverage), 중첩 정밀도(Overlay Registration), 커패시턴스 전압(Capacitance-Voltage) 및 접촉각(Contact Angle) 중 적어도 하나를 포함할 수 있다.First, a wafer map in which data values measured for each die of the wafer are interlocked with coordinate values of the die is obtained (S410). At this time, the measured data values are Film Thickness, Sheet Resistance, Film Stress, Refractive Index, Dopant Concentration, Unpatterned Surface Defects, Includes at least one of Patterned Surface Defects, Critical Dimensions (CDs), Step Coverage, Overlay Registration, Capacitance-Voltage, and Contact Angle can do.
이후, 웨이퍼 맵의 기 설정된 영역 별 데이터 값을 임베딩(embedding)하여, 영역 별 특징 벡터를 출력한다(S420). 이때, 기 설정된 영역 별 데이터 값은 다이 별 데이터 값 또는 앞서 설명한 바와 같이, 다이의 좌표 값 기반으로 구분되는 써클 존, 바텀 존, 레프트 존 및 라이트 존을 포함하는 복수의 영역 별 데이터 값일 수 있다. 본 실시 예에서는 기 설정된 영역을 각각의 다이라고 가정하도록 한다.Thereafter, a feature vector for each region is output by embedding a data value for each preset region of the wafer map (S420). In this case, the preset data value for each region may be a data value for each die or, as described above, a data value for each region including a circle zone, a bottom zone, a left zone, and a right zone classified based on the coordinate values of the die. In this embodiment, it is assumed that the predetermined area is each die.
구체적으로, 도 5a를 참조하면, S420 단계에서 센서로부터 측정된 각 데이터 값을 입력으로 하고, 이를 임베딩하여 챔버 내 각 센서의 고유한 특성을 포함하는 특징 벡터(vi)를 획득할 수 있다. 이때, 유사한 특징 벡터(Vi)를 가지는 센서는 서로 상관 관계가 높다고 판단할 수 있다.Specifically, referring to FIG. 5A , each data value measured from the sensor in step S420 is used as an input, and a feature vector v i including a unique characteristic of each sensor in the chamber may be obtained by embedding it. At this time, it can be determined that sensors having similar feature vectors (V i ) have a high correlation with each other.
도 5b에 도시된 바와 같이, 웨이퍼 맵의 데이터는 각 다이의 좌표 별 측정 데이터이므로, GDN에 웨이퍼 맵의 각 다이의 측정 데이터를 시계열 데이터와 같은 형식으로 GDN의 입력 데이터로 입력할 수 있다.As shown in FIG. 5B, since the data of the wafer map is measurement data for each coordinate of each die, measurement data of each die of the wafer map can be input to the GDN in the same format as time series data as input data of the GDN.
이후, 다이 별 측정 데이터 값을 노드(node)로 하고 출력된 다이 별 특징 벡터에 기초하여 계산된 노드 간 상관 관계가 엣지(edge)로 연결된 그래프 구조 학습(Graph Structure Learning)을 수행한다(S430). 이때, 그래프 구조 학습은 코사인 유사도(cosine similarity)를 이용하여 노드 간 상관 관계를 계산할 수 있다.Thereafter, graph structure learning is performed in which the measured data value for each die is used as a node and the correlation between nodes calculated based on the output feature vector for each die is connected to an edge (S430). . In this case, graph structure learning may calculate a correlation between nodes using cosine similarity.
구체적으로, S430 단계에서는 그래프 구조의 형태로 각 다이 간의 관계를 학습할 수 있는데, 도 5c를 참조하면 각 노드의 측정 데이터 값(X1~Xi)을 노드로 하고, S420 단계에서 출력된 다이 별 특징 벡터에 기초하여, 각 노드 간 상관 관계가 엣지로 연결된 방향 그래프가 생성될 수 있다. 이때, 이와 같은 그래프는 인접 행렬(Adjacency Matrix)이 사용될 수 있으며, 여기서 일 노드에서 타 노드로의 엣지는 일 노드가 타 노드의 동작을 모델링하는 데 사용됨을 나타낼 수 있다.Specifically, in step S430, the relationship between each die may be learned in the form of a graph structure. Referring to FIG. 5C, the measured data values (X 1 to X i ) of each node are used as nodes, and the die output in step S420 is used. Based on the star feature vector, a directed graph in which correlations between nodes are connected by edges may be generated. In this case, an adjacency matrix may be used for such a graph, and an edge from one node to another node may indicate that one node is used to model the operation of another node.
각 노드 간 상관 관계는 특징 벡터들 간의 코사인 유사도(cosine similarity)를 이용하여 계산되어 학습될 수 있다. 코사인 유사도는 벡터와 벡터 간 유사도를 비교할 때, 두 벡터 간의 사잇각을 구하여 얼마나 유사한지를 수치화한 것을 의미한다. 이에 따라, 가장 유사도가 높은 다이들에 대한 데이터인 TopK가 획득될 수 있고, 이로부터 엣지가 생성될 수 있다.The correlation between nodes may be calculated and learned using cosine similarity between feature vectors. Cosine similarity means that, when comparing the similarity between vectors, the degree of similarity is quantified by obtaining the angle between two vectors. Accordingly, TopK, which is data for dies having the highest similarity, may be obtained, and an edge may be created therefrom.
이후, 출력된 다이 별 특징 벡터와 학습된 그래프 구조에 기초한 셀프 어텐션(self-attention)에 따라 각 노드 별로 다른 노드와의 학습된 상관 관계가 반영된 영역 별 새로운 특징 벡터를 학습한다(S440).Thereafter, a new feature vector for each region in which the learned correlation with other nodes is reflected is learned for each node according to self-attention based on the output feature vector for each die and the learned graph structure (S440).
도 5d에 도시된 바와 같이, 그래프 구조 학습에 따라 학습된 그래프 구조의 상관 관계와 S420 단계에서 출력된 특징 벡터에 기초하여 초기 입력된 다이의 측정 데이터 값을 복원할 수 있다. 여기서, 상관 관계는 수치화된 상관 계수로 표현될 수 있다.As shown in FIG. 5D , the measurement data value of the initially input die may be restored based on the correlation of the graph structure learned through learning the graph structure and the feature vector output in step S420 . Here, the correlation may be expressed as a numerical correlation coefficient.
어느 한 노드에 있어서 특징 추출기(feature extractor)에 의해 추출된 복수의 특징 값을 특징 벡터와 곱하여 셀프 어텐션이 계산된 새로운 특징 벡터(Z1~Z3)을 이용하여 해당 노드에 대응되는 다이의 측정 데이터 값을 예측하여 복원할 수 있게 된다.Measurement of a die corresponding to a corresponding node using a new feature vector (Z 1 to Z 3 ) in which self-attention is calculated by multiplying a plurality of feature values extracted by a feature extractor at a node with a feature vector Data values can be predicted and restored.
이후, 이상 탐지 대상 웨이퍼로부터 획득한 웨이퍼 맵의 다이 별 측정 데이터 값에 대하여, S440 단계에서 학습된 새로운 특징 벡터에 기초하여 예측되는 다이 별 측정 데이터 값과의 편차에 기초한 이상 스코어를 산출한다(S450).Thereafter, with respect to the measured data values for each die of the wafer map acquired from the wafer to be detected for abnormalities, an anomaly score based on a deviation from the measured data values for each die predicted based on the new feature vector learned in step S440 is calculated (S450). ).
이후, 산출된 이상 스코어를 기 설정된 임계값과 비교하여 해당 이상 탐지 대상 웨이퍼를 제조한 웨이퍼 제조 공정 장비의 이상 유무 판단한다(S460).Thereafter, the calculated abnormality score is compared with a predetermined threshold value to determine whether or not there is an abnormality in the wafer manufacturing process equipment that manufactured the corresponding abnormality detection target wafer (S460).
도 6은 본 발명의 일 실시 예에 따른 웨이퍼 제조 공정 장비의 이상 유무 탐지 장치의 구성을 간략히 나타낸 블록도이다.6 is a block diagram briefly showing the configuration of an abnormality detection device for wafer manufacturing process equipment according to an embodiment of the present invention.
본 발명의 웨이퍼 제조 공정 장비의 이상 유무 탐지 장치(100)는 통신부(110), 메모리(120) 및 프로세서(130)를 포함한다.The
통신부(110)는 입력 데이터를 수신하거나 출력된 결과를 전송하기 위한 구성이다. 통신부(110)는 USB, 이더넷(ethernet) 등을 포함하는 유선 또는 LAN, Wi-Fi, Bluetooth, LTE(4G) 및 5G 등을 포함하는 다양한 유형의 무선 네트워크를 통해 외부 기기 또는 서버와 통신을 수행할 수 있다.The
메모리(120)는 웨이퍼의 다이 별로 측정된 데이터 값 및 이로부터 생성된 웨이퍼 맵, 그래프 구조 학습에 의한 학습 데이터 등 본 발명의 이상 유무 탐지 방법을 수행하기 위한 각종 데이터들을 저장할 수 있다.The
메모리(120)는 HDD(Hard Disk Drive), SSD(Solid State Drive), DRAM 메모리, SRAM 메모리, FRAM 메모리 및 플래시 메모리 중 하나로 구현될 수 있으며, 이 밖에도 다양한 형태의 데이터를 기록 가능한 저장 장치로 구현될 수 있다.The
프로세서(130)는 이상 유무 탐지 장치(100)의 동작을 전반적으로 제어하는 구성이다.The
구체적으로, 프로세서(130)는 웨이퍼 맵 획득부(131), 임베딩부(132), 그래프 구조 학습부(133), 셀프 어텐션부(134) 및 스코어 산출부(135)를 포함한다.Specifically, the
웨이퍼 맵 획득부(131)는 웨이퍼의 다이 별로 측정된 데이터 값을 다이의 좌표 값과 연동시킨 웨이퍼 맵을 획득하는 구성이다.The wafer
임베딩부(132)는 웨이퍼 맵의 기 설정된 영역 별 데이터 값을 임베딩하여, 영역 별 특징 벡터를 출력하는 구성이다.The embedding
그래프 구조 학습부(133)는 영역 별 데이터 값을 노드로 하고 출력된 영역 별 특징 벡터에 기초하여 계산된 노드 간 상관 관계가 엣지로 연결된 그래프 구조 학습을 수행하는 구성이다.The graph
셀프 어텐션부(134)는 출력된 영역 별 특징 벡터와 학습된 그래프 구조에 기초한 셀프 어텐션에 따라 각 노드 별로 다른 노드와의 학습된 상관 관계가 반영된 영역 별 새로운 특징 벡터를 학습하는 구성이다.The self-
스코어 산출부(135)는 이상 탐지 대상 웨이퍼로부터 획득한 웨이터 맵의 영역 별 데이터 값에 대하여, 학습된 새로운 특징 벡터에 기초하여 예측되는 영역 별 데이터 값과의 편차에 기초한 이상 스코어를 산출하고, 산출된 이상 스코어를 기 설정된 임계값과 비교하여 웨이퍼 제조 공정 장비의 이상 유무를 판단하는 구성이다.The
이상과 같은 본 발명의 다양한 실시 예에 따르면, 엔지니어가 일정 주기마다 웨이퍼 맵을 선정할 필요 없이 좀 더 효율적이고 정확하게 웨이퍼 제조 공정 장비의 이상 유무를 판별할 수 있게 된다.According to various embodiments of the present invention as described above, an engineer can more efficiently and accurately determine whether or not there is an abnormality in wafer manufacturing process equipment without having to select a wafer map at regular intervals.
한편, 상술한 실시예는, 컴퓨터에서 실행될 수 있는 프로그램으로 작성 가능하고, 컴퓨터에 의해 판독 가능한 매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다. 또한, 상술한 실시예에서 사용된 데이터의 구조는 컴퓨터 판독 가능 매체에 여러 수단을 통하여 기록될 수 있다. 또한, 상술한 실시예는 컴퓨터에 의해 실행되는 프로그램 모듈과 같은 컴퓨터에 의해 실행 가능한 명령어를 포함하는 기록 매체의 형태로 구현될 수 있다. 예를 들어, 소프트웨어 모듈 또는 알고리즘으로 구현되는 방법들은 컴퓨터가 읽고 실행할 수 있는 코드들 또는 프로그램 명령들로서 컴퓨터가 읽을 수 있는 기록 매체에 저장될 수 있다. Meanwhile, the above-described embodiment can be written as a program that can be executed on a computer, and can be implemented in a general-purpose digital computer that operates the program using a computer-readable medium. In addition, the structure of data used in the above-described embodiment can be recorded on a computer readable medium through various means. In addition, the above-described embodiment may be implemented in the form of a recording medium including instructions executable by a computer, such as program modules executed by a computer. For example, methods implemented as software modules or algorithms may be stored in a computer-readable recording medium as codes or program instructions that can be read and executed by a computer.
컴퓨터 판독 가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 기록 매체일 수 있고, 휘발성 및 비휘발성 매체, 분리형 및 비분리형 매체를 포함할 수 있다. 컴퓨터 판독 가능 매체는 마그네틱 저장매체, 예를 들면, 롬, 플로피 디스크, 하드 디스크 등을 포함하고, 광학적 판독 매체, 예를 들면, 시디롬, DVD 등과 같은 저장 매체를 포함할 수 있으나, 이에 제한되지 않는다. 또한, 컴퓨터 판독 가능 매체는 컴퓨터 저장 매체 및 통신 매체를 포함할 수 있다.Computer readable media may be any recording media that can be accessed by a computer, and may include volatile and nonvolatile media, removable and non-removable media. Computer-readable media include magnetic storage media such as ROM, floppy disks, hard disks, etc., and may include optical read media such as CD-ROM and DVD storage media, but are not limited thereto. . Also, computer readable media may include computer storage media and communication media.
또한, 컴퓨터가 읽을 수 있는 복수의 기록 매체가 네트워크로 연결된 컴퓨터 시스템들에 분산되어 있을 수 있으며, 분산된 기록 매체들에 저장된 데이터, 예를 들면 프로그램 명령어 및 코드가 적어도 하나의 컴퓨터에 의해 실행될 수 있다.In addition, a plurality of computer-readable recording media may be distributed among computer systems connected by a network, and data stored on the distributed recording media, for example, program instructions and codes, may be executed by at least one computer. there is.
본 발명에서 설명된 특정 실행들은 일 실시예 일 뿐이며, 어떠한 방법으로도 본 발명의 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 및 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다.The specific implementations described herein are only examples and do not limit the scope of the invention in any way. For brevity of the specification, a description of conventional electronic components, control systems, software, and other functional aspects of the systems may be omitted.
100: 이상 유무 탐지 장치 110: 통신부
120: 메모리 130: 프로세서
131: 웨이퍼 맵 획득부 132: 임베딩부
133: 그래프 구조 학습부 134: 셀프 어텐션부
135: 스코어 산출부100: abnormality detection device 110: communication unit
120: memory 130: processor
131: wafer map acquisition unit 132: embedding unit
133: graph structure learning unit 134: self-attention unit
135: score calculation unit
Claims (6)
웨이퍼의 다이(Die) 별로 측정된 데이터 값을 상기 다이의 좌표 값과 연동시킨 웨이퍼 맵을 획득하는 단계;
상기 웨이퍼 맵의 기 설정된 영역 별 데이터 값을 임베딩(embedding)하여, 상기 영역 별 특징 벡터를 출력하는 단계;
상기 영역 별 데이터 값을 노드(node)로 하고 상기 출력된 영역 별 특징 벡터에 기초하여 계산된 상기 노드 간 상관 관계가 엣지(edge)로 연결된 그래프 구조 학습(Graph Structure Learning)을 수행하는 단계;
상기 출력된 영역 별 특징 벡터와 상기 학습된 그래프 구조에 기초한 셀프 어텐션(self-attention)에 따라 상기 각 노드 별로 다른 노드와의 학습된 상관 관계가 반영된 상기 영역 별 새로운 특징 벡터를 학습하는 단계;
이상 탐지 대상 웨이퍼로부터 획득한 웨이퍼 맵의 상기 영역 별 데이터 값에 대하여, 상기 학습된 새로운 특징 벡터에 기초하여 예측되는 상기 영역 별 데이터 값과의 편차에 기초한 이상 스코어를 산출하는 단계; 및
상기 산출된 이상 스코어를 기 설정된 임계값과 비교하여 상기 웨이퍼 제조 공정 장비의 이상 유무를 판단하는 단계;를 포함하는 이상 유무 탐지 방법.In the method for detecting abnormalities in wafer manufacturing process equipment,
obtaining a wafer map in which data values measured for each die of the wafer are interlocked with coordinate values of the die;
embedding a data value for each predetermined region of the wafer map and outputting a feature vector for each region;
performing graph structure learning in which the data value for each region is a node and the correlation between the nodes calculated based on the output feature vector for each region is connected to an edge;
learning a new feature vector for each region reflecting the learned correlation with other nodes for each node according to self-attention based on the output feature vector for each region and the learned graph structure;
Calculating an anomaly score based on a deviation from data values for each region predicted based on the learned new feature vector with respect to data values for each region of the wafer map obtained from a wafer to be detected for abnormalities; and
Comparing the calculated abnormality score with a predetermined threshold value to determine whether or not there is an abnormality in the wafer manufacturing process equipment;
상기 기 설정된 영역 별 데이터 값은,
상기 다이 별 데이터 값 또는 상기 다이의 좌표 값 기반으로 구분되는 써클 존, 바텀 존, 레프트 존 및 라이트 존을 포함하는 복수의 영역 별 데이터 값인 것을 특징으로 하는 이상 유무 탐지 방법.According to claim 1,
The data value for each preset area is
and a data value for each of a plurality of regions including a circle zone, a bottom zone, a left zone, and a right zone classified based on the data value for each die or the coordinate value of the die.
상기 측정 데이터 값은,
박막 두께(Film Thickness), 면저항(Sheet Resistance), 박막 응력(Film Stress), 굴절률(Refractive Index), 도펀트 농도(Dopant Concentration), 비패턴 표면 결함(Unpatterned Surface Defects), 패턴 표면 결함(Patterned Surface Defects), 임계치수(Critical Dimensions; CDs), 단차 피복(Step Coverage), 중첩 정밀도(Overlay Registration), 커패시턴스 전압(Capacitance-Voltage) 및 접촉각(Contact Angle) 중 적어도 하나를 포함하는 것을 특징으로 하는 이상 유무 탐지 방법.According to claim 1,
The measured data value is,
Film Thickness, Sheet Resistance, Film Stress, Refractive Index, Dopant Concentration, Unpatterned Surface Defects, Patterned Surface Defects ), Critical Dimensions (CDs), Step Coverage, Overlay Registration, Capacitance-Voltage, and Contact Angle. detection method.
상기 그래프 구조 학습을 수행하는 단계는,
코사인 유사도(cosine similarity)를 이용하여 상기 노드 간 상관 관계를 계산하는 것을 특징으로 하는 이상 유무 탐지 방법.According to claim 1,
The step of performing the graph structure learning,
Anomaly detection method characterized in that for calculating the correlation between the nodes using a cosine similarity (cosine similarity).
웨이퍼의 다이(Die) 별로 측정된 데이터 값을 상기 다이의 좌표 값과 연동시킨 웨이퍼 맵을 획득하는 웨이퍼 맵 획득부;
상기 웨이퍼 맵의 기 설정된 영역 별 데이터 값을 임베딩(embedding)하여, 상기 영역 별 특징 벡터를 출력하는 임베딩부;
상기 영역 별 데이터 값을 노드(node)로 하고 상기 출력된 영역 별 특징 벡터에 기초하여 계산된 상기 노드 간 상관 관계가 엣지(edge)로 연결된 그래프 구조 학습(Graph Structure Learning)을 수행하는 그래프 구조 학습부;
상기 출력된 영역 별 특징 벡터와 상기 학습된 그래프 구조에 기초한 셀프 어텐션(self-attention)에 따라 상기 각 노드 별로 다른 노드와의 학습된 상관 관계가 반영된 상기 영역 별 새로운 특징 벡터를 학습하는 셀프 어텐션부; 및
이상 탐지 대상 웨이퍼로부터 획득한 웨이퍼 맵의 상기 영역 별 데이터 값에 대하여, 상기 학습된 새로운 특징 벡터에 기초하여 예측되는 상기 영역 별 데이터 값과의 편차에 기초한 이상 스코어를 산출하고, 상기 산출된 이상 스코어를 기 설정된 임계값과 비교하여 상기 웨이퍼 제조 공정 장비의 이상 유무를 판단하는 이상 스코어 산출부;를 포함하는 이상 유무 탐지 장치.In the abnormality detection device of wafer manufacturing process equipment,
a wafer map acquiring unit that obtains a wafer map in which data values measured for each die of a wafer are interlocked with coordinate values of the die;
an embedding unit that embeds data values for each region of the wafer map and outputs a feature vector for each region;
Graph structure learning in which the data value for each region is used as a node and the correlation between the nodes calculated based on the output feature vector for each region is connected to an edge to perform Graph Structure Learning. wealth;
A self-attention unit that learns a new feature vector for each region in which the learned correlation with other nodes is reflected for each node according to self-attention based on the output feature vector for each region and the learned graph structure. ; and
An anomaly score based on a deviation from the data value for each region predicted based on the learned new feature vector is calculated for the data value for each region of the wafer map obtained from the wafer to be detected, and the calculated abnormality score is calculated. Abnormality detection device comprising a; abnormality score calculation unit for determining whether or not there is an abnormality in the wafer manufacturing process equipment by comparing with a predetermined threshold value.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116713892A (en) * | 2023-08-10 | 2023-09-08 | 北京特思迪半导体设备有限公司 | Endpoint detection method and apparatus for wafer film grinding |
| KR102665637B1 (en) * | 2023-10-19 | 2024-05-20 | 주식회사 에이아이비즈 | Method, apparatus and program for detecting anomalies in process equipment by integrating multiple anomaly detection techniques |
-
2021
- 2021-12-30 KR KR1020210192249A patent/KR20230102269A/en unknown
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116713892A (en) * | 2023-08-10 | 2023-09-08 | 北京特思迪半导体设备有限公司 | Endpoint detection method and apparatus for wafer film grinding |
| KR102665637B1 (en) * | 2023-10-19 | 2024-05-20 | 주식회사 에이아이비즈 | Method, apparatus and program for detecting anomalies in process equipment by integrating multiple anomaly detection techniques |
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