KR20230099477A - 로우 해머 카운터 칩을 포함하는 메모리 모듈들, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

로우 해머 카운터 칩을 포함하는 메모리 모듈들, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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KR20230099477A
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Abstract

로우 해머 카운터 칩을 포함하는 메모리 모듈, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법이 개시된다. 메모리 모듈은 복수의 데이터 칩들 및 적어도 하나의 로우 해머 카운터 칩을 포함한다. 복수의 데이터 칩들 각각은 복수의 버스트 길이에 대응하는 데이터 세트를 저장한다. 적어도 하나의 로우 해머 카운터 칩은 복수의 데이터 칩들의 대응하는 워드라인들에 연결되는 카운터 메모리 셀들을 포함하고, 로우 해머 모니터링 시간 프레임 동안에 복수의 데이터 칩들 각각의 억세스된 워드라인에 대한 억세스 회수를 억세스된 워드라인에 연결된 카운터 메모리 셀들에 저장한다.

Description

로우 해머 카운터 칩을 포함하는 메모리 모듈들, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 {Memory module and memory system including row hammer counter chip and operating method thereof}
본 발명은 메모리 시스템들에 관한 것으로서, 더욱 상세하게는 로우 해머 카운터 칩을 포함하는 메모리 모듈들에 관한 것이다.
메모리 시스템들은 다양한 형태의 메모리 모듈들을 포함할 수 있다. 전형적으로 메모리 프로세싱은 단일(single) 메모리에 대해서 수행되도록 구성되어 메모리 프로세싱의 성능 및 특성이 단일 메모리에 의해 결정될 수 있다. 큰 메모리 용량을 요구하는 어플리케이션 프로세싱은 고용량의 메모리, 예컨대 DIMM(Dual In-line Memory Module)을 활용할 수 있다. DIMM은 신호 기판 상에서 실행되는(implement) 복수의 DRAM(Dynamic Random Access Memory) 칩들을 포함할 수 있다. 메모리 시스템의 콘트롤러는 DRAM 칩들의 RAS(Reliability Availability Serviceability, 안정성, 가용성 및 유지보수 편의성) 기능들을 제공할 수 있다.
DRAM 용량 및 집적도를 증가시키기 위해 DRAM 셀 사이즈가 감소하고 있다. 어떤 DRAM 기반의 시스템은 과도한 작업량(heavy workload)으로 인해 간헐적인 고장(intermittent failure)을 경험한다. 이러한 고장은 때때로 싱글 메모리 셀 로우에 대한 반복적인 억세스, 일명 로우 해머로 추적(trace)된다. 로우 해머에 의해 물리적으로 인접한 메모리 셀 로우에 연결된 메모리 셀들이 디스터브를 받게 되어 데이터가 플립(flip)되는 데이터 변형(corruption)이 유발되는 문제점이 있다.
이에 따라, RAS 기대(expection)를 충족시키기 위하여 시스템 레벨에서 로우 해머를 관리 및/또는 제어할 수 있는 방법이 요구된다.
본 발명의 목적은 로우 해머 카운터 칩을 포함하는 메모리 모듈들, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 메모리 모듈은, 복수의 데이터 칩들; 및 적어도 하나의 로우 해머 카운터 칩을 포함하고, 상기 복수의 데이터 칩들 각각은 복수의 버스트 길이에 대응하는 데이터 세트를 저장하고, 상기 적어도 하나의 로우 해머 카운터 칩은 상기 복수의 데이터 칩들의 대응하는 워드라인들에 연결되는 카운터 메모리 셀들을 포함하고, 로우 해머 모니터링 시간 프레임 동안에 상기 복수의 데이터 칩들 각각의 억세스된 워드라인에 대한 억세스 회수를 상기 억세스된 워드라인에 연결된 상기 카운터 메모리 셀들에 저장하도록 구성된다.
본 발명의 실시예들에 따른 메모리 시스템은, 복수의 데이터 칩들 및 적어도 하나의 로우 해머 카운터 칩을 포함하는 메모리 모듈, 상기 복수의 데이터 칩들 각각은 복수의 버스트 길이에 대응하는 데이터 세트를 저장하고; 및 상기 메모리 모듈을 제어하는 메모리 콘트롤러를 포함하고, 상기 메모리 콘트롤러는 로우 해머 모니터링 시간 프레임 동안에 상기 복수의 데이터 칩들 각각의 억세스된 워드라인에 대한 억세스 회수를 카운트하고, 상기 적어도 하나의 로우 해머 카운터 칩은 상기 복수의 데이터 칩들의 대응하는 워드라인들에 연결되는 카운터 메모리 셀들을 포함하고, 상기 복수의 데이터 칩들 각각의 억세스된 워드라인에 대한 상기 억세스 회수를 상기 억세스된 워드라인에 연결된 상기 카운터 메모리 셀들에 저장하도록 구성된다.
본 발명의 실시예들에 따른 복수의 데이터 칩들 및 로우 해머 카운터 칩을 포함하는 메모리 모듈 및 상기 메모리 모듈을 제어하는 메모리 콘트롤러를 포함하는 메모리 시스템이 동작하는 방법은, 로우 해머 모니터링 시간 프레임 동안에 상기 복수의 데이터 칩들 각각의 억세스된 워드라인에 대한 억세스 회수를, 상기 메모리 콘트롤러에 의해, 카운트하는 단계; 및 상기 복수의 데이터 칩들 각각의 상기 억세스된 워드라인의 억세스 카운트 값을 상기 로우 해머 카운터 칩의 상기 억세스된 워드라인에 연결되는 카운터 메모리 셀들에, 상기 메모리 콘트롤러에 의해, 저장하는 단계를 포함한다.
본 발명에 따르면, 메모리 모듈은 메모리 채널당 데이터 칩들의 에러 검출 코드 및 에러 정정 코드를 제공하는 RAS 기능에 추가적으로 로우 해머 커버리지(coverage), 메타데이터 및/또는 칩킬 커버리지를 제공하기 때문에, 증가된 RAS 기능을 제공할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 로우 해머 카운터 칩을 포함하는 메모리 시스템을 설명하는 도면이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이어그램이다.
도 3은 도 2의 메모리 장치의 리프레쉬 동작을 설명하는 도면이다.
도 4는 본 발명의 실시예들에 따른 로우 해머 카운터 칩의 메모리 셀 어레이가 구성되는 예를 개념적으로 설명하는 도면이다.
도 5는 본 발명의 예시적인 실시예들에 따른 로우 해머 카운터 칩을 포함하는 메모리 시스템을 설명하는 도면이다.
도 6은 도 5의 각 메모리 칩들의 데이터 아키텍쳐를 설명하는 도면이다.
도 7은 도 5의 메모리 콘트롤러의 에러 검출 코드 생성기 및 에러 정정 코드 생성기를 나타내는 블록도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 로우 해머 카운터 칩을 포함하는 메모리 시스템을 설명하는 도면이다.
도 9는 도 8의 각 메모리 칩들의 데이터 아키텍쳐를 설명하는 도면이다.
도 10은 본 발명의 실시예들에 따른 로우 해머 카운터 칩을 포함하는 메모리 시스템의 동작을 설명하는 플로우 다이어그램이다.
도 11은 본 발명의 실시예들에 따른 로우 해머를 제어하는 메모리 모듈을 포함하는 시스템을 나타내는 블록 다이어그램이다.
도 1은 본 발명의 예시적인 실시예들에 따른 로우 해머 카운터 칩을 포함하는 메모리 시스템을 설명하는 도면(diagram)이다. 도 1의 메모리 시스템(2)은 메모리 채널(12)당 하나의 로우 해머 카운터 칩(131)을 구비하여 메모리 칩들(110~117) 각각의 메모리 셀 로우들 전체의 억세스 횟수를 저장할 수 있다. 메모리 칩들(110~117) 각각에서는 로우 해머 카운터 칩(131)으로부터 제공받은 메모리 셀 로우들 전체의 억세스 횟수들 중에서 임계치 이상의 억세스 회수ㄹ르 갖는 메모리 셀 로우를 로우 해머 위험 로우(row-hammer-risky row)로 식별하여 타겟 로우 리프레쉬되도록 제어될 수 있다.
도 1을 참조하면, 메모리 시스템(2)은 메모리 모듈(10) 및 메모리 콘트롤러(20)를 포함할 수 있다. 메모리 콘트롤러(20)는 메모리 버스(30)를 통하여 메모리 모듈(10)과 통신적으로 연결(communicatively connected)될 수 있다. 메모리 모듈(10)은 복수의 메모리 칩들(110~117, 131)을 포함할 수 있다. 실시예에 따라, 메모리 칩들(110~117, 131) 각각은 동일한 메모리 처리(transaction) 메커니즘을 수행하는 DRAM일 수 있다. 예시적으로, 메모리 칩들(110~117, 131) 각각은 메모리 처리당 16개 버스트들(버스트 길이 BL=16)을 이용하고 칩의 4개 핀들을 통해 4 비트 정보를 제공하도록 구성되어, x4 구현을 위한 8개 메모리 칩들로 분할된 32 비트 데이터 폭의 DDR5 메커니즘을 수행할 수 있다. 다른 예의 DDR5 메커니즘을 수행하는 메모리 칩들은 메모리 처리당 16개 버스트들(버스트 길이 BL=16)을 이용하고, 칩의 8개 핀들을 통해 8 비트 정보를 제공하는 x8 구현을 위한 4개 메모리 칩들로 분할될 수 있다.
메모리 모듈(10)은 복수의 메모리 칩들(110~117, 131)로 구성된 1개의 메모리 채널(12)을 포함할 수 있다. 메모리 채널(12)은 8개의 데이터 칩들(110~117)과 1개의 로우 해머 카운터 칩(131)을 포함할 수 있다. 부가적으로, 메모리 채널(12)에는 도 5처럼 1개의 에러 검출 코드 칩과 1개의 에러 정정 코드 칩을 더 포함할 수 있다. 대안적으로, 메모리 채널은 도 8처럼 4개의 데이터 칩들, 1개의 로우 해머 카운터 칩, 1개의 에러 검출 코드 칩 및 1개의 에러 정정 코드 칩을 포함할 수 있다.
메모리 콘트롤러(20)는 메모리 시스템(2)의 동작을 전반적으로 제어하며, 외부의 호스트와 메모리 칩들(110~117, 131) 사이의 전반적인 데이터 교환을 제어할 수 있다. 예시적으로, 호스트는 컴퓨터, 노트북, 서버, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 스마트 폰, 웨어러블(Wearable) 장치와 같은 컴퓨팅 시스템일 수 있다. 또는 호스트는 심층 신경 망(deep neural networks)과 같은 러닝 시스템(learning systems)과 같은 어플리케이션들 또는 고성능 컴퓨팅(high-performance computing), 그래픽 동작 등과 같은 어플리케이션들을 실행하도록 구성되는 기능 블락(functional block)으로서, 중앙 처리 유닛(Central Processing Unit: CPU), 디지털 신호 프로세서(Digital Signal Processor: DSP), 그래픽 처리 유닛 (Graphics Processing Unit: GPU), 어플리케이션 프로세서(Application Processor: AP) 암호화 처리 유닛(encryption processing unit), 물리 처리 유닛(physics processing unit), 머신 러닝 처리 유닛(machine learning processing unit) 등과 같은 처리 유닛을 포함할 수 있다.
호스트의 처리 유닛들은 어플리케이션들을 실행하기 위하여 메모리 콘트롤러(20)를 통해 메모리 모듈(10)을 제어할 수 있다. 일부 구성들에서, 처리 유닛과 메모리 콘트롤러(20)는 분리된 요소들로 구성될 것이다. 다른 구성들에서, 메모리 콘트롤러(20)는 호스트의 처리 유닛 내에 구비되는 구성에 해당하고, 처리 유닛이 메모리 모듈(10)을 제어하는 것으로 설명되어도 무방할 것이다.
메모리 콘트롤러(20)는 호스트의 메모리 리퀘스트에 따라 메모리 모듈(10)을 제어할 수 있다. 메모리 콘트롤러(20)는 메모리 모듈(10)에 커맨드와 어드레스를 제공함으로써, 메모리 칩들(110~117, 131)에 대한 기입 동작 또는 독출 동작을 제어할 수 있다. 또한, 기입 동작을 위한 데이터와 독출된 데이터가 메모리 콘트롤러(20)와 메모리 모듈(10) 사이에서 송수신될 수 있다. 이러한 메모리 억세스 동작들은 메모리 콘트롤러(20)와 메모리 모듈(10) 사이의 메모리 버스(30)를 통해 수행되고, 메모리 처리로 지칭될 수 있다.
메모리 버스(30) 상에서 메모리 억세스 동작들을 수행하는데 이용되는 DDR(double data rate) DRAM 인터페이스를 통하여 메모리 콘트롤러(20)와 메모리 모듈(10)가 통신 가능하게 커플링될 수 있다. DDR DRAM 인터페이스는 JEDEC(Joint Electron Device Engineering Council)의 메모리 표준 인터페이스 규격일 수 있다. 메모리 모듈(들)(10)은 DDR DRAM 인터페이스에 따라 메모리 콘트롤러(20)에 연결되지만, 본 발명은 여기에 제한되지 않을 것이다. 본 발명의 메모리 모듈(들)(10)은 DDR DRAM 인터페이스 이외의 다양한 종류의 통신 인터페이스를 통하여 호스트에 연결될 수 있다. 예를 들어, 통신 인터페이스는 ISA(Industry Standard Architecture), PCIe(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Atached SCSI), UAS(USB(universal storage bus) Attached SCSI), iSCSI(internet Small Computer System Interface), Fiber Channel, FCoE(Fiber Channel over Ethernet) 등과 같은 것일 수 있다.
메모리 콘트롤러(20)는 데이터 칩들(110~117) 각각의 메모리 셀 로우들 전체에 대한 로우 해머를 모니터링하는 로우 해머 카운터(21)를 포함할 수 있다. 로우 해머 카운터(21)는 소정의 시간 구간 동안에 데이터 칩들(110~117) 각각에 억세스되는 메모리 셀 로우들 전체의 억세스 회수를 카운트할 수 있다. 소정의 시간 구간은 도 4에서 설명될 기본 리프레쉬 레이트 시간(tREFi) 또는 리프레쉬 윈도우 시간(tREFw)으로 설정될 수 있다. 메모리 콘트롤러(20)는 로우 해머 카운터(21)에 의해 카운트된 메모리 셀 로우들의 억세스 횟수를 데이터 칩들(110~117)의 메모리 셀 로우에 대응하는 로우 해머 카운터 칩(131)의 메모리 셀 로우에 저장할 수 있다.
메모리 콘트롤러(20)는 로우 해머 카운터 칩(131)에 저장된 데이터 칩들(110~117) 각각의 메모리 셀 로우들 전체의 억세스 회수를 해당 데이터 칩(110~117)에 제공할 수 있다. 각각의 데이터 칩들(110~117)에서는 임계치 이상의 억세스 회수를 갖는 메모리 셀 로우들을 로우 해머 위험 로우(row-hammer-risky row)로 식별하여 타겟 로우 리프레쉬되도록 제어할 수 있다
일반적으로, DRAM은 로우 해머를 관리하기 위하여 한정된 레지스터들을 이용하는데, 해머 어드레스(들)의 개수는 일정 시간 역사상의(historical) 억세스 회수에 의해 결정되고, 더욱이 억세스 회수를 저장하는 레지스터들의 수에 의해 결정될 수 있다. 레지스터들에 해머 어드레스가 새롭게 저장됨에 따라, 레지스터들에 저장되어 있던 해머 어드레스(들)가 레지스터들에서 퇴출(evict)되어 모니터링된 로우 해머 정보가 유실될 수 있다. 퇴출된 해머 어드레스는 로우 해머에 취약해지는 문제점이 있다. 이를 해결하기 위하여, 로우 해머 카운터(21) 및 로우 해머 카운터 칩(131)은 각각의 데이터 칩들(110-117)에 대하여 유실되는 정보 없이 로우 단위 해머 트랙킹(Per-Row Hammer Tracking: PRHT) 기능을 제공할 수 있다. PRHT 기능은 데이터 칩들(110~117) 각각의 전체 메모리 셀 로우들의 억세스 회수들에 기초하여 로우 해머를 모니터링하는 것으로 미싱(missing)되는 해머 어드레스를 방지할 수 있다.
실시예에 따라, 로우 해머 카운터 칩(131)은 데이터 칩들(110-117) 각각에 저장되는 데이터와 관련되는 메타 데이터를 저장하거나, 데이터 칩들(110-117) 중에서 비기능적인 데이터 칩을 비활성화시키기 위한 칩킬 에러 데이터를 저장할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이어그램이다. 도 3은 도 2의 메모리 장치의 리프레쉬 동작을 설명하는 도면이다. 도 2에서는 동일한 DRAM으로 구현된 도 1의 메모리 칩들(110~117, 131) 중에서 대표적으로 메모리 칩(110)을 보여준다. 도 2에 도시된 DRAM 구성은 예로서 제공되며, 반드시 실제의 DRAM 구성은 아니라는 것을 밝혀둔다. 또한, 도 2에 도시된 예시적인 DRAM 구성은 본 개시 내용에 대한 제한을 나타내거나 암시하지 않는다. 설명의 편의를 위하여, 메모리 장치(110)는 메모리 칩(110) 또는 DRAM 칩(110)으로 혼용될 수 있다.
도 1 및 도 2를 참조하면, 메모리 장치(110)는 메모리 셀 어레이(200), 로우 디코더(202), 칼럼 디코더(206), 입출력 게이팅 회로(208), 제어 로직 회로(220), 어드레스 버퍼(230), 리프레쉬 제어 회로(240), 그리고 입출력 회로(250)를 포함할 수 있다. 도 2에는 도시되지 않았으나, 메모리 장치(110)는 클럭 버퍼, 모드 레지스터 세트(Mode Register Set: MRS), 뱅크 제어 로직, 전압 발생 회로 등을 더 포함할 수 있다.
어드레스 버퍼(230)는 메모리 콘트롤러(20)로부터 뱅크 어드레스, 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 버퍼(230)는 수신된 뱅크 어드레스를 뱅크 제어 로직에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 디코더(202)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 디코더(206)에 제공할 수 있다.
메모리 셀 어레이(200)는 로우들 및 칼럼들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(200)는 메모리 셀들과 연결되는 복수개의 워드라인들(WL)과 복수개의 비트라인들(BL)을 포함한다. 복수의 워드라인들(WL)은 메모리 셀들의 로우들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 칼럼들과 연결될 수 있다. 활성화된 워드라인(WL)에 연결된 메모리 셀들의 데이터는 비트라인들(BL)에 연결된 센스 앰프들에 의해 센싱 및 증폭될 수 있다.
메모리 셀 어레이(200)는 제1 내지 제4 뱅크들(BANK1~BANK4)을 포함할 수 있다. 뱅크 제어 로직은 뱅크 어드레스에 응답하여 뱅크 제어 신호들을 생성하고, 뱅크 제어 신호들에 응답하여 제1 내지 제4 뱅크들(BANK1~BANK4) 중 뱅크 어드레스에 상응하는 뱅크의 로우 디코더(202) 및 칼럼 디코더(206)가 활성화될 수 있다. 본 실시예는 4개의 뱅크들을 포함하는 메모리 장치(110)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(110)는 임의의 수의 뱅크들을 포함할 수 있다.
로우 디코더(202) 및 칼럼 디코더(206)는 제1 내지 제4 뱅크들(BANK1~BANK4) 각각에 대응하여 배치되고, 뱅크 어드레스에 상응하는 뱅크와 연결된 로우 디코더(202) 및 칼럼 디코더(206)가 활성화될 수 있다. 로우 디코더(202)는 어드레스 버퍼(230)로부터 수신된 로우 어드레스(ROW_ADDR)를 디코딩하여 복수의 워드라인들(WL) 중 로우 어드레스(ROW_ADDR)에 상응하는 워드라인(WL)을 선택하고, 선택된 워드라인(WL)을 활성화시키는 워드라인 드라이버에 연결할 수 있다.
칼럼 디코더(206)는 메모리 셀 어레이(200)의 복수의 비트라인들(BL) 중 소정의 비트라인들(BL)을 선택할 수 있다. 칼럼 디코더(206)는 버스트 모드에서 칼럼 어드레스(COL_ADDR)에 기초하여 점진적으로 +1씩 증가되는 버스트 어드레스를 디코딩하여 칼럼 선택 신호를 발생하고, 칼럼 선택 신호에 의해 선택된 비트라인들(BL)을 입출력 게이팅 회로(208)에 연결할 수 있다. 버스트 어드레스는 독출 및/또는 기입 커맨드에 대하여 버스트 길이(BL)와 관련해서 억세스할 수 있는 칼럼 로케이션들의 어드레스들을 말한다.
입출력 게이팅 회로(208)는 칼럼 선택 신호에 의해 선택된 비트라인들(BL)의 독출 데이터를 저장하는 독출 데이터 래치들과, 메모리 셀 어레이(200)에 기입 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다. 입출력 회로(250)는 데이터 입력 버퍼(260) 및 데이터 출력 버퍼(270)를 포함할 수 있다. 입출력 게이팅 회로(208)의 독출 데이터 래치들에 저장된 독출 데이터는 데이터 출력 버퍼(270)를 통해 데이터(DQ) 버스에 제공될 수 있다. 기입 데이터는 데이터(DQ) 버스에 연결된 데이터 입력 버퍼(260)를 통해, 그리고 입출력 게이팅 회로(208)의 기입 드라이버를 통해 메모리 셀 어레이(200)에 기입될 수 있다. 실시예에 따라, 입출력 회로(250)는 도 6에 도시된 바와 같이, 4개 핀들(DQ0~DQ3)을 통해 메모리 처리당 64 비트의 데이터 세트(DQ_BL)를 입력/출력할 수 있다. 다른 실시예에 따라, 입출력 회로(250)는 도 9에 도시된 바와 같이, 8개 핀들(DQ0~DQ7)을 통해 메모리 처리당 128 비트의 데이터 세트(DQ_BLa)를 입력/출력할 수 있다.
제어 로직 회로(220)는 클록 신호 및 커맨드(CMD)를 수신하고 메모리 장치(110)의 동작 타이밍 및/또는 메모리 동작을 제어하는 제어 신호들을 생성할 수 있다. 제어 로직 회로(220)는 MRS에 의해 저장된 동작 및 제어 파라미터에 설정된 바와 같이 동작하도록 메모리 장치(110)의 회로들로 제어 신호들을 제공할 수 있다. 제어 로직 회로(220)는 제어 신호들을 이용하여 메모리 셀 어레이(200)로부터 데이터를 독출하고 메모리 셀 어레이(200)에 데이터를 기입할 수 있다. 도 2에는 제어 로직 회로(220)와 어드레스 버퍼(230)가 별개의 구성 요소들인 것으로 도시되어 있으나, 제어 로직 회로(220)과 어드레스 버퍼(230)는 불가분적인 하나의 구성 요소로 구현될 수도 있다. 또한, 도 2에는 커맨드(CMD) 및 어드레스(ADDR)가 별개의 신호로 각각 제공되는 것으로 도시되어 있으나, DDR 표준 또는 LPDDR 표준 등에 제시되는 바와 같이 어드레스는 커맨드에 포함되는 것으로 간주될 수 있다.
제어 로직 회로(220)는 메모리 모듈(10)의 로우 해머 카운터 칩(131)으로부터 자신의 메모리 장치(110)의 메모리 셀 어레이(200) 내 메모리 셀 로우들 전체에 대한 억세스 횟수들을 수신할 수 있다. 제어 로직 회로(220)는 메모리 셀 로우들 전체의 억세스 회수들 중 임계치 이상의 억세스 회수를 판단하고, 임계치 이상의 억세스 회수를 갖는 메모리 셀 로우를 로우 해머 위험 로우로 식별하는 로우 해머 제어 회로(210)를 포함할 수 있다.
로우 해머 제어 회로(210)는 메모리 셀 어레이(200) 내 임계치 이상의 억세스 회수를 갖는 메모리 셀 로우에 대한 로우 해머를 모니터링하고 특정 메모리 셀 로우의 로우 해머를 검출하도록 구성될 수 있다. 특정 메모리 셀 로우는 소정의 시간 구간 동안 임계치 이상의 억세스 수를 갖는 메모리 셀 로우를 말한다. 소정의 시간 구간은 도 3에 도시된 바와 같이, JEDEC 표준에 정의된 32ms 또는 64ms 리프레쉬 윈도우 시간(tREFw)으로 설정될 수 있다. 실시예에 따라, 소정의 시간 구간은 도 4의 기본 리프레쉬 레이트 시간(tREFi)으로 설정될 수 있다. 기본 리프레쉬 레이트는, 예를 들어, 32ms 리프레쉬 윈도우 내 8K 정도의 리프레쉬 커맨드(REFRESH) 수로 정의된다. 소정의 시간 구간은 메모리 콘트롤러(20)에 의해 설정되는 로우 해머 모니터 시간 프레임 또는 시간 윈도우으로 지칭될 수 있다.
실시예에 따라, 로우 해머 제어 회로(210)는 검출된 로우 해머 위험 로우에 대한 정보를 메모리 콘트롤러(20)에게 전송할 수 있다. 메모리 콘트롤러(20)는 로우 해머 위험 로우 정보에 기초하여 통상의 리프레쉬 커맨드를 발행할 수 있다. 메모리 콘트롤러(20)는 로우 해머 위험 로우와 물리적으로 인접한 메모리 셀 로우(들)의 어드레스 신호를 리프레쉬 커맨드와 함께 메모리 장치(110)로 전송할 수 있다. 메모리 장치(110)는 통상의 리프레쉬 커맨드에 따라 로우 해머 위험 로우와 물리적으로 인접한 메모리 셀 로우(들)을 리프레쉬할 수 있다.
실시예에 따라, 로우 해머 제어 회로(210)는 로우 해머 위험 로우와 물리적으로 인접한 메모리 셀 로우를 타겟 리프레쉬하도록 구성될 수 있다. 로우 해머 제어 회로(210)는 로우 해머를 제어하거나 관리하기 위한 하드웨어, 펌웨어, 소프트웨어 또는 이들의 결합 방식으로 구현되는 것을 통칭한다. 이하의 실시예에서는 로우 해머 제어 회로(210)가 로우 해머 모니터링 시간 프레임 동안에 임계치 이상으로 억세스되는 로우 해머를 제어하는 것으로 설명될 것이나, 본 발명의 실시예들은 이에 국한될 필요가 없다. 예컨대, 로우 해머 제어 회로(210)는 제어 로직 회로(220) 내에 구비되는 구성에 해당하고, 제어 로직 회로(220)가 로우 해머를 제어하는 것으로 설명되어도 무방할 것이다.
제어 로직 회로(220)는 리프레쉬 커맨드(CMD)에 응답하여 리프레쉬 제어 회로(240)가 리프레쉬 카운터 값을 +1씩 증가시킴으로써 노멀 리프레쉬 동작을 수행하도록 제어할 수 있다. 또한, 제어 로직 회로(220)는 로우 해머 어드레스(들) (RH_ADDR)에 기초하여 리프레쉬 제어 회로(240)가 타겟 로우 리프레쉬 동작을 수행하도록 제어할 수 있다. 리프레쉬 제어 회로(240)는 노멀 리프레쉬 동작 및/또는 타겟 로우 리프레쉬 동작이 수행될 메모리 셀 로우에 해당하는 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다.
도 4는 본 발명의 실시예들에 따른 로우 해머 카운터 칩의 메모리 셀 어레이가 구성되는 예를 개념적으로 설명하는 도면이다. 도 4는 도 1의 로우 해머 카운터 칩(131)에서 메모리 셀 어레이(200, 도 2)의 예시적인 부분으로 제1 뱅크(BANK1)를 나타낸다. 제1 뱅크(BANK1)와 관련된 설명들은 제2 내지 제4 뱅크들(BANK2~BANK4)에도 동일하게 적용될 수 있다.
도 1, 도 2 및 도 4를 참조하면, 메모리 모듈(10)의 로우 해머 카운터 칩(131)에서 제1 뱅크(BANK1)는 데이터 칩들(110~117)과 동일하게 복수개의 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn)을 포함할 수 있다. 복수개의 메모리 셀들(MC)이 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn)이 교차하는 지점에 위치할 수 있다. 로우 해머 카운터 칩(131)에서 각각의 워드라인들(WL1~WLm)에 연결된 메모리 셀들(MC)은 제1 메모리 셀들(410)과 제2 메모리 셀들(420)로 구분될 수 있다.
각 워드라인들(WL1~WLm)에 연결된 제1 메모리 셀들(410)은 데이터 칩들(110~117)의 대응하는 워드라인들(WL1~WLm)의 억세스 횟수를 저장하는 소정의 카운터 메모리 셀들(C110~C117)을 포함할 수 있다. 예시적으로, 제1 워드라인(WL1)에 연결된 카운터 메모리 셀들(C110~C117)은 데이터 칩들(110~117) 각각의 제1 워드라인(WL1)의 메모리 셀 로우를 활성화시키는 억세스 회수를 저장할 수 있다. 제1 카운터 메모리 셀들(C110)은 제1 데이터 칩(110)의 제1 워드라인(WL1)의 억세스 횟수를 저장하고, 제2 카운터 메모리 셀들(C111)은 제2 데이터 칩(111)의 제1 워드라인(WL1)의 억세스 횟수를 저장하고, 이와 마찬가지로 제7 카운터 메모리 셀들(C117)은 제7 데이터 칩(117)의 제1 워드라인(WL1)의 억세스 횟수를 저장할 수 있다.
제1 내지 제7 카운터 메모리 셀들(C110~C117)은 메모리 셀 어레이(200)의 제2 내지 제4 뱅크들(BANK1~BANK3) 각각에도 반복될 수 있다. 제1 내지 제7 카운터 메모리 셀들(C110~C117)의 수와 위치는 메모리 콘트롤러(20)에 의해 예상되는 최대 억세스 회수에 따라 재구성될 수 있다. 실시예에 따라, 각 워드라인을 따라 8 에서 24 사이의 카운터 메모리 셀들이 있을 수 있다. 일 예로, 카운터 메모리 셀들은 8개, 12개, 16개 또는 24개로 구성될 수 있다. 다른 예에서는 더 많거나 적은 카운터 메모리 셀들이 이용될 수 있다.
제2 메모리 셀들(420)은 데이터 칩들(110~117)에 저장되는 데이터와 함께 저장되기를 원하는 메타 데이터를 저장할 수 있다. 메타 데이터는 데이터와 관련되는 유효성, 식별 파라미터, 압축 정보, 파일 속성들, 보안 또는 접근 제어 정보 등을 포함할 수 있다. 부가적으로, 메타 데이터는 메모리 모듈(10) 정보와 관련되는 공급업체(vendor) 메타 데이터를 포함할 수 있다. 예를 들어, 보안 메타 데이터의 경우 데이터 접근과 관련된 동작이 허용 가능한지 혹은 정확한지를 확인(check)할 수 있다.
제2 메모리 셀들(420)은 데이터 칩들(110~117)에 저장되는 데이터와 관련된 메타 데이터를 저장하는 소정의 메타 데이터 셀들(M118)을 포함할 수 있다. 메타 데이터 셀들(M118)의 수와 위치는 메모리 콘트롤러(20)에 의해 제공되는 메타 데이터에 따라 재구성될 수 있다. 실시예에 따라, 각 워드라인을 따라 3 에서 32 사이의 메타 데이터 셀들이 있을 수 있다. 일 예로, 메타 데이터 셀들은 3개, 8개, 16개 또는 32개로 구성될 수 있다. 다른 예에서는 더 많거나 적은 메타 데이터 셀들이 이용될 수 있다.
제2 메모리 셀들(420)은 비기능적(nonfunctional)인 데이터 칩들(110~117)의 소거(erasing) 또는 불능화(disabling)를 위한 칩킬(chipkill) 메커니즘들을 지원하기 위해 이용될 수 있다. 부가적으로 또는 대안적으로, 칩킬 메카니즘은 로우 해머 카운터 칩(131) 대신에 에러 정정 코드 칩(예, ECC칩(141), 도 5)에서 지원될 수 있다.
메모리 콘트롤러(20)는 메모리 모듈(10) 내 에러 발생을 인식하면, 에러 패턴(error pattern)을 결정하도록 시도할 수 있다. 에러 패턴에 따라, 메모리 콘트롤러(20)는 에러가 랜덤 에러(random error, 비영구적인 에러), 영구적인 에러(permanent error), 또는 칩킬 에러(chipkill error)에 대응하는지를 결정할 수 있을 것이다. 에러의 종류 결정에 따라, 메모리 콘트롤러(20)는 에러 정정을 수행할 수 있다. 에러들의 상이한 종류들 중에서, 에러의 한 종류는 칩킬 에러로 언급될 수 있다. 칩킬 에러는 비트 에러들의 문턱값을 초과한 하나의 칩/다이 또는 칩의 영구적인 고장(failure)과 일반적으로 상응한다.
메모리 채널(12)의 하나의 데이터 칩의 고장은 메모리 처리 동안 많은 수의 버스트들에서 잘못된 데이터를 제공하는 데이터 칩에 의해 많은 수의 에러들을 야기할 수 있다. 이에 따라, 메모리 콘트롤러(20)는 감지된 모든 에러들이 하나의 데이터 칩에 대응하는 경우, 하나의 데이터 칩을 소거된 칩으로 표시하기 위한 칩킬 에러를 지원할 수 있다.
메모리 콘트롤러(20)는 칩킬 에러 데이터를 제2 메모리 셀들(420)의 칩킬 에러 데이터 셀(K119)에 저장할 수 있다. 칩킬 에러 데이터 셀(K119)에 저장된 칩킬 에러 데이터에 의해 비기능적인 데이터 칩들이 비활성화될 수 있다. 칩킬 에러 데이터 셀(K119)들의 수와 위치는 메모리 콘트롤러(20)에 의해 제공되는 칩킬 에러 데이터에 따라 재구성될 수 있다.
상술한 바와 같이, 로우 해머 카운터 칩(131)은 로우 해머 커버리지, 메타데이터 및/또는 칩킬 커버리지를 제공하기 때문에, 증가된 RAS 기능을 제공할 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 로우 해머 카운터 칩을 포함하는 메모리 시스템을 설명하는 도면이다. 도 6은 도 5의 각 메모리 칩들(110~117, 120~127, 131, 132, 141, 142, 151, 152)의 데이터 아키텍쳐를 설명하는 도면이다. 도 7은 도 5의 메모리 콘트롤러(20)의 에러 검출 코드 생성기(22) 및 에러 정정 코드 생성기(23)를 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(4)은 메모리 모듈(100) 및 메모리 콘트롤러(20)를 포함할 수 있다. 메모리 모듈(100)은 DDR DIMM(double data rate synchronous dynamic random-access memory dual in-line memory module)으로 구현된 하나의 메모리 랭크를 보여준다. 메모리 콘트롤러(20)는 메모리 모듈(100)의 다양한 메모리 칩들(110~117, 120~127, 131, 132, 141, 142, 151, 152)에 데이터를 전송할 수 있고, 다양한 메모리 칩들(110~117, 120~127, 131, 132, 141, 142, 151, 152)로부터 데이터를 전송 받을 수 있다.
예시적으로, 각 메모리 칩(110~117, 120~127, 131, 132, 141, 142, 151, 152)은, 도 6에 도시된 바와 같이, 입출력 회로(250)에 연결되는 4개 핀들(DQ0~DQ3)을 포함하고, 메모리 처리(transaction)당 16개 버스트들(버스트 길이 BL=16)을 이용하고 4개 핀들(DQ0~DQ3)을 통해 4 비트 정보를 제공할 수 있다. 이에 따라, 메모리 칩들(110~117, 120~127, 131, 132, 141, 142, 151, 152) 각각에는/각각으로부터는 메모리 처리당 64 비트의 데이터 세트(DQ_BL)가 입력/출력될 수 있다.
도 5의 메모리 모듈(100)은 메모리 랭크 별로 2개의 메모리 채널들(310, 320)을 포함할 수 있다. 메모리 채널들(310, 320) 각각은 데이터를 저장하기 위한 전용의 8개 데이터 칩들, 1개 로우 해머 카운터 칩(이하, RH 칩), 1개 에러 정정 코드 칩(이하, ECC 칩) 및 1개 에러 검출 코드 칩(이하, CRC 칩)을 포함할 수 있다. 에러 검출 코드는 순환 중복 검사(Cyclic Redundancy Check)를 포함할 수 있다. 설명의 편의를 위하여, 에러 정정 코드는 ECC 코드로 혼용되고, 에러 검출 코드는 CRC 코드로 혼용될 수 있다. 제1 메모리 채널(310)은 8개 데이터 칩들(110~117), 1개 RH 칩(131), 1개 CRC 칩(141) 및 1개 ECC 칩(151)을 포함할 수 있다. 제2 메모리 채널(320)은 8개 데이터 칩들(120~127), 1개 RH 칩(132), 1개 CRC 칩(142) 및 1개 ECC 칩(152)을 포함할 수 있다.
각 메모리 채널(310, 320)은 데이터를 저장하기 위한 전용의 8개의 4 비트 데이터 칩들(110-117, 120-127)을 포함하기 때문에, 각 메모리 채널(310, 320)당 데이터 폭은 32 비트이다. 그리고 메모리 처리당 16개 버스트들(버스트 길이 BL=16)을 이용하므로, 각 메모리 처리마다 메모리 채널(310, 320)당 512 비트를 전송할 것이다. 메모리 채널(310, 320)당 512 비트는 유저 데이터 세트로 지칭될 수 있다.
각 메모리 채널(310, 320)당 1개의 RH 칩(131, 132)를 포함한다. 각 메모리 채널(310, 320)의 RH 칩(131, 132)은 각 데이터 칩들(110-117, 120-127)의 대응하는 워드라인들의 억세스 횟수를 저장할 수 있다.
부가적으로, 각 메모리 채널(310, 320)의 RH 칩(131, 132)은 각 데이터 칩들(110-117, 120-127)에 저장되는 데이터와 관련되는 메타 데이터를 저장할 수 있다. 제1 메모리 채널(310)의 제1 RH 칩(131)은 각 데이터 칩들(110~117)의 대응하는 워드라인들의 억세스 횟수 및/또는 각 데이터 칩들(110-117)에 저장되는 데이터와 관련되는 메타 데이터를 저장할 수 있다. 제2 메모리 채널(320)의 제2 RH 칩(132)은 각 데이터 칩들(120~127)의 대응하는 워드라인들의 억세스 횟수 및/또는 각 데이터 칩들(120-127)에 저장되는 데이터와 관련되는 메타 데이터를 저장할 수 있다.
부가적으로, 각 메모리 채널(310, 320)의 RH 칩(131, 132)은 각 메모리 채널(310, 320)에서 비기능적인 데이터 칩(들)을 비활성화시키기 위한 칩킬 에러 데이터를 저장할 수 있다. 제1 메모리 채널(310)의 제1 RH 칩(131)은 데이터 칩들(110~117) 중 비기능적인 데이터 칩(들)을 비활성화시키기 위한 칩킬 에러 데이터를 저장할 수 있다. 제2 메모리 채널(320)의 제2 RH 칩(132)은 데이터 칩들(120~127) 중 비기능적인 데이터 칩(들)을 비활성화시키기 위한 칩킬 에러 데이터를 저장할 수 있다.
각 메모리 채널(310, 320)은 1개의 CRC 칩(141, 142)을 포함한다. 각 메모리 채널(310, 320)의 CRC 칩(141, 142)은 각 데이터 칩들(110-117, 120-127)의 버스트 길이 BL=16에 대응하는 데이터 세트(DQ_BL) 64 비트와 관련된 CRC 데이터를 저장할 수 있다. 제1 메모리 채널(310)의 제1 CRC 칩(141)은 각 데이터 칩들(110~117)의 데이터 세트(DQ_BL) 64 비트에 기초하여 생성된 에러 검출 코드(CRC) 비트들을 저장할 수 있다. 제2 메모리 채널(320)의 제2 CRC 칩(142)은 각 데이터 칩들(120~127)의 데이터 세트(DQ_BL) 64 비트에 기초하여 생성된 에러 검출 코드(CRC) 비트들을 저장할 수 있다.
각 메모리 채널(310, 320) 당 ECC 폭은 1개의 ECC 칩(141, 142)을 포함하기 때문에 4 비트이다. 메모리 채널(310, 320)당 36 비트가 각 버스트마다 보내지고, 이것은 각 메모리 채널(310, 320)의 메모리 처리당 총 576 비트에 해당한다. 이는 유저 데이터 세트는 512 비트이고 나머지 64 비트는 각 메모리 채널(310, 320)의 ECC 칩(141, 142)의 ECC 데이터에 해당한다는 것이 이해될 것이다.
메모리 콘트롤러(20)는 로우 해머 카운터(21), CRC 생성기(22) 및 패리티 생성기(23)를 포함할 수 있다. 로우 해머 카운터(21)는 로우 해머 모니터 시간 프레임 동안 메모리 모듈(100)의 데이터 칩들(110-117, 120-127) 각각의 워드라인들의 액티브 억세스 횟수를 카운트할 수 있다. 로우 해머 카운터(21)는 각 데이터 칩들(110~117)의 워드라인들의 억세스 횟수를 제1 메모리 채널(310)의 제1 RH 칩(131)의 대응하는 워드라인들에 연결된 카운터 메모리 셀들(C110~C117, 도 4)에 저장할 수 있다. 마찬가지로, 로우 해머 카운터(21)는 각 데이터 칩들(120~127)의 워드라인들의 억세스 횟수를 제2 메모리 채널(320)의 제2 RH 칩(132)의 대응하는 워드라인들에 연결된 카운터 메모리 셀들에 저장할 수 있다.
도 7에서, CRC 생성기(22)는 각 메모리 채널(310, 320)의 데이터 칩들(110-117, 120-127) 각각에 제공될 버스트 길이 BL=16에 대응하는 64 비트 데이터 세트(DQ_BL)에 기초하여 8 비트의 에러 검출 코드(CRC)을 생성할 수 있다. 이에 따라, CRC 생성기(22)는 각 메모리 채널(310, 320)당 64 비트의 CRC 비트를 생성할 수 있다. CRC 생성기(22)는 8개 데이터 칩들(110~117)의 데이터 세트(DQ_BL)들에 기초하여 생성된 64 비트의 CRC 비트를 제1 메모리 채널(310)의 제1 CRC 칩(141)에 저장할 수 있다. CRC 생성기(22)는 8개 데이터 칩들(120~127) 각각의 데이터 세트(DQ_BL)에 기초하여 생성된 64 비트의 CRC 비트를 제2 메모리 채널(320)의 제2 CRC 칩(142)에 저장할 수 있다.
패리티 생성기(23)는 각 메모리 채널(310, 320)의 데이터 칩들(110-117, 120-127)에 제공될 버스트 길이 BL=16에 대응하는 64 비트 데이터 세트(DQ_BL)들의 전체에 해당하는 유저 데이터 세트(DQ_SET)에 기초하여 64 비트의 에러 정정 코드(ECC)을 생성할 수 있다. 유저 데이터 세트(DQ_SET)는 512 비트이고, 패리티 생성기(23)는 ECC 인코더로 구성될 수 있다.
제1 메모리 채널(310)의 512 비트 유저 데이터 세트(DQ_SET)에 대한 64 비트의 ECC 비트는 유저 데이터 세트(DQ_SET)와 함께 제1 메모리 채널(310)로 제공될 수 있다. 제1 메모리 채널(310)의 유저 데이터 세트(DQ_SET)의 512 비트는 데이터 칩들(110-117)에 저장되고, 64 비트의 ECC 비트는 제1 ECC 칩(151)에 저장될 수 있다. 이 후, 메모리 콘트롤러(20)는 메모리 모듈(100)에 특정 명령을 보낼 것이고, 제1 메모리 채널(310)과의 메모리 처리 동안에 제1 ECC 칩(151)에 저장된 ECC 비트에 포함된 정보를 수신할 것이다. 메모리 콘트롤러(20)가 데이터 칩들(110-117)의 데이터 내 에러를 감지하면, 메모리 콘트롤러(20)는 64 비트의 ECC 비트를 이용하는 것에 의해 제1 메모리 채널(310)의 512 비트 데이터 내 1 비트 에러를 정정할 수 있다.
이와 유사하게, 제2 메모리 채널(320)의 512 비트 유저 데이터 세트(DQ_SET)에 대한 64 비트의 ECC 비트는 유저 데이터 세트(DQ_SET)와 함께 제2 메모리 채널(320)로 제공될 수 있다. 제2 메모리 채널(320)의 유저 데이터 세트(DQ_SET)의 512 비트는 제2 데이터 칩들(120-127)에 저장되고, 64 비트의 ECC 비트는 제2 ECC 칩(152)에 저장될 수 있다. 64 비트의 ECC 비트를 이용하는 것에 의해 제2 메모리 채널(320)의 512 비트 내 1 비트 에러를 정정할 수 있다.
이에 따라, 메모리 모듈(100)은 ECC 칩(141, 142)을 이용하여 메모리 채널(310, 320)당 1 비트 에러를 정정할 수 있으므로, 2 비트 에러를 정정할 수 있다.
도 5로 돌아가서, 메모리 모듈(100)은 직렬 구성 인식(serial presence detect) 칩(이하 SPD 칩)(160), 전원 관리 집적 회로 칩(이하, PMIC 칩)(170) 및 레지스터 클록 드라이버(Registering Clock Driver) 칩(이하, RCD 칩)(180)을 더 포함할 수 있다. SPD 칩(160)은 메모리 채널(310, 320)당 로우 해머 카운터 칩(131, 132)에 대해 로우 해머 커버리지, 메타데이터 및/또는 칩킬 커버리지와 관련되는 확장된 RAS 정보를 저장할 수 있다. 또한, SPD 칩(160)는 메모리 모듈(100)의 장치 정보를 포함할 수 있다. 예시적으로, SPD 칩(160)은 메모리 모듈(100)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 초기 정보 또는 장치 정보를 포함할 수 있다.
메모리 시스템(4)이 부팅될 때, 메모리 콘트롤러(20)는 메모리 모듈(100)의 SPD 칩(160)으로부터 장치 정보를 독출하고, 독출된 장치 정보를 기반으로 메모리 모듈(100)을 인식할 수 있다. 메모리 콘트롤러(20)는 SPD 칩(160)으로부터의 장치 정보 및 확장된 RAS 정보를 기반으로 메모리 모듈(100)을 제어할 수 있다. 예를 들어, 메모리 콘트롤러(20)는 SPD 칩(160)으로부터의 장치 정보에 따라 메모리 모듈(100)에 포함된 메모리 채널(들)과 메모리 칩들을 식별하고, 확장된 RAS 정보에 따라 각 메모리 채널의 로우 해머 카운터 칩을 제어할 수 있다.
PMIC 칩(170)은 입력 전압을 기초로 전원 전압을 생성하고, 생성된 전원 전압을 메모리 칩들(110~117, 210~217, 131, 132, 141, 142, 151, 152)에 제공할 수 있다. 메모리 칩들(110~117, 210~217, 131, 132, 141, 142, 151, 152)은 전원 전압을 기반으로 하여 동작할 수 있다.
RCD 칩(180)은 메모리 콘트롤러(20)의 제어 하에 메모리 칩들(110~117, 210~217, 131, 132, 141, 142, 151, 152), SPD 칩(160) 및 PMIC 칩(170)를 제어할 수 있다. 예컨대, RCD 칩(180)는 메모리 버스(30)를 통해 메모리 콘트롤러(20)로부터 커맨드, 어드레스, 클록 신호 및 제어 신호를 수신하고, 수신된 신호들을 제1 메모리 채널(310) 및 제2 메모리 채널(320)로 분배하는 버퍼(buffer) 기능을 수행할 수 있다. 각 메모리 채널(310, 320)의 메모리 칩들(110~117, 210~217, 131, 132, 141, 142, 151, 152)은 RCD 칩(180)에서 제공되는 커맨드, 어드레스, 클록 신호 및 제어 신호에 응답하여 메모리 콘트롤러(20)와의 데이터 교환을 수행할 것이다.
상술한 바와 같이, 메모리 모듈(100)은 각 메모리 채널(310, 320)당 x4 구현을 위한 8개 데이터 칩들(110~117, 210~217)로 분할된 DDR5 메커니즘을 수행할 때, 로우 해머 카운터 칩(131, 132)을 이용하여 로우 해머 커버리지, 메타데이터 및/또는 칩킬 커버리지를 위한 제공하기 때문에, 증가된 RAS 기능을 제공할 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 로우 해머 카운터 칩을 포함하는 메모리 시스템을 설명하는 도면이다. 도 9는 도 8의 각 메모리 칩들(810~813, 820~823, 831, 832, 841, 842)의 데이터 아키텍쳐를 설명하는 도면이다. 이하, 서로 다른 도면에서 동일한 참조 번호에 붙은 첨자(예컨대, 100a의 a)는 유사하거나 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다.
도 8을 참조하면, 메모리 시스템(6)은 메모리 모듈(100a) 및 메모리 콘트롤러(20)를 포함할 수 있다. 도 8의 메모리 모듈(100a)은 도 5의 메모리 모듈(100)과 비교하여, 각 메모리 채널(310, 320)의 메모리 칩들(810~813, 820~823, 831, 832, 841, 842)의 수가 다르고, 나머지 구성 요소들은 동일함을 보여준다. 이하에서, 도 5와의 차이점을 중심으로 설명된다.
메모리 모듈(100a)에서, 각 메모리 채널(310, 320)의 메모리 칩들(810~813, 820~823, 831, 832, 841, 842)은 도 9에 도시된 바와 같이, 입출력 회로(250)에 연결되는 8개 핀들(DQ0~DQ7)을 포함하고, 메모리 처리(transaction)당 16개 버스트들(버스트 길이 BL=16)을 이용하고 8개 핀들(DQ0~DQ7)을 통해 8 비트 정보를 제공할 수 있다. 이에 따라, 메모리 칩들(810~813, 820~823, 831, 832, 841, 842) 각각에는/각각으로부터는 메모리 처리당 128 비트의 데이터 세트(DQ_BL)가 입력/출력될 수 있다.
도 8의 메모리 모듈(100a)에서, 메모리 채널들(310, 320) 각각은 4개 데이터 칩들, 1개 로우 해머 카운터 칩 및 1개 에러 정정/검출 코드 칩을 포함할 수 있다. 제1 메모리 채널(310)은 4개 데이터 칩들(810~813), 1개 로우 해머 카운터 칩(831) 및 1개 에러 정정/검출 코드 칩(841)을 포함할 수 있다. 제2 메모리 채널(320)은 4개 데이터 칩들(820~823), 1개 로우 해머 카운터 칩(832) 및 1개 에러 정정/검출 코드 칩(842)을 포함할 수 있다.
각 메모리 채널(310, 320)은 데이터를 저장하기 위한 전용의 4개의 8 비트 데이터 칩들(810-813, 820-823)을 포함하기 때문에, 각 메모리 채널(310, 320)당 데이터 폭은 32 비트이다. 그리고 메모리 처리당 16개 버스트들(버스트 길이 BL=16)을 이용하므로, 각 메모리 처리마다 메모리 채널(310, 320)당 512 비트가 전송될 것이다.
CRC 생성기(22)는 각 메모리 채널(310, 320)의 데이터 칩들(810-813, 820-823) 각각에 제공될 버스트 길이 BL=16에 대응하는 128 비트 데이터 세트(DQ_BLa)에 기초하여 16 비트의 에러 검출 코드(CRC)을 생성할 수 있다. 이에 따라, CRC 생성기(22)는 각 메모리 채널(310, 320)당 4개 데이터 칩들(810-813, 820-823)에 대하여 64 비트의 CRC 비트를 생성할 수 있다.
패리티 생성기(23)는 각 메모리 채널(310, 320)의 데이터 칩들(810-813, 820-823)에 제공될 버스트 길이 BL=16에 대응하는 128 비트 데이터 세트(DQ_BLa)들의 전체에 해당하는 유저 데이터 세트(DQ_SET) 512 비트에 기초하여 64 비트의 에러 정정 코드(ECC)을 생성할 수 있다.
각 메모리 채널(310, 320)당 1개의 로우 해머 카운터 칩(831, 832)을 포함한다. 각 메모리 채널(310, 320)의 로우 해머 카운터 칩(831, 832)은 각 데이터 칩들(810-813, 820-823)의 대응하는 워드라인들의 억세스 횟수를 저장할 수 있다. 부가적으로, 각 메모리 채널(310, 320)의 로우 해머 카운터 칩(831, 832)은 각 데이터 칩들(810-813, 820-823)에 저장되는 데이터와 관련되는 메타 데이터 및/또는 각 메모리 채널(310, 320)에서 비기능적인 데이터 칩(들)을 비활성화시키기 위한 칩킬 에러 데이터를 저장할 수 있다.
각 메모리 채널(310, 320)은 1개의 에러 정정/검출 코드 칩(841, 842)을 포함한다. 각 메모리 채널(310, 320)의 에러 정정/검출 코드 칩(841, 842)은 CRC 생성기(22)에 의해 생성된 데이터 칩들(810-813, 820-823)에 대한 64 비트의 CRC 비트를 저장할 수 있다. 또한, 각 메모리 채널(310, 320)의 에러 정정/검출 코드 칩(841, 842)은 패리티 생성기(23)에 의해 생성된 데이터 칩들(810-813, 820-823)에 대한 64 비트의 ECC 비트를 저장할 수 있다.
상술한 바와 같이, 메모리 모듈(100a)은 각 메모리 채널(310, 320)당 x8 구현을 위한 4개 데이터 칩들(810~813, 820~823)로 분할된 DDR5 메커니즘을 수행할 때, 로우 해머 카운터 칩(831, 832)을 이용하여 로우 해머 커버리지, 메타데이터 및/또는 칩킬 커버리지를 위한 제공하기 때문에, 증가된 RAS 기능을 제공할 수 있다.
도 10은 본 발명의 실시예들에 따른 로우 해머 카운터 칩을 포함하는 메모리 시스템의 동작을 설명하는 플로우 다이어그램이다.
도 1 내지 도 4와 연계하여 도 10을 참조하면, 단계 S1010에서 메모리 시스템(2)은 초기화를 수행할 수 있다. 메모리 시스템(2)이 파워-업되면, 메모리 콘트롤러(20)와 메모리 모듈(10)는 미리 정해진 방식에 따라 초기 설정 동작을 수행할 수 있다. 메모리 모듈(10)의 초기화에서 디폴트 동작 파라미터들이 설정될 수 있다. 메모리 시스템(2)의 초기화에서, 메모리 시스템(2)의 공급자(supplier) 또는 사용자는 로우 해머 모니터 시간 프레임(tREFi 또는 tREFw)을 설정하고, 로우 해머를 판단하는 기준이 되는 임계치를 설정할 수 있다.
단계 S1010에서, 메모리 콘트롤러(20)는 데이터 칩들(110~117)의 각 워드라인(WL1~WLm)에 대한 억세스 회수를 "0"으로 리셋할 수 있다. 메모리 콘트롤러(20)는 로우 해머 카운터 칩(131)의 카운터 메모리 셀들(C110~C117)에 데이터 칩들(110~117)의 각 워드라인(WL1~WLm)의 억세스 회수를 "0"으로 저장할 수 있다.
단계 S1020에서, 메모리 콘트롤러(20)는 데이터 칩들(110~117)의 워드라인(WL1~WLm)의 메모리 셀 로우에 대한 로우 해머를 모니터링할 수 있다. 메모리 콘트롤러(20)는 호스트의 메모리 리퀘스트에 따라 메모리 모듈(10)과의 데이터 교환을 위한 메모리 처리마다 데이터 칩들(110~117)에 대한 기입 동작 또는 독출 동작을 수행할 수 있다. 이 때, 메모리 콘트롤러(20)가 데이터 칩들(110~117)에 대해 데이터 세트(DQ_BL)가 입출력되도록 지시함에 따라, 모든 데이터 칩들(110~117)의 워드라인(WL1~WLm)들 중 하나가 억세스될 수 있다. 억세스 동작 동안, 억세스된 워드라인(WL1~WLm)으로 전압이 인가되고, 억세스된 워드라인(WL1~WLm)에 연결된 메모리 셀들에 기입 데이터가 기입되거나 메모리 셀들로부터 독출 데이터가 출력될 수 있다.
단계 S1030에서, 메모리 콘트롤러(20)는 모든 데이터 칩들(110~117)의 억세스된 워드라인(WL1~WLm)에 대한 억세스 회수를 카운트할 수 있다. 메모리 콘트롤러(20)는 로우 해머 카운터(21)를 이용하여 모든 데이터 칩들(110~117)의 억세스된 워드라인(WL1~WLm)의 억세스 카운트를 계산할 수 있다.
단계 S1040에서, 메모리 콘트롤러(20)는 메모리 처리마다 모든 데이터 칩들(110~117)의 억세스된 워드라인(WL1~WLm)에 대한 억세스 회수를 단계 S1030에서 계산된 억세스 카운트 값으로 업데이트할 수 있다.
단계 S1050에서, 메모리 콘트롤러(20)는 각 데이터 칩들(110~117)의 억세스된 워드라인(WL1~WLm)의 억세스 카운트 값을 로우 해머 카운터 칩(131)의 억세스된 워드라인(WL1~WLm)에 연결되는 카운터 메모리 셀들(C110~C117)에 저장할 수 있다. 메모리 콘트롤러(20)는 각 데이터 칩들(110~117)의 워드라인(WL1~WLm)들 전체의 억세스 카운트 값을 로우 해머 카운터 칩(131)의 대응하는 워드라인(WL1~WLm)에 연결된 카운터 메모리 셀들(C110~C117)에 저장함에 따라 PRHT 기능을 수행할 수 있다. 데이터 칩들(110~117) 각각에서는, 로우 해머 카운터 칩(131)에 저장된 워드라인(WL1~WLm)의 억세스 회수가 임계치 이상일 때 억세스된 워드라인(WL1~WLm)과 관련되는 메모리 셀 로우와 물리적으로 인접한 메모리 셀 로우를 타겟 리프레쉬할 수 있다.
단계 S1060에서, 메모리 콘트롤러(20)는 로우 해머 모니터 시간 프레임(tREFi 또는 tREFw)이 경과하는 지를 판단할 수 있다. 로우 해머 모니터 시간 프레임이 경과되지 않으면(NO), 단계 S1020로 이동하여 메모리 콘트롤러(20)는 데이터 칩들(110~117)의 워드라인(WL1~WLm)의 메모리 셀 로우에 대한 억세스를 반복적으로 모니터링할 수 있다. 로우 해머 모니터 시간 프레임이 경과되면(YES), 단계 S1010로 이동하여 메모리 콘트롤러(20)는 데이터 칩들(110~117)의 각 워드라인(WL1~WLm)에 대한 억세스 회수를 "0"으로 리셋시킬 수 있다.
상술한 동작 플로우는 도 5 내지 도 9를 참조하며 설명된 임의의 메모리 시스템들에서 구현될 수 있다. 비록 도 10에서는 로우 해머 카운터 칩(131)의 PRHT 기능과 관련하여 로우 해머 커버리지를 제공하는 것을 설명하지만, 로우 해머 카운터 칩(131)에 메타데이터 및/또는 칩킬 에러 데이터를 저장하는 것으로 RAS 기능을 증가시킬 수 있다. 또한, 메모리 시스템에서 메모리 채널당 메모리 처리마다 복수의 데이터 칩들 각각에 제공될 데이터 세트에 기초하여 에러 검출 코드를 생성하고, 데이터 세트의 전체에 해당하는 유저 데이터 세트에 기초하여 에러 정정 코드를 생성하고, 에러 검출/정정 코드를 에러 검출/정정 코드 칩에 저장하는 것으로 기본적인 RAS 기능을 제공할 수 있다.
도 11은 본 발명의 실시예들에 따른 로우 해머를 제어하는 메모리 모듈을 포함하는 시스템(1000)을 나타내는 블록 다이어그램이다.
도 11을 참조하면, 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b), I/O 디바이스들(1700a, 1700b) 및 어플리케이션 프로세서(Application Processor, 1800, 이하 "AP"라고 칭함)를 포함할 수 있다. 시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(1000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.
카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(1200)로 전송할 수 있다. 오디오 처리부(1300)는 플래시 메모리 장치들(1600a, 1600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(1700a, 1700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.
AP(1800)는 시스템(1000)의 전반적인 동작을 제어할 수 있다. AP(1800)는 플래시 메모리 장치들(1600a, 1600b)에 저장된 컨텐츠의 일부가 디스플레이(1200)에 표시되도록 디스플레이(1200)를 제어할 수 있다. AP(1800)는 I/O 디바이스들(1700a, 1700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(1800)는 AI(Artifitial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(1800)와 별개로 엑셀레이터 칩(1820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)에 추가적으로 DRAM(1500b)이 장착될 수 있다. 엑셀레이터는 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다
시스템(1000)은 복수의 DRAM들(1500a, 1500b)을 포함할 수 있다. AP(1800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(1500a, 1500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)는 DRAM(1500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.
도 11에서는 DRAM들(1500a, 1500b)만을 도시하였으나, 이에 한정되지 않고 AP(1800)이나 엑셀레이터 칩(1820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(1500a, 1500b)은 I/O 디바이스(1700a, 1700b)나 플래시 메모리들(1600a, 1600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(1500a, 1500b)은 시스템(1000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.
DRAM들(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(1500a, 1500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(1500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
시스템(1000)은 DRAM들(1500a, 1500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(1600a, 1600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 플래시 메모리 장치(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(1600a, 1600b)은 메모리 콘트롤러(1610) 내에 구비된 연산 장치를 사용하여 AP(1800) 및/내지 엑셀레이터 칩(1820)이 수행하는 트레이닝(training) 단계과 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(1600a, 1600b)은 카메라(1100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
시스템(1000)에서, DRAM들(1500a, 1500b)은 도 1 내지 도 10을 참조하여 설명된 복수의 데이터 칩들과 로우 해머 카운터 칩을 포함하는 메모리 모듈을 채용할 수 있다. DRAM들(1500a, 1500b)은 로우 해머 모니터 시간 프레임 동안 각 데이터 칩들의 억세스된 워드라인의 억세스 카운트 값을 로우 해머 카운터 칩의 억세스된 워드라인에 연결되는 카운터 메모리 셀들에 저장할 수 있다. 또한, 로우 해머 카운터 칩에는 복수의 데이터 칩들 각각에 저장되는 데이터와 관련되는 메타 데이터 및/또는 복수의 데이터 칩들 중에서 비기능적인 데이터 칩을 비활성화시키기 위한 칩킬 에러 데이터를 저장할 수 있다. 데이터 칩들 각각에서는, 로우 해머 카운터 칩에 저장된 워드라인의 억세스 회수가 임계치 이상일 때 억세스된 워드라인 정보를 DRAM들(1500a, 1500b)의 리프레쉬 동작을 제어하는 메모리 콘트롤러로 제공하거나 억세스된 워드라인과 관련되는 메모리 셀 로우와 물리적으로 인접한 메모리 셀 로우를 타겟 리프레쉬할 수 있다. 또한, DRAM들(1500a, 1500b)은 메모리 채널당 메모리 처리마다 복수의 데이터 칩들 각각에 제공될 데이터 세트에 기초하여 에러 검출 코드를 생성하고, 데이터 세트의 전체에 해당하는 유저 데이터 세트에 기초하여 에러 정정 코드를 생성하고, 에러 검출/정정 코드를 에러 검출/정정 코드 칩에 저장할 수 있다. 이에 따라, DRAM들(1500a, 1500b)은 에러 검출 코드 및 에러 정정 코드를 제공하는 RAS 기능에 추가적으로 로우 해머 커버리지, 메타데이터 및/또는 칩킬 커버리지를 제공함으로써 증가된 RAS 기능을 제공할 수 있다.
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (20)

  1. 복수의 데이터 칩들; 및
    적어도 하나의 로우 해머 카운터 칩을 포함하고,
    상기 복수의 데이터 칩들 각각은 복수의 버스트 길이에 대응하는 데이터 세트를 저장하고,
    상기 적어도 하나의 로우 해머 카운터 칩은 상기 복수의 데이터 칩들의 대응하는 워드라인들에 연결되는 카운터 메모리 셀들을 포함하고, 로우 해머 모니터링 시간 프레임 동안에 상기 복수의 데이터 칩들 각각의 억세스된 워드라인에 대한 억세스 회수를 상기 억세스된 워드라인에 연결된 상기 카운터 메모리 셀들에 저장하도록 구성되는 메모리 모듈.
  2. 제1항에 있어서,
    상기 복수의 데이터 칩들 각각은 상기 적어도 하나의 로우 해머 카운터 칩에 저장된 상기 억세스 회수가 임계치 이상일 때 상기 억세스된 워드라인과 관련되는 메모리 셀 로우와 물리적으로 인접한 메모리 셀 로우를 리프레쉬하도록 구성되는 메모리 모듈.
  3. 제1항에 있어서,
    상기 복수의 데이터 칩들 각각은 상기 적어도 하나의 로우 해머 카운터 칩에 저장된 상기 억세스 회수가 임계치 이상일 때 상기 억세스된 워드라인 정보를 상기 메모리 모듈의 리프레쉬 동작을 제어하는 메모리 콘트롤러로 제공하는 메모리 모듈.
  4. 제1항에 있어서,
    상기 로우 해머 모니터링 시간 프레임은 상기 복수의 데이터 칩들에 규정된 리프레쉬 윈도우 시간(tREFw) 또는 기본 리프레쉬 레이트 시간(tREFi)으로 설정되는 메모리 모듈
  5. 제1항에 있어서,
    상기 적어도 하나의 로우 해머 카운터 칩은 상기 로우 해머 모니터링 시간 프레임 경과 후, 상기 복수의 데이터 칩들 각각의 각 워드라인에 대한 억세스 회수를 리셋하도록 구성되는 메모리 모듈.
  6. 제1항에 있어서,
    상기 적어도 하나의 로우 해머 카운터 칩은 상기 복수의 데이터 칩들 각각에 저장되는 데이터와 관련되는 메타 데이터를 저장하도록 구성되고,
    상기 메타 데이터는 상기 데이터와 관련되는 유효성, 식별 파라미터, 압축 정보, 파일 속성들, 보안, 접근 제어 정보 또는 상기 메모리 모듈에 대한 정보와 관련되는 공급업체 메타 데이터를 포함하는 메모리 모듈.
  7. 제1항에 있어서,
    상기 적어도 하나의 로우 해머 카운터 칩은 상기 복수의 데이터 칩들 중에서 비기능적인 데이터 칩을 비활성화시키기 위한 칩킬 에러 데이터를 저장하도록 구성되는 메모리 모듈.
  8. 제1항에 있어서,
    상기 메모리 모듈은 상기 복수의 데이터 칩들이 2개의 메모리 채널 그룹으로 구성되고, 메모리 콘트롤러와의 데이터 교환을 위한 메모리 처리(transaction)당 상기 메모리 채널 개별 그룹에 속하는 상기 복수의 데이터 칩들 각각에 대해 상기 억세스된 워드라인에 연결된 메모리 셀들로 데이터 세트가 입출력되는 메모리 모듈.
  9. 제8항에 있어서,
    상기 메모리 모듈은 상기 복수의 데이터 칩들 각각에 제공되는 상기 데이터 세트에 기초하여 생성된 에러 검출 코드를 저장하도록 구성되는 에러 검출 코드 칩을 더 포함하는 메모리 모듈.
  10. 제8항에 있어서,
    상기 데이터 세트는 64 데이터 비트인 메모리 모듈.
  11. 제8항에 있어서,
    상기 메모리 모듈은 상기 복수의 데이터 칩들 각각에 제공되는 상기 데이터 세트의 전체에 해당하는 유저 데이터 세트에 기초하여 생성된 에러 정정 코드를 저장하도록 구성되는 에러 정정 코드 칩을 더 포함하는 메모리 모듈.
  12. 제11항에 있어서,
    상기 유저 데이터 세트는 512 비트인 메모리 모듈.
  13. 제1항에 있어서,
    상기 복수의 버스트 길이는 16인 메모리 모듈.
  14. 제1항에 있어서,
    상기 메모리 모듈은 DDR DIMM(double data rate synchronous dynamic random-access memory dual in-line memory module)인 메모리 모듈.
  15. 복수의 데이터 칩들 및 적어도 하나의 로우 해머 카운터 칩을 포함하는 메모리 모듈, 상기 복수의 데이터 칩들 각각은 복수의 버스트 길이에 대응하는 데이터 세트를 저장하고; 및
    상기 메모리 모듈을 제어하는 메모리 콘트롤러를 포함하고,
    상기 메모리 콘트롤러는 로우 해머 모니터링 시간 프레임 동안에 상기 복수의 데이터 칩들 각각의 억세스된 워드라인에 대한 억세스 회수를 카운트하고,
    상기 적어도 하나의 로우 해머 카운터 칩은 상기 복수의 데이터 칩들의 대응하는 워드라인들에 연결되는 카운터 메모리 셀들을 포함하고, 상기 복수의 데이터 칩들 각각의 억세스된 워드라인에 대한 상기 억세스 회수를 상기 억세스된 워드라인에 연결된 상기 카운터 메모리 셀들에 저장하도록 구성되는 메모리 시스템.
  16. 제15항에 있어서,
    상기 복수의 데이터 칩들 각각은 상기 적어도 하나의 로우 해머 카운터 칩에 저장된 상기 억세스 회수가 임계치 이상일 때 상기 억세스된 워드라인과 관련되는 메모리 셀 로우와 물리적으로 인접한 메모리 셀 로우를 리프레쉬하도록 구성되는 메모리 시스템.
  17. 제15항에 있어서,
    상기 복수의 데이터 칩들 각각은 상기 적어도 하나의 로우 해머 카운터 칩에 저장된 상기 억세스 회수가 임계치 이상일 때 상기 억세스된 워드라인 정보를 상기 메모리 콘트롤러로 제공하는 메모리 시스템.
  18. 제15항에 있어서,
    상기 로우 해머 모니터링 시간 프레임은 상기 복수의 데이터 칩들에 규정된 리프레쉬 윈도우 시간(tREFw) 또는 기본 리프레쉬 레이트 시간(tREFi)으로 설정되는 메모리 시스템.
  19. 제15항에 있어서,
    상기 적어도 하나의 로우 해머 카운터 칩은 상기 로우 해머 모니터링 시간 프레임 경과 후, 상기 복수의 데이터 칩들 각각의 각 워드라인에 대한 억세스 회수를 리셋하도록 구성되는 메모리 시스템.
  20. 제15항에 있어서,
    상기 적어도 하나의 로우 해머 카운터 칩은 상기 복수의 데이터 칩들 각각에 저장되는 데이터와 관련되는 메타 데이터를 저장하도록 구성되고,
    상기 메타 데이터는 상기 데이터와 관련되는 유효성, 식별 파라미터, 압축 정보, 파일 속성들, 보안, 접근 제어 정보 또는 상기 메모리 모듈에 대한 정보와 관련되는 공급업체 메타 데이터를 포함하는 메모리 시스템.
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