KR20230099425A - 디지털 엑스레이 검출기용 패널 - Google Patents
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Abstract
본 발명은 정전기(ESD) 보호 회로가 엑스레이에 노출되는 것을 방지하여 엑스레이 검출 성능 및 화질을 향상시키는 디지털 엑스레이 검출기용 패널에 관한 것으로, 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 패널은, 활성 영역과 비활성 영역을 구비하는 베이스 기판과, 상기 베이스 기판 상에 서로 교차하도록 배치되어 활성 영역에 복수의 셀 영역을 정의하는 복수의 데이터 라인과 복수의 게이트 라인과, 각 셀 영역에 배치되어 신틸레이터의 빛을 검출하여 전기적인 신호로 출력하는 광 감지 화소들과, 상기 광 감지 화소들을 외부로부터 유입되는 정전기부터 보호하기 위하여 상기 비활성 영역의 상기 베이스 기판상에 배치되는 복수의 정전기 보호 회로와, 각 정전기 보호 회로가 상기 신틸레이터의 빛으로부터 노출되는 것을 차단하기 위해, 상기 각 정전기 보호 회로를 구성하는 복수의 소자들을 커버하도록 일체로 구성된 광 차단층을 구비한다.
Description
본 발명은 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)용 패널에 관한 것으로, 특히 정전기(Electro Static Discharge; ESD) 보호 회로의 누설 전류를 차단하여 영상 품질을 향상시킨 디지털 엑스레이 검출기용 패널에 관한 것이다.
엑스레이(X-ray)는 단파장이기 때문에 피사체를 쉽게 투과할 수 있다. 엑스레이의 투과량은 피사체 내부의 밀도에 따라 결정된다. 따라서 피사체를 투과한 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있다.
의학용으로 사용되고 있는 엑스레이 검사방법 중 하나로 필름 인화 방식이 있다. 하지만 필름인화방식의 경우 필름 촬영 후 인화 과정을 거쳐야 결과물을 확인할 수 있기 때문에, 결과물을 확인하기까지 많은 시간이 소요된다. 특히 필름 인화 방식의 경우 인화된 필름의 보관 및 보존에 있어서 많은 어려움이 있다.
이에 따라 최근에는 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)가 개발되어 의학용으로 많이 사용되고 있다.
디지털 엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다.
따라서 디지털 엑스레이 검출기는 별도의 필름과 인화지를 사용하지 않고도 피사체의 내부 구조를 표시할 수 있고, 엑스레이 촬영 즉시 실시간으로 결과를 확인할 수 있는 장점이 있다.
디지털 엑스레이 검출기는 디지털 엑스레이 검출 패널 내부의 전류를 탐지하여 영상으로 구현하는 방식으로, 빛에 반응하는 포토(Photo) PIN 다이오드와 이를 구동시키는 구동 박막 트랜지스터 등과 같은 각종 소자를 포함한다.
이러한 소자들의 경우 외부로부터 유입되는 정전기(ESD) 등과 같은 전기적인 충격에 취약하기 때문에 소자들에 정전기들이 유입되는 경우 소자 불량이 발생될 수 있다.
이러한 정전기 문제 해결을 위하여, 디지털 엑스레이 검출기용 패널 내부에 정전기 보호 회로를 구비한다.
정전기 보호 회로는 소자에 정전기(ESD)와 같은 순간 과전압이 인가되는 경우, 과전압이 접지 단자와 연결된 정전기(ESD) 보호 회로를 통해 방출되게 하는 방식으로 작동할 수 있다.
따라서, 게이트 패드와 표시 영역을 연결하는 게이트 라인이나 연결 배선에 정전기(ESD) 보호 회로를 형성함으로써, 게이트 라인이나 연결 배선을 통해서 유입되는 정전기 문제를 어느 정도 해소할 수 있다.
그러나, 정전기(ESD) 보호 회로가 엑스레이에 노출되는 경우 누설 전류가 발생하여 디지털 엑스레이 검출기의 화질이 저하될 수 있다.
본 발명은 정전기(ESD) 보호 회로가 엑스레이에 노출되는 것을 방지하여 엑스레이 검출 성능 및 화질을 향상시키는 디지털 엑스레이 검출기용 패널을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 패널은, 활성 영역과 비활성 영역을 구비하는 베이스 기판과, 상기 베이스 기판 상에 서로 교차하도록 배치되어 활성 영역에 복수의 셀 영역을 정의하는 복수의 데이터 라인과 복수의 게이트 라인과, 각 셀 영역에 배치되어 신틸레이터의 빛을 검출하여 전기적인 신호로 출력하는 광 감지 화소들과, 상기 광 감지 화소들을 외부로부터 유입되는 정전기부터 보호하기 위하여 상기 비활성 영역의 상기 베이스 기판상에 배치되는 복수의 정전기 보호 회로와, 각 정전기 보호 회로가 상기 신틸레이터의 빛으로부터 노출되는 것을 차단하기 위해, 상기 각 정전기 보호 회로를 구성하는 복수의 소자들을 커버하도록 일체로 구성된 광 차단층을 구비할 수 있다.
상기 복수의 정전기 보호 회로는 상기 비활성 영역에서 각 게이트 라인과 접지 라인에 연결되고, 복수의 트랜지스터들로 구성되며, 상기 광 차단층은 상기 복수의 트랜지스터들과 이들 사이를 모두 커버할 수 있다.
상기와 같은 특징을 갖는 본 발명에 따른 게이트 구동 회로 및 이를 이용한 표시 장치에 있어서는 다음과 같은 효과가 있다.
정전기 보호 회로를 구성하는 복수의 박막트랜지스터 및 이들 사이를 커버하도록 광 차단층이 형성되므로, 정전기 보호 회로를 구성하는 복수의 박막트랜지스터들이 신틸레이터의 빛에 의한 간섭을 받지 않는다.
따라서 정전기 보호 회로의 오동작을 방지 할 수 있다.
도 1은 본 발명에 따른 디지털 엑스레이 검출기의 개략적인 구성도.
도 2는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 패널의 일부 영역에 대한 평면도.
도 3은 도 2의 I-I' 선상의 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 패널의 단면도.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 패널(110)에서 정전기 보호 회로(160)를 나타낸 구성도.
도 5는 도 2의 정전기 보호 회로(160)의 회로적 구성도.
도 6은 본 발명에 따른 정전기 보호 회로(160)의 평면도.
도 7은 도 5의 I-I' 선상의 단면 구조도.
도 8은 도 4의 II-II' 선상의 단면 구조도.
도 9는 본 발명의 비교예에 따른 정전기 보호 회로(160)의 평면도
도 10은 본 발명에 따른 정전기 보호 회로와 비교예에 따른 정전기 보호 회로의 트랜지스터의 오프 전류(Ioff) 비교 그래프
도 2는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 패널의 일부 영역에 대한 평면도.
도 3은 도 2의 I-I' 선상의 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 패널의 단면도.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 패널(110)에서 정전기 보호 회로(160)를 나타낸 구성도.
도 5는 도 2의 정전기 보호 회로(160)의 회로적 구성도.
도 6은 본 발명에 따른 정전기 보호 회로(160)의 평면도.
도 7은 도 5의 I-I' 선상의 단면 구조도.
도 8은 도 4의 II-II' 선상의 단면 구조도.
도 9는 본 발명의 비교예에 따른 정전기 보호 회로(160)의 평면도
도 10은 본 발명에 따른 정전기 보호 회로와 비교예에 따른 정전기 보호 회로의 트랜지스터의 오프 전류(Ioff) 비교 그래프
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 디지털 엑스레이 검출기용 패널을 보다 상세하게 설명하면 다음과 같다.
도 1은 본 발명에 따른 디지털 엑스레이 검출기의 개략적인 구성도이다.
디지털 엑스레이 검출기는 디지털 엑스레이 검출기용 패널(110), 게이트 구동부(120), 바이어스 공급부(130), 리드 아웃 회로부(140) 및 타이밍 제어부(150)를 포함할 수 있다.
디지털 엑스레이 검출기용 패널(110)는 일 방향으로 배열된 복수의 게이트 라인들(Gate Line, GL)과 게이트 라인들(GL)과 직교하도록 일 방향으로 배열된 복수의 데이터 라인들(Data Line, DL)에 의해 정의된 복수의 셀 영역을 포함할 수 있다.
셀 영역들은 매트릭스 형태로 배열되고, 각각의 셀 영역은 광 감지 화소들(Pixel, P)이 형성된 화소 영역을 포함할 수 있다. 디지털 엑스레이 검출기용 패널(110)는 엑스레이 소스(X-ray Source)로부터 방출된 엑스레이를 감지하고, 감지된 엑스레이를 광전 변환하여 전기적인 검출 신호로 출력할 수 있다.
각각의 광 감지 화소는 신틸레이터(Scintillator)에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드(PD)와, PIN 다이오드(PD)로부터 출력된 검출 신호를 리드 아웃 회로부(140)에 전달하는 박막 트랜지스터(TR)를 포함할 수 있다. PIN 다이오드(PD)의 일측은 박막 트랜지스터(TR)의 제1 전극과 연결되고 타측은 바이어스 라인(Bias Line, BL)에 연결될 수 있다.
각 박막 트랜지스터(TR)의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 제1 전극은 PIN 다이오드(PD)와 연결되고, 제2 전극은 PIN 다이오드(PD)로부터 출력된 검출 신호를 전달하는 데이터 라인(DL)에 연결될 수 있다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열될 수 있다.
게이트 구동부(120)는 게이트 라인(GL)들을 통해 광 감지 화소들의 박막 트랜지스터(TR)에 게이트 신호들을 순차적으로 인가할 수 있다. 광 감지 화소들의 박막 트랜지스터(TR)들은 게이트 온 전압 레벨을 갖는 게이트 신호에 응답하여 턴-온(Turn-On) 될 수 있다.
바이어스 공급부(130)는 바이어스 라인들(BL)을 통해 광 감지 화소들에 구동 전압을 인가할 수 있다. 바이어스 공급부(130)는 PIN 다이오드(PD)에 리버스 바이어스(Reverse Bias) 또는 포워드 바이어스(Forward Bias)를 선택적으로 인가할 수 있다.
리드 아웃 회로부(140)는 게이트 구동부의 게이트 신호에 응답하여 턴-온된 박막 트랜지스터(TR)로부터 전달되는 검출 신호를 리드 아웃할 수 있다. 즉 PIN 다이오드(PD)로부터 출력된 검출 신호는 박막 트랜지스터(TR)와 데이터 라인(DL)을 통해 리드아웃 회로부(140)로 입력될 수 있다.
리드 아웃 회로부(140)는 오프셋 이미지를 리드아웃하는 오프셋 리드 아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드 아웃 구간에 광 감지 화소들로부터 출력되는 검출 신호를 리드 아웃할 수 있다.
리드 아웃 회로부(140)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함될 수 있다.
타이밍 제어부(150)는 개시 신호 및 클럭 신호 등을 생성하여 게이트 구동부(120)에 공급함으로써, 게이트 구동부(120)의 동작을 제어할 수 있다. 또한 타이밍 제어부(150)는 리드 아웃 제어 신호 및 리드 아웃 클럭 신호 등을 생성하여 리드 아웃 회로부(140)에 공급함으로써, 리드 아웃 회로부(140)의 동작을 제어할 수 있다.
이하에서, 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기영 패널의 구체적인 구성을 설명하면 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 패널의 일부 영역에 대한 평면도이고, 도 3은 도 2의 I-I' 선상의 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 패널의 단면도이다.
먼저 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 패널(110)는 베이스 기판(11)을 포함한다.
베이스 기판(11)은 유리 재질의 기판을 사용할 수 있지만 이에 한정되는 것은 아니며, 플렉서블(Flexible) 디지털 엑스레이 검출기에 적용되는 경우 유연성 성질을 갖는 폴리이미드(Polyimide) 재질의 기판을 사용할 수도 있다.
베이스 기판(11)의 활성 영역에는 서로 직교하도록 교차하는 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)에 의해서 복수의 셀 영역이 정의된다. 각각의 셀 영역에는 화소(P)가 대응됨으로써 복수의 화소 영역이 정의된다. 게이트 라인(GL)과 데이터 라인(DL)에 대응되는 영역은 화소 영역들 간의 경계 영역으로 정의될 수 있다.
하나의 화소 당 각각의 박막 트랜지스터(TR)와 PIN 다이오드(PD)가 대응되도록 배치되어, 복수의 화소 영역을 갖는 어레이 기판에는 복수의 박막 트랜지스터(TR)와 복수의 PIN 다이오드(PD)가 형성될 수 있다. 이하에서는 하나의 화소에 대응되는 박막 트랜지스터(TR)와 PIN 다이오드(PD)를 기준으로 설명을 하도록 하며, 특별한 설명이 없는 한 인접한 화소에도 동일하게 적용될 수 있다.
베이스 기판(11) 상에는 제1 전극(14a), 제2 전극(14b), 게이트 전극(12) 및 액티브층(13)을 포함하는 박막 트랜지스터(TR)가 형성된다.
베이스 기판(11)과 박막 트랜지스터(TR) 사이에는 버퍼층(미도시)이 형성될 수 있다. 이 경우 버퍼층은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 무기물로 이루어질 수 있으며, 다층의 멀티 버퍼층으로 형성될 수도 있다.
게이트 전극(12)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(12)은 게이트 라인(GL)으로부터 연장되어 형성될 수 있으며, 게이트 라인(GL)과 게이트 전극(12)이 일치되어 게이트 전극(12)은 게이트 라인(GL) 내에 형성될 수도 있다. 이에 따라 게이트 라인(GL)과 게이트 전극(12)은 동일층에 형성될 수 있다.
게이트 전극(12) 상에는 게이트 절연층(15)이 형성되며, 게이트 절연층(15) 상에는 액티브층(13)이 형성될 수 있다.
액티브층(13)은 IGZO(Indium Gallium Zinc Oxide)와 같은 산화물(Oxide) 반도체 물질로 형성될 수 있지만 이에 한정되는 것은 아니며, 저온 폴리 실리콘(Low Temperature Polycrystalline Silicon: LTPS)이나 비정질 실리콘(a-Si)으로 형성될 수도 있다.
액티브층(13) 상에는 액티브층(13)의 일단과 타단에 각각 연결되도록 제1 전극(14a)과 제2 전극(14b)이 형성될 수 있다.
이 경우 제1 전극(14a)은 데이터 라인(DL)으로부터 분기되어 형성될 수 있으며, 데이터 라인(DL)과 제1 전극(14a)을 연결해주는 별도의 연결 전극에 의해서 전기적으로 연결될 수 있다.
데이터 라인(DL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
제2 전극(14b)은 PIN 다이오드(PD)와 연결되는 소스 전극이 될 수 있으며, 제1 전극(14a)은 드레인 전극이 될 수 있지만 이에 한정되는 것은 아니며 소스 영역과 드레인 영역의 위치는 서로 바뀔 수도 있다.
액티브층(13), 제1 전극(14a) 및 제2 전극(14b) 상에는 절연층인 제1 패시베이션층(16)이 형성될 수 있다.
제1 패시베이션층(16)은 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한 정되는 것은 아니다.
제1 패시베이션층(16) 상에는 상기 제1 전극(14a)에 전기적으로 연결되는 데이터 라인(DL) 및 박막트랜지스터(TR)의 제2 전극(14b)에 전기적으로 연결되는 PIN 다이오드(PD)의 하부 전극(17)이 형성될 수 있다.
데이터 라인(DL)은 제1 패시베이션층(16)의 컨택홀인 제2 컨택홀(C2)을 통해서 박막트랜지스터(TR)의 제1 전극(14a)에 전기적으로 연결된다.
하부 전극(17) 상에 PIN 층(18) 및 PIN 층(18) 상에 상부 전극(19)이 형성되어 PIN 다이오드(PD)가 형성된다.
하부 전극(17)은 PIN 다이오드(PD)에 있어서 화소 전극의 역할을 할 수 있다. 하부 전극(17)은 PIN 다이오드(PD)의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.
하부 전극(17)은 제1 패시베이션층(16)의 컨택홀인 제1 컨택홀(C1)을 통해 박막 트랜지스터(TR)의 제2 전극(14b)과 접촉하도록 연결되어, 박막 트랜지스터(TR)는 PIN 다이오드(PD)와 연결될 수 있다.
하부 전극(17) 상에는 신틸레이터(Scintillator)를 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환하는 PIN 층(18)이 형성될 수 있다.
PIN 층(18)은 고농도의 n형 불순물 포함된 n형 반도체층, 진성(Intrinsic) 반도체층(232i) 및 p형 불순물이 포함된 p형 반도체층이 하부 전극(231)에서부터 차례대로 적층되어 형성될 수 있다.
진성 반도체층은 n형 반도체층 및 p형 반도체층보다 상대적으로 두껍게 형성될 수 있다. PIN 층(232)은 엑스레이 소스로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
PIN 층(18) 상에는 상부 전극(19)이 형성될 수 있다. 상부 전극(19)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어져 PIN 다이오드(PD)의 필 팩터(Fill Factor)를 향상시킬 수 있다.
PIN 다이오드(PD) 상에는 절연층인 제2 패시베이션층(21)이 형성될 수 있다. 제2 패시베이션층(21)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제2 패시베이션층(21)은 PIN 다이오드(PD)의 측면까지 모두 덮도록 형성되어 PIN 다이오드(PD)의 측면을 수분이나 기타 이물질로부터 보호할 수 있다.
PIN 다이오드(PD)의 상부 전극(19) 상의 제2 패시베이션층(21) 상에는 바이어스 라인(BL) 및 상기 액티브층(130)을 신틸레이터(Scintillator)의 빛으로부터 차광하기 위한 차폐층(20)이 형성될 수 있다.
차폐층(20)은 신틸레이터(Scintillator)의 빛을 차단할 수 있으면서 전도성을 갖는 금속 물질로 형성될 수 있으며, 바이어스 라인(BL) 등과 같은 재질로 형성될 수 있으나 이에 한정되는 것은 아니다.
차폐층(20)은 박막 트랜지스터(TR)의 액티브층(13)을 덮도록 형성되어, 엑스레이가 조사되는 경우 신틸레이터의 빛이 액티브층(13)에 직접적으로 흡수되는 것을 차단함으로써 박막 트랜지스터(TR)가 엑스레이에 의해서 영향을 받는 것을 최소화할 수 있다.
바이어스 라인(BL)은 제2 패시베이션층(21)의 컨택홀인 제3 컨택홀(C3)을 통해서 PIN 다이오드(PD)의 상부 전극(19)과 연결되어, PIN 다이오드(PD)에 바이어스 전압을 인가해줄 수 있다. 바이어스 라인(BL)은 데이터 라인DL)과 평행하게 배열될 수 있다.
바이어스 라인(BL) 상에는 절연층인 제3 패시베이션층(22)이 형성될 수 있다. 제3 패시베이션층(22)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
한편, 상기 디지털 엑스레이 검출기용 패널(110)에는 셀 영역의 광 감지 화소들을 외부로부터 유입되는 정전기(ESD) 등과 같은 전기적인 충격으로부터 보호하기 위하여 정전기 보호 회로가 구비된다.
도 4는 본 발명의 실시예에 따른 디지털 엑스레이 검출기용 패널(110)에서 정전기 보호 회로(160)를 나타낸 구성도이다.
디지털 엑스레이 검출기용 패널(110)는, 도 4에 도시한 바와 같이, 엑스레이의 투과량을 검출하는 활성 영역(A/A)과 상기 활성 영역을 감싸도록 패널의 가장자리에 배치되는 비 활성 영역으로 정의된다.
정전기 보호 회로(160))와 접지 전극(GND)는 비 활성 영역에 배치된다.
정전기 보호 회로(160))는 게이트 라인과 연결되는 게이트 패드 영역과 활성 영역 사이의 비 활성 영역에 배치되고, 각 게이트 라인(GL)과 상기 접지 라인(GND)에 전기적으로 연결된다.
도 4에서는 게이트 패드가 활성 영역(A/A) 양측에 형성되고, 정전기 보호 회로(160))들도 활성 영역(A/A) 양측에 배치됨을 도시하였지만, 이에 한정되지 않고, 게이트 패드가 활성 영역(A/A) 일측에 형성될 경우, 정전기 보호 회로(160))들도 활성 영역(A/A) 일측에만 배치될 수 있다.
도 5는 도 4의 정전기 보호 회로(160)의 회로적 구성도이고, 도 6은 본 발명에 따른 정전기 보호 회로(160)의 평면도이다.
본 발명의 실시예에 따른 정전기 보호 회로(160)는 다이오드(diode) 구조를 갖는 제1 내지 제5 트랜지스터들(Tr1~Tr5)로 구성된다.
즉, 도 5 및 도 6에 도시한 바와 같이, 제1 트랜지스터(Tr1)의 게이트 전극과 제1 전극은 접지 라인(GND)에 연결되고 제2 전극은 제1 노드(n1)에 연결된다.
제2 트랜지스터(Tr2)의 게이트 전극과 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 접지 라인에 연결된다.
제3 트랜지스터(Tr3)의 게이트 전극과 제1 전극은 제1 노드(n1)에 연결되고, 제2 전극은 제2 노드(n2)에 연결된다.
제4 트랜지스터(Tr4)의 게이트 전극과 제1 전극은 게이트 라인(GL)에 연결되고 제2 전극은 제1 노드(n1)에 연결된다.
제5 트랜지스터(Tr5)의 게이트 전극과 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 게이트 라인(GL)에 연결된다.
이와 같은 회로적 구성을 갖는 정전기 보호 회로는, 상기 제1 내지 제5 트랜지스터들(Tr1~Tr5)이 신틸레이터(Scintillator)의 빛에 노출됨을 차단하기 위해, 상기 제1 내지 제5 트랜지스터들(Tr1~Tr5) 상측에 광 차단층(25)이 위치된다.
상기 광 차단층(25)은 상기 제1 내지 제5 트랜지스터들(Tr1~Tr5)과 이들 사이를 모두 커버하도록 일체로 형성된다.
이와 같이 상기 광 차단층(25)이 형성된 정전기 보호 회로의 단면 및 평면을 보다 구체적으로 설명하면 다음과 같다.
도 7은 도 6의 I-I' 선상의 단면 구조도이고, 도 8은 도 4의 II-II' 선상의 단면 구조도이다.
도 6에서 I-I' 선상은 제3 의 트랜지스터(Tr3)를 통과하는 것이고, II-II' 선상은 제1, 제3 및 제5 트랜지스터들(Tr1, Tr3, Tr5)의 게이트 전극 및 액티브층을 통과하는 것이다.
정전기 보호 회로(160)의 제1 내지 제5 박막 트랜지스터들(Tr1~Tr5)도 도 2 및 도 3에서 설명한 디지털 엑스레이 검출 소자의 박막 트랜지스터(TR)의 구성과 동일한 구성을 가질 수 있다.
도 6 내지 도 8에 도시한 바와 같이, 베이스 기판(11)상에 게이트 전극들(12a 12b 12c)이 형성된다.
게이트 전극(12a, 12b, 12c)들은 게이트 라인(GL)으로부터 연장되어 형성될 수 있고, 게이트 라인(GL)으로부터 분리되어 형성될 수 있다.
게이트 전극(12a, 12b, 12c) 상에는 게이트 절연층(15)이 형성되며, 게이트 절연층(15) 상에는 액티브층(13a, 13b, 13c)이 형성될 수 있다.
액티브층(13a, 13b, 13c)은 IGZO(Indium Gallium Zinc Oxide)와 같은 산화물(Oxide) 반도체 물질로 형성될 수 있지만 이에 한정되는 것은 아니며, 저온 폴리 실리콘(Low Temperature Polycrystalline Silicon: LTPS)이나 비정질 실리콘(a-Si)으로 형성될 수도 있다.
액티브층(13a, 13b, 13c) 상에는 액티브층(13a, 13b, 13c)의 일단과 타단에 각각 연결되도록 제1 전극(14a)및 제2 전극(14b)과 노드 전극(n1)이 형성될 수 있다.
도 7에 도시된 게이트 전극(12a), 액티브층(13a), 제1 전극(14a) 및 제2 전극(14b)은도 5에 도시된 제3 박막 트랜지스터(Tr3)를 구성한다.
도 8에 도시된 게이트 전극(12b) 및 액티브층(13b)은 도 5에 도시된 제2 박막 트랜지스터(Tr2)를 구성하고, 도 8에 도시된 게이트 전극(12c) 및 액티브층(13c)은 도 5에 도시된 제5 박막 트랜지스터(Tr5)를 구성한다.
따라서, 도 8에 도시된 제1 전극(14a)은 제2 노드(n2) 전극으로부터 분기되어 형성될 수 있다.
제1 전극(14a) 및 제2 전극(14b)과 노드 전극(n1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
액티브층(13a, 13b, 13c), 제1 전극(14a) 및 제2 전극(14b) 상에는 절연층인 제1 패시베이션층(16)이 형성될 수 있다.
제1 패시베이션층(16)은 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한 정되는 것은 아니다.
제1 패시베이션층(16)상에는 연결 전극(23a, 23b, 23c)이 형성될 수 있다.
연결 전극(23a)은 제1 패시베이선층(16)의 컨택홀인 제4 컨택홀(C4)과 게이트 절연층(15) 및 제1 패시베이선층(16)의 컨택홀인 제5 컨택홀(C5)을 통해서 제2 전극(14b)과 게이트 전극(12a)을 전기적으로 연결한다.
연결 전극(23b)은 게이트 절연층(15) 및 제1 패시베이선층(16)의 컨택홀인 제6 컨택홀(C6)을 통해서 게이트 전극(12b)과 제2 노드(n2)을 전기적으로 연결한다.
연결 전극(23c)은 게이트 절연층(15) 및 제1 패시베이선층(16)의 컨택홀인 제7 컨택홀(C7)을 통해서 게이트 전극(12c)과 제2 노드(n2)을 전기적으로 연결한다.
연결 전극(23a, 23b, 23c)은 도 3에 도시된 PIN 다이오드(PD)의 하부 전극(17)과 동일 물질로 동일층에 형성된다.
연결 전극(23a, 23b, 23c) 상에는 절연층인 제2 패시베이션층(21)이 형성될 수 있다. 제2 패시베이션층(21)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
제2 패시베이션층(21)상에는 상기 제1 내지 제5 박막 트랜지스터(Tr1~Tr5) 및 상기 제1 내지 제5 박막 트랜지스터(Tr1~Tr5)들 사이를 모두 커버하도록 광 차단층(25)이 위치된다.
광 차단층(25)상에는 절연층인 제3 패시베이션층(22)이 형성될 수 있다. 제3 패시베이션층(22)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
도 9는 본 발명의 비교예에 따른 정전기 보호 회로(160)의 평면도이다.
비교예의 광 차단층(26)은 정전기 보호 회로를 구성하는 제1 내지 제5 박막 트랜지스터(Tr1~Tr5) 및 상기 제1 내지 제5 박막 트랜지스터(Tr1~Tr5)들 사이를 모두 커버하지 않고, 도 9에 도시한 바와 같이, 제1 내지 제5 박막 트랜지스터(Tr1~Tr5)의 각 액티브층(13)만 커버하도록 제2 패시베이선층(21)상에 형성된다.
이와 같이 비교예는 제1 내지 제5 박막 트랜지스터(Tr1~Tr5)의 각 액티브층(13)만 커버하도록 광 차단층이 형성되므로, 기판 및 주변 금속층에 의해 반사된 빛으로 인한 빛 간섭이 발생하여 정전기 보호 회로의 트랜지스터들의 오프 전류(Ioff) 성능이 저하되고 누설 전류가 증가하여 정전기 보호 회로가 오동작을 하게 된다.
따라서, 정전기 보호 회로의 오동작으로 인하여 디지털 액스레이 검출기 내부 회로가 파괴될 수 있고, 이로 인하여 디지털 엑스레이 검출기의 화질이 저하될 수 있다.
도 10은 본 발명에 따른 정전기 보호 회로와 비교예에 따른 정전기 보호 회로의 트랜지스터의 오프 전류(Ioff) 비교 그래프이다.
도 10에서 알 수 있는 바와 같이, 본 발명에 따른 정전기 보호 회로의 트랜지스터의 오프 전류(Ioff)가 비교예에 따른 정전기 보호 회로의 트랜지스터의 오프 전류(Ioff)보다 더 낮아진다.
이상에서 설명한 바와 같이, 정전기 보호 회로(160)를 구성하는 제1 내지 제2 박막트랜지스터(Tr1~Tr5) 및 이들 사이를 커버하도록 광 차단층(25)이 형성되므로, 정전기 보호 회로(160)를 구성하는 제1 내지 제2 박막트랜지스터(Tr1~Tr5)들이 신틸레이터의 빛에 의한 간섭을 받지 않는다. 따라서 정전기 보호 회로의 오동작을 방지 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
11: 기판
12, 12a, 12b, 12c: 게이트 전극
13: 액티브층 14a: 제1 전극
14b: 제2 전극 15: 게이트 절연층
16, 21, 22: 패시베이션층 17: 하부 전극
18: PIN 층 19: 상부 전극
110: 디지털 엑스레이 검출용 패널 120: 게이트 구동부
130: 바이어스 공급부 140: 리드아웃 회로부
150: 타이밍 제어부
13: 액티브층 14a: 제1 전극
14b: 제2 전극 15: 게이트 절연층
16, 21, 22: 패시베이션층 17: 하부 전극
18: PIN 층 19: 상부 전극
110: 디지털 엑스레이 검출용 패널 120: 게이트 구동부
130: 바이어스 공급부 140: 리드아웃 회로부
150: 타이밍 제어부
Claims (6)
- 활성 영역과 비활성 영역을 구비하는 베이스 기판;
상기 베이스 기판 상에 서로 교차하도록 배치되어 활성 영역에 복수의 셀 영역을 정의하는 복수의 데이터 라인과 복수의 게이트 라인;
각 셀 영역에 배치되어 신틸레이터의 빛을 검출하여 전기적인 신호로 출력하는 광 감지 화소들;
상기 광 감지 화소들을 외부로부터 유입되는 정전기부터 보호하기 위하여 상기 비활성 영역의 상기 베이스 기판상에 배치되는 복수의 정전기 보호 회로; 그리고,
각 정전기 보호 회로가 상기 신틸레이터의 빛으로부터 노출되는 것을 차단하기 위해, 상기 각 정전기 보호 회로를 구성하는 복수의 소자들을 커버하도록 일체로 구성된 광 차단층을 구비한 디지털 엑스레이 검출기용 패널. - 제 1 항에 있어서,
상기 복수의 정전기 보호 회로는 상기 비활성 영역에서 각 게이트 라인과 접지 라인에 연결되고, 복수의 트랜지스터들로 구성되며,
상기 광 차단층은 상기 복수의 트랜지스터들과 이들 사이를 모두 커버하는 디지털 엑스레이 검출기용 패널. - 제 1 항에 있어서,
상기 정전기 보호 회로는,
게이트 전극과 제1 전극은 접지 라인에 연결되고 제2 전극은 제1 노드에 연결되는 제1 트랜지스터와,
게이트 전극과 제1 전극은 제2 노드에 연결되고, 제2 전극은 상기 접지 라인에 연결되는 제2 트랜지스터와,
게이트 전극과 제1 전극은 상기 제1 노드에 연결되고, 제2 전극은 상기 제2 노드에 연결되는 제3 트랜지스터와,
게이트 전극과 제1 전극은 상기 게이트 라인에 연결되고 제2 전극은 상기 제1 노드에 연결되는 제4 트랜지스터와,
게이트 전극과 제1 전극은 상기 제2 노드에 연결되고, 제2 전극은 상기 게이트 라인에 연결되는 제5 트랜지스터를 구비하는 디지털 엑스레이 검출기용 패널. - 제 3 항에 있어서,
상기 광 차단층은 상기 제1 내지 제5 트랜지스터들과 이들 사이를 모두 커버하는 디지털 엑스레이 검출기용 패널. - 제 3 항에 있어서,
상기 제1 내지 제5 트랜지스터들 각각은
상기 베이스 기판상에 형성되는 게이트 전극과,
상기 게이트 전극을 포함한 상기 베이스 기판 전면에 형성되는 게이트 절연막과,
상기 게이트 전극에 중첩되도록 상기 게이트 절연막상에 형성되는 활성층과,
상기 활성층 양측 상기 게이트 절연막상에 형성되는 소오스/드레인 전극과,
상기 소오스/드레인 전극을 포함한 상기 게이트 절연막상에 형성되는 제1 보호막과,
상기 제1 보호막에 컨택 홀이 형성되어 해당 소오스/드레인 전극과 해당 게이트 전극을 연결하는 연결 라인과,
상기 연결 라인을 포함한 제1 보호막상에 형성되는 제2 보호막을 구비하고,
상기 광차단 층은 상기 제1 내지 제5 트랜지스터들과 이들 사이를 모두 커버하도록 상기 제2 보호막상에 형성되는 디지털 엑스레이 검출기용 패널. - 제 1 항에 있어서,
상기 광 감지 화소들은,
신틸레이터에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드와,
상기 PIN 다이오드로부터 출력된 검출 신호를 리드 아웃 회로부에 전달하는 박막 트랜지스터를 포함하고,
상기 PIN 다이오드는
상기 박막 트랜지스터에 연결되는 하부 전극과,
상기 하부 전극 상에 배치되는 PIN 층과,
상기 PIN 층상에 배치되는 상부 전극을 포함하며,
상기 상부 전극에는 바이어스 라인을 통해 바이어스 전압이 공급되고,
상기 광 차광층은 상기 바이어스 라인과 동일 물질로 형성되는 디지털 엑스레이 검출기용 패널.
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| KR1020210188753A KR20230099425A (ko) | 2021-12-27 | 2021-12-27 | 디지털 엑스레이 검출기용 패널 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020210188753A KR20230099425A (ko) | 2021-12-27 | 2021-12-27 | 디지털 엑스레이 검출기용 패널 |
Publications (1)
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Family
ID=87156369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020210188753A KR20230099425A (ko) | 2021-12-27 | 2021-12-27 | 디지털 엑스레이 검출기용 패널 |
Country Status (1)
| Country | Link |
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-
2021
- 2021-12-27 KR KR1020210188753A patent/KR20230099425A/ko active Search and Examination
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