KR20230094341A - Package substrate - Google Patents

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KR20230094341A
KR20230094341A KR1020210183444A KR20210183444A KR20230094341A KR 20230094341 A KR20230094341 A KR 20230094341A KR 1020210183444 A KR1020210183444 A KR 1020210183444A KR 20210183444 A KR20210183444 A KR 20210183444A KR 20230094341 A KR20230094341 A KR 20230094341A
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KR1020210183444A
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박종영
이한성
고영주
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대덕전자 주식회사
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Abstract

The present invention relates to a substrate with a TSV Function Die built into a cavity. The bottom terminal of the TSV Function Die is directly connected to the bumper formed on the bottom of the cavity. The top terminal of the TSV Function Die is directly flip-chip connected to multiple dies. Therefore, it is possible to provide an interposer package substrate structure that can connect multiple dies and perform surface mounting.

Description

패키지기판{PACKAGE SUBSTRATE}Package substrate {PACKAGE SUBSTRATE}

본 발명은 반도체 칩 패키지(semiconductor chip package)에 관한 것으로, 특히 미세 패턴의 멀티 칩을 표면에 플립칩(flip chip) 실장하기 위한 패키지 기판에 관한 것이다. 보다 상세하게는, 본 발명은 Package Substrate 고유의 기능뿐 아니라 여러 개, 또는 여러 종류의 실리콘 다이를 한꺼번에 조립하여 서로 연결할 수 있는 인터포저(interposer) 기능까지 cover 할 수 있는 구조에 관한 것이다.The present invention relates to a semiconductor chip package, and more particularly, to a package substrate for mounting micro-patterned multi-chips on a surface of a flip chip. More specifically, the present invention relates to a structure capable of covering not only the inherent functions of a package substrate but also the function of an interposer capable of assembling several or several types of silicon dies at once and connecting them to each other.

인터포저란, 미세 피치(fine pitch)의 반도체 칩(다이, die, 이하에서 '다이', '칩' , '실리콘 다이' 등을 혼용해서 사용한다 )을, 상대적으로 선폭 및 피치 간격이 넓은 PCB 기판, 인쇄회로기판, 패키지 기판에 직접 플립칩 접속하기 위하여 사용하는 버퍼(buffer) 기판이다. An interposer is a fine pitch semiconductor chip (die, hereinafter 'die', 'chip', 'silicon die', etc. are used interchangeably), a PCB with a relatively wide line width and pitch interval. It is a buffer board used for direct flip chip connection to a board, printed circuit board, or package board.

최근 들어, 인쇄회로기판에 실장되는 부품의 집적도가 증가함에 따라 웨이퍼 레벨(wafer level)의 다이(실리콘 칩)를 인쇄회로기판에 표면 실장하는 기술이 통용되고 있다. Recently, as the degree of integration of components mounted on a printed circuit board increases, a technology for surface mounting a die (silicon chip) at a wafer level on a printed circuit board is commonly used.

그런데 표면 실장을 위해서는 반도체 다이의 선폭과 패키지 기판의 선폭을 차이를 해결하여야 한다. 즉, 수 마이크론 피치의 실리콘 다이의 미세 패턴(fine pitch pattern) 전극을 수백 마이크론 또는 밀리미터 수준의 넓은 피치(coarse pitch)로 제작된 기판의 범프와 맞붙여 표면 실장 하기 위해서는, 칩과 기판 사이에 피치 격차(pitch difference)를 완충할 수 있는 수단이 필요하다. However, for surface mounting, a difference between a line width of a semiconductor die and a line width of a package substrate must be resolved. That is, in order to surface mount a fine pitch pattern electrode of a silicon die with a pitch of several microns by adhering to a bump of a substrate manufactured with a coarse pitch of hundreds of microns or millimeters, the pitch between the chip and the substrate is required. A means to buffer the pitch difference is needed.

칩과 인쇄회로기판 사이에 피치 차이를 완충할 수 있는 수단으로 당업계에서는 인터포저(interposer) 또는 팬 아웃(fan out) 기술이 사용되고 있으며, 인터포저의 일측면의 범프는 미세 패턴으로 제작하여 칩과 표면실장을 하고, 인터포저의 반대측 면에 형성한 범프는 넓은 피치 간격으로 범프를 형성하여 인쇄회로기판과 표면실장을 하도록 함으로써 완충 버퍼(buffer)의 역할을 한다. 이때에, 인터포저의 일측면의 범프와 반대측 면의 범프는 비아홀 또는 TSV(through silicon via)를 통해 서로 전기적으로 접속되도록 하는 구조를 채택하고 있다. As a means of buffering the pitch difference between the chip and the printed circuit board, an interposer or fan out technology is used in the industry, and the bump on one side of the interposer is manufactured in a fine pattern to make a chip. and surface mounting, and the bump formed on the opposite side of the interposer serves as a buffer buffer by forming bumps at wide pitch intervals to surface mount the printed circuit board. At this time, a bump on one side of the interposer and a bump on the opposite side are electrically connected to each other through via holes or through silicon vias (TSVs).

도1은 종래기술에 따른 인터포저의 예를 나타낸 도면이다. 도1을 참조하면, 닌 반도체 칩(100)을 인쇄회로기판(200)에 실장하기 위한 인터포저(300)를 도시하고 있다. 1 is a diagram showing an example of an interposer according to the prior art. Referring to FIG. 1 , an interposer 300 for mounting a NIN semiconductor chip 100 on a printed circuit board 200 is shown.

최근, 5G 시대가 도래함에 따라 많은 데이터를 빠르게 처리하기 위해 고성능, 고집적화가 지속적으로 요구되고 있다. 이러한 요구로 Server/Network/AI Chip/Edge computing의 수요가 지속 증가하고 있으며, 많은 양의 데이터를 빠르게 처리하기 위해 하나의 패키지 기판에 MCU, 메모리, 프로세서 등 여러 개의 다이(die)를 실장 할 수 있는 기술이 요구되고 있다. 그런데 인터포저에 관한 종래기술을 적용할 경우 여러 개의 다이를 실장하고자 할 경우에 각각의 다이를 위해 별개의 인터포저를 다수개 사용하여야 하는 문제점이 있다. Recently, with the advent of the 5G era, high performance and high integration are continuously required to process a lot of data quickly. Due to this demand, the demand for Server/Network/AI Chip/Edge computing continues to increase, and multiple dies such as MCU, memory, and processor can be mounted on one package substrate to process large amounts of data quickly. skills are required. However, in the case of applying the conventional interposer technology, there is a problem in that a plurality of separate interposers must be used for each die when several dies are to be mounted.

1. 대한민국 특허공개 제10-2008-0087085호.1. Korean Patent Publication No. 10-2008-0087085. 2. 대한민국 특허공개 제10-2011-0123505호.2. Korean Patent Publication No. 10-2011-0123505.

마이크로전자 및 패키징학회지 2014, Vol. 20, No. 2, pp43-51, TSV 인터포저 기술을 이용한 3D 패키지 방열 해석.Journal of Microelectronics and Packaging 2014, Vol. 20, no. 2, pp43-51, 3D package heat dissipation analysis using TSV interposer technology.

따라서 본 발명의 목적은 여러 개의 다이를 연결하여 표면 실장할 수 있는 인터포저 패키지 기판 구조를 제공하는 데 있다.Accordingly, an object of the present invention is to provide an interposer package substrate structure capable of surface mounting by connecting several dies.

본 발명은 캐비티 내부에 TSV Function Die를 사용한 패키지 기판을 제공한다. 본 발명은 TSV Function Die는 플립칩 공법으로 실장되고, 그 외에 상부를 덮거나 밀봉하는 추가 공정이 없는 것을 특징으로 한다.The present invention provides a package substrate using a TSV function die inside the cavity. The present invention is characterized in that the TSV Function Die is mounted by the flip chip method, and there is no additional process of covering or sealing the top.

발명은 캐비티(cavity)를 구비하고, 캐비티 속에 TSV Function Die를 내장하여 안착한다. 캐비티에 내장한 TSV Function Die의 하부면( PCB 기판과 접하므로 '기판면'이라 칭하기로 함 ) 패드는 캐비티 바닥면에 형성된 기판의 범프와 직접 접속되고, TSV Function Die의 상부면(실리콘 다이와 접하므로 '칩면'이라 칭하기로 함) 패드는, 복수 개의 다이와 직접 플립칩 접속되는 것을 특징으로 하는 패키지 기판을 제공한다. 이때에, 캐비티에 내장된 TSV Function Die의 표면이 기판의 표면과 동일한 수평면을 형성하도록 캐비티 깊이를 제어해서 제작한다. The invention has a cavity, and the TSV Function Die is embedded and seated in the cavity. The lower surface of the TSV Function Die embedded in the cavity (referred to as 'substrate surface' as it is in contact with the PCB board) pads are directly connected to bumps on the board formed on the bottom of the cavity, and the upper surface of the TSV Function Die (which is in contact with the silicon die) Therefore, it will be referred to as a 'chip surface') provides a package substrate characterized in that the pad is directly flip-chip connected to a plurality of dies. At this time, the cavity depth is controlled so that the surface of the TSV Function Die embedded in the cavity forms the same horizontal plane as the substrate surface.

본 발명은 종래기술과 달리 하나의 인터포저를 사용해서 복수 개의 실리콘 다이를 직접 표면 실장 하는 것이 가능하게 된다. 또한, 캐비티가 없는 위치에 형성된 PCB 외층 표면에 형성된 범프 높이와, 캐비티 내 실장된 TSV 실리콘 칩 상단부(칩면)의 패드 높이를 동일 수평면상에 있도록 조절해서, 복수 개의 실리콘 다이를 TSV Function Die와 PCB 표면에 동시에 한꺼번에 조립할 수 있게 된다. Unlike the prior art, the present invention makes it possible to directly surface mount a plurality of silicon dies using one interposer. In addition, the height of the bump formed on the surface of the outer layer of the PCB formed at a location without a cavity and the height of the pad of the upper end (chip surface) of the TSV silicon chip mounted in the cavity are adjusted so that they are on the same horizontal plane, so that a plurality of silicon dies are formed on the same horizontal plane as the TSV Function Die and the PCB. It will be possible to assemble at once on the surface at the same time.

이와 같이 함으로써, 본 발명은 TSV Function Die가 Si chip 상부에 완전히 실장되거나, 일부 범프가 걸쳐 있는 다른 기능 chip의 I/O를 PCB와 전기적으로 연결하는 경로로 사용되거나 Chip간 연결을 모두 담당할 수 있는 것을 가능하게 한다.By doing this, in the present invention, the TSV Function Die is completely mounted on the top of the Si chip, or it is used as a path to electrically connect the I/O of another function chip with some bumps to the PCB, or it can take charge of all connections between chips. make what is possible

도1은 종래기술에 따라 인터포저를 탑재한 패키지 기판을 나타낸 도면.
도2는 본 발명에 따라 인터포저를 캐비티에 탑재한 패키지 기판을 나타낸 도면. 1 is a view showing a package substrate on which an interposer is mounted according to the prior art;
2 is a view showing a package substrate in which an interposer is mounted in a cavity according to the present invention;

본 발명은 복수 개의 실리콘 다이를 표면에 실장한 패키지 기판에 있어서, TSV Function Die를 내장하여 바닥면에 안착시킨 캐비티를 구비하고, 캐비티의 바닥면은 기판의 동박 범프를 노출하여 상기 TSV Function Die의 기판면 패드와 접속하고, TSV Function Die의 칩면 패드는, 캐비티가 없는 위치의 기판 외층 동박 범프와 동일한 수평면을 형성하도록 캐비티의 깊이를 설계하여 제작함으로써, 상기 TSV Function Die의 칩면 패드에 복수개의 실리콘 다이가 함께 표면 실장 조립된 패키지를 제공한다.In the present invention, in a package substrate having a plurality of silicon dies mounted on the surface, it has a cavity in which a TSV Function Die is embedded and seated on a bottom surface, and the bottom surface of the cavity exposes a copper foil bump of the substrate to form the TSV Function Die. It is connected to the substrate surface pad, and the chip surface pad of the TSV Function Die is manufactured by designing the depth of the cavity to form the same horizontal plane as the outer copper foil bump of the substrate at a position without a cavity, thereby forming a plurality of silicon on the chip surface pad of the TSV Function Die. The dies together provide a surface mount assembled package.

이하, 첨부도면 도2를 참조하여 본 발명에 따른 캐비티 내장형 인터포저를 구비한 패키지 기판을 상세히 설명한다.Hereinafter, a package substrate having a cavity-embedded interposer according to the present invention will be described in detail with reference to FIG. 2 of the accompanying drawings.

도2는 본 발명에 따라 인터포저를 캐비티 속에 탑재한 패키지 기판을 나타낸 도면이다. 도2를 참조하면, 본 발명에 따른 패키지 기판(200)은 캐비티(210)를 구비하고 있다. 캐비티(210)의 바닥면은 패키지 기판의 내층에 형성된 동박 범프(211)를 노출한다. 2 is a view showing a package substrate in which an interposer is mounted in a cavity according to the present invention. Referring to FIG. 2 , a package substrate 200 according to the present invention includes a cavity 210 . The bottom surface of the cavity 210 exposes the copper bump 211 formed on the inner layer of the package substrate.

캐비티(210) 속에는 TSV Function Die(300)가 안착되며, TSV Function Die의 하부면에는 패키지 기판의 디자인룰에 따라 제작된 선폭의 전극 패드(301) 형성되고 기판의 동박 범프(211)과 직접 표면 실장 접속된다. The TSV Function Die (300) is seated in the cavity 210, and on the lower surface of the TSV Function Die, an electrode pad 301 with a line width manufactured according to the design rules of the package substrate is formed, and the copper bump 211 of the substrate is directly connected to the surface. The mounting is connected.

한편, TSV Function Die의 상부면에 형성된 전극 패드(302)는 직접 표면 실장될 다이들(400, 401, 402)의 디자인 룰에 맞춰 선폭과 피치를 지니도록 제작되고, 캐비티(210)에 내장된 인터포저(300)의 상부면에는 위에 접속된 멀티 다이(400, 4001, 402)의 전극패턴에 맞춰 범프가 형성되어 있다. On the other hand, the electrode pad 302 formed on the upper surface of the TSV Function Die is manufactured to have a line width and pitch according to the design rules of the dies 400, 401, and 402 to be directly surface mounted, and embedded in the cavity 210 Bumps are formed on the upper surface of the interposer 300 to match the electrode patterns of the multi-dies 400, 4001, and 402 connected thereon.

그 결과, 도2를 참조하면, 캐비티에 내장된 TSV Function Die(300)의 표면에 가령 3 개의 다이가 서로 연결되어 표면 접속하게 된다. 캐비티 내부에 실장된 TSV Function Die의 칩면에 실리콘 다이를 표면 실장한 후 몰드 또는 유전체를 피복하지 아니하는 것을 특징으로 한다.As a result, referring to FIG. 2 , for example, three dies are connected to each other and surface-connected to the surface of the TSV function die 300 embedded in the cavity. It is characterized in that the mold or dielectric is not covered after surface mounting the silicon die on the chip surface of the TSV function die mounted inside the cavity.

본 발명에 따른 멀티 다이 표면 실장을 위해서는 기판(200) 표면과 인터포저(300) 표면 위에 안정적으로 플립칩을 하는 것이 중요한데, 이를 위해서는 캐비티에 내장된 TSV Function Die(300)의 표면이 기판(200)의 외층 표면과 동일한 수평면을 형성하도록 캐비티 깊이 H를 설계하여 제작한다. For multi-die surface mounting according to the present invention, it is important to stably perform a flip chip on the surface of the substrate 200 and the surface of the interposer 300. To this end, the surface of the TSV Function Die 300 embedded in the cavity is ), the cavity depth H is designed and manufactured to form the same horizontal plane as the surface of the outer layer.

즉, 캐비티가 없는 위치에 형성된 PCB 상의 범프(211) 높이와, 캐비티 내 실장된 TSV 실리콘 칩 상단부 패드(302)의 높이를 조절해서, 복수 개의 실리콘 다이를 TSV Function Die와 PCB 표면에 동시에 조립할 수 있게 된다. That is, by adjusting the height of the bump 211 formed on the PCB at a location without a cavity and the height of the pad 302 on the top of the TSV silicon chip mounted in the cavity, a plurality of silicon dies can be simultaneously assembled on the TSV Function Die and the surface of the PCB. there will be

본 발명의 양호한 실시예로서, TSV Function Die의 칩면 패드는 기판 외층 동박 범프의 수평면과 오차범위 ±50 ㎛ 내에서 동일면을 형성하도록 하는 것이 바람직하다. As a preferred embodiment of the present invention, it is preferable that the chip surface pads of the TSV Function Die form the same surface as the horizontal surface of the copper foil bumps on the outer layer of the substrate within an error range of ±50 μm.

이와 같이, TSV Function Die가 Si chip 상부에 완전히 실장되거나, 일부 bump가 걸쳐 있는 다른 기능 chip의 I/O를 PCB와 전기적으로 연결하는 경로로 사용되거나 Chip간 연결을 모두 담당할 수 있게 된다. 즉, 캐비티 내부에 TSV Function Die를 구비해서 TSV 상부에 실장하는 실리콘 다이들간의 결선뿐 아니라, 기판으로의 직접 연결하는 것이 가능하다. In this way, the TSV Function Die can be completely mounted on the top of the Si chip, used as a path to electrically connect the I/O of another functional chip with some bumps to the PCB, or take charge of all connections between chips. That is, by providing a TSV Function Die inside the cavity, it is possible to directly connect to a substrate as well as wiring between silicon dies mounted on top of the TSV.

그 결과, 본 발명은 캐비티가 없는 위치에 형성된 회로기판 상의 범프 높이와 캐비티 내 실장된 TSV 칩 상단부 범프의 높이를 ±50 ㎛ 이내의 오차 내에서 동일 평면에 위치하도록 하고, 동일 칩 내의 범프를 회로기판과 TSV 칩 모두에 한꺼번에 일괄해서 조립한다. TSV Function Die는 칩 상부에 완전히 실장되거나 일부 범프가 걸쳐 있는 다른 칩의 I/O/를 회로기판과 전기적으로 연결하는 경로로 사용하거나 칩간의 연결을 모두 담당하는 것을 특징으로 한다.As a result, the present invention makes the height of the bump on the circuit board formed at a position without a cavity and the height of the bump on the top of the TSV chip mounted in the cavity be located on the same plane within an error of ±50 μm, and the bump in the same chip is a circuit Assemble both the board and the TSV chip at once. TSV Function Die is characterized in that it is completely mounted on the top of the chip or is used as a path to electrically connect I/O/ of another chip with some bumps to the circuit board, or it is responsible for all connections between chips.

전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다. The foregoing has rather broadly improved the features and technical advantages of the present invention in order to better understand the claims of the invention which will be described later. Additional features and advantages that form the scope of the claims of the present invention will be detailed below. It should be appreciated by those skilled in the art that the conception and specific embodiments of the invention disclosed may readily be used as a basis for designing or modifying other structures for carrying out purposes similar to the invention.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다. In addition, the inventive concepts and embodiments disclosed in the present invention may be used by those skilled in the art as a basis for modifying or designing other structures for carrying out the same purpose of the present invention. In addition, such a modified or changed equivalent structure by a person skilled in the art can be variously evolved, replaced, and changed without departing from the spirit or scope of the invention described in the claims.

본 발명은 종래기술과 달리 하나의 인터포저를 사용해서 복수 개의 실리콘 다이를 직접 표면실장하는 것이 가능하게 된다. Unlike the prior art, the present invention makes it possible to directly surface mount a plurality of silicon dies using one interposer.

또한, 캐비티가 없는 위치에 형성된 PCB 상의 범프 높이와, 캐비티 내 실장된 TSV 실리콘 칩 상단부 범프의 높이를 조절해서, 복수 개의 실리콘 다이를 TSV Function Die와 PCB 표면에 동시에 조립할 수 있게 된다. In addition, a plurality of silicon dies can be simultaneously assembled on the TSV Function Die and the surface of the PCB by adjusting the height of the bump on the PCB formed in a position where there is no cavity and the height of the bump on the top of the TSV silicon chip mounted in the cavity.

이와 같이, 본 발명은 TSV Function Die가 Si chip 상부에 완전히 실장되거나, 일부 범프가 걸쳐 있는 다른 기능 chip의 I/O를 PCB와 전기적으로 연결하는 경로로 사용되거나 Chip간 연결을 모두 담당할 수 있게 된다.In this way, the present invention allows the TSV Function Die to be completely mounted on the top of the Si chip, used as a path to electrically connect the I/O of another functional chip with some bumps to the PCB, or to be responsible for all connections between chips. do.

Claims (9)

복수 개의 실리콘 다이를 표면에 실장한 패키지 기판에 있어서, TSV Function Die를 내장하여 바닥면에 안착시킨 캐비티를 구비하고, 상기 캐비티의 바닥면은 기판의 동박 범프를 노출하여 상기 TSV Function Die의 기판면 패드와 전기적으로 연결 접속하고, 상기 TSV Function Die의 칩면 패드는 기판 외층 동박 범프와 동일한 수평면을 형성하도록 상기 캐비티의 깊이( H )를 설계하여 제작함으로써, 상기 TSV Function Die의 칩면 패드에 복수개의 실리콘 다이가 함께 표면 실장되어 전기적으로 연결 조립된 패키지 기판.A package substrate having a plurality of silicon dies mounted on a surface, comprising a cavity in which a TSV Function Die is embedded and seated on a bottom surface, and the bottom surface of the cavity exposes a copper foil bump of the substrate to form a substrate surface of the TSV Function Die. By electrically connecting and connecting to the pad, and designing and manufacturing the depth (H) of the cavity so that the chip surface pad of the TSV Function Die forms the same horizontal plane as the outer copper foil bump of the substrate, a plurality of silicon on the chip surface pad of the TSV Function Die An assembled package board on which dies are surface-mounted and electrically connected together. 제1항에 있어서, 상기 캐비티 내부에 실장된 TSV Function Die의 칩면에 실리콘 다이를 표면 실장한 후 몰드 또는 유전체를 피복하지 아니하는 것을 특징으로 하는 패키지 기판.The package substrate according to claim 1 , wherein a silicon die is surface mounted on a chip surface of a TSV Function Die mounted inside the cavity, and then a mold or a dielectric is not covered. 제1항에 있어서, 상기 TSV Function Die의 칩면 패드는 기판 외층 동박 범프의 수평면과 오차범위 ±50 ㎛ 내에서 동일면을 형성하도록 상기 캐비티의 깊이( H )를 설계하여 제작하는 것을 특징으로 하는 패키지 기판.The package substrate according to claim 1, wherein the chip surface pad of the TSV Function Die is manufactured by designing the depth (H) of the cavity to form the same plane as the horizontal plane of the outer layer copper bump of the board within an error range of ±50 μm. . 제1항에 있어서, 상기 캐비티 내부에 TSV Function Die를 구비해서 TSV 상부에 실장하는 실리콘 다이들간의 결선뿐 아니라, 기판으로의 직접 연결을 특징으로 하는 패키지 기판.The package substrate of claim 1 , wherein a TSV Function Die is provided inside the cavity, and a direct connection to the substrate as well as wiring between silicon dies mounted on the TSV is provided. 회로기판 캐비티 내부에 TSV Function Die를 실장하고, 그 위를 덮는 몰드 또는 유전체(dielectric) 없이 직접 상부 칩과 연결되는 구조로서, 회로기판 표면과 TSV 표면이 일직선상 또는 ±50 ㎛ 이내의 오차 내에서 있는 것을 특징으로 하는 패키지 기판. A structure in which the TSV Function Die is mounted inside the circuit board cavity and is directly connected to the upper chip without a mold or dielectric covering it, and the surface of the circuit board and the TSV are in a straight line or within ±50 ㎛ tolerance A package substrate, characterized in that there is. 캐비티 내부에 TSV Function Die를 사용한 패키지 기판. Package board using TSV Function Die inside the cavity. 제6항에 있어서, 상기 TSV Function Die를 플립칩 공법으로 실장되고, 그 외에 상부를 덮거나 밀봉하는 추가 공정이 없는 것을 특징으로 하는 패키지 기판.7. The package substrate according to claim 6, wherein the TSV Function Die is mounted using a flip chip method, and there is no additional process of covering or sealing the top of the TSV Function Die. 제6항에 있어서, 캐비티가 없는 위치에 형성된 회로기판 상의 범프 높이와 캐비티 내 실장된 TSV 칩 상단부 범프의 높이를 ±50 ㎛ 이내의 오차 내에서 동일 평면에 위치하도록 하고, 동일 칩 내의 범프를 회로기판과 TSV 칩 모두에 한꺼번에 일괄해서 조립하는 것을 특징으로 하는 패키지 기판.The method of claim 6, wherein the height of the bump on the circuit board formed at a location without a cavity and the height of the bump on the top of the TSV chip mounted in the cavity are positioned on the same plane within an error of ±50 μm, and the bump in the same chip is a circuit A package substrate characterized in that it is collectively assembled on both the substrate and the TSV chip at once. 제6항에 있어서, 상기 TSV Function Die는 칩 상부에 완전히 실장되거나 일부 범프가 걸쳐 있는 다른 칩의 I/O를 회로기판과 전기적으로 연결하는 경로로 사용하거나 칩간의 연결을 모두 담당하는 것을 특징으로 하는 패키지 기판.7. The method of claim 6 , wherein the TSV Function Die is used as a path for electrically connecting I/O of another chip that is completely mounted on the top of the chip or has some bumps to the circuit board, or is responsible for all connections between chips. package substrate to do.
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