KR20230093770A - Input power signal sensitive sequence signal generator and operation method thereof - Google Patents

Input power signal sensitive sequence signal generator and operation method thereof Download PDF

Info

Publication number
KR20230093770A
KR20230093770A KR1020210182664A KR20210182664A KR20230093770A KR 20230093770 A KR20230093770 A KR 20230093770A KR 1020210182664 A KR1020210182664 A KR 1020210182664A KR 20210182664 A KR20210182664 A KR 20210182664A KR 20230093770 A KR20230093770 A KR 20230093770A
Authority
KR
South Korea
Prior art keywords
signal
power
circuit
output
input power
Prior art date
Application number
KR1020210182664A
Other languages
Korean (ko)
Inventor
장승현
공선우
박봉혁
이희동
현석봉
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020210182664A priority Critical patent/KR20230093770A/en
Publication of KR20230093770A publication Critical patent/KR20230093770A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

A sequence signal generator according to the present invention comprises: an input power supply sensitive signal generator that generates an output signal in response to an input power supply signal; a first signal comparator that outputs an activation signal when a size exceeds a certain reference voltage after receiving the output signal of the input power supply sensitive signal generator; a first power supply signal device that supplies power supply to a circuit in the first signal comparator; a second signal comparator that outputs the activation signal to an output when the size exceeds the certain reference voltage after receiving the output signal of the input power supply sensitive signal generator; and a second power supply signal device that supplies power supply to the circuit in the second signal comparator. Therefore, the present invention is capable of having an effect of providing a more simplified sequence circuit structure.

Description

시퀀스 신호 발생기 및 그 동작 방법{INPUT POWER SIGNAL SENSITIVE SEQUENCE SIGNAL GENERATOR AND OPERATION METHOD THEREOF}Sequence signal generator and its operating method

본 발명은 시퀀스 신호 발생기 및 그 동작 방법에 관한 것으로, 보다 상세하게는, 신호 비교기의 전원 신호의 크기를 조정하여 지연시간을 제어할 수 있는 시퀀스 신호 발생기 및 그 동작 방법에 관한 기술이다.The present invention relates to a sequence signal generator and an operating method thereof, and more particularly, to a sequence signal generator capable of controlling a delay time by adjusting the magnitude of a power signal of a signal comparator and an operating method thereof.

이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래 기술을 구성하는 것은 아니다.The contents described in this part merely provide background information on the present embodiment and do not constitute prior art.

최근 발전된 반도체 공정은 하나의 칩 안에 수많은 회로들을 집적할 수 있게 만들었다. 이러한 높은 집적도의 반도체 칩은 적은 수의 반도체만으로도 다양한 기능의 역할을 수행할 수 있게 해줌으로써, 제품의 소형화, 저전력화 뿐만 아니라 가격 경쟁력까지 갖출 수 있게 해주었다.Recently developed semiconductor processes have made it possible to integrate numerous circuits into a single chip. These high-density semiconductor chips enable a variety of functions to be performed with only a small number of semiconductors, enabling products to be miniaturized and power-saving as well as price competitive.

하지만, 반도체 칩 안에 서로 다른 기능을 담당하는 회로들 간에 동작 순서가 존재할 경우, 필연적으로 각 기능의 회로들에게 각각 다른 타이밍을 갖는 활성화(enable) 신호를 인가해야 하는 상황이 발생하게 된다. However, when there is an operating sequence between circuits responsible for different functions in a semiconductor chip, a situation inevitably arises in which enable signals having different timings must be applied to circuits of each function.

예를 들면, 이동통신용 고주파 통신 칩 내에 고주파수-대역 증폭기, 상기 고주파수-대역 증폭기에 바이어싱을 제공하는 디지털-아날로그 변환기(Digital-to-Analog Converter)가 있을 수 있다. 만약 시퀀스 신호 발생기가 없는 상황에서 상기 통신칩에 전원을 인가하였을 경우, 증폭기의 바이어싱을 결정하는 디지털-아날로그 변환기의 출력 값이 설계된 값으로 안정화되기 이전에 증폭기가 동작을 하게 되는 경우가 발생할 수 있다. 이러한 경우, 상기 고주파수-대역 증폭기는 알 수 없는 바이어싱 영역에서 동작하게 되므로, 오동작을 할 수 있을 뿐만 아니라 경우에 따라서는 굉장히 많은 전류를 급격하게 흐르게 하여 반도체 칩에 큰 스트레스를 줄 수 있는 문제가 발생할 수 있다. For example, there may be a high frequency-band amplifier in a high frequency communication chip for mobile communication and a digital-to-analog converter providing biasing to the high frequency-band amplifier. If power is applied to the communication chip in the absence of a sequence signal generator, the amplifier may operate before the output value of the digital-to-analog converter that determines the biasing of the amplifier is stabilized to the designed value. there is. In this case, since the high frequency-band amplifier operates in an unknown biasing region, not only can it malfunction, but in some cases, a very large current can flow rapidly, which can cause a great stress on the semiconductor chip. can happen

한편, 상기 예시한 바에서는 하나의 반도체 칩 내에서의 서로 다른 기능을 가지는 회로들에 대해서 설명하였지만, 여러 개의 반도체 칩으로 구성된 모듈에도 적용될 수 있다. Meanwhile, in the above example, circuits having different functions within one semiconductor chip have been described, but may also be applied to a module composed of several semiconductor chips.

예를 들면, CMOS로 제작된 칩 안에 화합물 반도체 공정으로 제작된 고주파수-대역 증폭기에 바이어싱을 제공하기 위한 디지털-아날로그 변환기가 집적되어 있어 있을 수 있다. 이러한 경우에도 마찬가지로, 만약 시퀀스 신호 발생기가 없는 상황에서 상기 반도체 칩에 전원을 인가하였을 경우, 화합물 반도체 기반 증폭기의 바이어싱을 결정하는 CMOS 칩 내의 디지털-아날로그 변환기의 출력 값이 설계된 값으로 안정화되기 이전에 화합물 증폭기가 동작을 하게 되는 경우가 발생할 수 있게 된다. 이에, 상기 고주파수-대역 증폭기도 마찬가지로 알 수 없는 바이어싱 영역에서 동작하게 되는 문제점을 야기할 수 있다.For example, a digital-to-analog converter for providing biasing to a high-frequency-band amplifier fabricated by a compound semiconductor process may be integrated in a chip made of CMOS. Likewise in this case, if power is applied to the semiconductor chip in the absence of a sequence signal generator, before the output value of the digital-to-analog converter in the CMOS chip that determines the biasing of the compound semiconductor-based amplifier is stabilized to the designed value. A case in which the compound amplifier operates may occur. Accordingly, the high frequency-band amplifier may also cause a problem in that it operates in an unknown biasing region.

따라서, 상기 기술한 바와 같은 문제를 발생시키지 않기 위하여, 반도체 칩에 전원 신호가 인가될 때, 각 기능을 담당하는 서로 다른 회로들에게 서로 다른 타이밍을 갖는 활성화 신호 발생기가 요구되고 있다.Accordingly, in order to avoid the above-described problem, an activation signal generator having different timings for different circuits in charge of each function is required when a power signal is applied to a semiconductor chip.

상기와 같은 문제를 해결하기 위한 본 발명의 목적은 추가적인 지연 소자나 회로를 사용하지 않고, 신호 비교기의 전원 신호의 크기를 조정해주는 것만으로 추가적인 지연시간 제어할 수 있게 해줌으로써, 보다 더 단순화된 시퀀스 회로 구조를 포함하는 시퀀스 신호 발생기 및 그 동작 방법을 제공하는데 그 목적이 있다.An object of the present invention to solve the above problem is to enable additional delay time control only by adjusting the size of the power signal of the signal comparator without using additional delay elements or circuits, thereby simplifying the sequence An object of the present invention is to provide a sequence signal generator including a circuit structure and an operation method thereof.

상기와 같은 문제를 해결하기 위한 본 발명의 다른 목적은 단순화된 시퀀스 신호 발생 회로를 통하여, 반도체 칩으로 구현을 위한 반도체 면적을 줄일 수 있는 회로 구조를 포함하는 시퀀스 신호 발생기 및 그 동작 방법을 제공하는데 그 목적이 있다.Another object of the present invention to solve the above problems is to provide a sequence signal generator including a circuit structure capable of reducing a semiconductor area for implementation into a semiconductor chip through a simplified sequence signal generation circuit and an operating method thereof. It has a purpose.

상기와 같은 문제를 해결하기 위한 본 발명의 또 다른 목적은 단순화된 반도체 시퀀스 신호 발생 회로를 통하여, 시퀀스 회로를 구현하는데 있어서 보다 저전력으로 구동할 수 있는 회로 구조를 포함하는 시퀀스 신호 발생기 및 그 동작 방법을 제공하는데 그 목적이 있다.Another object of the present invention to solve the above problem is a sequence signal generator including a circuit structure that can be driven with less power in implementing a sequence circuit through a simplified semiconductor sequence signal generator circuit, and an operating method thereof Its purpose is to provide

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 시퀀스 신호 발생기는 입력 전원 신호에 감응하여 출력 신호를 생성하는 입력 전원 감응 신호 생성기, 상기 입력 전원 감응 신호 생성기의 출력 신호를 입력 받은 후 그 크기가 일정 기준 전압 이상이 되면 출력에 활성화 신호를 출력하는 제1 신호 비교기, 상기 제1 신호 비교기 내 회로에 전원을 공급하는 제1 전원 신호기, 상기 입력 전원 감응 신호 생성기의 출력 신호를 입력 받은 후 그 크기가 일정 기준 전압 이상이 되면 출력에 활성화 신호를 출력하는 제2 신호 비교기, 및 상기 제2 신호 비교기 내 회로에 전원을 공급하는 제2 전원 신호기를 포함한다.A sequence signal generator according to an embodiment of the present invention for achieving the above object is an input power sensitive signal generator that generates an output signal in response to an input power signal, and the size of the input power after receiving the output signal of the input power sensitive signal generator. After receiving the output signals of the first signal comparator that outputs an activation signal to the output when is greater than a certain reference voltage, the first power signal that supplies power to the circuit within the first signal comparator, and the input power sensitive signal generator, A second signal comparator that outputs an activation signal to an output when the magnitude exceeds a predetermined reference voltage, and a second power signal that supplies power to a circuit in the second signal comparator.

본 발명에 의하면, 추가적인 지연 소자나 회로를 사용하지 않고, 신호 비교기의 전원 신호의 크기를 조정해주는 것만으로 지연시간을 추가적으로 제어할 수 있게 해줌으로써, 보다 더 단순화된 시퀀스 회로 구조 제공할 수 있는 효과가 있다.According to the present invention, it is possible to additionally control the delay time only by adjusting the size of the power signal of the signal comparator without using additional delay elements or circuits, thereby providing a more simplified sequence circuit structure. there is

또한, 본 발명에 의하면, 단순화된 시퀀스 신호 발생 회로를 통하여, 반도체 칩으로 구현을 위한 반도체 면적을 줄일 수 있는 효과가 있다.In addition, according to the present invention, there is an effect of reducing a semiconductor area for implementation as a semiconductor chip through a simplified sequence signal generation circuit.

또한, 본 발명에 의하면, 단순화된 반도체 시퀀스 신호 발생 회로를 통하여, 시퀀스 회로를 구현하는데 있어서 저전력으로 구동할 수 있는 효과가 있다.In addition, according to the present invention, there is an effect that can be driven with low power in implementing a sequence circuit through a simplified semiconductor sequence signal generation circuit.

도 1은 본 발명의 일 실시예에 따른 시퀀스 신호 발생기의 블록도이다.
도 2는 본 발명의 다른 실시예에 따른 CMOS 인버터를 포함하는 시퀀스 신호 발생기의 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 CMOS 인버터에 인가되는 전원 신호 크기에 따른 동작점을 보여주는 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 슈미트-트리거 회로를 포함하는 시퀀스 신호 발생기의 블록도이다.
도 5는 슈미트-트리거 회로의 입출력 파형 특성을 보여주는 도면이다.
도 6은 본 발명의 또 다른 실시에 따른 전원 분배기를 포함하는 시퀀스 신호 발생기의 블록도이다.
도 7은 본 발명의 일 실시예에 따른 시퀀스 회로의 순시 파형 시뮬레이션 결과를 보여주는 도면이다.1 is a block diagram of a sequence signal generator according to an embodiment of the present invention.
2 is a block diagram of a sequence signal generator including a CMOS inverter according to another embodiment of the present invention.
3 is a diagram showing an operating point according to the magnitude of a power signal applied to a CMOS inverter according to another embodiment of the present invention.
4 is a block diagram of a sequence signal generator including a Schmitt-trigger circuit according to another embodiment of the present invention.
5 is a diagram showing input/output waveform characteristics of a Schmitt-trigger circuit.
6 is a block diagram of a sequence signal generator including a power divider according to another embodiment of the present invention.
7 is a diagram showing instantaneous waveform simulation results of a sequence circuit according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can make various changes and have various embodiments, specific embodiments are illustrated in the drawings and described in detail. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element, without departing from the scope of the present invention. The terms and/or include any combination of a plurality of related recited items or any of a plurality of related recited items.

본 출원의 실시예들에서, "A 및 B 중에서 적어도 하나"는 "A 또는 B 중에서 적어도 하나" 또는 "A 및 B 중 하나 이상의 조합들 중에서 적어도 하나"를 의미할 수 있다. 또한, 본 출원의 실시예들에서, "A 및 B 중에서 하나 이상"은 "A 또는 B 중에서 하나 이상" 또는 "A 및 B 중 하나 이상의 조합들 중에서 하나 이상"을 의미할 수 있다.In embodiments of the present application, “at least one of A and B” may mean “at least one of A or B” or “at least one of combinations of one or more of A and B”. Also, in the embodiments of the present application, “one or more of A and B” may mean “one or more of A or B” or “one or more of combinations of one or more of A and B”.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.It is understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, but other elements may exist in the middle. It should be. On the other hand, when an element is referred to as “directly connected” or “directly connected” to another element, it should be understood that no other element exists in the middle.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this application, the terms "include" or "have" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that the presence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. Terms such as those defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related art, and unless explicitly defined in this application, they should not be interpreted in an ideal or excessively formal meaning. don't

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in more detail. In order to facilitate overall understanding in the description of the present invention, the same reference numerals are used for the same components in the drawings, and redundant descriptions of the same components are omitted.

도 1은 본 발명의 일 실시예에 따른 시퀀스 신호 발생기의 블록도이다.1 is a block diagram of a sequence signal generator according to an embodiment of the present invention.

도1을 참조하면, 본 발명의 일 실시예에 따른 시퀀스 신호 발생기는 입력 전원 신호에 감응하여 출력 신호를 생성하는 입력 전원 감응 신호 생성기(110), 상기 입력 전원 감응 신호 생성기의 출력 신호를 입력 받은 후 그 크기가 일정 기준 전압 이상이 되면 출력에 활성화 신호를 출력하는 제1 신호 비교기(130), 상기 제1 신호 비교기 내 회로에 전원을 공급하는 제1 전원 신호기(140), 상기 입력 전원 감응 신호 생성기의 출력 신호를 입력 받은 후 그 크기가 일정 기준 전압 이상이 되면 출력에 활성화 신호를 출력하는 제2 신호 비교기(150), 상기 제2 신호 비교기 내 회로에 전원을 공급하는 제2 전원 신호기(160)를 포함한다.Referring to FIG. 1, a sequence signal generator according to an embodiment of the present invention includes an input power sensitive signal generator 110 that generates an output signal in response to an input power signal, and receives an output signal of the input power sensitive signal generator. Then, when the magnitude exceeds a certain reference voltage, the first signal comparator 130 outputs an activation signal to the output, the first power signal 140 supplies power to the circuit in the first signal comparator, and the input power response signal After receiving the output signal of the generator, the second signal comparator 150 outputs an activation signal to the output when the level exceeds a certain reference voltage, and the second power signal 160 supplies power to the circuit in the second signal comparator. ).

입력 전원 감응 신호 생성기(110)는 입력 전원 신호기(120)로부터 전원 신호가 입력 받은 후, 이에 감응하는 신호를 출력할 수 있다. 제1 신호 비교기(130)는 상기 입력 전원 감응 신호 생성기(110)의 출력 신호를 입력 받은 후, 기준 신호와 비교하여 비교된 결과값을 신호로 출력할 수 있다. 이 때, 제1 전원 신호기(140)는 상기 제1 신호 비교기(130)에 전원을 제공할 뿐만 아니라 상기 제1 신호 비교기(130)의 기준 신호 크기를 결정하는데 영향을 미칠 수 있다. 이로 인하여, 상기 제1 전원 신호기(140)의 크기에 따라서 상기 제1 신호 비교기(130)의 출력 신호가 바뀌는 지연 시간을 제어를 할 수 있다. After receiving the power signal from the input power signal generator 120, the input power sensitive signal generator 110 may output a signal in response to the input power signal. After receiving the output signal of the input power sensitive signal generator 110, the first signal comparator 130 compares it with a reference signal and outputs the result of the comparison as a signal. At this time, the first power signal 140 not only provides power to the first signal comparator 130, but also may affect the determination of the level of the reference signal of the first signal comparator 130. Due to this, the delay time at which the output signal of the first signal comparator 130 changes according to the size of the first power signal 140 can be controlled.

제2 신호 비교기(150)는 상기 입력 전원 감응 신호 생성기(110)의 출력 신호를 입력 받은 후, 기준 신호와 비교하여 비교된 결과 값을 신호로 출력할 수 있다. 이 때, 제2 전원 신호기(160)는 상기 제2 신호 비교기(150)에 전원을 제공할 뿐만 아니라 상기 제2 신호 비교기(150)의 기준 신호 크기를 결정하는데 영향을 미칠 수 있다. 이로 인하여, 상기 제2 전원 신호기(160)의 크기에 따라서 상기 제2 신호 비교기(150)의 출력 신호가 바뀌는 지연 시간을 제어를 할 수 있다. After receiving the output signal of the input power sensitive signal generator 110, the second signal comparator 150 compares it with a reference signal and outputs the result of the comparison as a signal. At this time, the second power signal 160 not only provides power to the second signal comparator 150, but also may affect the determination of the level of the reference signal of the second signal comparator 150. Due to this, the delay time at which the output signal of the second signal comparator 150 changes according to the size of the second power signal 160 can be controlled.

상기와 같은 구성을 통하여, 상기 제1 전원 신호기(140)와 제2 전원 신호기(160)의 출력 전원 크기를 조정함으로써, 상기 입력 전원 감응 신호 생성기(110)의 출력 신호를 입력 받은 후 내부 기준 신호와 비교 동작을 수행하는 상기 제1 신호 비교기(130) 및 제2 신호 비교기(150)의 출력 신호의 지연 시간을 제어할 수 있다. 이러한 동작을 통하여, 상기 제1 신호 수신기(170)와 상기 제2 신호 수신기(180)에 각각 서로 다른 지연 시간을 갖는 상기 입력 전원 감응 신호 생성기(110) 출력 신호를 전달할 수 있다.Through the above configuration, by adjusting the size of the output power of the first power signal 140 and the second power signal 160, after receiving the output signal of the input power sensitive signal generator 110, the internal reference signal It is possible to control delay times of output signals of the first signal comparator 130 and the second signal comparator 150 performing a comparison operation with . Through this operation, the output signals of the input power sensitive signal generator 110 having different delay times can be delivered to the first signal receiver 170 and the second signal receiver 180, respectively.

본 발명에 따른 시퀀스 신호 발생기는 별도의 외부 기준 신호를 사용하지 않고, 인가되는 전원 신호만을 사용하여 입력 전원 신호기(120)의 전원 신호에 감응하는 서로 다른 지연 시간을 갖는 시퀀스 신호를 출력함으로써, 시퀀스 회로 구조를 단순화할 수 있다. 뿐만 아니라, 시퀀스 회로 구조의 단순화로 인하여 반도체 면적을 최소화할 수 있으며, 전력 소모를 줄일 수 있다.The sequence signal generator according to the present invention does not use a separate external reference signal, but uses only the applied power signal to output sequence signals having different delay times in response to the power signal of the input power signal device 120, The circuit structure can be simplified. In addition, the semiconductor area can be minimized and power consumption can be reduced due to the simplification of the sequence circuit structure.

도 2는 본 발명의 다른 실시예에 따른 CMOS 인버터를 포함하는 시퀀스 신호 발생기의 블록도이고, 도 3은 본 발명의 다른 실시예에 따른 CMOS 인버터에 인가되는 전원 신호 크기에 따른 동작점을 보여주는 도면이다.2 is a block diagram of a sequence signal generator including a CMOS inverter according to another embodiment of the present invention, and FIG. 3 is a diagram showing an operating point according to the magnitude of a power signal applied to the CMOS inverter according to another embodiment of the present invention. am.

제1 신호 비교기(130)는 일반적인 CMOS 인버터(210) 회로로 구현할 수 있으며, 이 때, 제1 전원 신호기(140)는 상기 CMOS 인버터(210)에 인가되는 전원 신호 VDD1(220)이 될 수 있다.The first signal comparator 130 can be implemented with a general CMOS inverter 210 circuit. In this case, the first power signal 140 can be the power signal VDD1 220 applied to the CMOS inverter 210. .

CMOS 인버터(210) 회로 출력 신호의 상태가 변하는 입력 전압인 스위칭 포인트 전압(

Figure pat00001
)은 수학식 1과 같이 나타낼 수 있으며, 반도체 공정 파라미터와 반도체 소자의 크기 뿐만 아니라 CMOS 인버터(210)에 인가되는 전원 신호(
Figure pat00002
)(220) 크기에 의해서도 스위칭 포인트 전압(
Figure pat00003
)이 결정되게 될 수 있다. 따라서, CMOS 인버터(210)에 인가되는 전원 신호(
Figure pat00004
)(220)의 크기를 조정함으로써, 인버터의 스위칭 포인트 전압(
Figure pat00005
)을 제어를 할 수 있게 되고, 이러한 동작을 통하여 인버터 출력 신호의 지연 시간을 제어할 수 있게 된다. The switching point voltage, which is the input voltage at which the state of the CMOS inverter 210 circuit output signal changes (
Figure pat00001
) can be expressed as in Equation 1, and the power signal applied to the CMOS inverter 210 as well as the semiconductor process parameters and the size of the semiconductor device (
Figure pat00002
) (220) the switching point voltage (
Figure pat00003
) can be determined. Therefore, the power signal applied to the CMOS inverter 210 (
Figure pat00004
) 220, the switching point voltage of the inverter (
Figure pat00005
) can be controlled, and through this operation, the delay time of the inverter output signal can be controlled.

Figure pat00006
Figure pat00006

여기서,

Figure pat00007
는 CMOS 인버터 내 NMOS 소자의 공정 파라미터와 크기로 결정되는 변수이고,
Figure pat00008
는 CMOS 인버터 내 PMOS 소자의 공정 파라미터와 크기로 결정되는 변수이고,
Figure pat00009
는 CMOS 인버터 내 NMOS 소자의 문턱 전압이고,
Figure pat00010
는 CMOS 인버터 내 PMOS 소자의 문턱 전압이며,
Figure pat00011
은 CMOS 인버터 전원 신호이다.here,
Figure pat00007
is a variable determined by the process parameters and size of the NMOS device in the CMOS inverter,
Figure pat00008
is a variable determined by the process parameters and size of the PMOS device in the CMOS inverter,
Figure pat00009
Is the threshold voltage of the NMOS device in the CMOS inverter,
Figure pat00010
is the threshold voltage of the PMOS device in the CMOS inverter,
Figure pat00011
is the CMOS inverter power supply signal.

제1 신호 비교기(130)로서 동작하는 상기 CMOS 인버터(210)의 동작에 대하여 부연하면, 상기 CMOS 인버터(210)는 입력 전원 감응 신호 생성기(110)의 출력 신호를 입력 받은 후, 기준 신호인 식(1)로 표현되는 스위칭 포인트 전압(

Figure pat00012
)과 비교하여 비교된 결과값을 출력하는 동작을 할 수 있다.If the operation of the CMOS inverter 210 operating as the first signal comparator 130 is further explained, the CMOS inverter 210 receives the output signal of the input power sensitive signal generator 110, and then the reference signal, The switching point voltage expressed by (1) (
Figure pat00012
) and outputs the compared result.

이 때, 도 3에 도시된 바와 같이, 낮은 전원 신호(

Figure pat00013
)(220)가 인가될 경우, 스위칭 포인트 전압(
Figure pat00014
)이 낮아지게 되어 CMOS 인버터(210)의 입/출력 지연 시간이 짧아지게 된다. 반대로, 높은 전원 신호(
Figure pat00015
)(220)가 인가될 경우, 스위칭 포인트 전압(
Figure pat00016
)이 높아지게 되어 CMOS 인버터(210)의 입/출력 지연 시간은 길어지게 된다. 따라서, 전원 신호(
Figure pat00017
)(220) 신호 크기를 조정함으로써, 상기 CMOS 인버터(210)가 원하는 입/출력 지연시간을 가질 수 있도록 제어할 수 있다.At this time, as shown in FIG. 3, a low power signal (
Figure pat00013
) 220 is applied, the switching point voltage (
Figure pat00014
) is lowered, so the input/output delay time of the CMOS inverter 210 is shortened. Conversely, a high power signal (
Figure pat00015
) 220 is applied, the switching point voltage (
Figure pat00016
) becomes high, so the input/output delay time of the CMOS inverter 210 becomes long. Therefore, the power signal (
Figure pat00017
) 220, the CMOS inverter 210 can be controlled to have a desired input/output delay time by adjusting the signal level.

다시 도 2를 참조하면, CMOS 인버터(210) 회로도 내에 1개의 CMOS 인버터를 도시하였으나, 제1 신호 비교기(130)에 요구되는 입력 신호에 따른 출력 신호 극성 등의 이유로 인하여 두 개 이상의 CMOS 인버터가 연결될 수 있다.Referring back to FIG. 2, although one CMOS inverter is shown in the circuit diagram of the CMOS inverter 210, two or more CMOS inverters may be connected due to the polarity of the output signal according to the input signal required for the first signal comparator 130. can

도 4는 본 발명의 또 다른 실시예에 따른 슈미트-트리거 회로를 포함하는 시퀀스 신호 발생기의 블록도이고, 도 5는 슈미트-트리거 회로의 입출력 파형 특성을 보여주는 도면이다. 4 is a block diagram of a sequence signal generator including a Schmitt-trigger circuit according to another embodiment of the present invention, and FIG. 5 is a diagram showing input/output waveform characteristics of the Schmitt-trigger circuit.

도 4를 참조하면, 제2 신호 비교기(150)는 일반적인 슈미트-트리거(310) 회로로 구현할 수 있다. 여기서, 제2 전원 신호기(160)는 상기 슈미트-트리거(310)에 인가되는 전원 신호(

Figure pat00018
)(320)가 될 수 있다.Referring to FIG. 4 , the second signal comparator 150 may be implemented as a general Schmitt-trigger circuit. Here, the second power signal 160 is a power signal applied to the Schmitt-trigger 310 (
Figure pat00018
) (320).

도 5를 참조하면, 슈미트-트리거(310) 회로는 앞에서 살펴 본 CMOS 인버터(210) 회로와는 다르게, 출력 신호의 상태가 변하는 스위칭 포인트 전압 레벨이 일반적으로 높은 스위칭 포인트 전압(

Figure pat00019
)과 낮은 스위칭 포인트 전압(
Figure pat00020
) 2가지가 존재할 수 있다. 일반적인 CMOS 인버터(210) 회로의 경우, 스위칭 포인트 전압(
Figure pat00021
)은 보통 인가된 전원 신호 크기의 1/2배 되는 크기에 형성이 되는데 반하여, 슈미트-트리거(310) 회로는 2가지 스위칭 포인트 전압 레벨 (
Figure pat00022
,
Figure pat00023
)이 각각 전원 신호의1/2배되는 크기보다 더 크거나, 더 낮기 때문에, 같은 신호를 입력하더라도 입/출력 지연시간을 CMOS 인버터(210)보다 더 크게 줄 수 있다는 특징을 가지고 있다.Referring to FIG. 5, the Schmitt-trigger 310 circuit, unlike the CMOS inverter 210 circuit described above, has a switching point voltage level at which the state of the output signal changes is generally a high switching point voltage (
Figure pat00019
) and low switching point voltage (
Figure pat00020
) there can be two. In the case of a typical CMOS inverter 210 circuit, the switching point voltage (
Figure pat00021
) is usually formed at 1/2 times the size of the applied power signal, whereas the Schmitt-trigger 310 circuit has two switching point voltage levels (
Figure pat00022
,
Figure pat00023
) is larger or lower than the size of 1/2 times the power signal, respectively, it has a feature that the input/output delay time can be made larger than that of the CMOS inverter 210 even when the same signal is input.

여기서, 슈미트-트리거(310) 회로의 높은 스위칭 포인트 전압(

Figure pat00024
) 및 낮은 스위칭 포인트 전압(
Figure pat00025
)은 각각 수학식 2 및 수학식 3으로 나타낼 수 있다.Here, the high switching point voltage of the Schmitt-trigger 310 circuit (
Figure pat00024
) and low switching point voltage (
Figure pat00025
) can be represented by Equation 2 and Equation 3, respectively.

Figure pat00026
Figure pat00026

Figure pat00027
Figure pat00027

여기서,

Figure pat00028
는 슈미트-트리거(310) 회로 내 M1 소자의 공정 파라미터와 크기로 결정되는 변수이고,
Figure pat00029
는 슈미트-트리거(310) 회로 내 M3 소자의 공정 파라미터와 크기로 결정되는 변수이고,
Figure pat00030
는 슈미트-트리거(310) 회로 내 M5 소자의 공정 파라미터와 크기로 결정되는 변수이고,
Figure pat00031
는 슈미트-트리거(310) 회로 내 M6 소자의 공정 파라미터와 크기로 결정되는 변수이고,
Figure pat00032
는 슈미트-트리거(310) 회로 내 NMOS 소자의 문턱 전압이고,
Figure pat00033
는 슈미트-트리거(310) 회로 내 PMOS 소자의 문턱 전압이며,
Figure pat00034
는 슈미트-트리거(310) 회로 전원 신호이다.here,
Figure pat00028
Is a variable determined by the process parameters and size of the M1 element in the Schmitt-trigger 310 circuit,
Figure pat00029
Is a variable determined by the process parameters and size of the M3 element in the Schmitt-trigger 310 circuit,
Figure pat00030
Is a variable determined by the process parameters and size of the M5 element in the Schmitt-trigger 310 circuit,
Figure pat00031
Is a variable determined by the process parameters and size of the M6 element in the Schmitt-trigger 310 circuit,
Figure pat00032
Is the threshold voltage of the NMOS device in the Schmitt-trigger 310 circuit,
Figure pat00033
Is the threshold voltage of the PMOS device in the Schmitt-trigger 310 circuit,
Figure pat00034
is the Schmitt-trigger 310 circuit power signal.

수학식 2를 참조하면, 슈미트-트리거(310) 회로의 높은 스위칭 포인트 전압(

Figure pat00035
)은 반도체 공정 파라미터와 소자의 크기 뿐만 아니라 슈미트-트리거(310) 회로에 인가되는 전원 신호(
Figure pat00036
)(320) 크기에 의해서도 영향을 받게 됨을 알 수 있다. 따라서, 슈미트-트리거(310) 회로에 전원을 인가하는 전원 신호(
Figure pat00037
)(320)의 크기를 조정함으로서 높은 스위칭 포인트 전압(
Figure pat00038
)을 제어를 할 수 있게 되고, 이러한 동작을 통하여 슈미트-트리거(310) 회로 출력 신호의 지연 시간을 추가적으로 더 제어할 수 있게 될 수 있다 Referring to Equation 2, the high switching point voltage of the Schmitt-trigger 310 circuit (
Figure pat00035
) is the semiconductor process parameter and the size of the device as well as the power signal applied to the Schmitt-trigger 310 circuit (
Figure pat00036
) (320) It can be seen that it is also affected by the size. Therefore, the power signal for applying power to the Schmitt-trigger 310 circuit (
Figure pat00037
) 320 to increase the switching point voltage (
Figure pat00038
) can be controlled, and through this operation, the delay time of the output signal of the Schmitt-trigger 310 circuit can be additionally controlled.

수학식 3을 참조하면, 슈미트-트리거(310) 회로의 낮은 스위칭 포인트 전압(

Figure pat00039
)은 높은 스위칭 포인트 전압(
Figure pat00040
)의 경우와 마찬가지로, 전원 신호(
Figure pat00041
)(320)의 크기를 조정함으로써, 낮은 스위칭 포인트 전압(
Figure pat00042
)을 제어를 할 수 있게 되고, 이러한 동작을 통하여 슈미트-트리거(310) 회로 출력 신호의 지연 시간을 추가적으로 더 제어할 수 있게 될 수 있다.Referring to Equation 3, the low switching point voltage of the Schmitt-trigger 310 circuit (
Figure pat00039
) is the high switching point voltage (
Figure pat00040
), the power signal (
Figure pat00041
) 320 to lower the switching point voltage (
Figure pat00042
) can be controlled, and through this operation, the delay time of the output signal of the Schmitt-trigger 310 circuit can be additionally controlled.

도 6은 본 발명의 또 다른 실시에 따른 전원 분배기를 포함하는 시퀀스 신호 발생기의 블록도이다.6 is a block diagram of a sequence signal generator including a power divider according to another embodiment of the present invention.

도 6을 참조하면, 제1 전원 신호기(140) 및 제2 전원 신호기(160)는 입력 전원 신호기(120)로부터 입력 전원 신호를 인가 받은 후 이를 분배하여 제1 신호 비교기(130)와 제2 신호 비교기(150)의 전원 신호를 제공하는 제1 전원 분배기(410) 및 제2 전원 분배기(420)를 사용할 수 있다. 이렇게 구성함으로써, 입력 전원 신호기(120)의 입력 전원 신호 외에 추가적인 별도의 전원 신호기가 필요하지 않다는 장점을 가질 수 있다.Referring to FIG. 6 , the first power signal 140 and the second power signal 160 receive the input power signal from the input power signal 120 and distribute it to the first signal comparator 130 and the second signal. A first power divider 410 and a second power divider 420 providing power signals of the comparator 150 may be used. By configuring in this way, there is an advantage that an additional separate power signal is not required in addition to the input power signal of the input power signal 120.

또한, 도 6은 입력 전원 신호기(120)의 전원 신호가 제1 전원 분배기(410)와 제2 전원 분배기(420)에 동시에 들어가는 것으로 도시하였으나, 상황 및 구조에 따라서, 둘 중 어느 한 곳에만 입력 전원 신호기(120)의 전원 신호가 인가될 수도 있다. In addition, although FIG. 6 shows that the power signal of the input power signal device 120 enters the first power distributor 410 and the second power distributor 420 at the same time, depending on the situation and structure, only one of the input power sources A power signal of the beacon 120 may be applied.

또한, 상기 제1 전원 분배기(410)는 여러 개의 저항으로 이루어진 전압 분배기일 수 있고, 상기 제2 전원 분배기(420) 또한 여러 개의 저항으로 이루어진 전압 분배기 일 수 있다.Also, the first power divider 410 may be a voltage divider composed of several resistors, and the second power divider 420 may also be a voltage divider composed of several resistors.

도 7은 본 발명의 일 실시예에 따른 시퀀스 회로의 순시 파형 시뮬레이션 결과를 보여주는 도면이다. 7 is a diagram showing instantaneous waveform simulation results of a sequence circuit according to an embodiment of the present invention.

시뮬레이션 조건은 입력 전원 신호기 회로 출력 신호는 1.5V, 제1 신호 비교기 회로 입력 전원은 상기 입력 전원 신호기 출력 신호 1.5V를 전압 분배하여 1.0V를 인가하였고, 제2 신호 비교기의 전원은 입력 전원 신호기 출력 1.5V를 전압 분배 없이 바로 인가하였다. 또한, 제1 신호 비교기로 일반적인 CMOS 인버터 회로를 사용되었고, 제2 신호 비교기로는 슈미트-트리거 회로가 사용되었다.The simulation condition is that the input power signal circuit output signal is 1.5V, the input power of the first signal comparator circuit is 1.0V applied by voltage distribution of the input power signal output signal 1.5V, and the power of the second signal comparator is the input power signal output. 1.5V was applied directly without voltage division. In addition, a general CMOS inverter circuit was used as the first signal comparator, and a Schmitt-trigger circuit was used as the second signal comparator.

기존의 시퀀스 회로는 입력 전원 신호에 대해 소정의 시간을 두고 하나의 출력 신호를 발생시키고 있다. 한편, 본 발명이 적용된 시퀀스 회로는 제1 신호 비교기 전원 신호가 낮은 값이 인가되므로, 짧은 지연 시간을 가지고 출력 신호를 생성하고, 상대적으로 제2 신호 비교기 회로의 출력 신호는 좀 더 긴 지연 시간을 가지고 출력 신호가 생성되도록 설계되었다. 다시 도 7을 참조하면, 본 발명에 따른 시퀀스 회로는 기존의 시퀀스 회로 대비 짧은 지연 시간을 가지는 제1 신호 비교기의 출력 신호와 기존의 시퀀스 회로 대비 긴 지연 시간을 가지는 제2 신호 비교기 출력 신호를 발생시키는 것을 확인할 수 있다. 다시 말하면, 본 발명에 따른 시퀀스 회로는 입력 전원 신호에 감응하여 변하는 입력 전원 감응 신호를 입력 받아서, 서로 다른 지연 시간을 갖는 제1 신호 비교기 출력 및 제2 신호 비교기 출력 신호를 설계 의도대로 출력하고 있음을 확인할 수 있다.Existing sequence circuits generate one output signal at a predetermined time relative to an input power signal. Meanwhile, since a low value of the first signal comparator power signal is applied to the sequence circuit to which the present invention is applied, an output signal is generated with a short delay time, and the output signal of the second signal comparator circuit has a relatively longer delay time. It is designed to generate an output signal with Referring back to FIG. 7 , the sequence circuit according to the present invention generates an output signal of the first signal comparator having a delay time shorter than that of the conventional sequence circuit and an output signal of the second signal comparator having a longer delay time than the conventional sequence circuit. you can check what you're doing. In other words, the sequence circuit according to the present invention receives the input power response signal that changes in response to the input power signal, and outputs the first signal comparator output signal and the second signal comparator output signal having different delay times as designed. can confirm.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the above embodiments, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the present invention described in the claims below. You will be able to.

Claims (1)

입력 전원 신호에 감응하여 출력 신호를 생성하는 입력 전원 감응 신호 생성기;
상기 입력 전원 감응 신호 생성기의 출력 신호를 입력 받은 후 그 크기가 일정 기준 전압 이상이 되면 출력에 활성화 신호를 출력하는 제1 신호 비교기;
상기 제1 신호 비교기 내 회로에 전원을 공급하는 제1 전원 신호기;
상기 입력 전원 감응 신호 생성기의 출력 신호를 입력 받은 후 그 크기가 일정 기준 전압 이상이 되면 출력에 활성화 신호를 출력하는 제2 신호 비교기; 및
상기 제2 신호 비교기 내 회로에 전원을 공급하는 제2 전원 신호기를 포함하는 특징으로 하는,
시퀀스 신호 발생기.an input power sensitive signal generator for generating an output signal in response to an input power signal;
a first signal comparator outputting an activation signal to an output when the magnitude of the output signal of the input power sensitive signal generator is greater than or equal to a predetermined reference voltage;
a first power signal supplying power to a circuit within the first signal comparator;
a second signal comparator outputting an activation signal to an output when the magnitude of the output signal of the input power sensitive signal generator is equal to or greater than a predetermined reference voltage; and
Characterized in that it comprises a second power signal for supplying power to the circuit in the second signal comparator,
sequence signal generator.
KR1020210182664A 2021-12-20 2021-12-20 Input power signal sensitive sequence signal generator and operation method thereof KR20230093770A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210182664A KR20230093770A (en) 2021-12-20 2021-12-20 Input power signal sensitive sequence signal generator and operation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210182664A KR20230093770A (en) 2021-12-20 2021-12-20 Input power signal sensitive sequence signal generator and operation method thereof

Publications (1)

Publication Number Publication Date
KR20230093770A true KR20230093770A (en) 2023-06-27

Family

ID=86947109

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210182664A KR20230093770A (en) 2021-12-20 2021-12-20 Input power signal sensitive sequence signal generator and operation method thereof

Country Status (1)

Country Link
KR (1) KR20230093770A (en)

Similar Documents

Publication Publication Date Title
US5748542A (en) Circuit and method for providing a substantially constant time delay over a range of supply voltages
US6525587B2 (en) Semiconductor integrated circuit device including a clock synchronous type logical processing circuit
US10025334B1 (en) Reduction of output undershoot in low-current voltage regulators
KR20000001716A (en) power-ON RESET CIRCUIT
KR100852188B1 (en) System and method of dynamic voltage scaling
US8975776B2 (en) Fast start-up voltage regulator
US8692602B2 (en) Method and apparatus of digital control delay line
US9819332B2 (en) Circuit for reducing negative glitches in voltage regulator
US10551862B2 (en) System on chip with different current setting modes
KR20060125565A (en) Constant voltage power supply circuit and method of controlling the same
US6570423B1 (en) Programmable current source adjustment of leakage current for phase locked loop
US11374568B2 (en) Semiconductor apparatus including power gating circuits
KR20230093770A (en) Input power signal sensitive sequence signal generator and operation method thereof
US10515670B1 (en) Memory apparatus and voltage control method thereof
KR100267088B1 (en) Reference voltage generator of a semiconductor memory device
US10826467B1 (en) High-accuracy dual-mode free running oscillator
US20020175744A1 (en) Semiconductor integrated circuit device including a negative power supply circuit
KR101963581B1 (en) Relaxation oscillator circuit with wide bandwidth output
KR20070056661A (en) Core voltage control circuit of semiconductor memory apparatus
US11144081B2 (en) Bandgap voltage generating apparatus and operation method thereof
US20230155480A1 (en) Power supplying circuit and power supplying method
KR101066227B1 (en) Converter capable of outputting multiple voltage by using common capacitor and voltage output method thereof
KR100656426B1 (en) Circuit for generating internal voltage in semiconductor memory apparatus
US11720127B2 (en) Amplifier and voltage generation circuit including the same
US10868467B1 (en) Pump circuit, pump device, and operation method of pump circuit