KR20230083769A

KR20230083769A - 데이터 파싱 인터페이스 장치

Info

Publication number: KR20230083769A
Application number: KR1020210172073A
Authority: KR
Inventors: 이효승; 강신석; 최상길; 김현도; 유영민; 문성호; 정하령; 권용욱; 김재학
Original assignee: (주)네오와인
Priority date: 2021-12-03
Filing date: 2021-12-03
Publication date: 2023-06-12

Abstract

본 발명은 연산 처리가 중단되지 않도록 데이터의 읽기 및 쓰기를 효율적으로 스케줄링할 수 있는 데이터 파싱 인터페이스 장치에 관한 것이다. 이를 위해, 본 발명에 따른 데이터 파싱 인터페이스 장치는 복수의 듀얼 버퍼로 구성되어 읽기 버퍼로부터 입력 데이터를 전달 받아 연산 처리부로 입력하는 입력 버퍼부와, 복수의 듀얼 버퍼로 구성되어 상기 연산 처리부에서 처리된 출력 데이터를 전달 받아 쓰기 버퍼로 출력하는 출력 버퍼부와, 상기 입력 버퍼부의 입력 데이터 재고량이 일정 값 이하이고 상기 읽기 버퍼로부터 상기 입력 버퍼부로 입력 데이터가 전달되지 않거나, 상기 출력 버퍼부에 출력 데이터가 풀(full)이고 상기 쓰기 버퍼의 출력 데이터가 메모리로 저장되지 않으면 상기 연산 처리부로 중지 신호(hold signal)를 출력하는 제어부를 포함한다.

Description

데이터 파싱 인터페이스 장치{Data parsing interface device}

본 발명은 연산 처리가 중단되지 않도록 데이터의 읽기 및 쓰기를 효율적으로 스케줄링할 수 있는 데이터 파싱 인터페이스 장치에 관한 것이다.

암호화 처리와 같이 복잡한 연산 처리에서 다른 타이밍에 다중 입력과 다중 출력을 적시에 공급해야 한다. 이를 위해 연산 처리를 효율적으로 해야 하는데 메모리의 데이터를 실시간으로 공급해주는 것이 중요하다.

대부분의 가속기에서는 이러한 제어가 복잡하기 때문에 메모리의 데이터를 버퍼에 채워 놓은 후에 처리하는 작업을 반복적으로 수행하게 된다.

그러나 연산 처리와 데이터의 읽기/쓰기가 동시에 수행되지 못하여 종래 연산처리 가속기의 동작이 비효율적으로 수행되고 있다.

한국등록특허공보 제0-0725417호

본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 본 발명의 목적은 연산처리 가속기의 성능을 개선하는 것이다.

본 발명의 다른 목적은 연산처리 가속기와 메모리 간에 데이터를 주고 받을 때 연산처리가 중단되지 않도록 스케줄링하는 것이다.

이를 위해, 본 발명에 따른 데이터 파싱 인터페이스 장치는 복수의 듀얼 버퍼로 구성되어 읽기 버퍼로부터 입력 데이터를 전달 받아 연산 처리부로 입력하는 입력 버퍼부와, 복수의 듀얼 버퍼로 구성되어 상기 연산 처리부에서 처리된 출력 데이터를 전달 받아 쓰기 버퍼로 출력하는 출력 버퍼부와, 상기 입력 버퍼부의 입력 데이터 재고량이 일정 값 이하이고 상기 읽기 버퍼로부터 상기 입력 버퍼부로 입력 데이터가 전달되지 않거나, 상기 출력 버퍼부에 출력 데이터가 풀(full)이고 상기 쓰기 버퍼의 출력 데이터가 메모리로 저장되지 않으면 상기 연산 처리부로 중지 신호(hold signal)를 출력하는 제어부를 포함한다.

여기서, 상기 입력 버퍼부의 듀얼 버퍼에서 한 버퍼가 입력 데이터를 소진하면 해당하는 듀얼 버퍼가 엠프티 신호(empty signal)를 생성하여 상기 제어부로 전송하고, 상기 출력 버퍼부의 듀얼 버퍼에서 한 버퍼가 출력 데이터를 저장하고 있을 때 다른 버퍼가 출력 데이터를 저장하면 해당하는 듀얼 버퍼가 풀 신호(full signal)를 생성하여 상기 제어부로 전송하는 것을 특징으로 한다.

또한, 상기 제어부는 상기 입력 버퍼부로부터 엠프티 신호를 수신하면 입력 데이터 우선 순위에 따라 우선 순위가 높은 입력 데이터부터 메모리에서 상기 읽기 버퍼로 입력 데이터가 저장되도록 하고, 상기 출력 버퍼부로부터 풀 신호를 수신하면 출력 데이터 우선 순위에 따라 우선 순위가 높은 출력 데이터부터 상기 출력 버퍼부에서 상기 쓰기 버퍼로 출력 데이터가 저장되도록 하는 것을 특징으로 한다.

이때, 상기 입력 데이터의 우선 순위는 입력 데이터의 소진 속도에 비례하고 상기 출력 데이터의 우선 순위는 출력 데이터의 충전 속도에 비례하는 것을 특징으로 한다.

상술한 바와 같이, 본 발명은 입력 버퍼와 출력 버퍼에 듀얼 버퍼를 구비하고 듀얼 버퍼의 소진 및 충전 상태에 근거해 메모리 데이터의 읽기 및 쓰기 동작을 제어함으로써 연산처리와 동시에 실시간으로 입력 데이터를 연산 처리부에 공급하고 출력 데이터를 메모리에 저장할 수 있어서 전체적으로 연산 처리의 속도를 증가시킬 수 있는 효과가 있다.

도 1은 본 발명에 따른 데이터 파싱 인터페이스 장치의 내부 구성을 나타낸 도면.
도 2는 본 발명에 따른 데이터 파싱 인터페이스 장치의 제어부의 인터페이스 신호를 나타낸 도면.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다.

본 발명의 상세한 설명에 앞서, 동일한 구성요소에 대해서는 다른 도면상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.

도 1은 본 발명에 따른 데이터 파싱 인터페이스 장치의 내부 구성을 나타낸 것이다.

본 발명에 따른 데이터 파싱 인터페이스 장치는 실시간 데이터 파싱 인터페이스 로직을 적용하여 연산 처리와 동시에 실시간으로 입력 데이터를 공급해 주고 출력 데이터를 메모리에 저장할 수 있다.

즉, 대부분의 가속기 엔진은 병렬 처리 방식을 사용하므로 연산처리 능력이 부족하지 않지만, 메모리에 저장된 데이터를 적시에 독출하고 저장하는 부분에서 병목현상이 발생하게 된다. 이에 대해 본 발명에 따른 데이터 파싱 인터페이스 장치는 실시간 데이터 파싱 인터페이스 로직을 이용해 연산처리의 중단 없이 데이터의 읽기 및 쓰기에 대한 효율적인 스케줄링을 수행할 수 있다.

도 1을 참조하면, 본 발명에 따른 데이터 파싱 인터페이스 장치는 입력 버퍼부(10), 출력 버퍼부(20), 읽기(read) 버퍼(30), 쓰기(write) 버퍼(40), 메모리(50), 제어부(60), 연산 처리부(70) 등을 포함한다.

메모리(50)에 저장된 데이터가 읽기 버퍼(30)로 전달된다. 메모리(50)로부터 독출(read)되어 읽기 버퍼(30)에 저장되는 데이터는 연산 처리부(70)의 입력 데이터가 된다. 읽기 버퍼(30)에 저장된 데이터는 입력 버퍼부(10)로 전달된다.

입력 버퍼부(10)는 복수 개의 듀얼 버퍼(102)로 구성되어 있다. 듀얼 버퍼(102)는 두 개의 데이터 버퍼로 구성된다. 각 듀얼 버퍼(102)는 입력 멀티플렉서(104)를 통해 연산 처리부(70)에 연결되어 있다. 입력 멀티플렉서(104)는 듀얼 버퍼(102)를 구성하는 두 개의 데이터 버퍼 중의 하나를 선택하여 입력 데이터가 연산 처리부(70)에 입력되도록 한다.

연산 처리부(70)에서 최종 처리되어 생성된 데이터가 출력 버퍼부(20)로 전달된다. 연산 처리부(70)의 출력 데이터는 출력 버퍼부(20)를 거쳐 쓰기 버퍼(40)에 저장된다. 쓰기 버퍼(40)에 저장된 출력 데이터는 메모리(50)에 저장(write)된다.

출력 버퍼부(20)는 복수 개의 듀얼 버퍼(202)로 구성되어 있다. 듀얼 버퍼(202)는 두 개의 데이터 버퍼로 구성된다. 각 듀얼 버퍼(202)에는 출력 멀티플렉서(204)가 연결되며, 각 출력 멀티플렉서(204)는 쓰기 멀티플렉서(206)에 연결되어 있다. 출력 멀티플렉서(204)는 듀얼 버퍼(202)를 구성하는 두 개의 데이터 버퍼 중의 하나를 선택하여 출력 데이터가 쓰기 멀티플렉서(206)에 입력되도록 하고, 쓰기 멀티플렉서(206)는 각 듀얼 버퍼(202)의 출력 데이터들 중의 하나를 선택하여 출력데이터가 쓰기 버퍼(40)에 출력되도록 한다.

입력 버퍼부(10)와 출력 버퍼부(20)의 크기는 메모리(DRAM) 데이터의 대역폭(bandwidth), 각 입력 데이터의 소진 속도, 각 출력 데이터의 충전속도 등을 계산하여 일시 정지가 발생하지 않도록 결정될 수 있다.

메모리(50)는 CPU 또는 다른 주변장치의 접근이 가능하기 때문에 하드웨어 가속기가 데이터를 읽거나 쓰고자 할 때 다른 장치가 접근해 있으면 원하는 시점에 데이터의 읽기/쓰기를 할 수 없게 된다. 이러한 문제를 해결하기 위해 본 발명에 따른 데이터 파싱 인터페이스 장치는 여유가 있을 때 메모리(50)에 저장된 데이터를 미리 읽어 와서 입력 버퍼부(10)에 저장하고, 출력 버퍼부(20)의 데이터를 미리 메모리(50)에 저장한다.

제어부(60)는 연산 처리부(70)로 동작 신호(run signal) 또는 중지 신호(hold signal)을 출력하고, 입력 버퍼부(10)로부터 엠프티 신호(empty signal), 출력 버퍼부(20)로부터 풀 신호(full signal)를 수신한다.

제어부(60)는 평상 시에 연산 처리부(70)로 동작 신호를 보내어 연산 처리부(70)가 연산 처리 동작을 수행하도록 한다.

제어부(60)는 입력 버퍼부(10) 및 읽기 버퍼(30)의 상태, 출력 버퍼부(20) 및 쓰기 버퍼(40)의 상태를 모니터링하면서, 입력 버퍼부(10)의 입력 데이터 재고량이 일정 값 이하이고 읽기 버퍼(30)로부터 입력 버퍼부(10)로 입력 데이터가 전달되지 않거나, 출력 버퍼부(20)에 출력 데이터가 풀(full)이고 쓰기 버퍼(40)의 출력 데이터가 메모리(50)로 저장되지 않으면 연산 처리부(70)로 중지 신호(hold signal)를 출력한다.

데이터 파싱 인터페이스 로직을 구체적으로 살펴 보면, 입력 버퍼부(10)의 듀얼 버퍼(102)에서 한 버퍼가 입력 데이터를 소진하면 해당하는 듀얼 버퍼(102)가 엠프티 신호(empty signal)를 생성하여 제어부(60)로 전송한다.

데이터 파싱 인터페이스 로직이 개시되면, 우선 듀얼 버퍼(102)를 구성하는 두 개의 버퍼에 데이터가 다 채워진 다음 로직이 실행되는데, 한 버퍼에 저장된 입력 데이터가 소진되면 바로 엠프티 신호가 출력되고, 다른 버퍼에 저장된 입력 데이터가 연산 처리부(70)로 공급되는 동안 입력 데이터가 소진된 버퍼에 새로운 입력 데이터가 저장된다.

또한 출력 버퍼부(20)의 듀얼 버퍼(202)에서 한 버퍼가 출력 데이터를 저장하고 있을 때 다른 버퍼가 출력 데이터를 저장하면 해당하는 듀얼 버퍼(202)가 풀 신호(full signal)를 생성하여 제어부(60)로 전송한다.

제어부(60)는 입력 버퍼부(10)로부터 복수의 엠프티 신호를 수신하면 입력 데이터 우선 순위에 따라 우선 순위가 높은 입력 데이터부터 메모리에서 읽기 버퍼(30)로 입력 데이터가 저장되도록 하고, 출력 버퍼부(20)로부터 복수의 풀 신호를 수신하면 출력 데이터 우선 순위에 따라 우선 순위가 높은 출력 데이터부터 출력 버퍼부(20)에서 쓰기 버퍼(40)로 출력 데이터가 저장되도록 한다.

여기서, 입력 데이터의 우선 순위는 입력 데이터의 소진 속도에 비례하여 결정되고 출력 데이터의 우선 순위는 출력 데이터의 충전 속도에 비례하여 결정된다.

입력 데이터의 소진 속도는 연산 처리부가 입력 데이터를 처리하는 속도와 관련이 있다. 연산 처리부에서 입력 데이터를 처리하는 속도가 빠르면 입력 버퍼부에서 입력 데이터가 비워지는 속도가 빠를 것이다.

출력 데이터의 충전 속도는 연산 처리부가 최종 처리된 출력 데이터를 생성하는 속도와 관련이 있다. 연산 처리부에서 출력 데이터를 생성하는 속도가 빠르면 출력 버퍼부에서 출력 데이터가 채워지는 속도가 빠를 것이다.

도 2는 본 발명에 따른 데이터 파싱 인터페이스 장치의 제어부의 인터페이스 신호를 나타낸 것이다.

도 2를 참조하면, 본 발명에 따른 제어부(60)에는 3개의 신호가 출력되고, 2개의 신호가 수신된다.

상술한 바와 같이, 제어부(60)는 평상 시에 연산 처리부(70)에 동작 신호(run signal)를 출력하다가, 입력 버퍼부(10)의 데이터 재고량을 모니터링하면서 읽기 버퍼(30)로부터 데이터가 공급되지 않는 상황이 발생하면 연산 처리부(70)에 중지 신호(hold signal)을 출력한다.

또한 출력 버퍼부(20)가 풀(full)이 되었는데 데이터가 메모리(70)로 저장되지 않는 상황이 발생하면, 제어부(70)는 연산 처리부(70)에 중지 신호를 출력한다.

제어부(60)는 메모리의 읽기 및 쓰기 동작 제어를 위한 읽기/쓰기 제어 신호(R/W signal)를 출력한다. 제어부(60)는 메모리(60)의 인터페이스에 따라 DMA(Direct Memory Access) 또는 메모리 컨트롤러에(DRAM controller)에 연결될 수 있다. 제어부(60)는 동작의 효율성을 높이기 위해 버스트 모드(burst mode)에서 메모리(70)로부터 가져올 수 있는 최대 개수의 데이터를 독출할 수 있다.

제어부(60)는 입력 버퍼부(10)로부터 복수의 엠프티 신호를 수신하는 경우 대기 중인 엠프티 신호들에 대해 입력 데이터의 우선 순위에 따라 우선 순위가 높은 신호부터 처리한다. 마찬가지로 제어부(60)는 출력 버퍼부(20)로부터 복수의 풀 신호를 수신하는 경우 대기 중인 풀 신호들에 대해 출력 데이터의 우선 순위에 따라 우선 순위가 높은 신호부터 처리한다.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다.

따라서 본 발명의 명세서에 개시된 실시예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.

10: 입력 버퍼부 20: 출력 버퍼부
30: 읽기 버퍼 40: 쓰기 버퍼
50: 메모리 60: 제어부
70: 연산 처리부
102, 202: 듀얼 버퍼 104, 204, 206: 멀티플렉서

Claims

복수의 듀얼 버퍼로 구성되어 읽기 버퍼로부터 입력 데이터를 전달 받아 연산 처리부로 입력하는 입력 버퍼부와,
복수의 듀얼 버퍼로 구성되어 상기 연산 처리부에서 처리된 출력 데이터를 전달 받아 쓰기 버퍼로 출력하는 출력 버퍼부와,
상기 입력 버퍼부의 입력 데이터 재고량이 일정 값 이하이고 상기 읽기 버퍼로부터 상기 입력 버퍼부로 입력 데이터가 전달되지 않거나, 상기 출력 버퍼부에 출력 데이터가 풀(full)이고 상기 쓰기 버퍼의 출력 데이터가 메모리로 저장되지 않으면 상기 연산 처리부로 중지 신호(hold signal)를 출력하는 제어부를 포함하는 데이터 파싱 인터페이스 장치.
제1항에 있어서,
상기 입력 버퍼부의 듀얼 버퍼에서 한 버퍼가 입력 데이터를 소진하면 해당하는 듀얼 버퍼가 엠프티 신호(empty signal)를 생성하여 상기 제어부로 전송하고, 상기 출력 버퍼부의 듀얼 버퍼에서 한 버퍼가 출력 데이터를 저장하고 있을 때 다른 버퍼가 출력 데이터를 저장하면 해당하는 듀얼 버퍼가 풀 신호(full signal)를 생성하여 상기 제어부로 전송하는 것을 특징으로 하는 데이터 파싱 인터페이스 장치.
제2항에 있어서,
상기 제어부는 상기 입력 버퍼부로부터 엠프티 신호를 수신하면 입력 데이터 우선 순위에 따라 우선 순위가 높은 입력 데이터부터 메모리에서 상기 읽기 버퍼로 입력 데이터가 저장되도록 하고, 상기 출력 버퍼부로부터 풀 신호를 수신하면 출력 데이터 우선 순위에 따라 우선 순위가 높은 출력 데이터부터 상기 출력 버퍼부에서 상기 쓰기 버퍼로 출력 데이터가 저장되도록 하는 것을 특징으로 하는 데이터 파싱 인터페이스 장치.
제3항에 있어서,
상기 입력 데이터의 우선 순위는 입력 데이터의 소진 속도에 비례하고 상기 출력 데이터의 우선 순위는 출력 데이터의 충전 속도에 비례하는 것을 특징으로 하는 데이터 파싱 인터페이스 장치.