KR20230078804A - 시임 감소 또는 제거를 위한 방법들 및 장치들 - Google Patents

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Abstract

피쳐를 갖는 반도체 디바이스의 콘택트 구조물을 형성하는 방법은 피쳐에 배리어 층을 형성하는 단계―상기 배리어 층은 TiN임―; 및 상기 피쳐에 그리고 상기 배리어 층 위에 금속 층을 형성하는 단계―상기 금속 층은 알루미늄(Al), 루테늄(Ru) 또는 몰리브덴(Mo) 중 적어도 하나임―를 포함한다.

Description

시임 감소 또는 제거를 위한 방법들 및 장치들
[0001] 본 개시내용의 실시예들은 일반적으로 박막 제조 기술들에 관한 것이다.
[0002] 본 발명자들은 원자층 증착(ALD) 또는 화학 기상 증착(CVD)을 통해 증착된 막에 시임(seam)이 종종 형성되는 것을 많은 3D 구조물들에서 관찰하였다. 예를 들어, 질화티타늄(TiN) 및 텅스텐(W) 스택(stack)은 필드(field)가 핀치오프(pinch off)된 후에 항상 트렌치(trench)에 시임이 생기는 것으로 관찰되었다. 예시를 위해, 도 1은 피쳐(feature)(104)가 형성된 베이스 층(base layer)(102)을 갖는 기판(100)을 개략적으로 묘사한다. 티타늄 질화물(TiN) 층(106)은 (예를 들어, 피쳐(104)의 측벽들 및 바닥을 따른) 피쳐(104)의 표면들을 포함하여, 베이스 층(102)의 상부면 위에 먼저 형성된다. 이어서, 텅스텐(W) 층(108)이 TiN 층(106) 위에 형성된다. TiN 층(106) 및 W 층(108)으로 충전된 후에 피쳐(104) 내에서 시임(110)이 관찰된다. 그러한 시임의 존재는 화학적 기계적 평탄화(Chemical mechanical planarization; CMP) 또는 에칭(etch) 프로세스들과 같은 후속 프로세싱에 바람직하지 않게 유해하다. 예를 들어, 에칭제(etchant) 또는 CMP 연마 슬러리(CMP polishing slurry)는 시임을 통해 피쳐 내로 바람직하지 않게 확산될 수 있다. 또한, 본 발명자들은 그러한 시임들이 또한 스택 저항의 증가에 바람직하지 않게 기여할 수 있음을 관찰하였다.
[0003] 따라서, 본 발명자들은 시임들이 감소되거나 제거된 상태로 피쳐들을 충전하기 위한 방법들 및 장치들의 실시예들을 제공하고 있다.
[0004] 시임들이 감소되거나 제거된 상태로 피쳐들을 충전하기 위한 방법들 및 장치들의 실시예들이 본원에서 제공된다. 구체적으로, 본 개시내용의 실시예들은 유리하게는 하부 질화티타늄(TiN) 층의 특성들을 유지하면서 텅스텐(W) 이외의 금속들로 피쳐를 충전하는 동안에 시임 형성을 최소화하거나 감소시키거나 제거하는 방법들 및 장치들을 제공한다. 금속 막들은 최소한의 전기적 성능 영향을 미치면서 양호한 갭필을 제공하는 것으로 입증되었다. 또한, 하부 TiN 재료 특성들이 보존되기 때문에, 이 프로세스는 후술하는 바와 같이 다중-챔버 프로세싱 툴에 보다 용이하게 통합될 수 있다.
[0005] 일부 실시예들에서, 피쳐를 갖는 반도체 디바이스의 콘택트 구조물은, 피쳐에 있는 배리어 층―배리어 층은 TiN임―; 및 피쳐에 그리고 배리어 층 위에 있는 금속 층―금속 층은 알루미늄(Al), 루테늄(Ru) 또는 몰리브덴(Mo) 중 적어도 하나이고, 금속 층은 시임리스임―을 포함한다.
[0006] 일부 실시예들에서, 반도체 디바이스의 피쳐에 충전 재료를 형성하기 위한 시스템은, TiN인 배리어 층을 피쳐에 형성하도록 구성된 장치; 및 알루미늄(Al), 루테늄(Ru) 또는 몰리브덴(Mo) 중 적어도 하나인 금속 층을 피쳐에 그리고 배리어 층 위에 형성하도록 구성된 장치를 포함하며, 배리어 층 및 금속 층은 충전 재료이고, 충전 재료는 시임리스이다.
[0007] 일부 실시예들에서, 피쳐를 갖는 반도체 디바이스의 콘택트 구조물을 형성하는 방법은, 피쳐에 배리어 층을 형성하는 단계―배리어 층은 TiN임―; 및 피쳐에 그리고 배리어 층 위에 금속 층을 형성하는 단계―금속 층은 알루미늄(Al), 루테늄(Ru) 또는 몰리브덴(Mo) 중 적어도 하나임―를 포함한다.
[0008] 본 개시내용의 다른 및 추가 실시예들이 하기에서 설명된다.
[0009] 위에서 간략히 요약되고 아래에서 더 상세히 논의되는 본 개시내용의 실시예들은 첨부된 도면들에 묘사된 본 개시내용의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1은 기판에 충전되고 시임을 포함하는 선행 기술의 피쳐의 개략도이다.
[0011] 도 2는 본 개시내용의 실시예들에 따른, 기판에 충전되고 시임을 포함하지 않는 피쳐의 개략도이다.
[0012] 도 3은 본 개시내용의 실시예들에 따른, 피쳐에 갭필을 갖는 반도체 구조물을 형성하는 방법의 흐름도이다.
[0013] 도 4a 내지 도 4e는 본 개시내용의 실시예들에 따른, 피쳐에 갭필을 갖는 반도체 구조물을 형성하는 단면도들을 묘사한다.
[0014] 도 5는 본 개시내용의 실시예들에 따른 예시적인 다중-챔버 프로세싱 시스템의 개략적인 평면도를 묘사한다.
[0015] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 그려지지 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있다.
[0016] 시임들이 감소되거나 제거된 상태로 피쳐들을 충전하기 위한 방법들 및 장치들의 실시예들이 본원에서 제공된다. 구체적으로, 본 개시내용의 실시예들은 유리하게는 하부 질화티타늄(TiN) 층의 특성들을 유지하면서 텅스텐(W) 이외의 금속들로 피쳐를 충전하는 동안에 시임 형성을 감소시키거나 제거하는 방법들 및 장치들을 제공한다. 금속 막들은 최소한의 전기적 성능 영향을 미치면서 양호한 갭필(gapfill)을 제공하는 것으로 입증되었다. 또한, 하부 TiN 재료 특성들이 보존되기 때문에, 이 프로세스는 후술하는 바와 같이 다중-챔버 프로세싱 툴(multi-chamber processing tool)에 보다 용이하게 통합될 수 있다.
[0017] 본 개시내용의 실시예들은 기판들에 형성된 피쳐들의 시임이 없는(또는 시임이 감소된) 충전을 달성하기 위한 새로운 해결책을 제공한다. 충전 재료들로서 TiN 및 W를 사용하는 대신에, 알루미늄(Al), 루테늄(Ru), 몰리브덴(Mo) 등을 포함하는 금속 막들의 계열은 시임 형성이 없거나 본질적으로 없는 양호한 갭필을 달성할 수 있음이 입증되었다. 하나의 적합한 비제한적인 응용은 금속 게이트(metal gate) 제조의 방식이다.
[0018] 본원에 사용된 바와 같이, 용어들 "시임을 갖지 않는", "시임리스(seamless)" 등은 "시임이 없는" 및/또는 "본질적으로 시임이 없는"을 의미하는 것으로 의도된다.
[0019] 본원에 사용된 바와 같이, 용어 "본질적으로 시임이 없는" 등은 시임이 전이 전자 현미경(transition electron microscopy; TEM)에 의해 검출 가능하지만 시임이 피쳐의 길이 전체에 걸쳐 약 3 옹스트롬 이하의 폭을 갖는 구조물들을 포함하는 것으로 의도된다.
[0020] 대안적으로 또는 추가적으로, 본원에 사용된 바와 같이, 용어 "본질적으로 시임이 없는" 등은 전이 전자 현미경에 의해 검출 가능한 시임이 존재하지만 존재하더라도 시임이 충전되는 피쳐를 갖는 반도체에 대한 최소한의 전기적 성능 영향을 야기하는 것을 의미하는 것으로 의도된다.
[0021] 본원에 사용된 바와 같이, 용어 "최소한의 전기적 성능 영향" 등은 반도체가, 내부의 피쳐를 충전할 때, 약 0% 내지 약 5% 이하(예를 들어, 약 0 내지 약 5%)의 플랫-밴드 전압(flat-band voltage)(Vfb)의 변화, 및/또는 5% 이하(예를 들어, 약 0 내지 약 5%)의 등가 산화물 두께(equivalent oxide thickness; EOT)의 변화를 겪는 것을 의미하는 것으로 의도된다.
[0022] 도 2는 피쳐(204)를 둘러쌀 수 있고 본 개시내용의 실시예들에 따라 형성되는 베이스 층(202)을 갖는 기판(200)을 개략적으로 묘사한다. 실시예들에서, 기판(200)은, 예컨대 금속 게이트에 있어서의, 콘택트 구조물(contact structure)(210)을 위한 것일 수 있다.
[0023] 실시예들에서, 베이스 층(202)은 실리콘(Si)을 포함할 수 있는 단일 재료 또는 화합물의 층일 수 있다. 대안적으로, 베이스 층(202)은 트랜지스터 등과 같은 디바이스의 제조 동안에 존재할 수 있는 것과 같은 복수의 층들(예를 들어, 막 스택)을 포함할 수 있다. 피쳐(204)는 일반적으로 베이스 층(202)의 대향 측벽들(204a)(또는 원형 또는 곡선형 측벽의 대향 측면들) 사이에 배치된 공간(211)일 수 있고, 이 공간은 피쳐(204)의 바닥(204b)까지 수직으로 연장될 수 있다. 예를 들어, 피쳐(204)는 트렌치(trench), 비아(via) 등일 수 있다.
[0024] 실시예들에서, 배리어 층(barrier layer)(206)은 베이스 층(202)의 상부면(202a) 위에, 그리고 피쳐(204)의 다른 표면들 상에(예를 들어, 피쳐(204)의 측벽들(204a) 및 바닥(204b) 상에 그리고 이들을 따라) 형성될 수 있다. 배리어 층(206)은 일반적으로 베이스 층(202) 위에 그리고 피쳐(204) 내에 컨포멀 층(conformal layer)을 형성하도록 증착될 수 있다. 실시예들에서, 배리어 층(206)은 베이스 층(202)에 직접적으로 인접할 수 있다. 다른 실시예들에서, 배리어 층(206)은 베이스 층(202)에 간접적으로 인접할 수 있으며, 여기서 하나 이상의 다른 층들이 베이스 층(202)과 배리어 층(206) 사이에 있다.
[0025] 실시예들에 따르면, 배리어 층(206)은 단일 재료 또는 화합물의 하나의 층일 수 있다. 대안적으로, 배리어 층(206)은 복수의 층들을 포함할 수 있다.
[0026] 실시예들에서, 배리어 층(206)은 질화티타늄(TiN)의 층(들)일 수 있다. 다른 실시예들에서, 배리어 층(206)은 TiN을 함유하는 혼합물일 수 있다. 실시예들에서, 배리어 층(206)은 약 50 내지 약 100 중량%의 TiN일 수 있다. 실시예들에서, 배리어 층(206)은 예를 들어 원자층 증착(ALD), 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)에 의해 증착될 수 있다.
[0027] 실시예들에서, 배리어 층(206)은 충전되지 않은 피쳐(204)의 총 체적의 약 5% 내지 약 95%인 피쳐(204)의 총 체적을 가질 수 있다. 실시예들에서, 배리어 층(206)은 피쳐(204)의 폭/직경(즉, 임계 치수)(204c)의 약 5% 내지 약 95%인 피쳐(204)의 두께(206a)를 가질 수 있다.
[0028] 실시예들에서, 금속(또는 콘택트) 층(208)이 후속적으로 배리어 층(206) 위에 형성될 수 있다. 실시예들에서, 금속 층(208)은 배리어 층(206)에 직접적으로 인접할 수 있다. 다른 실시예들에서, 금속 층(208)은 배리어 층(206)에 간접적으로 인접할 수 있으며, 여기서 하나 이상의 다른 층들이 금속 층(208)과 배리어 층(206) 사이에 있다. 금속 층(208)은 피쳐(204) 내로 및 위로, 그리고 베이스 층(202)의 상부면(202a) 위로 연장될 수 있다. 이에 의해, 금속 층(208)은 전기 콘택트 층으로서의 역할을 할 수 있다.
[0029] 실시예들에 따르면, 금속 층(208)은 단일 재료 또는 화합물의 하나의 층일 수 있다. 대안적으로, 금속 층(208)은 복수의 층들을 포함할 수 있다.
[0030] 금속 층(208)은, 실시예들에 따르면, 알루미늄(Al), 몰리브덴(Mo) 또는 루테늄(Ru) 중 하나일 수 있다. 실시예들에서, 금속 층(208)은 전술한 것 중 하나 이상의 합금일 수 있다. 실시예들에서, 금속 층(208)은 전술한 원소들 및/또는 합금들 중 하나 이상의 조합일 수 있다.
[0031] 실시예들에서, 금속 층(208)은 약 80 내지 약 100 중량%의 Al일 수 있다. 실시예들에서, 금속 층(208)은 약 80 내지 약 100 중량%의 Mo일 수 있다. 실시예들에서, 금속 층(208)은 약 80 내지 약 100 중량%의 Ru일 수 있다. 실시예들에서, 금속 층(208)은 약 97 내지 약 100 중량%의 Ru일 수 있다.
[0032] 실시예들에서, 금속 층(208)은 충전되지 않은 피쳐(204)의 총 체적의 약 5% 내지 약 95%인 피쳐의 총 체적을 가질 수 있다. 실시예들에서, 금속 층(208)은 피쳐(204)의 폭/직경(즉, 임계 치수)(204c)의 약 5% 내지 약 95%인 피쳐(204)의 두께(208a)를 가질 수 있다.
[0033] 일부 실시예들에서, 피쳐(204)는 약 25 ㎚ 이하의 임계 치수를 갖는다. 일부 실시예들에서, 피쳐(204)는 약 13 ㎚ 내지 약 25 ㎚의 임계 치수를 갖는다. 배리어 층(206)은 피쳐(204)의 임계 치수의 약 5% 내지 약 95%의 두께를 갖고, 금속 층(208)은 피쳐(204)의 임계 치수의 약 5% 내지 약 95%의 두께를 갖는다. 일부 실시예들에서, 배리어 층은 약 20 옹스트롬 내지 약 40 옹스트롬의 두께를 갖는다. 일부 실시예들에서, 금속 층은 약 20 옹스트롬 내지 약 40 옹스트롬의 두께를 갖는다.
[0034] 금속 층(208)은 시임리스일 수 있고, 따라서 갭필 또는 충전 재료(즉, 조합된 배리어 및 금속 층들(206, 208))는 시임리스일 수 있다.
[0035] 실시예들에서, TiN 배리어 층(들)(206)을 형성하기 위한 프로세스는 ALD를 포함할 수 있다. 베이스 층(202)은 베이스 층(202) 상에 티타늄 종들을 형성하기 위해 티타늄 전구체들에 노출될 수 있다. 일부 실시예들에서, 티타늄 전구체는 염화티타늄(TiCl4), 불화티타늄(TiF4), 요오드화티타늄(TiI4), 브롬화티타늄(TiBr4) 및 테트라키스(디메틸아미노)티타늄(tetrakis(dimethylamino)titanium; TDMAT) 중 하나 이상을 포함할 수 있다. 특정 실시예들에서, 티타늄 전구체는 염화티타늄(TiCl4)을 포함한다. 일부 실시예들에서, 베이스 층(202)은 약 200 ℃ 내지 약 600 ℃ 또는 약 200 ℃ 내지 약 550 ℃ 범위의 온도에서 티타늄 전구체에 노출될 수 있다. 다음에, 베이스 층(202)은 베이스 층(202) 상에 질화티타늄 막을 형성하기 위해 질소 함유 반응물에 노출될 수 있다. 하나 이상의 실시예들에서, 질소 함유 반응물은 암모니아(NH3) 또는 하이드라진(hydrazine)(N2H4)일 수 있다.
[0036] 실시예들에서, TiN 배리어 층(들)(206)을 형성하기 위한 프로세스는 베이스 층(202) 상에 주기적 금속 증착 프로세스를 수행하는 것, 및 TiN 배리어 층(들)(206)을 어닐링하는 것을 포함할 수 있다.
[0037] 다른 실시예들에서, TiN 배리어 층(들)(206)을 형성하기 위한 프로세스는 베이스 층(202) 상에 TiN 배리어 층(들)(206)을 증착하기 위해 증착 가스 혼합물에 베이스 층(202)을 노출시키는 것, 및 플라즈마 처리 프로세스에 TiN 배리어 층(들)(206)을 노출시키는 것을 포함할 수 있다.
[0038] 추가 실시예들에서, TiN 배리어 층(들)(206)을 형성하기 위한 프로세스는 선택적으로 베이스 층(202) 상에 전처리 프로세스를 수행하는 것(예를 들어, 베이스 층(202)이 기판인 경우), 베이스 층(202) 상에 습윤 층을 증착하기 위해 습윤 층 증착을 수행하는 것, 베이스 층(202) 상에 TiN 배리어 층(들)(206)을 증착하기 위해 주기적 금속 증착을 수행하는 것, 및 TiN 배리어 층(들)(206) 상에 어닐링 프로세스를 수행하는 것을 포함할 수 있다.
[0039] 또 다른 실시예들에서, TiN 배리어 층(들)(206)을 형성하기 위한 프로세스는 선택적으로 베이스 층(202) 상에 전처리 프로세스를 수행하는 것(예를 들어, 베이스 층(202)이 기판인 경우), 베이스 층(202) 상에 배리어 층을 증착하기 위해 배리어 층 증착을 수행하는 것, 베이스 층(202) 상에 습윤 층을 증착하기 위해 습윤 층 증착 프로세스를 수행하는 것, 습윤 층 상에 어닐링 프로세스를 수행하는 것, TiN 배리어 층(들)(206)을 증착하기 위해 금속 증착을 수행하는 것, 플라즈마 처리 프로세스에 TiN 배리어 층(들)(206)을 노출시키는 것, 및 TiN 배리어 층(들)(206) 상에 어닐링 프로세스를 수행하는 것을 포함할 수 있다.
[0040] 일부 실시예들에서, 금속 층(208)이 몰리브덴(Mo)인 경우, Mo 층은 예를 들어 ALD를 사용하여 증착될 수 있다. 예를 들어, Mo 막은 약 350 ℃ 내지 약 600 ℃의 온도 및 약 1 내지 50 Torr의 압력에서 ALD 프로세스를 사용하여 TiN 배리어 층(206) 상에 증착될 수 있다. 적합한 전구체들은 염화몰리브덴(MoCl5), 불화몰리브덴(MoF6), 요오드화몰리브덴(MoI6), 브롬화몰리브덴(MoBr3), 몰리브덴 헥사카르보닐(Mo(CO)6), 몰리브덴 디클로라이드 디옥사이드(MoO2Cl2), 몰리브덴 옥시테트라클로라이드(MoOCl4), 테트라키스(디메틸아미노)몰리브덴(IV), 및 비스(터트-부틸이미도)-비스(디메틸아미도)몰리브덴을 포함할 수 있다. 생성된 Mo 막은 3 ㎚ 초과의 임계 치수(CD)로 공간을 충전할 수 있다.
[0041] 다른 실시예들에서, 금속 층(208)이 Mo인 경우, 원자층 증착을 사용하여, 베이스 층(202)은 배리어 층(206) 상에 막을 증착하기 위해 몰리브덴 전구체에 노출될 수 있다. 하나 이상의 실시예들에서, 몰리브덴 전구체는 염화몰리브덴(MoCl5), 불화몰리브덴(MoF6), 요오드화몰리브덴(MoI6), 브롬화몰리브덴(MoBr3), 몰리브덴 헥사카르보닐(Mo(CO)6), 몰리브덴 디클로라이드 디옥사이드(MoO2Cl2), 몰리브덴 옥시테트라클로라이드(MoOCl4), 테트라키스(디메틸아미노)몰리브덴(IV), 및 비스(터트-부틸이미도)-비스(디메틸아미도)몰리브덴 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 배리어 층(206)은 약 10 Torr 내지 약 50 Torr 범위의 압력 및 약 400 ℃ 내지 약 550 ℃ 범위의 온도에서 몰리브덴 전구체에 노출될 수 있다.
[0042] 그 후에, 일부 실시예들에서, 갭필 프로세스는 벌크 몰리브덴 막(bulk molybdenum film)을 형성하기 위해 배리어 층(206)을 몰리브덴 전구체 및 반응물, 예를 들어 수소(H2)에 노출시키는 것을 포함할 수 있다. 하나 이상의 실시예들에서, 몰리브덴 전구체는 염화몰리브덴(MoCl5), 불화몰리브덴(MoF6), 요오드화몰리브덴(MoI6), 브롬화몰리브덴(MoBr3), 몰리브덴 헥사카르보닐(Mo(CO)6), 몰리브덴 디클로라이드 디옥사이드(MoO2Cl2), 몰리브덴 옥시테트라클로라이드(MoOCl4), 테트라키스(디메틸아미노)몰리브덴(IV), 및 비스(터트-부틸이미도)-비스(디메틸아미도)몰리브덴 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 배리어 층은 약 10 Torr 내지 약 50 Torr 범위의 압력 및 약 400 ℃ 내지 약 550 ℃ 범위의 온도에서 몰리브덴 전구체에 노출된다. 그 후에, 기판(200)은 질소(N2), 헬륨(He), 아르곤(Ar), 수소(H2) 가스, 또는 이들의 조합들의 분위기에서 약 600 ℃ 내지 약 1200 ℃ 범위의 온도에서 어닐링될 수 있다.
[0043] 일부 실시예들에서, 금속 충전 층(208)이 알루미늄(Al)인 경우, Al 층은 예를 들어 CVD에 의해 증착될 수 있다. 예를 들어, Al 막은 약 100 ℃ 내지 약 300 ℃의 온도 및 약 1 내지 50 Torr의 압력에서 CVD 프로세스를 사용하여 TiN 배리어 층(206) 상에 증착될 수 있다. 적합한 전구체들은 트리에틸알루미늄(TEA), 디메틸알루미늄 하이드라이드(DMAH) 또는 트리메틸알루미늄(TMA)을 포함할 수 있다.
[0044] 일부 실시예들에서, 금속 층(208)이 루테늄(Ru)인 경우, Ru 층은 예를 들어 ALD에 의해 증착될 수 있다. 예를 들어, Ru 막은 약 250 ℃ 내지 약 350 ℃에서 ALD 프로세스를 사용하여 TiN 배리어 층(206) 상에 증착될 수 있다. 적합한 전구체들은 리간드(ligand) 중 하나로서 개방 디엔(open diene)을 갖는 0가의 Ru 전구체를 포함할 수 있다. 이 프로세스는 Ru-리간드 결합을 끊기 위해 할로겐화물이 표면 상에 흡수된 알킬 할로겐화물을 촉매로서 사용한다. 본 발명자들은 전술한 조건들 하에서의 Ru 막의 증착이 증착된 막의 거칠기를 최소화할 수 있고, 이는 최종 구조물에서의 임의의 시임의 존재를 감소시킨다는 것을 관찰하였다.
[0045] 전술한 Ru 막의 증착 후에, 어닐링 프로세스는, 약 1 내지 30 분 동안 약 1 내지 50 Torr로 유지되는 수소 가스(H2) 환경에서, 약 400 ℃ 초과, 예를 들어 약 400 ℃ 내지 450 ℃의 온도에서 수행될 수 있다. 어닐링 프로세스는 동일한 프로세스 챔버에서 수행될 수 있거나, 어닐링 프로세스를 수행하도록 구성된 별도의 챔버에서 수행될 수 있다.
[0046] 일부 실시예들에서, 금속 층(208)이 Ru이고 Ru 층이 ALD에 의해 증착되는 경우, 금속 층(208) 증착과 배리어 층(206) 증착 사이에 진공 파괴(vacuum break)들은 없을 수 있다. 금속 층(208) 증착과 배리어 층(206) 증착 사이에 진공 파괴가 있는 일부 실시예들에서, 배리어 층(206)은 전처리될 수 있다. 실시예들에서, 전처리는 N 또는 H 라디칼(radical)들, 또는 직접 플라즈마를 이용할 수 있다. 예를 들어, 메탈 클린(Metal Clean) 버전 xT(MCxT) 또는 유사한 챔버를 사용하여, H2 또는 H2/N2 혼합물을 갖는 유도 결합 플라즈마 및 바이어싱된 페디스털(biased pedestal)을 이용해서 TiN 배리어 층으로부터 산소를 반응시켜 제거할 수 있다. 실시예들에서, 플라즈마 전력은 약 400 W 내지 약 900 W일 수 있고, 바이어스는 약 50 W 내지 약 300 W일 수 있다.
[0047] 일부 실시예들에서, 금속 층(208)이 Ru이고 Ru 층이 ALD에 의해 증착되는 경우, 전구체는 p-시멘 Ru 헥사디엔 또는 p-시멘 Ru 사이클로헥사디엔과 같은 Ru-디엔일 수 있다. 촉매는 알킬 요오다이드 또는 알킬 브로마이드와 같은 알킬 할로겐화물일 수 있다. 실시예들에서, 배리어 층(206)은 약 250 ℃ 내지 약 350 ℃의 온도에서 촉매와 함께 사전-침지될 수 있다. 압력은 약 10 초 내지 약 60 초 동안 약 20 Torr일 수 있다. 실시예들에서, 전술한 사전-침지 후에 1 사이클의 Ru 증착이 이어지고, 다음에 최대 5 사이클 동안 반복될 수 있다.
[0048] 일부 실시예들에서, 금속 층(208)이 Ru이고 Ru 층이 ALD에 의해 증착될 경우, 증착된 금속 층(208)은 최대 약 450 ℃, 예를 들어 약 400 ℃ 내지 약 450 ℃의 온도에서 어닐링될 수 있다. 금속 층(208)은 약 5 분 내지 약 30 분의 지속시간 동안 어닐링될 수 있다. 일부 실시예들에서, 금속 층(208)은 H2 환경에서 어닐링될 수 있다. 본 발명자들은 H2의 존재 하에서의 어닐링이 유리하게는 어닐링에 필요한 지속시간을 줄일 수 있음을 관찰하였다.
[0049] 금속 충전 층(208)의 재료들에 의한 전기적 영향을 평가하기 위해 MOSCAP 테스트가 수행되었다. 데이터는 유리하게는 전기적 영향이 최소화됨을 보여준다.
[0050] 일부 실시예들에서, 금속 충전 층(208) 및 배리어 층(206)을 위한 막들의 증착은 독립형 프로세싱 챔버들에서 수행될 수 있다. 대안적으로 그리고 유리하게는, 금속 층(208) 및 배리어 층(206)을 위한 막들의 증착은 캘리포니아주 산타클라라 소재의 어플라이드 머티어리얼즈, 인코포레이티드(Applied Materials, Inc.)로부터 입수 가능한 ENDURA® 프로세싱 툴들의 라인과 같은 다중-챔버 프로세싱 시스템(예를 들어, 클러스터 툴(cluster tool)) 내에 통합될 수 있다.
[0051] 도 3은 도 2a 내지 도 2f에 도시된 실시예들과 같은 본 개시내용의 실시예들에 따른, 기판 상에 반도체 디바이스 구조물을 만드는 데 사용될 수 있는 방법(300)의 흐름도이다. 실시예들에서, 방법(300)은 반도체의 게이트의 콘택트 구조물을 만드는 데 사용될 수 있다. 방법(300)은 도 4a 내지 도 4e에 묘사된 제조 단계들에 대응할 수 있다. 예시적인 목적들을 위해, 도 3의 방법은 일반적으로 CVD, ALD 또는 PVD 증착된 배리어 층 및/또는 금속 콘택트 층을 참조하여 제공된다. 실시예들에서, 방법(300)은 콘택트 구조물에 형성되는 시임을 제거/방지할 수 있다.
[0052] 방법(300)은 블록(310)에서 도 4a에 묘사된 기판(402)과 같은 기판을 프로세싱 챔버에 제공함으로써 시작할 수 있다. 도 4a에 도시된 기판(402)은 기판(402) 상에 형성된 반도체 디바이스 구조물(408)(예컨대, 이를테면, 콘택트 구조물을 형성하도록 구성된 게이트 구조물 또는 다른 구조물)을 포함한다.
[0053] 피쳐(들)(406)가 내부에 형성된 기판(402) 상에 실리콘 층(404)이 형성될 수 있다. 피쳐(들)(406)(콘택트 개구(contact opening), 콘택트 비아(contact via), 콘택트 트렌치(contact trench), 콘택트 채널(contact channel) 등일 수 있음)는 디바이스 구조물(408)에 형성될 수 있고, 하부 실리콘 층(404)을 노출시키기 위해 개방 채널을 형성하는 측벽들(412) 및 바닥(414)을 가질 수 있다. 실리콘 층(404)은 단일 실리콘 층, 또는 적어도 하나의 실리콘 층이 내부에 형성된 다층 막 스택과 같은 임의의 적합한 층들을 포함할 수 있다.
[0054] 실리콘 층(404)이 단일 층의 형태인 실시예에서, 실리콘 층(404)은 실리콘 산화물 층, 산화물 층, 실리콘 질화물 층, 질화물 층, 실리콘 산질화물 층, 티타늄 질화물 층, 폴리실리콘 층, 미결정 실리콘 층(microcrystalline silicon layer), 단결정 실리콘, 도핑된 폴리실리콘 층, 도핑된 미결정 실리콘 층 또는 도핑된 단결정 실리콘일 수 있다.
[0055] 실리콘 층(404)이 막 스택인 실시예에서, 스택은 복합 산화물 및 질화물 층, 질화물 층을 샌드위치하는 적어도 하나 이상의 산화물 층들, 및 이들의 조합들을 포함할 수 있다. 실리콘 층(404)에 도핑된 적합한 도펀트(dopant)들은 붕소(B) 함유 도펀트들 또는 포스핀(phosphine)(P) 함유 도펀트들과 같은 p형 도펀트들 및 n형 도펀트들을 포함할 수 있다.
[0056] 실리콘 층(404)이 적어도 하나의 실리콘 함유 층을 갖는 다중 막 스택의 형태인 실시예들에서, 실리콘 층(404)은 실리콘 층 및 유전체 층을 포함하는 층들의 반복 쌍들을 포함할 수 있다. 실시예들에서, 실리콘 층(404)은 폴리실리콘 층 및/또는 그 내부에 배치된 다른 금속 재료들 및/또는 유전체 층을 포함할 수 있다. 유전체 층의 적합한 예들은 산화물 층, 실리콘 산화물 층, 실리콘 질화물 층, 질화물 층, 티타늄 질화물 층, 산화물과 질화물 층의 복합체, 질화물 층을 샌드위치하는 적어도 하나 이상의 산화물 층들, 및 이들의 조합들로 구성된 그룹으로부터 선택될 수 있다.
[0057] 블록(310)에서 기판(402)을 프로세싱 챔버 내로 이송하기 전에, 블록(320)에서 사전-세정 프로세스가 선택적으로 자연 산화물들 또는 다른 오염물질 소스들을 제거하기 위해 기판 표면들(411), 및 개구들/피쳐들(406)의 측벽들(412) 및 바닥들(414)을 처리하도록 수행될 수 있다. 기판(402)으로부터 자연 산화물들 또는 다른 오염물질 소스들의 제거는 낮은 접촉 저항 표면을 제공하여 배리어 층을 형성하기 위한 양호한 접촉 표면을 형성할 수 있다.
[0058] 블록(320)에서 사전-세정 프로세스는 사전-세정 가스 혼합물을 사전-세정 챔버에 공급하는 것을 포함할 수 있다. 사전-세정 챔버는 캘리포니아주 산타클라라 소재의 어플라이드 머티어리얼즈, 인코포레이티드로부터 입수 가능한 Preclean PCII, PCXT 또는 Siconi™ 챔버들일 수 있다. 사전-세정 프로세스는 세정 가스 혼합물을 사전-세정 챔버 내로 공급하여 사전-세정 가스 혼합물로부터 자연 산화물을 제거하기 위한 플라즈마를 형성하는 것을 포함할 수 있다. 실시예들에서, 사전-세정 가스 혼합물은 암모니아와 삼불화질소 가스들의 혼합물일 수 있다. 프로세싱 챔버 내로 도입되는 각각의 가스의 양은 예를 들어 제거될 자연 산화물 층의 두께, 세정될 기판의 기하형상, 플라즈마의 체적 용량, 챔버 본체의 체적 용량뿐만 아니라, 챔버 본체에 결합된 진공 시스템의 용량들을 수용하도록 변경 및 조정될 수 있다.
[0059] 또한 블록(320)에서, 기판 표면(411)을 전처리하기 위해 전처리 프로세스가 선택적으로 수행될 수 있고, 따라서 도 4b에 도시된 바와 같이 실리콘 층(404)의 표면(411), 및 피쳐(406)의 측벽들(412) 및 바닥들(414) 상에 처리된 표면 영역(410)을 형성한다. 블록(320)에서의 전처리 프로세스는 실리콘 층(404)의 표면 결합 구조를 변경하도록 수행될 수 있고, 이에 의해 후속 배리어 층 증착 프로세스로부터 제공되는 금속 원자들의 부착을 촉진하는 양호한 흡수 능력을 갖는 표면을 제공할 수 있다. 전처리 가스 혼합물은 H2, H2O, H2O2 등과 같은 수소 함유 가스를 적어도 포함할 수 있다. Ar, He, Kr 등과 같은 불활성 가스가 또한 전처리 가스 혼합물 내에 공급될 수 있다.
[0060] 블록(330)에서, 도 4c에 도시된 바와 같이, 기판 상에 및/또는 처리된 표면 영역(410) 상에 배리어 층(416)을 증착하기 위해 배리어 층 증착 프로세스가 수행될 수 있다. 배리어 층(416)은 콘택트 금속 층이 기판 상의 접합 재료, 전형적으로 실리콘 또는 실리콘 게르마늄 화합물로 확산되는 것을 방지할 수 있다. 배리어 층(416)은 예를 들어 원자층 증착(ALD), 플라즈마 강화 원자층 증착(PEALD), 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD) 또는 물리 기상 증착(PVD)에 의해 증착될 수 있다. 실시예들에서, 배리어 층(416)은 약 2 Å 내지 약 100 Å, 또는 약 3 Å 내지 약 80 Å, 또는 약 4 Å 내지 약 50 Å 범위 내의 두께를 가질 수 있다.
[0061] 블록(335)에서, 도 4d에 도시된 바와 같이, 배리어 층(416) 상에 습윤 층(418)을 증착하기 위한 선택적인 습윤 층 증착이 수행될 수 있다. 습윤 층은 예를 들어 CVD TiN, PVD TiN, CVD Ru, PVD Ru, PVD Ti의 질화, 또는 이들의 조합들로부터 선택되는 프로세스에 의해 증착될 수 있다.
[0062] 습윤 층(418)을 증착하기 위해 CVD 프로세스를 사용하는 실시예들에서, 원하는 전구체 가스가 챔버에 제공되고 캐리어 가스(carrier gas)의 존재 하에서 추가로 제공될 수 있다.
[0063] 습윤 층(418)을 증착하기 위해 PVD 프로세스를 사용하는 실시예들에서, 증착될 바람직한 재료를 포함하는 타깃(target)이 제공되고, PVD 습윤 층을 증착하기 위해 PVD 프로세스가 수행된다. 실시예에서, 습윤 층은 PVD TiN을 포함한다. 그러한 실시예들에서, Ti 타깃이 제공되고, Ti 타깃에 이온들로 충격을 가해서 Ti를 스퍼터링하여 배리어 층(416) 위에 습윤 층(418)을 증착할 수 있다. TiN 습윤 층(418)을 형성하기 위해, 플라즈마의 존재 하에서 NH3과 같은 질소 함유 전구체를 사용하는 질화 프로세스가 PVD Ti 층 상에 수행될 수 있다. 그러한 실시예들에서, 습윤 층(418)은 질화된 Ti 층을 포함하고, 티타늄의 상부 몇 옹스트롬만이 TiN 화합물로 변환된다.
[0064] 블록(340)에서, 습윤 층(418)에 대한 선택적인 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 습윤 층(418)의 표면 거칠기를 감소시키고, 결정 구조의 결정립 크기를 증가시키며, 습윤 층(418)에 존재할 수 있는 탄소와 같은 불순물들을 감소시킬 수 있다. 어닐링 프로세스는 약 200 ℃ 내지 약 500 ℃의 온도에서 수행될 수 있다. 실시예들에서, 어닐링 프로세스는 약 10 초 내지 약 1000 초의 지속시간 동안 수행될 수 있다.
[0065] 블록(350)에서, 도 4e에 도시된 바와 같이, 금속 콘택트 층(420)을 증착하기 위해 콘택트 금속 증착 프로세스가 프로세싱 챔버에서 수행될 수 있다. 금속 콘택트 층(420)은 주기적 증착 프로세스를 사용하여 증착될 수 있다. 이에 의해, 금속 콘택트 층(420)은 내부에 시임이 없는 피쳐(406)를 충전할 수 있다.
[0066] 금속 콘택트 층(420)은 금속 콘택트 층(420)을 증착하기 위해 주기적 금속 증착 프로세스를 수행하는 다수의 사이클들을 포함하는 다단계 증착 프로세스를 사용하여 증착될 수 있다.
[0067] 금속 콘택트 층(420)은 예를 들어 원자층 증착(ALD), 플라즈마 강화 원자층 증착(PEALD), 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD) 또는 물리 기상 증착(PVD)에 의해 증착될 수 있다. 실시예들에서, 금속 콘택트 층(420)의 두께는 충전될 최소 피쳐의 피쳐 직경(임계 치수)의 50% 미만일 수 있다.
[0068] 실시예들에서, 주기적 금속 증착 프로세스는 블록(350)에서 피쳐 직경의 절반 미만으로 피쳐를 부분적으로 충전하도록 수행된 후에 선택적인 어닐링 프로세스로 이어질 수 있다. 주기적 증착 프로세스에 이은 선택적인 어닐링은 금속 콘택트 층(420)이 사전결정된 두께를 달성할 때까지 반복될 수 있다. 대안적인 실시예들에서, 금속 콘택트 층(420)은 단일의 비주기적 증착 프로세스로 피쳐를 완전히 충전하도록 증착될 수 있다. 그러한 실시예들에서, 금속 콘택트 층(420)은 다음에 선택적으로 어닐링될 수 있다.
[0069] 블록(360)에서, 금속 콘택트 층(420)은 선택적으로 플라즈마 처리 프로세스를 거칠 수 있다. 플라즈마 처리 프로세스는 H2와 같은 프로세스 가스(process gas)를 챔버에 제공하고, RF 전류를 인가하여 프로세스 가스를 플라즈마로 형성할 수 있다. 일 실시예에서, RF 전류의 주파수는 약 200 W와 약 800 W일 수 있다. 플라즈마 처리 프로세스는 약 1 초 내지 약 60 초 동안 수행될 수 있다. 일 실시예에서, 기판(402)은 금속 콘택트 층(420)의 표면 거칠기를 추가로 감소시키고 금속 콘택트 층(420)에 존재할 수 있는 불순물들의 백분율을 추가로 감소시키기 위해 약 100 ℃ 내지 약 200 ℃의 온도로 가열될 수 있다.
[0070] 블록(370)에서, 금속 콘택트 층(420)에 대한 어닐링 프로세스가 선택적으로 수행될 수 있다. 어닐링 프로세스는 금속 콘택트 층(420)의 표면 거칠기를 감소시키고, 금속 콘택트 층(420)에 존재할 수 있는 탄소와 같은 불순물들을 감소시킬 수 있다. 또한, 어닐링 프로세스는 결정립 크기를 증가시키고, 이는 저항률을 낮춰서 집적 회로 성능을 향상시킬 수 있다. 어닐링 프로세스는 약 250 ℃ 내지 약 350 ℃의 온도에서 수행될 수 있다. 어닐링 프로세스는 아르곤과 같은 불활성 가스 및 H2와 같은 프로세스 가스가 챔버 내에 제공되는 챔버 환경에서 수행될 수 있다. 일부 실시예들에서, 어닐링 프로세스는 약 30 초 내지 약 90 초 동안 수행될 수 있다.
[0071] 도 5는 상기에 개시된 바와 같은 프로세스들을 수행하도록 적합화될 수 있는 예시적인 다중-챔버 프로세싱 시스템(500)의 개략적인 평면도를 묘사한다. 다중-챔버 프로세싱 시스템(500)은 다중-챔버 프로세싱 시스템(500)에 통합되고 상이한 프로세스들을 수행하도록 구성된 다수의 프로세싱 챔버들을 포함한다.
[0072] 다중-챔버 프로세싱 시스템(500)은 기판들을 시스템(500) 내외로 이송하기 위한 하나 이상의 로드록 챔버(load lock chamber)들(502, 504)을 포함한다. 전형적으로, 시스템(500)이 진공 하에 있기 때문에, 로드록 챔버들(502, 504)은 다중-챔버 프로세싱 시스템(500) 내로 도입되는 기판들을 "펌프다운(pump down)"할 수 있다. 제1 이송 챔버에 배치된 제1 로봇(robot)(510)은 로드록 챔버들(502, 504)과 프로세싱 챔버들(511, 512, 513, 514)과 같은 제1 세트의 하나 이상의 기판 프로세싱 챔버들 사이에서 기판들을 이송할 수 있다. 각각의 프로세싱 챔버(511, 512, 513, 514)는 에칭 프로세스, 처리 프로세스, 증착 프로세스(예컨대, ALD, CVD, PECVD, PVD 등), 탈가스, 사전-세정, 배향, 및 본 개시내용의 프로세스들을 포함하는 다른 기판 프로세스들과 같은 적어도 하나의 기판 프로세싱 작동을 수행하도록 구성된다.
[0073] 일부 실시예들에서, 제1 로봇(510)은 또한 기판들을 하나 이상의 관통 챔버들(522, 524)로/로부터 이송할 수 있다. 관통 챔버들(522, 524)은 기판들이 시스템(500) 내의 제2 이송 챔버로 이송될 수 있게 하면서 초고진공 상태들을 유지하는 데 사용될 수 있다. 제2 로봇(530)은 제2 이송 챔버에 배치되고, 관통 챔버들(522, 524)과 제2 세트의 하나 이상의 프로세싱 챔버들(532, 534, 536, 538) 사이에서 기판들을 이송할 수 있다. 프로세싱 챔버들(532, 534, 536, 538)은 본원에 설명된 프로세스들뿐만 아니라 본원에 개시된 프로세스들 이전 또는 이후에 수행될 수 있는 다른 적합한 프로세스들을 포함하는 하나 이상의 특정 기판 프로세스들을 수행하도록 구성된다. 예를 들어, 적어도 하나의 프로세싱 챔버(532, 534, 536, 538)는 본원에 설명된 방법들에 따라 증착 프로세스(예를 들어, ALD, CVD, PECVD, PVD 등)와 같은 기판 프로세싱 작동을 수행하도록 구성된다.
[0074] 프로세싱 챔버들(511, 512, 513, 514, 532, 534, 536, 538) 중 임의의 프로세싱 챔버는 시스템(500)에 의해 수행되는 프로세스에 필요하지 않은 경우에 다중-챔버 프로세싱 시스템(500)으로부터 제거될 수 있다.
[0075] 일부 실시예들에서, 다중-챔버 프로세싱 시스템(500)은 전술한 배리어 층(206)과 같은 제1 층을 기판 위에 그리고 기판에 형성된 피쳐 내에 증착하도록 구성된 적어도 하나의 제1 증착 챔버를 포함한다. 일부 실시예들에서, 다중-챔버 프로세싱 시스템(500)은 전술한 금속 충전 층(208)과 같은 금속 충전 층을 증착하도록 구성된 적어도 하나의 제2 증착 챔버를 더 포함한다. 예를 들어, 제1 증착 챔버 및 제2 증착 챔버는, 구체적으로는 전술한 재료들 중 하나 이상을 증착하도록 구성된 ALD 챔버, CVD 챔버, PECVD 챔버, PVD 챔버 등 중 하나일 수 있다. 일부 실시예들에서, 예를 들어 Ru 막이 사용되는 경우, 다중-챔버 프로세싱 시스템(500)의 프로세싱 챔버들 중 하나 이상은 증착된 Ru 막에 대해 전술한 어닐링 프로세스를 수행하도록 구성된 어닐링 챔버일 수 있다.
[0076] 마이크로프로세서 제어기(540)가 제공되고 다중-챔버 프로세싱 시스템(500)의 다양한 구성요소들에 결합되어 이들의 작동을 제어할 수 있다. 제어기(540)는 중앙 프로세싱 유닛(CPU)(542), 메모리(546) 및 지원 회로들(544)을 포함한다. 제어기(540)는 다중-챔버 프로세싱 시스템(500)을 직접 제어하거나, 특정 프로세스 챔버 및/또는 지원 시스템 구성요소들과 연관된 다른 컴퓨터들(또는 제어기들)을 통해 제어할 수 있다. 제어기(540)는 다양한 챔버들 및 서브프로세서들을 제어하기 위해 산업 환경에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. 제어기(540)의 메모리(546) 또는 컴퓨터 판독가능 매체는 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read only memory; ROM), 플로피 디스크, 하드 디스크, 광학 저장 매체들(예를 들어, 콤팩트 디스크 또는 디지털 비디오 디스크), 플래시 드라이브, 또는 임의의 다른 형태의 로컬 또는 원격 디지털 저장장치와 같은 손쉽게 이용 가능한 메모리 중 하나 이상일 수 있다. 지원 회로들(544)은 통상의 방식으로 프로세서를 지원하기 위해 CPU에 결합된다. 이러한 회로들은 캐시(cache), 전원 공급장치들, 클록 회로(clock circuit)들, 입력/출력 회로 및 서브시스템들 등을 포함한다. 본원에 설명된 본 발명의 방법들은 본원에 설명된 방식으로 다중-챔버 프로세싱 시스템(500) 또는 이에 결합된 개별 프로세싱 챔버들의 작동을 제어하도록 실행되거나 호출될 수 있는 소프트웨어 루틴(software routine)으로서 메모리(546)에 저장될 수 있다. 소프트웨어 루틴은 또한 CPU에 의해 제어되는 하드웨어로부터 멀리 떨어진 제2 CPU(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다.
[0077] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있다.

Claims (20)

  1. 피쳐(feature)를 갖는 반도체 디바이스(semiconductor device)의 콘택트 구조물(contact structure)을 형성하는 방법으로서,
    상기 피쳐에 배리어 층(barrier layer)을 형성하는 단계―상기 배리어 층은 TiN임―; 및
    상기 피쳐에 그리고 상기 배리어 층 위에 금속 층을 형성하는 단계―상기 금속 층은 알루미늄(Al), 루테늄(Ru) 또는 몰리브덴(Mo) 중 적어도 하나임―를 포함하는,
    피쳐를 갖는 반도체 디바이스의 콘택트 구조물을 형성하는 방법.
  2. 제1 항에 있어서,
    상기 콘택트 구조물에서 시임(seam)을 제거하는 단계를 더 포함하는,
    피쳐를 갖는 반도체 디바이스의 콘택트 구조물을 형성하는 방법.
  3. 제1 항에 있어서,
    상기 배리어 층은 적어도 약 50 중량%의 TiN인,
    피쳐를 갖는 반도체 디바이스의 콘택트 구조물을 형성하는 방법.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 금속 층은 적어도 약 80 중량%의 Al이거나, 상기 금속 층은 적어도 약 80 중량%의 Ru이거나, 또는 상기 금속 층은 적어도 약 80 중량%의 Mo인,
    피쳐를 갖는 반도체 디바이스의 콘택트 구조물을 형성하는 방법.
  5. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 금속 층은 Al, Ru 및 Mo 중 적어도 하나의 합금인,
    피쳐를 갖는 반도체 디바이스의 콘택트 구조물을 형성하는 방법.
  6. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 금속 층은 적어도 약 80 중량%의 Mo이며, 상기 방법은 질소(N2), 헬륨(He), 아르곤(Ar), 수소(H2) 가스, 또는 이들의 조합들의 분위기에서 약 600 ℃ 내지 약 1200 ℃ 범위의 온도에서 상기 금속 층을 어닐링(annealing)하는 단계를 더 포함하는,
    피쳐를 갖는 반도체 디바이스의 콘택트 구조물을 형성하는 방법.
  7. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 금속 층은 적어도 약 80 중량%의 Ru이며, 상기 방법은 수소(H2) 가스의 분위기에서 약 400 ℃ 초과의 온도에서 상기 금속 층을 어닐링하는 단계를 더 포함하는,
    피쳐를 갖는 반도체 디바이스의 콘택트 구조물을 형성하는 방법.
  8. 반도체 디바이스의 콘택트 구조물로서,
    상기 반도체 디바이스의 피쳐에 있는 배리어 층―상기 배리어 층은 TiN이고, 상기 피쳐는 약 25 ㎚ 이하의 임계 치수(CD)를 가짐―; 및
    상기 피쳐에 그리고 상기 배리어 층 위에 있는 금속 층―상기 금속 층은 알루미늄(Al), 루테늄(Ru) 또는 몰리브덴(Mo) 중 적어도 하나이고, 상기 금속 층은 시임리스(seamless)임―을 포함하는,
    반도체 디바이스의 콘택트 구조물.
  9. 제8 항에 있어서,
    실리콘(Si)을 갖는 베이스 층(base layer)을 더 포함하며, 상기 배리어 층은 상기 베이스 층에 직접적으로 인접하여 있는,
    반도체 디바이스의 콘택트 구조물.
  10. 제8 항에 있어서,
    상기 배리어 층과 상기 금속 층은 서로 직접적으로 인접하여 있는,
    반도체 디바이스의 콘택트 구조물.
  11. 제8 항에 있어서,
    상기 배리어 층과 상기 금속 층은 서로 간접적으로 인접하여 있는,
    반도체 디바이스의 콘택트 구조물.
  12. 제8 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 배리어 층 및 상기 금속 층은 시임리스인,
    반도체 디바이스의 콘택트 구조물.
  13. 제8 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 배리어 층은 약 40 옹스트롬 이하의 두께를 갖고, 상기 금속 층은 약 40 옹스트롬 이하의 두께를 갖는,
    반도체 디바이스의 콘택트 구조물.
  14. 제8 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 피쳐는 약 13 ㎚ 내지 약 25 ㎚의 임계 치수(CD)를 갖고, 상기 배리어 층은 약 20 옹스트롬 내지 약 40 옹스트롬의 두께를 갖고, 상기 금속 층은 약 20 옹스트롬 내지 약 40 옹스트롬의 두께를 갖는,
    반도체 디바이스의 콘택트 구조물.
  15. 반도체 디바이스의 피쳐에 충전 재료를 형성하기 위한 시스템으로서,
    상기 피쳐에 TiN 배리어 층을 형성하도록 구성된 장치―상기 피쳐는 약 25 ㎚ 이하의 임계 치수(CD)를 가짐―; 및
    알루미늄(Al), 루테늄(Ru) 또는 몰리브덴(Mo) 중 적어도 하나인 금속 층을 상기 피쳐에 그리고 상기 배리어 층 위에 형성하도록 구성된 장치를 포함하며, 상기 배리어 층 및 상기 금속 층은 상기 충전 재료이며, 상기 충전 재료는 시임리스인,
    반도체 디바이스의 피쳐에 충전 재료를 형성하기 위한 시스템.
  16. 제15 항에 있어서,
    상기 배리어 층은 원자층 증착, 플라즈마 강화 원자층 증착, 화학 기상 증착, 플라즈마 강화 화학 기상 증착 또는 물리 기상 증착 중 하나에 의해 형성되는,
    반도체 디바이스의 피쳐에 충전 재료를 형성하기 위한 시스템.
  17. 제15 항에 있어서,
    상기 금속 층은 주기적 증착 또는 비주기적 증착 중 하나에 의해 형성되는,
    반도체 디바이스의 피쳐에 충전 재료를 형성하기 위한 시스템.
  18. 제15 항에 있어서,
    상기 금속 층은 원자층 증착, 플라즈마 강화 원자층 증착, 화학 기상 증착, 플라즈마 강화 화학 기상 증착 또는 물리 기상 증착 중 하나에 의해 형성되는,
    반도체 디바이스의 피쳐에 충전 재료를 형성하기 위한 시스템.
  19. 제15 항 내지 제18 항 중 어느 한 항에 있어서,
    상기 충전 재료를 둘러싸는 베이스 층을 형성하도록 구성된 장치를 더 포함하는,
    반도체 디바이스의 피쳐에 충전 재료를 형성하기 위한 시스템.
  20. 제15 항 내지 제18 항 중 어느 한 항에 있어서,
    상기 배리어 층 또는 상기 금속 층 중 적어도 하나를 어닐링하도록 구성된 장치를 더 포함하는,
    반도체 디바이스의 피쳐에 충전 재료를 형성하기 위한 시스템.
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