KR20230077877A - Multi-level Selector comprising resistance layer - Google Patents
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Abstract
Description
본 발명은 저항층을 포함하는 다중 레벨의 선택 소자, 선택 소자의 다중 레벨을 구현하는 방법 및 상기 선택 소자를 포함하는 비휘발성 메모리 장치에 관한 것이다.The present invention relates to a multi-level selection element including a resistive layer, a method for implementing the multi-level selection element, and a non-volatile memory device including the selection element.
휘발성 메모리는 그 기술적 한계에 다다르고 있으며, 기존의 휘발성 메모리를 대체하기 위한 비휘발성 메모리들에 대한 연구가 활발히 진행되고 있다. 최근, 비휘발성 메모리 소자 중 하나인 저항 변화 메모리 소자(ReRAM, Resistance Random Access Memory), 상 변화 메모리 소자(PcRAM, Phase-change Random Access Memory))와 같은 차세대 메모리 기술이 큰 관심 대상이 되고 있다.Volatile memories are approaching their technological limits, and research on non-volatile memories to replace existing volatile memories is being actively conducted. Recently, a next-generation memory technology, such as a resistance random access memory (ReRAM) or a phase-change random access memory (PcRAM), which is one of nonvolatile memory devices, has become a subject of great interest.
비휘발성 메모리 소자에 있어서, 다수의 메모리 셀이 고밀도 집적도를 갖는 경우 누설 전류가 발생하게 되는데 이러한 누설 전류를 억제하기 위하여 전류 점멸비(on/off ratio)가 큰 물질로 이루어진 소자, 즉, 선택 소자가 필요하다. 이에 따라, 선택 소자의 물질 개발 및 소자 특성 보고가 활발하게 이뤄지고 있으며, 충분한 on 과 off 상태 간의 전류 비율과 동작 속도 등에 대한 연구가 진행되고 있다.In a non-volatile memory device, when a plurality of memory cells have a high density of integration, leakage current is generated. In order to suppress such leakage current, a device made of a material having a large current on/off ratio, that is, a selection device is needed Accordingly, development of materials for selection devices and reporting of device characteristics are being actively conducted, and studies on current ratios between sufficient on and off states and operating speeds are being conducted.
다만, 이러한 적용에 치중되어 발전되어 온 선택 소자의 특성상 일반적인 타 소자와의 직렬 연결을 할 수 있는 다중 레벨 소자 측면에서의 개발은 거의 이루어지지 않았으며, 타 소자와 직렬 연결이 가능한 새로운 다중 레벨의 선택 소자의 개발이 시급한 상황이다.However, due to the characteristics of selection devices that have been developed with an emphasis on these applications, development in terms of multi-level devices capable of serial connection with other general devices has not been made, and new multi-level devices that can be serially connected with other devices have not been developed. There is an urgent need to develop a selection device.
본 발명은 저항이 서로 다른 복수의 선택 소자 영역을 포함함으로써 다중 레벨을 구현한 선택 소자를 제공하기 위한 것이다.An object of the present invention is to provide a selection device implementing multiple levels by including a plurality of selection device regions having different resistances.
또한, 본 발명은 다른 소자와의 직렬 연결이 가능하고 직렬 연결에서도 문턱 전압의 전과 후에서 큰 전류값의 차이를 가지며 신뢰성이 우수한 선택 소자를 제공하기 위한 것이다.In addition, the present invention is to provide a selection device that can be connected in series with other devices, has a large difference in current value before and after a threshold voltage even in series connection, and has excellent reliability.
본 발명자들은 선택 소자 내에서 저항층을 삽입한 선택 소자 영역과 저항층을 삽입하지 않은 선택 소자 영역을 모두 포함함으로써, 다중 레벨의 선택 소자를 구현할 수 있음을 확인하여 본 발명을 완성하였다.The present inventors have completed the present invention by confirming that a multi-level selection element can be implemented by including both a selection element region in which a resistive layer is inserted and a selection element region in which a resistive layer is not inserted in the selection element.
이에, 본 발명은, 선택 소자 물질층 및 상기 선택 소자 물질층의 인접한 면에 구비되는 저항층을 포함하는 하나 이상의 제1 선택 소자 영역; 및 선택 소자 물질층을 포함하되 저항층을 포함하지 않는 하나 이상의 제2 선택 소자 영역을 포함하고, 상기 하나 이상의 제1 선택 소자 영역 및 하나 이상의 제2 선택 소자 영역은 병렬로 연결되는 선택 소자를 제공한다.Accordingly, the present invention provides: one or more first selection element regions including a selection element material layer and a resistance layer provided on an adjacent surface of the selection element material layer; and one or more second selection element regions including a selection element material layer but not including a resistive layer, wherein the one or more first selection element regions and the one or more second selection element regions are connected in parallel. do.
또한, 본 발명은, 병렬 구조로 연결된 하나 이상의 제1 선택 소자 영역 및 하나 이상의 제2 선택 소자 영역을 포함하는 선택 소자의 다중 레벨을 구현하는 방법으로서, 상기 제1 선택 소자 영역은 선택 소자 물질층 및 상기 선택 소자 물질층의 인접한 면에 구비되는 저항층을 포함하고, 상기 제2 선택 소자 영역은 선택 소자 물질층을 포함하되 저항층을 포함하지 않는 것을 특징으로 하는 선택 소자의 다중 레벨을 구현하는 방법을 제공하며, In addition, the present invention is a method of implementing multiple levels of a selection element including at least one first selection element region and at least one second selection element region connected in a parallel structure, wherein the first selection element region is a selection element material layer. and a resistance layer provided on an adjacent surface of the selection element material layer, wherein the second selection element region includes a selection element material layer but does not include a resistance layer. provides a way,
또한, 본 발명은 상기와 같은 선택 소자 및 상기 선택 소자에 직렬로 연결된 전계 효과 트랜지스터(FET)를 포함하는 비휘발성 메모리 장치를 제공한다.In addition, the present invention provides a non-volatile memory device including a selection device as described above and a field effect transistor (FET) connected in series to the selection device.
본 발명에 따른 선택 소자는 많은 물질을 도입하지 않아도 복수의 on 및 off 가 가능한 다중 레벨을 구현할 수 있으며, 미동작시의 전류 레벨을 낮출 수 있다. 또한, 전계 효과 트랜지스터(FET)와 같은 타 소자와의 직렬 연결이 가능하며,직렬 연결 시 해당 전압 범위 내에서 상당히 큰 전류값 차이로 출력이 가능하여 신뢰성있는 다중 레벨의 선택 소자를 제공할 수 있다.The selection device according to the present invention can implement multiple levels capable of turning on and off without introducing many materials, and can lower the current level when not in operation. In addition, it is possible to connect in series with other devices such as field effect transistors (FETs), and when connected in series, it is possible to output with a fairly large difference in current value within the corresponding voltage range, thereby providing a reliable multi-level selection device. .
도 1은 본 발명의 일 실시예에 따른 제1선택 소자 영역을 나타낸 모식도이다.
도 2는 본 발명의 일 실시예에 따른 제1선택 소자 영역과 제2선택 소자 영역을 포함하는 선택 소자를 나타낸 모식도이다.
도 3은 본 발명의 일 실시예에 따른 제1선택 소자 영역과 제2선택 소자 영역의 구조 및 이의 병렬 연결을 나타낸 모식도이다.
도 4는 본 발명의 일 실시예에 따른 제1선택 소자 영역 및 제2선택 소자 영역에서 On/Off 를 나타낸 그래프이다.
도 5는 본 발명의 일 실시예에 따른 저항층 유무에 따른 전압-전류 그래프이다.
도 6은 본 발명의 일 실시예에 따른 상이한 두께를 갖는 선택 소자 영역의 문턱 전압값을 나타낸 그래프이다.1 is a schematic diagram showing a first selection element region according to an embodiment of the present invention.
2 is a schematic diagram illustrating a selection element including a first selection element region and a second selection element region according to an embodiment of the present invention.
FIG. 3 is a schematic diagram illustrating structures and parallel connections of a first selection device region and a second selection device region according to an embodiment of the present invention.
4 is a graph showing On/Off in a first selection element region and a second selection element region according to an embodiment of the present invention.
5 is a voltage-current graph according to the presence or absence of a resistive layer according to an embodiment of the present invention.
6 is a graph showing threshold voltage values of selection device regions having different thicknesses according to an embodiment of the present invention.
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. Hereinafter, the present invention will be described with reference to the accompanying drawings.
한편, 본원에서 개시되는 각각의 설명 및 실시형태는 각각의 다른 설명 및 실시 형태에도 적용될 수 있다. 즉, 본원에서 개시된 다양한 요소들의 모든 조합이 본 발명의 범주에 속한다. 또한, 하기 기술되는 구체적인 서술에 의하여 본 발명의 범주가 제한된다고 할 수 없다.Meanwhile, each description and embodiment disclosed herein may also be applied to each other description and embodiment. That is, all combinations of the various elements disclosed herein fall within the scope of the present invention. In addition, it cannot be said that the scope of the present invention is limited by the specific description described below.
어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.When a certain component is said to "include", this means that it may further include other components without excluding other components unless otherwise stated.
본 발명은 다중 레벨의 선택 소자를 구현하기 위하여, 선택 소자를 구성하는 복수의 선택 소자 영역을 포함할 수 있다. 상기 선택 소자 영역은 독립한 형태로 구비될 수 있으며, 이러한 선택 소자 영역들이 병렬로 연결되어 본 발명에 따른 선택 소자를 형성할 수 있다.In the present invention, in order to implement a multi-level selection element, a plurality of selection element regions constituting the selection element may be included. The selection element regions may be provided in an independent form, and these selection element regions may be connected in parallel to form the selection element according to the present invention.
상기 선택 소자 영역은 저항층 유무에 따라 나뉠 수 있는데, 저항층이 포함된 선택 소자 영역(본 발명에서 '제1 선택 소자 영역'이라고 함)과 저항층이 포함되지 않은 선택 소자 영역(본 발명에서 '제2 선택 소자 영역'이라고 함)이 있다. 이들은 병렬 구조에 의해 같은 전압이 유도될 수 있으며, 각 선택 소자 영역의 저항 값 차이에 따라 차례로 동작될 수 있어 다중 레벨의 구현이 가능하다.The selection element region may be divided according to the presence or absence of a resistive layer. A selection element region including a resistive layer (referred to as 'first selector region' in the present invention) and a selection element region not including a resistive layer (referred to as 'first select element region' in the present invention) referred to as a 'second selection element region'). The same voltage can be induced by a parallel structure, and they can be operated sequentially according to the difference in resistance of each selection element region, enabling multi-level implementation.
이에, 본 발명은 선택 소자에 관한 것으로, 선택 소자 물질층 및 상기 선택 소자 물질층의 인접한 면에 구비되는 저항층을 포함하는 하나 이상의 제1 선택 소자 영역; 및 선택 소자 물질층을 포함하되 저항층을 포함하지 않는 하나 이상의 제2 선택 소자 영역을 포함하고, 상기 하나 이상의 제1 선택 소자 영역 및 하나 이상의 제2 선택 소자 영역은 병렬로 연결되는 것이다.Accordingly, the present invention relates to a selection element, comprising: at least one first selection element region including a selection element material layer and a resistance layer provided on an adjacent surface of the selection element material layer; and one or more second selection element regions including a selection element material layer but not including a resistance layer, wherein the one or more first selection element regions and the one or more second selection element regions are connected in parallel.
본 발명에 따른 선택 소자의 일 예는 도 2에 나타난 바와 같으며, 도 2의 (a) 및 (b)는 선택 소자의 하단 전극층의 단면적을 다양하게 설정한 것으로, 본 발명의 선택 소자의 일 예에 불과하며, 이의 수, 크기 등은 도 2에 제한되지 않는다.One example of the selection element according to the present invention is as shown in Figure 2, Figure 2 (a) and (b) is to set the cross-sectional area of the lower electrode layer of the selection element in various ways, one of the selection element of the present invention It is only an example, and the number, size, etc. thereof are not limited to FIG. 2 .
도 2의 (a) 는 선택 소자의 하단 전극층의 인접 단면적이 선택 소자 물질층의 단면적보다 작은 경우를 나타낸 것이며, 도 2의 (b)는 선택 소자의 하단 전극층과 선택 소자 물질층의 단면적이 동일한 경우를 나타낸 것이다.FIG. 2(a) shows a case where the cross-sectional area of the adjacent lower electrode layer of the selection element is smaller than the cross-sectional area of the selection element material layer, and FIG. indicates the case.
본 발명에 따른 제1선택 소자 영역은 도 1을 참고하여 설명한다. The first selection element region according to the present invention will be described with reference to FIG. 1 .
도 1에 도시된 바와 같이, 제1 선택 소자 영역(201)은 선택 소자 물질층(103)과 저항층(104)을 포함한다.As shown in FIG. 1 , the first
본 발명에 있어 저항층(104)은 선택 소자 물질층에 비해 높은 저항을 갖는 층을 의미하고, 절연체를 포함할 수 있다. 구체적으로, 일반적인 선택 소자의 동작상태 저항인 0.5kΩ 이상의 저항값을 갖는 저항층일 수 있으나, 이에 제한되지 않는다.In the present invention, the
저항층은 옥사이드계 물질, 붕소계 물질, 칼코지나이드계 물질 중에서 비정질 상태에서 높은 저항을 갖는 물질 또는 이들의 조합으로부터 선택되는 1종 이상을 포함할 수 있으나 이에 제한되지 않는다.The resistive layer may include, but is not limited to, one or more materials selected from materials having high resistance in an amorphous state among oxide-based materials, boron-based materials, and chalcogenide-based materials, or combinations thereof.
구체적으로, 상기 칼코지나이드계 물질은 전이금속 칼코게나이드 화합물일 수 있으며, 보다 구체적으로는 MoS2, MnO2, MoO3, MoSe2, MoTe2, WS2 및 WSe2 로 이루어지는 군에서 선택되는 1종 이상을 포함할 수 있으나 이에 제한되지 않는다.Specifically, the chalcogenide-based material may be a transition metal chalcogenide compound, more specifically MoS 2 , MnO 2 , MoO 3 , MoSe 2 , MoTe 2 , WS 2 and WSe 2 It is selected from the group consisting of It may include one or more species, but is not limited thereto.
상기 옥사이드계 물질은 탄소(C), 붕소(B) 또는 인(P)이 도핑되거나 도핑되지 않은 산화실리콘(SiO2), 산화알루미늄(Al2O3), 산화세륨(CeO2), 산화지르콘(ZrO2), 베릴리아(BeO), 산화아연(ZnO), 산화티타늄(TiO2), 및 산화하프늄(HfO2) 로 이루어지는 군에서 선택되는 1종 이상을 포함할 수 있으나 이에 제한되지 않는다.The oxide-based material is silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), cerium oxide (CeO 2 ), zircon oxide with or without carbon (C), boron (B), or phosphorus (P) doped. (ZrO 2 ), beryllia (BeO), zinc oxide (ZnO), titanium oxide (TiO 2 ), and hafnium oxide (HfO 2 ) may include one or more selected from the group consisting of, but is not limited thereto.
상기 붕소계 물질은 붕화비소(BAs), 붕화안티몬(BSb), 인화붕소(BP) 질화붕소(BN), 및 육방정 보론 나이트라이드(hBN) 로 이루어지는 군에서 선택되는 1종 이상을 포함할 수 있으나 이에 제한되지 않는다. 이외에도 저항층은 탄화실리콘(SiC), 질화규소(Si3N4) 등을 포함할 수 있다. The boron-based material may include at least one selected from the group consisting of arsenic boride (BAs), antimony boride (BSb), boron phosphide (BP), boron nitride (BN), and hexagonal boron nitride (hBN). but not limited thereto. In addition, the resistive layer may include silicon carbide (SiC), silicon nitride (Si 3 N 4 ), and the like.
본 발명에 따른 저항층의 두께는 저항층의 비저항에 따라 다르게 적용이 가능하나, 이에 제한되지 않는다.The thickness of the resistive layer according to the present invention may be applied differently depending on the resistivity of the resistive layer, but is not limited thereto.
본 발명에 따른 저항층은 선택 소자 물질층의 인접한 면에 구비될 수 있는데, 여기서 '인접'은 선택 소자 물질층의 면과 직접적으로 맞닿거나 하나 이상의 다른 층을 사이에 두고 근접하게 위치하는 것일 수 있다. 저항층의 위치는 선택 소자 물질층의 상단, 하단, 내부에 상관 없이 위치될 수 있다. 예를 들어, 저항층은 선택 소자 물질층의 내부에 삽입된 형태이거나, 선택 소자 물질층의 상단에 위치한 형태일 수 있다.The resistive layer according to the present invention may be provided on an adjacent surface of the selection device material layer, where 'adjacent' may be directly in contact with the surface of the selection device material layer or located in close proximity with one or more other layers interposed therebetween. there is. The position of the resistance layer may be located regardless of the top, bottom, or inside of the selection device material layer. For example, the resistive layer may be inserted into the selection device material layer or positioned on top of the selection device material layer.
본 발명에서 선택 소자 물질층(103)은 선택 소자에 있어 on 및 off 를 나타내어 전류를 선택적으로 흘려보내는 역할을 한다.In the present invention, the selection
하나 이상의 제1선택 소자 영역의 선택 소자 물질층과 하나 이상의 제2선택 소자 영역의 선택 소자 물질층은 서로 동일하거나 상이할 수 있다.The selection device material layer of one or more first selection device regions and the selection device material layer of one or more second selection device regions may be the same as or different from each other.
본 발명에 따른 선택 소자 물질층은 오보닉 문턱 스위칭(Ovonic Threshold Switching) 소자 물질층일 수 있다. 예를 들어, 선택 소자에 문턱 전압보다 작은 전압이 인가될 때 선택 소자는 고저항 상태에 있고, 문턱 전압보다 큰 전압이 인가될 때 저저항 상태에 있으면서 전류가 흐르기 시작한다. The selection device material layer according to the present invention may be an ovonic threshold switching device material layer. For example, when a voltage smaller than the threshold voltage is applied to the selection element, the selection element is in a high resistance state, and when a voltage greater than the threshold voltage is applied, the selection element is in a low resistance state and current begins to flow.
선택 소자 물질층은 OTS 물질층으로서 칼코게나이드 물질을 포함할 수 있다. 칼코게나이드 물질은 온(on) 상태에서 결정질 상태를 가지나 오프(off) 상태에서 비정질 상태를 가질 수 있다. The selection device material layer may include a chalcogenide material as an OTS material layer. The chalcogenide material may have a crystalline state in an on state or an amorphous state in an off state.
본 발명의 OTS 물질층은 비소(As)를 기반으로 하여 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 텔레륨(Te), 셀레늄(Se), 인듐(In) 및 주석(Sn) 중에서 적어도 한 개를 포함하거나, 셀레늄(Se) 혹은 텔레륨(Te)을 기반으로 하여 실리콘(Si), 저머늄(Ge), 붕소(B), 알루미늄(Al) 및 갈륨(Ga)) 중에서 적어도 한 개를 포함할 수 있으며, 예를 들어, GeSe, GeTeSe, BTe, GaTe, GeBTe, SiTe 및 SiGeTe를 포함할 수 있으나 이에 제한되지 않는다.The OTS material layer of the present invention is based on arsenic (As) and includes silicon (Si), germanium (Ge), antimony (Sb), tellurium (Te), selenium (Se), indium (In) and tin (Sn). ), or based on selenium (Se) or tellium (Te), among silicon (Si), germanium (Ge), boron (B), aluminum (Al) and gallium (Ga)) It may include at least one, and may include, for example, GeSe, GeTeSe, BTe, GaTe, GeBTe, SiTe, and SiGeTe, but is not limited thereto.
또한, 선택 소자 물질층의 칼코게나이드 물질은 첨가 원소를 추가적으로 포함할 수 있다. 첨가 원소는 예를 들어, 보론(B), 탄소(C), 질소(N), 산소(O), 인(P), 및 황(S) 중 적어도 하나를 포함할 수 있다. 본 발명에 따른 선택 소자는 오보닉 문턱 스위칭 소자에 한정되지 않으며, 터널 배리어 선택 소자(tunnel barrier selector) 및 금속 절연체 전이(Metal-Insulator Transition: MIT)을 이용한 문턱 스위칭 선택 소자를 활용할 수 있고, 선택 소자로서 기능을 할 수 있는 다양한 물질층을 포함할 수 있다. 예를 들어, 다이오드, 터널 정션(tunnel junction), PNP 다이오드, MIEC(Mixed Ionic-Electronic Conduction) 등을 포함할 수 있다.In addition, the chalcogenide material of the selection device material layer may additionally include an additive element. The additive element may include, for example, at least one of boron (B), carbon (C), nitrogen (N), oxygen (O), phosphorus (P), and sulfur (S). The selection element according to the present invention is not limited to the ovonic threshold switching element, and a tunnel barrier selector and a threshold switching selection element using a metal-insulator transition (MIT) can be utilized. It may include various material layers capable of functioning as elements. For example, it may include a diode, tunnel junction, PNP diode, Mixed Ionic-Electronic Conduction (MIEC), and the like.
다른 실시예에 있어서, 선택 소자 물질층은 산화물 다이오드를 포함할 수 있다. 산화물 다이오드는 n형 산화물층 및 P형 산화물층을 포함할 수 있다. p형 산화물층은 예를 들어, InZn 산화물, InSn 산화물, Zn 산화물, Sn 산화물 및 Ti 산화물 중 적어도 하나를 포함할 수 있다. P형 산화물층은 예를 들어, Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물 및 SrCu 산화물 중 적어도 하나를 포함할 수 있다. In another embodiment, the select device material layer may include an oxide diode. An oxide diode may include an n-type oxide layer and a p-type oxide layer. The p-type oxide layer may include, for example, at least one of InZn oxide, InSn oxide, Zn oxide, Sn oxide, and Ti oxide. The P-type oxide layer may include, for example, at least one of Cu oxide, Ni oxide, CuAl oxide, ZnRh oxide, and SrCu oxide.
다른 실시예에 있어서, 선택 소자 물질층은 전이금속 산화물을 포함할 수 있다. 예를 들어, 선택 소자는 NiO, ZnO, TiO, HfO, 및 TaO 중 적어도 하나를 포함할 수 있다.In another embodiment, the select device material layer may include a transition metal oxide. For example, the selection element may include at least one of NiO, ZnO, TiO, HfO, and TaO.
본 발명의 선택 소자는 상기와 같은 하나 이상의 제1선택 소자 영역과 선택 소자 물질층을 포함하되 저항층을 포함하지 않는 하나 이상의 제2 선택 소자 영역을 복수 개 포함할 수 있다.The selection element of the present invention may include a plurality of at least one first selection element region as described above and at least one second selection element region including a selection element material layer but not including a resistance layer.
본 발명에 따른 선택 소자는 도 2를 참고하여 설명한다. 다만, 도 2는 본 발명에 따른 일 실시 양태에 불과하며, 도 2에 제한되지 않는다.A selection element according to the present invention will be described with reference to FIG. 2 . However, FIG. 2 is only one embodiment according to the present invention, and is not limited to FIG. 2 .
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 선택 소자는 제1전극층(101), 제1전극층과 이격된 제2전극층(102)을 포함하고, 제1전극층과 제2전극층 사이에 구비된 선택 소자층을 포함한다.As shown in FIG. 2, the selection element according to an embodiment of the present invention includes a
선택 소자층은 하나 이상의 제1 선택 소자 영역(201)과 하나 이상의 제2 선택 소자 영역(202)이 병렬 구조로 연결되어 다중 레벨 구조를 형성할 수 있다. 즉, 저항이 상이한 복수의 선택 소자 영역을 포함하여 고저항과 저저항 상태 간에 스위칭 됨으로써 다중 레벨의 선택 소자를 구현할 수 있다.The selection element layer may form a multi-level structure by connecting one or more first
제1 선택 소자 영역(201)은 저항층(104)과 선택 소자 물질층(103)을 포함할 수 있다. 제2 선택 소자 영역(202)은 선택 소자 물질층(103)을 포함하되 저항층을 포함하지 않을 수 있다. 제2 선택 소자 영역(202)는 선택 소자 물질층으로만 구성될 수 있다.The first
제1 선택 소자 영역(201)과 제2 선택 소자 영역(202)은 병렬로 연결되어 동일한 전압이 가해짐에 따라 저항 차이에 따라 전류 레벨을 조절할 수 있다.The first
도 4에는 본 발명에 따른 제1선택 소자 영역과 제2선택 소자 영역이 병렬로 연결될 때, 이의 I-V 그래프를 간략하게 나타내었다. FIG. 4 briefly shows an I-V graph of the first selection device region and the second selection device region according to the present invention when they are connected in parallel.
도 5에는 제1선택 소자 영역과 제2선택 소자 영역의 일 실시예에 대한 전기적 특성을 확인한 그래프를 나타내었다. 구체적으로 저항이 1kΩ 로 설정된 저항을 직렬연결하여 저항층 삽입상황을 가정하고 선택 소자 물질층에 저항층을 삽입한 선택 소자(B-Te wR=1k)와 저항층을 포함하지 않은 선택 소자(B-Te w/o R)에 대한 I-V 그래프를 나타내었다. 여기서, 선택 소자 물질층으로 보론-텔레늄(B-Te) 기반 OTS 물질을 사용하였으며, 저항층의 경우 외부 저항을 통한 테스트를 통해 물질에 구애받지 않는 저항층의 사용이 가능하였다.5 shows a graph confirming the electrical characteristics of the first selection element region and the second selection element region of an embodiment. Specifically, assuming a situation in which a resistance layer is inserted by connecting a resistor whose resistance is set to 1 kΩ in series, a selection element in which a resistance layer is inserted into the selection element material layer (B-Te wR = 1k) and a selection element without a resistance layer (B -Te w/o R) is shown in the I-V graph. Here, a boron-telenium (B-Te)-based OTS material was used as the selection device material layer, and in the case of the resistive layer, it was possible to use the resistive layer regardless of the material through a test through an external resistor.
상기 두 선택 소자는 모두 문턱 스위칭 특성을 가지되, 면적과 두께가 동일한 상황에서 저항층 삽입의 유무와 무관하게 선택 소자는 동일한 전압에서 문턱 스위칭이 발생되었다. 하지만 저항층을 삽입한 선택 소자와 저항층을 포함하지 않은 선택 소자의 작동 전류가 서로 상이하므로 저항층 삽입 유무에 따른 복수의 선택 소자 작동 전류를 조절함으로써 다중 레벨의 선택 소자를 구현할 수 있음을 확인하였다. Both of the selection elements had threshold switching characteristics, but threshold switching occurred at the same voltage regardless of whether or not the resistive layer was inserted in a situation where the area and thickness were the same. However, since the operating current of the selection element with the resistive layer inserted and the selection element without the resistance layer are different from each other, it was confirmed that a multi-level selection element can be implemented by adjusting the operating current of the plurality of selection elements according to the presence or absence of the resistance layer inserted. did
본 발명의 일 실시 양태에서, 제1선택 소자 영역은 제2선택 소자 영역보다 더 작은 두께 및 더 큰 면적 중 하나 이상을 가질 수 있다. 즉, 저항층을 포함하는 제1 선택 소자 영역은 저항층을 포함하지 않는 제2 선택 소자 영역에 비해 두께가 얇거나 면적이 넓을 수 있다. 선택 소자의 두께 및 전극 면적은 문턱 전압과 전류 레벨에 영향을 줄 수 있다. In one embodiment of the present invention, the first selection device region may have at least one of a smaller thickness and a larger area than the second selection device region. That is, the first selection device region including the resistance layer may have a smaller thickness or a larger area than the second selection device region not including the resistance layer. The thickness and electrode area of the selected element may affect the threshold voltage and current level.
일 예로, 선택 소자의 두께가 얇거나 면적이 넓으면 스위칭에 필요한 전체 전압값이 감소하여 해당 선택 소자의 문턱 전압값도 감소하게 된다(두께와 문턱 전압의 상관관계는 도 6에서 확인할 수 있다). 복수개의 선택 소자 영역 중 먼저 스위칭되는 문턱 전압이 낮은 선택 소자 영역에 전류 레벨을 낮출 수 있는 저항층을 삽입하는 것이다.For example, if the thickness of the selection element is thin or the area is wide, the total voltage value required for switching decreases and the threshold voltage value of the selection element also decreases (the correlation between the thickness and the threshold voltage can be confirmed in FIG. 6). . A resistive layer capable of lowering a current level is inserted in a selection element region having a low threshold voltage that is switched first among a plurality of selection element regions.
이에, 두께가 얇고 면적이 넓은 선택 소자 영역에 저항층을 삽입한다면 저항층을 포함하지 않는 선택 소자 영역과의 전류 레벨 차이가 증가함으로써 다중 레벨의 선택 소자를 제공할 수 있다.Therefore, if the resistance layer is inserted into the selection element region having a small thickness and a large area, the current level difference from the selection element region not including the resistance layer increases, thereby providing a multi-level selection element.
또한, 소자의 두께가 얇거나 면적이 넓은 경우 미동작시의 전류 레벨이 높으나, 저항층을 삽입함으로써 미동작시 전류 레벨을 낮출 수 있다. 아울러, 저항층으로 인해 문턱 전압을 증가시킬 수 있다.In addition, when the thickness of the device is thin or the area is large, the current level during non-operation is high, but the current level during inactivity can be lowered by inserting a resistance layer. In addition, the threshold voltage may be increased due to the resistive layer.
본 발명의 일 실시예에 따르면, 제1 선택 소자 영역의 두께는 10nm 이상 일 수 있고, 제2 선택 소자 영역의 두께는 20nm 이상 일 수 있으나, 이에 제한되지 않는다. 또한, 제1선택 소자 영역의 두께는 제2 선택 소자 영역의 두께 2배 이상일 수 있다. According to an embodiment of the present invention, the thickness of the first selection device region may be 10 nm or more, and the thickness of the second selection device region may be 20 nm or more, but is not limited thereto. Also, the thickness of the first selection element region may be twice or more than the thickness of the second selection element region.
본 발명의 일 실시예에 따르면, 제1선택 소자 영역의 단면적은 0.0001 내지 10um2일 수 있고, 제2 선택 소자 영역의 단면적은 0.000025 내지 2.5um2일 수 있으나, 이에 제한되지 않는다. 또한, 제1선택 소자 영역의 단면적은 제2 선택 소자 영역의 면적 4배 이상일 수 있다. According to an embodiment of the present invention, the cross-sectional area of the first selection device region may be 0.0001 to 10 um 2 , and the cross-sectional area of the second selection device region may be 0.000025 to 2.5 um 2 , but is not limited thereto. Also, the cross-sectional area of the first selection element region may be four times or more the area of the second selection element region.
제1 선택 소자 영역의 선택 소자 물질층과 제2 선택 소자 영역의 선택 소자 물질층은 그 조성이 서로 동일하거나 상이할 수 있다. 바람직하게는 상기 두 영역의 선택 소자 물질층의 조성은 동일할 수 있다.The selection device material layer of the first selection device region and the selection device material layer of the second selection device region may have the same or different compositions. Preferably, the composition of the selection device material layer of the two regions may be the same.
제1 선택 소자 영역은 서로 다른 저항 값을 갖는 저항층을 포함하는 복수의 선택 소자 영역일 수 있다. 예를 들어, 제1 선택 소자 영역은 상이한 조성을 갖는 저항층을 포함하는 복수의 선택 소자 영역을 포함하는 것일 수 있다. The first selection element region may be a plurality of selection element regions including resistive layers having different resistance values. For example, the first selection element region may include a plurality of selection element regions including resistive layers having different compositions.
본 발명에 따른 선택 소자는 복수의 제1선택 소자 영역과 복수의 제2선택 소자 영역을 포함하고, 다수의 제1선택 소자 영역과 제2선택 소자 영역들이 병렬로 연결되어 작동할 수 있다. The selection element according to the present invention includes a plurality of first selection element regions and a plurality of second selection element regions, and the plurality of first selection element regions and second selection element regions may be connected in parallel to operate.
본 발명의 일 실시예에 따르면, 본 발명의 선택 소자는 제1선택 소자 영역(201) 및 제2선택 소자 영역(202) 각각의 양단에 제1전극층(101) 및 제1전극층과 이격된 제2전극층(102) 을 추가로 포함할 수 있다. According to one embodiment of the present invention, the selection element of the present invention has a
또한, 본 발명의 선택 소자는 제1선택 소자 영역 및 제2선택 소자 영역을 서로 분리시키는 절연층;을 추가로 포함할 수 있다. 제1전극층(101) 및 제2전극층(102)은 선택 소자에 전압을 인가하는 역할을 할 수 있으며, 이에 따라 선택 소자가 작동할 수 있다. 제1전극층(101) 과 제2전극층(102) 은 수평방향으로 이격하여 배치할 수 있으며, 이들 사이에 선택 소자 층을 구비시킬 수 있다. 하지만 이는 예시적인 것에 불과하고, 제1전극과 제2전극의 방향, 형태, 사이즈는 다양하게 설정될 수 있다.In addition, the selection element of the present invention may further include an insulating layer separating the first selection element region and the second selection element region from each other. The
본 발명은 또한, 병렬 구조로 연결된 하나 이상의 제1 선택 소자 영역 및 하나 이상의 제2 선택 소자 영역을 포함하는 선택 소자의 다중 레벨을 구현하는 방법을 제공한다. 여기서 상기 제1 선택 소자 영역은 선택 소자 물질층 및 상기 선택 소자 물질층의 인접한 면에 구비되는 저항층을 포함하고, 상기 제2 선택 소자 영역은 선택 소자 물질층을 포함하되 저항층을 포함하지 않는 것을 특징으로 한다.The present invention also provides a method of implementing multiple levels of selection elements including one or more first selection element regions and one or more second selection element regions connected in a parallel structure. Here, the first selection device region includes a selection device material layer and a resistance layer provided on an adjacent surface of the selection device material layer, and the second selection device region includes a selection device material layer but does not include a resistance layer. characterized by
상기 구현 방법에서 제1 선택 소자 영역 및 제2 선택 소자 영역과 그 외의 다른 성분들은 모두 상기 본 발명의 선택 소자에 기재된 내용과 동일하게 적용할 수 있다.In the implementation method, the first selection element region, the second selection element region, and other components may all be applied in the same manner as described in the selection element of the present invention.
본 발명은 또한, 본 발명에 따른 선택 소자에 다른 소자가 직렬 연결된 비휘발성 메모리 장치를 제공할 수 있다.The present invention may also provide a non-volatile memory device in which another element is serially connected to the selection element according to the present invention.
본 발명에 따른 선택 소자를 타 소자와 직렬 연결한다면 선택 소자에 의해 타 소자의 저항이 낮아지면서 상대적으로 선택 소자와 타소자의 저항비가 증가하고, 선택 소자에 대한 전압값이 증가된다. 이에 따라 선택 소자의 문턱 전압값 이상의 전압이 선택 소자에 가해져 용이하게 스위칭될 수 있다.If the selection element according to the present invention is connected in series with another element, the resistance of the other element is lowered by the selection element, the resistance ratio between the selection element and the other element is relatively increased, and the voltage value of the selection element is increased. Accordingly, a voltage equal to or higher than the threshold voltage of the selection element is applied to the selection element so that the selection element can be easily switched.
따라서, 선택 소자가 상당히 큰 결과 값 차이로 선택적 출력이 가능하여 신뢰성 있는 비휘발성 메모리 장치를 제공할 수 있다.Therefore, a reliable non-volatile memory device can be provided because the selection element can selectively output a significantly large difference in result values.
상기 타 소자는 전계 효과 트랜지스터(Field Effect Transistor, FET)일 수 있으나, 이에 제한되지 않는다.The other device may be a field effect transistor (FET), but is not limited thereto.
본 발명에 따른 비휘발성 메모리 장치는 복수의 전계 효과 트랜지스터와 이와 직렬로 연결된 복수의 선택 소자를 포함할 수 있다.A non-volatile memory device according to the present invention may include a plurality of field effect transistors and a plurality of selection elements serially connected thereto.
또한, 본 발명에 따른 선택 소자는 타 소자와 직렬 연결되어 선택된 셀 외에 다른 비선택된 셀에서 발생하는 잠입 전류를 차단 또는 감소시킬 수 있다.In addition, the selection device according to the present invention is connected in series with other devices to block or reduce infiltration current generated in non-selected cells other than the selected cell.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the technical spirit of the present invention, which is common in the technical field to which the present invention belongs. It will be clear to those who have knowledge.
101: 제1전극층
102: 제2전극층
103: 선택 소자 물질층
104: 저항층
201: 제1 선택 소자 영역
202: 제2 선택 소자 영역101: first electrode layer
102: second electrode layer
103: selection element material layer
104: resistance layer
201: first selection element region
202: second selection element region
Claims (8)
선택 소자 물질층을 포함하되 저항층을 포함하지 않는 하나 이상의 제2 선택 소자 영역을 포함하고,
상기 하나 이상의 제1 선택 소자 영역 및 하나 이상의 제2 선택 소자 영역은 병렬로 연결되는 선택 소자.
one or more first selection element regions including a selection element material layer and a resistance layer provided on an adjacent surface of the selection element material layer; and
one or more second selection element regions including a selection element material layer but not including a resistive layer;
The one or more first selection element regions and the one or more second selection element regions are connected in parallel.
선택 소자 물질층은 오보닉 문턱 스위칭(Ovonic Threshold Switching) 물질층을 포함하는 선택 소자.
According to claim 1,
The selection element material layer includes an ovonic threshold switching material layer.
제1 선택 소자 영역은 제2선택 소자 영역보다 더 작은 두께 및 더 큰 면적중 하나 이상을 갖는 선택 소자.According to claim 1,
The first selection element region has at least one of a smaller thickness and a larger area than the second selection element region.
상기 제1 선택 소자 영역 및 제2 선택 소자 영역을 서로 분리시키는 절연층;을 추가로 포함하는 선택 소자.
According to claim 1,
The selection element further comprising an insulating layer separating the first selection element region and the second selection element region from each other.
상기 제1선택 소자 영역은 서로 다른 저항 값을 갖는 저항층을 포함하는 복수의 선택 소자 영역인 선택 소자.
According to claim 1,
The first selection element region is a plurality of selection element regions including resistive layers having different resistance values.
상기 제1선택 소자 영역 및 제2선택 소자 영역 각각의 양단에 제1전극층; 및 제1전극층과 이격된 제2전극층을 추가로 포함하는 선택 소자.
According to claim 1,
first electrode layers at both ends of each of the first selection element region and the second selection element region; and a second electrode layer spaced apart from the first electrode layer.
상기 제1 선택 소자 영역은 선택 소자 물질층 및 상기 선택 소자 물질층의 인접한 면에 구비되는 저항층을 포함하고,
상기 제2선택 소자 영역은 선택 소자 물질층을 포함하되 저항층을 포함하지 않는 것을 특징으로 하는 선택 소자의 다중 레벨을 구현하는 방법.
A method of implementing multiple levels of selection elements including a first selection element region and a second selection element region connected in a parallel structure,
The first selection element region includes a selection element material layer and a resistance layer provided on an adjacent surface of the selection element material layer,
The second selection element region includes a selection element material layer but does not include a resistive layer.
상기 선택 소자에 직렬로 연결된 전계 효과 트랜지스터(FET)를 포함하는 비휘발성 메모리 장치.The selection element according to claim 1 and
A non-volatile memory device including a field effect transistor (FET) connected in series to the selection element.
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