KR20230077515A - 반도체 장치 - Google Patents

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KR20230077515A
KR20230077515A KR1020210164864A KR20210164864A KR20230077515A KR 20230077515 A KR20230077515 A KR 20230077515A KR 1020210164864 A KR1020210164864 A KR 1020210164864A KR 20210164864 A KR20210164864 A KR 20210164864A KR 20230077515 A KR20230077515 A KR 20230077515A
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박정민
임한진
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삼성전자주식회사
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Abstract

반도체 장치는, 기판 상에 배치되는 트랜지스터, 및 상기 트랜지스터에 전기적으로 연결되는 커패시터 구조물을 포함하고, 상기 커패시터 구조물은, 제1 전극; 상기 제1 전극 상에 배치되는 유전층 구조물; 및 상기 유전층 구조물 상에 배치되는 제2 전극을 포함하고, 상기 유전층 구조물은, 상기 제1 전극 상에 배치되는 계면층, 상기 계면층 상에 배치되고, 강유전체 물질, 반강유전체 물질, 또는 강유전체 물질과 반강유전체 물질의 조합 중 어느 하나를 포함하는 제1 유전층, 상기 제1 유전층 상에 배치되는 삽입층, 및 상기 삽입층 상에 배치되고 상유전체 물질을 포함하는 제2 유전층을 포함한다.

Description

반도체 장치{Semiconductor devices}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로, 더욱 상세하게는, 커패시터 구조물을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 다운스케일링에 따라 DRAM 장치의 커패시터 구조물의 크기 또한 축소되고 있다. 그러나 커패시터 구조물의 크기가 감소하더라도 DRAM 장치의 단위 셀에 요구되는 커패시턴스는 일정한 값을 갖는다. 따라서 고유전율 금속 산화물을 사용하여 커패시터 구조물의 커패시턴스를 증가시키기 위한 다양한 시도들이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 높은 커패시턴스를 갖는 커패시터 구조물을 포함하는 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 트랜지스터, 및 상기 트랜지스터에 전기적으로 연결되는 커패시터 구조물을 포함하고, 상기 커패시터 구조물은, 제1 전극; 상기 제1 전극 상에 배치되는 유전층 구조물; 및 상기 유전층 구조물 상에 배치되는 제2 전극을 포함하고, 상기 유전층 구조물은, 상기 제1 전극 상에 배치되는 계면층, 상기 계면층 상에 배치되고, 강유전체 물질, 반강유전체 물질, 또는 강유전체 물질과 반강유전체 물질의 조합 중 어느 하나를 포함하는 제1 유전층, 상기 제1 유전층 상에 배치되는 삽입층, 및 상기 삽입층 상에 배치되고 상유전체 물질을 포함하는 제2 유전층을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 트랜지스터; 및 상기 트랜지스터에 전기적으로 연결되는 커패시터 구조물을 포함하고, 상기 커패시터 구조물은 제1 전극과, 제2 전극과, 상기 제1 전극 및 상기 제2 전극 사이에 개재되는 유전층 구조물을 포함하고, 상기 유전층 구조물은, 상기 제1 전극 상에 배치되는 계면층, 상기 계면층 상에 배치되고, 네거티브 커패시턴스를 갖는 제1 유전 물질을 포함하는 제1 유전층, 상기 강유전체 물질층 상에 배치되는 삽입층, 및 상기 삽입층 상에 배치되고 포지티브 커패시턴스를 갖는 제2 유전 물질을 포함하는 제2 유전층을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 내부에서 제1 방향으로 연장되는 워드 라인 트렌치 내에 배치되는 워드 라인; 상기 기판 상에서 상기 워드 라인의 일 측 상에 배치되는 콘택 구조물; 상기 콘택 구조물 상에 배치되고, 상기 콘택 구조물에 전기적으로 연결되는 커패시터 구조물을 포함하고, 상기 커패시터 구조물은, 상기 콘택 구조물 상에 배치되는 제1 전극; 상기 제1 전극을 커버하는 유전층 구조물; 상기 유전층 구조물 상에 배치되는 제2 전극을 포함하고, 상기 유전층 구조물은, 상기 제1 전극 상에 배치되는 계면층, 상기 계면층 상에 배치되고, 강유전체 물질, 반강유전체 물질, 또는 강유전체 물질과 반강유전체 물질의 조합 중 어느 하나를 포함하는 제1 유전층, 상기 강유전체 물질층 상에 배치되는 삽입층, 및 상기 삽입층 상에 배치되고 상유전체 물질을 포함하며, 상기 제2 전극과 직접 접촉하는 제2 유전층을 포함한다.
본 발명의 기술적 사상에 따르면, 유전층 구조물은 제1 전극 상에 순차적으로 배치되는 계면층, 제1 유전층, 삽입층, 및 제2 유전층을 포함하며, 양의 구동 전압에서 1차 함수의 거동을 나타내고 음의 구동 전압에서 2차 함수의 거동을 나타내는 커패시턴스-전압(C-V) 특성을 갖는다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 도 1의 반도체 장치의 커패시턴스-전압 거동 특성을 개략적으로 나타내는 그래프이다.
도 3a, 3b, 4a, 및 4b는 양의 구동 전압 영역에서 커패시터 구조물에 인가되는 전압에 의한 전계의 영향을 나타내는 개략도이다.
도 5a, 5b, 6a, 및 6b는 음의 구동 전압 영역에서 커패시터 구조물에 인가되는 전압에 의한 전계의 영향을 나타내는 개략도이다.
도 7a는 비교예에 따른 커패시터 구조물)의 구조를 개략적으로 나타내는 도면이다.
도 7b는 도 7a의 커패시터 구조물의 커패시턴스-전압 곡선을 개략적으로 나타내는 그래프이다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 장치의 다른 예시적인 커패시턴스-전압 거동 특성을 개략적으로 나타내는 그래프이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 11는 도 10의 B1-B1' 선에 따른 단면도이다.
도 12는 도 11의 CX1 부분의 확대도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 14는 도 13의 B2-B2' 선을 따른 단면도이다.
도 15는 도 14의 CX2 부분의 확대도이다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 단면도이다. 도 2는 도 1의 반도체 장치(100)의 커패시턴스-전압 거동 특성을 개략적으로 나타내는 그래프이다.
도 1을 참조하면, 반도체 장치(100)는 기판(110) 상에 배치되는 하부 절연층(112)과, 기판(110) 상에 배치되고 하부 절연층(112)에 의해 커버되는 콘택(114)과, 콘택(114) 상에 배치되는 커패시터 구조물(CS)을 포함할 수 있다.
기판(110)은 Si (silicon), Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 도시되지 않았지만, 기판(110) 상에는 커패시터 구조물(CS)에 신호를 제공하는 트랜지스터, 다이오드 등과 같은 스위칭 성분이 제공될 수 있다. 하부 절연층(112)은 기판(110) 상에서 상기 스위칭 성분을 커버하도록 배치될 수 있고, 콘택(114)은 상기 스위칭 성분에 전기적으로 연결될 수 있다.
커패시터 구조물(CS)은 콘택(114) 상에 순차적으로 배치되는 제1 전극(120), 유전층 구조물(130), 및 제2 전극(140)을 포함할 수 있다. 예를 들어, 제1 전극(120)은 콘택(114) 상에 배치되고, 유전층 구조물(130)은 제1 전극(120) 상에 배치되고, 제2 전극(140)은 유전층 구조물(130) 상에 배치될 수 있다.
예시적인 실시예들에서, 제1 전극(120) 및 제2 전극(140) 각각은 도핑된 폴리실리콘, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 크롬 질화물(CrN), 바나듐 질화물(VN), 몰리브덴 질화물(MoN), 니오븀 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN) 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 제1 전극(120) 및 제2 전극(140) 각각은 전술한 물질로 구성되는 단일층, 또는 2 이상의 층들의 적층 구조를 포함할 수 있다.
유전층 구조물(130)은 계면층(IF), 제1 유전층(DL1), 삽입층(IS), 및 제2 유전층(DL2)을 포함할 수 있다. 유전층 구조물(130)은 계면층(IF), 제1 유전층(DL1), 삽입층(IS), 및 제2 유전층(DL2)이 제1 전극(120)과 제2 전극(140) 사이에 샌드위치된 구조를 가질 수 있다. 도 에 도시된 것과 같이, 계면층(IF), 제1 유전층(DL1), 삽입층(IS), 및 제2 유전층(DL2)은 제1 전극(120)의 상면에 수직한 방향으로 순차적으로 배치될 수 있다. 예를 들어, 계면층(IF)은 제1 전극(120) 상에 배치되고, 제1 유전층(DL1)은 계면층(IF) 상에 배치되고, 삽입층(IS)은 제1 유전층(DL1) 상에 배치되고, 제2 유전층(DL2)은 삽입층(IS) 상에 배치되며, 제2 유전층(DL2) 상에 제2 전극(140)이 배치될 수 있다.
예시적인 실시예들에서, 계면층(IF)은 루테늄 산화물, 티타늄 산화물, 바나듐 산화물, 및 몰리브덴 산화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 계면층(IF)은 루타일(rutile)과 유사한 금속 산화물을 포함할 수 있다. 예를 들어, 계면층(IF)은 원자가 4+를 갖는 도펀트를 포함하는 금속 산화물을 포함할 수 있고, 상기 도펀트는 Ru4+, Ti4+, V4+, Mo4+ 등을 포함할 수 있다. 계면층(IF)과 제1 전극(120) 사이의 계면에서, 상기 도펀트의 농도는 10% 이하일 수 있다. 예시적인 실시예들에서, 계면층(IF)은 기판(110)의 상면에 수직한 수직 방향(Z)으로 약 10 옹스트롬 이하의 두께(t21)를 가질 수 있다.
특정한 이론에 구속되지 않고, 계면층(IF)은 루타일과 유사한 금속 산화물을 포함하고, 특히 원자가 4+를 갖는 도펀트를 포함함에 따라, 유전층 구조물(130)의 형성 공정에서 노출되는 제1 전극(120)의 표면이 산화되는 것을 방지하거나, 제1 전극(120)과 유전층 구조물(130) 사이의 계면에서 전도도를 향상시키는 역할을 할 수 있다.
예시적인 실시예들에서, 제1 유전층(DL1)은 네거티브 커패시턴스를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 유전층(DL1)은 전기적 필드에 의해 유도되는 상전이 물질 또는 반강유전체 특성을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 유전층(DL1)은 강유전체(ferroelectric) 물질, 반강유전체(antiferroelectric) 물질, 또는 강유전체 물질과 반강유전체 물질의 조합 중 어느 하나를 포함할 수 있다. 일부 예시들에서, 제1 유전층(DL1)은 단일층으로 구성될 수 있고, 상기 단일층 내에서 강유전체 물질과 반강유전체 물질이 랜덤하게 혼합되어 분포할 수 있다. 다른 일부 예시들에서, 제1 유전층(DL1)은 강유전체 물질로 형성된 단일층으로 구성될 수 있다. 또 다른 일부 예시들에서, 제1 유전층(DL1)은 반강유전체 물질로 형성된 단일층으로 구성될 수 있다.
예시적인 실시예들에서, 제1 유전층(DL1)은 HfZrO2, ZrO2, PbTiO3, AgNbO3, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 제1 유전층(DL1)은 기판(110)의 상면에 수직한 수직 방향(Z)으로 40 내지 55 옹스트롬 범위의 제1 두께(t11)를 가질 수 있다.
삽입층(IS)은 제1 유전층(DL1) 상에 배치될 수 있다. 예시적인 실시예들에서, 삽입층(IS)은 전도성 밴드 오프셋(conductive band offset)이 5 eV 이상인 물질을 포함할 수 있다. 일부 예시들에서, 삽입층(IS)은 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2) 등을 포함할 수 있으나, 이에 한정된 것은 아니다. 예시적인 실시예들에서, 삽입층(IS)은 기판(110)의 상면에 수직한 수직 방향(Z)으로 5 옹스트롬 이상의 두께(t22)를 가질 수 있다.
제2 유전층(DL2)은 삽입층(IS) 상에 배치될 수 있다. 제2 유전층(DL2)은 상유전성 물질을 포함할 수 있다. 예를 들어, 제2 유전층(DL2)은 HfO2, ZrO2, TiO2, Ta2O3, VO2, AlO2, SiO2, SrTiO3 BaTiO3, BiFeO3 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 제2 유전층(DL2)은 제1 도펀트를 5 원자 퍼센트 이하로 더 포함할 수 있다. 상기 제1 도펀트는 지르코늄(Zr), 실리콘(Si), 티타늄(Ti), 이트륨(Y), 알루미늄(Al), 란타늄(La), 가돌리늄(Gd) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 유전층(DL2)은 기판(110)의 상면에 수직한 수직 방향(Z)으로 5 내지 20 옹스트롬 범위의 제2 두께(t12)를 가질 수 있다.
제2 유전층(DL2) 상에는 제2 전극(140)이 배치될 수 있고, 제2 유전층(DL2)과 제2 전극(140) 사이에는 추가적인 물질층이 개재되지 않을 수 있다. 예를 들어, 제2 유전층(DL2)의 전체 상면이 제2 전극(140)과 직접 접촉할 수 있다.
도 1에 도시된 것과 같이, 유전층 구조물(130)은 기판(110)의 상면에 수직한 수직 방향(Z)으로 제3 두께(t13)를 가질 수 있고, 제3 두께(t13)는 약 50 내지 70 옹스트롬 범위일 수 있으나 이에 한정되는 것은 아니다.
유전층 구조물(130)이 계면층(IF), 제1 유전층(DL1), 삽입층(IS), 및 제2 유전층(DL2)의 적층 구조로 형성됨에 따라 유전층 구조물(130)을 포함하는 커패시터 구조물(CS)은 구동 전압 영역에서 비대칭 커패시턴스-전압 거동을 나타낼 수 있다. 예를 들어, 상기 비대칭 커패시턴스-전압 거동은 양의 구동 전압 영역에서의 커패시턴스-전압 거동과 음의 구동 전압 영역에서의 커패시턴스-전압 거동이 서로 다른 것을 가리킬 수 있다.
도 2에는 도 1에 도시된 커패시터 구조물(CS)을 포함하는 반도체 장치(100)의 커패시턴스-전압 거동 특성을 개략적으로 나타내는 그래프가 도시된다.
도 2에 도시된 것과 같이, 양의 구동 전압 영역(R1)에서의 커패시턴스-전압 그래프(CV_R1)와 음의 구동 전압 영역(R2)에서의 커패시턴스-전압 그래프(CV_R2)는 서로 다를 수 있다. 구동 전압 영역(R_OP)은 양의 구동 전압 영역(R1)과 음의 구동 전압 영역(R2)을 포함하며, 예를 들어 -1 V 내지 1 V의 영역일 수 있다. 양의 구동 전압 영역(R1)은 0 내지 1 V의 영역을 가리킬 수 있고, 음의 구동 전압 영역(R2)은 -1 V 내지 0 V의 영역을 가리킬 수 있다. 그러나 구동 전압 영역(R_OP)의 범위가 이에 한정되는 것은 아니다.
예를 들어, 양의 구동 전압 영역(R1)에서의 커패시턴스-전압 그래프(CV_R1)는 전압이 증가함에 따라 커패시턴스 값이 점진적으로 증가하는 1차 함수의 거동을 보일 수 있다. 양의 구동 전압 영역(R1)에서의 커패시턴스-전압 그래프(CV_R1)는 아래의 수식 1에 따른 함수로 나타낼 수 있다.
f(x) = a1 x + b1 -(수식 1),
여기에서 a1과 b1는 상수이며, a1 > 0이다.
양의 구동 전압 영역(R1)에서의 커패시턴스-전압 그래프(CV_R1)는 전압이 증가함에 따라 커패시턴스 값이 a1의 기울기로 증가하는 1차 함수의 거동을 보인다. 양의 구동 전압 영역(R1)에서, 예를 들어 전압이 0V일 때 커패시턴스 구조물(CS)은 최소 커패시턴스를 가질 수 있고, 이는 b1 값에 대응될 수 있다. 양의 구동 전압 영역(R1)에서 커패시턴스 구조물(CS)은 b1 값보다 더 큰 값으로 점차적으로 증가하는 커패시턴스를 가질 수 있다. 예를 들어, 구동 전압 영역(R_OP)이 -1 V 내지 1 V의 범위를 가질 때, 커패시턴스 구조물(CS)은 양의 구동 전압 영역(R1)의 최대 전압인 1 V에서 a1 + b1 값의 최대 커패시턴스를 가질 수 있다.
예를 들어, 음의 구동 전압 영역(R2)에서의 커패시턴스-전압 그래프(CV_R2)는 전압이 감소함에 따라(전압의 크기 또는 절대값이 증가함에 따라) 커패시턴스 값이 점진적으로 증가하고, 이후 다시 감소하는 2차 함수의 거동을 보일 수 있다. 음의 구동 전압 영역(R2)에서의 커패시턴스-전압 그래프(CV_R2)는 아래의 수식 2에 따른 함수로 나타낼 수 있다.
f(x) = a2 (x - c)2 + b2 -(수식 2),
여기에서 a2, b2, 및 c는 상수이며, a2 < 0이다.
음의 구동 전압 영역(R2)에서의 커패시턴스-전압 그래프(CV_R2)는 전압이 감소함에 따라(즉, 전압의 크기 또는 절대값이 증가함에 따라) 커패시턴스 값이 a2의 기울기로 증가하다가 이후 다시 감소하는 2차 함수의 거동을 보인다. 음의 구동 전압 영역(R2)에서, 예를 들어 전압이 0 V일 때 커패시턴스 구조물(CS)은 최소 커패시턴스를 가질 수 있고, 이는 a2*c2 + b2 값에 대응될 수 있다. 한편, 전압이 0 V일 때 음의 구동 전압 영역(R2)에서의 커패시턴스-전압 그래프(CV_R2)가 양의 구동 전압 영역(R1)에서의 커패시턴스-전압 그래프(CV_R1)와 만나므로, 전압이 0 V일 때 b1 값은 a2*c2 + b2 값과 동일할 수 있다.
음의 구동 전압 영역(R2)에서, 0 V로부터 c V까지 전압이 감소함에 따라(또는 전압의 크기 또는 절대값이 증가함에 따라) 커패시턴스 구조물(CS)은 b 값보다 더 큰 값을 갖도록 2차 함수의 프로파일로서 점차적으로 증가하는 커패시턴스를 가질 수 있다. 전압이 c V일 때, 커패시턴스 구조물(CS)은 최대값의 커패시턴스를 가질 수 있고, 이는 b2 값에 대응될 수 있다. c V로부터 -1 V까지 전압이 감소함에 따라(또는 전압의 크기 또는 절대값이 증가함에 따라) 커패시턴스 구조물(CS)은 b2 값보다 더 작은 값을 갖도록 2차 함수의 프로파일로서 점차적으로 감소하는 커패시턴스를 가질 수 있다.
예시적인 실시예들에 따르면, 유전층 구조물(130)을 포함하는 커패시터 구조물(CS)은 양의 구동 전압 영역(R1)과 음의 구동 전압 영역(R2)에서 비대칭 커패시턴스-전압 거동을 나타낼 수 있고, 이에 따라 구동 전압 영역(R_OP)의 전체 영역에서 상대적으로 높은 커패시턴스 값을 가질 수 있다. 이와 같은 비대칭 커패시턴스-전압 거동은 도 3a 내지 도 6b를 참조로 아래에서 설명되는 것과 같이, 예시적인 실시예들에 따른 유전층 구조물(130)의 구성으로부터 얻어지는 특징일 수 있다.
도 3a, 3b, 4a, 및 4b는 양의 구동 전압 영역(R1)에서 커패시터 구조물(CS)에 인가되는 전압에 의한 전계의 영향을 나타내는 개략도이고, 도 5a, 5b, 6a, 및 6b는 음의 구동 전압 영역(R2)에서 커패시터 구조물(CS)에 인가되는 전압에 의한 전계의 영향을 나타내는 개략도이다.
우선 도 3a 및 도 3b를 참조하면, 커패시터 구조물(CS)의 제1 전극(120) 및 제2 전극(140)을 통해 상대적으로 작은 포지티브 값을 갖는 제1 전압(V1)이 인가된다. 제1 전압(V1)이 인가됨에 따라 제2 전극(140)에 상대적으로 작은 포지티브 포텐셜이 인가될 수 있고, 제2 전극(140)에 인접한 제2 유전층(DL2)에 분극 현상이 발생할 수 있다. 즉 포지티브 값을 갖는 제1 전압(V1)의 인가 시에 제2 유전층(DL2)이 커패시턴스에 주로 기여할 수 있다.
도 4a 및 도 4b를 참조하면, 양의 구동 전압 영역(R1)에서 커패시터 구조물(CS)의 제1 전극(120) 및 제2 전극(140)을 통해 상대적으로 큰 포지티브 값을 갖는 제2 전압(V2)이 인가된다. 제2 전압(V2)은 제1 전압(V1)보다 더 큰 값을 가질 수 있다. 제2 전압(V2)이 인가됨에 따라 제2 전극(140)에 상대적으로 큰 포지티브 포텐셜이 인가될 수 있고, 제2 전극(140)에 인접한 제2 유전층(DL2)에 분극 현상이 발생할 뿐만 아니라 제1 유전층(DL1)에도 포텐셜이 인가될 수 있고, 제1 유전층(DL1)에도 분극 현상이 발생할 수 있다. 즉 상대적으로 큰 포지티브 값을 갖는 제2 전압(V2)의 인가 시에 제2 유전층(DL2)과 제1 유전층(DL1) 모두가 커패시턴스에 기여할 수 있다.
예를 들어, 비교예에 따른 커패시터 구조물이 상유전 물질을 포함하는 제2 유전층(DL2)만을 포함하는 구조이거나, 제2 유전층(DL2)이 상대적으로 큰 두께로 형성되는 구조라면, 비교예에 따른 커패시터 구조물은 양의 구동 전압 영역(R1)에서 인가되는 전압의 크기에 무관하게 일정한 커패시턴스 값을 나타낼 수 있다.
그러나 예시적인 실시예들에 따르면, 유전층 구조물(130)을 포함하는 커패시터 구조물(CS)은 양의 구동 전압 영역(R1)에서 인가되는 전압의 크기가 커짐에 따라 비례하여 증가하는 커패시턴스 값을 나타낼 수 있다. 따라서 커패시터 구조물(CS)은 양의 구동 전압 영역(R1)에서 상대적으로 높은 커패시턴스 값을 나타낼 수 있다.
도 5a 및 도 5b를 참조하면, 커패시터 구조물(CS)의 제1 전극(120) 및 제2 전극(140)을 통해 상대적으로 작은 네거티브 값을 갖는 제3 전압(V3)이 인가된다. 제3 전압(V3)이 인가됨에 따라 제1 전극(120)에 상대적으로 작은 네거티브 포텐셜이 인가될 수 있고, 제1 전극(120)에 인접한 제1 유전층(DL1)에 분극 현상이 발생할 수 있다. 즉 네거티브 값을 갖는 제3 전압(V3)의 인가 시에 제1 유전층(DL1)이 커패시턴스에 주로 기여할 수 있다.
도 6a 및 도 6b를 참조하면, 음의 구동 전압 영역(R2)에서 커패시터 구조물(CS)의 제1 전극(120) 및 제2 전극(140)을 통해 상대적으로 큰 네거티브 값을 갖는 제4 전압(V4)이 인가된다. 예를 들어, 제4 전압(V4)은 제3 전압(V3)보다 작을 수 있고, 제4 전압(V4)의 크기는 제3 전압(V3)의 크기보다 더 클 수 있다. 제4 전압(V4)이 인가됨에 따라 제1 전극(120)에 상대적으로 큰 네거티브 포텐셜이 인가될 수 있고, 제1 전극(120)에 인접한 제1 유전층(DL1)에 분극 현상이 발생할 수 있다. 다만 이러한 경우에도 제1 유전층(DL1)이 상대적으로 큰 두께로 형성되는 점과 제1 유전층(DL1)과 제2 유전층(DL2) 사이의 삽입층(IS)의 존재로 인해, 제2 유전층(DL2)은 네거티브 포텐셜의 영향을 거의 받지 않을 수 있다. 따라서 음의 구동 전압 영역(R2)의 전체 영역에서 제1 유전층(DL1)만이 실질적으로 커패시턴스에 기여할 수 있고, 음의 구동 전압 영역(R2)에서 강유전체 물질 또는 반강유전체 물질의 커패시턴스-전압 거동과 유사한 2차 함수의 커패시턴스-전압 거동이 나타날 수 있다.
도 7a는 비교예에 따른 커패시터 구조물(CO_CS)의 구조를 개략적으로 나타내는 도면이고, 도 7b는 도 7a의 커패시터 구조물(CO_CS)의 커패시턴스-전압 곡선을 개략적으로 나타내는 그래프이다.
도 7a 및 도 7b를 참조하면, 비교예에 따른 커패시터 구조물(CO_CS)은 제1 유전층(CO_DL1)과 제2 유전층(CO_DL2)이 순차적으로 적층된 유전층 구조물(CO_130)을 포함할 수 있다. 예를 들어, 제2 유전층(CO_DL2)이 상대적으로 큰 두께로 형성될 수 있고, 제1 유전층(CO_DL1)과 제2 유전층(CO_DL2) 사이에 삽입층이 개재되지 않으며, 제1 유전층(CO_DL1)과 제1 전극(120) 사이에 계면층이 개재되지 않을 수 있다.
비교예에 따른 커패시터 구조물(CO_CS)은 양의 구동 전압 영역(R1)에서 상대적으로 평탄하고 일정한 커패시턴스 값을 갖는 커패시턴스-전압 그래프(CV_CO1)을 나타낸다. 이는 제2 유전층(CO_DL2)이 상대적으로 큰 두께로 형성됨에 따라, 양의 구동 전압 영역(R1)에서 인가되는 전압이 증가하더라도 제2 유전층(CO_DL2)만이 커패시턴스에 기여하기 때문일 수 있다.
비교예에 따른 커패시터 구조물(CO_CS)은 음의 구동 전압 영역(R2)에서 점진적으로 감소하는 2차 함수 형태의 커패시턴스 값을 갖는 커패시턴스-전압 그래프(CV_CO2)을 나타낸다. 이는 제1 유전층(CO_DL1)과 제1 전극(120)이 직접 접촉함에 따라, 제1 유전층(CO_DL1)의 형성 공정에서 제1 전극(120) 표면에 산화 반응이 발생하고 제1 유전층(CO_DL1)의 결정 품질이 우수하지 못하기 때문일 수 있다.
반면에 도 1 내지 도 6b를 참조로 설명한 예시적인 실시예들에 따르면, 유전층 구조물(130)을 포함하는 커패시터 구조물(CS)은 양의 구동 전압 영역(R1)에서 인가되는 전압의 크기가 커짐에 따라 비례하여 증가하는 커패시턴스 값을 나타내고 음의 구동 전압 영역(R2)에서 인가되는 전압의 크기가 커짐에 따라 2차 함수 형태로 증가하고 이후 감소하는 커패시턴스 값을 나타낼 수 있다. 따라서 커패시터 구조물(CS)은 양의 구동 전압 영역(R1) 및 음의 구동 전압 영역(R2) 전체에서 상대적으로 높은 커패시턴스 값을 나타낼 수 있다. 따라서 반도체 장치(100)는 향상된 커패시턴스를 가질 수 있다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 장치(100)의 다른 예시적인 커패시턴스-전압 거동 특성을 개략적으로 나타내는 그래프이다.
도 8을 참조하면, 구동 전압 영역(R_OP)은 제1 구동 전압 영역(R1A)과 제2 구동 전압 영역(R2A)을 포함할 수 있다. 제1 구동 전압 영역(R1A)은 제1 전압(Va)보다 높은 전압을 갖는 영역일 수 있고, 제2 구동 전압 영역(R2A)은 제1 전압(Va)보다 낮은 전압을 갖는 영역일 수 있으며, 제1 전압(Va)은 0 V보다 큰 값일 수 있다. 일부 예시들에서, 제1 구동 전압 영역(R1A)은 0.1 내지 1 V의 영역을 가리킬 수 있고, 제2 구동 전압 영역(R2A)은 -1 V 내지 0.1 V의 영역을 가리킬 수 있다.
예를 들어, 제1 구동 전압 영역(R1A)에서 커패시턴스-전압 그래프(CV_R1A)는 전압이 증가함에 따라 커패시턴스 값이 점진적으로 증가하는 1차 함수의 거동을 보일 수 있다. 제2 구동 전압 영역(R2A)에서 커패시턴스-전압 그래프(CV_R2A)는 전압이 감소함에 따라(전압의 크기 또는 절대값이 증가함에 따라) 커패시턴스 값이 점진적으로 증가하고, 이후 다시 감소하는 2차 함수의 거동을 보일 수 있다.
도 9를 참조하면, 구동 전압 영역(R_OP)은 양의 구동 전압 영역(R1)과 음의 구동 전압 영역(R2)을 포함할 수 있다. 양의 구동 전압 영역(R1)에서, 커패시턴스-전압 그래프(CV_R1B)는 제1 전압(Vb)까지 전압이 증가함에 따라 커패시턴스 값이 제1 기울기(a1)를 가지고 점진적으로 증가하는 1차 함수의 거동을 보일 수 있다. 커패시턴스-전압 그래프(CV_R1B)는 제1 전압(Vb)보다 큰 전압에서 전압이 증가함에 따라 커패시턴스 값이 제1 기울기(a1)와 다른 제2 기울기(a2)를 가지고 점진적으로 증가하는 1차 함수의 거동을 보일 수 있다. 음의 구동 전압 영역(R2)에서, 커패시턴스-전압 그래프(CV_R2B)는 전압이 감소함에 따라(전압의 크기 또는 절대값이 증가함에 따라) 커패시턴스 값이 점진적으로 증가하고, 이후 다시 감소하는 2차 함수의 거동을 보일 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치(200)를 나타내는 레이아웃도이며, 도 11는 도 10의 B1-B1' 선에 따른 단면도이고, 도 12는 도 11의 CX1 부분의 확대도이다.
도 10 내지 도 12를 참조하면, 기판(210)은 소자 분리막(212)에 의해 정의되는 활성 영역(AC)을 구비할 수 있다. 예시적인 실시예들에서, 기판(210)은 Si (silicon), Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에서, 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리막(212)은 STI (shallow trench isolation) 구조를 가질 수 있다. 예를 들어 소자 분리막(212)은 기판(210) 내에 형성된 소자 분리 트렌치(212T)를 채우는 절연 물질을 포함할 수 있다. 상기 절연 물질은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
활성 영역(AC)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 도 10에 예시적으로 도시된 것과 같이, 활성 영역(AC)의 장축은 기판(210)의 상면에 평행한 D3 방향을 따라 배열될 수 있다. 예시적인 실시예들에 있어서, 활성 영역(AC)은 제1 도전형을 가질 수 있다. 상기 제1 도전형은 P형 또는 N형일 수 있다.
기판(210)은 기판(210) 상면에 평행한 X 방향을 따라 연장되는 워드 라인 트렌치(220T)를 더 구비할 수 있다. 워드 라인 트렌치(220T)는 활성 영역(AC)과 교차하며, 기판(210) 상면으로부터 소정의 깊이로 형성될 수 있다. 워드 라인 트렌치(220T)의 일부분은 소자 분리막(212) 내부로 연장될 수 있고, 소자 분리막(212) 내에 형성되는 워드 라인 트렌치(220T)의 일부분은 활성 영역(AC) 내에 형성되는 워드 라인 트렌치(220T)의 일부분보다 낮은 레벨에 위치하는 바닥면을 구비할 수 있다.
워드 라인 트렌치(220T) 양측에 위치하는 활성 영역(AC) 상부(upper portion)에는 제1 소스/드레인 영역(216A) 및 제2 소스/드레인 영역(216B)이 배치될 수 있다. 제1 소스/드레인 영역(216A) 및 제2 소스/드레인 영역(216B)은 상기 제1 도전형과는 다른 제2 도전형을 갖는 불순물이 도핑된 불순물 영역일 수 있다. 상기 제2 도전형은 N형 또는 P형일 수 있다.
워드 라인 트렌치(220T)의 내부에는 워드 라인(WL)이 형성될 수 있다. 워드 라인(WL)은 워드 라인 트렌치(220T)의 내벽 상에 순차적으로 형성된 게이트 절연층(222), 게이트 전극(224) 및 게이트 캡핑층(226)을 포함할 수 있다.
게이트 절연층(222)은 소정의 두께로 워드 라인 트렌치(220T)의 내벽 상에 콘포말하게 형성될 수 있다. 게이트 절연층(222)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO (oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 절연층(222)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 절연층(222)은 HfO2, Al2O3, HfAlO3, Ta2O3, TiO2, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되지 않는다.
게이트 전극(224)은 게이트 절연층(222) 상에서 워드 라인 트렌치(220T)의 바닥부로부터 소정의 높이까지 워드 라인 트렌치(220T)를 채우도록 형성될 수 있다. 게이트 전극(224)은 게이트 절연층(222) 상에 배치되는 일함수 조절층(도시 생략)과 상기 일함수 조절층 상에서 워드 라인 트렌치(220T)의 바닥부를 채우는 매립 금속층(도시 생략)을 포함할 수 있다. 예를 들어, 상기 일함수 조절층은 Ti, TiN, TiAlN, TiAlC, TiAlCN, TiSiCN, Ta, TaN, TaAlN, TaAlCN, TaSiCN 등과 같은 금속, 금속 질화물 또는 금속 탄화물을 포함할 수 있고, 상기 매립 금속층은 W, WN, TiN, TaN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(226)은 게이트 전극(224) 상에서 워드 라인 트렌치(220T)의 잔류 부분을 채울 수 있다. 예를 들어, 게이트 캡핑층(226)은 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
제1 소스/드레인 영역(216A) 상에는 기판(210)의 상면에 평행하고 X 방향에 수직한 Y 방향을 따라 연장되는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 기판(210) 상에 순차적으로 적층된 비트 라인 콘택(232), 비트 라인 도전층(234) 및 비트 라인 캡핑층(236)을 포함할 수 있다. 예를 들어, 비트 라인 콘택(232)은 폴리실리콘을 포함할 수 있고, 비트 라인 도전층(234)은 금속 물질을 포함할 수 있다. 비트 라인 캡핑층(236)은 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 도 11에는 비트 라인 콘택(232)이 기판(210) 상면과 동일한 레벨의 바닥면을 갖도록 형성된 것이 예시적으로 도시되었으나, 이와는 달리 비트 라인 콘택(232)의 바닥면이 기판(210) 상면보다 낮은 레벨에 형성될 수도 있다.
선택적으로, 비트 라인 콘택(232)과 비트 라인 도전층(234) 사이에 비트 라인 중간층(도시 생략)이 개재될 수 있다. 상기 비트 라인 중간층은 텅스텐 실리사이드와 같은 금속 실리사이드, 또는 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다. 비트 라인(BL) 측벽 상에는 비트 라인 스페이서(도시 생략)가 더 형성될 수 있다. 상기 비트 라인 스페이서는 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물과 같은 절연 물질로 구성된 단일층 구조 또는 다중층 구조를 가질 수 있다. 또한, 상기 비트 라인 스페이서는 에어 스페이스(도시 생략)를 더 포함할 수도 있다.
기판(210) 상에는 제1 층간 절연막(242)이 형성될 수 있고, 비트 라인 콘택(232)이 제1 층간 절연막(242)을 관통하여 제1 소스/드레인 영역(216A)과 연결될 수 있다. 제1 층간 절연막(242) 상에는 비트 라인 도전층(234) 및 비트 라인 캡핑층(236)이 배치될 수 있다. 제2 층간 절연막(244)은 제1 층간 절연막(242) 상에서 비트 라인 도전층(234) 및 비트 라인 캡핑층(236) 측면 및 상면을 커버하도록 배치될 수 있다.
콘택 구조물(246)은 제2 소스/드레인 영역(216B) 상에 배치될 수 있다. 콘택 구조물(246)의 측벽을 제1 및 제2 층간 절연막(242, 244)이 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 콘택 구조물(246)은 기판(210) 상에 순차적으로 적층된 하부 콘택 패턴(도시 생략), 금속 실리사이드층(도시 생략), 및 상부 콘택 패턴(도시 생략)과, 상기 상부 콘택 패턴의 측면과 바닥면을 둘러싸는 배리어층(도시 생략)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 하부 콘택 패턴은 폴리실리콘을 포함하고, 상기 상부 콘택 패턴은 금속 물질을 포함할 수 있다. 상기 배리어층은 도전성을 갖는 금속 질화물을 포함할 수 있다.
제2 층간 절연막(244) 상에는 커패시터 구조물(CSA)이 형성될 수 있다. 커패시터 구조물(CSA)이 콘택 구조물(246)과 전기적으로 연결되는 하부 전극(260), 하부 전극(260) 상의 유전층 구조물(270), 및 유전층 구조물(270) 상의 상부 전극(280)을 포함할 수 있다. 한편, 제2 층간 절연막(244) 상에는 개구부(250T)를 구비하는 식각 정지층(250)이 형성될 수 있고, 식각 정지층(250)의 개구부(250T) 내에 하부 전극(260)의 바닥부가 배치될 수 있다.
도 10 및 도 11에는 X 방향 및 Y 방향을 따라 반복적으로 배열되는 콘택 구조물(246) 상에서 커패시터 구조물(CSA)이 X 방향 및 Y 방향을 따라 반복적으로 배열된 것이 예시적으로 도시된다. 그러나, 도 10 및 도 11에 도시된 것과는 달리, X 방향 및 Y 방향을 따라 반복적으로 배열되는 콘택 구조물(246) 상에서 커패시터 구조물(CSA)은 예를 들어 허니콤 구조와 같은 육각형 형상으로 배열할 수도 있고, 이러한 경우에 콘택 구조물(246)과 커패시터 구조물(CSA) 사이에 랜딩 패드(도시 생략)가 더 형성될 수 있다.
하부 전극(260)은 콘택 구조물(246) 상에서 수직 방향(Z)으로 연장되는 필라 형상으로 형성될 수 있고, 유전층 구조물(270)이 하부 전극(260) 상면 및 측벽 상에 콘포말하게 형성될 수 있다. 유전층 구조물(270)은 하부 전극(260)의 상면 상에 순차적으로 형성되는 계면층(IF), 제1 유전층(DL1), 삽입층(IS), 및 제2 유전층(DL2)을 포함할 수 있다. 유전층 구조물(270) 상에 상부 전극(280)이 배치될 수 있다.
하부 전극(260), 유전층 구조물(270), 및 상부 전극(280)에 대한 상세한 설명은 도 1 내지 도 6b를 참조로 제1 전극(120), 유전층 구조물(130), 및 제2 전극(140)에 대하여 전술한 바를 참조할 수 있다.
예시적인 실시예들에 따른 반도체 장치(200)에 따르면, 유전층 구조물(270)은 음의 구동 전압 영역과 양의 구동 전압 영역에서 서로 비대칭인 커패시턴스-전압 특성을 가질 수 있고, 이에 따라 반도체 장치(200)는 증가된 커패시턴스를 가질 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치(300)를 나타내는 레이아웃도이고, 도 14는 도 13의 B2-B2' 선을 따른 단면도이다. 도 15는 도 14의 CX2 부분의 확대도이다.
도 13 내지 도 15를 참조하면, 반도체 장치(300)는 기판(310) 상에 배치된 복수의 제1 도전 라인(320), 채널층(330), 게이트 전극(340), 게이트 절연층(350), 및 커패시터 구조물(CSB)을 포함할 수 있다. 반도체 장치(300)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있고, 상기 수직 채널 트랜지스터는, 채널층(330)의 채널 길이가 기판(310)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(310) 상에는 하부 절연층(312)이 배치될 수 있고, 하부 절연층(312) 상에 복수의 제1 도전 라인(320)이 제1 수평 방향(X)으로 서로 이격되고 제2 수평 방향(Y)으로 연장될 수 있다. 하부 절연층(312) 상에는 복수의 제1 절연 패턴(322)이 복수의 제1 도전 라인(320) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 도전 라인(320)은 반도체 장치(300)의 비트 라인(BL)에 대응될 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(320)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(320)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(320)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(320)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(330)은 복수의 제1 도전 라인(320) 상에서 제1 수평 방향(X) 및 제2 수평 방향(Y)으로 이격되어 배치되는 아일랜드 형상으로 배열될 수 있다. 채널층(330)은 제1 수평 방향(X)에 따른 제1 폭과 수직 방향(Z)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(330)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(330)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(330)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(330)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(330)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(330)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(330)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(330)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(330)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(330)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(340)은 채널층(330)의 측벽을 둘러싸며 제1 방향(X 방향)으로 연장될 수 있다. 평면도에서 게이트 전극(340)의 채널층(330)의 측벽 전체(예를 들어, 네 개의 측벽 모두)를 둘러싸는 게이트 올 어라운드 타입의 게이트 전극일 수 있다. 게이트 전극(340)은 반도체 장치(300)의 워드 라인(WL)에 대응될 수 있다.
다른 실시예들에서, 게이트 전극(340)은 듀얼 게이트 타입의 게이트 전극일 수 있고, 예를 들어 채널층(330)의 제1 측벽과 마주보는 제1 서브 게이트 전극(도시 생략)과, 채널층(330)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(도시 생략)을 포함할 수 있다. 또 다른 실시예들에서, 게이트 전극(340)은 채널층(330)의 제1 측벽만을 커버하며 제1 수평 방향(X)으로 연장되는 싱글 게이트 타입의 게이트 전극일 수도 있다.
게이트 전극(340)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(340)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(350)은 채널층(330)의 측벽을 둘러싸며, 채널층(330)과 게이트 전극(340) 사이에 개재될 수 있다. 예시적인 실시예들에서, 게이트 절연층(350)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(350)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(322) 상에는 채널층(330)의 하부 측벽을 둘러싸는 제1 매립 절연층(342)이 배치될 수 있고, 제1 매립 절연층(342) 상에 채널층(330)의 하부 측벽을 둘러싸며 게이트 전극(340)을 커버하는 제2 매립 절연층(344)이 배치될 수 있다.
채널층(330) 상에는 커패시터 콘택(360)이 배치될 수 있다. 커패시터 콘택(360)은 채널층(330)과 수직 오버랩되도록 배치되고, 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 콘택(360)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(362)은 제2 매립 절연층(344) 상에서 커패시터 콘택(360)의 측벽을 둘러쌀 수 있다.
상부 절연층(362) 상에는 식각 정지막(250)이 배치되고, 식각 정지막(250)상에 커패시터 구조물(CSB)이 배치될 수 있다. 하부 전극(260)의 측벽 상에는 지지 부재(290)가 배치될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
120: 제1 전극 130: 유전층 구조물
DL1: 제1 유전층 DL2: 제2 유전층
IS: 삽입층 IF: 계면층
140: 제2 전극

Claims (20)

  1. 기판 상에 배치되는 트랜지스터;및
    상기 트랜지스터에 전기적으로 연결되는 커패시터 구조물을 포함하고,
    상기 커패시터 구조물은,
    제1 전극;
    상기 제1 전극 상에 배치되는 유전층 구조물; 및
    상기 유전층 구조물 상에 배치되는 제2 전극을 포함하고,
    상기 유전층 구조물은,
    상기 제1 전극 상에 배치되는 계면층,
    상기 계면층 상에 배치되고, 강유전체 물질, 반강유전체 물질, 또는 강유전체 물질과 반강유전체 물질의 조합 중 어느 하나를 포함하는 제1 유전층,
    상기 제1 유전층 상에 배치되는 삽입층, 및
    상기 삽입층 상에 배치되고 상유전체 물질을 포함하는 제2 유전층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 유전층은 네거티브 커패시턴스를 갖고,
    상기 제2 유전층은 포지티브 커패시턴스를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 유전층은 HfZrO2, ZrO2, PbTiO3, AgNbO3 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 삽입층은 전도성 밴드 오프셋(conductive band offset)이 5 eV 이상인 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 삽입층은 Al2O3, SiO2 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 유전층은 HfO2, ZrO2, TiO2, Ta2O3, VO2, AlO2, SiO2, SrTiO3 BaTiO3, BiFeO3 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 유전층은 제1 도펀트를 5 원자 퍼센트 이하로 더 포함하고,
    상기 제1 도펀트는 지르코늄, 실리콘, 티타늄, 이트륨, 알루미늄, 란타늄, 가돌리늄 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 계면층은 루테늄 산화물, 티타늄 산화물, 바나듐 산화물, 및 몰리브덴 산화물 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 유전층은 상기 제1 전극의 상면에 수직한 제1 방향으로 제1 두께를 갖고, 상기 제1 두께는 40 내지 55 옹스트롬이며,
    상기 제2 유전층은 상기 제1 방향으로 제2 두께를 갖고, 상기 제2 두께는 5 내지 20 옹스트롬이며,
    상기 유전층 구조물은 상기 제1 방향으로 제3 두께를 갖고, 상기 제3 두께는 50 내지 70 옹스트롬인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 유전층 구조물은 양의 구동 전압 영역에서 1차 함수의 거동을 보이고 음의 구동 전압 영역에서 2차 함수의 거동을 보이는 커패시턴스-전압 특성을 나타내는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 양의 구동 전압 영역은 0 내지 1 V의 영역이며,
    상기 음의 구동 전압 영역은 -1 내지 0 V의 영역인 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 유전층 구조물은 양의 구동 전압 영역에서 수식 1에 따른 커패시턴스-전압 특성을 나타내며,
    음의 구동 전압 영역에서 수식 2에 따른 커패시턴스-전압 특성을 나타내고,
    f(x) = a1x + b1 - 수식 1,
    f(x) = a2 (x - c)2 + b2 - 수식 2,
    여기에서 a1, a2, b1, b2, c는 상수이고, a1 > 0, a2 < 0인 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 제2 유전층은 상기 제2 전극과 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  14. 기판 상에 배치되는 트랜지스터; 및
    상기 트랜지스터에 전기적으로 연결되는 커패시터 구조물을 포함하고,
    상기 커패시터 구조물은 제1 전극과, 제2 전극과, 상기 제1 전극 및 상기 제2 전극 사이에 개재되는 유전층 구조물을 포함하고,
    상기 유전층 구조물은,
    상기 제1 전극 상에 배치되는 계면층,
    상기 계면층 상에 배치되고, 네거티브 커패시턴스를 갖는 제1 유전 물질을 포함하는 제1 유전층,
    상기 강유전체 물질층 상에 배치되는 삽입층, 및
    상기 삽입층 상에 배치되고 포지티브 커패시턴스를 갖는 제2 유전 물질을 포함하는 제2 유전층을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 유전층 구조물은 양의 구동 전압 영역에서 1차 함수의 거동을 보이고 음의 구동 전압 영역에서 2차 함수의 거동을 보이는 커패시턴스-전압 특성을 나타내고,
    상기 양의 구동 전압 영역은 0 내지 1 V의 영역이며,
    상기 음의 구동 전압 영역은 -1 내지 0 V의 영역인 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 유전층 구조물은 양의 구동 전압 영역에서 수식 1에 따른 커패시턴스-전압 특성을 나타내며,
    음의 구동 전압 영역에서 수식 2에 따른 커패시턴스-전압 특성을 나타내고,
    f(x) = a1x + b1 - 수식 1,
    f(x) = a2 (x - c)2 + b2 - 수식 2,
    여기에서 a1, a2, b1, b2, c는 상수이고, a1 > 0, a2 < 0인 것을 특징으로 하는 반도체 장치.
  17. 제14항에 있어서,
    상기 제1 유전층은 강유전체 물질, 반강유전체 물질, 또는 강유전체 물질과 반강유전체 물질의 조합 중 어느 하나를 포함하고,
    상기 제2 유전층은 상유전체 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제14항에 있어서,
    상기 제1 유전층은 HfZrO2, ZrO2, PbTiO3, AgNbO3 중 적어도 하나를 포함하고,
    상기 제2 유전층은 HfO2, ZrO2, TiO2, Ta2O3, VO2, AlO2, SiO2, SrTiO3 BaTiO3, BiFeO3 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제2 유전층은 제1 도펀트를 5 원자 퍼센트 이하로 더 포함하고,
    상기 제1 도펀트는 지르코늄, 실리콘, 티타늄, 이트륨, 알루미늄, 란타늄, 가돌리늄 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 기판 내부에서 제1 방향으로 연장되는 워드 라인 트렌치 내에 배치되는 워드 라인;
    상기 기판 상에서 상기 워드 라인의 일 측 상에 배치되는 콘택 구조물;
    상기 콘택 구조물 상에 배치되고, 상기 콘택 구조물에 전기적으로 연결되는 커패시터 구조물을 포함하고,
    상기 커패시터 구조물은,
    상기 콘택 구조물 상에 배치되는 제1 전극;
    상기 제1 전극을 커버하는 유전층 구조물;
    상기 유전층 구조물 상에 배치되는 제2 전극을 포함하고,
    상기 유전층 구조물은,
    상기 제1 전극 상에 배치되는 계면층,
    상기 계면층 상에 배치되고, 강유전체 물질, 반강유전체 물질, 또는 강유전체 물질과 반강유전체 물질의 조합 중 어느 하나를 포함하는 제1 유전층,
    상기 강유전체 물질층 상에 배치되는 삽입층, 및
    상기 삽입층 상에 배치되고 상유전체 물질을 포함하며, 상기 제2 전극과 직접 접촉하는 제2 유전층을 포함하는 것을 특징으로 하는 반도체 장치.
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