KR20230074364A - 박막트랜지스터, 박막트랜지스터 어레이 기판 및 박막트랜지스터의 제조 방법 - Google Patents

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KR20230074364A
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고은혜
김연홍
김은현
김형준
이선희
임준형
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Abstract

박막트랜지스터, 박막트랜지스터 어레이 기판 및 박막트랜지스터의 제조 방법이 제공된다. 박막트랜지스터는 기판 상에 배치되는 차광층, 상기 차광층 상에 배치되고 금속산화물로 이루어지는 산소공급층, 상기 기판 상에 배치되고 상기 산소공급층을 덮는 버퍼막, 상기 버퍼막 상에 배치되고, 상기 차광층과 중첩되는 채널영역과 상기 채널영역의 양측에 각각 접하는 제1 전극영역 및 제2 전극영역을 포함한 액티브층을 포함한다.

Description

박막트랜지스터, 박막트랜지스터 어레이 기판 및 박막트랜지스터의 제조 방법{THIN FILM TRANSISTOR, THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR FABRICATING THE THIN FILM TRANSISTOR}
본 발명은 박막트랜지스터, 박막트랜지스터 어레이 기판 및 박막트랜지스터의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 영상 표시를 위한 광을 방출하는 표시 패널과 표시 패널을 구동하기 위한 신호들과 전압들을 공급하는 구동부를 포함한다.
표시 패널은 상호 대향하는 한 쌍의 기판과, 한 쌍의 기판 사이에 배치되는 편광부재 또는 발광부재를 포함한다.
표시 패널에 포함된 한 쌍의 기판 중 어느 하나는 영상 표시를 구현하는 표시영역에 배열된 복수의 화소영역을 개별적으로 구동하기 위한 복수의 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판일 수 있다.
박막트랜지스터 어레이 기판은 문턱전압 이상의 구동신호에 의해 턴온되는 스위칭 소자로서 복수의 박막트랜지스터를 포함할 수 있다. 그런데, 복수의 박막트랜지스터가 서로 다른 문턱전압 특성을 가지는 경우, 복수의 화소영역의 휘도 특성이 상이해지므로, 표시 패널의 표시 품질이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 문턱전압 특성을 조절할 수 있는 박막트랜지스터, 이를 포함하는 박막트랜지스터 어레이 기판, 및 박막트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 박막트랜지스터는 기판 상에 배치되는 차광층, 상기 차광층 상에 배치되고 금속산화물로 이루어지는 산소공급층, 상기 기판 상에 배치되고 상기 산소공급층을 덮는 버퍼막, 상기 버퍼막 상에 배치되고, 상기 차광층과 중첩되는 채널영역과 상기 채널영역의 양측에 각각 접하는 제1 전극영역 및 제2 전극영역을 포함한 액티브층, 상기 액티브층의 상기 채널영역 상에 배치되는 게이트절연층, 상기 게이트절연층 상에 배치되는 게이트전극, 상기 버퍼막 상에 배치되고 상기 액티브층 및 상기 게이트전극을 덮는 층간절연막, 상기 층간절연막을 관통하고 상기 액티브층의 상기 제1 전극영역의 일부에 대응하는 제1 전극홀, 및 상기 층간절연막 상에 배치되고 상기 제1 전극홀을 통해 상기 액티브층의 상기 제1 전극영역에 연결되는 제1 전극을 포함한다.
상기 박막트랜지스터는 상기 층간절연막 및 상기 버퍼막을 관통하고 상기 산소공급층의 일부에 대응하는 콘택홀을 더 포함할 수 있다. 상기 차광층은 상기 콘택홀 및 상기 산소공급층을 통해 상기 게이트전극 및 상기 제1 전극 중 어느 하나와 연결될 수 있다.
상기 산소공급층 중 상기 콘택홀에 대응하는 일부는 제1 두께로 이루어지고, 다른 나머지 일부는 상기 제1 두께보다 작은 제2 두께로 이루어질 수 있다.
상기 버퍼막은 상기 기판 상에 평평하게 배치되고, 상기 버퍼막 중 상기 기판에 접하는 일부는 제3 두께로 이루어지며, 상기 버퍼막의 상기 제3 두께는 상기 산소공급층의 제1 두께와 상기 차광층의 두께의 합을 초과할 수 있다.
이때, 상기 제1 전극홀의 깊이와 상기 콘택홀의 깊이 간의 차이는 300Å 이하일 수 있다.
상기 금속산화물은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속을 포함할 수 있다.
상기 액티브층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속을 포함하는 산화물반도체로 이루어질 수 있다.
상기 액티브층 및 상기 산소공급층은 IGZO로 이루어질 수 있다.
상기 박막트랜지스터는 상기 게이트절연층과 상기 게이트전극 사이에 배치되고 상기 금속산화물로 이루어지는 보조 산소공급층을 더 포함할 수 있다.
상기 박막트랜지스터는 상기 층간절연막을 관통하고 상기 액티브층의 상기 제2 전극영역의 일부에 대응하는 제2 전극홀, 및 상기 층간절연막 상에 배치되고 상기 제2 전극홀을 통해 상기 액티브층의 상기 제2 전극영역에 연결되는 제2 전극을 더 포함할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 박막트랜지스터 어레이 기판은 복수의 화소영역이 배열된 표시영역을 포함하는 기판, 상기 기판 상의 상기 표시영역에 제1 방향으로 배치되는 스캔라인, 및 상기 기판 상의 상기 표시영역에 제2 방향으로 배치되는 데이터라인을 포함하고, 상기 복수의 화소영역 각각은 제1 구동전원라인과 상기 화소전극 사이에 배치되는 제1 박막트랜지스터, 및 상기 제1 박막트랜지스터의 게이트전극과 상기 데이터라인 사이에 배치되고 상기 스캔라인에 연결되는 제2 박막트랜지스터를 포함할 수 있다. 여기서, 상기 제1 및 제2 박막트랜지스터 중 적어도 하나는 상기 기판 상에 배치되는 차광층, 상기 차광층 상에 배치되는 산소공급층, 상기 산소공급층을 덮는 버퍼막 상에 배치되고 상기 차광층과 중첩되는 채널영역과 상기 채널영역의 양측에 각각 접하는 제1 전극영역 및 제2 전극영역을 포함한 액티브층, 상기 액티브층의 상기 채널영역 상에 배치된 게이트절연층, 상기 게이트절연층 상에 배치되는 게이트전극, 및 상기 액티브층 및 상기 게이트전극을 덮는 층간절연막 상에 배치되고 상기 층간절연막을 관통하는 제1 전극홀을 통해 상기 액티브층의 상기 제1 전극영역에 연결되는 제1 전극을 포함한다.
상기 산소공급층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속을 포함하는 금속산화물로 이루어질 수 있다.
상기 액티브층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속을 포함하는 산화물반도체로 이루어질 수 있다.
상기 산소공급층의 일부에 대응하고 상기 층간절연막 및 상기 버퍼막을 관통하는 콘택홀을 통해, 상기 차광층은 상기 게이트전극 및 상기 제1 전극 중 어느 하나와 연결될 수 있다.
상기 제1 박막트랜지스터의 상기 액티브층의 상기 제2 전극영역은 상기 제1 구동전원라인에 연결되고, 상기 제1 박막트랜지스터의 상기 제1 전극은 상기 콘택홀을 통해 상기 차광층과 연결될 수 있다.
상기 제2 박막트랜지스터는 상기 층간절연막을 관통하고 상기 액티브층의 상기 제2 전극영역의 일부에 대응하는 제2 전극홀, 및 상기 층간절연막 상에 배치되고 상기 제2 전극홀을 통해 상기 액티브층의 상기 제2 전극영역에 연결되는 제2 전극을 더 포함할 수 있다. 그리고, 상기 제1 박막트랜지스터는 상기 게이트전극의 일부에 대응하고 상기 층간절연막을 관통하는 제3 전극홀을 더 포함할 수 있다. 또한, 상기 제2 박막트랜지스터의 상기 제1 전극은 상기 데이터라인에 연결되고, 상기 제2 박막트랜지스터의 상기 제2 전극은 상기 제1 박막트랜지스터의 상기 제3 전극홀을 통해 상기 제1 박막트랜지스터의 상기 게이트전극에 연결될 수 있다.
상기 제2 박막트랜지스터는 상기 게이트전극의 일부에 대응하고 상기 층간절연막을 관통하는 제3 전극홀, 및 상기 층간절연막 상에 배치되고 상기 콘택홀과 상기 제3 전극홀 사이를 잇는 연결패턴을 더 포함할 수 있다. 여기서, 상기 제2 박막트랜지스터의 상기 게이트전극은 상기 제3 전극홀과 상기 콘택홀과 상기 연결패턴을 통해 상기 제2 박막트랜지스터의 상기 차광층에 연결될 수 있다.
상기 산소공급층 중 상기 콘택홀에 대응하는 일부는 제1 두께로 이루어지고 다른 나머지 일부는 상기 제1 두께보다 작은 제2 두께로 이루어질 수 있다.
상기 버퍼막 중 상기 기판에 접하는 일부는 제3 두께로 이루어지고, 상기 버퍼막의 상기 제3 두께는 상기 산소공급층의 제1 두께와 상기 차광층의 두께의 합을 초과할 수 있다.
상기 제1 전극홀의 깊이와 상기 콘택홀의 깊이 간의 차이는 300Å 이하일 수 있다.
상기 제1 및 제2 박막트랜지스터 중 적어도 하나는 상기 게이트절연층과 상기 게이트전극 사이에 배치되고 상기 금속산화물로 이루어지는 보조 산소공급층을 더 포함할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 박막트랜지스터의 제조방법은 기판 상에 차광도전성재료막과 금속산화물재료막을 순차 적층하는 단계, 상기 금속산화물재료막 상에 포토레지스트 마스크층을 배치한 상태에서, 상기 금속산화물재료막을 패터닝하여 산소공급층을 배치하는 단계, 상기 포토레지스트 마스크층을 유지한 상태에서 상기 차광도전성재료막을 패터닝하여 차광층을 배치하는 단계, 상기 포토레지스트 마스크층을 제거하는 단계, 상기 기판 상에 상기 산소공급층을 덮는 버퍼막을 배치하는 단계, 상기 버퍼막 상의 반도체재료막을 패터닝하여 상기 차광층과 중첩되는 채널영역과 상기 채널영역의 양측에 각각 접하는 제1 전극영역 및 제2 전극영역을 포함한 액티브층을 배치하는 단계, 상기 액티브층을 덮는 절연재료막과 상기 절연재료막 상의 제1 도전성재료막을 패터닝하여, 상기 액티브층의 상기 채널영역에 중첩되고 순차 적층되는 게이트절연층과 게이트전극을 배치하는 단계, 상기 버퍼막 상에 상기 액티브층 및 상기 게이트전극을 덮는 층간절연막을 배치하는 단계, 상기 층간절연막 및 상기 버퍼막을 패터닝하여, 상기 액티브층의 상기 제1 전극영역의 일부에 대응한 제1 전극홀 및 상기 산소공급층의 일부에 대응한 콘택홀을 배치하는 단계, 및 상기 층간절연막 상의 제2 도전성재료막을 패터닝하여 상기 제1 전극홀을 통해 상기 액티브층의 상기 제1 전극영역에 연결되는 제1 전극을 배치하는 단계를 포함한다.
상기 포토레지스트 마스크층은 제1 마스크두께로 이루어진 제1 마스크부와, 상기 제1 마스크두께보다 작은 제2 마스크두께로 이루어진 제2 마스크부를 포함할 수 있다. 이 경우, 상기 박막트랜지스터의 제조방법은 상기 차광층을 배치하는 단계와 상기 포토레지스트 마스크층을 제거하는 단계 사이에 상기 포토레지스트 마스크층의 상기 제2 마스크부를 제거하는 단계, 및 상기 포토레지스트 마스크층의 상기 제1 마스크부에 기초하여 상기 산소공급층을 추가적으로 패터닝하는 단계를 더 포함할 수 있다. 그리고, 상기 산소공급층을 추가적으로 패터닝하는 단계에서, 상기 산소공급층 중 상기 제1 마스크부에 대응한 일부는 제1 두께로 이루어지고, 다른 나머지 일부는 상기 제1 두께보다 작은 제2 두께로 이루어질 수 있다.
또한, 상기 박막트랜지스터의 제조방법은 상기 버퍼막을 배치하는 단계 이후에, 상기 버퍼막을 평탄화하는 단계를 더 포함할 수 있다.
상기 버퍼막을 평탄화하는 단계 이후에, 상기 버퍼막 중 상기 기판 상에 배치되는 일부는 제3 두께로 이루어질 수 있다. 그리고, 상기 제3 두께는 상기 차광층의 두께와 상기 산소공급층의 상기 제1 두께의 합을 초과할 수 있다.
상기 버퍼막을 평탄화하는 단계 이후에, 상기 버퍼막 중 상기 산소공급층 상에 배치되는 다른 일부는 제4 두께로 이루어질 수 있다. 그리고, 상기 액티브층의 두께와 상기 제4 두께의 합은 300Å 이하일 수 있다.
상기 게이트절연층과 상기 게이트전극을 배치하는 단계에서, 상기 절연재료막과 상기 제1 도전성재료막 사이에 배치된 추가 금속산화물재료막을 함께 패터닝하여, 상기 게이트절연층과 상기 게이트전극 사이에 보조 산소공급층을 더 배치할 수 있다.
상기 제1 전극을 배치하는 단계에서, 상기 제1 전극은 상기 콘택홀 및 상기 산소공급층을 통해 상기 차광층과 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 박막트랜지스터는 차광층 상에 배치되는 산소공급층과, 산소공급층을 덮는 버퍼막 상에 배치되는 액티브층을 포함한다. 이로써, 액티브층이 열처리를 통해 산소공급층으로부터 산소를 공급받을 수 있으므로, 액티브층의 반도체 특성이 개선될 수 있다. 이에 따라, 박막트랜지스터의 문턱전압 특성이 균일해질 수 있다.
그리고, 일 실시예에 따른 박막트랜지스터는 서로 다른 두께의 산소공급층과 평평하게 배치된 버퍼막을 포함한다. 이로써, 층간절연막을 관통하는 전극홀과 함께 층간절연막과 버퍼막을 관통하는 콘택홀을 배치하더라도, 콘택홀에 대응한 버퍼막이 비교적 얇게 배치되므로, 액티브층의 손상이 방지될 수 있다. 이로써, 소자의 손상을 억제하면서도 마스크 공정 수를 감소시킬 수 있으므로, 제조공정의 간소화에 유리해질 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 장치를 보여주는 평면도이다.
도 3은 도 1의 A-A'에 대한 예시를 보여주는 개략적인 단면도이다.
도 4는 도 3의 박막트랜지스터 어레이 기판에 대한 예시를 보여주는 평면도이다.
도 5는 도 4의 박막트랜지스터 어레이 기판의 표시영역 중 일부에 대한 예시를 보여주는 배치도이다.
도 6은 도 5의 어느 하나의 화소영역에 대응한 화소 구동 회로의 예시를 보여주는 등가회로도이다.
도 7은 도 5의 어느 하나의 단위화소에 대한 예시를 보여주는 평면도이다.
도 8은 도 7의 제1 및 제2 화소영역을 상세히 보여주는 평면도이다.
도 9는 도 7의 제3 화소영역을 상세히 보여주는 평면도이다.
도 10은 제1 실시예에 따른 도 8의 Ⅰ-Ⅰ'에 대한 예시를 보여주는 단면도이다.
도 11은 제1 실시예에 따른 도 8의 Ⅱ-Ⅱ'에 대한 예시를 보여주는 단면도이다.
도 12는 제1 실시예에 따른 도 8의 Ⅲ-Ⅲ'에 대한 예시를 보여주는 단면도이다.
도 13은 제2 실시예에 따른 도 8의 Ⅰ-Ⅰ'에 대한 예시를 보여주는 단면도이다.
도 14는 제2 실시예에 따른 도 8의 Ⅱ-Ⅱ'에 대한 예시를 보여주는 단면도이다.
도 15는 제2 실시예에 따른 도 8의 Ⅲ-Ⅲ'에 대한 예시를 보여주는 단면도이다.
도 16은 제3 실시예에 따른 도 8의 Ⅱ-Ⅱ'에 대한 예시를 보여주는 단면도이다.
도 17은 제3 실시예에 따른 도 8의 Ⅲ-Ⅲ'에 대한 예시를 보여주는 단면도이다.
도 18 및 도 19는 제1 실시예에 따른 박막트랜지스터의 제조방법을 나타낸 순서도이다.
도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34 및 도 35는 도 18 및 도 19의 단계 별 공정도이다.
도 36 및 도 37은 제3 실시예에 따른 박막트랜지스터의 제조방법을 도 18 및 도 19에 대비하여 나타낸 순서도이다.
도 38, 도 39, 도 40, 도 41, 도 42, 도 43 및 도 44는 도 36 및 도 37의 단계 별 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 표시 장치를 보여주는 평면도이다. 도 3은 도 1의 A-A'에 대한 예시를 보여주는 개략적인 단면도이다. 도 4는 도 3의 박막트랜지스터 어레이 기판에 대한 예시를 보여주는 평면도이다.
먼저, 본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(1)의 표시광이 방출되는 방향, 즉 Z축 방향을 가리킨다. 그리고, 본 명세서에서, “하부”, “바텀”, “하면”은 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 박막트랜지스터 어레이 기판(10)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(1)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(1)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 상호 대향하는 박막트랜지스터 어레이 기판(10)과 보호기판(20)을 포함할 수 있다.
그리고, 표시 장치(1)는 박막트랜지스터 어레이 기판(10)을 구동하는 표시 구동 회로(31)와 표시 회로 보드(32)를 더 포함할 수 있다.
도 1에 상세히 도시되지 않았으나, 표시 장치(1)는 박막트랜지스터 어레이 기판(10)에 내장되거나, 또는 박막트랜지스터 어레이 기판(10)과 보호기판(20) 사이에 배치되는 발광재료 또는 편광재료(미도시)를 더 포함할 수 있다.
그리고, 표시 장치(1)는 박막트랜지스터 어레이 기판(10)과 보호기판(20) 사이에 배치된 발광재료 또는 편광재료를 밀봉하기 위한 봉지구조물을 더 포함할 수 있다.
박막트랜지스터 어레이 기판(10)은 표시영역에 배열된 복수의 화소영역에 대응한 발광재료 또는 편광재료를 개별적으로 구동함으로써, 각각의 휘도 또는 색상을 갖는 복수의 화소영역의 광이 박막트랜지스터 어레이 기판(10) 또는 보호기판(20)을 통해 외부로 방출될 수 있다. 이로써, 표시 장치(1)는 영상 표시 기능을 제공할 수 있다.
더불어, 표시 장치(1)는 영상 표시를 위한 광이 방출되는 표시면 중 사용자가 터치한 지점의 좌표를 검출하기 위한 터치 감지 유닛(미도시)을 더 포함할 수 있다.
터치 감지 유닛은 보호기판(20)의 일면에 부착되거나, 또는 박막트랜지스터 어레이 기판(10)과 보호기판(20) 사이에 내장될 수 있다.
터치 감지 유닛은 표시면에 대응한 터치 감지 영역에 배열되고 투명 도전성 재료로 이루어지는 터치 전극(미도시)을 포함할 수 있다.
이러한 터치 감지 유닛은 터치 전극에 터치 구동 신호를 인가하는 상태에서 주기적으로 터치 전극의 정전 용량 값의 변화를 감지함으로써, 터치 입력 여부 및 터치가 입력된 지점의 좌표를 검출할 수 있다.
표시 장치(1)의 표시면은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태일 수 있다. 다만, 이는 단지 예시일 뿐이며, 표시 장치(1)의 표시면은 다양한 형태로 구현될 수 있다.
일 예로, 표시면은 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리(corner)가 소정의 곡률을 갖도록 둥글게 이루어진 형태일 수 있다. 또는, 표시면은 다각형, 원형 및 타원형 등의 형태일 수 있다.
도 1은 박막트랜지스터 어레이 기판(10)이 평판 형태인 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 즉, 박막트랜지스터 어레이 기판(10)은 Y축 방향의 양단이 구부러진 형태일 수 있다. 또는, 박막트랜지스터 어레이 기판(10)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 마련될 수 있다.
보호기판(20)은 박막트랜지스터 어레이 기판(10)에 대향 합착될 수 있다.
보호기판(20)은 외부의 물리적, 전기적 충격에 방어하기 위한 강성을 제공하는 수단일 수 있다. 보호기판(20)은 절연성 및 강성을 갖는 투명한 재료로 이루어질 수 있다.
표시 구동 회로(31)는 박막트랜지스터 어레이 기판(10)을 구동하기 위한 신호들과 전압들을 출력한다.
예를 들어, 표시 구동 회로(31)는 박막트랜지스터 어레이 기판(10)의 데이터 라인(도 4의 DL)에 데이터 신호를 공급하고, 박막트랜지스터 어레이 기판(10)의 제1 구동전원라인(도 4의 VDL)에 제1 구동전원을 공급할 수 있다. 그리고, 표시 구동 회로(31)는 박막트랜지스터 어레이 기판(10)에 내장된 스캔 구동부(도 4의 33)에 스캔 제어 신호를 공급할 수 있다.
표시 구동 회로(31)는 집적 회로(integrated circuit, IC)로 마련될 수 있다.
표시 구동 회로(31)의 집적 회로 칩은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 박막트랜지스터 어레이 기판(10)에 직접 실장될 수 있다. 이 경우, 도 2의 도시와 같이, 표시 구동 회로(31)의 집적 회로 칩은 박막트랜지스터 어레이 기판(10) 중 보호기판(20)으로 덮이지 않는 영역에 배치될 수 있다.
또는, 표시 구동 회로(31)의 집적 회로 칩은 표시 회로 보드(32)에 실장될 수도 있다.
표시 회로 보드(32)는 이방성 도전 필름(anisotropic conductive film)을 포함할 수 있다. 표시 회로 보드(32)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
표시 회로 보드(32)는 박막트랜지스터 어레이 기판(10)의 전극 패드들에 부착될 수 있다. 이로 인해, 표시 회로 보드(32)의 리드 라인들이 박막트랜지스터 어레이 기판(10)의 전극 패드들에 전기적으로 연결될 수 있다.
도 3을 참조하면, 표시 장치(1)가 유기 발광 표시 장치인 경우, 박막트랜지스터 어레이 기판(10)은 표시영역(도 4의 DA)을 포함하는 기판(11), 기판(11) 상에 배치되고 복수의 박막트랜지스터(도 6의 T1, T2, T3)를 포함하는 회로 어레이(12) 및 회로 어레이(12) 상에 배치되고 복수의 발광소자(도 6의 EMD)를 포함하는 발광 어레이(13)를 포함할 수 있다.
표시 장치(1)는 박막트랜지스터 어레이 기판(10)과 보호기판(20) 사이의 가장자리에 배치되고 박막트랜지스터 어레이 기판(10)과 보호기판(20)을 합착시키는 실링층(30)을 더 포함할 수 있다.
그리고, 표시 장치(1)는 박막트랜지스터 어레이 기판(10)과 보호기판(20) 사이를 메우는 충진층(미도시)을 더 포함할 수도 있다.
도 4를 참조하면, 박막트랜지스터 어레이 기판(10)은 영상 표시를 위한 광을 방출하는 표시영역(DA; Display Area)과, 표시영역(DA)의 주변인 비표시영역(NDA; Non Display Area)을 포함할 수 있다. 비표시영역(NDA)은 표시영역(DA)의 가장자리부터 기판(도 3의 11)의 가장자리까지의 영역으로 지시될 수 있다.
박막트랜지스터 어레이 기판(10)은 표시영역(DA)에 종횡방향으로 매트릭스 배열되는 복수의 화소영역(PX; PIXEL)을 포함한다. 복수의 화소영역(PX) 각각은 개별적인 휘도를 표시하는 단위 영역일 수 있다.
비표시영역(NDA)은 기판(11)의 가장자리에 인접하게 배치된 표시 전극 패드 영역(DPA; Display electrode Pad Area)을 포함할 수 있다. 박막트랜지스터 어레이 기판(10)은 비표시영역(NDA)의 표시 전극 패드 영역(DPA)에 배치되는 표시 전극 패드(DP; Display electrode Pad)를 더 포함할 수 있다.
표시 회로 보드(도 1, 도 2의 32)는 박막트랜지스터 어레이 기판(10)의 표시 전극 패드 영역(DPA)에 부착되고 표시 전극 패드(DP)에 전기적으로 연결될 수 있다.
박막트랜지스터 어레이 기판(10)은 표시영역(DA)에 배치되고 복수의 화소영역(PX)에 신호 또는 전원을 공급하는 배선들을 더 포함한다. 박막트랜지스터 어레이 기판(10)의 배선들은 스캔라인(SL; Scan Line), 데이터라인(DL; Data Line) 및 제1 구동전원라인(VDL; VDD Line)을 포함할 수 있다.
스캔라인(SL)은 좌우방향(X 방향)으로 배치될 수 있다.
데이터라인(DL)은 상하방향(Y 방향)으로 배치될 수 있다.
제1 구동전원라인(VDL)은 좌우방향(X 방향) 및 상하방향(Y 방향) 중 적어도 하나로 배치될 수 있다. 일 예로, 제1 구동전원라인(VDL)은 데이터라인(DL)과 같이 상하방향(Y 방향)으로 배치될 수 있다.
스캔라인(SL)은 어느 하나의 좌우방향(X 방향)으로 배열된 화소영역들에, 데이터신호를 기록할 화소영역으로 선택하기 위한 스캔신호를 공급한다.
스캔라인(SL)은 박막트랜지스터 어레이 기판(10)의 비표시영역(NDA) 중 일부에 배치된 스캔구동부(33)에 연결될 수 있다.
스캔구동부(33)는 적어도 하나의 스캔제어라인(SCL; Scan Control Line)을 통해 표시 구동 회로(31)로부터 스캔 제어 신호를 입력 받을 수 있다.
스캔구동부(33)는 스캔 제어 신호에 기초하여, 영상 표시를 위한 각 프레임 기간 동안 표시영역(DA)에 배열된 복수의 스캔라인(SL)에 순차적으로 스캔신호를 공급할 수 있다.
도 4의 도시에 따르면, 스캔구동부(33)는 표시영역(DA)의 좌측에 인접한 비표시영역(NDA)의 일부에 배치된다. 그러나, 이는 단지 예시일 뿐이며, 스캔구동부(33)는 표시영역(DA)의 우측에 인접한 비표시영역(NDA)의 다른 일부에 배치될 수 있다. 또는, 스캔구동부(33)는 표시영역(DA)의 좌우방향의 양측에 배치될 수도 있다.
데이터라인(DL)은 어느 하나의 상하방향(Y 방향)으로 배열된 화소영역들에 연결되고 각 화소영역의 휘도에 대응하는 데이터신호를 공급한다.
데이터라인(DL)은 표시 구동 회로(31)에 연결되고, 표시 구동 회로(31)는 스캔신호가 공급된 화소영역들 각각의 데이터신호를 데이터라인(DL)에 공급할 수 있다.
표시 구동 회로(31)는 데이터 연결 라인(DLL; Data Link Line)을 통해 표시 전극 패드(DP)에 연결되고, 표시 전극 패드(DP)에 접속된 표시 회로 보드(32)로부터 디지털 비디오 데이터 및 타이밍 신호들을 입력 받을 수 있다.
제1 구동전원라인(VDL)은 발광소자(도 6의 EMD)의 구동을 위한 제1 구동전원을 공급한다.
제1 구동전원라인(VDL)은 표시 구동 회로(31) 또는 표시 회로 보드(32)로부터 제1 구동전원을 입력 받을 수 있다.
복수의 화소영역(PX) 각각은 스캔라인(SL), 데이터라인(DL) 및 제1 구동전원라인(VDL) 등을 통해 공급되는 신호들과 전원에 기초하여 발광소자(EMD)에 구동전류를 공급하는 화소 구동 회로를 포함한다. 화소 구동 회로에 대해서는 도 6을 참조하여 후술한다.
도 5는 도 4의 박막트랜지스터 어레이 기판의 표시영역 중 일부에 대한 예시를 보여주는 배치도이다.
도 5를 참조하면, 박막트랜지스터 어레이 기판(10)의 표시영역(DA)에는 복수의 화소영역(PX)(PX1, PX2, PX3)이 나란하게 배열된다.
표시 장치(1)가 컬러 영상을 표시하기 위해, 복수의 화소영역(PX) 각각은 서로 다른 둘 이상의 색상 중 어느 하나에 대응될 수 있다.
일 예로, 복수의 화소영역(PX) 각각은 적색(R; RED), 녹색(G; GREEN) 및 청색(B; BLUE) 중 어느 하나의 광을 방출할 수 있다. 즉, 복수의 화소영역(PX)은 적색(R)에 대응하는 제1 화소영역(PX1), 녹색(G)에 대응하는 제2 화소영역(PX2) 및 청색(B)에 대응하는 제3 화소영역(PX3)을 포함할 수 있다.
또는, 복수의 화소영역(PX)은 적색, 녹색, 청색 및 백색 중 어느 하나의 광을 방출할 수도 있다.
복수의 화소영역(PX) 중 서로 인접하고 서로 다른 색상을 방출하는 둘 이상의 화소영역의 조합으로, 백색을 비롯한 다양한 색상을 표시하는 단위인 단위화소(UP; Unit Pixel)가 구현될 수 있다.
단위화소(UP)가 상호 나란하게 배열되기 위해, 서로 다른 색상에 대응하는 화소영역들이 상호 인접하게 배치된다. 즉, 표시영역(DA)의 좌우방향 또는 상하방향으로 서로 다른 색상의 화소영역들이 번갈아 배치된다.
일 예로, 표시영역(DA)은 제1 화소영역(PX1)과 제2 화소영역(PX2)이 상하방향으로 번갈아 배치되는 제1 수직라인과, 제3 화소영역(PX3)이 상하방향으로 나란히 배열되는 제2 수직라인을 포함하고, 제1 및 제2 수직라인은 수평방향으로 번갈아 배치될 수 있다.
더불어, 청색광은 적색광 및 녹색광에 비해 휘도 제어가 용이하지 않으므로, 제3 화소영역(PX3)은 제1 화소영역(PX1)과 제2 화소영역(PX2) 각각보다 넓은 너비로 이루어질 수 있다. 일 예로, 제3 화소영역(PX3)의 너비는 제1 화소영역(PX1)의 너비와 제2 화소영역(PX2)의 너비를 합한 값에 대응할 수 있다.
이 경우, 상하방향으로 인접한 제1 화소영역(PX1)과 제2 화소영역(PX2), 및 이들과 좌우방향으로 인접한 제3 화소영역(PX3)의 조합에 의해, 하나의 단위화소(UP)가 구현될 수 있다.
다만, 도 5에 도시된 화소영역의 배열 형태는 단지 예시일 뿐이며, 본 발명은 도 5와 상이하게 배열된 복수의 화소영역을 포함할 수 있다.
도 5를 참조하면, 스캔라인(SL)은 단위화소(UP)의 상하방향의 일측(도 5의 상측)에 배치될 수 있다.
단위화소(UP)에 포함된 제1 화소영역(PX1), 제2 화소영역(PX2) 및 제3 화소영역(PX3)은 동일한 스캔라인(SL)에 연결될 수 있다.
이를 위해, 박막트랜지스터 어레이 기판(10)의 데이터라인(DL)은 적색(R)에 대응한 제1 화소영역(PX1)에 연결되는 제1 데이터라인(RDL), 녹색(G)에 대응한 제2 화소영역(PX2)에 연결되는 제2 데이터라인(GDL), 및 청색(B)에 대응한 제3 화소영역(PX3)에 연결되는 제3 데이터라인(BDL)을 포함할 수 있다.
그리고, 박막트랜지스터 어레이 기판(10)의 표시영역(DA)에는 복수의 화소영역(PX)에 광역제어신호를 공급하기 위한 광역제어라인(GCL; Global Control Line)을 더 포함할 수 있다. 광역제어신호는 표시영역(DA)의 구동전원 공급을 일괄 제어하기 위한 것일 수 있다.
광역제어라인(GCL)은 단위화소(UP)의 상하방향의 다른 일측(도 5의 하측)에 배치될 수 있다. 그리고, 도 5에 도시되지 않았으나, 박막트랜지스터 어레이 기판(10)은 제1 화소영역(PX1)과 제2 화소영역(PX2)이 상하방향으로 번갈아 배치되는 구조에 맞추어, 광역제어라인(GCL)에 연결되고 수직방향으로 배치되는 보조 광역제어라인(도 7의 GCL')을 더 포함할 수 있다.
즉, 각 단위화소(UP)는 제1 데이터라인(RDL), 제2 데이터라인(GDL), 및 제3 데이터라인(BDL)과, 제1 구동전원라인(VDL)과, 스캔라인(SL)과, 광역제어라인(GCL)에 연결될 수 있다.
일 예로, 제1 구동전원라인(VDL)은 각 단위화소(UP)의 좌우방향의 양측에 배치될 수 있다. 제1 데이터라인(RDL), 제2 데이터라인(GDL), 및 제3 데이터라인(BDL)은 제1 구동전원라인(VDL)으로부터 이격될 수 있다. 즉, 제1 데이터라인(RDL), 제2 데이터라인(GDL), 및 제3 데이터라인(BDL)은 각 단위화소(UP) 내의 수직라인들 사이, 즉 제1 화소영역(PX1)과 제2 화소영역(PX2)의 제1 수직라인과 제3 화소영역(PX3)의 제2 수직라인 사이에 수평방향으로 상호 나란하게 배치될 수 있다. 스캔라인(SL)은 각 단위화소(UP)의 수직방향의 일측에 배치될 수 있다.
여기서, 제1 데이터라인(RDL)과 제2 데이터라인(GDL)은 제1 수직라인에 인접하게 배치되고, 제3 데이터라인(BDL)은 제2 수직라인에 인접하게 배치될 수 있다.
그리고, 제1 구동전원라인(VDL)은 그의 양측에 배치된 수직라인들에 공유될 수 있다.
도 6은 도 5의 어느 하나의 화소영역에 대응한 화소구동회로의 예시를 보여주는 등가회로도이다.
도 6을 참조하면, 각 화소영역(도 4, 도 5의 PX)은 발광소자(EMD), 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제3 박막트랜지스터(T3), 및 스토리지 커패시터(CST)를 포함할 수 있다.
발광소자(EMD)는 유기발광재료로 이루어진 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode)일 수 있다. 또는, 발광소자(EMD)는 광전변환재료로 이루어진 발광층을 포함할 수도 있다.
제1 박막트랜지스터(T1)는 제1 구동전원라인(VDL)과 제2 구동전원라인(VSL) 사이에 발광소자(EMD)와 직렬로 연결된다. 제2 구동전원라인(VSL)은 제1 구동전원라인(VSL)에 의한 제1 구동전원보다 낮은 전압 레벨의 제2 구동전원을 공급하는 라인일 수 있다.
일 예로, 발광소자(EMD)의 애노드전극은 제1 박막트랜지스터(T1)의 드레인전극에 연결되고, 발광소자(EMD)의 캐소드전극은 제2 구동전원라인(VSL)에 연결될 수 있다.
그리고, 제1 박막트랜지스터(T1)의 소스전극은 제1 구동전원라인(VDL)에 연결될 수 있다.
다만, 소스전극과 드레인전극의 연결 노드는 제1 박막트랜지스터(T1)의 구조 타입에 따라, 예시와 반대로 변경될 수 있다.
스토리지 커패시터(CST)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 배치된다. 제1 노드(ND1)는 제1 박막트랜지스터(T1)의 게이트전극에 연결된 접점이다. 제2 노드(ND2)는 제1 박막트랜지스터(T1)와 발광소자(EMD) 사이의 접점이다.
제2 박막트랜지스터(T2)는 데이터라인(DL)과 제1 노드(ND1) 사이에 연결되고 스캔라인(SL)의 스캔신호에 기초하여 턴온된다. 제2 박막트랜지스터(T2)가 스캔라인(SL)의 스캔신호에 의해 턴온되면, 데이터라인(DL)의 데이터신호가 제2 박막트랜지스터(T2) 및 제1 노드(ND1)를 통해 스토리지 커패시터(CST) 및 제1 박막트랜지스터(T1)의 게이트전극으로 공급된다.
제3 박막트랜지스터(T3)는 제1 구동전원라인(VDL)과 제3 노드(ND3) 사이에 연결되고, 광역제어라인(GCL)의 광역제어신호에 기초하여 턴온된다. 제3 노드(ND3)는 제1 박막트랜지스터(T1)의 소스전극과 제3 박막트랜지스터(T3) 사이의 접점이다.
제3 박막트랜지스터(T3)가 광역제어라인(GCL)의 광역제어신호에 의해 턴온되면, 제1 구동전원라인(VDL)의 제1 구동전원이 제3 노드(ND3)에 공급된다.
그리고, 제1 박막트랜지스터(T1)는 소스전극과 게이트전극 사이의 전압차, 즉 제1 노드(ND1)와 제3 노드(ND3) 사이의 전압차에 대응하는 크기의 구동전류를, 제1 구동전원라인(VDL)과 제2 구동전원라인(VSL) 사이에 발생시킨다. 이때, 발광소자(EMD)는 제1 박막트랜지스터(T1)에 의한 구동전류에 대응하는 휘도의 광을 방출한다.
더불어, 도 6의 도시와 같이, 제1 박막트랜지스터(T1)는 안정적인 채널 형성을 위해 제2 노드(ND2)에 연결되는 보조 게이트전극을 더 포함할 수 있다.
제2 박막트랜지스터(T2)는 안정적인 채널 형성을 위해 스캔라인(SL)에 연결되는 보조 게이트전극을 더 포함할 수 있다.
제3 박막트랜지스터(T3)는 안정적인 채널 형성을 위해 광역제어라인(GCL)에 연결되는 보조 게이트전극을 더 포함할 수 있다.
한편, 도 6은 복수의 화소영역(PX) 각각의 화소 구동 회로가 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3)를 포함한 3T1C 구조인 것을 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 본 발명에 따른 화소 구동 회로는 3T1C에 국한되지 않으며, 제3 박막트랜지스터(T3)를 포함하지 않는 2T1C 구조를 비롯한 다양한 구조로 이루어질 수 있다.
또한, 도 6은 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3)가 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 이루어진 것을 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3) 중 적어도 하나는 P 타입 MOSFET일 수 있다.
도 7은 도 5의 어느 하나의 단위화소에 대한 예시를 보여주는 평면도이다. 도 8은 도 7의 제1 및 제2 화소영역을 상세히 보여주는 평면도이다. 도 9는 도 7의 제3 화소영역을 상세히 보여주는 평면도이다.
도 7을 참조하면, 단위화소(UP)는 제1 색상에 대응한 제1 화소영역(PX1)과 제2 색상에 대응한 제2 화소영역(PX2)과 제3 색상에 대응한 제3 화소영역(PX3)의 조합으로 이루어질 수 있다. 여기서, 제1 색상, 제2 색상 및 제3 색상은 적색(RED), 녹색(GREEN) 및 청색(BLUE)일 수 있다.
청색은 적색 및 녹색보다 고휘도 제어가 용이하지 않으므로, 청색에 대응한 제3 화소영역(PX3)은 적색에 대응한 제1 화소영역(PX1) 및 녹색에 대응한 제2 화소영역(PX2) 각각보다 큰 너비로 이루어질 수 있다.
일 예로, 제1 화소영역(PX1)과 제2 화소영역(PX2)이 상하방향으로 상호 번갈아 배치되고, 제3 화소영역(PX3)이 수평방향으로 제1 화소영역(PX1)과 제2 화소영역(PX2)과 인접하게 배치되는 경우, 제3 화소영역(PX3)의 수직방향의 길이는 제1 화소영역(PX1)과 제2 화소영역(PX2)의 수직방향의 총 길이에 대응될 수 있다.
박막트랜지스터 어레이 기판(10)은 수평방향의 광역제어라인(GCL)과 수직방향의 보조 광역제어라인(GCL')을 포함할 수 있다.
보조 광역제어라인(GCL')은 제1 구동전원라인(VDL)에 나란하게 배치될 수 있다.
스캔라인(SL)이 단위화소(UP)의 수직방향의 일측(도 7의 하측)에 배치된 경우, 광역제어라인(GCL)은 단위화소(UP)의 수직방향의 다른 일측(도 7의 상측)에 배치될 수 있다. 스캔라인(SL) 및 광역제어라인(GCL)은 수직방향으로 이웃한 단위화소의 광역제어라인(GCL) 및 스캔라인(SL)에 각각 인접하게 배치될 수 있다.
도 6의 도시와 같이, 제1 화소영역(PX1)과 제2 화소영역(PX2) 각각은 발광소자(EMD)에 연결되는 제1 박막트랜지스터(T1), 데이터라인(DL)과 스캔라인(SL)과 제1 박막트랜지스터(T1)에 연결되는 제2 박막트랜지스터(T2), 제1 구동전원라인(VDL)과 광역제어라인(GCL)과 제1 박막트랜지스터(T1)에 연결되는 제3 박막트랜지스터(T3)를 포함할 수 있다.
도 8을 참조하면, 제1 박막트랜지스터(T1)는 제2 박막트랜지스터(T2)와 제3 박막트랜지스터(T3) 사이에 배치될 수 있다.
제2 박막트랜지스터(T2)는 스캔라인(SL) 및 데이터라인(RDL, GDL) 간의 교차점에 인접하게 배치될 수 있다.
제3 박막트랜지스터(T3)는 수평방향의 광역제어라인(GCL) 및 제1 구동전원라인(VDL) 간의 교차점에 인접하게 배치될 수 있다.
제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3) 각각은 차광층(LSL1, LSL2, LSL3; Light Shielding Layer) 액티브층(ACT1, ACT2, ACT3; Active Layer), 게이트전극(GE1, GE2, GE3; Gate Electrode), 소스전극(SE2, SE3) 및 드레인전극(DE1, DE2)을 포함할 수 있다.
여기서, 제1 박막트랜지스터(T1)의 소스전극과 제3 박막트랜지스터(T3)의 드레인전극이 연결되는 제3 노드(ND3)는 제1 박막트랜지스터(T1)의 액티브층(ACT1)과 제3 박막트랜지스터(T3)의 액티브층(ACT3)의 연결로 구현될 수 있다. 즉, 제1 박막트랜지스터(T1)의 소스전극과 제3 박막트랜지스터(T3)의 드레인전극에 대비되는 패턴은 배제될 수 있다.
제1 화소영역(PX1)의 제2 박막트랜지스터(T2)의 게이트전극(GE2)은 스캔라인(SL)로부터 상하방향으로 분기된 패턴의 일부로 이루어질 수 있다.
제1 화소영역(PX1)의 제2 박막트랜지스터(T2)의 액티브층(ACT2)은 제2 박막트랜지스터(T2)의 게이트전극(GE2)에 교차하고 일측이 제1 데이터라인(RDL)에 중첩되는 패턴으로 이루어질 수 있다.
제1 화소영역(PX1)의 제2 박막트랜지스터(T2)의 소스전극(SE2)은 제1 데이터라인(RDL)으로부터 좌우방향으로 분기되고 제2 박막트랜지스터(T2)의 액티브층(ACT2)의 일측에 중첩되는 패턴으로 이루어질 수 있다.
제2 박막트랜지스터(T2)는 제2 박막트랜지스터(T2)의 소스전극(SE2)과 제2 박막트랜지스터(T2)의 액티브층(ACT2) 간의 중첩 영역에 배치되는 소스 전극홀(EH21; Electrode Hole)을 더 포함할 수 있다. 제2 박막트랜지스터(T2)의 소스전극(SE2)은 제2 박막트랜지스터(T2)의 소스 전극홀(EH21)을 통해 제2 박막트랜지스터(T2)의 액티브층(ACT2)의 일측에 연결될 수 있다.
제1 화소영역(PX1)의 제2 박막트랜지스터(T2)의 드레인전극(DE2)은 제2 박막트랜지스터(T2)의 액티브층(ACT2)의 다른 일측에 중첩되는 패턴으로 이루어질 수 있다.
제2 박막트랜지스터(T2)는 제2 박막트랜지스터(T2)의 드레인전극(DE2)과 제2 박막트랜지스터(T2)의 액티브층(ACT2) 간의 중첩 영역에 배치되는 드레인 전극홀(EH22)을 더 포함할 수 있다. 제2 박막트랜지스터(T2)의 드레인전극(DE2)은 제2 박막트랜지스터(T2)의 드레인 전극홀(EH22)을 통해 제2 박막트랜지스터(T2)의 액티브층(ACT2)의 다른 일측에 연결될 수 있다.
제1 화소영역(PX1)의 제2 박막트랜지스터(T2)의 차광층(LSL2)은 제2 박막트랜지스터(T2)의 게이트전극(GE2)에 부분적으로 중첩되는 패턴으로 이루어질 수 있다.
제2 박막트랜지스터(T2)는 제2 박막트랜지스터(T2)의 게이트전극(GE2)의 일부에 대응한 게이트 전극홀(EH23), 제2 박막트랜지스터(T2)의 차광층(LSL2)의 일부에 대응한 콘택홀(CH2) 및 제2 박막트랜지스터(T2)의 게이트 전극홀(EH23)과 제2 박막트랜지스터(T2)의 콘택홀(CH2) 사이를 잇는 연결패턴(CNP; Connection Pattern)을 더 포함할 수 있다.
제2 박막트랜지스터(T2)의 차광층(LSL2)은 제2 박막트랜지스터(T2)의 게이트 전극홀(EH23), 제2 박막트랜지스터(T2)의 콘택홀(CH2) 및 연결패턴(CNP)을 통해 제2 박막트랜지스터(T2)의 게이트전극(GE2)에 연결될 수 있다.
수평방향의 광역제어라인(GCL)은 라인홀(LH)을 통해 수직방향의 광역제어라인(GCL')에 연결될 수 있다.
제1 화소영역(PX1)의 제3 박막트랜지스터(T3)의 게이트전극(GE3)은 광역제어라인(GCL)으로부터 상하방향으로 분기되는 패턴의 일부로 이루어질 수 있다.
제1 화소영역(PX1)의 제3 박막트랜지스터(T3)의 액티브층(ACT3)은 제3 박막트랜지스터(T3)의 게이트전극(GE3)에 교차하고 일측이 제1 구동전원라인(VDL)에 중첩되는 패턴으로 이루어질 수 있다.
제1 화소영역(PX1)의 제3 박막트랜지스터(T3)의 소스전극(SE3)은 제1 구동전원라인(VDL) 중 제3 박막트랜지스터(T3)의 액티브층(ACT3)에 중첩되는 일부로 이루어질 수 있다.
제3 박막트랜지스터(T3)는 제3 박막트랜지스터(T3)의 소스전극(SE3)과 제3 박막트랜지스터(T3)의 액티브층(ACT3) 간의 중첩 영역에 배치되는 소스 전극홀(EH31)을 더 포함할 수 있다. 제3 박막트랜지스터(T3)의 소스전극(SE3)은 제3 박막트랜지스터(T3)의 소스 전극홀(EH31)을 통해 제3 박막트랜지스터(T3)의 액티브층(ACT3)의 일측에 연결될 수 있다.
제1 화소영역(PX1)의 제3 박막트랜지스터(T3)의 드레인전극(미도시)은 제3 노드(ND3)에 대응되며, 제3 노드(ND3)는 제3 박막트랜지스터(T3)의 액티브층(ACT3)과 제1 박막트랜지스터(T1)의 액티브층(ACT1) 간의 연결로 구현될 수 있으므로, 제3 박막트랜지스터(T3)의 드레인전극(미도시)은 배제될 수 있다.
제1 화소영역(PX1)의 제3 박막트랜지스터(T3)의 차광층(LSL3)은 제3 박막트랜지스터(T3)의 게이트전극(GE3)에 부분적으로 중첩되는 패턴으로 이루어질 수 있다.
제1 화소영역(PX1)의 제3 박막트랜지스터(T3)의 차광층(LSL3)은 보조 광역제어라인(GCL')으로부터 수평방향으로 분기된 패턴에 부분적으로 더 중첩될 수 있다.
제3 박막트랜지스터(T3)는 보조 광역제어라인(GCL')으로부터 수평방향으로 분기된 패턴과 제3 박막트랜지스터(T3)의 차광층(LSL3) 간의 중첩영역에 대응한 콘택홀(CH3)을 더 포함할 수 있다.
제3 박막트랜지스터(T3)의 차광층(LSL3)은 제3 박막트랜지스터(T3)의 콘택홀(CH3)을 통해 보조 광역제어라인(GCL')에 연결될 수 있다. 이로써, 제3 박막트랜지스터(T3)의 차광층(LSL3)과 게이트전극(GE3)은 모두 광역제어라인(GCL)에 연결된다.
제1 화소영역(PX1)의 제1 박막트랜지스터(T1)의 게이트전극(GE1)은 일단이 제2 박막트랜지스터(T2)의 드레인전극(DE2)의 일부와 중첩되는 패턴으로 이루어질 수 있다.
제1 박막트랜지스터(T1)의 게이트전극(GE1)의 다른 일단은 제2 및 제3 박막트랜지스터(T2, T3)의 게이트전극(GE2, GE3)과 접하지 않고 제2 및 제3 박막트랜지스터(T2, T3)의 차광층(LSL2, LSL3)과 액티브층(ACT2, ACT3)에 중첩되지 않는 범위 내에서 제1 화소영역(PX1)의 유효영역 내에 가능한 넓게 확장될 수 있다. 이러한 제1 박막트랜지스터(T1)의 게이트전극(GE1)의 다른 일단은 스토리지 커패시터(도 6의 CST)의 하부전극(CBE; Capacitor Bottom Electrode)으로 구비될 수 있다.
도 8에 도시되지 않았으나, 박막트랜지스터 어레이 기판(10)은 하부전극(CBE), 소스전극(SE2, SE3) 및 드레인전극(DE1, DE2)과 다른 층에 배치되고 하부전극(CBE)과 중첩되는 스토리지 커패시터(CST)의 상부전극(미도시)을 더 포함할 수 있다.
제1 박막트랜지스터(T1)는 제1 박막트랜지스터(T1)의 게이트전극(GE1)과 제2 박막트랜지스터(T2)의 드레인전극(DE2) 간의 중첩영역의 일부에 대응하는 게이트 전극홀(EH13)을 더 포함할 수 있다.
제1 박막트랜지스터(T1)의 게이트전극(GE1)은 게이트 전극홀(EH13)을 통해 제2 박막트랜지스터(T2)의 드레인전극(DE2)에 연결될 수 있다.
제1 박막트랜지스터(T1)의 액티브층(ACT1)은 제1 박막트랜지스터(T1)의 게이트전극(GE1)에 교차하고 일측이 제3 박막트랜지스터(T3)의 액티브층(ACT3)에 접하는 패턴으로 이루어질 수 있다.
제1 박막트랜지스터(T1)의 액티브층(ACT1)과 제3 박막트랜지스터(T3)의 액티브층(ACT3) 간의 연결에 의해, 제3 노드(ND3)가 구현될 수 있다. 이에, 제1 박막트랜지스터(T1)의 소스전극(미도시)은 배제될 수 있다.
제1 박막트랜지스터(T1)의 드레인전극(DE1)은 제1 박막트랜지스터(T1)의 액티브층(ACT1)의 다른 일측에 중첩되는 패턴으로 이루어질 수 있다.
제1 박막트랜지스터(T1)의 드레인전극(DE1) 중 일부는 제1 박막트랜지스터(T1)의 액티브층(ACT1)의 다른 일측에 중첩되고, 다른 일부는 제1 박막트랜지스터(T1)의 차광층(LSL1)에 중첩되며, 또 다른 일부는 제1 박막트랜지스터(T1)의 게이트전극(GE1) 즉, 하부전극(CBE)에 중첩될 수 있다.
제1 박막트랜지스터(T1)는 제1 박막트랜지스터(T1)의 드레인전극(DE1)과 제1 박막트랜지스터(T1)의 액티브층(ACT1) 간의 중첩 영역에 배치되는 드레인 전극홀(EH12), 및 제1 박막트랜지스터(T1)의 드레인전극(DE1)과 제1 박막트랜지스터(T1)의 차광층(LSL1) 간의 중첩영역에 배치되는 콘택홀(CH1)을 더 포함할 수 있다.
제1 박막트랜지스터(T1)의 드레인전극(DE1)은 제1 박막트랜지스터(T1)의 드레인 전극홀(EH12)을 통해 제1 박막트랜지스터(T1)의 액티브층(ACT1)의 다른 일측에 연결될 수 있다.
그리고, 제1 박막트랜지스터(T1)는 제1 박막트랜지스터(T1)의 드레인전극(DE1)과 스토리지 커패시터(CST)의 상부전극(미도시)을 연결시키기 위한 커패시터홀(CSTH), 및 제1 박막트랜지스터(T1)의 드레인전극(DE1)과 발광소자(도 6의 EMD)의 애노드전극을 연결시키기 위한 화소홀(PH)을 더 포함할 수 있다. 커패시터홀(CSTH) 및 화소홀(PH)은 각각 제1 박막트랜지스터(T1)의 드레인전극(DE1)에 중첩되고 서로 이격될 수 있다.
제1 박막트랜지스터(T1)의 차광층(LSL1)은 제1 박막트랜지스터(T1)의 게이트전극(GE1) 및 제1 박막트랜지스터(T1)의 액티브층(ACT1) 모두와 중첩되는 일부를 포함한 패턴으로 이루어질 수 있다.
제1 박막트랜지스터(T1)의 차광층(LSL1)은 제1 박막트랜지스터(T1)의 콘택홀(CH1)을 통해 제1 박막트랜지스터(T1)의 드레인전극(DE1)에 연결될 수 있다.
제2 화소영역(PX2)은 제1 화소영역(PX1)에 수직방향으로 인접하게 배치될 수 있다.
제2 화소영역(PX2)의 제1, 제2 및 제3 박막트랜지스터(T1, T2, T3)는 제2 박막트랜지스터(T2)의 소스전극(SE2)이 제2 데이터라인(GDR)으로부터 분기된 패턴으로 이루어지는 점과 제3 박막트랜지스터(T3)의 게이트전극(GE3)이 수직방향의 보조 광역제어라인(GCL')으로부터 수평방향으로 분기된 패턴으로 이루어지는 점을 제외하면, 제1 화소영역(PX1)의 제1, 제2 및 제3 박막트랜지스터(T1, T2, T3)와 사실상 동일하므로, 중복 설명을 생략한다.
도 7을 참조하면, 제3 화소영역(PX3)은 제1 화소영역(PX1) 및 제2 화소영역(PX2)의 좌우방향의 일측에 인접하게 배치될 수 있다.
도 9를 참조하면, 제3 화소영역(PX3)의 제1, 제2 및 제3 박막트랜지스터(T1, T2, T3)는 제2 박막트랜지스터(T2)의 소스전극(SE2)이 제3 데이터라인(BDR)으로부터 분기된 패턴으로 이루어지는 점을 제외하면, 제1 화소영역(PX1)의 제1, 제2 및 제3 박막트랜지스터(T1, T2, T3)와 사실상 동일하므로, 중복 설명을 생략한다.
다음, 각 실시예에 따른 박막트랜지스터에 대해 설명한다.
도 10은 제1 실시예에 따른 도 8의 Ⅰ-Ⅰ'에 대한 예시를 보여주는 단면도이다. 도 11은 제1 실시예에 따른 도 8의 Ⅱ-Ⅱ'에 대한 예시를 보여주는 단면도이다. 도 12는 제1 실시예에 따른 도 8의 Ⅲ-Ⅲ'에 대한 예시를 보여주는 단면도이다.
도 10을 참조하면, 제1 실시예에 따른 박막트랜지스터 어레이 기판의 회로 어레이(12A)의 각 화소영역(PX)에 구비된 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3) 중 적어도 하나는 기판(11) 상에 배치되는 차광층(도 8, 도 9의 LSL1, LSL2, LSL3), 차광층(도 8, 도 9의 LSL1, LSL2, LSL3) 상에 배치되고 금속산화물로 이루어지는 산소공급층(OSL; Oxygen Supplying Layer), 기판(11) 상에 배치되고 산소공급층(OSL)을 덮는 버퍼막(121), 버퍼막(121) 상에 배치되고 차광층(LSL1, LSL2, LSL3)과 중첩되는 채널영역(CA; Channel Area)과 채널영역(CA)의 양측에 각각 접하는 제1 및 제2 전극영역(SDA1, SDA2)을 포함한 액티브층(도 8, 도 9의 ACT1, ACT2, ACT3), 액티브층(ACT1, ACT2, ACT3)의 채널영역(CA) 상에 배치되는 게이트절연층(122), 게이트절연층(122) 상에 배치되는 게이트전극(도 8, 도 9의 GE1, GE2, GE3), 버퍼막(121) 상에 배치되고 액티브층(ACT1, ACT2, ACT3) 및 게이트전극(GE1, GE2, GE3)을 덮는 층간절연막(123), 층간절연막(123)을 관통하고 액티브층(ACT1, ACT2, ACT3)의 제1 전극영역(SDA1 또는 SDA2)의 일부에 대응하는 제1 전극홀(도 8, 도 9의 EH12, EH21, EH22, EH31) 및 층간절연막(123) 상에 배치되고 제1 전극홀(EH12, EH21, EH22, EH31)을 통해 액티브층(ACT1, ACT2, ACT3)의 제1 전극영역(SDA1 또는 SDA2)에 연결되는 제1 전극(도 8, 도 9의 DE1, SE2, DE2, SE3)을 포함한다.
그리고, 박막트랜지스터 어레이 기판의 회로 어레이(12A)의 각 화소영역(PX)에 구비된 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3) 중 적어도 하나는 층간절연막(123)을 관통하고 액티브층(ACT1, ACT2, ACT3)의 제2 전극영역(SDA2 또는 SDA1)의 일부에 대응하는 제2 전극홀(도 8, 도 9의 EH12, EH21, EH22, EH31) 및 층간절연막(123) 상에 배치되고 제2 전극홀(EH12, EH21, EH22, EH31)을 통해 액티브층(ACT1, ACT2, ACT3)의 제2 전극영역(SDA2 또는 SDA1)에 연결되는 제2 전극(도 8, 도 9의 DE1, SE2, DE2, SE3)을 더 포함할 수 있다.
여기서, 제1 및 제2 전극영역(SDA1, SDA2) 중 어느 하나는 소스영역(SDA1; Source-Drain Area)이고, 다른 나머지 하나는 드레인영역(SDA2)이다.
제1 전극은 소스전극 및 드레인전극 중 어느 하나이고, 제2 전극은 소스전극 및 드레인전극 중 다른 나머지 하나이다.
즉, 박막트랜지스터 어레이 기판의 회로 어레이(12A)의 각 화소영역(PX)에 구비된 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3) 중 적어도 하나는 소스전극 및 드레인전극 중 적어도 하나를 포함할 수 있다.
제1 전극홀(EH12, EH21, EH22, EH31)은 액티브층(ACT2, ACT3)의 소스영역(SDA1)과 소스전극(SE2, SE3) 사이의 소스 전극홀(EH21, EH31), 아니면 액티브층(ACT1, ACT2)의 드레인영역(SDA2)과 드레인전극(DE1, DE2) 사이의 드레인 전극홀(EH12, EH22)을 지칭한다.
그리고, 도 11을 참조하면, 박막트랜지스터 어레이 기판의 회로 어레이(12A)의 각 화소영역(PX)에 구비된 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3) 중 적어도 하나는 층간절연막(123) 및 버퍼막(121)을 관통하고 산소공급층(OSL)의 일부에 대응하는 콘택홀(도 8, 도 9의 CH1, CH2, CH3)을 더 포함하고, 차광층(LSL1, LSL2, LSL3)은 콘택홀(CH1, CH2, CH3)을 통해 게이트전극(GE1, GE2, GE3) 또는 제1 전극(DE1, SE2, DE2, SE3)과 전기적으로 연결될 수 있다.
구체적으로, 도 10에 예시된 제2 화소영역(PX2)의 제2 박막트랜지스터(T2)는 기판(11) 상에 배치되는 차광층(LSL2), 차광층(LSL2) 상에 배치되고 금속산화물로 이루어지는 산소공급층(OSL), 산소공급층(OSL2)을 덮는 버퍼막(121) 상에 배치되고 채널영역(CA)과 소스영역(SDA1)과 드레인영역(SDA2)을 포함하는 액티브층(ACT2), 액티브층(ACT2)의 채널영역(CA) 상에 배치되는 게이트절연층(122), 게이트절연층(122) 상에 배치되는 게이트전극(GE2), 및 게이트전극(GE2) 및 액티브층(ACT2)을 덮는 층간절연막(123) 상에 배치되고 층간절연막(123)을 관통하는 소스 전극홀(EH21)을 통해 액티브층(ACT2)의 소스영역(SDA1)에 연결되는 소스전극(SE2)을 포함할 수 있다.
제2 화소영역(PX2)의 제2 박막트랜지스터(T2)의 소스전극(SE2)은 제2 데이터라인(GDL)의 일부로 이루어질 수 있다.
그리고, 제2 박막트랜지스터(T2)는 층간절연막(123)을 관통하는 드레인 전극홀(EH22), 및 층간절연막(123) 상에 배치되고 드레인 전극홀(EH22)을 통해 액티브층(ACT2)의 드레인영역(SDA2)에 연결되는 드레인전극(DE)을 더 포함할 수 있다.
제2 박막트랜지스터(T2)의 드레인전극(DE2)은 층간절연막(123)을 관통하는 제1 박막트랜지스터(T1)의 게이트 전극홀(EH13)을 통해 제1 박막트랜지스터(T1)의 게이트전극(GE1)에 연결될 수 있다.
기판(11)은 절연 재료로 마련될 수 있다. 일 예로, 기판(11)은 유리, 석영, 고분자 수지 등의 절연 재료로 이루어질 수 있다. 여기서, 고분자 수지의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다.
박막트랜지스터 어레이 기판(10)에 구비된 회로 어레이(12) 및 발광 어레이(13) 등을 견고하게 지지하기 위해 기판(11)은 리지드(RIGID; 강성)으로 마련될 수 있다.
또는, 표시 장치(1)의 용이한 변형을 위해 기판(11)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등의 변형이 용이한 플렉시블(flexible)하고 연성인 절연 재료로 이루어질 수 있다.
또는, 기판(11)은 금속 재료로 이루어질 수도 있다.
액티브층(ACT2)은 산화물 반도체로 이루어질 수 있다.
일 예로, 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속과 산소(O)를 포함할 수 있다.
이처럼 액티브층(ACT2)이 산화물 반도체로 이루어짐에 따라, 박막트랜지스터들 간의 문턱전압 차이를 저감시키기 위해, 박막트랜지스터 어레이 기판(10)은 차광층(LSL2) 및 산소공급층(OSL)을 포함할 수 있다.
차광층(LSL2)은 기판(11)으로부터의 외부광이 액티브층(ACT2)으로 입사되는 것을 방지하기 위한 것이다. 특히, 액티브층(ACT2)이 광에 의한 반도체 특성 변동이 유발되는 산화물 반도체로 이루어지는 경우, 차광층(LSL2)에 의해 박막트랜지스터의 문턱전압 가변이 저감될 수 있다.
차광층(LSL2)은 도전성의 차광재료로 이루어질 수 있다.
차광층(LSL2)은 적어도 액티브층(ACT2)의 채널영역(CA)에 중첩될 수 있다.
산소공급층(OSL)은 열처리 과정으로 액티브층(ACT2)에 산소를 공급하기 위한 것으로 금속산화물로 이루어질 수 있다.
즉, 액티브층(ACT2)의 채널영역(CA) 위에 게이트절연층(122)을 배치하는 공정에 의해, 액티브층(ACT2) 내에 산소 결함이 발생될 수 있으며, 그로 인해 액티브층(ACT2)의 반도체 특성이 저하될 수 있다. 이를 방지하기 위해, 산소공급층(OS)을 통해 버퍼막(121)으로 과잉 산소를 주입하고, 열처리를 실시하면, 버퍼막(121)의 산소가 액티브층(ACT2)으로 공급될 수 있다.
이로써, 박막트랜지스터의 문턱전압 특성이 개선될 수 있으므로, 박막트랜지스터의 소자 신뢰도가 향상될 수 있고, 복수의 박막트랜지스터의 문턱전압 특성 균일도가 개선될 수 있으며, 복수의 화소영역(PX)의 휘도 특성 균일도가 개선될 수 있다.
산소공급층(OSL)은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속을 포함한 금속산화물로 이루어질 수 있다. 일 예로, 산소공급층(OSL)은 액티브층(ACT2)과 동일한 재료로 이루어질 수 있다. 예시적으로, 산소공급층(OSL)과 액티브층(ACT2)은 IGZO(In-Ga-Zn-O)으로 이루어질 수 있다.
산소공급층(OSL)은 차광층(LSL2)과 동일한 마스크 공정으로 마련됨으로써, 차광층(LSL2) 위에 차광층(LSL2)과 유사한 평면 형태로 배치될 수 있다.
버퍼막(121)은 기판(11)에 전체적으로 배치되며, 산소공급층(OSL) 및 차광층(LSL2)을 덮는다. 버퍼막(121)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나의 단일층 또는 다중층으로 이루어질 수 있다.
액티브층(ACT2)은 채널이 발생되는 채널영역(CA)과 채널영역(CA) 양측에 접하는 소스영역(SDA1) 및 드레인영역(SDA2)을 포함한다. 채널영역(CA)의 채널은 소스영역(SDA1) 및 드레인영역(SDA2) 중 어느 하나와 채널영역(CA) 간의 전압차에 대응될 수 있다.
게이트절연층(122)은 적어도 액티브층(ACT2)의 채널영역(CA) 상에 배치된다.
게이트절연층(122)은 후술되는 게이트전극(GE2)과 동일한 마스크 공정으로 마련됨으로써, 게이트전극(GE2) 아래에 게이트전극(GE2)과 유사한 평면 형태로 배치될 수 있다.
게이트절연층(122)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트절연층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
게이트전극(GE2)은 게이트절연층(122) 상에 배치된다.
게이트전극(GE2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 혼합물 중 적어도 하나의 단일층 또는 다중층으로 이루어질 수 있다.
또는, 게이트전극(GE2)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3) 등과 같은 일함수가 높은 물질층을 더 포함할 수 있다.
층간절연막(123)은 버퍼막(121) 상에 전체적으로 배치되며, 액티브층(ACT2) 및 게이트전극(GE2)을 덮는다.
층간절연막(123)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질로 이루어질 수 있다.
제2 화소영역(PX2)의 제2 박막트랜지스터(T2)는 층간절연막(123) 상에 배치되는 소스전극(SE2) 및 드레인전극(DE2)을 포함할 수 있다.
소스전극(SE2)은 층간절연막(123)을 관통하는 소스 전극홀(EH21)을 통해 액티브층(ACT2)의 소스영역(SDA1)에 연결될 수 있다.
제2 화소영역(PX2)의 제2 박막트랜지스터(T2)의 소스전극(SE2)은 제2 데이터라인(GDL)의 일부로 이루어질 수 있다.
드레인전극(DE2)은 층간절연막(123)을 관통하는 드레인 전극홀(EH22)을 통해 액티브층(ACT2)의 드레인영역(SDA2)에 연결될 수 있다.
제2 박막트랜지스터(T2)의 드레인전극(DE2)은 층간절연막(123)을 관통하는 제1 박막트랜지스터(T1)의 게이트 전극홀(EH13)을 통해 제1 박막트랜지스터(T1)의 게이트전극(GE1)에 연결될 수 있다.
소스전극(SE2) 및 드레인전극(DE2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 혼합물 중 적어도 하나로 이루어질 수 있다.
더불어, 회로 어레이(12A)는 층간절연막(123) 상에 배치되고 소스전극(SE2) 및 드레인전극(DE2)을 덮는 트랜지스터 보호막(124)을 더 포함할 수 있다.
도 11을 참조하면, 제2 박막트랜지스터(T2)는 층간절연막(123)을 관통하고 게이트전극(GE2)의 일부를 개구하는 게이트 전극홀(EH23), 층간절연막(123)과 버퍼막(121)을 관통하고 산소공급층(OSL)의 일부를 개구하는 콘택홀(CH2), 및 게이트 전극홀(EH23)과 콘택홀(CH2) 사이를 잇는 연결패턴(CNP)을 더 포함할 수 있다.
즉, 제2 박막트랜지스터(T2)의 차광층(LSL2)은 게이트전극홀(EH23), 연결패턴(CNP), 콘택홀(CH2) 및 산소공급층(OSL)을 통해 게이트전극(GE2)과 연결될 수 있다. 이로써, 제2 박막트랜지스터(T2)의 차광층(LSL2)은 게이트전극(GE2)과 동일한 전압레벨을 갖는 보조 게이트전극으로 기능할 수 있다.
그리고, 제2 박막트랜지스터(T2)의 차광층(LSL2)과 마찬가지로, 제3 박막트랜지스터(T3)의 차광층(LSL3) 또한 제3 박막트랜지스터(T3)의 게이트전극(GE3)과 동일한 전압레벨을 갖는 보조 게이트전극으로 기능할 수 있다.
즉, 도 8을 참조하면, 제3 박막트랜지스터(T3)는 차광층(LSL3)과 보조 광역제어라인(GCL') 간의 중첩 영역에 배치되는 콘택홀(CH3)을 포함하고, 차광층(LSL3)은 콘택홀(CH3)을 통해 보조 광역제어라인(GCL')에 연결될 수 있다. 제3 박막트랜지스터(T3)의 게이트전극(GE3)은 광역제어라인(GCL)에서 분기된 패턴의 일부로 이루어지고, 보조 광역제어라인(GCL')은 라인홀(LH)을 통해 광역제어라인(GCL)에 연결된다. 이에, 제3 박막트랜지스터(T3)의 게이트전극(GE3) 및 차광층(LSL3)은 모두 광역제어라인(GCL)에 연결되어 광역제어신호를 공급받으므로, 제3 박막트랜지스터(T3)의 차광층(LSL3)은 제3 박막트랜지스터(T3)의 게이트전극(GE3)과 동일한 전압레벨을 갖는 보조 게이트전극으로 기능할 수 있다.
도 12를 참조하면, 제1 박막트랜지스터(T1)는 액티브층(ACT1)의 소스영역이 제3 박막트랜지스터(T3)의 액티브층(ACT3)과 접하여 제3 노드(ND3)를 구현하는 점과, 드레인전극(DE1)이 층간절연막(123) 및 버퍼막(121)을 관통하는 콘택홀(CH1) 및 산소공급층(OSL)을 통해 차광층(LSL1)에 연결되는 점을 제외하면, 도 11 및 도 12에 도시된 제2 박막트랜지스터(T2)와 동일하므로, 중복되는 설명을 생략한다.
그리고, 제3 박막트랜지스터(T3)는 액티브층(ACT3)의 드레인영역이 제1 박막트랜지스터(T1)의 액티브층(ACT1)에 접하여 제3 노드(ND3)를 구현하는 점과, 소스전극(SE3)이 제1 구동전원라인(VDL)의 일부로 이루어지는 점을 제외하면, 도 11 및 도 12에 도시된 제2 박막트랜지스터(T2)와 동일하므로, 중복되는 설명을 생략한다.
이상과 같이, 제1 실시예에 따른 제1, 제2 및 제3 박막트랜지스터(T1, T2, T3)는 차광층(LSL1, LSL2, LSL3) 상에 배치되는 산소공급층(OSL)을 포함함에 따라, 열처리를 통해 산화물 반도체로 이루어진 액티브층(ACT1, ACT2, ACT3)의 반도체 특성을 개선시킬 수 있다. 이로써, 박막트랜지스터(T1, T2, T3)의 문턱전압 특성이 균일해질 수 있으므로, 복수의 화소영역(PX)의 휘도 제어가 용이해질 수 있어, 표시 장치(1)의 표시 품질이 개선될 수 있다.
도 13은 제2 실시예에 따른 도 8의 Ⅰ-Ⅰ'에 대한 예시를 보여주는 단면도이다. 도 14는 제2 실시예에 따른 도 8의 Ⅱ-Ⅱ'에 대한 예시를 보여주는 단면도이다. 도 15는 제2 실시예에 따른 도 8의 Ⅲ-Ⅲ'에 대한 예시를 보여주는 단면도이다.
도 13, 도 14 및 도 15를 참조하면, 제2 실시예에 따른 박막트랜지스터 어레이 기판(10)의 회로 어레이(12B)에 구비된 제1, 제2 및 제3 박막트랜지스터(T1, T2, T3)는 게이트전극(GE1, GE2, GE3)과 게이트절연층(122) 사이에 배치되고 금속 산화물로 이루어지는 보조 산소공급층(SOSL; Sub Oxygen Supplying Layer)을 더 포함하는 점을 제외하면, 도 10, 도 11 및 도 12에 따른 제1 실시예와 동일하므로, 이하에서 중복 설명을 생략한다.
제2 실시예에 따르면, 액티브층(ACT1, ACT2, ACT3)의 위, 아래에 보조 산소공급층(SOSL)과 산소공급층(OSL)이 배치되므로, 열처리 공정 시, 액티브층(ACT1, ACT2, ACT3)의 상면과 하면으로 산소가 공급될 수 있다.
이로써, 액티브층(ACT1, ACT2, ACT3)에 대한 산소 공급이 충분하게 실시될 수 있고, 채널영역(CA)의 상부와 하부에서의 반도체 특성이 고르게 유지될 수 있다. 그러므로, 박막트랜지스터(T1, T2, T3)의 문턱전압 특성이 더욱 균일해질 수 있다.
도 16은 제3 실시예에 따른 도 8의 Ⅱ-Ⅱ'에 대한 예시를 보여주는 단면도이다. 도 17은 제3 실시예에 따른 도 8의 Ⅲ-Ⅲ'에 대한 예시를 보여주는 단면도이다.
도 16 및 도 17을 참조하면, 제3 실시예에 따른 박막트랜지스터 어레이 기판(10)의 회로 어레이(12C)에 구비된 제1, 제2 및 제3 박막트랜지스터(T1, T2, T3)는 산소공급층(OSL', OSL")이 서로 다른 두께의 부분들을 가지는 점을 제외하면 도 10, 도 11 및 도 12에 따른 제1 실시예와 동일하므로, 이하에서 중복 설명을 생략한다.
제3 실시예에 따르면, 차광층(LSL1, LSL2, LSL3) 상에 배치된 산소공급층 중 콘택홀(CH1, CH2, CH3)에 대응하는 일부(OSL')는 제1 두께(TH1)로 이루어지고, 다른 나머지 일부(OSL")는 제1 두께(TH1)보다 작은 제2 두께(TH2)로 이루어진다.
버퍼막(121)은 기판(11) 상에 평평하게 배치되고 산소공급층(OSL', OSL")을 덮는다.
이에 따라, 버퍼막(121) 중 기판(11)에 접하는 일부는 제3 두께(TH3)로 이루어지는 경우, 버퍼막(121)의 제3 두께(TH3)는 산소공급층(OSL')의 제1 두께(TH1)와 차광층(LSL2)의 두께의 합을 초과한다.
달리 설명하면, 버퍼막(121) 중 제1 두께(TH1)의 산소공급층(OSL')을 덮는 다른 일부는 0을 초과하고 제3 두께(TH3)보다 작은 제4 두께(TH4)로 이루어질 수 있다. 일 예로, 버퍼막(121)의 제4 두께(TH4)와 액티브층(ACT2)의 두께의 합은 300Å 이하일 수 있다.
이와 같이 하면, 콘택홀(CH1, CH2, CH3)에 대응한 버퍼막(121)의 제4 두께(TH4)가 충분히 작아짐으로써, 층간절연막(123)을 관통하는 소스 전극홀 (EH21, EH31), 드레인 전극홀(EH12, EH22) 및 게이트 전극홀(EH13, EH23)을 배치하는 공정 시 층간절연막(123)과 버퍼막(121)을 관통하는 콘택홀(CH1, CH2, CH3)이 함께 배치되더라도, 액티브층(ACT1, ACT2, ACT3)이 과도한 에칭으로 인해 손상될 가능성이 낮아질 수 있다.
이상과 같이, 제3 실시예에 따르면, 층간절연막(123)과 버퍼막(121)을 관통하는 콘택홀(CH1, CH2, CH3)을 층간절연막(123)을 관통하는 소스 전극홀 (EH21, EH31), 드레인 전극홀(EH12, EH22) 및 게이트 전극홀(EH13, EH23)과 함께 배치하더라도, 과도한 에칭으로 인한 액티브층(ACT1, ACT2, ACT3)의 손상이 방지될 수 있다. 그러므로, 제조방법의 간소화에 유리해질 수 있다.
다음, 각 실시예에 따른 박막트랜지스터의 제조방법에 대해 설명한다.
도 18 및 도 19는 제1 실시예에 따른 박막트랜지스터의 제조방법을 나타낸 순서도이다. 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34 및 도 35는 도 18 및 도 19의 단계 별 공정도이다.
도 18 및 도 19를 참조하면, 제1 실시예에 따른 박막트랜지스터의 제조방법은 기판(11) 상에 차광도전성재료막과 금속산화물재료막을 순차 적층하는 단계(S11), 금속산화물재료막(202) 상에 포토레지스트 마스크층을 배치하는 단계(S12), 포토레지스트 마스크층을 배치한 상태에서 금속산화물재료막(202)을 패터닝하여 산소공급층(OSL)을 배치하는 단계(S13), 포토레지스트 마스크층(301)을 유지한 상태에서 차광도전성재료막(201)을 패터닝하여 차광층(LSL1, LSL2, LSL3)을 배치하는 단계(S14), 포토레지스트 마스크층을 제거하는 단계(S15), 기판(11) 상에 산소공급층(OSL)을 덮는 버퍼막(121)을 배치하는 단계(S20), 버퍼막(121) 상의 반도체재료막을 패터닝하여 채널영역(CA)과 채널영역(CA)의 양측에 접하는 제1 및 제2 전극영역(SDA1, SDA2)을 포함한 액티브층(ACT1, ACT2, ACT3)을 배치하는 단계(S30), 액티브층(ACT1, ACT2, ACT3)을 덮는 절연재료막과 절연재료막 상의 제1 도전성재료막을 패터닝하여 액티브층(ACT1, ACT2, ACT3)의 채널영역(CA)에 중첩되고 순차 적층되는 게이트절연층(122)과 게이트전극(GE1, GE2, GE3)을 배치하는 단계(S40), 버퍼막(121) 상에 액티브층(ACT1, ACT2, ACT3) 및 게이트전극(GE1, GE2, GE3)을 덮는 층간절연막(123)을 배치하는 단계(S50), 층간절연막(123) 및 버퍼막(121)을 패터닝하여 액티브층(ACT1, ACT2, ACT3)의 일부에 대응한 제1 전극홀(EH21, EH31, EH12, EH22) 및 산소공급층(OSL)의 일부에 대응한 콘택홀(CH1, CH2, CH3)을 배치하는 단계(S60), 및 층간절연막(123) 상의 제2 도전성재료막을 패터닝하여 제1 전극홀(EH21, EH31, EH12, EH22)을 통해 액티브층(ACT1, ACT2, ACT3)에 연결되는 제1 전극(DE1, SE2, DE2, SE3)을 배치하는 단계(S70)를 포함한다.
도 20을 참조하면, 표시영역을 포함한 기판(11)이 마련된 후, 기판(11)의 일면 상에 차광도전성재료막(201)과 금속산화물재료막(202)을 순차적으로 적층하는 단계(S11)가 실시된다.
일 예로, 차광도전성재료막(201)은 금속재료로 이루어질 수 있다.
금속산화물재료막(202)은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속을 포함한 금속산화물로 이루어질 수 있다. 일 예로, 금속산화물재료막(202)은 IGZO로 이루어질 수 있다.
도 21을 참조하면, 금속산화물재료막(202) 상에 포토레지스트 마스크층(301)을 배치하는 단계(S12)가 실시된다.
포토레지스트 마스크층(301)은 비교적 식각비가 낮은 재료로 이루어질 수 있다. 포토레지스트 마스크층(301)은 노광에 노출되는 정도에 따라 경화도가 달라지는 광반응성 재료로 이루어질 수 있다.
도 22를 참조하면, 포토레지스트 마스크층(301)을 배치한 상태에서 금속산화물재료막(202)을 패터닝하여 산소공급층(OSL)을 마련하는 단계(S13)가 실시된다.
이때, 금속산화물재료막(202)의 패터닝은 습식 식각으로 실시될 수 있다.
그리고, 금속산화물재료막(202)의 패터닝에 의해, 금속산화물재료막(202) 중 포토레지스트 마스크층(301)에 대응되는 일부를 제외한 나머지가 습식 식각으로 제거됨으로써, 포토레지스트 마스크층(301)에 대응되는 일부에 의해 산소공급층(OSL)이 마련될 수 있다.
도 23을 참조하면, 포토레지스트 마스크층(301)을 유지한 상태에서 차광도전성재료막(201)을 패터닝하여 차광층(LSL1, LSL2, LSL3)을 마련하는 단계(S14)가 실시된다.
이때, 차광도전성재료막(201)의 패터닝은 건식 식각으로 실시될 수 있다.
그리고, 차광도전성재료막(201)의 패터닝에 의해, 차광도전성재료막(201) 중 포토레지스트 마스크층(301)에 대응되는 일부를 제외한 나머지가 건식 식각으로 제거됨으로써, 포토레지스트 마스크층(301)에 대응되는 일부에 의해 차광층(LSL1, LSL2, LSL3)이 마련될 수 있다.
이어서, 도 24를 참조하면, 포토레지스트 마스크층(301)을 제거하는 단계(S15)가 실시된다.
이로써, 도 24 및 도 25의 도시와 같이, 제1, 제2 및 제3 박막트랜지스터(T1, T2, T3) 각각의 차광층(LSL1, LSL2, LSL3) 및 차광층(LSL1, LSL2, LSL3) 상의 산소공급층(OSL)이 마련된다.
도 26을 참조하면, 기판(11) 상에 절연재료막을 도포하여, 산소공급층(OSL)을 덮는 버퍼막(121)을 배치하는 단계(S20)가 실시된다.
버퍼막(121)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나의 단일층 또는 다중층으로 이루어질 수 있다.
도 27 및 도 28을 참조하면, 버퍼막(121) 상의 반도체재료막(미도시)을 패터닝하여, 1, 제2 및 제3 박막트랜지스터(T1, T2, T3) 각각의 액티브층(ACT1, ACT2, ACT3)을 배치하는 단계(S30)가 실시된다.
액티브층(ACT1, ACT2, ACT3)은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속을 포함한 산화물반도체로 이루어질 수 있다. 일 예로, 액티브층(ACT1, ACT2, ACT3)은 IGZO로 이루어질 수 있다. 액티브층(ACT1, ACT2, ACT3)은 산소공급층(OSL)과 동일한 재료로 이루어질 수 있다.
도 29 및 도 30을 참조하면, 액티브층(ACT1, ACT2, ACT3)을 덮는 절연재료막(203)과 절연재료막(203) 상의 제1 도전성재료막(204)을 패터닝하여 게이트절연층(122)과 게이트전극(GE1, GE2, GE3)을 배치하는 단계(S40)가 실시된다.
절연재료막(203)과 제1 도전성재료막(204)은 포토 마스크(302)에 기초하여 일괄적으로 패터닝될 수 있다. 이로써, 게이트절연층(122)과 게이트전극(GE1, GE2, GE3)은 유사한 평면 형태로 배치될 수 있다.
게이트절연층(122)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나의 단일층 또는 다중층으로 이루어질 수 있다.
게이트전극(GE1, GE2, GE3)은 게이트절연층(122)에 의해 액티브층(ACT1, ACT2, ACT3)으로부터 절연되고 액티브층(ACT1, ACT2, ACT3)의 채널영역(CA)에 중첩된다.
도 31을 참조하면, 버퍼막(121) 상에 절연재료막을 도포하여 액티브층(ACT1, ACT2, ACT3) 및 게이트전극(GE1, GE2, GE3)을 덮는 층간절연막(123)을 배치하는 단계(S50)가 실시된다.
층간절연막(123)은 무기 절연재료 또는 유기 절연재료의 단일층 또는 다중층으로 이루어질 수 있다.
도 32 및 도 33을 참조하면, 층간절연막(123)과 버퍼막(121)을 패터닝하여 제1 전극홀(EH21, EH31, EH12, EH22)과 콘택홀(CH1, CH2, CH3)을 배치하는 단계(S60)가 실시된다.
여기서, 제1 전극홀(EH21, EH31, EH12, EH22)은 층간절연막(123)을 관통하여 액티브층(ACT1, ACT2, ACT3)의 일부를 노출시키는 소스 전극홀(EH21, EH31) 또는 드레인 전극홀(EH12, EH22)을 포함한다.
그리고, 콘택홀(CH1, CH2, CH3)은 층간절연막(123)과 버퍼막(121)을 관통하고 산소공급층(OSL)의 일부를 노출시킨다.
또한, 제1 전극홀(EH21, EH31, EH12, EH22)과 콘택홀(CH1, CH2, CH3)을 배치하는 단계(S60)에서, 층간절연막(123)을 관통하여 게이트전극(GE1, GE2)의 일부를 노출시키는 게이트 전극홀(EH13, EH23)이 함께 배치될 수 있다.
이때, 제1 전극홀(EH21, EH31, EH12, EH22)의 배치와 콘택홀(CH1, CH2, CH3)의 배치는 서로 다른 마스크 공정으로 실시될 수 있다.
또는, 마스크 공정 수를 감소시키기 위해, 제1 전극홀(EH21, EH31, EH12, EH22)과 콘택홀(CH1, CH2, CH3)은 동일한 마스크 공정으로 동시에 배치될 수도 있다. 이 경우, 버퍼막(121)의 두께에 따라, 제1 전극홀(EH21, EH31, EH12, EH22)에 의해 노출된 액티브층(ACT1, ACT2, ACT3)의 일부가 손상될 수 있다.
도 34 및 도 35를 참조하면, 층간절연막(123) 상의 제2 도전성재료막(미도시)을 패터닝하여 제1 전극(DE1, SE2, DE2, SE3)을 배치하는 단계(S70)가 실시된다.
여기서, 제1 전극(DE1, SE2, DE2, SE3)은 제1 전극홀(EH21, EH31, EH12, EH22)을 통해 액티브층(ACT1, ACT2, ACT3)에 연결되는 소스전극(SE2, SE3) 또는 드레인전극(DE1, DE2)일 수 있다.
제1 전극에 관한 일 예로, 제1 박막트랜지스터(T1)의 드레인전극(DE1)은 드레인 전극홀(EH12)을 통해 액티브층(ACT1)의 드레인영역(SDA2)에 연결되고, 콘택홀(CH1) 및 산소공급층(OSL)을 통해 차광층(LSL1)에 연결될 수 있다.
제1 전극(DE1, SE2, DE2, SE3)을 배치하는 단계(S70)에서, 제2 박막트랜지스터(T2)의 연결패턴(CNP)이 함께 배치될 수 있다. 이때, 연결패턴(CNP)은 층간절연막(123)을 관통하는 제2 박막트랜지스터(T2)의 게이트 전극홀(EH23)을 통해 제2 박막트랜지스터(T2)의 게이트전극(GE2)에 연결되고, 층간절연막(123) 및 버퍼막(121)을 관통하는 콘택홀(CH2)과 산소공급층(OSL)을 통해 차광층(LSL2)에 연결된다. 즉, 제2 박막트랜지스터(T2)의 차광층(LSL2)은 연결패턴(CNP)을 통해 게이트전극(GE2)에 연결되어 보조 게이트전극으로 기능할 수 있다.
한편, 별도로 도시하고 있지 않으나, 제2 실시예에 따른 박막트랜지스터의 제조방법은 게이트절연층(122) 및 게이트전극(GE1, GE2, GE3)을 배치하는 단계(S40)에서, 절연재료막(도 29의 203)과 제1 도전성재료막(도 29의 204) 사이에 배치되는 추가 금속산화물재료막(미도시)을 절연재료막(도 29의 203) 및 제1 도전성재료막(도 29의 204)과 함께 패터닝하여, 게이트절연층(122) 및 게이트전극(GE1, GE2, GE3) 사이에 보조 산소공급층(도 13, 도 14, 도 15의 SOSL)이 더 배치되는 점을 제외하고는 제1 실시예와 동일하므로, 중복 설명을 생략한다.
도 36 및 도 37은 제3 실시예에 따른 박막트랜지스터의 제조방법을 도 18 및 도 19에 대비하여 나타낸 순서도이다. 도 38, 도 39, 도 40, 도 41, 도 42, 도 43 및 도 44는 도 36 및 도 37의 단계 별 공정도이다.
도 36 및 도 37을 참조하면, 제3 실시예에 따른 박막트랜지스터의 제조방법은 도 18의 포토레지스트 마스크층을 배치하는 단계(S12)에서 서로 다른 두께의 제1 및 제2 마스크부를 포함한 포토레지스트 마스크층이 배치되는 점과, 도 18의 차광층을 배치하는 단계(S14)와 도 19의 포토레지스트 마스크층을 제거하는 단계(S15) 사이에 포토레지스트 마스크층의 제2 마스크부를 제거하는 단계(S16) 및 산소공급층(OSL)을 추가적으로 패터닝하는 단계(S17)를 더 포함하는 점과, 도 19의 버퍼막을 배치하는 단계(S20) 이후에 버퍼막을 평탄화하는 단계(S21)를 더 포함하는 점을 제외하면, 제1 실시예에 따른 박막트랜지스터의 제조방법과 동일하므로, 이하에서 중복 설명을 생략한다.
도 38을 참조하면, 포토레지스트 마스크층(303)을 배치하는 단계(S12)에서, 포토레지스트 마스크층(303)은 제1 마스크두께(MTH1)로 이루어진 제1 마스크부와 제1 마스크두께(MTH1)보다 작은 제2 마스크두께(MTH2)로 이루어진 제2 마스크부를 포함한다. 일 예로, 제1 및 제2 마스크부를 포함한 포토레지스트 마스크층(303)은 하프톤 노광마스크로 마련될 수 있다.
여기서, 제1 마스크두께(MTH1)의 제1 마스크부는 후술하는 콘택홀(CH1, CH2, CH3)에 대응한다.
도 39를 참조하면, 포토레지스트 마스크층(303)을 이용하여 차광층(LSL1, LSL2, LSL3) 및 산소공급층(OSL)을 마련하는 단계(S13, S14) 이후에, 포토레지스트 마스크층(303) 중 제2 마스크두께(MTH2)의 제2 마스크부를 제거하는 단계(S16)가 실시된다. 일 예로, 제2 마스크부를 제거하는 단계(S16)는 포토레지스트 마스크층(303)에 대한 애싱(ASHING) 공정으로 실시될 수 있다.
이로써, 포토레지스트 마스크층(303)에서 제2 마스크부가 제거되고, 제1 마스크두께(MTH1)보다 작은 두께의 제1 마스크부(303')가 잔류된다.
도 40을 참조하면, 잔류된 제1 마스크부(303')에 기초하여 산소공급층(도 39의 OSL)을 추가적으로 패터닝하는 단계(S17)가 실시된다.
이때, 산소공급층 중 제1 마스크부(303')에 대응되는 일부(OSL')는 패터닝되지 않으므로 제1 두께(TH1)로 이루어지고, 다른 나머지 일부(OSL")는 패터닝에 노출되어 제1 두께(TH1)보다 작은 제2 두께(TH2)로 이루어진다.
도 41을 참조하면, 제1 두께(TH1)의 산소공급층(OSL') 및 제2 두께(TH2)의 산소공급층(OSL")이 마련된 후, 제1 마스크부(303')를 제거하는 단계(S15)가 실시된다.
도 42를 참조하면, 기판(11) 상에 절연재료막을 도포하여 제1 두께(TH1)의 산소공급층(OSL') 및 제2 두께(TH2)의 산소공급층(OSL")을 덮는 버퍼막(121)을 배치하는 단계(S20)가 실시된다.
이때, 버퍼막(121)은 제1 두께(TH1)의 산소공급층(OSL')에 대응한 볼록부를 포함하는 형태이다.
도 43을 참조하면, 버퍼막(121)을 평탄화하는 단계(S21)가 실시된다.
이때, 버퍼막(121) 중 기판(11)에 접하는 일부는 제3 두께(TH3)로 이루어지는 반면, 제1 두께(TH1)의 산소공급층(OSL')을 덮는 다른 일부는 제3 두께(TH3)보다 작은 제4 두께(TH4)로 이루어진다.
제3 두께(TH3)는 차광층(LSL1, LSL2, LSL3)의 두께 및 산소공급층(OSL')의 제1 두께(TH1)의 합을 초과한다. 이로써, 제1 두께(TH1)의 산소공급층(OSL') 또한 버퍼막(121)으로 덮일 수 있다.
도 44를 참조하면, 제1 전극홀(EH21, EH31, EH12, EH22) 및 콘택홀(CH1, CH2, CH3)을 배치하는 단계(S60)에서, 제1 전극홀(EH21, EH31, EH12, EH22) 및 콘택홀(CH1, CH2, CH3)이 동일한 마스크 공정으로 동시에 배치될 수 있다.
이때, 제1 전극홀(EH21, EH31, EH12, EH22)에 노출된 액티브층(ACT1, ACT2, ACT3)의 일부가 콘택홀(CH1, CH2, CH3)이 배치되기까지 식각에 노출된다. 즉, 버퍼막(121)의 제4 두께(TH4)가 두꺼울수록, 제1 전극홀(EH21, EH31, EH12, EH22)에 노출된 액티브층(ACT1, ACT2, ACT3)의 일부가 과도한 에칭에 손상될 수 있다.
이에, 버퍼막(121)의 제4 두께(TH4)는 콘택홀(CH1, CH2, CH3)을 배치하는 단계(S60)에서, 액티브층(ACT1, ACT2, ACT3)이 식각으로 인해 손상되지 않는 범위로 도출될 수 있다.
일 예로, 제4 두께(TH4)와 액티브층(ACT1, ACT2, ACT3)의 두께의 합은 300Å 이하일 수 있다.
이상과 같이, 제3 실시예에 따르면, 액티브층(ACT1, ACT2, ACT3)에 산소를 공급하는 산소공급층(OSL', OSL")을 이용하여 콘택홀(CH1, CH2, CH3)에 대응한 버퍼막(121)을 비교적 얇은 제4 두께(TH4)로 배치한다. 이로써, 제1 전극홀(EH21, EH31, EH12, EH22) 및 콘택홀(CH1, CH2, CH3)을 동일한 마스크 공정으로 배치함으로써 마스크 공정 수를 감소시키면서도, 콘택홀(CH1, CH2, CH3)이 배치되기까지 액티브층(ACT1, ACT2, ACT3)이 식각 공정에 노출되는 시간을 감소시킬 수 있어, 액티브층(ACT1, ACT2, ACT3)의 손상을 방지할 수 있다. 따라서, 제조공정의 간소화에 유리해질 수 있으면서도, 박막트랜지스터의 특성 저하를 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 박막트랜지스터 어레이 기판
20: 보호기판 11: 기판
12: 회로 어레이 13: 발광 어레이
PX: 화소영역 SL: 스캔라인
DL: 데이터라인 VDL: 제1 구동전원라인
GCL: 광역제어라인
RDL, GDL, BDL: 제1, 제2, 제3 데이터라인
PX1, PX2, PX3: 제1, 제2, 제3 화소영역
UP: 단위화소
T1, T2, T3: 제1, 제2, 제3 박막트랜지스터
LSL1, LSL2, LSL3: 차광층
ACT1, ACT2, ACT3: 액티브층 GE1, GE2, GE3: 게이트전극
SE2, SE3: 소스전극 DE1, DE2: 드레인전극
EH21, EH31: 소스 전극홀 EH12, EH22: 드레인 전극홀
EH13, EH23: 게이트 전극홀 CH1, CH2, CH3: 콘택홀
CNP: 연결패턴
SDA1: 소스영역 SDA2: 드레인영역
121: 버퍼막 122: 게이트절연층
123: 층간절연막
OSL: 산소공급층 SOSL: 보조 산소공급층
OSL': 제1 두께의 산소공급층 OSL": 제2 두께의 산소공급층

Claims (28)

  1. 기판 상에 배치되는 차광층;
    상기 차광층 상에 배치되고 금속산화물로 이루어지는 산소공급층;
    상기 기판 상에 배치되고 상기 산소공급층을 덮는 버퍼막;
    상기 버퍼막 상에 배치되고, 상기 차광층과 중첩되는 채널영역과 상기 채널영역의 양측에 각각 접하는 제1 전극영역 및 제2 전극영역을 포함한 액티브층;
    상기 액티브층의 상기 채널영역 상에 배치되는 게이트절연층;
    상기 게이트절연층 상에 배치되는 게이트전극;
    상기 버퍼막 상에 배치되고 상기 액티브층 및 상기 게이트전극을 덮는 층간절연막;
    상기 층간절연막을 관통하고 상기 액티브층의 상기 제1 전극영역의 일부에 대응하는 제1 전극홀; 및
    상기 층간절연막 상에 배치되고 상기 제1 전극홀을 통해 상기 액티브층의 상기 제1 전극영역에 연결되는 제1 전극을 포함한 박막트랜지스터.
  2. 제1 항에 있어서,
    상기 층간절연막 및 상기 버퍼막을 관통하고 상기 산소공급층의 일부에 대응하는 콘택홀을 더 포함하고,
    상기 차광층은 상기 콘택홀 및 상기 산소공급층을 통해 상기 게이트전극 및 상기 제1 전극 중 어느 하나와 연결되는 박막트랜지스터.
  3. 제2 항에 있어서,
    상기 산소공급층 중 상기 콘택홀에 대응하는 일부는 제1 두께로 이루어지고, 다른 나머지 일부는 상기 제1 두께보다 작은 제2 두께로 이루어지는 박막트랜지스터.
  4. 제3 항에 있어서,
    상기 버퍼막은 상기 기판 상에 평평하게 배치되고,
    상기 버퍼막 중 상기 기판에 접하는 일부는 제3 두께로 이루어지며,
    상기 버퍼막의 상기 제3 두께는 상기 산소공급층의 제1 두께와 상기 차광층의 두께의 합을 초과하는 박막트랜지스터.
  5. 제4 항에 있어서,
    상기 제1 전극홀의 깊이와 상기 콘택홀의 깊이 간의 차이는 300Å 이하인 박막트랜지스터.
  6. 제1 항에 있어서,
    상기 금속산화물은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속을 포함하는 박막트랜지스터.
  7. 제1 항에 있어서,
    상기 액티브층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속을 포함하는 산화물반도체로 이루어지는 박막트랜지스터.
  8. 제7 항에 있어서,
    상기 액티브층 및 상기 산소공급층은 IGZO로 이루어지는 박막트랜지스터.
  9. 제1 항에 있어서,
    상기 게이트절연층과 상기 게이트전극 사이에 배치되고 상기 금속산화물로 이루어지는 보조 산소공급층을 더 포함하는 박막트랜지스터.
  10. 제1 항에 있어서,
    상기 층간절연막을 관통하고 상기 액티브층의 상기 제2 전극영역의 일부에 대응하는 제2 전극홀; 및
    상기 층간절연막 상에 배치되고 상기 제2 전극홀을 통해 상기 액티브층의 상기 제2 전극영역에 연결되는 제2 전극을 더 포함하는 박막트랜지스터.
  11. 복수의 화소영역이 배열된 표시영역을 포함하는 기판;
    상기 기판 상의 상기 표시영역에 제1 방향으로 배치되는 스캔라인; 및
    상기 기판 상의 상기 표시영역에 제2 방향으로 배치되는 데이터라인을 포함하고,
    상기 복수의 화소영역 각각은
    제1 구동전원라인과 상기 화소전극 사이에 배치되는 제1 박막트랜지스터; 및
    상기 제1 박막트랜지스터의 게이트전극과 상기 데이터라인 사이에 배치되고 상기 스캔라인에 연결되는 제2 박막트랜지스터를 포함하며,
    상기 제1 및 제2 박막트랜지스터 중 적어도 하나는
    상기 기판 상에 배치되는 차광층;
    상기 차광층 상에 배치되는 산소공급층;
    상기 산소공급층을 덮는 버퍼막 상에 배치되고 상기 차광층과 중첩되는 채널영역과 상기 채널영역의 양측에 각각 접하는 제1 전극영역 및 제2 전극영역을 포함한 액티브층;
    상기 액티브층의 상기 채널영역 상에 배치된 게이트절연층;
    상기 게이트절연층 상에 배치되는 게이트전극; 및
    상기 액티브층 및 상기 게이트전극을 덮는 층간절연막 상에 배치되고 상기 층간절연막을 관통하는 제1 전극홀을 통해 상기 액티브층의 상기 제1 전극영역에 연결되는 제1 전극을 포함하는 박막트랜지스터 어레이 기판.
  12. 제11 항에 있어서,
    상기 산소공급층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속을 포함하는 금속산화물로 이루어지는 박막트랜지스터 어레이 기판.
  13. 제11 항에 있어서,
    상기 액티브층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나의 금속을 포함하는 산화물반도체로 이루어지는 박막트랜지스터 어레이 기판.
  14. 제11 항에 있어서,
    상기 산소공급층의 일부에 대응하고 상기 층간절연막 및 상기 버퍼막을 관통하는 콘택홀을 통해, 상기 차광층은 상기 게이트전극 및 상기 제1 전극 중 어느 하나와 연결되는 박막트랜지스터 어레이 기판.
  15. 제14 항에 있어서,
    상기 제1 박막트랜지스터의 상기 액티브층의 상기 제2 전극영역은 상기 제1 구동전원라인에 연결되고,
    상기 제1 박막트랜지스터의 상기 제1 전극은 상기 콘택홀을 통해 상기 차광층과 연결되는 박막트랜지스터 어레이 기판.
  16. 제14 항에 있어서,
    상기 제2 박막트랜지스터는
    상기 층간절연막을 관통하고 상기 액티브층의 상기 제2 전극영역의 일부에 대응하는 제2 전극홀; 및
    상기 층간절연막 상에 배치되고 상기 제2 전극홀을 통해 상기 액티브층의 상기 제2 전극영역에 연결되는 제2 전극을 더 포함하고,
    상기 제1 박막트랜지스터는 상기 게이트전극의 일부에 대응하고 상기 층간절연막을 관통하는 제3 전극홀을 더 포함하며,
    상기 제2 박막트랜지스터의 상기 제1 전극은 상기 데이터라인에 연결되고,
    상기 제2 박막트랜지스터의 상기 제2 전극은 상기 제1 박막트랜지스터의 상기 제3 전극홀을 통해 상기 제1 박막트랜지스터의 상기 게이트전극에 연결되는 박막트랜지스터 어레이 기판.
  17. 제14 항에 있어서,
    상기 제2 박막트랜지스터는 상기 게이트전극의 일부에 대응하고 상기 층간절연막을 관통하는 제3 전극홀; 및
    상기 층간절연막 상에 배치되고 상기 콘택홀과 상기 제3 전극홀 사이를 잇는 연결패턴을 더 포함하고,
    상기 제2 박막트랜지스터의 상기 게이트전극은 상기 제3 전극홀과 상기 콘택홀과 상기 연결패턴을 통해 상기 제2 박막트랜지스터의 상기 차광층에 연결되는 박막트랜지스터 어레이 기판.
  18. 제14 항에 있어서,
    상기 산소공급층 중 상기 콘택홀에 대응하는 일부는 제1 두께로 이루어지고 다른 나머지 일부는 상기 제1 두께보다 작은 제2 두께로 이루어지는 박막트랜지스터 어레이 기판.
  19. 제18 항에 있어서,
    상기 버퍼막 중 상기 기판에 접하는 일부는 제3 두께로 이루어지고,
    상기 버퍼막의 상기 제3 두께는 상기 산소공급층의 제1 두께와 상기 차광층의 두께의 합을 초과하는 박막트랜지스터 어레이 기판.
  20. 제19 항에 있어서,
    상기 제1 전극홀의 깊이와 상기 콘택홀의 깊이 간의 차이는 300Å 이하인 박막트랜지스터 어레이 기판.
  21. 제11 항에 있어서,
    상기 제1 및 제2 박막트랜지스터 중 적어도 하나는
    상기 게이트절연층과 상기 게이트전극 사이에 배치되고 상기 금속산화물로 이루어지는 보조 산소공급층을 더 포함하는 박막트랜지스터 어레이 기판.
  22. 기판 상에 차광도전성재료막과 금속산화물재료막을 순차 적층하는 단계;
    상기 금속산화물재료막 상에 포토레지스트 마스크층을 배치한 상태에서, 상기 금속산화물재료막을 패터닝하여 산소공급층을 배치하는 단계;
    상기 포토레지스트 마스크층을 유지한 상태에서 상기 차광도전성재료막을 패터닝하여 차광층을 배치하는 단계;
    상기 포토레지스트 마스크층을 제거하는 단계;
    상기 기판 상에 상기 산소공급층을 덮는 버퍼막을 배치하는 단계;
    상기 버퍼막 상의 반도체재료막을 패터닝하여 상기 차광층과 중첩되는 채널영역과 상기 채널영역의 양측에 각각 접하는 제1 전극영역 및 제2 전극영역을 포함한 액티브층을 배치하는 단계;
    상기 액티브층을 덮는 절연재료막과 상기 절연재료막 상의 제1 도전성재료막을 패터닝하여, 상기 액티브층의 상기 채널영역에 중첩되고 순차 적층되는 게이트절연층과 게이트전극을 배치하는 단계;
    상기 버퍼막 상에 상기 액티브층 및 상기 게이트전극을 덮는 층간절연막을 배치하는 단계;
    상기 층간절연막 및 상기 버퍼막을 패터닝하여, 상기 액티브층의 상기 제1 전극영역의 일부에 대응한 제1 전극홀 및 상기 산소공급층의 일부에 대응한 콘택홀을 배치하는 단계; 및
    상기 층간절연막 상의 제2 도전성재료막을 패터닝하여 상기 제1 전극홀을 통해 상기 액티브층의 상기 제1 전극영역에 연결되는 제1 전극을 배치하는 단계를 포함하는 박막트랜지스터의 제조방법.
  23. 제22 항에 있어서,
    상기 포토레지스트 마스크층은 제1 마스크두께로 이루어진 제1 마스크부와, 상기 제1 마스크두께보다 작은 제2 마스크두께로 이루어진 제2 마스크부를 포함하고,
    상기 차광층을 배치하는 단계와 상기 포토레지스트 마스크층을 제거하는 단계 사이에
    상기 포토레지스트 마스크층의 상기 제2 마스크부를 제거하는 단계; 및
    상기 포토레지스트 마스크층의 상기 제1 마스크부에 기초하여 상기 산소공급층을 추가적으로 패터닝하는 단계를 더 포함하며,
    상기 산소공급층을 추가적으로 패터닝하는 단계에서, 상기 산소공급층 중 상기 제1 마스크부에 대응한 일부는 제1 두께로 이루어지고, 다른 나머지 일부는 상기 제1 두께보다 작은 제2 두께로 이루어지는 박막트랜지스터의 제조방법.
  24. 제23 항에 있어서,
    상기 버퍼막을 배치하는 단계 이후에, 상기 버퍼막을 평탄화하는 단계를 더 포함하는 박막트랜지스터의 제조방법.
  25. 제24 항에 있어서,
    상기 버퍼막을 평탄화하는 단계 이후에, 상기 버퍼막 중 상기 기판 상에 배치되는 일부는 제3 두께로 이루어지며,
    상기 제3 두께는 상기 차광층의 두께와 상기 산소공급층의 상기 제1 두께의 합을 초과하는 박막트랜지스터의 제조방법.
  26. 제24 항에 있어서,
    상기 버퍼막을 평탄화하는 단계 이후에, 상기 버퍼막 중 상기 산소공급층 상에 배치되는 다른 일부는 제4 두께로 이루어지며,
    상기 액티브층의 두께와 상기 제4 두께의 합은 300Å 이하인 박막트랜지스터의 제조방법.
  27. 제22 항에 있어서,
    상기 게이트절연층과 상기 게이트전극을 배치하는 단계에서, 상기 절연재료막과 상기 제1 도전성재료막 사이에 배치된 추가 금속산화물재료막을 함께 패터닝하여, 상기 게이트절연층과 상기 게이트전극 사이에 보조 산소공급층을 더 배치하는 박막트랜지스터의 제조방법.
  28. 제22 항에 있어서,
    상기 제1 전극을 배치하는 단계에서,
    상기 제1 전극은 상기 콘택홀 및 상기 산소공급층을 통해 상기 차광층과 연결되는 박막트랜지스터의 제조방법.
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