KR20230073722A - 화소 회로 및 이를 포함하는 마이크로 디스플레이 장치 - Google Patents

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KR20230073722A
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Abstract

실시예에 의한 화소 회로 및 이를 포함하는 마이크로 디스플레이 장치가 개시된다. 상기 화소 회로는 구동 회로로부터 전압이 인가되는 제1 화소 회로; 상기 제1 화소 회로로부터 전압이 인가되는 제2 화소 회로; 및 상기 제1 화소 회로와 상기 제2 화소 회로 사이에 형성되는 커패시터를 포함한다.

Description

화소 회로 및 이를 포함하는 마이크로 디스플레이 장치{PIXEL CIRCUITS AND MICRO DISPLAY DEVICES INCLUDING THE SAME}
본 발명은 화소 회로 및 이를 포함하는 마이크로 디스플레이 장치에 관한 것이다.
일반적으로, 디스플레이 장치는 전기적 및 광학적 특성을 이용하여 영상을 디스플레이 패널에 표시하는 장치로, 액정 표시 디스플레이(LCD: Liquid Crystal Display), 유기 발광 다이오드(OLED: Organic Light Emitting Diodes) 디스플레이 등을 포함한다. 이러한 디스플레이 장치는 다수의 화소(Pixel)가 행/열의 2차원 매트릭스 형태로 배치된 구조를 갖는다.
도 1은 종래의 마이크로 디스플레이 장치의 화소 구동 방식을 설명하기 위한 도면이다.
도 1을 참조하면, 디스플레이 장치는 C x R의 해상도를 구현하기 위해서 일반적으로 열 라인(Column Line)과 행 라인(Row Line)을 교차하여 화소 회로에 원하는 데이터(data)를 저장하고 화소 회로를 통해서 화소를 구동하는 방식이다. C x R의 해상도를 구현하기 위해서는 C개의 컬럼(Column) 구동 선 및 구동 회로, R개의 로우(row) 구동 선 및 구동 회로, C x R개의 화소 회로로 구성되어야 한다.
이때, 해상도를 올리기 위해서는 C와 R에 해당하는 값을 원하는 해상도만큼 올려야 한다. 즉 화소의 구동선과 구동 회로의 복잡도가 증가하게 되고, 구동 화소의 크기가 일정할 경우 해상도의 증가분만큼 디스플레이 장치의 크기가 커지게 되어 있다.
실시예는, 화소 회로 및 이를 포함하는 마이크로 디스플레이 장치를 제공할 수 있다.
실시예에 따른 화소 회로는 구동 회로로부터 전압이 인가되는 제1 화소 회로; 상기 제1 화소 회로로부터 전압이 인가되는 제2 화소 회로; 및 상기 제1 화소 회로와 상기 제2 화소 회로 사이에 형성되는 커패시터를 포함할 수 있다.
상기 제2 화소 회로는 상기 제1 화소 회로로부터 상기 커패시터에 의해 분배된 전압이 인가될 수 있다.
상기 분배된 전압은 제2 화소 회로의 위치에 따른 평균값에 의해 결정될 수 있다.
상기 제1 화소 회로는 패널의 제1 층에 형성되고, 상기 제2 화소 회로는 상기 제1 층의 상부에 위치하는 제2 층에 형성될 수 있다.
상기 제1 화소 회로와 상기 제2 화소 회로의 전극은 비아 배선에 의해 연결될 수 있다.
상기 제1 화소 회로와 상기 제2 화소 회로의 전극은 서로 연결되지 않을 수 있다.
상기 제1 화소 회로와 상기 제2 화소 회로의 전극은 서로 다른 개수로 형성될 수 있다.
상기 제1 화소 회로와 상기 제2 화소 회로의 전극은 서로 다른 크기로 형성될 수 있다.
상기 제1 화소 회로의 전극은 상기 제2 화소 회로의 전극보다 크게 형성될 수 있다.
상기 제1 화소 회로와 상기 제2 화소 회로의 전극은 적어도 일부가 중첩될 수 있다.
실시예에 따른 마이크로 디스플레이 장치는 제1항 내지 제10항 중 어느 한 항에 의한 화소 회로; 및 상기 화소 회로에 전압을 인가하는 화소 구동 회로를 포함할 수 있다.
상기 마이크로 디스플레이 장치는 입력된 영상에 대하여 커패시터 커플링의 평균값 구동에 따른 선처리를 수행하는 화소 보상 선처리기; 및 상기 입력된 영상의 제1 해상도를 제2 해상도로 변환하는 해상도 변환기를 더 포함하고, 상기 화소 구동 회로는 상기 변환된 제2 해상도로 상기 화소 회로에 전압을 인가할 수 있다.
상기 제2 해상도는 상기 제1 해상도보다 해상도가 낮게 설정될 수 있다.
실시예에 따르면, 화소 회로 구동에 필요한 화소 구동 회로의 개수를 일정 비율로 줄여 해상도를 증진시킬 수 있다.
실시예에 따르면, 화소 구동 회로의 개수를 줄이는 것이 가능하여 전력 소모를 개선할 수 있다.
실시예에 따르면, 구동 화소의 면적을 최소화하고 전력소모를 줄이는 것이 가능하기 때문에, SRAM(Static Random Access Memory) 회로을 비롯하여 다양한 구동방식의 화소 회로에 사용되는 마이크로 디스플레이 기판의 면적과 전력소모를 줄여 실제 장치의 성능과 전력소모를 향상시킬 수 있다.
도 1은 종래의 마이크로 디스플레이 장치의 화소 구동 방식을 설명하기 위한 도면이다.
도 2는 본 발명의 제1 실시예에 따른 화소 회로를 나타내는 도면이다.
도 3a 및 도 3b는 도 2에 도시된 화소 회소의 평면과 단면을 보여주는 도면들이다.
도 4는 본 발명의 제1 실시예의 변형된 화소 회로를 나타내는 도면이다.
도 5a 및 도 5b는 도 4에 도시된 화소 회소의 평면과 단면을 보여주는 도면들이다.
도 6a 내지 도 6c는 제1 실시예에 따른 화소 회로의 배치 형태를 보여주는 도면들이다.
도 7은 제1 실시예의 화소 회로를 적용한 마이크로 디스플레이 장치를 나타내는 도면이다.
도 8은 본 발명의 제2 실시예에 따른 화소 회로를 나타내는 도면이다.
도 9는 도 8에 도시된 화소 회소의 평면도이다.
도 10은 제2 실시예의 화소 회로를 적용한 마이크로 디스플레이 장치를 나타내는 도면이다.
도 11a 및 도 11b는 실시예에 따른 화소의 해상도 변환 예시를 보여주는 도면들이다.
도 12는 실시예에 따른 마이크로 디스플레이 장치의 구동 과정을 설명하기 위한 도면이다.
도 13은 화소 회로 전극의 다양한 배치 구조를 도시한다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
실시예에서는 화소 구동 회로로부터 인가되는 전압에 의해 구동되는 제1 화소 회로와 제1 화소 회로로부터 분배되는 전압에 의해 구동되는 제2 화소 회로로 이루어진 화소 회로를 구성하되, 이를 커패시터 커플링 화소 회로라고 명명한다.
도 2는 본 발명의 제1 실시예에 따른 화소 회로를 나타내는 도면이고, 도 3a 및 도 3b는 도 2에 도시된 화소 회소의 평면과 단면을 보여주는 도면들이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 화소 회로는 커패시터 커플링 화소 회로이고, 제1 화소 회로(10), 제2 화소 회로(20), 커패시터(Capacitor, C)를 포함할 수 있다.
제1 화소 회로(10)는 컬럼(colume) 구동 회로와 로우(row) 구동 회로를 포함하는 화소 구동 회로로부터 인가되는 전압에 의해 구동될 수 있다.
제2 화소 회로(20)는 화소 구동 회로로부터 전압을 직접 인가받지 않고, 제1 화소 회로(10)로부터 커패시터 커플링에 의해 분배되는 전압에 의해 구동될 수 있다.
커패시터(C)는 제1 화소 회로(10)와 제2 화소 회로(20) 사이에 형성될 수 있다. 커패시터(C)는 제2 화소 회로(20)와 제1 화소 회로(10)가 서로 연결되도록 형성될 수 있고, 인접한 제2 화소 회로(20) 상호 간에 서로 연결되도록 형성될 수 있다.
제1 실시예의 화소 어레이에서 커패시터 커플링에 의해 각 평균값으로 구동되는 제2 화소 회로는 제1 화소 회로의 중앙에 위치하되, 1:4 의 비율로 화소의 개수가 증가되게 된다. 여기서, 1:4 비율은 제1 화소 회로의 전극과 제1 화소 회로와 제2 화소 회로의 전극 간의 비율을 나타내되, 화소 회로의 배치 또는 위치에 따라 변경될 수 있다.
예컨대, 제1 화소 회로인 CkRl, Ck+2Rl, CkRl+2, Ck+2Rk+2(Group1) 의 전극은 구동장치에 의하여 전압 구동될 수 있다. 제2 화소 회로인 Ck+1Rl, CkRl+1, Ck+1Rl+1, Ck+2Rl+1, Ck+1Rl+2(Group2)의 전극은 구동장치에 직접 연결되지 않고, 제1 화소 회로(Group1)의 전극을 통하여 커패시터에 의해 연결될 수 있다.
제1 화소 회로(Group1)의 전극과 제2 화소 회로(Group2)의 전극들은 전극의 배치에 따라 제1 화소 회로의 전극과 제2 화소 회로의 전극의 1/2 또는 1/4만큼 겹칠 수 있다. 또한 제2 화소 회로의 전극 간에 마주보는 전극면에 의해 겹칠 수 있다.
제1 화소 회로와 제2 화소 회로의 전극은 서로 다른 개수로 형성되고, 적어도 일부가 중첩될 수 있다. 제1 화소 회로와 제2 화소 회로의 전극은 서로 다른 크기로 형성되되, 제1 화소 회로의 전극은 제2 화소 회로의 전극보다 크게 형성될 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 제1 화소 회로(Group1)의 전극을 제1 층(layer)에 배치시키고, 제2 화소 회로(Group2)의 전극을 제2 층(layer)에 배치시킬 수 있다.
이때, 제1 화소 회로(Group1)의 전극과 제2 화소 회로(Group2) 전극은 비아(VIA) 배선을 이용하여 연결시킬 수 있다. 즉, 제2 층에 배치된 제2 화소 회로 중 중심에 위치하는 화소 회로가 제1 층에 배치된 제1 화소 회로와 비아(VIA) 배선을 이용하여 연결된다.
층 사이에 유전체가 존재하며, 기판의 상단과 파란색 상단 전극 사이에는 디스플레이 소자가 위치할 수 있다.
전극과 전극 사이의 공간은 유전체로 채워지고, 그 유전체에 의해 커패시터가 형성되고, 전극 간 마주보는 면적에 의하여 커패시턴스(capacitance)가 결정될 수 있다.
제2 화소 회로(Group2)의 전극은 커패시터를 통해서만 제1 화소 회로(group1) 또는 제2 화소 회로(Group2) 상호 간에 연결되게 되어 있으나, 실제 회로 구성이 될 경우 유전체의 매우 낮은 전기전도도에 의해 매우 큰 저항값으로 서로 연결되게 된다. 이는 실제 화소가 동작하는 프레임 레이트에서 기생 저항 성분에 의한 전압 분배에 영향을 주지 않음을 의미한다. 그러나 제2 화소 회로(Group2)의 전극은 이러한 기생 저항으로 인하여 대기 상태 또는 동작상태에서 제2 화소 회로(Group1)의 전극의 평균값에 수렴하게 되어 초기 전압을 형성하게 된다.
제2 화소 회로(Group2)의 전압은 제2 화소 회로(Group2)의 초기 전압과 제1 화소 회로(Group1)의 전압 변화에 따른 커패시터 전압 분배 공식에 의하여 결정되며, 일반적으로 각 전극에 연결된 커패시터 값이 같은 경우, 연결된 전극의 평균값을 갖는다.
이때, 전극의 평균값은 화소의 위치에 따라 달라질 수 있는데, 다음과 같다.
그 일예로, 제2 화소 회로의 전극이 제1 화소 회로의 전극과 완전히 겹치는 경우, 제2 화소 회로의 전극은 제1 층과 제2 층에 위치하는 전극의 면적에 해당하는 커패시턴스를 갖는다. 이때, 제1 층의 다른 화소 회로의 전극과는 겹치지 않기 때문에 겹치지 않는 화소 회로의 전극과는 커패시터를 통하여 연결되지 않는다. 즉 해당 화소 회로의 전극은 제1 화소 회로의 전극과의 겹치는 제2 화소 회로의 전극에 의해서만 영향을 받는다.
다른 예로, 제2 화소 회로의 전극이 제1 화소 회로의 전극의 좌우 또는 상하로 1/2씩 겹치는 경우, 해당 제2 화소 회로의 전극과 제1 층의 겹치는 제1 화소 회로의 전극들 사이의 커패시턴스는 동일한 값을 가지게 되고, 커패시터의 전압 분배 공식에 의하여 제1 층의 겹치는 두 제1 화소 회로의 전극의 전압 평균 값을 갖게 된다.
다른 예로, 제2 화소 회로의 전극이 제1 층의 4개의 제1 화소 회로의 전극의 중앙에 위치하는 경우 각 제1 층의 제1 화소 회로의 전극의 1/4씩 겹치는 경우, 해당 제2 화소 회로의 전극과 제1 층의 겹치는 제1 화소 회로의 전극들 사이의 커패시턴스는 동일한 값을 가지게 되고, 커패시터의 전압 분배 공식에 의하여 제1 층의 겹치는 4개의 제1 화소 회로의 전극의 전압 평균값을 갖게 된다.
제1 화소 회로(Group1)의 전극의 전압 값이 변할 ‹š 커패시터의 전압 분배 공식에 의하여 제2 화소 회로(Group2)의 전극의 값은 대체로 제2 화소 회로(Group2)의 위치에 따른 평균값에 의해 결정될 수 있다. 실시예에서는 이러한 화소 회로의 구성을 통해, 일반적 디지털 해상도 변환 장치와 비슷한 동작을 수행하게 되며, 각 화소의 이미지는 평균화된 이미지 형태로 해상도를 증가시킬 수 있다.
또한, 실시예에서는 제1 층과 제2 층으로 구성된 예로 설명하고 있지만 이외에 중간층을 더 포함할 수 있다. 이러한 중간층은 다양한 해상도 변환을 위하여 제1 층에 위치하는 전극층과 제2 층에 위치하는 전극층 사이에 배치되며, 다양한 형태의 커패시터 네트워크를 형성하여 여러 형태의 해상도 변환을 지원할 수 있다.
이러한 실시예에 따른 제1 층과 제2 층에 의한 전극층 스택 구조는 전극의 배열과 유전체의 배열 만으로 제1 층의 전극층과 제2 층의 전극층 사이에 커패시터 네트워크를 만들어 낼 수 있는 구조로 커패시터의 연결을 위한 추가적인 배선이 필요 없이 매우 간단한 구조로 원하는 커패시터 커플링을 통한 해상도 증가 기술을 구현할 수 있다.
또한, 제1 층의 전극층과 제2 층의 전극층을 반도체 공정의 수직 배열을 통하여 적어도 일부가 중첩되도록 엇갈리게 배열함으로써 커패시터 형성을 유도할 수 있다.
도 4는 본 발명의 제1 실시예의 변형된 화소 회로를 나타내는 도면이고, 도 5a 및 도 5b는 도 4에 도시된 화소 회소의 평면과 단면을 보여주는 도면들이다.
도 4를 참조하면, 본 발명의 제1 실시예의 변형된 화소 회로는 커패시터 커플링 화소 회로이고, 제1 화소 회로(100), 제2 화소 회로(200), 커패시터(C)를 포함할 수 있다.
이러한 제1 실시예의 변형된 화소 회로는 도 2의 제1 실시예에 따른 화소 회로의 구성과 기능 또는 역할이 모두 동일하기 때문에 이에 대한 설명은 생략한다. 다만, 제1 실시예의 비아(VIA) 배선을 이용하지 않고 있어 이에 대해서만 설명하기로 한다. 제1 층(layer)과 제2 층(layer) 사이의 유전체 두께가 충분히 작을 때에는, 비아(VIA)를 통해 직접 연결하는 경우에 근사한 전압 전달이 가능하다. 비아가 있는 경우 비아 공정을 추가로 진행해야 하고, 비아 공정에 따른 제2 층의 평탄도가 영향을 받아 제2 층의 광학적, 물리적 특성을 저하시킬 수 있는 가능성이 있다. 즉, 비아(VIA)층이 있을 경우 제1 층의 전압의 제2 층에 손실 없이 전달될 수 있으나, 이로 인한 공정 추가와 성능 열화를 수반할 수 있다.
도 5a 내지 도 5b와 같이 제1 화소 회로(Group1)의 전극을 제1 층(layer)에 배치시키고, 제2 화소 회로(Group2)의 전극을 제2 층(layer)에 배치시킬 수 있다.
이때, 제1 화소 회로(Group1)의 전극과 제2 화소 회로(Group2) 전극은 비아(VIA) 배선을 이용하여 연결되지 않는다. 즉, 제2 층에 배치된 제2 화소 회로 중 중심에 위치하는 화소 회로가 제1 층에 배치된 제1 화소 회로와 비아(VIA) 배선을 이용하여 연결되지 않는다.
도 6a 내지 도 6c는 제1 실시예에 따른 화소 회로의 배치 형태를 보여주는 도면들이다.
도 6a 내지 도 6c를 참조하면, 제1 실시예에 따른 화소 회로의 다양한 배치 형태를 보여주고 있는데, 다양한 전극 형태일 수 있고 3층 이상의 구조로 배치될 수 있다.
도 6a는 각 화소 회로의 전극의 크기가 동일하지 않게 형성된 경우를 도시하고, 도 6b는 제2 화소 회로의 전극 모양이 사각형이 아닌 경우를 도시하며, 도 6c에서는 2층이 아닌 3층 구조를 사용하여 1:4를 2단으로 한 1:16으로 화소 해상도 증폭하는 경우를 도시하고 있지만, 이는 어디까지나 실시예일 뿐이고, 본 발명이 반드시 이들 실시예에 한정되는 것은 아니다.
도 7은 제1 실시예의 화소 회로를 적용한 마이크로 디스플레이 장치를 나타내는 도면이다.
도 7을 참조하면, 제1 실시예의 화소 회로를 적용한 마이크로 디스플레이 장치는 커패시터 커플링 화소 회로를 이용하여 (C/2)개의 컬럼(column) 구동 회로, (R/2)개의 로우(row) 구동 회로 및 (C/2) x (R/2)개의 화소 회로를 이용하여 C x R의 해상도를 구현할 수 있다.
제1 화소 회로의 전극과 제1 화소 회로와 제2 화소 회로의 전극 간의 비가 1:4로 배치되어, 1개의 제1 화소 회로에 전압을 인가하여 4개의 제2 화소 회로를 구동시킬 수 있다.
제1 화소 회로의 전극과 제1 화소 회로와 제2 화소 회로의 전극의 비를 1:4로 한 경우이며, 컬럼 구동 회로, 로우 구동 회로 및 화소 회로의 개수는 전극 비 즉, 제1 화소 회로의 전극과 제1 화소 회로와 제2 화소 회로의 전극의 비에 의해서 결정될 수 있다.
각 컬럼(column), 로우(row)의 홀수 번째에 만나는 화소의 경우 구동 회로에 의해 전압 구동되고, 그 외의 화소는 전압 구동된 화소의 전압 분배에 의하여 전압이 결정될 수 있다.
도 8은 본 발명의 제2 실시예에 따른 화소 회로를 나타내는 도면이고, 도 9는 도 8에 도시된 화소 회로의 평면도이다.
도 8 및 9를 참조하면, 본 발명의 제2 실시예에 따른 화소 회로는 커패시터 커플링 화소 회로이고, 제1 화소 회로(100), 제2 화소 회로(200), 커패시터(C)를 포함할 수 있다.
제2 실시예에 따른 화소 회로의 구성은 도 2의 제1 실시예에 따른 화소 회로와 구성 및 기능이 동일하고 화소 회로의 전극 배치 형태만 다르게 형성되어 있다.
예컨대, 제2 실시예에 따른 화소 회로는 2층 구조를 갖되, 제1 화소 회로의 전극과 제1 화소 회로와 제2 화소 회로의 전극 간의 비가 4:9로 배치될 수 있다.
마찬가지로 제2 실시예에 따른 화소 회로에서 제1 화소 회로와 제2 화소 회로는 비아(VIA) 배선을 이용하여 연결되거나 비아(VIA) 배선을 이용하여 연결되지 않을 수 있다.
도 10은 제2 실시예의 화소 회로를 적용한 마이크로 디스플레이 장치를 나타내는 도면이다.
도 10을 참조하면, 제2 실시예의 화소 회로를 적용한 마이크로 디스플레이 장치는 커패시터 커플링 화소 회로를 이용하여 (C/2)개의 컬럼(column) 구동 회로, (R/2)개의 로우(row) 구동 회로 및 (C/2) x (R/2)개의 화소 회로를 이용하여 C x R의 해상도를 구현할 수 있다.
제1 화소 회로의 전극과 제1 화소 회로와 제2 화소 회로의 전극 간의 비가 4:9로 배치되어, 4개의 제1 화소 회로에 전압을 인가하여 9개의 제2 화소 회로를 구동시킬 수 있다.
도 11a 및 도 11b는 실시예에 따른 화소의 해상도 변환 예시를 보여주는 도면들이다.
도 11a를 참조하면, 해상도 증가의 예시를 보여주고 있고, 6.3㎛ 간격을 갖도록 설계된 화소 구동 회로를 3.15㎛의 간격을 갖는 화소 전극에 연결함으로써 4배의 해상도 증가를 구현하게 된다.
도 11b를 참조하면, 해상도 증가의 예시를 보여주고 있고, 4.3㎛ 간격을 갖도록 설계된 화소 구동 회로를 2.82㎛의 간격을 갖는 화소 전극에 연결함으로써 4배의 해상도 증가를 구현하게 된다.
도 12는 실시예에 따른 마이크로 디스플레이 장치의 구동 과정을 설명하기 위한 도면이다.
도 12를 참조하면, 실시예에 따른 마이크로 디스플레이 장치(100)는 영상 입력부(100), 화소 보상 선처리기(200), 해상도 변환기(300), 화소 구동 회로(400), 및 화소 어레이(500)를 포함할 수 있다.
영상 입력부(100)는 화면 상에 표시하고자 하는 미리 정해진 비디오 또는 영상을 입력 받을 수 있다. 예컨대, 입력된 영상은 C x R의 해상도를 갖는 영상일 수 있다.
화소 보상 선처리기(100)는 입력된 영상에 대하여 커패시터 커플링의 평균값 구동에 따른 이미지 화질의 저하를 개선하기 위하여 커패시터 커플링의 특성을 반영하여 선처리할 수 있다. 선처리기에 대하여 간략히 설명하면, 선처리기는 제안된 화소 증진 기술이 주로 평균값 삽입을 통한 해상도 개선 방식이다. 즉, 원본의 이미지의 해당 삽입된 화소의 이미지가 평균값과 상당히 차이가 나는 경우, 삽입되는 이미지를 결정하는 화소의 색상을 선처리를 통하여 이미지의 화질이 변경에 허용되는 범위 안에서 원본의 이미지와 비슷해지도록 미리 처리한다.
해상도 변환기(300)는 C x R의 해상도를 (C/2) x (R/2)의 해상도로 변환할 수 있다.
화소 구동 회로(400)는 (C/2) x (R/2)의 해상도로 화소 어레이(500)를 구동할 수 있다. 여기서 화소 어레이(500)는 전압 구동되는 제1 화소 회로와 제1 화소 회로와의 커패시터 커플링을 통해 구동되는 제2 화소 회로로 구성된 커패시터 커플링 화소 회로일 수 있다.
도 13은 제1 및 제2 화소 회로 전극의 다양한 배치 구조를 도시한다. 도 13에 도시된 바와 같이, 제1 화소 회로 전극은 제1 층에 배치되고, 제2 화소 회로 전극은 제2 층에 배치될 수 있다.
이때, 제1 화소 회로 전극은 사각형 혹은 정사각형으로 구현될 수 있고, 제2 화소 회로 전극은 제1 화소 회로 전극을 45도 회전시킨 형태로 구현될 수 있다.
제1 화소 회로 전극은 제1 층에 배치되며, 바둑판 모양으로 배열될 수 있다. 즉, 인접한 제1 화소 회로 전극이 서로 동일한 이격 거리를 갖고 배치될 수 있다.
제2 화소 회로 전극은 제2 층에 배치되며, 바둑판 모양으로 배열될 수 있다. 즉, 인접한 제2 화소 회로 전극이 서로 동일한 이격 거리를 갖고 배치될 수 있다. 이때, 제2 화소 회로 전극은 동일한 크기의 전극으로만 구성될 수도 있고, 상이한 크기의 전극으로 구성될 수도 있다.
먼저, 도 13의 (a)에 도시된 바와 같이, 제2 화소 회로 전극은 제1 크기의 전극(E2-1)과 제2 크기의 전극(E2-2)을 포함할 수 있다. 구체적으로, 이때, 제2 크기의 전극(E2-2)이 2X2 배열을 이룸으로써, 제1 크기의 전극(E2-1)과 동일한 크기를 형성할 수 있다. 2X2 배열의 제2 크기의 전극(E2-2)과 제1 크기의 전극(E2-1)은 좌측 또는 우측으로 교번하여 배열될 수 있다.
다음으로, 도 13의 (b)에 도시된 바와 같이, 제2 화소 회로 전극은 동일한 크기의 전극(E2)으로만 구성되며, 바둑판 모양으로 배열될 수 있다. 이때, 일부 제2 화소 회로 전극은 제1 층의 제1 화소 회로 전극(E1)과 완전히 포개지도록 배치될 수 있으며, 나머지 제2 화소 회로 전극의 중심은 제1 층의 4개의 제1 화소 회로 전극(E1)의 꼭지점이 모이는 영역에 배치될 수 있다.
도 13에서 다양한 제1 층 및 제2 층의 다양한 배치를 예시했으나, 이는 어디까지나 실시예일 뿐이고, 본 발명이 반드시 이들 실시예에 한정되는 것은 아니다.
본 실시예에서 사용되는 '~부'라는 용어는 소프트웨어 또는 FPGA(field-programmable gate array) 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다. 뿐만 아니라, 구성요소들 및 '~부'들은 디바이스 또는 보안 멀티미디어카드 내의 하나 또는 그 이상의 CPU들을 재생시키도록 구현될 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 제1 화소 회로
20: 제2 화소 회로
100: 영상 입력부
200: 화소 보상 선처리기
300: 해상도 변환기
400: 화소 구동 회로
500: 화소 어레이

Claims (13)

  1. 구동 회로로부터 전압이 인가되는 제1 화소 회로;
    상기 제1 화소 회로로부터 전압이 인가되는 제2 화소 회로; 및
    상기 제1 화소 회로와 상기 제2 화소 회로 사이에 형성되는 커패시터를 포함하는, 화소 회로.
  2. 제1항에 있어서,
    상기 제2 화소 회로는
    상기 제1 화소 회로로부터 상기 커패시터에 의해 분배된 전압이 인가되는, 화소 회로.
  3. 제2항에 있어서,
    상기 분배된 전압은 제2 화소 회로의 위치에 따른 평균값에 의해 결정되는, 화소 회로.
  4. 제1항에 있어서,
    상기 제1 화소 회로는 패널의 제1 층에 형성되고,
    상기 제2 화소 회로는 상기 제1 층의 상부에 위치하는 제2 층에 형성되는, 화소 회로.
  5. 제4항에 있어서,
    상기 제1 화소 회로와 상기 제2 화소 회로의 전극은 비아 배선에 의해 연결되는, 화소 회로.
  6. 제4항에 있어서,
    상기 제1 화소 회로와 상기 제2 화소 회로의 전극은 서로 연결되지 않는, 화소 회로.
  7. 제4항에 있어서,
    상기 제1 화소 회로와 상기 제2 화소 회로의 전극은 서로 다른 개수로 형성되는, 화소 회로.
  8. 제4항에 있어서,
    상기 제1 화소 회로와 상기 제2 화소 회로의 전극은 서로 다른 크기로 형성되는, 화소 회로.
  9. 제8항에 있어서,
    상기 제1 화소 회로의 전극은 상기 제2 화소 회로의 전극보다 크게 형성되는, 화소 회로.
  10. 제8항에 있어서,
    상기 제1 화소 회로와 상기 제2 화소 회로의 전극은 적어도 일부가 중첩되는, 화소 회로.
  11. 제1항 내지 제10항 중 어느 한 항에 기재된 화소 회로; 및
    상기 화소 회로에 전압을 인가하는 화소 구동 회로를 포함하는, 마이크로 디스플레이 장치.
  12. 제11항에 있어서,
    입력된 영상에 대하여 커패시터 커플링의 평균값 구동에 따른 선처리를 수행하는 화소 보상 선처리기; 및
    상기 입력된 영상의 제1 해상도를 제2 해상도로 변환하는 해상도 변환기;를 더 포함하고,
    상기 화소 구동 회로는,
    상기 변환된 제2 해상도로 상기 화소 회로에 전압을 인가하는, 마이크로 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제2 해상도는 상기 제1 해상도보다 해상도가 낮은, 마이크로 디스플레이 장치.
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