KR20230071106A - Flexible printed circuit board and manufacturing method thereof, and package having flexible printed circuit board - Google Patents

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KR20230071106A
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layer
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이성진
신인환
김진규
신상원
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Abstract

Provided are a flexible circuit board that forms a protective layer on an inner lead area and a manufacturing method therefor, and a package equipped with the flexible circuit board. The flexible circuit board comprises: a base layer; a wiring layer formed on at least one surface of the base layer, comprising a plurality of electrode lines each equipped with an inner lead and an outer lead on both sides; a first protective layer formed on the wiring layer so that the inner lead and the outer lead are exposed in the electrode line; and a second protective layer formed on the inner lead area formed surrounded by the first protective layer.

Description

연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지 {Flexible printed circuit board and manufacturing method thereof, and package having flexible printed circuit board}Flexible printed circuit board and manufacturing method thereof, and package having flexible printed circuit board

본 발명은 인쇄 회로 기판(PCB) 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 연성 회로 기판(FPCB) 및 그 제조 방법에 관한 것이다. 또한 본 발명은 연성 회로 기판을 구비하는 패키지에 관한 것이다.The present invention relates to a printed circuit board (PCB) and a method of manufacturing the same. More specifically, it relates to a flexible circuit board (FPCB) and a manufacturing method thereof. The present invention also relates to a package comprising a flexible circuit board.

연성 회로 기판(FPCB; Flexible Printed Circuit Board)은 절연 필름 상에 유연하게 구부러지는 동박을 입힌 회로 기판을 말한다. 이러한 연성 회로 기판은 경성 기판과 달리 얇고 유연하기 때문에, 전자 제품의 경량화에 적합하다.A flexible printed circuit board (FPCB) refers to a circuit board coated with flexible copper foil on an insulating film. Since these flexible circuit boards are thin and flexible unlike rigid boards, they are suitable for reducing the weight of electronic products.

연성 회로 기판은 배선이 형성된 일면 상에 반도체 칩을 실장할 수 있는 이너 리드(inner lead) 영역과 외부 기기와 접속되는 아우터 리드(outer lead) 영역을 구비한다.A flexible circuit board includes an inner lead area on which a semiconductor chip can be mounted on one surface on which wiring is formed, and an outer lead area connected to an external device.

한국공개특허 제10-2018-0100929호 (공개일: 2018.09.12.)Korean Patent Publication No. 10-2018-0100929 (published date: 2018.09.12.)

연성 회로 기판의 이너 리드 영역에 반도체 칩을 실장할 때에는, 반도체 칩(110)의 범프(111)와 배선의 이너 리드(120)가 접합되도록 열 압착 가공을 한다.When a semiconductor chip is mounted on the inner lead region of the flexible circuit board, a thermal compression process is performed so that the bump 111 of the semiconductor chip 110 and the inner lead 120 of the wiring are bonded.

그런데 이 경우 도 1에 도시된 바와 같이 열적 스트레스로 인해 베이스 필름(130)이 휘어지는 현상이 발생하며, 이로 인해 베이스 필름(130)이 반도체 칩(110)에 접촉될 수 있다.However, in this case, as shown in FIG. 1 , a phenomenon in which the base film 130 is bent due to thermal stress occurs, and as a result, the base film 130 may contact the semiconductor chip 110 .

베이스 필름(130)이 반도체 칩(110)에 접촉되면, 이너 리드 영역의 가운데 부분(140)의 두께가 이너 리드 영역의 외곽 부분(150)의 두께보다 얇아져서 강성이 저하되며, 이에 따라 제품의 유동시 반도체 칩(110)이 파손될 수 있다.When the base film 130 is in contact with the semiconductor chip 110, the thickness of the central portion 140 of the inner lead region becomes thinner than the thickness of the outer portion 150 of the inner lead region, thereby reducing the rigidity of the product. When flowing, the semiconductor chip 110 may be damaged.

한편 설계 변경에 따라 이너 리드 영역 상에 도체 배선이 형성될 수도 있다. 이 경우 베이스 필름의 휘어짐에 따라 도체 배선이 반도체 칩에 접촉될 수 있으며, 이로 인해 쇼트(short)와 같은 전기적 불량이 발생할 수 있다.Meanwhile, a conductor wire may be formed on the inner lead area according to a design change. In this case, as the base film is bent, the conductor wiring may come into contact with the semiconductor chip, and as a result, electrical defects such as shorts may occur.

본 발명에서 해결하고자 하는 과제는, 이너 리드 영역 상에 보호층을 형성하는 연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지를 제공하는 것이다.An object to be solved by the present invention is to provide a flexible circuit board for forming a protective layer on an inner lead region, a manufacturing method thereof, and a package including the flexible circuit board.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The tasks of the present invention are not limited to the tasks mentioned above, and other tasks not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 달성하기 위한 본 발명의 연성 회로 기판의 일 면(aspect)은, 기재층; 양측에 이너 리드(inner lead)와 아우터 리드(outer lead)를 각각 구비하는 복수개의 전극 라인을 포함하여, 상기 기재층의 적어도 일면 상에 형성되는 배선층; 상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드가 노출되도록 상기 배선층 상에 형성되는 제1 보호층; 및 상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 형성되는 제2 보호층을 포함한다.One aspect of the flexible circuit board of the present invention for achieving the above object is a base layer; a wiring layer formed on at least one surface of the base layer, including a plurality of electrode lines each having inner leads and outer leads on both sides; a first protective layer formed on the wiring layer to expose the inner lead and the outer lead in the electrode line; and a second protective layer formed on an inner lead region surrounded by the first protective layer.

상기 제2 보호층의 높이는 상기 이너 리드 영역 상에 실장되는 전자 부품의 범프의 높이와 상기 이너 리드의 높이를 합산한 값과 같거나 그보다 작을 수 있다.A height of the second passivation layer may be equal to or smaller than a sum of a height of a bump of an electronic component mounted on the inner lead region and a height of the inner lead.

상기 배선층은 상기 이너 리드 영역 상에 상기 전극 라인과 별도로 형성되는 내측 배선을 더 포함하며, 상기 제2 보호층은 상기 내측 배선 상에 형성될 수 있다.The wiring layer may further include an inner wiring formed separately from the electrode line on the inner lead region, and the second protective layer may be formed on the inner wiring.

상기 제2 보호층의 높이는 상기 이너 리드 영역 상에 실장되는 전자 부품의 범프의 높이와 상기 이너 리드의 높이를 합산한 값에서 상기 내측 배선의 높이를 뺀 값과 같거나 그보다 작을 수 있다.The height of the second passivation layer may be equal to or smaller than a value obtained by subtracting a height of the inner wiring from a sum of a height of a bump of an electronic component mounted on the inner lead region and a height of the inner lead.

상기 내측 배선은 상기 기재층의 비아홀에 충전되는 금속층을 통해 외부 배선과 연결되며, 상기 제2 보호층은 상기 금속층을 덮도록 형성될 수 있다.The inner wiring may be connected to an external wiring through a metal layer filling a via hole of the base layer, and the second protective layer may be formed to cover the metal layer.

상기 제2 보호층은 3㎛ ~ 50㎛의 높이로 형성될 수 있다.The second protective layer may be formed to a height of 3 μm to 50 μm.

상기 제2 보호층은 실장 부품의 실장면 대비 1% ~ 50%의 면적으로 형성될 수 있다.The second protective layer may be formed in an area of 1% to 50% of the mounting surface of the mounting component.

상기 제2 보호층은 상기 이너 리드 영역의 일부에 형성될 수 있다.The second passivation layer may be formed on a portion of the inner lead region.

상기 제2 보호층은 상기 이너 리드 영역의 중앙에 형성될 수 있다.The second passivation layer may be formed in the center of the inner lead region.

상기 제2 보호층은 상기 이너 리드 영역에 복수개 형성될 수 있다.The second passivation layer may be formed in plurality in the inner lead region.

상기 과제를 달성하기 위한 본 발명의 연성 회로 기판의 제조 방법의 일 면(aspect)은, 양측에 이너 리드와 아우터 리드를 각각 구비하는 복수개의 전극 라인을 기재층의 적어도 일면 상에 형성하는 단계(S1); 상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드를 제외한 나머지 부분을 덮도록 제1 보호층을 형성하는 단계(S2); 및 상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 제2 보호층을 형성하는 단계(S3)를 포함한다.One aspect of the manufacturing method of the flexible circuit board of the present invention for achieving the above object is to form a plurality of electrode lines each having an inner lead and an outer lead on both sides on at least one surface of the base layer ( S1); forming a first protective layer to cover the rest of the electrode line except for the inner lead and the outer lead (S2); and forming a second protective layer on the inner lead region surrounded by the first protective layer (S3).

상기 S1 단계와 상기 S2 단계 사이에, 상기 전극 라인과 별도로 구비되는 내측 배선을 상기 이너 리드 영역 상에 형성하는 단계(S4)를 더 포함하며, 상기 제2 보호층을 형성하는 단계(S3)는 상기 내측 배선 상에 상기 제2 보호층을 형성할 수 있다.Between the steps S1 and S2, a step (S4) of forming an inner wiring provided separately from the electrode line on the inner lead region is further included, and the step (S3) of forming the second protective layer is The second passivation layer may be formed on the inner wiring.

상기 전극 라인 상에 도금막을 형성하는 단계(S5)를 더 포함하며, 상기 도금막을 형성하는 단계(S5)는 상기 제1 보호층이 형성되기 전(S1 단계와 S2 단계 사이)에 상기 전극 라인의 전면 상에 형성되거나, 상기 제1 보호층이 형성된 후(S2 단계와 S3 단계 사이) 상기 이너 리드와 상기 아우터 리드 상에 형성될 수 있다.Further comprising forming a plating film on the electrode line (S5), wherein the forming of the plating film (S5) is performed before the first protective layer is formed (between steps S1 and S2) of the electrode line. It may be formed on the entire surface, or after the first protective layer is formed (between steps S2 and S3), it may be formed on the inner lead and the outer lead.

상기 과제를 달성하기 위한 본 발명의 패키지의 일 면(aspect)은, 기재층; 양측에 이너 리드(inner lead)와 아우터 리드(outer lead)를 각각 구비하는 복수개의 전극 라인을 포함하여, 상기 기재층의 적어도 일면 상에 형성되는 배선층; 상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드가 노출되도록 상기 배선층 상에 형성되는 제1 보호층; 및 상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 형성되는 제2 보호층을 포함하는 연성 회로 기판; 및 상기 이너 리드 영역 상에 실장되어 범프를 통해 상기 전극 라인과 전기적으로 연결되는 전자 부품을 포함한다.One aspect (aspect) of the package of the present invention for achieving the above object, the substrate layer; a wiring layer formed on at least one surface of the base layer, including a plurality of electrode lines each having inner leads and outer leads on both sides; a first protective layer formed on the wiring layer to expose the inner lead and the outer lead in the electrode line; and a second protective layer formed on an inner lead region surrounded by the first protective layer; and an electronic component mounted on the inner lead region and electrically connected to the electrode line through a bump.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

도 1은 종래의 연성 회로 기판의 단면도이다.
도 2는 본 발명의 일실시예에 따른 연성 회로 기판의 평면도이다.
도 3은 본 발명의 일실시예에 따른 연성 회로 기판의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 연성 회로 기판의 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 연성 회로 기판의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 연성 회로 기판의 단면도이다.
도 7은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법을 개략적으로 도시한 흐름도이다.
도 8은 본 발명의 다른 실시예에 따른 연성 회로 기판의 제조 방법을 개략적으로 도시한 흐름도이다.1 is a cross-sectional view of a conventional flexible circuit board.
2 is a plan view of a flexible circuit board according to an embodiment of the present invention.
3 is a cross-sectional view of a flexible circuit board according to an embodiment of the present invention.
4 is a plan view of a flexible circuit board according to another embodiment of the present invention.
5 is a cross-sectional view of a flexible circuit board according to another embodiment of the present invention.
6 is a cross-sectional view of a flexible circuit board according to another embodiment of the present invention.
7 is a flowchart schematically illustrating a method of manufacturing a flexible circuit board according to an embodiment of the present invention.
8 is a flowchart schematically illustrating a method of manufacturing a flexible circuit board according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various different forms, only the present embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention belongs. It is provided to completely inform the person who has the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numbers designate like elements throughout the specification.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.When an element or layer is referred to as being "on" or "on" another element or layer, it refers not only directly on the other element or layer, but also through another layer or other element in the middle. All inclusive. On the other hand, when an element is referred to as “directly on” or “directly on”, it indicates that another element or layer is not intervened.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성요소들과 다른 소자 또는 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.The spatially relative terms "below", "beneath", "lower", "above", "upper", etc. It can be used to easily describe the correlation between elements or components and other elements or components. Spatially relative terms should be understood as encompassing different orientations of elements in use or operation in addition to the orientations shown in the figures. For example, when flipping elements shown in the figures, elements described as “below” or “beneath” other elements may be placed “above” the other elements. Thus, the exemplary term “below” may include directions of both below and above. Elements may also be oriented in other orientations, and thus spatially relative terms may be interpreted according to orientation.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.Although first, second, etc. are used to describe various elements, components and/or sections, it is needless to say that these elements, components and/or sections are not limited by these terms. These terms are only used to distinguish one element, component or section from another element, component or section. Accordingly, it goes without saying that the first element, first element, or first section referred to below may also be a second element, second element, or second section within the spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.Terminology used herein is for describing the embodiments and is not intended to limit the present invention. In this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. As used herein, "comprises" and/or "comprising" means that a stated component, step, operation, and/or element is present in the presence of one or more other components, steps, operations, and/or elements. or do not rule out additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in this specification may be used in a meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in commonly used dictionaries are not interpreted ideally or excessively unless explicitly specifically defined.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description with reference to the accompanying drawings, the same or corresponding components regardless of reference numerals are given the same reference numerals, Description is omitted.

최근 들어 경박단소(輕薄短小)와 재료비 절감을 목적으로 반도체 칩의 범퍼의 크기가 감소하고 있다. 이에 따라 기판과 반도체 칩 사이의 거리가 이전보다 더 가까워져서, 기판과 반도체 칩 사이의 접촉 문제를 해결하는 것이 중요한 기술적 과제가 되고 있다.In recent years, the size of bumpers of semiconductor chips has been reduced for the purpose of reducing light, thin and small devices and reducing material costs. Accordingly, the distance between the substrate and the semiconductor chip becomes closer than before, and thus, solving the contact problem between the substrate and the semiconductor chip has become an important technical task.

본 발명은 이너 리드 영역(칩 실장 영역) 상에 보호층을 구비하는 연성 회로 기판에 관한 것이다. 본 발명은 이너 리드 영역 상에 보호층을 구비함으로써, 기판과 반도체 칩이 접촉되는 것을 예방할 수 있으며, 제품의 신뢰성을 확보할 수 있다.The present invention relates to a flexible circuit board having a protective layer on an inner lead region (chip mounting region). According to the present invention, by providing the protective layer on the inner lead region, contact between the substrate and the semiconductor chip can be prevented and reliability of the product can be secured.

이하에서는 도면 등을 참조하여 본 발명을 자세하게 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to drawings and the like.

도 2는 본 발명의 일실시예에 따른 연성 회로 기판의 평면도이며, 도 3은 본 발명의 일실시예에 따른 연성 회로 기판의 단면도이다.2 is a plan view of a flexible circuit board according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view of the flexible circuit board according to an embodiment of the present invention.

도 2 및 도 3에 따르면, 본 발명의 일실시예에 따른 연성 회로 기판(200)은 기재층(210), 배선층(220), 제1 보호층(230) 및 제2 보호층(240)을 포함하여 구성될 수 있다.2 and 3, the flexible circuit board 200 according to an embodiment of the present invention includes a base layer 210, a wiring layer 220, a first protective layer 230, and a second protective layer 240. can be configured to include

연성 회로 기판(200)은 배선층(220)이 형성되는 기재층(210)의 일면에 반도체 칩(330)과 같은 전자 부품이 실장되는 회로 기판이다. 이러한 연성 회로 기판(200)은 반도체 칩(330)과 결합하여 COF(Chip On Film) 패키지(package)로 구현될 수 있다.The flexible circuit board 200 is a circuit board on which electronic components such as the semiconductor chip 330 are mounted on one surface of the base layer 210 on which the wiring layer 220 is formed. The flexible circuit board 200 may be combined with the semiconductor chip 330 to be implemented as a COF (Chip On Film) package.

본 실시예에서 연성 회로 기판(200)은 반도체 칩(330)이 실장되는 이너 리드 영역(310) 상에 제2 보호층(240)을 구비하는 것을 특징으로 한다. 연성 회로 기판(200)은 이를 통해 연성 회로 기판(200)과 반도체 칩(330)이 접촉되는 것을 예방하며, 반도체 칩(330)을 보강하여 파손되는 것을 예방할 수 있다.In this embodiment, the flexible circuit board 200 is characterized in that the second protective layer 240 is provided on the inner lead region 310 on which the semiconductor chip 330 is mounted. Through this, the flexible circuit board 200 can prevent contact between the flexible circuit board 200 and the semiconductor chip 330 and prevent damage by reinforcing the semiconductor chip 330 .

기재층(210)은 소정의 두께(예를 들어, 5㎛ ~ 100㎛)를 가지는 베이스 기재(base film)이다.The base layer 210 is a base film having a predetermined thickness (eg, 5 μm to 100 μm).

기재층(210)은 폴리이미드(PI; Poly-Imide), 폴리에틸렌테레프탈레이트(PET; Poly-Ethylene Terephthalate), 폴리에틸렌나프탈레이트(PEN; Poly-Ethylene Naphthalate), 폴리카보네이트(polycarbonate), 에폭시(epoxy), 유리 섬유(glass fiber) 등의 고분자 물질 중에서 적어도 하나의 고분자 물질을 소재로 하여 형성될 수 있다. 일례로 기재층(210)은 폴리이미드를 소재로 하여 고분자 절연 필름 형태로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 기재층(210)은 상기에서 언급한 고분자 물질 외에 다른 고분자 물질을 소재로 하여 형성되는 것도 가능하다.The base layer 210 is formed of polyimide (PI; Poly-Imide), polyethylene terephthalate (PET; Poly-Ethylene Terephthalate), polyethylene naphthalate (PEN; Poly-Ethylene Naphthalate), polycarbonate, epoxy , It may be formed by using at least one polymer material among polymer materials such as glass fiber. For example, the substrate layer 210 may be formed in the form of a polymer insulating film using polyimide as a material. However, the present embodiment is not limited thereto. The base layer 210 may also be formed of other polymer materials in addition to the above-mentioned polymer materials.

기재층(210)의 적어도 일면 상에는 시드층(seed layer; 미도시)(또는 하지층(under layer))이 형성될 수 있다. 시드층(또는 하지층)은 기재층(210)과 배선층(220) 간 접합성을 향상시키기 위해 전도성 물질로 구성되어 형성될 수 있다. 일례로 시드층(또는 하지층)은 니켈(Ni), 크롬(Cr), 구리(Cu) 및 금(Au) 중에서 선택되는 적어도 하나의 금속을 소재로 하여 형성될 수 있다.A seed layer (not shown) (or an under layer) may be formed on at least one surface of the base layer 210 . The seed layer (or underlayer) may be formed of a conductive material to improve bonding between the base layer 210 and the wiring layer 220 . For example, the seed layer (or base layer) may be formed using at least one metal selected from nickel (Ni), chromium (Cr), copper (Cu), and gold (Au) as a material.

한편 시드층(또는 하지층)은 증착(vacuum evaporation), 접착(adhesion), 도금 등의 방법을 이용하여 기재층(210) 상에 형성될 수 있다.Meanwhile, the seed layer (or base layer) may be formed on the base layer 210 using a method such as vacuum evaporation, adhesion, or plating.

배선층(220)은 반도체 칩(330)과 외부 기기(미도시)를 전기적으로 연결시키는 배선 기능을 하는 것이다. 이러한 배선층(220)은 기재층(210)의 적어도 일면 상에 복수개의 전극 라인(221)으로 형성될 수 있다.The wiring layer 220 serves as a wiring that electrically connects the semiconductor chip 330 and an external device (not shown). The wiring layer 220 may be formed of a plurality of electrode lines 221 on at least one surface of the base layer 210 .

배선층(220)은 니켈(Ni), 크롬(Cr), 구리(Cu), 금(Au), 은(Ag), 백금(Pt) 등의 금속 중에서 적어도 하나의 금속을 소재로 하여 기재층(210) 상에 형성될 수 있다.The wiring layer 220 is made of at least one metal among metals such as nickel (Ni), chromium (Cr), copper (Cu), gold (Au), silver (Ag), and platinum (Pt). ) can be formed on.

배선층(220)은 에칭 방법(etching process)을 이용하여 기재층(210) 상에 형성될 수 있다. 이 경우 기재층(210) 상에 금속층을 형성하고, 포토 에칭(photo etching)을 통해 배선을 형성함으로써, 배선층(220)이 기재층(210) 상에 형성될 수 있다.The wiring layer 220 may be formed on the base layer 210 using an etching process. In this case, the wiring layer 220 may be formed on the base layer 210 by forming a metal layer on the base layer 210 and forming wiring through photo etching.

배선층(220)은 도금 방법(plating process)을 이용하여 기재층(210) 상에 형성되는 것도 가능하다. 이 경우 기재층(210) 상에 하지 금속층을 형성한 후, 세미 어디티브법(semi additive process), 어디티브법(additive process), 인쇄, 코팅 등을 통해 배선을 형성함으로써, 배선층(220)이 기재층(210) 상에 형성될 수 있다. 상기에서 세미 어디티브법은 기재층(210) 상에 하지 금속층을 형성한 후, 배선 외의 하지 금속층을 제거하는 방법을 말한다. 어디티브법은 기재층(210) 상에 도금 방식으로 배선을 형성하는 방법을 말하며, 인쇄, 코팅 등은 기재층(210) 상에 금속 페이스트 등을 각각 인쇄, 코팅 등으로 형성하는 방법을 말한다.The wiring layer 220 may also be formed on the base layer 210 using a plating process. In this case, the wiring layer 220 is formed by forming a base metal layer on the substrate layer 210 and then forming wiring through a semi additive process, an additive process, printing, coating, or the like. It may be formed on the base layer 210 . In the above, the semi-additive method refers to a method of forming a base metal layer on the substrate layer 210 and then removing the base metal layer other than the wiring. The additive method refers to a method of forming a wire on the substrate layer 210 by a plating method, and the printing, coating, etc. refers to a method of forming a metal paste or the like on the substrate layer 210 by printing or coating, respectively.

배선층(220)을 구성하는 전극 라인(221)은 양측에 이너 리드(inner lead; 222)와 아우터 리드(outer lead; 223)를 각각 포함하여 형성된다. 이러한 전극 라인(221)은 이너 리드 영역(310), 아우터 리드 영역(320), 이너 리드(222)와 아우터 리드(223)를 연결하는 재배선 영역(미도시) 등에 걸쳐 길게 형성될 수 있다.The electrode line 221 constituting the wiring layer 220 is formed to include an inner lead 222 and an outer lead 223 on both sides, respectively. The electrode line 221 may be formed long over the inner lead area 310 , the outer lead area 320 , a redistribution area (not shown) connecting the inner lead 222 and the outer lead 223 , or the like.

이너 리드(222)은 전극 라인(221)의 일측에 형성되는 것으로서, 이너 리드 영역(310) 내에 형성된다.The inner lead 222 is formed on one side of the electrode line 221 and is formed in the inner lead region 310 .

아우터 리드(223)는 전극 라인(221)의 타측에 형성되는 것으로서, 아우터 리드 영역(320) 내에 형성된다.The outer lead 223 is formed on the other side of the electrode line 221 and is formed in the outer lead region 320 .

이너 리드 영역(310)은 반도체 칩(330)과 같은 전자 부품이 실장되는 칩 실장 영역이며, 아우터 리드 영역(320)은 외부 전자 기기와 연결되는 영역이다. 그리고 재배선 영역은 이너 리드 영역(310)과 아우터 리드 영역(320) 사이에 형성되는 영역으로서, 제1 보호층(230)이 형성될 수 있는 영역이다.The inner lead area 310 is a chip mounting area where electronic components such as the semiconductor chip 330 are mounted, and the outer lead area 320 is an area connected to an external electronic device. The redistribution area is an area formed between the inner lead area 310 and the outer lead area 320 and is an area where the first protective layer 230 can be formed.

한편 배선층(220) 상에는 주석, 금 등의 금속을 소재로 하여 도금막(미도시)가 추가 형성될 수 있다. 도금막은 전자 부품 단자와의 접합성을 향상시키고, 구리 배선의 산화를 방지하기 위한 것이다.Meanwhile, a plating film (not shown) may be additionally formed on the wiring layer 220 using a metal such as tin or gold. The plating film is for improving bonding with electronic component terminals and preventing oxidation of copper wiring.

도금막은 배선층(220) 상에 제1 보호층(230)을 형성하기 전에 배선층(220) 전체를 덮도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 도금막은 제1 보호층(230)을 형성한 후 노출되는 배선층(220) 일부를 덮도록 형성되는 것도 가능하다.The plating film may be formed to cover the entire wiring layer 220 before forming the first protective layer 230 on the wiring layer 220 . However, the present embodiment is not limited thereto. The plating film may also be formed to cover a portion of the wiring layer 220 exposed after forming the first protective layer 230 .

제1 보호층(230)은 기재층(210) 상에 노출되는 배선층(220)을 보호하기 위한 것이다. 이러한 제1 보호층(230)은 기재층(210) 상에서 이너 리드 영역(310)과 아우터 리드 영역(320)을 제외한 나머지 영역, 즉 재배선 영역 상에 형성된다. 즉, 제1 보호층(230)은 전극 라인에서 이너 리드(222)와 아우터 리드(223)를 노출시키고, 이너 리드(222)와 아우터 리드(223)를 제외한 전극 라인의 나머지 부분을 보호하도록 형성될 수 있다.The first protective layer 230 is to protect the wiring layer 220 exposed on the base layer 210 . The first protective layer 230 is formed on the remaining area of the base layer 210 except for the inner lead area 310 and the outer lead area 320, that is, on the redistribution area. That is, the first protective layer 230 is formed to expose the inner lead 222 and the outer lead 223 in the electrode line and protect the rest of the electrode line excluding the inner lead 222 and the outer lead 223. It can be.

제1 보호층(230)은 절연성 물질을 소재로 하여 형성될 수 있다. 일례로 제1 보호층(230)은 솔더 레지스트(solder resist)를 소재로 하여 형성될 수 있다.The first protective layer 230 may be formed of an insulating material. For example, the first protective layer 230 may be formed using a solder resist as a material.

제1 보호층(230)은 액상 솔더 레지스트를 인쇄 또는 코팅하여 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제1 보호층(230)은 보호 필름(예를 들어, 커버레이 필름(coverlay film))을 라미네이트 방식으로 기재층(210) 상에 접착시켜 형성되는 것도 가능하다.The first protective layer 230 may be formed by printing or coating a liquid solder resist. However, the present embodiment is not limited thereto. The first protective layer 230 may also be formed by bonding a protective film (eg, a coverlay film) onto the base layer 210 in a laminated manner.

한편 제1 보호층(230)은 감광성 재료를 도포한 후 이너 리드 영역(310)과 아우터 리드 영역(320)을 노출시키는 포토 패터닝 방식으로 형성할 수도 있다. 또한 제1 보호층(230)은 기재층(210)의 전면에 절연층을 형성한 후, 일부를 제거하는 포토 가공 방식으로 형성되는 것도 가능하다. 본 실시예에서는 배선층(220)을 보호할 수 있는 절연층을 형성하는 것이라면 다양한 재료나 가공 방법이 제1 보호층(230)을 형성하는 데에 이용될 수 있다.Meanwhile, the first protective layer 230 may be formed by a photo-patterning method in which a photosensitive material is applied and then the inner lead region 310 and the outer lead region 320 are exposed. In addition, the first protective layer 230 may be formed by a photo processing method in which an insulating layer is formed on the entire surface of the base layer 210 and then a portion thereof is removed. In this embodiment, as long as an insulating layer capable of protecting the wiring layer 220 is formed, various materials or processing methods may be used to form the first protective layer 230 .

제2 보호층(240)은 기재층(210)이 휘어질 때 기재층(210)이 반도체 칩(330)에 직접적으로 접촉되는 것을 방지하기 위해, 이너 리드 영역(310) 상에 형성되는 것이다. 이러한 제2 보호층(240)은 제1 보호층(230)과 마찬가지로 절연성 물질(예를 들어, 솔더 레지스트)을 소재로 하여 형성될 수 있다.The second protective layer 240 is formed on the inner lead region 310 to prevent the base layer 210 from directly contacting the semiconductor chip 330 when the base layer 210 is bent. Like the first protective layer 230, the second protective layer 240 may be formed of an insulating material (eg, solder resist) as a material.

제2 보호층(240)은 제1 보호층(240)과 마찬가지로 액상 솔더 레지스트를 인쇄 또는 코팅하여 형성될 수 있으며, 커버레이 필름을 라미네이트 방식으로 이너 리드 영역(310) 상에 접착시켜 형성될 수 있다. 이때 제2 보호층(240)은 제1 보호층(230)과 동일한 방법으로 이너 리드 영역(310) 상에 형성될 수 있으나, 제1 보호층(230)과 서로 다른 방법으로 이너 리드 영역(310) 상에 형성되는 것도 가능하다.Like the first protective layer 240, the second protective layer 240 may be formed by printing or coating a liquid solder resist, or may be formed by adhering a coverlay film onto the inner lead region 310 in a laminated manner. there is. In this case, the second passivation layer 240 may be formed on the inner lead region 310 in the same way as the first passivation layer 230, but may be formed on the inner lead region 310 by a method different from that of the first passivation layer 230. ) is also possible.

제2 보호층(240)은 이너 리드 영역(310)의 일부에 형성될 수 있다. 제2 보호층(240)이 이너 리드 영역(310)의 일부에 형성되는 경우, 제2 보호층(240)은 이너 리드 영역(310)의 중앙에 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 보호층(240)은 설계에 따라 반도체 칩(330)의 저면에 접촉될 위험이 있는 영역에 대해 선택적으로 형성되는 것도 가능하다. 한편 제2 보호층(240)은 이너 리드 영역(310)의 전체에 형성되는 것도 가능하다.The second passivation layer 240 may be formed on a portion of the inner lead region 310 . When the second passivation layer 240 is formed on a portion of the inner lead region 310 , the second passivation layer 240 may be formed at the center of the inner lead region 310 . However, the present embodiment is not limited thereto. The second protective layer 240 may also be selectively formed with respect to a region that may come into contact with the bottom surface of the semiconductor chip 330 according to design. Meanwhile, the second protective layer 240 may be formed on the entire inner lead region 310 .

또한 제2 보호층(240)은 절연 접착층일 수 있으며, 반도체 칩(330) 실장시 접착 고정시킬 수 있다.In addition, the second protective layer 240 may be an insulating adhesive layer, and may be adhesively fixed when the semiconductor chip 330 is mounted.

제2 보호층(240)은 이너 리드 영역(310)에 적어도 한 개 형성될 수 있다. 이때 적어도 하나의 제2 보호층(240)은 기재층(210)이 반도체 칩(330)에 직접적으로 접촉되는 것을 방지할 수 있다면 이너 리드 영역(310) 내의 어떠한 위치에 형성되어도 무방하다.At least one second passivation layer 240 may be formed on the inner lead region 310 . In this case, the at least one second protective layer 240 may be formed at any position within the inner lead region 310 as long as it can prevent the base layer 210 from directly contacting the semiconductor chip 330 .

제2 보호층(240)은 이너 리드 영역(310)에 사각형 형상으로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 보호층(240)은 삼각형, 오각형 등의 다각형, 원형, 띠형 등 다양한 패턴 형상으로 형성될 수도 있다.The second passivation layer 240 may be formed in a rectangular shape in the inner lead region 310 . However, the present embodiment is not limited thereto. The second protective layer 240 may be formed in various pattern shapes such as polygons such as triangles and pentagons, circular shapes, and band shapes.

제2 보호층(240)은 이너 리드 영역(310)에 복수개 형성되는 경우, 동일한 형상으로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 보호층(240)은 그룹별로 서로 다른 형상으로 형성되거나, 각기 다른 형상으로 형성되는 것도 가능하다.When a plurality of second passivation layers 240 are formed in the inner lead region 310 , they may be formed in the same shape. However, the present embodiment is not limited thereto. The second protective layer 240 may be formed in different shapes for each group or in different shapes.

제2 보호층(240)은 이너 리드(222)와 반도체 칩(330)의 범프(331) 간 접속을 방해하지 않는 선에서 소정의 높이를 가지도록 이너 리드 영역(310) 상에 형성될 수 있다. 즉, 이너 리드(222)의 높이를 b라 하고 반도체 칩(330)의 범프(331)의 높이를 c라 할 때, 제2 보호층(240)의 높이(a)는 이너 리드(222)의 높이(b)와 반도체 칩(330)의 범프(331)의 높이(c)를 합산한 값과 같거나 그보다 작은 값(a ≤ b + c)을 가지도록 형성될 수 있다.The second passivation layer 240 may be formed on the inner lead region 310 to have a predetermined height along a line that does not interfere with a connection between the inner lead 222 and the bump 331 of the semiconductor chip 330. . That is, when b is the height of the inner lead 222 and c is the height of the bump 331 of the semiconductor chip 330, the height (a) of the second protective layer 240 is the height of the inner lead 222. It may be formed to have a value equal to or smaller than the sum of the height b and the height c of the bump 331 of the semiconductor chip 330 (a ≤ b + c).

제2 보호층(240)은 이너 리드(222)와 반도체 칩(330)의 범프(331) 간 접속을 방해하지 않아야 하지만, 다른 한편으로는 기재층(210)이 반도체 칩(330)에 접촉되는 것을 방지해야 한다. 제2 보호층(240)은 이러한 측면을 고려할 때 3㎛ ~ 50㎛의 높이를 가지도록 형성될 수 있다.The second protective layer 240 should not interfere with the connection between the inner lead 222 and the bump 331 of the semiconductor chip 330, but on the other hand, the base layer 210 is in contact with the semiconductor chip 330. should prevent Considering this aspect, the second protective layer 240 may be formed to have a height of 3 μm to 50 μm.

제2 보호층(240)은 반도체 칩(330)의 저면에 접촉 가능할 정도의 높이를 가지도록 이너 리드 영역(310) 상에 형성될 수 있다. 즉, 제2 보호층(240)의 높이(a)가 이너 리드(222)의 높이(b)와 반도체 칩(330)의 범프(331)의 높이(c)를 합산한 값(b + c)보다 작지만 이 값(b + c)에 근접하는 값을 가지도록 형성될 수 있다. 제2 보호층(240)이 이와 같이 형성되면, 이너 리드 영역(310) 상에 반도체 칩(330)이 실장될 때 기재층(210)의 휘어짐을 최소화할 수 있다.The second protective layer 240 may be formed on the inner lead region 310 to have a height sufficient to contact the bottom surface of the semiconductor chip 330 . That is, the height (a) of the second protective layer 240 is the sum of the height (b) of the inner lead 222 and the height (c) of the bump 331 of the semiconductor chip 330 (b + c). Although smaller, it may be formed to have a value close to this value (b + c). When the second protective layer 240 is formed in this way, when the semiconductor chip 330 is mounted on the inner lead region 310 , warping of the base layer 210 can be minimized.

한편 설계 변경에 따라 이너 리드 영역(310) 내에 내측 배선(224)이 형성될 수도 있다. 이 경우 제2 보호층(240)은 내측 배선(224) 상에 형성될 수 있다.Meanwhile, the inner wiring 224 may be formed in the inner lead region 310 according to a design change. In this case, the second protective layer 240 may be formed on the inner wiring 224 .

도 4는 본 발명의 다른 실시예에 따른 연성 회로 기판의 평면도이며, 도 5는 본 발명의 다른 실시예에 따른 연성 회로 기판의 단면도이다. 이하 설명은 도 4 및 도 5를 참조한다.4 is a plan view of a flexible circuit board according to another embodiment of the present invention, and FIG. 5 is a cross-sectional view of the flexible circuit board according to another embodiment of the present invention. The description below refers to FIGS. 4 and 5 .

내측 배선(224)은 전극 라인(221)과 함께 배선층(220)을 구성하는 것이다. 전극 라인(221)은 반도체 칩(330)과 외부 기기의 전기적 연결을 위해 이너 리드 영역(310)에서 아우터 리드 영역(320)까지 길게 형성된다. 반면 내측 배선(224)은 설계 변경에 따라 이너 리드 영역(310) 내에 형성되며, 전극 라인(221)과는 연결되지 않는다.The inner wiring 224 constitutes the wiring layer 220 together with the electrode line 221 . The electrode line 221 is formed long from the inner lead region 310 to the outer lead region 320 to electrically connect the semiconductor chip 330 and an external device. On the other hand, the inner wiring 224 is formed within the inner lead region 310 according to a design change and is not connected to the electrode line 221 .

제2 보호층(240)은 내측 배선(224) 상에 형성되는 것이다. 제2 보호층(240)은 이를 통해 내측 배선(224)과 반도체 칩(330) 사이의 접촉을 예방하여, 전기적 불량(예를 들어, 쇼트(short))이 발생하는 것을 방지할 수 있다.The second protective layer 240 is formed on the inner wiring 224 . The second passivation layer 240 prevents contact between the inner wiring 224 and the semiconductor chip 330 through this, thereby preventing an electrical defect (eg, short) from occurring.

제2 보호층(240)은 내측 배선(224) 상에 적어도 하나 형성될 수 있다. 이때 제2 보호층(240)은 내측 배선(224)보다 작은 면적을 가지도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 보호층(240)은 내측 배선(224)과 동일 면적을 가지도록 형성되는 것도 가능하다.At least one second passivation layer 240 may be formed on the inner wiring 224 . In this case, the second protective layer 240 may be formed to have a smaller area than the inner wiring 224 . However, the present embodiment is not limited thereto. The second passivation layer 240 may also be formed to have the same area as the inner wiring 224 .

한편 제2 보호층(240)은 내측 배선(224)을 덮도록 내측 배선(224)의 상면과 각 측면에 형성되는 것도 가능하다.Meanwhile, the second protective layer 240 may be formed on the upper surface and each side of the inner wiring 224 to cover the inner wiring 224 .

제2 보호층(240)은 이너 리드(222)와 반도체 칩(330)의 범프(331) 간 접속을 방해하지 않는 선에서 소정의 높이를 가지도록 내측 배선(224) 상에 형성될 수 있다. 즉, 내측 배선(224)의 높이를 d라 할 때, 제2 보호층(240)의 높이(a)는 이너 리드(222)의 높이(b)와 반도체 칩(330)의 범프(331)의 높이(c)를 합산한 값에서 내측 배선(224)의 높이(d)를 뺀 값과 같거나 그보다 작은 값(a ≤ b + c - d)을 가지도록 형성될 수 있다.The second protective layer 240 may be formed on the inner wiring 224 to have a predetermined height along a line that does not interfere with a connection between the inner lead 222 and the bump 331 of the semiconductor chip 330 . That is, when d is the height of the inner wiring 224, the height (a) of the second protective layer 240 is equal to the height (b) of the inner lead 222 and the bump 331 of the semiconductor chip 330. It may be formed to have a value (a ≤ b + c - d) equal to or smaller than a value obtained by subtracting the height (d) of the inner wiring 224 from the sum of the heights (c).

내측 배선(224)은 도 6에 도시된 바와 같이 기재층(210)의 비아홀(211)에 형성되는 금속층(260)을 통해 기재층(210)의 타면에 형성된 외부 배선(250)과 연결되는 것도 가능하다. 이 경우 제2 보호층(240)은 금속층(260)을 덮도록 형성될 수 있다.As shown in FIG. 6, the inner wiring 224 is also connected to the external wiring 250 formed on the other surface of the base layer 210 through the metal layer 260 formed in the via hole 211 of the base layer 210. possible. In this case, the second protective layer 240 may be formed to cover the metal layer 260 .

도 6은 본 발명의 또 다른 실시예에 따른 연성 회로 기판의 단면도이다. 이하 설명은 도 6을 참조한다.6 is a cross-sectional view of a flexible circuit board according to another embodiment of the present invention. The following description refers to FIG. 6 .

금속층(260)은 내측 배선(224)과 외부 배선(250)을 전기적으로 연결시키기 위해 비아홀(211)에 충전(充塡)되는 것이다. 제2 보호층(240)은 이러한 금속층(260)을 덮도록 형성되어, 금속층(260)이 반도체 칩(330)과 접촉하는 것을 예방할 수 있다.The metal layer 260 is filled in the via hole 211 to electrically connect the inner wiring 224 and the outer wiring 250 . The second passivation layer 240 is formed to cover the metal layer 260 to prevent the metal layer 260 from contacting the semiconductor chip 330 .

상기 실시예들에서, 제2 보호층(240)의 면적은 실장되는 반도체 칩(330)의 범프가 형성된 실장면의 면적보다 작은 것이 바람직하며, 상기 실장면의 면적 대비 1% ~ 50%인 것이 바람직하다. 제2 보호층(240)은 반도체 칩(330)과 연성 회로 기판의 접촉을 예방할 수 있는 면적이 바람직하고, 그 형성 면적은 작을수록 유리하다. 상기 범위를 벗어나게 되면 불필요하게 도포량이 증가하여 재료비가 증가되는 문제가 발생할 수 있다.In the above embodiments, the area of the second protective layer 240 is preferably smaller than the area of the mounting surface where the bumps are formed on the semiconductor chip 330 to be mounted, and is 1% to 50% of the area of the mounting surface. desirable. The second protective layer 240 preferably has an area capable of preventing contact between the semiconductor chip 330 and the flexible circuit board, and the smaller the formation area, the better. If it is out of the above range, the coating amount may be unnecessarily increased, resulting in an increase in material cost.

다음으로 연성 회로 기판(200)의 제조 방법에 대하여 설명한다.Next, a method of manufacturing the flexible circuit board 200 will be described.

도 7은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법을 개략적으로 도시한 흐름도이다. 이하 설명은 도 2, 도 3 및 도 7을 참조한다.7 is a flowchart schematically illustrating a method of manufacturing a flexible circuit board according to an embodiment of the present invention. The following description refers to FIGS. 2 , 3 and 7 .

먼저 기재층(210) 상에 배선층(220)을 형성한다(S310). 이때 배선층(220)을 구성하는 복수개의 전극 라인(221)은 이너 리드 영역(310)에서 재배선 영역을 거쳐 아우터 리드 영역(320)까지 연장되어 형성된다.First, the wiring layer 220 is formed on the base layer 210 (S310). At this time, the plurality of electrode lines 221 constituting the wiring layer 220 are formed extending from the inner lead area 310 to the outer lead area 320 via the redistribution area.

이후 재배선 영역에 위치하는 전극 라인을 보호하기 위해 그 위에 제1 보호층(230)을 형성한다(S320). 제1 보호층(230)이 형성되면, 각각의 전극 라인(221)은 이너 리드(222)와 아우터 리드(223)만 노출된다.Thereafter, to protect the electrode lines located in the redistribution area, a first protective layer 230 is formed thereon (S320). When the first protective layer 230 is formed, only the inner lead 222 and the outer lead 223 of each electrode line 221 are exposed.

이후 이너 리드 영역(310) 상에 제2 보호층(240)을 형성한다(S330). 제2 보호층(240)은 제1 보호층(230)을 형성한 후에 형성될 수 있으나, 제1 보호층(230)과 동시에 형성되는 것도 가능하다.After that, the second protective layer 240 is formed on the inner lead region 310 (S330). The second protective layer 240 may be formed after forming the first protective layer 230, but may also be formed simultaneously with the first protective layer 230.

도 8은 본 발명의 다른 실시예에 따른 연성 회로 기판의 제조 방법을 개략적으로 도시한 흐름도이다. 이하 설명은 도 4, 도 5 및 도 8을 참조한다.8 is a flowchart schematically illustrating a method of manufacturing a flexible circuit board according to another embodiment of the present invention. The following description refers to FIGS. 4 , 5 and 8 .

먼저 기재층(210) 상에 배선층(220)을 구성하는 복수개의 전극 라인(221)을 형성한다(S410).First, a plurality of electrode lines 221 constituting the wiring layer 220 are formed on the base layer 210 (S410).

이후 이너 리드 영역(310) 상에 배선층(220)을 구성하는 내측 배선(224)을 형성한다(S420). 본 실시예에서는 전극 라인(221)을 형성한 후에 내측 배선(224)을 형성할 수 있는데, 전극 라인(221)과 내측 배선(224)을 동시에 형성하는 것도 가능하다.Then, the inner wiring 224 constituting the wiring layer 220 is formed on the inner lead region 310 (S420). In this embodiment, the inner wiring 224 may be formed after forming the electrode line 221, but it is also possible to form the electrode line 221 and the inner wiring 224 at the same time.

이후 재배선 영역 상의 전극 라인을 보호하기 위해 제1 보호층(230)을 형성한다(S430).Thereafter, a first protective layer 230 is formed to protect the electrode lines on the redistribution area (S430).

이후 내측 배선(224) 상에 제2 보호층(240)을 형성한다(S440). 제2 보호층(240)은 제1 보호층(230)을 형성한 후에 형성될 수 있으나, 제1 보호층(230)과 동시에 형성되는 것도 가능하다.Then, a second protective layer 240 is formed on the inner wiring 224 (S440). The second protective layer 240 may be formed after forming the first protective layer 230, but may also be formed simultaneously with the first protective layer 230.

이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the above and the accompanying drawings, those skilled in the art to which the present invention pertains can implement the present invention in other specific forms without changing the technical spirit or essential features. You will understand that there is Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.

200: 연성 회로 기판 210: 기재층
220: 배선층 221: 전극 라인
222: 이너 리드 223: 아우터 리드
224: 내측 배선 230: 제1 보호층
240: 제2 보호층 250: 외부 배선
260: 금속층 310: 이너 리드 영역
320: 아우터 리드 영역 330: 반도체 칩
331: 범프200: flexible circuit board 210: base layer
220: wiring layer 221: electrode line
222 Inner lead 223 Outer lead
224: inner wiring 230: first protective layer
240: second protective layer 250: external wiring
260: metal layer 310: inner lead area
320: outer lead region 330: semiconductor chip
331 bump

Claims (14)

기재층;
양측에 이너 리드(inner lead)와 아우터 리드(outer lead)를 각각 구비하는 복수개의 전극 라인을 포함하여, 상기 기재층의 적어도 일면 상에 형성되는 배선층;
상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드가 노출되도록 상기 배선층 상에 형성되는 제1 보호층; 및
상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 형성되는 제2 보호층을 포함하는 연성 회로 기판.base layer;
a wiring layer formed on at least one surface of the base layer, including a plurality of electrode lines each having inner leads and outer leads on both sides;
a first protective layer formed on the wiring layer to expose the inner lead and the outer lead in the electrode line; and
and a second protective layer formed on an inner lead region surrounded by the first protective layer. 제 1 항에 있어서,
상기 제2 보호층의 높이는 상기 이너 리드 영역 상에 실장되는 전자 부품의 범프의 높이와 상기 이너 리드의 높이를 합산한 값과 같거나 그보다 작은 연성 회로 기판.According to claim 1,
A height of the second protective layer is equal to or smaller than a sum of a height of a bump of an electronic component mounted on the inner lead region and a height of the inner lead. 제 1 항에 있어서,
상기 배선층은 상기 이너 리드 영역 상에 상기 전극 라인과 별도로 형성되는 내측 배선을 더 포함하며,
상기 제2 보호층은 상기 내측 배선 상에 형성되는 연성 회로 기판.According to claim 1,
The wiring layer further includes an inner wiring formed separately from the electrode line on the inner lead region,
The second protective layer is formed on the inner wiring. 제 3 항에 있어서,
상기 제2 보호층의 높이는 상기 이너 리드 영역 상에 실장되는 전자 부품의 범프의 높이와 상기 이너 리드의 높이를 합산한 값에서 상기 내측 배선의 높이를 뺀 값과 같거나 그보다 작은 연성 회로 기판.According to claim 3,
The height of the second protective layer is equal to or smaller than a value obtained by subtracting the height of the inner wiring from the sum of the height of the bump of the electronic component mounted on the inner lead region and the height of the inner lead. 제 3 항에 있어서,
상기 내측 배선은 상기 기재층의 비아홀에 충전되는 금속층을 통해 외부 배선과 연결되며,
상기 제2 보호층은 상기 금속층을 덮도록 형성되는 연성 회로 기판.According to claim 3,
The inner wiring is connected to an external wiring through a metal layer filled in a via hole of the base layer,
The second protective layer is formed to cover the metal layer. 제 1 항에 있어서,
상기 제2 보호층은 3㎛ ~ 50㎛의 높이로 형성되는 연성 회로 기판.According to claim 1,
The second protective layer is formed to a height of 3 μm to 50 μm. 제 1 항에 있어서,
상기 제2 보호층은 실장 부품의 실장면 대비 1% ~ 50%의 면적으로 형성되는 연성 회로 기판.According to claim 1,
The second protective layer is formed in an area of 1% to 50% of the mounting surface of the mounting component. 제 1 항에 있어서,
상기 제2 보호층은 상기 이너 리드 영역의 일부에 형성되는 연성 회로 기판.According to claim 1,
The second protective layer is formed on a portion of the inner lead region. 제 8 항에 있어서,
상기 제2 보호층은 상기 이너 리드 영역의 중앙에 형성되는 연성 회로 기판.According to claim 8,
The second protective layer is formed in the center of the inner lead region. 제 1 항에 있어서,
상기 제2 보호층은 상기 이너 리드 영역에 복수개 형성되는 연성 회로 기판.According to claim 1,
The flexible circuit board of claim 1 , wherein a plurality of second passivation layers are formed in the inner lead region. 양측에 이너 리드와 아우터 리드를 각각 구비하는 복수개의 전극 라인을 기재층의 적어도 일면 상에 형성하는 단계;
상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드를 제외한 나머지 부분을 덮도록 제1 보호층을 형성하는 단계; 및
상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 제2 보호층을 형성하는 단계를 포함하는 연성 회로 기판의 제조 방법.Forming a plurality of electrode lines having inner leads and outer leads on both sides, respectively, on at least one surface of the substrate layer;
forming a first protective layer to cover the rest of the electrode line except for the inner lead and the outer lead; and
and forming a second protective layer on an inner lead region surrounded by the first protective layer. 제 11 항에 있어서,
상기 전극 라인과 별도로 구비되는 내측 배선을 상기 이너 리드 영역 상에 형성하는 단계를 더 포함하며,
상기 제2 보호층을 형성하는 단계는 상기 내측 배선 상에 상기 제2 보호층을 형성하는 연성 회로 기판의 제조 방법.According to claim 11,
Further comprising forming an inner wiring provided separately from the electrode line on the inner lead region,
In the forming of the second protective layer, the second protective layer is formed on the inner wiring. 제 11 항에 있어서,
상기 전극 라인 상에 도금막을 형성하는 단계를 더 포함하며,
상기 도금막을 형성하는 단계는 상기 제1 보호층이 형성되기 전에 상기 전극 라인의 전면 상에 형성되거나, 상기 제1 보호층이 형성된 후 상기 이너 리드와 상기 아우터 리드 상에 형성되는 연성 회로 기판의 제조 방법.According to claim 11,
Further comprising forming a plating film on the electrode line,
The forming of the plating film may be performed on the entire surface of the electrode line before the first protective layer is formed or on the inner lead and the outer lead after the first protective layer is formed. method. 기재층; 양측에 이너 리드(inner lead)와 아우터 리드(outer lead)를 각각 구비하는 복수개의 전극 라인을 포함하여, 상기 기재층의 적어도 일면 상에 형성되는 배선층; 상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드가 노출되도록 상기 배선층 상에 형성되는 제1 보호층; 및 상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 형성되는 제2 보호층을 포함하는 연성 회로 기판; 및
상기 이너 리드 영역 상에 실장되어 범프를 통해 상기 전극 라인과 전기적으로 연결되는 전자 부품을 포함하는 패키지.base layer; a wiring layer formed on at least one surface of the base layer, including a plurality of electrode lines each having inner leads and outer leads on both sides; a first protective layer formed on the wiring layer to expose the inner lead and the outer lead in the electrode line; and a second protective layer formed on an inner lead region surrounded by the first protective layer; and
A package including an electronic component mounted on the inner lead region and electrically connected to the electrode line through a bump.
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