KR20230067735A - 세라믹 기판의 제조 방법, 세라믹 기판을 구비한 프로브 카드의 제조 방법, 세라믹 기판 및 세라믹 기판을 갖는 프로브 카드 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 442
- 239000000919 ceramic Substances 0.000 title claims abstract description 117
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 239000000523 sample Substances 0.000 title claims abstract description 34
- 238000010304 firing Methods 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 101100229939 Mus musculus Gpsm1 gene Proteins 0.000 description 25
- 230000007547 defect Effects 0.000 description 21
- 239000004020 conductor Substances 0.000 description 20
- 239000000463 material Substances 0.000 description 20
- 239000010410 layer Substances 0.000 description 14
- 239000004065 semiconductor Substances 0.000 description 10
- 239000000945 filler Substances 0.000 description 5
- 229910010293 ceramic material Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 239000011230 binding agent Substances 0.000 description 3
- 238000010344 co-firing Methods 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 238000005245 sintering Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 101100115713 Mus musculus Stfa3 gene Proteins 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 238000005429 filling process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/04—Housings; Supporting members; Arrangements of terminals
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- G01R1/0416—Connectors, terminals
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/073—Multiple probes
- G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
- G01R1/07314—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support
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Abstract
세라믹 기판의 제조 방법, 세라믹 기판을 구비한 프로브 카드의 제조 방법, 세라믹 기판 및 세라믹 기판을 구비한 프로브 카드에 관해 개시되어 있다. 개시된 세라믹 기판의 제조 방법은 복수의 제 1 비아홀을 갖는 메인 기판 부재 및 상기 복수의 제 1 비아홀 내에 충전된 제 1 도전 부재를 포함하고, 상기 메인 기판 부재 및 상기 제 1 도전 부재는 소성된 상태를 갖는 메인 기판부를 마련하는 단계, 복수의 제 2-1 비아홀을 갖는 제 1 보조 기판 부재를 소성하여 상기 복수의 제 2-1 비아홀을 갖는 소성된 제 1 보조 기판 부재를 마련하는 단계, 상기 소성된 제 1 보조 기판 부재의 상기 복수의 제 2-1 비아홀 내에 제 2-1 도전 부재를 충전하는 단계, 상기 제 2-1 도전 부재를 소성하여 상기 소성된 제 1 보조 기판 부재와 상기 소성된 제 2-1 도전 부재를 포함하는 제 1 보조 기판부를 마련하는 단계, 상기 제 1 보조 기판부를 상기 메인 기판부의 하면 및 상면 중 어느 하나에 본딩하되, 복수의 제 3-1 비아홀을 갖고 상기 복수의 제 3-1 비아홀 내에 충전된 제 3-1 도전 부재를 포함하는 제 1 본딩 시트를 사이에 두고 상기 제 1 보조 기판부와 상기 메인 기판부를 상호 본딩하는 단계 및 상기 제 3-1 도전 부재를 소성하는 단계를 포함할 수 있다.
Description
본 발명은 기판, 이의 제조 방법 및 이를 적용한 장치에 관한 것으로, 보다 상세하게는 세라믹 기판의 제조 방법, 세라믹 기판을 갖는 프로브 카드의 제조 방법, 세라믹 기판 및 세라믹 기판을 갖는 프로브 카드에 관한 것이다.
일반적으로, 메모리 같은 복수의 반도체 소자가 형성된 웨이퍼의 전기적 불량 검사에 프로브 카드(probe card)가 이용되고 있다. 상기 프로브 카드는, 다수의 프로브들과 테스트 장치와 연결된 인쇄 회로 기판 사이에 배치되는 인터포저(interposer)인 공간 변환기(space transformer)(STF)라 불리는 복합 세라믹 기판을 갖는다.
상기 공간 변환기(STF)를 이용한 전기적 불량 검사에서는, 테스터에 상기 프로브 카드를 전기적으로 접속함과 동시에 다수의 프로브를 상기 반도체 소자[이하, Device Under Test(DUT)라 함]의 접속 단자에 접촉시킨다. 그리고, 이후 상기 테스터와 상기 반도체 소자 사이에 전원과 시험에 필요한 각종 신호를 입ㆍ출력함에 의해서, 상기 반도체 소자에 단선(Open) 또는 단락(Short)과 같은 불량이나 오류를 판단할 수 있도록 되어 있다.
최근에는 상기 반도체 소자의 전기 검사의 처리량을 증대시키기 위해서, 검사 대상이 되는 웨이퍼 레벨 전체의 반도체 소자들을 대상으로 일괄적으로 동시에 검사하는 것이 요구되고 있다. 상기 반도체 소자의 고집적화로 인해서, 상기 반도체 소자에서 전극 패드의 간격이 더욱 좁아지고 있다. 상기 전극 패드간 축소된 간격에 대응하여, 상기 프로브들의 접촉 구조의 간격도 좁아지고 있다. 이러한 반도체 소자의 고집적화에 대응하여, 상기 공간 변환기(STF)에서 프로브들의 접촉 구조와 신뢰성 있는 접촉을 확보하기 위해, 상기 STF의 배선층은 점차 다층화되고 있다. 상기 배선층은 세라믹 기판 상에 절연층과 배선층을 교대로 반복 적층함으로써 제조될 수 있다.
한편, 상기 공간 변환기(STF)의 기판으로는 동시소성 세라믹(co-fired ceramic) 기판이 적용될 수 있다. 동시소성 세라믹 기판이란, 세라믹 기판과 이에 형성된 금속 전극을 동시에 소성하여 제조된 기판을 의미한다. 동시소성 세라믹 소자는 다수의 기판(시트)을 적층하여 제조되는데, 이러한 다층 기판 회로가 구동되도록 하기 위해서는 각 기판(시트) 마다 층간 회로를 연결시켜주기 위한 비아홀들(via holes)이 형성되어야 하며, 각 층간 회로에 통전이 가능하도록 상기 비아홀이 도전성 물질로 충전되어야 한다.
그런데, 동시소성 세라믹 기판을 제조함에 있어서, 동시소성 공정시 세라믹 물질(시트 물질)과 도전성 물질의 수축 거동이 서로 다르고 수축률도 서로 다르기 때문에, 세라믹 물질(시트 물질)과 도전성 물질 사이의 계면에서 응력 및 충격 등이 발생할 수 있다. 이로 인해, 비아홀(via hole) 내부나 그 주위에서 도전성 물질 주변에 보이드(void)(즉, 공극) 등의 결함이 발생할 수 있다. 이러한 결함으로 인해 다양한 불량이 야기될 수 있고, 동시소성 세라믹 기판을 적용한 공간 변환기(STF) 장치의 성능 및 신뢰성이 약화될 수 있다. 이러한 문제는 동시소성 세라믹 기판의 두께가 두꺼울수록 커질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 소성 공정을 적용하여 세라믹 기판을 제조함에 있어서, 비아홀(via hole) 내부나 그 주위에서 도전성 물질 주변에 보이드(void) 등의 결함이 발생하는 문제를 효과적으로 방지 또는 억제할 수 있는 세라믹 기판의 제조 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 상기한 세라믹 기판의 제조 방법을 적용한 프로브 카드(probe card)의 제조 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 비아홀 내부나 그 주위에서 도전성 물질 주변에 보이드(void) 등의 결함이 발생하는 문제가 방지 또는 억제된 세라믹 기판을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 상기한 세라믹 기판을 적용한 프로브 카드를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따르면, 복수의 제 1 비아홀을 갖는 메인 기판 부재 및 상기 복수의 제 1 비아홀 내에 충전(filling)된 제 1 도전 부재를 포함하고, 상기 메인 기판 부재 및 상기 제 1 도전 부재는 소성된 상태를 갖는 메인 기판부를 마련하는 단계; 복수의 제 2-1 비아홀을 갖는 제 1 보조 기판 부재를 소성하여 상기 복수의 제 2-1 비아홀을 갖는 소성된 제 1 보조 기판 부재를 마련하는 단계; 상기 소성된 제 1 보조 기판 부재의 상기 복수의 제 2-1 비아홀 내에 제 2-1 도전 부재를 충전하는 단계; 상기 제 2-1 도전 부재를 소성하여 상기 소성된 제 1 보조 기판 부재와 상기 소성된 제 2-1 도전 부재를 포함하는 제 1 보조 기판부를 마련하는 단계; 상기 제 1 보조 기판부를 상기 메인 기판부의 하면 및 상면 중 어느 하나에 본딩하되, 복수의 제 3-1 비아홀을 갖고 상기 복수의 제 3-1 비아홀 내에 충전된 제 3-1 도전 부재를 포함하는 제 1 본딩 시트를 사이에 두고 상기 제 1 보조 기판부와 상기 메인 기판부를 상호 본딩하는 단계; 및 상기 제 1 본딩 시트를 사이에 두고 상기 제 1 보조 기판부와 상기 메인 기판부가 상호 본딩된 상태에서 상기 제 3-1 도전 부재를 소성하는 단계를 포함하는 세라믹 기판의 제조 방법이 제공된다.
상기 세라믹 기판의 제조 방법은 복수의 제 2-2 비아홀을 갖는 제 2 보조 기판 부재를 소성하여 상기 복수의 제 2-2 비아홀을 갖는 소성된 제 2 보조 기판 부재를 마련하는 단계; 상기 소성된 제 2 보조 기판 부재의 상기 복수의 제 2-2 비아홀 내에 제 2-2 도전 부재를 충전하는 단계; 상기 제 2-2 도전 부재를 소성하여 상기 소성된 제 2 보조 기판 부재와 상기 소성된 제 2-2 도전 부재를 포함하는 제 2 보조 기판부를 마련하는 단계; 상기 제 2 보조 기판부를 상기 메인 기판부의 하면 및 상면 중 다른 하나에 본딩하되, 복수의 제 3-2 비아홀을 갖고 상기 복수의 제 3-2 비아홀 내에 충전된 제 3-2 도전 부재를 포함하는 제 2 본딩 시트를 사이에 두고 상기 제 2 보조 기판부와 상기 메인 기판부를 상호 본딩하는 단계; 및 상기 제 2 본딩 시트를 사이에 두고 상기 제 2 보조 기판부와 상기 메인 기판부가 상호 본딩된 상태에서 상기 제 3-2 도전 부재를 소성하는 단계를 더 포함할 수 있다.
상기 제 3-1 도전 부재를 소성하는 단계 및 상기 제 3-2 도전 부재를 소성하는 단계는 동시에 수행할 수 있다.
상기 제 1 보조 기판 부재의 소성은 제 1 온도로 수행할 수 있고, 상기 제 2-1 도전 부재의 소성은 상기 제 1 온도 보다 낮은 제 2 온도로 수행할 수 있다.
상기 메인 기판부는 상기 복수의 제 1 비아홀 내에 충전된 상기 제 1 도전 부재와 연결되어 수평 방향으로 연장된 수평 배선 부재를 더 포함할 수 있다.
상기 제 1 본딩 시트는 실리콘 산화물을 포함할 수 있다.
상기 메인 기판부는 약 1.5 mm ∼ 7 mm 정도의 두께를 가질 수 있고, 상기 제 1 보조 기판부는 약 0.9 mm ∼ 4 mm 정도의 두께를 가질 수 있고, 상기 제 1 본딩 시트는 약 0.01 mm ∼ 0.1 mm 정도의 두께를 가질 수 있다.
상기 메인 기판부는 약 1.5 mm ∼ 4 mm 정도의 두께를 가질 수 있고, 상기 제 1 보조 기판부는 약 0.9 mm ∼ 4 mm 정도의 두께를 가질 수 있고, 상기 제 2 보조 기판부는 약 0.9 mm ∼ 4 mm 정도의 두께를 가질 수 있고, 상기 제 1 본딩 시트는 약 0.01 mm ∼ 0.1 mm 정도의 두께를 가질 수 있고, 상기 제 2 본딩 시트는 약 0.01 mm ∼ 0.1 mm 정도의 두께를 가질 수 있다.
상기 메인 기판부는 LTCC(low temperature co-fired ceramic) 또는 HTCC(high temperature co-fired ceramic)일 수 있다.
본 발명의 다른 실시예에 따르면, 전술한 방법을 이용해서 세라믹 기판을 제조하는 단계; 상기 동시소성 세라믹 기판을 포함하는 STF(space transformer)를 제조하는 단계; 및 상기 STF를 적용한 프로브 카드(probe card)를 제조하는 단계를 포함하는 프로브 카드의 제조 방법이 제공된다.
본 발명의 다른 실시예에 따르면, 복수의 제 1 비아홀을 갖는 메인 기판 부재 및 상기 복수의 제 1 비아홀 내에 충전(filling)된 제 1 도전 부재를 포함하고, 상기 메인 기판 부재 및 상기 제 1 도전 부재는 소성된 상태를 갖는 메인 기판부; 상기 메인 기판부의 하면 및 상면 중 어느 하나에 본딩된 것으로, 복수의 제 2-1 비아홀을 갖는 제 1 보조 기판 부재 및 상기 복수의 제 2-1 비아홀 내에 충전된 제 2-1 도전 부재를 포함하고, 상기 제 1 보조 기판 부재 및 상기 제 2-1 도전 부재는 소성된 상태를 갖는 제 1 보조 기판부; 및 상기 메인 기판부와 상기 제 1 보조 기판부 사이에 배치되어 이들을 상호 본딩시키는 것으로, 복수의 제 3-1 비아홀을 갖고 상기 복수의 제 3-1 비아홀 내에 충전된 제 3-1 도전 부재를 포함하고, 상기 제 3-1 도전 부재는 소성된 상태를 갖는 제 1 본딩 시트를 포함하는 세라믹 기판이 제공된다.
상기 제 1 보조 기판부는 상기 제 1 보조 기판 부재와 제 2-1 도전 부재가 별도로 소성된 비-동시소성(non-co-fired) 기판부일 수 있다.
상기 세라믹 기판은 상기 메인 기판부의 하면 및 상면 중 다른 하나에 본딩된 것으로, 복수의 제 2-2 비아홀을 갖는 제 2 보조 기판 부재 및 상기 복수의 제 2-2 비아홀 내에 충전된 제 2-2 도전 부재를 포함하고, 상기 제 2 보조 기판 부재 및 상기 제 2-2 도전 부재는 소성된 상태를 갖는 제 2 보조 기판부; 및 상기 메인 기판부와 상기 제 2 보조 기판부 사이에 배치되어 이들을 상호 본딩시키는 것으로, 복수의 제 3-2 비아홀을 갖고 상기 복수의 제 3-2 비아홀 내에 충전된 제 3-2 도전 부재를 포함하고, 상기 제 3-2 도전 부재는 소성된 상태를 갖는 제 2 본딩 시트를 더 포함할 수 있다.
상기 제 2 보조 기판부는 상기 제 2 보조 기판 부재와 제 2-2 도전 부재가 별도로 소성된 비-동시소성(non-co-fired) 기판부일 수 있다.
상기 메인 기판부는 LTCC(low temperature co-fired ceramic) 또는 HTCC(high temperature co-fired ceramic)일 수 있다.
상기 메인 기판부는 상기 복수의 제 1 비아홀 내에 충전된 상기 제 1 도전 부재와 연결되어 수평 방향으로 연장된 수평 배선 부재를 더 포함할 수 있다.
상기 제 1 본딩 시트는 실리콘 산화물을 포함할 수 있다.
상기 메인 기판부는 약 1.5 mm ∼ 7 mm 정도의 두께를 가질 수 있고, 상기 제 1 보조 기판부는 약 0.9 mm ∼ 4 mm 정도의 두께를 가질 수 있고, 상기 제 1 본딩 시트는 약 0.01 mm ∼ 0.1 mm 정도의 두께를 가질 수 있다.
상기 메인 기판부는 약 1.5 mm ∼ 4 mm 정도의 두께를 가질 수 있고, 상기 제 1 보조 기판부는 약 0.9 mm ∼ 4 mm 정도의 두께를 가질 수 있고, 상기 제 2 보조 기판부는 약 0.9 mm ∼ 4 mm 정도의 두께를 가질 수 있고, 상기 제 1 본딩 시트는 약 0.01 mm ∼ 0.1 mm 정도의 두께를 가질 수 있고, 상기 제 2 본딩 시트는 약 0.01 mm ∼ 0.1 mm 정도의 두께를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 전술한 세라믹 기판을 적용한 STF(space transformer)를 포함하는 프로브 카드(probe card)가 제공된다.
본 발명의 실시예들에 따르면, 소성 공정을 적용하여 세라믹 기판을 제조함에 있어서, 비아홀(via hole) 내부나 그 주위에서 도전성 물질 주변에 보이드(void) 등의 결함이 발생하는 문제를 효과적으로 방지 또는 억제할 수 있는 세라믹 기판의 제조 방법 및 이 방법으로 제조된 세라믹 기판을 구현할 수 있다.
실시예들에 따른 세라믹 기판의 제조 방법을 적용하면, 불량 발생이 억제되고 우수한 성능 및 신뢰성을 갖는 프로브 카드를 제조할 수 있다.
도 1a 내지 도 1k는 본 발명의 일 실시예에 따른 세라믹 기판의 제조 방법을 보여주는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 세라믹 기판을 보여주는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 세라믹 기판 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 세라믹 기판 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 세라믹 기판을 적용하여 제조한 STF(space transformer)를 예시적으로 보여주는 단면도이다.
도 6은 본 발명의 일 실시예에 따라 제조된 STF를 포함하는 프로브 카드를 예시적으로 보여주는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 세라믹 기판을 보여주는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 세라믹 기판 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 세라믹 기판 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 세라믹 기판을 적용하여 제조한 STF(space transformer)를 예시적으로 보여주는 단면도이다.
도 6은 본 발명의 일 실시예에 따라 제조된 STF를 포함하는 프로브 카드를 예시적으로 보여주는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
이하에서 설명할 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 명확하게 설명하기 위하여 제공되는 것이고, 본 발명의 범위가 하기 실시예에 의해 한정되는 것은 아니며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 용어는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어는 언급한 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, 본 명세서에서 사용된 "연결"이라는 용어는 어떤 부재들이 직접적으로 연결된 것을 의미할 뿐만 아니라, 부재들 사이에 다른 부재가 더 개재되어 간접적으로 연결된 것까지 포함하는 개념이다.
아울러, 본원 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 본 명세서에서 사용된 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본원 명세서에서 사용되는 "약", "실질적으로" 등의 정도의 용어는 고유한 제조 및 물질 허용 오차를 감안하여, 그 수치나 정도의 범주 또는 이에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 제공된 정확하거나 절대적인 수치가 언급된 개시 내용을 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 첨부된 도면에 도시된 영역이나 파트들의 사이즈나 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1k는 본 발명의 일 실시예에 따른 세라믹 기판의 제조 방법을 보여주는 단면도이다. 상기 세라믹 기판은 전극 부재(도전성 부재)를 포함하는 세라믹 기판일 수 있고, STF(space transformer)용 세라믹 기판일 수 있다.
도 1a를 참조하면, 메인 기판부(S100)를 마련할 수 있다. 메인 기판부(S100)는 복수의 제 1 비아홀(V10)을 갖는 메인 기판 부재(MS10a) 및 복수의 제 1 비아홀(V10) 내에 충전(filling)된 제 1 도전 부재(C10a)를 포함할 수 있다. 여기서, 메인 기판 부재(MS10a) 및 제 1 도전 부재(C10a)는 소성된 상태를 가질 수 있다. 다시 말해, 메인 기판 부재(MS10a) 및 제 1 도전 부재(C10a)는 모두 소성된 부재일 수 있다. 제 1 도전 부재(C10a)는 수직 방향, 다시 말해, 메인 기판부(S100)의 두께 방향으로 연장된 '수직 배선 부재(수직 전극 부재)'라고 할 수 있다. 또한, 제 1 도전 부재(C10a)는 '도전 플러그'라고 할 수 있다.
메인 기판부(S100)는 복수의 제 1 비아홀(V10) 내에 충전된 제 1 도전 부재(C10a)와 연결되어 수평 방향으로 연장된 수평 배선 부재(C15a)를 더 포함할 수 있다. 다시 말해, 메인 기판부(S100)는 그 상하면에 대해 실질적으로 평행한 방향으로 연장된 수평 배선 부재(C15a)를 더 포함할 수 있다. 복수의 수평 배선 부재(C15a)가 메인 기판부(S100)의 내부 또는 내부와 표면에 형성될 수 있다. 복수의 수평 배선 부재(C15a)는 복수의 제 1 도전 부재(C10a)와 전기적으로 연결될 수 있다. 수평 배선 부재(C15a)는 일종의 '수평 전극 부재'라고 할 수 있다.
메인 기판부(S100)는 동시소성 세라믹(co-fired ceramic)일 수 있다. 다시 말해, 메인 기판부(S100)는 LTCC(low temperature co-fired ceramic) 또는 HTCC(high temperature co-fired ceramic)일 수 있다. 이 경우, 메인 기판 부재(MS10a)와 제 1 도전 부재(C10a) 및 수평 배선 부재(C15a)는 동시에 소성된 것일 수 있다.
비소성 세라믹 시트인 그린 시트에 비아홀을 형성하고 상기 비아홀에 도전성 물질(즉, 전극 물질)(페이스트 등)을 필링(filling)한 후, 상기 그린 시트 상에 상기 비아홀에 필링된 도전성 물질과 연결된 배선 물질(즉, 수평 전극 물질)(페이스트 등)을 인쇄함으로써, 전극 물질이 형성된 그린 시트를 마련할 수 있다. 상기 전극 물질이 형성된 그린 시트를 복수 개 마련한 후 이들을 적층한 다음 소성함으로써, 메인 기판부(S100)를 제조할 수 있다.
상기한 그린 시트는, 예를 들어, 세라믹 분말, 필러(filler) 물질 및 바인더(binder) 물질 등을 포함할 수 있다. 여기서, 상기 세라믹 분말은 소정의 산화물이나 글래스 프릿(glass frit) 등을 포함할 수 있다. 상기 필러 물질은 소성 후의 기판 강도를 높여주는 역할을 할 수 있다. 상기 필러 물질에는 일반적으로 사용되는 다양한 필러 물질(세라믹 필러를 포함하는 다양한 물질)이 적용될 수 있다. 상기 바인더는 유기 바인더, 예를 들면, 고분자 물질일 수 있고, 그린 시트의 성형성 향상 등을 위해 포함될 수 있다. 상기 그린 시트가 LTCC용 시트인 경우, 그린 시트의 소성 온도는 약 1000℃ 이하일 수 있다. 예를 들어, 상기 그린 시트의 소성 온도는 약 600 ∼ 1,000 ℃ 정도일 수 있다. 상기 그린 시트가 HTCC용 시트인 경우, 그린 시트의 소성 온도는 약 1,000 ℃ 이상 또는 약 1200 ℃ 이상 또는 약 1,300 ℃ 이상일 수 있다. 또한, 그린 시트의 소성 온도는 약 2000 ℃ 이하일 수 있다.
한편, 제 1 도전 부재(C10a) 및 수평 배선 부재(C15a)는, 예를 들어, 은(Ag), 몰리브덴(Mo), 텅스텐(W) 등으로 구성된 도전성 물질 중 적어도 하나를 포함하도록 형성될 수 있다. 그러나, 상기한 구체적인 물질은 예시적인 것이고, 경우에 따라, 제 1 도전 부재(C10a) 및 수평 배선 부재(C15a)의 물질은 다양하게 변화될 수 있다.
도 1b를 참조하면, 복수의 제 2-1 비아홀(V21)을 갖는 제 1 보조 기판 부재(AS10)를 마련할 수 있다. 제 1 보조 기판 부재(AS10)는 비소성 세라믹 시트인 그린 시트에 복수의 제 2-1 비아홀(V21)을 형성함으로써 마련하거나, 상기 그린 시트를 복수 개 적층하여 적층된 그린 시트를 형성한 후 상기 적층된 그린 시트에 복수의 제 2-1 비아홀(V21)을 형성함으로써 마련할 수 있다. 상기 그린 시트의 물질은 도 1a의 메인 기판부(S100)에 적용된 그린 시트와 동일하거나 유사할 수 있다.
도 1c를 참조하면, 복수의 제 2-1 비아홀(V21)을 갖는 제 1 보조 기판 부재(도 1b의 AS10)를 소성하여 복수의 제 2-1 비아홀(V21)을 갖는 소성된 제 1 보조 기판 부재(AS10a)를 형성할 수 있다. 여기서, 상기 제 1 보조 기판 부재(도 1b의 AS10)의 소성은 제 1 온도(제 1 소성 온도)로 수행할 수 있다. 상기 제 1 온도는 상기 제 1 보조 기판 부재(도 1b의 AS10)에 적용된 그린 시트를 소성하는데 필요한 온도일 수 있다. 예를 들어, 상기 제 1 온도(제 1 소성 온도)는 약 600 ℃ ∼ 1,000 ℃ 정도이거나 약 1,000 ℃ ∼ 2,000 ℃ 정도일 수 있다. 상기 소성에 의해 복수의 제 2-1 비아홀(V21)의 크기는 다소 변화될 수 있다.
도 1d를 참조하면, 소성된 제 1 보조 기판 부재(AS10a)의 복수의 제 2-1 비아홀(V21) 내에 제 2-1 도전 부재(C21)를 충전(filling)할 수 있다. 소정의 도전성 페이스트를 비아 필링 공정을 복수의 제 2-1 비아홀(V21) 내에 충전함으로써, 제 2-1 도전 부재(C21)를 형성할 수 있다. 제 2-1 도전 부재(C21)는, 예를 들어, 은(Ag), 몰리브덴(Mo), 텅스텐(W) 등으로 구성된 도전성 물질 중 적어도 하나를 포함할 수 있지만, 이에 한정되지 아니한다. 도 1d의 공정은 포스트 비아 필(post via fill) 공정이라 할 수 있다. 도 1d에서와 같이, 소성된 제 1 보조 기판 부재(AS10a)의 제 2-1 비아홀(V21) 내에 제 2-1 도전 부재(C21)를 충전하기 때문에, 이와 관련해서, 제 2-1 도전 부재(C21)의 충전 특성이 개선되는 효과를 얻을 수 있다.
도 1e를 참조하면, 복수의 제 2-1 비아홀(V21) 내에 충전된 제 2-1 도전 부재(도 1d의 C21)에 대한 소성 공정을 수행할 수 있다. 이를 통해, 소성된 제 2-1 도전 부재(C21a)를 형성할 수 있다. 결과적으로, 소성된 제 1 보조 기판 부재(AS10a)와 소성된 제 2-1 도전 부재(C21a)를 포함하는 제 1 보조 기판부(S10)를 마련할 수 있다. 여기서, 제 2-1 도전 부재(도 1d의 C21)에 대한 소성은 제 2 온도(제 2 소성 온도)로 수행할 수 있다. 상기 제 2 온도는 도 1c에서 소성된 제 1 보조 기판 부재(AS10a)를 형성하는데 필요한 상기 제 1 온도 보다 낮은 온도일 수 있다. 예를 들어, 상기 제 2 온도(제 2 소성 온도)는 약 400∼600 ℃ 정도이거나 약 600∼1000 ℃ 정도일 수 있다. 따라서, 제 2-1 도전 부재(도 1d의 C21)를 소성하기 위한 상기 제 2 온도는 소성된 제 1 보조 기판 부재(AS10a)에 전혀 혹은 거의 영향을 주지 않을 수 있다. 제 1 보조 기판부(S10)는 수직 성분의 전극(즉, C21a)만 포함하고 수평 성분의 전극(즉, 수평 배선)은 포함하지 않는 기판부일 수 있다.
도 1f 내지 도 1i를 참조하면, 복수의 제 2-2 비아홀(V22)을 갖는 제 2 보조 기판 부재(AS20)를 마련한 후(도 1f), 제 2 보조 기판 부재(AS20)를 소성하여 복수의 제 2-2 비아홀(V22)을 갖는 소성된 제 2 보조 기판 부재(AS20a)를 마련할 수 있고(도 1g), 소성된 제 2 보조 기판 부재(AS20a)의 복수의 제 2-2 비아홀(V22) 내에 제 2-2 도전 부재(C22)를 충전한 다음(도 1h), 제 2-2 도전 부재(C22)를 소성하여 소성된 제 2 보조 기판 부재(AS20a)와 소성된 제 2-2 도전 부재(C22a)를 포함하는 제 2 보조 기판부(S20)를 마련할 수 있다(도 1i). 도 1h의 공정은 포스트 비아 필(post via fill) 공정이라 할 수 있다. 도 1i의 제 2-2 도전 부재(C22)에 대한 소성 온도는 도 1g의 제 2 보조 기판 부재(AS20)에 대한 소성 온도 보다 낮을 수 있다. 제 2 보조 기판부(S20)는 수직 성분의 전극(즉, C22a)만 포함하고 수평 성분의 전극(즉, 수평 배선)은 포함하지 않는 기판부일 수 있다.
도 1f 내지 도 1i에서 제 2 보조 기판부(S20)를 마련하는 과정은 도 1b 내지 도 1e에서 제 1 보조 기판부(S10)를 마련하는 과정과 동일하거나 유사할 수 있다. 따라서, 도 1f 내지 도 1i에 대한 상세 설명은 생략한다.
도 1j를 참조하면, 제 1 본딩 시트(B10)를 마련할 수 있다. 제 1 본딩 시트(B10)는 복수의 제 3-1 비아홀(V31)을 가질 수 있고, 복수의 제 3-1 비아홀(V31) 내에 충전된 제 3-1 도전 부재(C31)를 포함할 수 있다. 본딩 시트에 펀칭 공정 등을 이용해서 제 3-1 비아홀(V31)을 형성한 후, 비아 필링 공정을 이용해서 제 3-1 비아홀(V31) 내에 제 3-1 도전 부재(C31)(즉, 도성성 페이스트)를 충전함으로써, 제 1 본딩 시트(B10)를 마련할 수 있다. 여기서, 제 3-1 도전 부재(C31)는, 예를 들어, 은(Ag), 몰리브덴(Mo), 텅스텐(W) 등으로 구성된 도전성 물질 중 적어도 하나를 포함할 수 있지만, 이에 한정되지 아니한다. 제 1 본딩 시트(B10)는, 예를 들어, 실리콘 산화물을 포함할 수 있지만, 경우에 따라, 제 1 본딩 시트(B10)의 물질은 달라질 수 있다.
제 2 본딩 시트(B20)를 마련할 수 있다. 제 2 본딩 시트(B20)는 복수의 제 3-2 비아홀(V32)을 가질 수 있고, 복수의 제 3-2 비아홀(V32) 내에 충전된 제 3-2 도전 부재(C32)를 포함할 수 있다. 제 2 본딩 시트(B20)를 마련하는 구체적인 방법 및 제 2 본딩 시트(B20)를 구성하는 물질 등은 앞서 제 1 본딩 시트(B10)에 대하여 설명한 바와 동일하거나 유사할 수 있다.
제 1 보조 기판부(S10)를 메인 기판부(S100)의 하면 및 상면 중 어느 하나(예컨대, 하면)에 본딩하되, 제 1 본딩 시트(B10)를 사이에 두고 제 1 보조 기판부(S10)와 메인 기판부(S100)를 상호 본딩할 수 있다. 이때, 복수의 제 2-1 도전 부재(C21a)의 적어도 일부는 복수의 제 3-1 도전 부재(C31)의 적어도 일부와 콘택(연결)될 수 있고, 복수의 제 3-1 도전 부재(C31)의 적어도 일부는 복수의 제 1 도전 부재(C10a)의 적어도 일부와 콘택(연결)될 수 있다. 따라서, 제 1 보조 기판부(S10)와 메인 기판부(S100)는 제 1 본딩 시트(B10)를 사이에 두고 상호 전기적으로 연결될 수 있다.
제 2 보조 기판부(S20)를 메인 기판부(S100)의 하면 및 상면 중 다른 하나(예컨대, 상면)에 본딩하되, 제 2 본딩 시트(B20)를 사이에 두고 제 2 보조 기판부(S20)와 메인 기판부(S100)를 상호 본딩할 수 있다. 이때, 복수의 제 2-2 도전 부재(C22a)의 적어도 일부는 복수의 제 3-2 도전 부재(C32)의 적어도 일부와 콘택(연결)될 수 있고, 복수의 제 3-2 도전 부재(C32)의 적어도 일부는 복수의 제 1 도전 부재(C10a)의 적어도 일부와 콘택(연결)될 수 있다. 따라서, 제 2 보조 기판부(S20)와 메인 기판부(S100)는 제 2 본딩 시트(B20)를 사이에 두고 상호 전기적으로 연결될 수 있다.
도 1k를 참조하면, 상기 제 3-1 도전 부재(도 1i의 C31) 및 상기 제 3-2 도전 부재(도 1i의 C32)에 대한 소성 공정을 수행할 수 있다. 상기 제 3-1 도전 부재(도 1i의 C31)에 대한 소성 및 상기 제 3-2 도전 부재(도 1i의 C32)에 대한 소성은 동시에 이루어질 수 있다. 본 단계에서 소성 온도는, 예컨대, 약 400 ℃ ∼ 600 ℃ 정도이거나 약 600 ℃ ∼ 1,000 ℃ 정도일 수 있다. 상기 소성 공정의 결과, 소성된 제 3-1 도전 부재(C31a) 및 소성된 제 3-2 도전 부재(C32a)가 형성될 수 있다.
메인 기판부(S100)는 '액티브 기판 영역'이라 할 수 있고, 제 1 보조 기판부(S10)는 '제 1 더미(dummy) 기판 영역' 또는 '제 1 서브 기판 영역'이라 할 수 있으며, 이와 유사하게, 제 2 보조 기판부(S20)는 '제 2 더미 기판 영역' 또는 '제 2 서브 기판 영역'이라 할 수 있다. 메인 기판부(S100)는 수직 성분의 전극(즉, C10a)과 수평 성분의 전극(즉, C15a)을 모두 포함할 수 있고, 제 1 보조 기판부(S10)는 수직 성분의 전극(즉, C21a)만 포함할 수 있으며, 제 2 보조 기판부(S20)도 수직 성분의 전극(즉, C22a)만 포함할 수 있다. 제 1 보조 기판부(S10) 및 제 2 보조 기판부(S20)는 최종 세라믹 기판의 두께를 맞춰주는 역할을 할 수 있다.
종래와 같이 동시소성 방식으로 세라믹 기판 전체를 제조할 경우, 동시소성 공정시 세라믹 물질(시트 물질)과 도전성 물질의 수축 거동이 서로 다르고 수축률도 서로 다르기 때문에, 세라믹 물질(시트 물질)과 도전성 물질 사이의 계면에서 응력 및 충격 등이 발생할 수 있다. 이로 인해, 비아홀(via hole) 내부나 그 주위에서 도전성 물질 주변에 보이드(void)(즉, 공극) 등의 결함이 발생할 수 있다. 이러한 결함으로 인해 다양한 불량이 야기될 수 있고, 동시소성 세라믹 기판을 적용한 공간 변환기(STF) 장치의 성능 및 신뢰성이 떨어질 수 있다. 이러한 문제는 동시소성 세라믹 기판의 두께가 두꺼울수록 커질 수 있다.
그러나, 본 발명의 실시예에서는 도 1b 내지 도 1e에서 설명한 바와 같이, 제 1 보조 기판부(S10)의 제조시, 제 1 보조 기판 부재(AS10)에 대한 소성과 제 2-1 도전 부재(C21)에 대한 소성을 별도로 진행할 수 있다. 또한, 도 1f 내지 도 1i에서 설명한 바와 같이, 제 2 보조 기판부(S20)의 제조시, 제 2 보조 기판 부재(AS20)에 대한 소성과 제 2-2 도전 부재(C22)에 대한 소성을 별도로 진행할 수 있다. 따라서, 제 1 보조 기판부(S10)는 제 1 보조 기판 부재(AS10)와 제 2-1 도전 부재(C21)가 별도로 소성된 비-동시소성(non-co-fired) 기판부라 할 수 있고, 이와 유사하게, 제 2 보조 기판부(S20)는 제 2 보조 기판 부재(AS20)와 제 2-2 도전 부재(C22)가 별도로 소성된 비-동시소성(non-co-fired) 기판부라 할 수 있다. 제 1 보조 기판부(S10)의 제조시에 제 1 보조 기판 부재(AS10)에 대한 소성을 완료하여 제 1 보조 기판 부재(AS10)의 소성 거동의 변수를 제거한 상태에서, 제 2-1 도전 부재(C21)를 충전하고 이에 대한 소성을 진행할 수 있다. 또한, 제 2 보조 기판부(S20)의 제조시에 제 2 보조 기판 부재(AS20)에 대한 소성을 완료하여 제 2 보조 기판 부재(AS20)의 소성 거동의 변수를 제거한 상태에서, 제 2-2 도전 부재(C22)를 충전하고 이에 대한 소성을 진행할 수 있다. 따라서, 본 발명의 실시예에서는 비아홀(즉, V21, V22 등) 내부나 그 주위에서 도전성 물질(즉, C21a, C22a 등) 주변에 보이드(void) 등의 결함이 발생하는 문제가 효과적으로 방지 또는 억제될 수 있다. 결과적으로, 세라믹 기판의 제조시, 불량 발생이 억제되고 성능 및 신뢰성이 향상될 수 있다.
본 발명의 일 실시예에서, 메인 기판부(S100)는 약 1.5 mm ∼ 4 mm 정도의 두께를 가질 수 있다. 제 1 보조 기판부(S10)는 약 0.9 mm ∼ 4 mm 정도의 두께를 가질 수 있다. 제 2 보조 기판부(S20)는 약 0.9 mm ∼ 4 mm 정도의 두께를 가질 수 있다. 이러한 조건들을 만족할 때, 보이드(void) 등의 결함 발생을 억제하는 효과가 향상될 수 있다. 특히, 메인 기판부(S100)의 하면에 이와 별도로 제작된 제 1 보조 기판부(S10)를 본딩하고, 메인 기판부(S100)의 상면에 이와 별도로 제작된 제 2 보조 기판부(S20)를 본딩하는 경우, 메인 기판부(S100)에 대하여 제 1 및 제 2 보조 기판부(S10, S20)를 상하 대칭적으로 형성함으로써, 도 1k의 소성 공정시 발생 가능한 문제점들을 효과적으로 방지할 수 있다. 또한, 제 1 및 제 2 보조 기판부(S10, S20)를 모두 적용할 경우, 메인 기판부(S100)를 어느 정도 얇게 제작할 수 있고, 제 1 및 제 2 보조 기판부(S10, S20)를 이용해서 세라믹 기판의 전체 두께를 맞춰줄 수 있기 때문에, 비아홀들 내에서 보이드(void) 등의 결함이 발생하는 문제를 더욱 효과적으로 방지할 수 있다.
한편, 제 1 본딩 시트(B10)는 약 0.01 mm ∼ 0.1 mm 정도의 두께를 가질 수 있고, 이와 유사하게, 제 2 본딩 시트(B20)는 약 0.01 mm ∼ 0.1 mm 정도의 두께를 가질 수 있다. 제 1 및 제 2 본딩 시트(B10, B20)가 이러한 두께 범위를 가질 때, 제 1 및 제 2 본딩 시트(B10, B20)가 세라믹 기판의 물성에 큰 영향을 주지 않으면서, 신뢰성 있는 본딩 특성을 나타낼 수 있다.
도 1k에서 제 1 비아홀(V10), 제 2-1 비아홀(V21), 제 2-2 비아홀(V22), 제 3-1 비아홀(V31), 제 3-2 비아홀(V32), 제 1 도전 부재(C10a), 수평 배선 부재(C15a), 제 2-1 도전 부재(C21a), 제 2-2 도전 부재(C22a), 제 3-1 도전 부재(C31a) 및 제 3-2 도전 부재(C32a) 각각의 개수 및 배치는 예시적인 것에 불과하고 다양하게 변화될 수 있다.
도 2는 본 발명의 일 실시예에 따른 세라믹 기판을 보여주는 단면도이다. 상기 세라믹 기판은 전극 부재(도전성 부재)를 포함하는 세라믹 기판일 수 있고, STF(space transformer)용 세라믹 기판일 수 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 세라믹 기판은 도 1k에서 보인 바와 동일한 구조/구성을 가질 수 있다. 상기 세라믹 기판은 메인 기판부(S100)와 메인 기판부(S100)의 하면 및 상면 중 어느 하나(예컨대, 하면)에 본딩된 제 1 보조 기판부(S10) 및 메인 기판부(S100)와 제 1 보조 기판부(S10) 사이에 배치되어 이들을 상호 본딩시키는 제 1 본딩 시트(B10)를 포함할 수 있다. 메인 기판부(S100), 제 1 보조 기판부(S10) 및 제 1 본딩 시트(B10)는 각각 도 1k에 도시된 메인 기판부(S100), 제 1 보조 기판부(S10) 및 제 1 본딩 시트(B10)에 대응될 수 있다.
메인 기판부(S100)는 복수의 제 1 비아홀(V10)을 갖는 메인 기판 부재(MS10a) 및 복수의 제 1 비아홀(V10) 내에 충전된 제 1 도전 부재(C10a)를 포함할 수 있고, 여기서, 메인 기판 부재(MS10a) 및 제 1 도전 부재(C10a)는 소성된 부재일 수 있다. 메인 기판부(S100)는 복수의 제 1 비아홀(V10) 내에 충전된 제 1 도전 부재(C10a)와 연결되어 수평 방향으로 연장된 수평 배선 부재(C15a)를 더 포함할 수 있고, 수평 배선 부재(C15a)는 소성된 부재일 수 있다. 메인 기판부(S100)는 LTCC 또는 HTCC 일 수 있다.
제 1 보조 기판부(S10)는 복수의 제 2-1 비아홀(V21)을 갖는 제 1 보조 기판 부재(AS10a) 및 복수의 제 2-1 비아홀(V21) 내에 충전된 제 2-1 도전 부재(C21a)를 포함할 수 있고, 여기서, 제 1 보조 기판 부재(AS10a) 및 제 2-1 도전 부재(C21a)는 소성된 부재일 수 있다. 제 1 보조 기판부(S10)는 제 1 보조 기판 부재(AS10a)와 제 2-1 도전 부재(C21a)가 별도로 소성된 비-동시소성(non-co-fired) 기판부일 수 있다.
제 1 본딩 시트(B10)는 복수의 제 3-1 비아홀(V31)을 가질 수 있고, 복수의 제 3-1 비아홀(V31) 내에 충전된 제 3-1 도전 부재(C31a)를 포함할 수 있다. 여기서, 제 3-1 도전 부재(C31a)는 소성된 부재일 수 있다. 제 1 본딩 시트(B10)는, 예를 들어, 실리콘 산화물을 포함할 수 있지만, 경우에 따라, 제 1 본딩 시트(B10)의 물질은 달라질 수 있다.
상기 세라믹 기판은 메인 기판부(S100)의 하면 및 상면 중 다른 하나(예컨대, 상면)에 본딩된 제 2 보조 기판부(S20) 및 메인 기판부(S100)와 제 2 보조 기판부(S20) 사이에 배치되어 이들을 상호 본딩시키는 제 2 본딩 시트(B20)를 더 포함할 수 있다. 제 2 보조 기판부(S20) 및 제 2 본딩 시트(B20)는 각각 도 1k에 도시된 제 2 보조 기판부(S20) 및 제 2 본딩 시트(B20)에 대응될 수 있다.
제 2 보조 기판부(S20)는 복수의 제 2-2 비아홀(V22)을 갖는 제 2 보조 기판 부재(AS20a) 및 복수의 제 2-2 비아홀(V22) 내에 충전된 제 2-2 도전 부재(C22a)를 포함할 수 있고, 여기서, 제 2 보조 기판 부재(AS20a) 및 제 2-2 도전 부재(C22a)는 소성된 부재일 수 있다. 제 2 보조 기판부(S20)는 제 2 보조 기판 부재(AS20a)와 제 2-2 도전 부재(C22a)가 별도로 소성된 비-동시소성(non-co-fired) 기판부일 수 있다.
제 2 본딩 시트(B20)는 복수의 제 3-2 비아홀(V32)을 가질 수 있고, 복수의 제 3-2 비아홀(V32) 내에 충전된 제 3-2 도전 부재(C32a)를 포함할 수 있다. 여기서, 제 3-2 도전 부재(C32a)는 소성된 부재일 수 있다. 제 2 본딩 시트(B20)는, 예를 들어, 실리콘 산화물을 포함할 수 있지만, 경우에 따라, 제 2 본딩 시트(B20)의 물질은 달라질 수 있다.
메인 기판부(S100)는 '액티브 기판 영역'이라 할 수 있고, 제 1 보조 기판부(S10)는 '제 1 더미(dummy) 기판 영역' 또는 '제 1 서브 기판 영역'이라 할 수 있으며, 이와 유사하게, 제 2 보조 기판부(S20)는 '제 2 더미 기판 영역' 또는 '제 2 서브 기판 영역'이라 할 수 있다. 메인 기판부(S100)는 수직 성분의 전극(즉, C10a)과 수평 성분의 전극(즉, C15a)을 모두 포함할 수 있고, 제 1 보조 기판부(S10)는 수직 성분의 전극(즉, C21a)만 포함할 수 있으며, 제 2 보조 기판부(S20)도 수직 성분의 전극(즉, C22a)만 포함할 수 있다.
메인 기판부(S100)는 약 1.5 mm ∼ 4 mm 정도의 두께를 가질 수 있다. 제 1 보조 기판부(S10)는 약 0.9 mm ∼ 4 mm 정도의 두께를 가질 수 있다. 또한, 제 2 보조 기판부(S20)는 약 0.9 mm ∼ 4 mm 정도의 두께를 가질 수 있다. 이러한 조건들을 만족할 때, 보이드(void) 등의 결함 발생을 억제하는 효과가 향상될 수 있다. 한편, 제 1 본딩 시트(B10)는 약 0.01 mm ∼ 0.1 mm 정도의 두께를 가질 수 있고, 이와 유사하게, 제 2 본딩 시트(B20)는 약 0.01 mm ∼ 0.1 mm 정도의 두께를 가질 수 있다. 이러한 조건들을 만족할 때, 제 1 및 제 2 본딩 시트(B10, B20)가 세라믹 기판의 물성에 큰 영향을 주지 않으면서, 신뢰성 있는 본딩 특성을 나타낼 수 있다.
그 밖에도 도 2의 세라믹 기판을 구성하는 요소들의 구성 및 특성들은 도 1a 내지 도 1k를 참조하여 설명한 바와 대응될 수 있다.
이상의 실시예들에서는 메인 기판부(S100)의 하면 및 상면에 각각 제 1 보조 기판부(S10)와 제 2 보조 기판부(S20)가 본딩된 경우를 도시하고 설명하였지만, 다른 실시예에 따르면, 메인 기판부의 하면 및 상면 중 어느 하나에만 보조 기판부가 본딩될 수도 있다. 그 예들이 도 3 및 도 4에 도시되어 있다.
도 3은 본 발명의 다른 실시예에 따른 세라믹 기판 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 메인 기판부(S100')의 하면 및 상면 중 하면에만 보조 기판부(S10')가 본딩될 수 있다. 메인 기판부(S100')는 복수의 제 1 비아홀(V10')을 갖는 메인 기판 부재(MS10a') 및 복수의 제 1 비아홀(V10') 내에 충전된 제 1 도전 부재(C10a')를 포함할 수 있고, 여기서, 메인 기판 부재(MS10a') 및 제 1 도전 부재(C10a')는 소성된 부재일 수 있다. 메인 기판부(S100')는 복수의 제 1 비아홀(V10') 내에 충전된 제 1 도전 부재(C10a')와 연결되어 수평 방향으로 연장된 수평 배선 부재(C15a')를 더 포함할 수 있고, 수평 배선 부재(C15a')는 소성된 부재일 수 있다. 메인 기판부(S100')는 LTCC 또는 HTCC 일 수 있다.
보조 기판부(S10')는 복수의 제 2 비아홀(V20')을 갖는 보조 기판 부재(AS10a') 및 복수의 제 2 비아홀(V20') 내에 충전된 제 2 도전 부재(C20a')를 포함할 수 있고, 여기서, 보조 기판 부재(AS10a') 및 제 2 도전 부재(C20a')는 소성된 부재일 수 있다. 보조 기판부(S10')는 보조 기판 부재(AS10a')와 제 2 도전 부재(C20a')가 별도로 소성된 비-동시소성(non-co-fired) 기판부일 수 있다. 보조 기판부(S10')의 구성은 도 2에서 설명한 제 1 보조 기판부(S10)와 동일하거나 유사할 수 있다.
본딩 시트(B10')는 복수의 제 3 비아홀(V30')을 가질 수 있고, 복수의 제 3 비아홀(V30') 내에 충전된 제 3 도전 부재(C30a')를 포함할 수 있다. 여기서, 제 3 도전 부재(C30a')는 소성된 부재일 수 있다. 본딩 시트(B10')의 구성은 도 2에서 설명한 제 1 본딩 시트(B10)와 동일하거나 유사할 수 있다.
본 실시예에서 메인 기판부(S100')는 도 2의 메인 기판부(S100) 보다 큰 두께를 가질 수 있다. 메인 기판부(S100')는 약 1.5 mm ∼ 7 mm 또는 약 1.5 mm ∼ 4 mm 정도의 두께를 가지면서 도 2의 메인 기판부(S100) 보다 큰 두께를 가질 수 있다. 메인 기판부(S100')는 도 2에서 메인 기판부(S100)와 제 2 보조 기판부(S20)를 합한 두께를 갖거나, 메인 기판부(S100)와 제 2 본딩 시트(B20) 및 제 2 보조 기판부(S20)를 합한 두께를 가질 수 있다.
도 3과 같은 세라믹 기판은 먼저 도 1a에서 설명한 바와 유사한 방법으로 메인 기판부(S100')를 마련한 후, 도 1b 내지 도 1e에서 설명한 바와 유사한(동일한) 방법으로 보조 기판부(S10')를 마련한 다음, 도 1j 및 도 1k에서 설명한 바와 유사한 방법으로 본딩 시트(B10')를 사이에 두고 메인 기판부(S100')와 보조 기판부(S10')를 상호 본딩한 후 추가적인 소성(도전 물질 소성) 공정을 진행함으로써 제조할 수 있다. 이는 당업자가 도 1a 내지 도 1k의 설명으로부터 용이하게 이해할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 세라믹 기판 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 메인 기판부(S100")의 하면 및 상면 중 상면에만 보조 기판부(S10")가 본딩될 수 있다. 메인 기판부(S100")는 복수의 제 1 비아홀(V10")을 갖는 메인 기판 부재(MS10a") 및 복수의 제 1 비아홀(V10") 내에 충전된 제 1 도전 부재(C10a")를 포함할 수 있고, 여기서, 메인 기판 부재(MS10a") 및 제 1 도전 부재(C10a")는 소성된 부재일 수 있다. 메인 기판부(S100")는 복수의 제 1 비아홀(V10") 내에 충전된 제 1 도전 부재(C10a")와 연결되어 수평 방향으로 연장된 수평 배선 부재(C15a")를 더 포함할 수 있고, 수평 배선 부재(C15a")는 소성된 부재일 수 있다. 메인 기판부(S100")는 LTCC 또는 HTCC 일 수 있다.
보조 기판부(S10")는 복수의 제 2 비아홀(V20")을 갖는 보조 기판 부재(AS10a") 및 복수의 제 2 비아홀(V20") 내에 충전된 제 2 도전 부재(C20a")를 포함할 수 있고, 여기서, 보조 기판 부재(AS10a") 및 제 2 도전 부재(C20a")는 소성된 부재일 수 있다. 보조 기판부(S10")는 보조 기판 부재(AS10a")와 제 2 도전 부재(C20a")가 별도로 소성된 비-동시소성(non-co-fired) 기판부일 수 있다. 보조 기판부(S10")의 구성은 도 2에서 설명한 제 2 보조 기판부(S20)와 동일하거나 유사할 수 있다.
본딩 시트(B10")는 복수의 제 3 비아홀(V30")을 가질 수 있고, 복수의 제 3 비아홀(V30") 내에 충전된 제 3 도전 부재(C30a")를 포함할 수 있다. 여기서, 제 3 도전 부재(C30a")는 소성된 부재일 수 있다. 본딩 시트(B10")의 구성은 도 2에서 설명한 제 2 본딩 시트(B20)와 동일하거나 유사할 수 있다.
본 실시예에서 메인 기판부(S100")는 도 2의 메인 기판부(S100) 보다 큰 두께를 가질 수 있다. 메인 기판부(S100")는 약 1.5 mm ∼ 7 mm 또는 약 1.5 mm ∼ 4 mm 정도의 두께를 가지면서 도 2의 메인 기판부(S100) 보다 큰 두께를 가질 수 있다. 메인 기판부(S100")는 도 2에서 메인 기판부(S100)와 제 1 보조 기판부(S10)를 합한 두께를 갖거나, 메인 기판부(S100)와 제 1 본딩 시트(B10) 및 제 1 보조 기판부(S10)를 합한 두께를 가질 수 있다.
도 4와 같은 세라믹 기판은 먼저 도 1a에서 설명한 바와 유사한 방법으로 메인 기판부(S100")를 마련한 후, 도 1b 내지 도 1e에서 설명한 바와 유사한(동일한) 방법으로 보조 기판부(S10")를 마련한 다음, 도 1j 및 도 1k에서 설명한 바와 유사한 방법으로 본딩 시트(B10")를 사이에 두고 메인 기판부(S100")와 보조 기판부(S10")를 상호 본딩한 후 추가적인 소성(도전 물질 소성) 공정을 진행함으로써 제조할 수 있다. 이는 당업자가 도 1a 내지 도 1k의 설명으로부터 용이하게 이해할 수 있다.
도 3 및 도 4에서와 같이, 메인 기판부(S100', S100")의 하면 및 상면 중 어느 한 면에만 보조 기판부(S10', S10")를 본딩시키더라도, 기판의 분할 제작 및 포스트 비아 필(post via fill) 공정 등을 통해서, 비아홀 내부나 주위에서 도전성 물질 주변에 보이드(void) 등의 결함이 발생하는 문제를 효과적으로 방지 또는 억제할 수 있다.
도 5는 본 발명의 일 실시예에 따른 세라믹 기판을 적용하여 제조한 STF(space transformer)를 예시적으로 보여주는 단면도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 STF는 세라믹 기판(CS10)을 포함할 수 있다. 세라믹 기판(CS10)은 본 발명의 실시예에 따라 제조된 것일 수 있다. 예컨대, 세라믹 기판(CS10)은 도 2 내지 도 4에 도시된 바와 같은 구성을 가질 수 있다. 상기 STF는 세라믹 기판(CS10)의 상면에 형성된 배선층 부재(WL10)를 더 포함할 수 있다. 배선층 부재(WL10)는 세라믹 기판(CS10)의 상면에 금속 배선 패턴층과 유기 절연층(층간절연막)을 교대로 반복 적층함으로써 형성할 수 있다. 상기 유기 절연층에는 도전성 비아 구조가 형성될 수 있다. 상기 유기 절연층은, 예컨대, 폴리이미드(polyimide)(PI)를 포함할 수 있지만, 물질은 이에 한정되지 않는다. 배선층 부재(WL10) 상에는 복수의 제 1 전극 패드(PD10)가 형성될 수 있다. 복수의 제 1 전극 패드(PD10) 상에는 프로브 핀들이 접속하여 고정될 수 있다. 또한, 세라믹 기판(CS10)의 하면 측에는 복수의 제 2 전극 패드(PD20)가 형성될 수 있다. 도시하지는 않았지만, 세라믹 기판(CS10)의 복수의 제 2 전극 패드(PD20)는 테스터와 같은 외부 회로와의 연결을 위한 배선 부재, 예를 들면, 포고 핀과 접촉할 수 있는 단자로서 기능할 수 있다.
도 6은 본 발명의 일 실시예에 따라 제조된 STF를 포함하는 프로브 카드를 예시적으로 보여주는 단면도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 프로브 카드는, 외부로부터 전기적인 신호가 인가되는 인쇄 회로 기판(1)과, 반도체 칩과 같은 검사 대상체(미도시)의 접속 패드와 접촉되는 복수의 마이크로 프로브(2)를 갖는 STF(space transformer)(3), 그리고 인쇄 회로 기판(1)과 STF(3)를 상호 전기적으로 연결하는 인터페이스 부재(4)를 포함하여 구성될 수 있다. 여기서, STF(3)는 인쇄 회로 기판(1)과 수십 마이크로미터 사이즈의 복수의 마이크로 프로브(2)를 전기적으로 중간에서 연결하여 주는 전자 회로 기판일 수 있다. 도시하지는 않았지만, 인쇄 회로 기판(1)은 소정의 테스터 장치에 연결될 수 있다. 상기 프로브 카드는 검사 대상체(미도시)가 되는 웨이퍼 상에 존재하는 수많은 측정 포인트들, 예를 들면, 웨이퍼 패드들을 테스터 장치까지 연결하는 역할을 할 수 있다.
한편, 본 발명의 실시예에 따른 프로브 카드의 제조 방법은 앞서 설명한 방법을 이용해서 세라믹 기판을 제조하는 단계, 상기 세라믹 기판을 포함하는 STF를 제조하는 단계 및 상기 STF를 적용한 프로브 카드를 제조하는 단계를 포함할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 소성 공정을 적용하여 세라믹 기판을 제조함에 있어서, 비아홀(via hole) 내부나 주위에서 도전성 물질 주변에 보이드(void) 등의 결함이 발생하는 문제를 효과적으로 방지 또는 억제할 수 있는 세라믹 기판의 제조 방법 및 이 방법으로 제조된 세라믹 기판을 구현할 수 있다. 상기한 실시예들에 따른 세라믹 기판의 제조 방법을 적용하면, 불량 발생이 억제되고 우수한 성능 및 신뢰성을 갖는 STF 및 이를 포함한 프로브 카드를 제조할 수 있다.
본 명세서에서는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예들 들어, 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 6을 참조하여 설명한 실시예들에 따른 세라믹 기판의 제조 방법, 세라믹 기판을 구비한 프로브 카드의 제조 방법, 세라믹 기판 및 세라믹 기판을 구비한 프로브 카드는 다양하게 변형될 수 있음을 알 수 있을 것이다. 또한, 실시예에 따라 제작된 세라믹 기판은 STF(space transformer)나 프로브 카드 이외에 다른 장치에도 적용될 수 있음을 알 수 있을 것이다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
AS10 : 제 1 보조 기판 부재 AS10a : 소성된 제 1 보조 기판 부재
AS20 : 제 1 보조 기판 부재 AS20a : 소성된 제 1 보조 기판 부재
B10 : 제 1 본딩 시트 B20 : 제 2 본딩 시트
C10a : 제 1 도전 부재 C15a : 수평 배선 부재
C21 : 제 2-1 도전 부재 C21a : 소성된 제 2-1 도전 부재
C22 : 제 2-2 도전 부재 C22a : 소성된 제 2-2 도전 부재
C31 : 제 3-1 도전 부재 C31a : 소성된 제 3-1 도전 부재
C32 : 제 3-2 도전 부재 C32a : 소성된 제 3-2 도전 부재
CS10 : 세라믹 기판 MS10a : 메인 기판 부재
PD10 : 제 1 전극 패드 PD20 : 제 2 전극 패드
S10 : 제 1 보조 기판부 S20 : 제 2 보조 기판부
S100 : 메인 기판부 V10 : 제 1 비아홀
V21 : 제 2-1 비아홀 V22 : 제 2-2 비아홀
V31 : 제 3-1 비아홀 V32 : 제 3-2 비아홀
WL10 : 배선층 부재
AS10 : 제 1 보조 기판 부재 AS10a : 소성된 제 1 보조 기판 부재
AS20 : 제 1 보조 기판 부재 AS20a : 소성된 제 1 보조 기판 부재
B10 : 제 1 본딩 시트 B20 : 제 2 본딩 시트
C10a : 제 1 도전 부재 C15a : 수평 배선 부재
C21 : 제 2-1 도전 부재 C21a : 소성된 제 2-1 도전 부재
C22 : 제 2-2 도전 부재 C22a : 소성된 제 2-2 도전 부재
C31 : 제 3-1 도전 부재 C31a : 소성된 제 3-1 도전 부재
C32 : 제 3-2 도전 부재 C32a : 소성된 제 3-2 도전 부재
CS10 : 세라믹 기판 MS10a : 메인 기판 부재
PD10 : 제 1 전극 패드 PD20 : 제 2 전극 패드
S10 : 제 1 보조 기판부 S20 : 제 2 보조 기판부
S100 : 메인 기판부 V10 : 제 1 비아홀
V21 : 제 2-1 비아홀 V22 : 제 2-2 비아홀
V31 : 제 3-1 비아홀 V32 : 제 3-2 비아홀
WL10 : 배선층 부재
Claims (20)
- 복수의 제 1 비아홀을 갖는 메인 기판 부재 및 상기 복수의 제 1 비아홀 내에 충전(filling)된 제 1 도전 부재를 포함하고, 상기 메인 기판 부재 및 상기 제 1 도전 부재는 소성된 상태를 갖는 메인 기판부를 마련하는 단계;
복수의 제 2-1 비아홀을 갖는 제 1 보조 기판 부재를 소성하여 상기 복수의 제 2-1 비아홀을 갖는 소성된 제 1 보조 기판 부재를 마련하는 단계;
상기 소성된 제 1 보조 기판 부재의 상기 복수의 제 2-1 비아홀 내에 제 2-1 도전 부재를 충전하는 단계;
상기 제 2-1 도전 부재를 소성하여 상기 소성된 제 1 보조 기판 부재와 상기 소성된 제 2-1 도전 부재를 포함하는 제 1 보조 기판부를 마련하는 단계;
상기 제 1 보조 기판부를 상기 메인 기판부의 하면 및 상면 중 어느 하나에 본딩하되, 복수의 제 3-1 비아홀을 갖고 상기 복수의 제 3-1 비아홀 내에 충전된 제 3-1 도전 부재를 포함하는 제 1 본딩 시트를 사이에 두고 상기 제 1 보조 기판부와 상기 메인 기판부를 상호 본딩하는 단계; 및
상기 제 1 본딩 시트를 사이에 두고 상기 제 1 보조 기판부와 상기 메인 기판부가 상호 본딩된 상태에서 상기 제 3-1 도전 부재를 소성하는 단계를 포함하는 세라믹 기판의 제조 방법. - 제 1 항에 있어서,
복수의 제 2-2 비아홀을 갖는 제 2 보조 기판 부재를 소성하여 상기 복수의 제 2-2 비아홀을 갖는 소성된 제 2 보조 기판 부재를 마련하는 단계;
상기 소성된 제 2 보조 기판 부재의 상기 복수의 제 2-2 비아홀 내에 제 2-2 도전 부재를 충전하는 단계;
상기 제 2-2 도전 부재를 소성하여 상기 소성된 제 2 보조 기판 부재와 상기 소성된 제 2-2 도전 부재를 포함하는 제 2 보조 기판부를 마련하는 단계;
상기 제 2 보조 기판부를 상기 메인 기판부의 하면 및 상면 중 다른 하나에 본딩하되, 복수의 제 3-2 비아홀을 갖고 상기 복수의 제 3-2 비아홀 내에 충전된 제 3-2 도전 부재를 포함하는 제 2 본딩 시트를 사이에 두고 상기 제 2 보조 기판부와 상기 메인 기판부를 상호 본딩하는 단계; 및
상기 제 2 본딩 시트를 사이에 두고 상기 제 2 보조 기판부와 상기 메인 기판부가 상호 본딩된 상태에서 상기 제 3-2 도전 부재를 소성하는 단계를 더 포함하는 세라믹 기판의 제조 방법. - 제 2 항에 있어서,
상기 제 3-1 도전 부재를 소성하는 단계 및 상기 제 3-2 도전 부재를 소성하는 단계는 동시에 수행하는 세라믹 기판의 제조 방법. - 제 1 항에 있어서,
상기 제 1 보조 기판 부재의 소성은 제 1 온도로 수행하고,
상기 제 2-1 도전 부재의 소성은 상기 제 1 온도 보다 낮은 제 2 온도로 수행하는 세라믹 기판의 제조 방법. - 제 1 항에 있어서,
상기 메인 기판부는 상기 복수의 제 1 비아홀 내에 충전된 상기 제 1 도전 부재와 연결되어 수평 방향으로 연장된 수평 배선 부재를 더 포함하는 세라믹 기판의 제조 방법. - 제 1 항에 있어서,
상기 제 1 본딩 시트는 실리콘 산화물을 포함하는 세라믹 기판의 제조 방법. - 제 1 항에 있어서,
상기 메인 기판부는 1.5 mm ∼ 7 mm의 두께를 갖고,
상기 제 1 보조 기판부는 0.9 mm ∼ 4 mm의 두께를 갖고,
상기 제 1 본딩 시트는 0.01 mm ∼ 0.1 mm의 두께를 갖는 세라믹 기판의 제조 방법. - 제 2 항에 있어서,
상기 메인 기판부는 1.5 mm ∼ 4 mm의 두께를 갖고,
상기 제 1 보조 기판부는 0.9 mm ∼ 4 mm의 두께를 갖고,
상기 제 2 보조 기판부는 0.9 mm ∼ 4 mm의 두께를 갖고,
상기 제 1 본딩 시트는 0.01 mm ∼ 0.1 mm의 두께를 갖고,
상기 제 2 본딩 시트는 0.01 mm ∼ 0.1 mm의 두께를 갖는 세라믹 기판의 제조 방법. - 제 1 항에 있어서,
상기 메인 기판부는 LTCC(low temperature co-fired ceramic) 또는 HTCC(high temperature co-fired ceramic)인 세라믹 기판의 제조 방법. - 청구항 1 내지 9 중 어느 한 항에 기재된 방법을 이용해서 세라믹 기판을 제조하는 단계;
상기 세라믹 기판을 포함하는 STF(space transformer)를 제조하는 단계; 및
상기 STF를 적용한 프로브 카드(probe card)를 제조하는 단계를 포함하는, 프로브 카드의 제조 방법. - 복수의 제 1 비아홀을 갖는 메인 기판 부재 및 상기 복수의 제 1 비아홀 내에 충전(filling)된 제 1 도전 부재를 포함하고, 상기 메인 기판 부재 및 상기 제 1 도전 부재는 소성된 상태를 갖는 메인 기판부;
상기 메인 기판부의 하면 및 상면 중 어느 하나에 본딩된 것으로, 복수의 제 2-1 비아홀을 갖는 제 1 보조 기판 부재 및 상기 복수의 제 2-1 비아홀 내에 충전된 제 2-1 도전 부재를 포함하고, 상기 제 1 보조 기판 부재 및 상기 제 2-1 도전 부재는 소성된 상태를 갖는 제 1 보조 기판부; 및
상기 메인 기판부와 상기 제 1 보조 기판부 사이에 배치되어 이들을 상호 본딩시키는 것으로, 복수의 제 3-1 비아홀을 갖고 상기 복수의 제 3-1 비아홀 내에 충전된 제 3-1 도전 부재를 포함하고, 상기 제 3-1 도전 부재는 소성된 상태를 갖는 제 1 본딩 시트를 포함하는 세라믹 기판. - 제 11 항에 있어서,
상기 제 1 보조 기판부는 상기 제 1 보조 기판 부재와 제 2-1 도전 부재가 별도로 소성된 비-동시소성(non-co-fired) 기판부인 세라믹 기판. - 제 11 항에 있어서,
상기 메인 기판부의 하면 및 상면 중 다른 하나에 본딩된 것으로, 복수의 제 2-2 비아홀을 갖는 제 2 보조 기판 부재 및 상기 복수의 제 2-2 비아홀 내에 충전된 제 2-2 도전 부재를 포함하고, 상기 제 2 보조 기판 부재 및 상기 제 2-2 도전 부재는 소성된 상태를 갖는 제 2 보조 기판부; 및
상기 메인 기판부와 상기 제 2 보조 기판부 사이에 배치되어 이들을 상호 본딩시키는 것으로, 복수의 제 3-2 비아홀을 갖고 상기 복수의 제 3-2 비아홀 내에 충전된 제 3-2 도전 부재를 포함하고, 상기 제 3-2 도전 부재는 소성된 상태를 갖는 제 2 본딩 시트를 더 포함하는 세라믹 기판. - 제 13 항에 있어서,
상기 제 2 보조 기판부는 상기 제 2 보조 기판 부재와 제 2-2 도전 부재가 별도로 소성된 비-동시소성(non-co-fired) 기판부인 세라믹 기판. - 제 11 항에 있어서,
상기 메인 기판부는 LTCC(low temperature co-fired ceramic) 또는 HTCC(high temperature co-fired ceramic)인 세라믹 기판. - 제 11 항에 있어서,
상기 메인 기판부는 상기 복수의 제 1 비아홀 내에 충전된 상기 제 1 도전 부재와 연결되어 수평 방향으로 연장된 수평 배선 부재를 더 포함하는 세라믹 기판. - 제 11 항에 있어서,
상기 제 1 본딩 시트는 실리콘 산화물을 포함하는 세라믹 기판. - 제 11 항에 있어서,
상기 메인 기판부는 1.5 mm ∼ 7 mm의 두께를 갖고,
상기 제 1 보조 기판부는 0.9 mm ∼ 4 mm의 두께를 갖고,
상기 제 1 본딩 시트는 0.01 mm ∼ 0.1 mm의 두께를 갖는 세라믹 기판. - 제 13 항에 있어서,
상기 메인 기판부는 1.5 mm ∼ 4 mm의 두께를 갖고,
상기 제 1 보조 기판부는 0.9 mm ∼ 4 mm의 두께를 갖고,
상기 제 2 보조 기판부는 0.9 mm ∼ 4 mm의 두께를 갖고,
상기 제 1 본딩 시트는 0.01 mm ∼ 0.1 mm의 두께를 갖고,
상기 제 2 본딩 시트는 0.01 mm ∼ 0.1 mm의 두께를 갖는 세라믹 기판. - 청구항 11 내지 19 중 어느 한 항에 기재된 세라믹 기판을 적용한 STF(space transformer)를 포함하는 프로브 카드(probe card).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210152141A KR20230067735A (ko) | 2021-11-08 | 2021-11-08 | 세라믹 기판의 제조 방법, 세라믹 기판을 구비한 프로브 카드의 제조 방법, 세라믹 기판 및 세라믹 기판을 갖는 프로브 카드 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210152141A KR20230067735A (ko) | 2021-11-08 | 2021-11-08 | 세라믹 기판의 제조 방법, 세라믹 기판을 구비한 프로브 카드의 제조 방법, 세라믹 기판 및 세라믹 기판을 갖는 프로브 카드 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230067735A true KR20230067735A (ko) | 2023-05-17 |
Family
ID=86547306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210152141A KR20230067735A (ko) | 2021-11-08 | 2021-11-08 | 세라믹 기판의 제조 방법, 세라믹 기판을 구비한 프로브 카드의 제조 방법, 세라믹 기판 및 세라믹 기판을 갖는 프로브 카드 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230067735A (ko) |
-
2021
- 2021-11-08 KR KR1020210152141A patent/KR20230067735A/ko not_active Application Discontinuation
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