KR20230061837A - 가변 프레임 레이트 구동을 위한 어플리케이션 프로세서 및 이를 포함하는 디스플레이 시스템 - Google Patents

가변 프레임 레이트 구동을 위한 어플리케이션 프로세서 및 이를 포함하는 디스플레이 시스템 Download PDF

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KR20230061837A
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frame rate
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양훈모
윤성철
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삼성전자주식회사
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Abstract

어플리케이션 프로세서는 메인 프로세서 및 디스플레이 컨트롤러를 포함한다. 디스플레이 컨트롤러는 메인 프로세서에 의해 제어되고, 가변 프레임 레이트(variable frame rate) 방식으로 동작하는 외부의 디스플레이 장치를 제어하며, 디스플레이 장치의 프레임 업데이트와 관련된 이벤트 신호를 수신하고, 이벤트 신호에 기초하여 디스플레이 장치의 프레임 레이트를 조절하며, 이벤트 신호에 기초하여 디스플레이 장치의 프레임 업데이트와 관련된 타이밍 정보를 기록하고, 타이밍 정보를 메인 프로세서에 제공한다.

Description

가변 프레임 레이트 구동을 위한 어플리케이션 프로세서 및 이를 포함하는 디스플레이 시스템{APPLICATION PROCESSOR FOR VARIABLE FRAME RATE AND DISPLAY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 가변 프레임 레이트 구동을 위한 어플리케이션 프로세서 및 상기 어플리케이션 프로세서를 포함하는 디스플레이 시스템에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 디스플레이 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 디스플레이 장치(liquid crystal display device), 플라즈마 디스플레이 장치(plasma display device), 전계발광 디스플레이 장치(electroluminescent display device)와 같은 평판 디스플레이 장치의 사용이 증가하고 있다. 특히 전계발광 디스플레이 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 발광 다이오드(Light Emitting Diode; LED) 또는 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용하여 빠른 응답 속도와 낮은 소비전력으로 구동될 수 있다. 최근에는 디스플레이 기술 발전에 따라, 단일/고정된 프레임 레이트만을 지원하지 않고 복수의 프레임 레이트들을 지원하면서 프레임 레이트를 실시간으로 변환할 수 있는 디스플레이 장치가 연구되고 있으며, 이를 구동/제어하기 위한 다양한 방식들이 연구되고 있다.
본 발명의 일 목적은 디스플레이 모니터링 정보를 기록 및 제공하여 가변 프레임 레이트 구동을 효과적으로 구현할 수 있는 어플리케이션 프로세서를 제공하는 것이다.
본 발명의 다른 목적은 상기 어플리케이션 프로세서를 포함하는 디스플레이 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 어플리케이션 프로세서는 메인 프로세서 및 디스플레이 컨트롤러를 포함한다. 상기 디스플레이 컨트롤러는 상기 메인 프로세서에 의해 제어되고, 가변 프레임 레이트(variable frame rate) 방식으로 동작하는 외부의 디스플레이 장치를 제어하며, 상기 디스플레이 장치의 프레임 업데이트와 관련된 이벤트 신호를 수신하고, 상기 이벤트 신호에 기초하여 상기 디스플레이 장치의 프레임 레이트를 조절하며, 상기 이벤트 신호에 기초하여 상기 디스플레이 장치의 프레임 업데이트와 관련된 타이밍 정보를 기록하고, 상기 타이밍 정보를 상기 메인 프로세서에 제공한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디스플레이 시스템은 디스플레이 장치 및 어플리케이션 프로세서를 포함한다. 상기 디스플레이 장치는 가변 프레임 레이트(variable frame rate) 방식으로 동작한다. 상기 어플리케이션 프로세서는 상기 디스플레이 장치와 통신한다. 상기 어플리케이션 프로세서는 메인 프로세서 및 디스플레이 컨트롤러를 포함한다. 상기 디스플레이 컨트롤러는 상기 메인 프로세서에 의해 제어되고, 상기 디스플레이 장치를 제어하며, 상기 디스플레이 장치의 프레임 업데이트와 관련된 이벤트 신호를 수신하고, 상기 이벤트 신호에 기초하여 상기 디스플레이 장치의 프레임 레이트를 조절하며, 상기 이벤트 신호에 기초하여 상기 디스플레이 장치의 프레임 업데이트와 관련된 타이밍 정보를 기록하고, 상기 타이밍 정보를 상기 메인 프로세서에 제공한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 어플리케이션 프로세서는 메인 프로세서, 그래픽 프로세서 및 디스플레이 컨트롤러를 포함한다. 상기 메인 프로세서는 영상 데이터를 생성한다. 상기 그래픽 프로세서는 상기 영상 데이터를 렌더링(rendering)하여 렌더링 데이터를 생성하고, 렌더링 동작과 관련된 렌더링 정보를 생성한다. 상기 디스플레이 컨트롤러는 상기 메인 프로세서에 의해 제어되고, 가변 프레임 레이트(variable frame rate) 방식으로 동작하는 외부의 디스플레이 장치를 제어하며, 상기 렌더링 데이터를 기초로 프레임 데이터를 생성하여 상기 디스플레이 장치로 전송하고, 상기 디스플레이 장치로부터 상기 디스플레이 장치의 프레임 업데이트와 관련된 이벤트 신호를 수신하고, 상기 이벤트 신호를 기초로 상기 디스플레이 장치의 프레임 레이트를 조절하기 위한 프레임 레이트 제어 신호를 생성하여 상기 디스플레이 장치로 전송하며, 상기 이벤트 신호에 기초하여 상기 디스플레이 장치의 프레임 업데이트와 관련된 타이밍 정보를 기록하고, 상기 타이밍 정보를 상기 메인 프로세서에 제공한다. 상기 메인 프로세서는 상기 타이밍 정보 및 상기 렌더링 정보를 비교하여 성능 제어 및 파워 제어 중 적어도 하나를 수행하기 위한 성능/파워 제어 신호를 생성한다. 상기 그래픽 프로세서의 렌더링 속도가 상기 디스플레이 장치의 프레임 레이트보다 느린 경우에, 상기 메인 프로세서는 상기 그래픽 프로세서의 렌더링 속도가 증가하도록 상기 성능 제어를 수행한다. 상기 그래픽 프로세서의 렌더링 속도가 상기 디스플레이 장치의 프레임 레이트보다 빠른 경우에, 상기 메인 프로세서는 파워 소모가 감소하도록 상기 파워 제어를 수행한다.
상기와 같은 본 발명의 실시예들에 따른 어플리케이션 프로세서 및 디스플레이 시스템에서는, 디스플레이 컨트롤러가 현재 디스플레이되는 하드웨어 상태/상황을 나타내는 타이밍 정보를 메인 프로세서 및/또는 메인 프로세서에 의해 실행되는 운영 체제(즉, 소프트웨어)로 제공할 수 있다. 메인 프로세서는 타이밍 정보를 이용하여 디스플레이 장치의 프레임 레이트 변경과 함께 성능 최적화(예를 들어, 그래픽 프로세서의 렌더링 성능) 및/또는 파워 최적화를 수행할 수 있다. 따라서, 디스플레이 장치의 가변 프레임 레이트 방식에 대한 운영 최적화를 지원하고, 파인 그레인드(fine-grained) 프레임 레이트 전환을 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 어플리케이션 프로세서를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 어플리케이션 프로세서 및 이를 포함하는 디스플레이 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 시스템에 포함되는 디스플레이 장치의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 실시예들에 따른 어플리케이션 프로세서에 포함되는 디스플레이 컨트롤러의 일 예를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 어플리케이션 프로세서에 포함되는 디스플레이 컨트롤러의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예들에 따른 어플리케이션 프로세서를 나타내는 블록도이다.
도 7, 8 및 9는 본 발명의 실시예들에 따른 어플리케이션 프로세서의 동작을 설명하기 위한 도면들이다.
도 10 및 11은 본 발명의 실시예들에 따른 어플리케이션 프로세서 및 이를 포함하는 디스플레이 시스템을 나타내는 블록도들이다.
도 12는 본 발명의 실시예들에 따른 디스플레이 시스템에 포함되는 디스플레이 장치의 일 예를 나타내는 블록도이다.
도 13은 도 12의 디스플레이 장치의 디스플레이 패널에 포함되는 픽셀의 일 예를 나타내는 회로도이다.
도 14는 본 발명의 실시예들에 따른 어플리케이션 프로세서의 구동 방법을 나타내는 순서도이다.
도 15는 도 14의 타이밍 정보를 기록하는 단계의 일 예를 나타내는 순서도이다.
도 16은 본 발명의 실시예들에 따른 어플리케이션 프로세서의 구동 방법을 나타내는 순서도이다.
도 17 및 18은 도 16의 성능 제어 및 파워 제어 중 적어도 하나를 수행하는 단계의 예들을 나타내는 순서도들이다.
도 19는 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 어플리케이션 프로세서를 나타내는 블록도이다.
도 1을 참조하면, 어플리케이션 프로세서(application processor, AP)(100)는 메인 프로세서(110) 및 디스플레이 컨트롤러(120)를 포함한다.
어플리케이션 프로세서(100)는 어플리케이션 프로세서(100)를 포함하는 시스템의 전반적인 동작을 제어한다. 예를 들어, 도 2를 참조하여 후술하는 것처럼, 어플리케이션 프로세서(100)는 디스플레이 시스템(200)에 포함되며, 디스플레이 시스템(200)의 전반적인 동작을 제어할 수 있다. 어플리케이션 프로세서(100)는 호스트 프로세서(host processor)라고 지칭될 수도 있다.
일 실시예에서, 어플리케이션 프로세서(100)는 시스템 온 칩(System-on-Chip; SoC)의 형태로 구현될 수 있다.
메인 프로세서(110)는 어플리케이션 프로세서(100)의 전반적인 동작을 제어한다. 예를 들어, 메인 프로세서(110)는 운영 체제(Operating System; OS)를 실행할 수 있다. 예를 들어, 상기 운영 체제는 파일 관리를 위한 파일 시스템(file system), 및 디스플레이 장치(도 2의 300)와 같은 주변 기기를 상기 운영 체제 레벨에서 제어하기 위한 장치 드라이버(device driver)를 포함할 수 있다. 예를 들어, 메인 프로세서(110)는 CPU(Central Processing Unit) 등을 포함할 수 있다.
디스플레이 컨트롤러(120)는 메인 프로세서(110)에 의해 제어되고, 디스플레이 시스템(200)에 포함되는 디스플레이 장치(300)의 동작을 제어한다. 예를 들어, 메인 프로세서(110)는 디스플레이 컨트롤러(120)를 제어하기 위한 디스플레이 제어 신호(DCONT) 및 프레임 데이터(FDAT)를 생성하는데 이용되는 영상 데이터(IDAT)를 생성 및 제공할 수 있다. 예를 들어, 영상 데이터(IDAT)는 디스플레이 컨트롤러(120)에 직접 제공되거나 그래픽 프로세서(도 6의 140)에 의해 렌더링(rendering)되어 렌더링 데이터(RDAT)로서 디스플레이 컨트롤러(120)에 제공될 수 있다. 예를 들어, 디스플레이 컨트롤러(120)는 디스플레이 제어 신호(DCONT)에 기초하여, 그리고 영상 데이터(IDAT) 또는 렌더링 데이터(RDAT)에 기초하여, 제어 신호(ICONT) 및 프레임 데이터(FDAT)를 생성할 수 있다. 제어 신호(ICONT) 및 프레임 데이터(FDAT)는 디스플레이 장치(300)에 제공될 수 있다. 디스플레이 컨트롤러(120)는 DPU(Display Processing Unit)라고 지칭될 수도 있다.
도 3을 참조하여 후술하는 것처럼, 디스플레이 장치(300)는 프레임 레이트(frame rate)(또는 리프레쉬 레이트(refresh rate))가 고정되어 있지 않고 변경 가능한 가변 프레임 레이트(variable frame rate) 방식으로 구동 및/또는 동작할 수 있다. 프레임 레이트는 디스플레이 장치(300)가 단위 시간 동안 표시하는 프레임 영상들의 개수에 대응할 수 있다. 가변 프레임 레이트 방식은 가변 리프레쉬 레이트(variable refresh rate, VRR), 적응적 리프레쉬 레이트(adaptive refresh rate, ARR) 등으로 지칭될 수도 있다.
상술한 가변 프레임 레이트 구동을 위해, 디스플레이 컨트롤러(120)는 디스플레이 장치(300)의 프레임 업데이트와 관련된 이벤트 신호(TE)를 수신하고, 이벤트 신호(TE)에 기초하여 디스플레이 장치(300)의 프레임 레이트를 조절한다. 예를 들어, 디스플레이 컨트롤러(120)가 디스플레이 장치(300)에 제공하는 제어 신호(ICONT)는 디스플레이 장치(300)의 프레임 레이트를 조절하기 위한 프레임 레이트 제어 신호(FCS)를 포함할 수 있다.
일 실시예에서, 디스플레이 장치(300)의 프레임 업데이트와 관련된 이벤트 신호(TE)는 디스플레이 장치(300)로부터 수신될 수 있다. 다른 실시예에서, 디스플레이 장치(300)가 프레임 업데이트와 관련된 이벤트 신호(TE)를 전송하지 않는 경우에, 어플리케이션 프로세서(100) 내부에서 디스플레이 장치(300)의 프레임 업데이트에 상응하는 타이밍 신호를 생성하고 상기 타이밍 신호가 이벤트 신호(TE)로서 제공될 수 있다. 다시 말하면, 이벤트 신호(TE)는 어플리케이션 프로세서(100)의 외부(예를 들어, 디스플레이 장치(300)) 또는 내부에서 생성/제공될 수 있다.
또한, 상술한 가변 프레임 레이트 구동을 효과적으로 구현하기 위해, 디스플레이 컨트롤러(120)는 가변 프레임 레이트 구동과 관련된 디스플레이 모니터링(monitoring) 정보 및/또는 디스플레이 하드웨어 정보를 기록 및 제공한다. 예를 들어, 디스플레이 컨트롤러(120)는 이벤트 신호(TE)에 기초하여 디스플레이 장치(300)의 프레임 업데이트와 관련된 타이밍 정보(TINF)를 기록하고, 타이밍 정보(TINF)를 메인 프로세서(110)에 제공한다. 타이밍 정보(TINF)의 기록 및 제공과 관련된 구체적인 구성은 도 4 및 5를 참조하여 후술하도록 한다.
일 실시예에서, 메인 프로세서(110)는 타이밍 정보(TINF)에 기초하여 성능 제어 및 파워 제어 중 적어도 하나를 수행할 수 있다. 예를 들어, 메인 프로세서(110)는 타이밍 정보(TINF)에 기초하여 상기 성능 제어 및/또는 상기 파워 제어를 위한 성능/파워 제어 신호(PCONT)를 생성할 수 있다. 상기 성능 제어 및 상기 파워 제어에 대해서는 도 6 내지 9를 참조하여 후술하도록 한다.
도 2는 본 발명의 실시예들에 따른 어플리케이션 프로세서 및 이를 포함하는 디스플레이 시스템을 나타내는 블록도이다.
도 2를 참조하면, 디스플레이 시스템(200)은 어플리케이션 프로세서(100) 및 디스플레이 장치(300)를 포함한다.
어플리케이션 프로세서(100)는 본 발명의 실시예들에 따른 어플리케이션 프로세서이며, 도 1의 어플리케이션 프로세서(100)와 실질적으로 동일할 수 있다. 어플리케이션 프로세서(100)는 메인 프로세서(MP)(110) 및 디스플레이 컨트롤러(DC)(120)를 포함하며, 제어 신호(ICONT) 및 프레임 데이터(FDAT)를 디스플레이 장치(300)로 전송하고, 이벤트 신호(TE)를 수신한다. 예를 들어, 이벤트 신호(TE)는 디스플레이 장치(300)로부터 수신될 수 있다. 디스플레이 컨트롤러(120)는 이벤트 신호(TE)를 기초로 타이밍 정보(TINF)를 생성하여 메인 프로세서(110)로 전송한다.
디스플레이 장치(300)는 디스플레이 구동 집적 회로(Display Driver Integrated circuit; DDI)(310) 및 디스플레이 패널(360)을 포함한다.
디스플레이 구동 집적 회로(310)는 디스플레이 장치(300)의 동작을 제어한다. 예를 들어, 디스플레이 구동 집적 회로(310)는 어플리케이션 프로세서(100)로부터 제어 신호(ICONT) 및 프레임 데이터(FDAT)를 수신하고, 제어 신호(ICONT)에 기초하여 프레임 데이터(FDAT)에 대응하는 프레임 영상들을 표시하도록 디스플레이 패널(360)을 제어할 수 있다. 또한, 디스플레이 구동 집적 회로(310)는 이벤트 신호(TE)를 어플리케이션 프로세서(100)로 전송할 수 있다. 예를 들어, 이벤트 신호(TE)는 tearing effect 신호일 수 있다.
디스플레이 패널(360)은 디스플레이 구동 집적 회로(310)의 제어에 기초하여 영상 표시 동작을 수행할 수 있다(즉, 상기 프레임 영상들을 표시할 수 있다).
디스플레이 장치(300)의 예시적인 구조에 대해서는 도 12 및 13을 참조하여 후술하도록 한다.
도 2는 이벤트 신호(TE)가 어플리케이션 프로세서(100)의 외부(예를 들어, 디스플레이 장치(300))에서 생성/제공되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않으며, 이벤트 신호(TE)는 어플리케이션 프로세서(100)의 내부에서 생성/제공될 수도 있다.
도 3은 본 발명의 실시예들에 따른 디스플레이 시스템에 포함되는 디스플레이 장치의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 시간의 흐름에 따라 디스플레이 장치(300)에서 표시되는 프레임 영상들(FIMG)의 구성을 예시하고 있다.
도 1을 참조하여 상술한 것처럼, 디스플레이 장치(300)는 디스플레이 컨트롤러(120)의 제어에 의해, 예를 들어 프레임 레이트 제어 신호(FCS)에 기초하여 프레임 레이트가 변경되는 가변 프레임 레이트 방식으로 구동 및/또는 동작할 수 있다.
구체적으로, 제1 동작 구간(DUR_FR1)에서, 디스플레이 장치(300)는 제1 프레임 레이트(또는 제1 구동 주파수)에 기초하여 프레임 영상들(FIMG)을 표시할 수 있다. 제1 동작 구간(DUR_FR1) 이후의 제2 동작 구간(DUR_FR2)에서, 디스플레이 장치(300)는 제2 프레임 레이트(또는 제2 구동 주파수)에 기초하여 프레임 영상들(FIMG)을 표시할 수 있다. 제2 동작 구간(DUR_FR2) 이후의 제3 동작 구간(DUR_FR3)에서, 디스플레이 장치(300)는 제3 프레임 레이트(또는 제3 구동 주파수)에 기초하여 프레임 영상들(FIMG)을 표시할 수 있다. 제1 동작 구간(DUR_FR1)에서 프레임 영상들(FIMG) 사이의 제1 시간 간격(T1)의 역수가 상기 제1 프레임 레이트에 대응하고, 제2 동작 구간(DUR_FR2)에서 프레임 영상들(FIMG) 사이의 제2 시간 간격(T2)의 역수가 상기 제2 프레임 레이트에 대응하며, 제3 동작 구간(DUR_FR3)에서 프레임 영상들(FIMG) 사이의 제3 시간 간격(T3)의 역수가 상기 제3 프레임 레이트에 대응할 수 있다. 예를 들어, 도 3에서는 제1 시간 간격(T1)이 제2 시간 간격(T2)보다 길고 제3 시간 간격(T3)보다 짧으며, 따라서 상기 제1 프레임 레이트가 상기 제2 프레임 레이트보다 낮고 상기 제3 프레임 레이트보다 높은 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다.
한편, 도 3의 예에서, 프레임 영상들(FIMG)은 모두 동일한 제1 해상도를 가질 수 있다. 도시의 편의상, 하나의 프레임 영상에 포함되는 작은 사각형의 개수로 해상도를 표현하였다.
도 4는 본 발명의 실시예들에 따른 어플리케이션 프로세서에 포함되는 디스플레이 컨트롤러의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 디스플레이 컨트롤러(120)는 트리거 제어 로직(122), 디스플레이 타이머 로직(124) 및 프레임 레이트 제어 로직(126)을 포함할 수 있다. 디스플레이 컨트롤러(120)는 영상 처리 로직(128)을 더 포함할 수 있다.
트리거 제어 로직(122)은 이벤트 소스(event source)를 검출할 수 있다. 예를 들어, 상기 이벤트 소스는 디스플레이 장치(300)로부터 수신되는 이벤트 신호(TE)를 포함하며, 트리거 제어 로직(122)은 이벤트 신호(TE)를 검출할 수 있다. 다른 예에서, 상기 이벤트 소스는 어플리케이션 프로세서(100) 내부에서 생성되는 타이밍 신호를 포함하며, 트리거 제어 로직(122)은 상기 타이밍 신호를 이벤트 신호(TE)로서 검출할 수 있다. 트리거 제어 로직(122)은 이벤트 신호(TE)에 기초하여 타이밍 정보(TINF)를 기록하는 동작을 트리거링하도록 프레임 레이트 제어 로직(126)을 제어할 수 있다.
디스플레이 타이머 로직(124)은 이벤트 신호(TE)에 기초하여 타이밍 정보(TINF)를 기록할 수 있다. 디스플레이 타이머 로직(124)은 이벤트 구동(event-driven) 타이머 로직으로 지칭될 수도 있다.
디스플레이 타이머 로직(124)은 복수의 타이머들(124a, 124b, 124c)을 포함할 수 있다. 예를 들어, 복수의 타이머들(124a, 124b, 124c)은 제1 내지 제N(N은 2 이상의 자연수) 타이머들을 포함할 수 있다.
복수의 타이머들(124a, 124b, 124c) 각각은 타이밍 정보(TINF)에 포함되는 하나의 시간 간격을 측정할 수 있다. 예를 들어, 디스플레이 장치(300)가 하나의 프레임 영상을 표시하는 하나의 프레임 구간은 복수의 구간들로 구분되며, 복수의 타이머들(124a, 124b, 124c)은 상기 프레임 구간과 관련된 상기 복수의 구간들 중 서로 다른 구간들의 길이(즉, 서로 다른 시간 간격들)를 측정하도록 동작할 수 있다. 예를 들어, 복수의 타이머들(124a, 124b, 124c) 각각은 클럭 신호에 기초하여 동작하는 카운터(counter)를 포함할 수 있다.
프레임 레이트 제어 로직(126)은 이벤트 신호(TE)에 기초하여 상기 디스플레이 장치(300)의 프레임 레이트를 조절할 수 있다. 예를 들어, 프레임 레이트 제어 로직(126)은 이벤트 신호(TE) 및 메인 프로세서(110)로부터 제공되는 디스플레이 제어 신호(DCONT)에 기초하여 디스플레이 장치(300)를 제어하기 위한 제어 신호(ICONT)를 생성하며, 제어 신호(ICONT)는 프레임 레이트 제어 신호(FCS)를 포함할 수 있다.
프레임 레이트 제어 로직(126)은 이벤트 신호(TE)에 기초하여 타이밍 정보(TINF)를 기록하도록 복수의 타이머들(124a, 124b, 124c)의 시작 및 종료를 제어할 수 있다. 또한, 프레임 레이트 제어 로직(126)은 복수의 타이머들(124a, 124b, 124c)이 서로 다른 구간들의 길이를 측정하도록 복수의 타이머들(124a, 124b, 124c)을 적절하게 할당할 수 있다.
프레임 레이트 제어 로직(126)은 타이밍 정보(TINF)를 출력할 수 있다. 예를 들어, 타이밍 정보(TINF)는 수직 동기화 시간 정보(Tvsync), 스큐 시간 정보(Tskew), 스캔 아웃 시간 정보(Tscanout) 등을 포함할 수 있다. 도 1을 참조하여 상술한 것처럼, 타이밍 정보(TINF)는 메인 프로세서(110)에 제공되며, 메인 프로세서(110)는 타이밍 정보(TINF)에 기초하여 성능/파워 제어 신호(PCONT)를 생성할 수 있다.
일 실시예에서, 도시하지는 않았으나, 타이밍 정보(TINF)는 디스플레이 컨트롤러(120) 내의 레지스터(register)에 저장되며, 메인 프로세서(110)에 의해 실행되는 운영 체제와 같은 소프트웨어는 상기 레지스터의 값을 독출하여 타이밍 정보(TINF)를 획득할 수 있다. 다른 실시예에서, 타이밍 정보(TINF)는 물리적인 인터페이스를 통해 전송되는 별도의 신호로 구현될 수 있다.
영상 처리 로직(128)은 영상 데이터(IDAT) 또는 렌더링 데이터(RDAT)와 디스플레이 제어 신호(DCONT)에 기초하여 프레임 데이터(FDAT)를 생성할 수 있다.
일 실시예에서, 상세하게 도시하지는 않았으나, 영상 처리 로직(128)은 복수의 레이어들을 블렌딩(blending)하는 블렌더(blender) 및 적어도 하나의 화질 개선 알고리즘을 수행하는 화질 개선부(display quality enhancer)를 포함할 수 있다.
블렌딩은 하나의 화면을 구성하는 여러 개의 레이어들(즉, 영상들) 중에서 실제로 표시되는 픽셀 값을 계산하는 것을 나타낸다. 블렌딩이 수행되면 각 픽셀에 대해 실제로 표시되는 픽셀 값이 획득될 수 있다. 예를 들어, 하나의 레이어만이 배치되는 픽셀의 경우에는 하나의 레이어에 포함되는 픽셀 값이 그대로 획득되고, 2 이상의 레이어들이 배치되는 픽셀의 경우에는 2 이상의 레이어들 중 특정 레이어에 포함되는 픽셀 값이 획득되거나 2 이상의 레이어들에 포함되는 픽셀 값들에 기초하여 새로운 픽셀 값이 획득될 수 있다. 블렌딩은 혼합(mixing) 및/또는 합성(composition) 등으로 지칭될 수도 있다.
일 실시예에서, 상기 적어도 하나의 화질 개선 알고리즘은 DE(Detail Enhancement), 스케일링(scaling 또는 scaler), ATC(Adaptive Tone map Control), HSC(Hue Saturation Control), 감마(gamma 및 de-gamma), AOSP(Android Open Source Project), CGC(Color Gamut Control), 디더링(dithering 또는 dither), RCD(Round Corner Display), SPR(Sub-Pixel Rendering) 등을 포함할 수 있다. DE는 영상의 외곽선을 뚜렷하게 하기 위한 알고리즘이고, 스케일링은 영상의 크기를 변경하는 알고리즘이고, ATC는 야외 시인성 개선을 위한 알고리즘이고, HSC는 색감을 위해 색상 및 채도를 개선하는 알고리즘이고, 감마는 감마 보정을 위한 알고리즘이고, AOSP는 안드로이드 OS에서 정의하는 영상 변환 매트릭스(예를 들어, 색약자를 위한 모드나 야간 모드(night mode) 등)를 처리하기 위한 알고리즘이고, CGC는 디스플레이 패널의 색좌표를 맞추기 위한 알고리즘이고, 디더링은 제한된 컬러를 사용하여 높은 비트의 컬러의 효과를 나타내기 위한 알고리즘이고, RCD는 디스플레이 패널의 rounded corner를 처리하기 위한 알고리즘이며, SPR은 해상도를 높이기 위한 알고리즘일 수 있다. 다만 본 발명은 이에 한정되지 않으며, 상기 화질 개선 알고리즘은 그 밖에 다양한 알고리즘들을 더 포함할 수 있다.
일 실시예에서, 디스플레이 컨트롤러(120)에 포함되는 구성요소들의 일부 또는 전부는 하드웨어의 형태로 구현될 수 있다. 예를 들어, 디스플레이 컨트롤러(120)의 일부 또는 전부는 컴퓨터 기반의 전자 시스템에 포함될 수 있다. 다만 본 발명은 이에 한정되지 않으며, 디스플레이 컨트롤러(120)에 포함되는 구성요소들의 일부 또는 전부는 소프트웨어, 예를 들어 명령어 코드들 또는 프로그램 루틴들의 형태로 구현될 수도 있다. 예를 들어, 상기 명령어 코드들 또는 프로그램 루틴들은 컴퓨터 기반의 전자 시스템에 의해 실행되며 컴퓨터 기반의 전자 시스템의 내부 또는 외부에 배치되는 임의의 저장부에 저장될 수 있다.
도 5는 본 발명의 실시예들에 따른 어플리케이션 프로세서에 포함되는 디스플레이 컨트롤러의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 디스플레이 컨트롤러(120)에 의해 수신되는 이벤트 신호(TE) 및 이에 기초한 디스플레이 컨트롤러(120)에 포함되는 타이머들(TMR1, TMR2, TMR3)의 동작을 예시하고 있다.
이벤트 신호(TE)는 시간 t1에서 활성화되고 시간 t4에서 비활성화되며, 이벤트 신호(TE)가 활성화되어 있는 동안에 디스플레이 장치(300)는 프레임 영상의 시작을 허용할 수 있다(즉, allow frame start). 예를 들어, 이벤트 신호(TE)의 활성화 구간, 즉 이벤트 신호(TE)가 논리 하이 레벨을 가지는 시간 t1 내지 t4 사이의 구간에서, 디스플레이 장치(300)는 프레임 영상을 표시를 시작할 수 있다. 또한, 이벤트 신호(TE)는 시간 t6에서 다시 활성화되며, 시간 t1 내지 t6의 구간이 이벤트 신호(TE)의 주기를 나타낼 수 있다.
일 실시예에서, 이벤트 신호(TE)의 활성화 구간의 길이(즉, 시간 t1 내지 t4) 및 이벤트 신호(TE)의 주기(즉, 시간 t1 내지 t6)를 고정한 상태에서 각 프레임 영상마다 시간 t1 내지 t4 사이의 구간 내에서 시작 시점을 다르게 설정함으로써, 상술한 가변 프레임 레이트 방식이 구현될 수 있다. 다만 본 발명은 이에 한정되지 않으며, 각 프레임 영상마다 이벤트 신호(TE)의 활성화 구간의 길이를 변경하거나 이벤트 신호(TE)의 주기를 변경함으로써, 가변 프레임 레이트 방식이 구현될 수도 있다.
디스플레이 장치(300)는 시간 t1 내지 t4 사이의 구간 중 시간 t2에서 프레임 영상을 시작할 수 있다(즉, display frame start). 시간 t2 내지 t3 사이의 제1 구간(TSC)은 디스플레이 장치(300) 동작 시의 레이턴시(latency)에 대응하는 스캔 아웃(scanout) 구간이고, 시간 t3 내지 t5 사이의 제2 구간(TPR)은 디스플레이 장치(300)의 디스플레이 패널(360)에 포함되는 복수의 픽셀들(예를 들어, 도 12의 PX)에 데이터 신호들이 전송되는 픽셀 전송(pixel transfer) 구간일 수 있다. 디스플레이 장치(300)는 시간 t5에서 프레임 영상을 종료할 수 있다(즉, display frame done). 시간 t5 내지 t6 사이의 제3 구간(TID)은 픽셀 전송 완료 이후에 이벤트 신호(TE)가 다시 활성화되기 이전까지의 아이들(idle) 구간일 수 있다.
이벤트 신호(TE)는 시간 t6에서 다시 활성화되며, 시간 t6 내지 t7 사이의 제4 구간(TTA)은 트리거 허용(trigger allow) 구간일 수 있다. 도시하지는 않았으나, 시간 t1 내지 t2 사이의 구간도 제4 구간(TTA)과 같은 트리거 허용 구간을 포함할 수 있다.
이벤트 신호(TE)의 하나의 주기에 대응하는 시간 t1 내지 t6 사이의 구간 또는 제1 내지 제4 구간들(TSC, TPT, TID, TTA)을 포함하는 시간 t2 내지 t7 사이의 구간이 디스플레이 장치(300)가 하나의 프레임 영상을 표시하는 하나의 프레임 구간을 나타낼 수 있다. 복수의 프레임 구간들이 반복됨에 따라 디스플레이 장치(300)는 복수의 프레임 영상들을 표시하며, 상술한 다양한 방식에 따라 프레임 구간들의 길이를 다르게 설정함으로써 가변 프레임 레이트 방식이 구현될 수 있다.
일 실시예에서, 타이밍 정보(TINF)를 기록 및 제공하기 위해, 프레임 레이트 제어 로직(126)은 타이머들(TMR1, TMR2, TMR3)을 서로 다른 구간들에 대해 할당하고, 타이머들(TMR1, TMR2, TMR3)을 이용하여 시간 측정을 수행하며, 상기 시간 측정의 결과 타이머들(TMR1, TMR2, TMR3)에 기록된 타이밍 정보(TINF)를 독출 및 출력하고, 타이머들(TMR1, TMR2, TMR3)을 초기화(clear 또는 reset)시킬 수 있다.
구체적으로, 프레임 레이트 제어 로직(126)의 제어에 의해, 타이머(TMR1)는 제1 내지 제4 구간들(TSC, TPT, TID, TTA)의 길이를 측정하도록 할당되고, 타이머(TMR2)는 제1 구간(TSC)의 길이를 측정하도록 할당되며, 타이머(TMR3)는 제3 및 제4 구간들(TID, TTA)의 길이를 측정하도록 할당될 수 있다. 실시예에 따라서, 상기와 같은 타이머들(TMR1, TMR2, TMR3)의 할당은 동작 초기에(예를 들어, 제조 시에) 미리 결정되어 있을 수도 있고, 구동 중에 실시간으로 변경될 수도 있다.
또한, 프레임 레이트 제어 로직(126)의 제어에 의해, 시간 t2에서 타이머(TMR1)를 이용한 시간 측정이 시작되고 시간 t7에서 타이머(TMR1)를 이용한 시간 측정이 종료될 수 있다. 이와 유사하게, 시간 t2에서 타이머(TMR2)를 이용한 시간 측정이 시작되고 시간 t3에서 타이머(TMR2)를 이용한 시간 측정이 종료될 수 있다. 시간 t5에서 타이머(TMR3)를 이용한 시간 측정이 시작되고 시간 t7에서 타이머(TMR3)를 이용한 시간 측정이 종료될 수 있다.
프레임 레이트 제어 로직(126)은 타이머(TMR1)로부터 제1 내지 제4 구간들(TSC, TPT, TID, TTA)의 길이에 대응하는 제1 타이밍 정보를 독출하고, 타이머(TMR2)로부터 제1 구간(TSC)의 길이에 대응하는 제2 타이밍 정보를 독출하고, 타이머(TMR3)로부터 제3 및 제4 구간들(TID, TTA)의 길이에 대응하는 제3 타이밍 정보를 독출하며, 상기 제1, 제2 및 제3 타이밍 정보들을 포함하는 타이밍 정보(TINF)를 출력하여 메인 프로세서(110)로 전송할 수 있다. 이후에, 프레임 레이트 제어 로직(126)은 다음 시간 측정을 위해 타이머들(TMR1, TMR2, TMR3)을 초기화시킬 수 있다.
본 발명의 실시예들에 따르면, 디스플레이 컨트롤러(120)의 이벤트 구동 타이머를 복수의 디스플레이 타이머들로 구현할 수 있고, 디스플레이 타이머들의 이벤트 소스는 하드웨어 로직 이벤트에 할당될 수 있고, 디스플레이 타이머들의 이벤트 소스를 소프트웨어로 설정할 수 있고, 소프트웨어 구동 이벤트로 디스플레이 타이머들을 구동할 수 있으며, 디스플레이 타이머들의 값을 소프트웨어로 독출 및 초기화 처리할 수 있다.
도 6은 본 발명의 실시예들에 따른 어플리케이션 프로세서를 나타내는 블록도이다. 이하 도 1과 중복되는 설명은 생략한다.
도 6을 참조하면, 어플리케이션 프로세서(102)는 메인 프로세서(110) 및 디스플레이 컨트롤러(120)를 포함한다. 어플리케이션 프로세서(102)는 디스플레이 인터페이스(130), 그래픽 프로세서(140) 및 파워 관리부(power management unit, PMU)/클럭 관리부(clock management unit, CMU)(150)를 더 포함할 수 있다.
메인 프로세서(110)는 도 1을 참조하여 상술한 것과 유사하며, 디스플레이 제어 신호(DCONT) 및 영상 데이터(IDAT)를 생성하고, 타이밍 정보(TINF) 및 렌더링 정보(RINF)에 기초하여 상기 성능 제어 및/또는 상기 파워 제어를 위한 성능/파워 제어 신호(PCONT)를 생성할 수 있다.
디스플레이 컨트롤러(120)는 도 1을 참조하여 상술한 것과 유사하며, 디스플레이 제어 신호(DCONT) 및 렌더링 데이터(RDAT)에 기초하여 제어 신호(ICONT) 및 프레임 데이터(FDAT)를 생성하고, 이벤트 신호(TE)에 기초하여 타이밍 정보(TINF)를 생성할 수 있다. 예를 들어, 이벤트 신호(TE)가 어플리케이션 프로세서(102)의 외부(예를 들어, 디스플레이 장치(300))에서 생성/제공되는 경우에, 도 10 및 11을 참조하여 후술하는 것처럼, 이벤트 신호(TE)는 디스플레이 인터페이스(130)가 아닌 별도의 핀 및/또는 채널을 통해 디스플레이 장치(300)로부터(즉, 디스플레이 구동 집적 회로(310)로부터) 수신될 수 있다. 다만 본 발명은 이에 한정되지 않으며, 이벤트 신호(TE)는 어플리케이션 프로세서(102)의 내부에서 생성/제공될 수도 있다.
디스플레이 인터페이스(130)는 디스플레이 장치(300)와의 통신을 위한 구성이며, 제어 신호(ICONT) 및 프레임 데이터(FDAT)를 디스플레이 장치(300)로(즉, 디스플레이 구동 집적 회로(310)로) 전송할 수 있다.
일 실시예에서, 디스플레이 인터페이스(130)는 다양한 표준, 예를 들어 MIPI(Mobile Industry Processor Interface), HDMI(High Definition Multimedia Interface), DP(Display Port), LPDP(Low Power Display Port) 및 ALPDP(Advanced Low Power Display Port) 중 하나에 기초하여 구현될 수 있다.
그래픽 프로세서(140)는 디스플레이 장치(300)에 표시되는 프레임 영상들을 렌더링할 수 있다. 예를 들어, 그래픽 프로세서(140)는 영상 데이터(IDAT)를 기초로 렌더링을 수행하여 렌더링 데이터(RDAT)를 생성하며, 상기 렌더링 동작과 관련된 렌더링 정보(RINF)를 생성할 수 있다. 예를 들어, 렌더링 정보(RINF)는 그래픽 프로세서(140)의 렌더링 속도를 포함할 수 있다. 예를 들어, 그래픽 프로세서(140)는 GPU(Graphic Processing Unit) 등을 포함할 수 있다.
파워 관리부/클럭 관리부(150)는 어플리케이션 프로세서(102)에 공급되는 파워들 및/또는 클럭 신호들(SCLK, GCLK)을 제어, 관리 및 조절할 수 있다. 예를 들어, 클럭 신호들(SCLK, GCLK)은 어플리케이션 프로세서(102)에서 전체적으로 사용되는 시스템 구동 클럭 신호(SCLK), 그래픽 프로세서(140)에서 사용되는 그래픽 구동 클럭 신호(GCLK) 등을 포함할 수 있다. 도시하지는 않았으나, 상기 파워들은 어플리케이션 프로세서(102)에서 사용되는 복수의 구동 전압들을 포함할 수 있다.
일 실시예에서, 메인 프로세서(110)는 타이밍 정보(TINF) 및 렌더링 정보(RINF)를 비교하여 상기 성능 제어 및 상기 파워 제어 중 적어도 하나를 수행할 수 있다. 예를 들어, 메인 프로세서(110)는 성능/파워 제어 신호(PCONT)를 기초로 그래픽 프로세서(140) 및 파워 관리부/클럭 관리부(150)의 동작을 제어함으로써, 상기 성능 제어 및 상기 파워 제어 중 적어도 하나를 수행할 수 있다. 상기 성능 제어 및 상기 파워 제어에 대해서는 도 7 내지 9를 참조하여 후술하도록 한다.
한편, 도시하지는 않았으나, 어플리케이션 프로세서(102)는 시스템 버스, 메모리, 복수의 기능 모듈들 등을 더 포함하여 구현될 수 있다. 상기 시스템 버스는 어플리케이션 프로세서(102)의 구성요소들 사이의 신호 전송 경로에 대응할 수 있다. 상기 메모리는 어플리케이션 프로세서(102)의 동작에 필요한 인스트럭션, 데이터 등을 저장할 수 있다. 상기 복수의 기능 모듈들은 어플리케이션 프로세서(102)의 다양한 기능들을 각각 수행할 수 있다.
일 실시예에서, 상기 메모리는 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 및 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리 중 적어도 하나를 포함할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 상기 메모리는 SSD(Solid State Drive), UFS(Universal Flash Storage), MMC(Multi Media Card), eMMC(embedded MMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(memory stick), 칩 카드(chip card), USB(Universal Serial Bus) 카드, 스마트 카드(smart card), CF(Compact Flash) 카드 등을 포함할 수도 있다.
일 실시예에서, 상기 복수의 기능 모듈들은 통신 기능을 수행하기 위한 통신 모듈(예를 들어, CDMA(code division multiple access) 모듈, LTE(long term evolution) 모듈, RF(radio frequency) 모듈, UWB(ultra-wideband) 모듈, WLAN(wireless local area network) 모듈, WIMAX(worldwide interoperability for microwave access) 모듈 등), 카메라 기능을 수행하기 위한 카메라 모듈, 사용자 인터페이스를 위한 입출력 모듈, 오디오 신호의 입출력을 위한 마이크 모듈, 스피커 모듈 등을 포함하는 오디오 모듈 등을 포함할 수 있다. 실시예에 따라서, 상기 복수의 기능 모듈들은 GPS(global positioning system) 모듈, 자이로스코프(gyroscope) 모듈 등을 더 포함할 수 있다.
도 7, 8 및 9는 본 발명의 실시예들에 따른 어플리케이션 프로세서의 동작을 설명하기 위한 도면들이다.
도 7, 8 및 9를 참조하면, 어플리케이션 프로세서(102)에서 메인 프로세서(110)의 상기 성능 제어 및 상기 파워 제어를 설명하기 위한 구성들을 예시하고 있다.
도 7, 8 및 9에서, "RIMG"는 렌더링 데이터(RDAT)에 대응하고 그래픽 프로세서(140)의 렌더링 속도를 설명하기 위한 렌더링 영상들을 나타내고, "FIMG"는 프레임 데이터(FDAT)에 대응하고 디스플레이 장치(300)의 프레임 레이트를 설명하기 위한 프레임 영상들을 나타낸다. "GCLK" 및 "SCLK"는 각각 파워 관리부/클럭 관리부(150)에서 생성되는 그래픽 구동 클럭 신호(GCLK) 및 시스템 구동 클럭 신호(SCLK)를 나타낸다.
일 실시예에서, 도 7에 도시된 것처럼, 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 느린 경우에, 메인 프로세서(110)는 타이밍 정보(TINF)를 기초로 생성된 성능/파워 제어 신호(PCONT)에 기초하여 그래픽 프로세서(140)의 렌더링 속도가 증가하도록 상기 성능 제어를 수행할 수 있다.
구체적으로, 동작 초기의 제1 동작 구간(DUR11)에서, 그래픽 프로세서(140)는 시간 간격(TR11)마다 렌더링 동작을 수행하여 렌더링 영상들(RIMG1, RIMG2, RIMG3)을 생성하며, 그래픽 프로세서(140)의 렌더링 속도는 시간 간격(TR11)의 역수에 대응할 수 있다. 디스플레이 장치(300)는 시간 간격(TF11)마다 프레임 업데이트를 수행하여 렌더링 영상들(RIMG1, RIMG2, RIMG3)에 대응하는 프레임 영상들(FIMG1, FIMG2, FIMG3)을 표시하며, 디스플레이 장치(300)의 프레임 레이트는 시간 간격(TF11)의 역수에 대응할 수 있다. 시간 간격(TF11)은 시간 간격(TR11)보다 짧으며, 따라서 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 느릴 수 있다.
도 7에 도시된 것처럼, 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 느리므로, 그래픽 프로세서(140)의 렌더링이 보다 늦게 끝나는 상황을 해결하기 위해 렌더링 속도를 증가시켜 프레임 레이트와 일치시킬 필요가 있다. 메인 프로세서(110)는 타이밍 정보(TINF)를 기초로 그래픽 프로세서(140)의 렌더링 속도를 증가시키기 위한 성능/파워 제어 신호(PCONT)를 생성하며, 성능/파워 제어 신호(PCONT)에 기초하여 그래픽 프로세서(140)의 렌더링 속도가 증가하도록 상기 성능 제어를 수행할 수 있다.
예를 들어, 제1 동작 구간(DUR11) 이후의 제2 동작 구간(DUR12)에서, 그래픽 프로세서(140)는 시간 간격(TR11)보다 짧은 시간 간격(TR12)마다 렌더링 동작을 수행하여 렌더링 영상들(RIMG4, RIMG5, RIMG6)을 생성하며, 그래픽 프로세서(140)의 렌더링 속도는 시간 간격(TR12)의 역수에 대응할 수 있다. 디스플레이 장치(300)는 프레임 업데이트를 수행하여 렌더링 영상들(RIMG4, RIMG5, RIMG6)에 대응하는 프레임 영상들(FIMG4, FIMG5, FIMG6)을 표시하며, 이 때 프레임 레이트는 유지될 수 있다. 다만 본 발명은 이에 한정되지 않으며, 프레임 레이트가 변경될 수도 있다.
예를 들어, 그래픽 프로세서(140)의 구동 클럭의 주파수를 증가시켜 그래픽 프로세서(140)의 렌더링 속도를 증가시킬 수 있다. 도 7에 도시된 것처럼, 그래픽 프로세서(140)에 공급되는 그래픽 구동 클럭 신호(GCLK)는 제1 동작 구간(DUR11)에서 제1 주기(TC11)를 가지고 제2 동작 구간(DUR12)에서 제2 주기(TC12)를 가지며, 제2 주기(TC12)가 제1 주기(TC11)보다 짧으므로 그래픽 구동 클럭 신호(GCLK)의 주파수는 증가될 수 있다.
한편, 도 7을 참조하여 그래픽 프로세서(140)의 성능 향상만을 설명하였으나, 본 발명은 이에 한정되지 않으며, 그래픽 프로세서(140)와 관련된 메모리의 성능 향상을 수행할 수도 있다.
다른 실시예에서, 도 8에 도시된 것처럼, 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 빠른 경우에, 메인 프로세서(110)는 타이밍 정보(TINF)를 기초로 생성된 성능/파워 제어 신호(PCONT)에 기초하여 어플리케이션 프로세서(102)의 파워 소모가 감소하도록 및/또는 그래픽 프로세서(140)의 렌더링 속도가 감소하도록 상기 파워 제어를 수행할 수 있다.
구체적으로, 도 7을 참조하여 상술한 것과 유사하게, 동작 초기의 제1 동작 구간(DUR11)에서, 그래픽 프로세서(140)는 시간 간격(TR11)마다 렌더링 동작을 수행하여 렌더링 영상들(RIMG1, RIMG2, RIMG3)을 생성하며, 그래픽 프로세서(140)의 렌더링 속도는 시간 간격(TR11)의 역수에 대응할 수 있다. 다만 도 7을 참조하여 상술한 것과 다르게, 디스플레이 장치(300)는 시간 간격(TF12)마다 프레임 업데이트를 수행하여 렌더링 영상들(RIMG1, RIMG2, RIMG3)에 대응하는 프레임 영상들(FIMG1, FIMG2, FIMG3)을 표시하며, 디스플레이 장치(300)의 프레임 레이트는 시간 간격(TF12)의 역수에 대응할 수 있다. 시간 간격(TF12)은 시간 간격(TF11) 및 시간 간격(TR11)보다 길며, 따라서 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 빠를 수 있다.
도 8에 도시된 것처럼, 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 빠르므로, 그래픽 프로세서(140)의 렌더링이 보다 빨리 끝나는 상황을 해결하기 위해 파워 소모를 줄이거나 렌더링 속도를 감소시켜 프레임 레이트와 일치시킬 필요가 있다. 메인 프로세서(110)는 타이밍 정보(TINF)를 기초로 파워 소모 및/또는 렌더링 속도를 감소시키기 위한 성능/파워 제어 신호(PCONT)를 생성하며, 성능/파워 제어 신호(PCONT)에 기초하여 어플리케이션 프로세서(102)의 파워 소모 및/또는 그래픽 프로세서(140)의 렌더링 속도가 감소하도록 상기 파워 제어를 수행할 수 있다.
예를 들어, 제1 동작 구간(DUR11) 이후의 제3 동작 구간(DUR13)에서, 그래픽 프로세서(140)는 시간 간격(TR11)보다 긴 시간 간격(TR13)마다 렌더링 동작을 수행하여 렌더링 영상(RIMG4)을 생성하며, 그래픽 프로세서(140)의 렌더링 속도는 시간 간격(TR13)의 역수에 대응할 수 있다. 디스플레이 장치(300)는 프레임 업데이트를 수행하여 렌더링 영상(RIMG4)에 대응하는 프레임 영상(FIMG4)을 표시하며, 이 때 프레임 레이트는 유지될 수 있다. 다만 본 발명은 이에 한정되지 않으며, 프레임 레이트는 변경될 수도 있다.
예를 들어, 그래픽 프로세서(140)의 구동 클럭의 주파수 및/또는 어플리케이션 프로세서(102)의 시스템 클럭의 주파수를 감소시켜 어플리케이션 프로세서(102)의 파워 소모를 감소시킬 수 있다. 도 8에 도시된 것처럼, 그래픽 프로세서(140)에 공급되는 그래픽 구동 클럭 신호(GCLK) 및/또는 어플리케이션 프로세서(102)에 공급되는 시스템 구동 클럭 신호(SCLK)는 제1 동작 구간(DUR11)에서 제1 주기(TC11)를 가지고 제3 동작 구간(DUR13)에서 제3 주기(TC13)를 가지며, 제3 주기(TC13)가 제1 주기(TC11)보다 길기 때문에 그래픽 구동 클럭 신호(GCLK) 및/또는 시스템 구동 클럭 신호(SCLK) 주파수는 감소될 수 있다.
또 다른 실시예에서, 도 9에 도시된 것처럼, 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 빠르더라도, 메인 프로세서(110)는 상기 성능 제어 및/또는 상기 파워 제어를 수행하지 않을 수 있다. 예를 들어, 도 11을 참조하여 후술하는 것처럼, 디스플레이 장치(300)가 복수의 프레임 버퍼들을 포함하는 경우에는 복수의 프레임 영상들에 대응하는 프레임 데이터들을 저장할 수 있으며, 따라서 그래픽 프로세서(140)의 렌더링이 보다 빨리 끝나더라도 그래픽 프로세서(140)의 렌더링 속도를 유지하면서 렌더링이 끝난 프레임을 디스플레이 장치(300)에 전송 및 저장할 수 있다.
한편, 타이밍 정보(TINF)에 기초하여 그래픽 프로세서(140)의 렌더링 성능 및/또는 어플리케이션 프로세서(102)의 파워 소모를 제어하는 것을 설명하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 디스플레이 장치(300)는 가변 프레임 레이트 방식에 기초하여 동작하므로, 타이밍 정보(TINF)에 기초하여 디스플레이 장치(300)의 프레임 레이트를 제어할 수 있으며, 도 7의 예에서 디스플레이 장치(300)의 프레임 레이트를 감소시키거나, 도 8의 예에서 디스플레이 장치(300)의 프레임 레이트를 증가시킬 수도 있다.
본 발명의 실시예들에 따르면, 디스플레이 컨트롤러(120)가 현재 디스플레이되는 하드웨어 상태/상황을 나타내는 타이밍 정보(TINF)를 메인 프로세서(110) 및/또는 메인 프로세서(110)에 의해 실행되는 운영 체제(즉, 소프트웨어)로 제공할 수 있다. 메인 프로세서(110)는 타이밍 정보(TINF)를 이용하여 디스플레이 장치(300)의 프레임 레이트 변경과 함께 성능 최적화(예를 들어, 그래픽 프로세서(140)의 렌더링 성능) 및/또는 파워 최적화를 수행할 수 있다. 따라서, 디스플레이 장치(300)의 가변 프레임 레이트 방식에 대한 운영 최적화를 지원하고, 파인 그레인드(fine-grained) 프레임 레이트 전환을 구현할 수 있다.
도 10 및 11은 본 발명의 실시예들에 따른 어플리케이션 프로세서 및 이를 포함하는 디스플레이 시스템을 나타내는 블록도들이다. 이하 도 2 및 6과 중복되는 설명은 생략한다.
도 10을 참조하면, 디스플레이 시스템(202)은 어플리케이션 프로세서(102) 및 디스플레이 구동 집적 회로(312)를 포함한다. 도시의 편의상, 도 2의 디스플레이 패널(360)은 생략하였다.
어플리케이션 프로세서(102)는 메인 프로세서(110), 디스플레이 컨트롤러(120), 디스플레이 인터페이스(130), 그래픽 프로세서(140) 및 파워 관리부/클럭 관리부(150)를 포함하며, 제1 핀(132)을 더 포함할 수 있다. 어플리케이션 프로세서(102)는 도 6의 어플리케이션 프로세서(102)와 실질적으로 동일할 수 있다.
디스플레이 구동 집적 회로(312)는 디스플레이 인터페이스(320), 프레임 버퍼(330), 타이밍 컨트롤러(340) 및 로우/컬럼 드라이버(350)를 포함하며, 제2 핀(322)을 더 포함할 수 있다.
디스플레이 인터페이스(320)는 어플리케이션 프로세서(102)로부터 제어 신호(ICONT) 및 프레임 데이터(FDAT)를 수신할 수 있다. 예를 들어, 디스플레이 인터페이스(320)는 디스플레이 인터페이스(130)와 동일한 표준에 기초하여 구현될 수 있다.
이벤트 신호(TE)가 어플리케이션 프로세서(102)의 외부(예를 들어, 디스플레이 구동 집적 회로(312))에서 생성/제공되는 경우에, 이벤트 신호(TE)는 제1 및 제2 핀들(132, 322) 및 제1 및 제2 핀들(132, 322) 사이에 형성되는 제1 채널을 통해 디스플레이 구동 집적 회로(312)에서 어플리케이션 프로세서(102)로 전송될 수 있다. 예를 들어, 제1 및 제2 핀들(132, 322) 및 상기 제1 채널은 디스플레이 인터페이스들(130, 320) 및 디스플레이 인터페이스들(130, 320) 사이에 형성되는 제2 채널과 개별적/독립적으로 형성될 수 있다. 예를 들어, 핀은 접촉 패드(contact pad) 또는 접촉 핀(contact pin)을 의미할 수 있으나, 이에 한정되는 것은 아닐 수 있다. 다만 본 발명은 이에 한정되지 않으며, 이벤트 신호(TE)는 어플리케이션 프로세서(102)의 내부에서 생성/제공될 수도 있다.
프레임 버퍼(330)는 프레임 영상 및 이에 대응하는 프레임 데이터(FDAT)를 임시로 저장할 수 있다. 디스플레이 구동 집적 회로(312)는 1개의 프레임 버퍼(330)를 포함하며, 프레임 버퍼(330)는 한 번에 1개의 프레임 영상 및 이에 대응하는 프레임 데이터를 저장할 수 있다.
타이밍 컨트롤러(340)는 제어 신호(ICONT) 및 프레임 데이터(FDAT)에 기초하여 제1 제어 신호(CS1), 제2 제어 신호(CS2) 및 데이터 신호(DS)를 생성할 수 있다. 타이밍 컨트롤러(340)는 이벤트 신호(TE)를 생성할 수 있다.
로우/컬럼 드라이버(350)는 제1 제어 신호(CS1), 제2 제어 신호(CS2) 및 데이터 신호(DS)에 기초하여 디스플레이 패널(360)에 제공되는 복수의 데이터 전압들(VD) 및 복수의 스캔 신호들(SC)을 생성할 수 있다. 복수의 데이터 전압들(VD) 및 복수의 스캔 신호들(SC)에 기초하여, 디스플레이 패널(360)은 프레임 데이터(FDAT)에 대응하는 프레임 영상을 표시할 수 있다.
디스플레이 시스템(202)은 도 7 및 8을 참조하여 상술한 것처럼 동작할 수 있다. 예를 들어, 도 7에 도시된 것처럼, 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 느린 경우에, 메인 프로세서(110)는 그래픽 프로세서(140)의 렌더링 속도가 증가하도록 상기 성능 제어를 수행할 수 있다. 예를 들어, 도 8에 도시된 것처럼, 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 빠른 경우에, 메인 프로세서(110)는 어플리케이션 프로세서의 파워 소모가 감소하도록 및/또는 그래픽 프로세서(140)의 렌더링 속도가 감소하도록 상기 파워 제어를 수행할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 상술한 것처럼 타이밍 정보(TINF)에 기초하여 프레임 레이트를 제어할 수도 있다.
도 11을 참조하면, 디스플레이 시스템(204)은 어플리케이션 프로세서(102) 및 디스플레이 구동 집적 회로(314)를 포함한다.
디스플레이 구동 집적 회로(314)의 구성이 일부 변경되는 것을 제외하면, 디스플레이 시스템(204)은 도 10의 디스플레이 시스템(202)과 실질적으로 동일할 수 있다. 이하 도 10과 중복되는 설명은 생략한다.
디스플레이 구동 집적 회로(314)는 디스플레이 인터페이스(320), 복수의 프레임 버퍼들(FB)(334), 타이밍 컨트롤러(340) 및 로우/컬럼 드라이버(350)를 포함하며, 제2 핀(322)을 더 포함할 수 있다.
복수의 프레임 버퍼들(334)은 프레임 영상들 및 이에 대응하는 프레임 데이터(FDAT)를 임시로 저장할 수 있다. 디스플레이 구동 집적 회로(314)는 2개 또는 그 이상의 복수 개의 프레임 버퍼들(334)을 포함하며, 하나의 프레임 버퍼는 한 번에 1개의 프레임 영상 및 이에 대응하는 프레임 데이터를 저장하므로, 복수의 프레임 버퍼들(334)은 복수의 프레임 영상들 및 이에 대응하는 프레임 데이터를 동시에 저장할 수 있다.
디스플레이 시스템(204)은 도 7 및 8을 참조하여 상술한 것처럼 동작하며, 도 9를 참조하여 상술한 것처럼 동작할 수도 있다. 예를 들어, 도 9에 도시된 것처럼, 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 빠르더라도, 메인 프로세서(110)는 그래픽 프로세서(140)의 렌더링 속도를 유지하며, 디스플레이 구동 집적 회로(314)는 어플리케이션 프로세서(102)로부터 수신되는 복수의 프레임 영상들 및 이에 대응하는 프레임 데이터(FDAT)를 복수의 프레임 버퍼들(334)에 저장할 수 있다.
도 12는 본 발명의 실시예들에 따른 디스플레이 시스템에 포함되는 디스플레이 장치의 일 예를 나타내는 블록도이다.
도 12를 참조하면, 디스플레이 장치(700)는 디스플레이 패널(710) 및 디스플레이 구동 집적 회로를 포함한다. 상기 디스플레이 구동 집적 회로는 데이터 드라이버(720), 스캔 드라이버(730), 전원 공급부(740), 타이밍 컨트롤러(750) 및 프레임 버퍼(760)를 포함할 수 있다.
디스플레이 패널(710)은 프레임 데이터(FDAT)에 기초하여 구동(즉, 프레임 영상을 표시)할 수 있다. 디스플레이 패널(710)은 복수의 데이터 라인들(D1, D2, ..., DM)을 통해 데이터 드라이버(720)와 연결되고, 복수의 스캔 라인들(S1, S2, ..., SN)을 통해 스캔 드라이버(730)와 연결될 수 있다. 복수의 데이터 라인들(D1, D2, ..., DM) 및 복수의 스캔 라인들(S1, S2, ..., SN)은 각각 서로 교차하는(예를 들어, 직교하는) 제1 방향 및 제2 방향으로 연장될 수 있다.
디스플레이 패널(710)은 복수의 행들 및 복수의 열들을 가지는 매트릭스 형태로 배치된 복수의 픽셀들(PX)을 포함할 수 있다. 도 13을 참조하여 후술하는 것처럼, 복수의 픽셀들(PX) 각각은 발광 소자 및 상기 발광 소자를 구동하기 위한 적어도 하나의 트랜지스터를 포함할 수 있다. 복수의 픽셀들(PX) 각각은 복수의 데이터 라인들(D1, D2, ..., DM) 중 하나 및 복수의 스캔 라인들(S1, S2, ..., SN) 중 하나와 전기적으로 연결될 수 있다.
일 실시예에서, 디스플레이 패널(710)은 본 발명의 실시예들에 따른 어플리케이션 프로세서에 의해 제어 가능하도록 가변 프레임 레이트 방식으로 구동하는 디스플레이 패널일 수 있다.
일 실시예에서, 디스플레이 패널(710)은 백라이트 없이 자체적으로 발광하는 자발광 디스플레이 패널일 수 있다. 예를 들어, 디스플레이 패널(710)은 상기 발광 소자로서 유기 발광 다이오드를 포함하는 유기 발광 디스플레이 패널(OLED, organic light emitting display panel)일 수 있다.
일 실시예에서, 디스플레이 패널(710)에 포함된 각 픽셀(PX)은 구동 방식 등에 따른 다양한 구성을 가질 수 있다. 예를 들어, 상기 구동 방식은 계조를 표현하는 방식에 따라 아날로그 구동 또는 디지털 구동으로 구분될 수 있다. 아날로그 구동은 발광 다이오드(이하, 유기 발광 다이오드를 포함한다)가 동일한 발광 시간 동안 발광하면서 픽셀에 인가되는 데이터 전압의 레벨을 변경함으로써 계조를 표현할 수 있다. 디지털 구동은 픽셀에 동일한 레벨의 데이터 전압을 인가하면서 발광 다이오드가 발광되는 발광 시간을 변경함으로써 계조를 표현할 수 있다. 이러한 디지털 구동은, 아날로그 구동에 비하여, 간단한 구조의 픽셀 및 구동 IC(Integrated Circuit)를 포함하는 장점이 있다. 각 픽셀(PX)의 예시적인 구조에 대해서는 도 13을 참조하여 후술하도록 한다.
프레임 버퍼(760)는 어플리케이션 프로세서(100)로부터 프레임 데이터(FDAT)를 수신하며, 프레임 데이터(FDAT)를 임시로 저장하고 출력할 수 있다. 도시의 편의상, 도 12에서는 하나의 프레임 버퍼(760)만을 도시하였으나, 도 10 및 11을 참조하여 상술한 것처럼 프레임 버퍼(760)의 개수는 실시예에 따라서 변경될 수 있다.
타이밍 컨트롤러(750)는 디스플레이 장치(700)의 전반적인 동작을 제어할 수 있다. 예를 들어, 타이밍 컨트롤러(750)는 어플리케이션 프로세서(100)로부터 프레임 레이트 제어 신호(FCS)를 포함하는 입력 제어 신호(ICONT)를 수신하며, 제1 성능 제어 신호(PCONT1) 및 상기 입력 제어 신호를 기초로 소정의 제어 신호들(CS1, CS2, CS3)을 데이터 드라이버(720), 스캔 드라이버(730) 및 전원 공급부(740)에 제공함으로써 디스플레이 장치(700)의 동작을 제어할 수 있다. 예를 들어, 제어 신호들(CS1, CS2, CS3)은 디스플레이 장치(700)의 내부에서 이용되는 수직 동기 신호 및 수평 동기 신호를 포함할 수 있다.
타이밍 컨트롤러(750)는 어플리케이션 프로세서(100)로부터 수신된 프레임 데이터(FDAT)를 프레임 버퍼(760)로부터 수신하며, 프레임 데이터(FDAT)에 기초하여 영상 표시를 위한 데이터 신호(DS)를 생성할 수 있다. 예를 들어, 프레임 데이터(FDAT)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 프레임 데이터(FDAT)는 백색 영상 데이터를 더 포함할 수도 있다. 다른 예에서, 프레임 데이터(FDAT)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다.
또한, 타이밍 컨트롤러(750)는 이벤트 신호(TE)를 생성하여 어플리케이션 프로세서(100)로 전송할 수 있다.
데이터 드라이버(720)는 제어 신호(CS1) 및 데이터 신호(DS)에 기초하여 복수의 데이터 전압들을 생성하며, 복수의 데이터 라인들(D1, D2, ..., DM)을 통해 디스플레이 패널(710)에 상기 복수의 데이터 전압들을 인가할 수 있다. 예를 들어, 데이터 드라이버(720)는 디지털 형태의 데이터 신호(DS)를 아날로그 형태의 상기 복수의 데이터 전압들로 변환하는 디지털-아날로그 컨버터(Digital-to-Analog Converter; DAC)를 포함할 수 있다.
스캔 드라이버(730)는 제어 신호(CS2)에 기초하여 복수의 스캔 신호들을 생성하며, 복수의 스캔 라인들(S1, S2, ..., SN)을 통해 디스플레이 패널(710)에 상기 복수의 스캔 신호들을 인가할 수 있다. 상기 복수의 스캔 신호들에 기초하여 복수의 스캔 라인들(S1, S2, ..., SN)이 순차적으로 활성화될 수 있다.
프레임 버퍼(760)는 도 10 및 11의 프레임 버퍼(330, 334)에 대응하고, 타이밍 컨트롤러(750)는 도 10 및 11의 타이밍 컨트롤러(340)에 대응하며, 데이터 드라이버(720) 및 스캔 드라이버(730)는 도 10 및 11의 로우/컬럼 드라이버(350)에 대응할 수 있다.
일 실시예에서, 데이터 드라이버(720), 스캔 드라이버(730) 및 타이밍 컨트롤러(750)는 하나의 IC로 구현될 수 있다. 다른 실시예에서, 데이터 드라이버(720), 스캔 드라이버(730) 및 타이밍 컨트롤러(750)는 2 이상의 IC들로 구현될 수 있다. 적어도 타이밍 컨트롤러(750) 및 데이터 드라이버(720)가 일체로 형성된 구동 모듈을 타이밍 컨트롤러 임베디드 데이터 드라이버(Timing Controller Embedded Data Driver, TED)라고 부를 수 있다.
전원 공급부(740)는 제어 신호(CS3)에 기초하여 디스플레이 패널(710)에 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)을 공급할 수 있다. 예를 들어, ELVDD는 고 전원 전압에 해당하고 ELVSS는 저 전원 전압에 해당할 수 있다.
실시예에 따라서, 상기 디스플레이 구동 집적 회로에 포함되는 구성요소들 중 적어도 일부는 디스플레이 패널(710) 상에 실장되거나, 테이프 캐리어 패키지(Tape Carrier Package; TCP) 형태로 디스플레이 패널(710)에 연결될 수 있다. 실시예에 따라서, 상기 디스플레이 구동 집적 회로에 포함되는 구성요소들 중 적어도 일부는 디스플레이 패널(710)에 집적될 수도 있다. 실시예에 따라서, 상기 디스플레이 구동 집적 회로에 포함되는 구성요소들 각각은 별개의 회로들/모듈들/칩들로 구현될 수도 있고, 상기 디스플레이 구동 집적 회로에 포함되는 구성요소들 중 몇몇은 기능에 따라 하나의 회로/모듈/칩으로 결합되거나 여러 회로/모듈/칩들로 더 분리될 수 있다.
도 13은 도 12의 디스플레이 장치의 디스플레이 패널에 포함되는 픽셀의 일 예를 나타내는 회로도이다.
도 13을 참조하면, 픽셀(PX)은 스위칭 트랜지스터(TS), 스토리지 커패시터(CST), 구동 트랜지스터(TD) 및 유기 발광 다이오드(EL)를 포함할 수 있다.
스위칭 트랜지스터(TS)는 데이터 라인(Di)에 연결된 제1 전극, 스토리지 커패시터(CST)에 연결된 제2 전극 및 스캔 라인(Sj)에 연결된 게이트 전극을 가질 수 있다. 스위칭 트랜지스터(TS)는 스캔 드라이버(730)로부터 인가된 스캔 신호(SSC)에 응답하여 데이터 드라이버(720)로부터 제공된 데이터 전압(VDAT)을 스토리지 커패시터(CST)에 전송할 수 있다. 스캔 신호(SSC)는 도 10 및 11의 복수의 스캔 신호들(SC) 중 하나일 수 있다.
스토리지 커패시터(CST)는 제1 전원 전압(ELVDD)에 연결된 제1 전극 및 구동 트랜지스터(TD)의 게이트 전극에 연결된 제2 전극을 가질 수 있다. 스토리지 커패시터(CST)는 스위칭 트랜지스터(TS)를 통하여 전송된 데이터 전압(VDAT)을 저장할 수 있다. 데이터 전압(VDAT)은 도 10 및 11의 복수의 데이터 전압들(VD) 중 하나일 수 있다.
구동 트랜지스터(TD)는 제1 전원 전압(ELVDD)에 연결된 제1 전극, 유기 발광 다이오드(EL)에 연결된 제2 전극 및 스토리지 커패시터(CST)에 연결된 게이트 전극을 가질 수 있다. 구동 트랜지스터(TD)는 스토리지 커패시터(CST)에 저장된 데이터 전압(VDAT)에 따라 턴 온 또는 턴 오프될 수 있다.
유기 발광 다이오드(EL)는 구동 트랜지스터(TD)에 연결된 애노드 전극 및 제2 전원 전압(ELVSS)에 연결된 캐소드 전극을 가질 수 있다. 유기 발광 다이오드(EL)는 구동 트랜지스터(TD)가 턴 온되는 동안에, 제1 전원 전압(ELVDD)으로부터 제2 전원 전압(ELVSS)으로 흐르는 전류에 기초하여 발광할 수 있다. 유기 발광 다이오드(EL)에 흐르는 전류가 증가할수록 픽셀(PX)의 휘도가 증가할 수 있다.
도 13에서는 디스플레이 패널(710)에 포함되는 픽셀(PX)의 일 예를 도시하였으나, 픽셀(PX)의 종류 및 구성은 이에 한정되는 것은 아니다. 본 발명의 실시예들은 도 13과 다른 구조를 갖는 유기 발광 다이오드 픽셀, 나아가 유기 발광 다이오드 픽셀 이외의 다른 타입의 픽셀에도 적용될 수 있다.
도 14는 본 발명의 실시예들에 따른 어플리케이션 프로세서의 구동 방법을 나타내는 순서도이다.
도 1, 2 및 14를 참조하면, 본 발명의 실시예들에 따른 어플리케이션 프로세서의 구동 방법에서, 디스플레이 컨트롤러(120)가 디스플레이 장치(300)의 프레임 업데이트와 관련된 이벤트 신호(TE)를 수신하고(단계 S100), 이벤트 신호(TE)에 기초하여 디스플레이 장치(300)의 프레임 레이트를 조절한다(단계 S200). 예를 들어, 이벤트 신호(TE)는 어플리케이션 프로세서(100)의 외부(예를 들어, 디스플레이 장치(300)) 또는 내부에서 생성/제공될 수 있다. 예를 들어, 단계 S100 및 S200은 도 3, 5 등을 참조하여 상술한 것처럼 수행될 수 있다.
디스플레이 컨트롤러(120)가 이벤트 신호(TE)에 기초하여 디스플레이 장치(300)의 프레임 업데이트와 관련된 타이밍 정보(TINF)를 기록하고(단계 S300), 타이밍 정보(TINF)를 메인 프로세서(110)에 제공한다(단계 S400). 예를 들어, 단계 S300은 도 4 및 5를 참조하여 상술한 것처럼 수행되며, 이에 대해서는 도 15를 참조하여 후술하도록 한다.
도 15는 도 14의 타이밍 정보를 기록하는 단계의 일 예를 나타내는 순서도이다.
도 4, 5, 14 및 15를 참조하면, 타이밍 정보(TINF)를 기록하는데 있어서(단계 S300), 프레임 레이트 제어 로직(126)은 타이머들(TMR1, TMR2, TMR3)을 서로 다른 구간들에 대해 할당하고(단계 S310), 타이머들(TMR1, TMR2, TMR3)을 이용하여 시간 측정을 수행하고(단계 S320), 타이머들(TMR1, TMR2, TMR3)에 기록된 타이밍 정보(TINF)를 독출 및/또는 획득하고(단계 S330), 타이밍 정보(TINF)를 메인 프로세서(110)로 출력하며(단계 S340), 타이머들(TMR1, TMR2, TMR3)을 초기화시킬 수 있다(단계 S350).
도 16은 본 발명의 실시예들에 따른 어플리케이션 프로세서의 구동 방법을 나타내는 순서도이다. 이하 도 14와 중복되는 설명은 생략한다.
도 6 및 16을 참조하면, 본 발명의 실시예들에 따른 어플리케이션 프로세서의 구동 방법에서, 단계 S100, S200, S300 및 S400은 도 14의 단계 S100, S200, S300 및 S400과 각각 실질적으로 동일할 수 있다.
메인 프로세서(110)는 타이밍 정보(TINF)에 기초하여 상기 성능 제어 및 상기 파워 제어 중 적어도 하나를 수행할 수 있다(단계 S500). 예를 들어, 단계 S500은 도 7 내지 9를 참조하여 상술한 것처럼 수행되며, 이에 대해서는 도 17 및 18을 참조하여 후술하도록 한다.
도 17 및 18은 도 16의 성능 제어 및 파워 제어 중 적어도 하나를 수행하는 단계의 예들을 나타내는 순서도들이다.
도 6, 7, 8, 16 및 17을 참조하면, 상기 성능 제어 및 상기 파워 제어 중 적어도 하나를 수행하는데 있어서(단계 S500), 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 느린 경우에(단계 S510: 예), 메인 프로세서(110)는 그래픽 프로세서(140)의 렌더링 속도가 증가하도록 상기 성능 제어를 수행할 수 있다(단계 S520). 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 빠른 경우에(단계 S510: 아니오), 메인 프로세서(110)는 어플리케이션 프로세서(102)의 파워 소모가 감소하도록 및/또는 그래픽 프로세서(140)의 렌더링 속도가 감소하도록 상기 파워 제어를 수행할 수 있다(단계 S530).
도 6, 7, 9, 16 및 18을 참조하면, 상기 성능 제어 및 상기 파워 제어 중 적어도 하나를 수행하는데 있어서(단계 S500), 단계 S510 및 S520은 도 17의 단계 S510 및 S520과 각각 실질적으로 동일할 수 있다. 그래픽 프로세서(140)의 렌더링 속도가 디스플레이 장치(300)의 프레임 레이트보다 빠른 경우에(단계 S510: 아니오), 메인 프로세서(110)는 그래픽 프로세서(140)의 렌더링 속도를 유지할 수 있다(단계 S540).
한편, 본 발명의 실시예들은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다. 예를 들어, 상기 컴퓨터로 판독 가능한 매체는 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, 비일시적은 저장 매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장 매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.
도 19는 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 19를 참조하면, 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 전자 시스템(1000)은 RF 칩(1160), GPS(1120), 스토리지(1170), 마이크(1180), DRAM(1185) 및 스피커(1190)를 더 포함할 수 있고, UWB(1210), WLAN(1220), WIMAX(1230) 등을 이용하여 통신을 수행할 수 있다.
어플리케이션 프로세서(1110)는 이미지 센서(1140) 및 디스플레이(1150)의 동작을 제어하는 컨트롤러 또는 프로세서를 나타낼 수 있다.
어플리케이션 프로세서(1110)는 디스플레이(1150)의 DSI 장치(1151)와 통신하는 DSI 호스트(1111), 자동 초점 이미지 센서(1140)의 CSI 장치(1141)와 통신하는 CSI 호스트(1112), RF 칩(1160)의 PHY(1161)와 DigRF에 따라 데이터를 송수신하는 PHY(1113), RF 칩(1160)의 DigRF SLAVE(1162)를 제어하는 DigRF MASTER(1114)를 포함할 수 있다.
일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다.
어플리케이션 프로세서(1110)는 본 발명의 실시예들에 따른 어플리케이션 프로세서일 수 있고, 본 발명의 실시예들에 따른 구동 방법에 기초하여 동작할 수 있다. 어플리케이션 프로세서(1110) 및 DSI 장치(1151)는 본 발명의 실시예들에 따른 디스플레이 시스템을 형성하며, DSI 장치(1151)는 본 발명의 실시예들에 따른 디스플레이 시스템에 포함되는 디스플레이 구동 집적 회로일 수 있다.
본 발명의 실시예들은 디스플레이 장치 및 디스플레이 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 메인 프로세서; 및
    상기 메인 프로세서에 의해 제어되고, 가변 프레임 레이트(variable frame rate) 방식으로 동작하는 외부의 디스플레이 장치를 제어하며, 상기 디스플레이 장치의 프레임 업데이트와 관련된 이벤트 신호를 수신하고, 상기 이벤트 신호에 기초하여 상기 디스플레이 장치의 프레임 레이트를 조절하며, 상기 이벤트 신호에 기초하여 상기 디스플레이 장치의 프레임 업데이트와 관련된 타이밍 정보를 기록하고, 상기 타이밍 정보를 상기 메인 프로세서에 제공하는 디스플레이 컨트롤러를 포함하는 어플리케이션 프로세서.
  2. 제 1 항에 있어서, 상기 디스플레이 컨트롤러는,
    상기 이벤트 신호를 검출하는 트리거 제어 로직;
    상기 이벤트 신호에 기초하여 상기 타이밍 정보를 기록하는 복수의 타이머들을 포함하는 디스플레이 타이머 로직; 및
    상기 이벤트 신호에 기초하여 상기 디스플레이 장치의 프레임 레이트를 조절하고, 상기 이벤트 신호에 기초하여 상기 타이밍 정보를 기록하도록 상기 복수의 타이머들의 시작 및 종료를 제어하며, 상기 타이밍 정보를 출력하는 프레임 레이트 제어 로직을 포함하는 것을 특징으로 하는 어플리케이션 프로세서.
  3. 제 2 항에 있어서,
    상기 디스플레이 장치가 하나의 프레임 영상을 표시하는 하나의 프레임 구간은 복수의 구간들로 구분되며,
    상기 프레임 레이트 제어 로직은 상기 복수의 타이머들이 서로 다른 구간들의 길이를 측정하도록 상기 복수의 타이머들을 할당하는 것을 특징으로 하는 어플리케이션 프로세서.
  4. 제 1 항에 있어서,
    상기 메인 프로세서는 상기 타이밍 정보에 기초하여 성능 제어 및 파워 제어 중 적어도 하나를 수행하는 것을 특징으로 하는 어플리케이션 프로세서.
  5. 제 4 항에 있어서,
    상기 디스플레이 장치에 표시되는 프레임 영상들을 렌더링(rendering)하는 그래픽 프로세서를 더 포함하고,
    상기 메인 프로세서는 상기 타이밍 정보 및 상기 그래픽 프로세서의 렌더링 정보를 비교하여 상기 성능 제어 및 상기 파워 제어 중 적어도 하나를 수행하는 것을 특징으로 하는 어플리케이션 프로세서.
  6. 제 5 항에 있어서,
    상기 그래픽 프로세서의 렌더링 속도가 상기 디스플레이 장치의 프레임 레이트보다 느린 경우에, 상기 메인 프로세서는 상기 그래픽 프로세서의 렌더링 속도가 증가하도록 상기 성능 제어를 수행하고,
    상기 그래픽 프로세서의 렌더링 속도가 상기 디스플레이 장치의 프레임 레이트보다 빠른 경우에, 상기 메인 프로세서는 상기 어플리케이션 프로세서의 파워 소모가 감소하도록 상기 파워 제어를 수행하는 것을 특징으로 하는 어플리케이션 프로세서.
  7. 가변 프레임 레이트(variable frame rate) 방식으로 동작하는 디스플레이 장치; 및
    상기 디스플레이 장치와 통신하는 어플리케이션 프로세서를 포함하고,
    상기 어플리케이션 프로세서는,
    메인 프로세서; 및
    상기 메인 프로세서에 의해 제어되고, 상기 디스플레이 장치를 제어하며, 상기 디스플레이 장치의 프레임 업데이트와 관련된 이벤트 신호를 수신하고, 상기 이벤트 신호에 기초하여 상기 디스플레이 장치의 프레임 레이트를 조절하며, 상기 이벤트 신호에 기초하여 상기 디스플레이 장치의 프레임 업데이트와 관련된 타이밍 정보를 기록하고, 상기 타이밍 정보를 상기 메인 프로세서에 제공하는 디스플레이 컨트롤러를 포함하는 디스플레이 시스템.
  8. 제 7 항에 있어서, 상기 어플리케이션 프로세서는,
    상기 디스플레이 장치에 표시되는 프레임 영상들을 렌더링(rendering)하는 그래픽 프로세서를 더 포함하고,
    상기 메인 프로세서는 상기 타이밍 정보 및 상기 그래픽 프로세서의 렌더링 정보를 비교하여 성능 제어 및 파워 제어 중 적어도 하나를 수행하는 것을 특징으로 하는 디스플레이 시스템.
  9. 제 8 항에 있어서,
    상기 디스플레이 장치는 상기 프레임 영상들을 저장하는 1개의 프레임 버퍼를 포함하고,
    상기 그래픽 프로세서의 렌더링 속도가 상기 디스플레이 장치의 프레임 레이트보다 빠른 경우에, 상기 메인 프로세서는 상기 그래픽 프로세서의 렌더링 속도가 감소하고 상기 어플리케이션 프로세서의 파워 소모가 감소하도록 상기 파워 제어를 수행하는 것을 특징으로 하는 디스플레이 시스템.
  10. 제 8 항에 있어서,
    상기 디스플레이 장치는 상기 프레임 영상들을 저장하는 2개 이상의 프레임 버퍼들을 포함하고,
    상기 그래픽 프로세서의 렌더링 속도가 상기 디스플레이 장치의 프레임 레이트보다 빠른 경우에, 상기 메인 프로세서는 상기 그래픽 프로세서의 렌더링 속도를 유지하는 것을 특징으로 하는 디스플레이 시스템.
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