KR20230059955A - 디스플레이 장치 및 그 제조방법 - Google Patents

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배준화
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Abstract

본 발명은 구조가 간단하고 광효율이 높은 디스플레이 장치 및 그 제조방법을 위하여, 기판과, 상기 기판 상에 배치된 발광소자와, 상기 발광소자를 덮는 봉지층과, 상기 봉지층 상에 위치하며 상기 발광소자에 대응하는 개구를 갖는 뱅크와, 상기 뱅크의 상기 개구 내에 위치하며 상기 봉지층 방향의 저면의 러프니스와 상면의 러프니스가 상이한 양자점층을 구비하는, 디스플레이 장치 및 그 제조방법을 제공한다.

Description

디스플레이 장치 및 그 제조방법{Display apparatus and method of manufacturing the same}
본 발명의 실시예들은 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 구조가 간단하고 광효율이 높은 디스플레이 장치 및 그 제조방법에 관한 것이다.
디스플레이 장치는 복수개의 화소들을 갖는다. 풀컬러 디스플레이 장치를 위해서 복수개의 화소들은 상이한 색의 광을 방출할 수 있다. 이를 위해 디스플레이 장치의 적어도 일부 화소들은 색변환부를 갖는다. 이에 따라 일부 화소의 발광부에서 생성된 제1색의 광은 대응하는 색변환부를 거치면서 제2색의 광으로 변환되어 외부로 취출된다.
그러나 이러한 종래의 디스플레이 장치에는 구조가 복잡하고 이에 따라 광효율이 낮다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 구조가 간단하고 광효율이 높은 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판과, 상기 기판 상에 배치된 발광소자와, 상기 발광소자를 덮는 봉지층과, 상기 봉지층 상에 위치하며 상기 발광소자에 대응하는 개구를 갖는 뱅크와, 상기 뱅크의 상기 개구 내에 위치하며 상기 봉지층 방향의 저면의 러프니스와 상면의 러프니스가 상이한 양자점층을 구비하는, 디스플레이 장치가 제공된다.
상기 양자점층의 상면의 러프니스가 상기 양자점층의 저면의 러프니스보다 클 수 있다.
상기 양자점층의 상면의 러프니스의 평균제곱근은 1nm 내지 500nm일 수 있다.
상기 뱅크의 상기 봉지층 방향의 저면의 러프니스와 상면의 러프니스가 상이할 수 있다.
상기 뱅크의 상면의 러프니스가 상기 뱅크의 저면의 러프니스보다 클 수 있다.
상기 뱅크의 상면의 러프니스의 평균제곱근은 1nm 내지 500nm일 수 있다.
상기 뱅크의 상면의 러프니스와 상기 양자점층의 상면의 러프니스는 동일할 수 있다.
상기 뱅크의 상면의 면적이 상기 뱅크의 저면의 면적보다 클 수 있다.
상기 양자점층의 상면과 상기 뱅크의 상면 사이의 거리는 0.5um 이하일 수 있다.
상기 양자점층과 상기 뱅크를 덮는 보호층과, 상기 보호층 상에 위치하는 칼라필터층을 더 구비할 수 있다.
본 발명의 일 관점에 따르면, 기판 상에 발광소자를 형성하는 단계와, 발광소자를 덮는 봉지층을 형성하는 단계와, 봉지층 상에 발광소자에 대응하는 개구를 갖는 뱅크를 형성하는 단계와, 뱅크의 개구 내에 위치하는 양자점층을 형성하는 단계와, 뱅크의 상면을 폴리싱하여 뱅크의 높이를 줄이는 단계를 포함하는, 디스플레이 장치 제조방법이 제공된다.
상기 뱅크의 높이를 줄이는 단계는, 화학 기계적 평탄화(CMP: chemical mechanical polishing) 공정을 이용하는 단계일 수 있다.
상기 화학 기계적 평탄화 공정은 사이즈가 500nm 내지 5um인 연마입자를 포함하는 슬러리를 이용할 수 있다.
상기 화학 기계적 평탄화 공정은 연마입자의 중량%가 3 이상 5 이하인 슬러리를 이용할 수 있다.
상기 연마입자는 지르코니아 또는 알루미나를 포함할 수 있다.
상기 높이를 줄이는 단계는, 뱅크의 높이와 양자점층의 높이를 동시에 줄이되, 뱅크의 높이가 줄어드는 크기가 양자점의 높이가 줄어드는 크기보다 더 크도록 높이를 줄이는 단계일 수 있다.
상기 높이를 줄이는 단계는, 양자점층의 상면과 뱅크의 상면 사이의 거리가 0.5um 이하가 되도록 높이를 줄이는 단계일 수 있다.
상기 높이를 줄이는 단계는, 뱅크의 상면과 양자점의 상면의 러프니스의 평균제곱근이 1nm 내지 500nm가 되도록 높이를 줄이는 단계일 수 있다.
상기 높이를 줄이는 단계는, 뱅크의 상면의 러프니스의 평균제곱근이 1nm 내지 500nm가 되도록 높이를 줄이는 단계일 수 있다.
상기 뱅크를 형성하는 단계는, 상면의 면적이 저면의 면적보다 큰 뱅크를 형성하는 단계일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 구조가 간단하고 광효율이 높은 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 7은 도 2의 디스플레이 장치를 도 2의 I-I'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 8 및 도 9는 도 7의 디스플레이 장치의 제조 공정을 개략적으로 보여주는 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다. 도 1에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치는 디스플레이패널(10)을 포함한다. 이러한 디스플레이 장치는 디스플레이패널(10)을 포함하는 것이라면 어떤 것이든 가능하다. 예컨대 디스플레이 장치는 스마트폰, 태블릿, 랩탑, 텔레비전 또는 광고판 등과 같은 다양한 장치일 수 있다.
디스플레이패널(10)은 표시영역(DA)과 표시영역(DA) 외측에 위치하는 주변영역(PA)을 포함한다. 도 1에서는 표시영역(DA)이 직사각형의 형상을 갖는 것으로 도시하고 있다. 다만, 본 발명은 이에 한정되지 않는다. 표시영역(DA)은 예컨대, 원형, 타원형, 다각형, 특정 도형의 형상 등 다양한 형상을 가질 수 있다.
표시영역(DA)은 이미지를 표시하는 부분으로, 복수의 화소(PX)들이 배치될 수 있다. 각 화소(PX)는 유기발광다이오드와 같은 디스플레이소자를 포함할 수 있다. 각 화소(PX)는 예컨대, 적색, 녹색 또는 청색의 광을 방출할 수 있다. 이러한 화소(PX)는 박막트랜지스터(Thin Film Transistor: TFT), 스토리지커패시터 등을 포함하는 화소회로와 연결될 수 있다. 이러한 화소회로는 스캔 신호를 전달하는 스캔선(SL), 스캔선(SL)과 교차하며 데이터 신호를 전달하는 데이터선(DL) 및 구동전압을 공급하는 구동전압선(PL) 등과 연결될 수 있다. 스캔선(SL)은 x 방향으로 연장되고, 데이터선(DL) 및 구동전압선(PL)은 y 방향으로 연장될 수 있다.
화소(PX)는 전기적으로 연결된 화소회로로부터의 전기적 신호에 대응하는 휘도의 광을 방출할 수 있다. 표시영역(DA)은 화소(PX)에서 방출되는 광을 통해 소정의 이미지를 표시할 수 있다. 참고로 화소(PX)라 함은 전술한 바와 같이 적색, 녹색 및 청색 중 어느 하나의 색상의 광을 방출하는 발광영역으로 정의될 수 있다.
주변영역(PA)은 화소(PX)가 배치되지 않은 영역으로, 이미지를 표시하지 않는 영역일 수 있다. 주변영역(PA)에는 화소(PX)의 구동을 위한 전원공급배선 등이 위치할 수 있다. 또한 주변영역(PA)에는 구동회로부를 포함하는 인쇄회로기판이나 드라이버 IC가 연결되는 단자부 등이 배치될 수 있다.
참고로 디스플레이패널(10)은 기판(100)을 포함하므로, 기판(100)이 이러한 표시영역(DA) 및 주변영역(PA)을 갖는다고 할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다. 도 2는 도 1의 A영역을 확대하여 도시하는 평면도일 수 있다.
도 2에 도시된 것과 같이, 디스플레이 장치는 복수의 화소들(PX1, PX2, PX3)을 포함할 수 있다. 화소들(PX1, PX2, PX3)은 서로 다른 색의 광을 발광하는 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)를 포함할 수 있다. 제1화소(PX1)는 청색광을 방출하는 화소이고, 제2화소(PX2)는 녹색광을 방출하는 화소이며, 제3화소(PX3)는 적색광을 방출하는 화소일 수 있다.
제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각은 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시 다각형 형상을 가질 수 있다. 도 2에서는 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각이 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시 사각형 형상을, 구체적으로는 모서리가 둥근 형태의 사각형 형상을 갖는 것으로 도시하고 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 예컨대 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각은 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시 원형 형상 또는 타원형 형상을 가질 수도 있다.
제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)의 크기, 즉 면적은 서로 다를 수 있다. 예컨대, 제2화소(PX2)의 면적은 제1화소(PX1)의 면적 및 제3화소(PX3)의 면적에 비해 좁을 수 있다. 다만 본 발명은 이에 한정되는 것은 아니다. 예컨대, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)의 면적은 실질적으로 동일할 수도 있다.
제1화소(PX1)는 제1화소전극(311)을 구비하고, 제2화소(PX2)는 제2화소전극(312)을 구비하며, 제3화소(PX3)는 제3화소전극(313)을 구비할 수 있다. 화소정의막(150)은 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313) 각각의 가장자리를 덮는다. 즉, 화소정의막(150)은 제1화소전극(311)의 중앙을 노출시키는 개구와, 제2화소전극(312)의 중앙을 노출시키는 개구와, 제3화소전극(313)의 중앙을 노출시키는 개구를 가질 수 있다. 전술한 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)의 크기는 각 화소를 구현하는 표시요소의 발광영역의 크기를 의미할 수 있다. 이와 같은 발광영역은 화소정의막(150)의 개구에 의해서 정의될 수 있다.
제1화소(PX1)는 제1화소전극(311) 상부에 위치하는 투광층(610, 도 7 참조)을 포함하고, 제2화소(PX2)는 제2화소전극(312) 상부에 위치하는 제1양자점층(620, 도 7 참조)을 포함하며, 제3화소(PX3)는 제3화소전극(313) 상부에 위치하는 제2양자점층(630, 도 7 참조)을 포함할 수 있다. 도 2에서는 그러한 투광층(610), 제1양자점층(620) 및 제2양자점층(630) 등은 편의상 생략하였다. 이들에 대해서는 후술한다.
제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 펜타일 방식으로 배열될 수 있다. 즉, 제2화소(PX2)의 중심을 중심으로 하는 가상의 사각형(VQ)을 가정할 때, 제1꼭지점(Q1)에 제1화소(PX1)가 배치되고, 제1꼭지점(Q1)과 이웃하는 제2꼭지점(Q2)에 제3화소(PX3)가 배치될 수 있다. 또한 가상의 사각형(VQ)의 중심을 기준으로 제1꼭지점(Q1)과 대칭인 위치에 있는 제3꼭지점(Q3)에 제1화소(PX1)가 배치되고, 가상의 사각형(VQ)의 중심을 기준으로 제2꼭지점(Q2)과 대칭인 위치에 있는 제4꼭지점(Q4)에 제3화소(PX3)가 배치될 수 있다. 이러한 가상의 사각형(VQ)은 정사각형 형상일 수 있다. 제1화소(PX1) 및 제3화소(PX3)는 x축 방향 및 x축 방향과 교차하는 y축 방향을 따라 교번하여 배치될 수 있다. 즉, 도 2에 도시된 것과 같이 배열된 제1화소(PX1)들, 제2화소(PX2) 및 제3화소(PX3)들의 세트가, x축 방향으로 반복되어 위치하고 y축 방향으로도 반복되어 위치할 수 있다. 이에 따라 제1화소(PX1)는 제2화소(PX2)들 및 제3화소(PX3)들에 의해 둘러싸일 수 있다.
물론 본 발명은 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)가 펜타일 방식으로 배열되는 것에 한정되는 것은 아니다. 예컨대 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도인 도 3에 도시된 것과 같이, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 스트라이프 방식으로 배열될 수도 있다. 즉, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 x축 방향을 따라 순서대로 배열될 수 있다. 물론 이와 달리, 화소들은 모자이크 방식으로도 배열될 수 있다.
또한, 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도인 도 4에 도시된 것과 같이, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 에스-스트라이프(S-Stripe) 방식으로 배열될 수도 있다. 이 경우 y축 방향으로 제2화소(PX2)와 제3화소(PX3)가 교번하여 위치하고, x축 방향으로 제2화소(PX2)와 제3화소(PX3)의 쌍과 제1화소(PX1)가 교번하여 위치할 수 있다.
물론 본 발명이 이에 한정되는 것은 아니다. 예컨대 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도인 도 5에 도시된 것과 같이, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)가 배열될 수도 있다. 제1화소(PX1)는 청색광을 방출하는 화소이고, 제2화소(PX2)는 녹색광을 방출하는 화소이며, 제3화소(PX3)는 적색광을 방출하는 화소일 수 있다.
제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)의 크기, 즉 면적은 서로 다를 수 있다. 예컨대, 제2화소(PX2)의 면적은 제1화소(PX1)의 면적 및 제3화소(PX3)의 면적에 비해 넓을 수 있다. 다만 본 발명은 이에 한정되는 것은 아니다. 예컨대, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)의 면적은 실질적으로 동일할 수도 있다.
제1화소(PX1)는 제1화소전극(311)을 구비하고, 제2화소(PX2)는 제2화소전극(312)을 구비하며, 제3화소(PX3)는 제3화소전극(313)을 구비할 수 있다. 화소정의막(150)은 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313) 각각의 가장자리를 덮는다.
제2화소(PX2)의 중심을 중심으로 하는 가상의 사각형(VQ)을 가정할 때, 제1꼭지점(Q1)에 제1화소(PX1)가 배치되고, 제1꼭지점(Q1)과 이웃하는 제2꼭지점(Q2)에도 제1화소(PX1)가 배치될 수 있다. 또한 가상의 사각형(VQ)의 중심을 기준으로 제1꼭지점(Q1)과 대칭인 위치에 있는 제3꼭지점(Q3)에는 제3화소(PX3)가 배치되고, 가상의 사각형(VQ)의 중심을 기준으로 제2꼭지점(Q2)과 대칭인 위치에 있는 제4꼭지점(Q4)에도 제3화소(PX3)가 배치될 수 있다. 이러한 가상의 사각형(VQ)은 직사각형 형상일 수 있다. 제1화소(PX1) 및 제3화소(PX3)는 x축 방향을 따라 교번하여 배치될 수 있다. 제2화소(PX2)가 위치하는 행의 경우에는 x축 방향을 따라 제2화소(PX2)들만 배치될 수 있다. x축 방향과 교차하는 y축 방향을 따라서는 동일한 색의 광을 방출하는 화소들이 배열될 수 있다. 이에 따라 적색광을 방출하는 제3화소(PX3)들의 열, 녹색광을 방출하는 제2화소(PX2)들의 열, 그리고 청색광을 방출하는 제1화소(PX1)들의 열이, x축 방향을 따라 교번하여 위치할 수 있다.
도 5에서는 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각이 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시 사각형 형상을, 구체적으로는 모서리가 둥근 형태의 사각형 형상을 갖는 것으로 도시하고 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 예컨대 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도인 도 6에 도시된 것과 같이, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각은 사각형이 모따기된 형상, 즉 팔각형 형상을 가질 수도 있다. 이때 모서리들의 모따기된 정도는 상이할 수 있다. 즉, 팔각형의 변들의 길이가 모두 같은 것은 아닐 수 있다.
도 7은 도 2의 디스플레이 장치를 도 2의 I-I'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
본 실시예에 따른 디스플레이 장치는 기판(100)과, 기판(100) 상에 배치되는 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313), 화소정의막(150), 봉지층(400), 뱅크(500), 투광층(610), 제1양자점층(620) 및 제2양자점층(630)을 구비한다.
기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 기판(100)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
기판(100) 상에는 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313)이 위치한다. 물론 기판(100) 상에는 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313) 외에도 이들에 전기적으로 연결되는 제1박막트랜지스터(210), 제2박막트랜지스터(220) 및 제3박막트랜지스터(230)도 위치할 수 있다. 즉, 도 7에 도시된 것과 같이 제1화소전극(311)이 제1박막트랜지스터(210)에 전기적으로 연결되고, 제2화소전극(312)이 제2박막트랜지스터(220)에 전기적으로 연결되며, 제3화소전극(313)이 제3박막트랜지스터(230)에 전기적으로 연결될 수 있다. 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313)은 기판(100) 상에 위치하는 후술하는 평탄화층(140) 상에 위치할 수 있다.
제1박막트랜지스터(210)는 비정질실리콘, 다결정실리콘, 유기반도체물질 또는 산화물반도체물질을 포함하는 제1반도체층(211), 제1게이트전극(213), 제1소스전극(215a) 및 제1드레인전극(215b)을 포함할 수 있다. 제1게이트전극(213)은 다양한 도전성 물질을 포함하며 다양한 층상구조를 가질 수 있는데, 예컨대 Mo층과 Al층을 포함할 수 있다. 이 경우 제1게이트전극(213)은 Mo/Al/Mo의 층상구조를 가질 수 있다. 또는 제1게이트전극(213)은 TiNx층, Al층 및/또는 Ti층을 포함할 수도 있다. 제1소스전극(215a)과 제1드레인전극(215b) 역시 다양한 도전성 물질을 포함하며 다양한 층상구조를 가질 수 있는데, 예컨대 Ti층, Al층 및/또는 Cu층을 포함할 수 있다. 이 경우 제1소스전극(215a)과 제1드레인전극(215b)은 Ti/Al/Ti의 층상구조를 가질 수 있다.
도 7에서는 제1박막트랜지스터(210)가 제1소스전극(215a)과 제1드레인전극(215b)을 모두 구비하는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 제1박막트랜지스터(210)의 제1반도체층(211)의 소스영역이 다른 박막트랜지스터의 반도체층의 드레인영역과 일체(一體)일 수 있으며, 이 경우 제1박막트랜지스터(210)는 제1소스전극(215a)을 갖지 않을 수 있다. 한편, 제1소스전극(215a) 및/또는 제1드레인전극(215b)은 배선의 일부일 수도 있다.
제1반도체층(211)과 제1게이트전극(213)과의 절연성을 확보하기 위해, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 게이트절연막(121)이 제1반도체층(211)과 제1게이트전극(213) 사이에 개재될 수 있다. 아울러 제1게이트전극(213)의 상부에는 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 층간절연막(131)이 배치될 수 있으며, 제1소스전극(215a) 및 제1드레인전극(215b)은 그러한 층간절연막(131) 상에 배치될 수 있다. 이와 같이 무기물을 포함하는 절연막은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
이러한 구조의 제1박막트랜지스터(210)와 기판(100) 사이에는 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함하는 버퍼층(110)이 개재될 수 있다. 이러한 버퍼층(110)은 기판(100)의 상면의 평활성을 높이거나 기판(100) 등으로부터의 불순물이 제1박막트랜지스터(210)의 제1반도체층(211)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다.
제2화소(PX2)에 위치하는 제2박막트랜지스터(220)는 제2반도체층(221), 제2게이트전극(223), 제2소스전극(225a) 및 제2드레인전극(225b)을 포함할 수 있다. 제3화소(PX3)에 위치하는 제3박막트랜지스터(230)는 제3반도체층(231), 제3게이트전극(233), 제3소스전극(235a) 및 제3드레인전극(235b)을 포함할 수 있다. 제2박막트랜지스터(220)의 구조와 제3박막트랜지스터(230)의 구조는 제1화소(PX1)에 위치하는 제1박막트랜지스터(210)의 구조와 동일하거나 유사하므로, 이에 대한 설명은 생략한다.
제1박막트랜지스터(210) 상에는 평탄화층(140)이 배치될 수 있다. 예컨대 도 7에 도시된 것과 같이 제1박막트랜지스터(210) 상부에 제1화소전극(311)을 포함하는 발광소자가 배치될 경우, 제1박막트랜지스터(210)를 덮는 평탄화층(140)은 대략 평탄한 상면을 가져, 발광소자의 제1화소전극(311) 등이 평탄한 면 상에 위치하도록 할 수 있다. 이러한 평탄화층(140)은 예컨대 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다. 도 7에서는 평탄화층(140)이 단층으로 도시되어 있으나, 다층일 수도 있는 등 다양한 변형이 가능하다.
제1화소(PX1)에는 제1화소전극(311), 대향전극(305) 및 그 사이에 개재되며 발광층을 포함하는 중간층(303)을 갖는 유기발광소자가 위치할 수 있다. 제1화소전극(311)은 도 7에 도시된 것과 같이 평탄화층(140) 등에 형성된 컨택홀을 통해 제1소스전극(215a) 및 제1드레인전극(215b) 중 어느 하나와 컨택하여 제1박막트랜지스터(210)와 전기적으로 연결될 수 있다. 제1화소전극(311)은 ITO, In2O3 또는 IZO 등의 투광성인 도전성 산화물로 형성된 투광성 도전층과, Al 또는 Ag 등과 같은 금속으로 형성된 반사층을 포함할 수 있다. 예컨대 제1화소전극(311)은 ITO/Ag/ITO의 3층 구조를 가질 수 있다.
제2화소(PX2)에도 제2화소전극(312), 대향전극(305) 및 그 사이에 개재되며 발광층을 포함하는 중간층(303)을 갖는 유기발광소자가 위치할 수 있다. 그리고 제3화소(PX3)에도 제3화소전극(313), 대향전극(305) 및 그 사이에 개재되며 발광층을 포함하는 중간층(303)을 갖는 유기발광소자가 위치할 수 있다. 제2화소전극(312)은 평탄화층(140) 등에 형성된 컨택홀을 통해 제2소스전극(225a) 및 제2드레인전극(225b) 중 어느 하나와 컨택하여 제2박막트랜지스터(220)와 전기적으로 연결된다. 제3화소전극(313)은 평탄화층(140) 등에 형성된 컨택홀을 통해 제3소스전극(235a) 및 제3드레인전극(235b) 중 어느 하나와 컨택하여 제3박막트랜지스터(230)와 전기적으로 연결된다. 제2화소전극(312) 및 제3화소전극(313)에는 전술한 제1화소전극(311)에 대한 설명이 적용될 수 있다.
상술한 것과 같이, 발광층을 포함하는 중간층(303)은 제1화소(PX1)의 제1화소전극(311) 뿐만 아니라 제2화소(PX2)의 제2화소전극(312) 및 제3화소(PX3)의 제3화소전극(313) 상에도 위치할 수 있다. 이러한 중간층(303)은 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313)에 걸쳐 일체(一體)인 형상을 가질 수 있다. 물론 필요에 따라 중간층(303)은 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313) 상에 패터닝되어 위치할 수도 있다. 중간층(303)은 발광층 외에도 필요에 따라 정공주입층, 정공수송층 및/또는 전자수송층 등도 포함할 수 있는데, 이러한 중간층(303)이 포함하는 층들도 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313)에 걸쳐 일체인 형상을 가질 수 있다. 물론 중간층(303)이 포함하는 층들 중 일부는 필요에 따라 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313) 상에 패터닝되어 위치할 수도 있다. 중간층(303)이 포함하는 발광층은 제1파장대역에 속하는 파장의 광을 방출할 수 있다. 제1파장대역은 예컨대 450nm 내지 495nm일 수 있다.
물론 중간층(303)은 하나의 발광층을 포함하는 것이 아니라 복수개의 발광층들을 포함할 수도 있다. 예컨대 중간층(303)은 제1발광층과 제2발광층이 적층되고, 제1발광층과 제2발광층 사이에 전하생성층 등이 개재된 구조를 가질 수도 있다. 이 경우 제1발광층과 전하생성층 사이 및 제2발광층과 전하생성층 사이 각각에는 정공수송층 또는 전자수송층 등이 개재될 수도 있다.
중간층(303) 상의 대향전극(305) 역시 제1화소전극(311) 내지 제3화소전극(313)에 걸쳐 일체인 형상을 가질 수 있다. 대향전극(305)은 ITO, In2O3 또는 IZO으로 형성된 투광성 도전층을 포함할 수 있고, 또한 Al, Li, Mg, Yb 또는 Ag 등과 같은 금속을 포함하는 반투과막을 포함할 수도 있다. 예컨대 대향전극(305)은 MgAg, AgYb, Yb/MgAg 또는 Li/MgAg를 포함하는 반투과막일 수 있다.
평탄화층(140) 상부에는 화소정의막(150)이 배치될 수 있다. 이 화소정의막(150)은 각 화소들에 대응하는 개구를 갖는다. 즉, 화소정의막(150)은 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313) 각각의 가장자리를 덮으며, 제1화소전극(311)의 중앙부를 노출시키는 개구, 제2화소전극(312)의 중앙부를 노출시키는 개구 및 제3화소전극(313)의 중앙부를 노출시키는 개구를 갖는다. 이처럼 화소정의막(150)은 화소를 정의하는 역할을 할 수 있다. 또한, 도 7에 도시된 것과 같이, 화소정의막(150)은 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313) 각각의 가장자리와 대향전극(305)과의 거리를 증가시킴으로써, 제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 이와 같은 화소정의막(150)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다.
제1화소전극(311), 제2화소전극(312) 및 제3화소전극(313)과, 발광층을 포함하는 중간층(303)과, 대향전극(305)을 포함하는 유기발광소자들은 수분이나 산소 등에 의해 쉽게 열화될 수 있다. 따라서 유기발광소자들을 외부로부터의 수분이나 산소 등으로부터 보호하기 위해, 디스플레이 장치는 유기발광소자들을 덮는 봉지층(400)을 구비할 수 있다.
봉지층(400)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 예컨대, 봉지층(400)은 제1무기봉지층(410) 및 제2무기봉지층(430)과 이들 사이의 유기봉지층(420)을 포함할 수 있다.
제1무기봉지층(410) 및 제2무기봉지층(430)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)과 같은 하나 이상의 무기 절연물을 포함할 수 있으며, 화학기상증착법(CVD) 등에 의해 형성될 수 있다. 유기봉지층(420)은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지(예컨대, 폴리메틸메타크릴레이트, 폴리아크릴산 등), 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
화학기상증착법에 의해 형성되는 제1무기봉지층(410)은 대략 균일한 두께를 가짐에 따라, 도 7에 도시된 것과 같이 그 상면이 평탄하지 않다. 하지만 유기봉지층(420)은 그 상면이 대략 평탄한 형상을 가지며, 이에 따라 유기봉지층(420) 상의 제2무기봉지층(430) 역시 그 상면이 대략 평탄한 형상을 가질 수 있다.
봉지층(400) 상에는 뱅크(500), 투광층(610), 제1양자점층(620) 및 제2양자점층(630)이 위치할 수 있다.
뱅크(500)는 제1개구(510), 제2개구(520) 및 제3개구(530)을 갖는다. 뱅크(500)의 개구들은 발광소자들에 대응할 수 있다. 구체적으로, 뱅크(500)의 제1개구(510)는 화소정의막(150)의 제1화소전극(311)을 노출시키는 개구에 대응하고, 뱅크(500)의 제2개구(520)는 화소정의막(150)의 제2화소전극(312)을 노출시키는 개구에 대응하며, 뱅크(500)의 제3개구(530)는 화소정의막(150)의 제3화소전극(313)을 노출시키는 개구에 대응한다. 즉, 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 뱅크(500)의 제1개구(510)는 화소정의막(150)의 제1화소전극(311)을 노출시키는 개구와 중첩하고, 뱅크(500)의 제2개구(520)는 화소정의막(150)의 제2화소전극(312)을 노출시키는 개구와 중첩하며, 뱅크(500)의 제3개구(530)는 화소정의막(150)의 제3화소전극(313)을 노출시키는 개구와 중첩한다. 이에 따라 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 뱅크(500)의 제1개구(510) 내지 제3개구(530) 각각의 가장자리의 형상은, 화소정의막(150)의 대응하는 개구의 가장자리의 형상과 동일하거나 유사할 수 있다. 이처럼 뱅크(500)의 제1개구(510)는 제1화소전극(311)에 대응하고, 뱅크(500)의 제2개구(520)는 제2화소전극(312)에 대응하며, 뱅크(500)의 제3개구(530)는 제3화소전극(313)에 대응한다.
뱅크(500)은 다양한 물질로 형성될 수 있는데, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물로 형성될 수 있다. 필요에 따라서는 뱅크(500)은 포토리지스트 물질을 포함할 수도 있는데, 이를 통해 노광 및 현상 등의 과정을 거쳐 용이하게 뱅크(500)을 형성할 수 있다. 이러한 뱅크(500)는 상면의 면적이 저면의 면적보다 크다. 이에 따라 도 7에 도시된 것과 같이 단면도 상에서는 뱅크(500)가 역테이퍼 형상을 갖는 것으로 나타날 수 있다.
제1화소(PX1)에서는 발광층을 포함하는 중간층(303)에서 생성된 제1파장대역에 속하는 파장의 광을 파장 변환 없이 봉지층(400)을 통과시켜 외부로 방출한다. 따라서 제1화소전극(311)과 중첩하는 뱅크(500)의 제1개구(510) 내에는 투광성 수지를 포함하는 투광층(610)이 위치할 수 있다. 물론 경우에 따라 도 7에 도시된 것과 달리 뱅크(500)의 제1개구(510) 내에 투광층(610)이 존재하지 않을 수도 있다. 투광층(610)은 투광성 수지와 산란체를 포함할 수 있다.
투광층(610)이 포함하는 산란체는 산란체와 투광성 수지 사이에 광학 계면을 형성하여 투과광을 부분적으로 산란시킬 수 있는 재료이면 특별히 제한되지 않는데, 예컨대 금속 산화물 입자 또는 유기 입자일 수 있다. 산란체용 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등을 들 수 있고, 산란체용 유기물로는 아크릴계 수지 또는 우레탄계 수지 등을 들 수 있다. 산란체는 입사되는 광의 파장을 실질적으로 변환시키지 않으면서 입사각과 무관하게 여러 방향으로 광을 산란시킬 수 있다. 이를 통해 산란체는 디스플레이 장치의 측면 시인성을 향상시킬 수 있다.
투광층(610)이 포함하는 투광성 수지는 산란체에 대한 분산 특성이 우수하면서도 투광성인 물질이라면 어떤 것이든 사용 가능하다. 예컨대, 아크릴계 수지, 이미드계 수지, 에폭시계 수지, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane)와 같은 고분자 수지를 투광층(610)이 포함하는 투광성 수지로 이용할 수 있다. 이러한 투광성 수지와 산란체의 혼합물인 투광층(610) 형성용 물질은 잉크젯 프린팅법을 통해, 제1화소전극(311)과 중첩하는 뱅크(500)의 제1개구(510) 내에 위치할 수 있다.
뱅크(500)의 제2개구(520) 내에는 제1양자점층(620)이 위치할 수 있다. 이러한 제1양자점층(620)은 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시 제2화소전극(312)과 중첩할 수 있다. 제1양자점층(620)은 제1양자점층(620)을 통과하는 제1파장대역에 속하는 파장의 광을 제2파장대역에 속하는 파장의 광으로 변환시킬 수 있다. 제2파장대역은 예컨대 495nm 내지 570nm일 수 있다. 물론 본 발명이 이에 한정되는 것은 아니며, 제1양자점층(620)이 변환시키는 대상인 파장이 속하는 파장대역과 변환 후의 파장이 속하는 파장대역은 이와 달리 변형될 수 있다.
제1양자점층(620)은 수지 내에 양자점들이 분산되어 있는 형태를 가질 수 있다. 본 실시예, 후술하는 실시예들 및 그 변형예들에 있어서, 양자점은 반도체 화합물의 결정을 의미하며, 결정의 크기에 따라 다양한 발광 파장의 광을 방출할 수 있는 임의의 물질을 포함할 수 있다. 이러한 양자점의 직경은 예컨대 대략 1nm 내지 10nm일 수 있다.
양자점은 습식 화학 공정, 유기 금속 화학 증착 공정, 분자선 에피택시 공정 또는 이와 유사한 공정 등에 의해 합성될 수 있다. 습식 화학 공정은 유기 용매와 전구체 물질을 혼합한 후 양자점 입자 결정을 성장시키는 방법이다. 습식 화학 공정의 경우 결정이 성장할 때 유기 용매가 자연스럽게 양자점 결정 표면에 배위된 분산제 역할을 하고 결정의 성장을 조절하기 때문에, 유기 금속 화학 증착(MOCVD, Metal Organic Chemical Vapor Deposition)이나 분자선 에피택시(MBE, Molecular Beam Epitaxy) 등의 기상 증착법보다 더 용이하다. 아울러 습식 화학 공정의 경우, 저비용의 공정이면서도 양자점 입자의 성장을 제어할 수 있다.
이러한 양자점은, II-VI족 반도체 화합물, III-V족 반도체 화합물, III-VI족 반도체 화합물, I-III-VI족 반도체 화합물, IV-VI족 반도체 화합물, IV족 원소 또는 화합물 또는 이의 임의의 조합을 포함할 수 있다.
II-VI족 반도체 화합물의 예는 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe 또는 MgS 등과 같은 이원소 화합물이나, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe 또는 MgZnS 등과 같은 삼원소 화합물이나, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe 또는 HgZnSTe 등과 같은 사원소 화합물이나, 이의 임의의 조합을 포함할 수 있다.
III-V족 반도체 화합물의 예는 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs 또는 InSb 등과 같은 이원소 화합물이나, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InAlP, InNAs, InNSb, InPAs, InPSb 또는 GaAlNP 등과 같은 삼원소 화합물이나, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs 또는 InAlPSb 등과 같은 사원소 화합물이나, 이의 임의의 조합을 포함할 수 있다. 한편, III-V족 반도체 화합물은 II족 원소를 더 포함할 수 있다. II족 원소를 더 포함한 III-V족 반도체 화합물의 예는, InZnP, InGaZnP 또는 InAlZnP 등을 포함할 수 있다.
III-VI족 반도체 화합물의 예는, GaS, GaSe, Ga2Se3, GaTe, InS, In2S3, InSe, In2Se3 또는 InTe 등과 같은 이원소 화합물이나, AgInS, AgInS2, CuInS, CuInS2, InGaS3 또는 InGaSe3 등과 같은 삼원소 화합물이나, 이의 임의의 조합을 포함할 수 있다.
I-III-VI족 반도체 화합물의 예는, AgInS, AgInS2, CuInS, CuInS2, CuGaO2, AgGaO2 또는 AgAlO2 등과 같은 삼원소 화합물이나, 이의 임의의 조합을 포함할 수 있다.
IV-VI족 반도체 화합물의 예는 SnS, SnSe, SnTe, PbS, PbSe 또는 PbTe 등과 같은 이원소 화합물이나, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe 또는 SnPbTe 등과 같은 삼원소 화합물이나, SnPbSSe, SnPbSeTe 또는 SnPbSTe 등과 같은 사원소 화합물이나, 이의 임의의 조합을 포함할 수 있다.
IV족 원소 또는 화합물은 Si 또는 Ge 등과 같은 단일원소 화합물이나, SiC 또는 SiGe 등과 같은 이원소 화합물이나, 이의 임의의 조합을 포함할 수 있다.
이원소 화합물, 삼원소 화합물 및 사원소 화합물과 같은 다원소 화합물에 포함된 각각의 원소는 균일한 농도 또는 불균일한 농도로 입자 내에 존재할 수 있다.
한편, 양자점은 해당 양자점에 포함된 각각의 원소의 농도가 균일한 단일 구조 또는 코어-쉘의 이중 구조를 가질 수 있다. 예컨대, 코어에 포함된 물질과 쉘에 포함된 물질은 서로 상이할 수 있다. 양자점의 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다. 금속 또는 비금속의 산화물의 예는 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4 또는 NiO 등과 같은 이원소 화합물이나, MgAl2O4, CoFe2O4, NiFe2O4 또는 CoMn2O4 등과 같은 삼원소 화합물이나, 이의 임의의 조합을 포함할 수 있다. 반도체 화합물의 예는, 전술한 바와 같은, II-VI족 반도체 화합물, III-V족 반도체 화합물, III-VI족 반도체 화합물, I-III-VI족 반도체 화합물, IV-VI족 반도체 화합물 또는 이의 임의의 조합을 포함할 수 있다. 예컨대, 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb 또는 이의 임의의 조합을 포함할 수 있다.
양자점은 약 45nm 이하, 구체적으로 약 40nm 이하, 더욱 구체적으로 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색순도나 색재현성을 향상시킬 수 있다. 또한 이러한 양자점을 통해 발광되는 광은 전 방향으로 방출되기에, 광 시야각이 향상될 수 있다.
또한, 양자점의 형태는 구체적으로 구형, 피라미드형, 다중 가지형(multi-arm) 또는 입방체(cubic)의, 나노 입자, 나노 튜브, 나노와이어, 나노 섬유 또는 나노 판상 입자 등의 형태일 수 있다.
이러한 양자점의 크기를 조절함으로써 에너지 밴드 갭의 조절이 가능하므로, 양자점 발광층에서 다양한 파장대의 빛을 얻을 수 있다. 따라서 서로 다른 크기의 양자점을 사용함으로써, 여러 파장의 빛을 방출하는 발광 소자를 구현할 수 있다. 구체적으로, 양자점의 크기는 적색, 녹색 및/또는 청색광이 방출되도록 선택될 수 있다. 또한, 양자점의 크기는 다양한 색의 빛이 결합되어, 백색광을 방출하도록 구성될 수 있다.
제1양자점층(620)은 산란체를 포함할 수 있다. 제1양자점층(620)이 포함하는 산란체에 의해 입사광이 산란되도록 하여, 입사광이 제1양자점층(620) 내에서 양자점에 의해 효율적으로 변환되도록 할 수 있다. 산란체는 산란체와 투광성 수지 사이에 광학 계면을 형성하여 투과광을 부분적으로 산란시킬 수 있는 재료이면 특별히 제한되지 않는다. 제1양자점층(620)이 포함하는 산란체용 물질에 대해서는 투광층(610)이 포함하는 산란체용 물질에 대해 전술한 내용이 적용될 수 있다. 이러한 산란체는 입사되는 광의 파장을 실질적으로 변환시키지 않으면서 입사각과 무관하게 여러 방향으로 광을 산란시킬 수 있다. 이를 통해 산란체는 디스플레이 장치의 측면 시인성을 향상시킬 수 있다. 또한 제1양자점층(620)이 포함하는 산란체는 제1양자점층(620)에 입사한 입사광이 양자점과 만날 확률을 높임으로써 광변환효율을 높일 수 있다.
제1양자점층(620)이 포함하는 수지는 산란체에 대한 분산 특성이 우수하면서도 투광성인 물질이라면 어떤 것이든 사용 가능하다. 예컨대, 아크릴계 수지, 이미드계 수지, 에폭시계 수지, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane)와 같은 고분자 수지를 제1양자점층(620) 형성용 물질로 이용할 수 있다. 이러한 수지와 산란체를 포함하는 제1양자점층(620) 형성용 물질은 잉크젯 프린팅법을 통해, 제2화소전극(312)과 중첩하는 뱅크(500)의 제2개구(520) 내에 위치할 수 있다.
뱅크(500)의 제3개구(530) 내에는 제2양자점층(630)이 위치할 수 있다. 이러한 제2양자점층(630)은 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시 제3화소전극(313)과 중첩할 수 있다.
제2양자점층(630)은 제2양자점층(630)을 통과하는 제1파장대역에 속하는 파장의 광을 제3파장대역에 속하는 파장의 광으로 변환시킬 수 있다. 제3파장대역은 예컨대 625nm 내지 780nm일 수 있다. 물론 본 발명이 이에 한정되는 것은 아니며, 제2양자점층(630)이 변환시키는 대상인 파장이 속하는 파장대역과 변환 후의 파장이 속하는 파장대역은 이와 달리 변형될 수 있다.
제2양자점층(630)은 수지 내에 양자점들이 분산되어 있는 형태를 가질 수 있다. 본 실시예, 후술하는 실시예들 및 그 변형예들에 있어서, 양자점은 반도체 화합물의 결정을 의미하며, 결정의 크기에 따라 다양한 발광 파장의 광을 방출할 수 있는 임의의 물질을 포함할 수 있다. 이러한 양자점의 직경은 예컨대 대략 1nm 내지 10nm일 수 있다. 제2양자점층(630)이 포함하는 양자점에 대해서는 전술한 제1양자점층(620)이 포함하는 양자점에 대한 설명이 적용될 수 있으므로, 제2양자점층(630)이 포함하는 양자점에 대한 설명은 생략한다.
제2양자점층(630)은 산란체를 포함할 수 있다. 제2양자점층(630)이 포함하는 산란체에 의해 입사광이 산란되도록 하여, 입사광이 제2양자점층(630) 내에서 양자점에 의해 효율적으로 변환되도록 할 수 있다. 산란체는 산란체와 투광성 수지 사이에 광학 계면을 형성하여 투과광을 부분적으로 산란 시킬 수 있는 재료이면 특별히 제한되지 않는데, 예컨대 금속 산화물 입자 또는 유기 입자일 수 있다. 산란체용 금속 산화물이나 산란체용 유기물에 대해서는 전술한 바와 같다. 산란체는 입사되는 광의 파장을 실질적으로 변환시키지 않으면서 입사각과 무관하게 여러 방향으로 광을 산란시킬 수 있다. 이를 통해 산란체는 디스플레이 장치의 측면 시인성을 향상시킬 수 있다. 또한 제2양자점층(630)이 포함하는 산란체는 제2양자점층(630)에 입사한 입사광이 양자점과 만날 확률을 높임으로써 광변환효율을 높일 수 있다.
제2양자점층(630)이 포함하는 수지는 산란체에 대한 분산 특성이 우수하면서도 투광성인 물질이라면 어떤 것이든 사용 가능하다. 예컨대, 아크릴계 수지, 이미드계 수지, 에폭시계 수지, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane)와 같은 고분자 수지를 제2양자점층(630) 형성용 물질로 이용할 수 있다. 이러한 수지와 산란체를 포함하는 제2양자점층(630) 형성용 물질은 잉크젯 프린팅법을 통해, 제3화소전극(313)과 중첩하는 뱅크(500)의 제3개구(530) 내에 위치할 수 있다.
투광층(610), 제1양자점층(620) 및 제2양자점층(630)을 보호하기 위해, 디스플레이 장치는 도 7에 도시된 것과 같이 투광층(610)의 상면(610a), 제1양자점층(620)의 상면(620a) 및 제2양자점층(630)의 상면(630a)을 덮는 보호층(700)을 구비할 수 있다. 이러한 보호층(700)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의 무기물을 포함하며, CVD법으로 형성될 수 있다. 필요하다면 보호층(700)은 실리콘옥사이드층과 실리콘나이트라이드층을 포함하는 2층 구조를 가질 수 있다.
이러한 무기물을 포함하는 보호층(700)은 투광층(610)의 상면(610a), 제1양자점층(620)의 상면(620a), 제2양자점층(630)의 상면(630a) 및 뱅크(500)의 상면(500a)에 직접 접촉할 수 있다. 후술하는 것과 같이 본 실시예에 따른 디스플레이 장치의 경우 투광층(610), 제1양자점층(620) 및 제2양자점층(630) 각각의 중앙부에서의 높이(600h2)와 뱅크(500)의 높이(500h2)가, 실질적으로 동일하거나 그 차이가 크지 않다. 이에 따라 투광층(610), 제1양자점층(620), 제2양자점층(630) 및 뱅크(500)를 덮으며 상면이 평탄한 평탄화층을 유기물로 형성한 후에 그 평탄화층 상에 보호층(700)을 위치시키는 것이 아니라, 무기물을 포함하는 보호층(700)을 투광층(610), 제1양자점층(620), 제2양자점층(630) 및 뱅크(500)의 상면에 직접 접촉시켜 위치시킬 수 있다.
물론 필요하다면, 투광층(610), 제1양자점층(620), 제2양자점층(630) 및 뱅크(500)를 덮으며 상면이 평탄한 평탄화층을 유기물로 형성한 후에 그 평탄화층 상에 보호층(700)을 위치시킬 수도 있다. 이 경우, 본 실시예에 따른 디스플레이 장치의 경우 투광층(610), 제1양자점층(620) 및 제2양자점층(630) 각각의 중앙부에서의 높이(600h2)와 뱅크(500)의 높이(500h2)가, 실질적으로 동일하거나 그 차이가 크지 않기에, 평탄화층의 두께를 획기적으로 얇게 할 수 있다. 예컨대 평탄화층의 두께는 투광층(610), 제1양자점층(620) 및 제2양자점층(630) 각각의 중앙부에서의 높이(600h2)와 뱅크(500)의 높이(500h2)의 차이의 2배 이하가 되도록 할 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
보호층(700) 상에는 칼라필터층들이 위치할 수 있다. 투광층(610) 상부에는 제1칼라필터층(810)이 위치하고, 제1양자점층(620) 상부에는 제2칼라필터층(820)이 위치하며, 제2양자점층(630) 상부에는 제3칼라필터층(830)이 위치할 수 있다. 제1칼라필터층(810)은 450nm 내지 495nm에 속하는 파장의 광만을 통과시키는 층일 수 있다. 제2칼라필터층(820)은 495nm 내지 570nm에 속하는 파장의 광만을 통과시키는 층일 수 있다. 제3칼라필터층(830)은 625nm 내지 780nm에 속하는 파장의 광만을 통과시키는 층일 수 있다.
이러한 제1칼라필터층(810) 내지 제3칼라필터층(830)은 외부로 방출되는 광의 색순도를 높여 디스플레이되는 이미지의 품질을 높일 수 있다. 또한, 제1칼라필터층(810) 내지 제3칼라필터층(830)은 외부로부터 디스플레이 장치로 입사하는 외광이 제1화소전극(311) 내지 제3화소전극(313)에서 반사된 후 다시 외부로 방출되는 비율을 낮춤으로써, 외광반사를 줄이는 역할을 할 수 있다. 제1칼라필터층(810) 내지 제3칼라필터층(830) 사이에는 필요에 따라 블랙매트릭스가 위치할 수 있다.
제1칼라필터층(810)은 도 7에 도시된 것과 같이 제1양자점층(620)에 대응하는 제1개구를 갖는다. 제1칼라필터층(810)의 이 제1개구는 제2화소(PX2)의 영역을 정의하는 역할을 할 수 있다. 제2칼라필터층(820)은 적어도 이러한 제1칼라필터층(810)의 제1개구를 채운다. 또한 제1칼라필터층(810)은 도 7에 도시된 것과 같이 제2양자점층(630)에 대응하는 제2개구를 갖는다. 제1칼라필터층(810)의 이 제2개구는 제3화소(PX3)의 영역을 정의하는 역할을 할 수 있다. 제3칼라필터층(830)은 적어도 이러한 제1칼라필터층(810)의 제2개구를 채운다. 한편, 제3칼라필터층(830) 은 투광층(610)에 대응하는 제3개구를 갖는다. 제3칼라필터층(830)의 이 제3개구는 제1화소(PX1)의 영역을 정의하는 역할을 할 수 있다. 제1칼라필터층(810)은 적어도 이러한 제3칼라필터층(830)의 제3개구를 채운다.
한편, 2개 이상의 칼라필터층들이 중첩된 부분은 블랙매트릭스와 같은 역할을 할 수 있다. 예컨대 제1칼라필터층(810)은 450nm 내지 495nm에 속하는 파장의 광만을 통과시키고 제2칼라필터층(820)은 495nm 내지 570nm에 속하는 파장의 광만을 통과시킨다면, 제1칼라필터층(810)과 제2칼라필터층(820)이 중첩된 부분에서는 제1칼라필터층(810)과 제2칼라필터층(820)을 모두 통과할 수 있는 광이 이론상으로 존재하지 않기 때문이다. 물론 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 사이에서 제1칼라필터층(810), 제2칼라필터층(820) 및 제3칼라필터층(830) 모두가 중첩된 부분이 존재하도록 함으로써, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 사이에서 칼라필터들이 블랙매트릭스 역할을 확실하게 하도록 할 수 있다.
이와 같은 본 실시예에 따른 디스플레이 장치의 경우, 제1양자점층(620)의 봉지층(400) 방향의 저면(620b)의 러프니스와 제1양자점층(620)의 상면(620a)의 러프니스가 상이하다. 구체적으로, 제1양자점층(620)의 상면(620a)의 러프니스가 저면(620b)의 러프니스보다 크다. 후술하는 것과 같이 뱅크(500)의 높이를 줄여 제1양자점층(620)의 중앙부에서의 제1양자점층(620)의 높이와 뱅크(500)의 높이의 차이를 줄이기 위해 화학적 기계적 평탄화(CMP: chemical mechanical polishing)를 실시하는 바, 그 과정에서 제1양자점층(620)의 상면도 화학적 기계적 평탄화가 되며, 그 결과로 제1양자점층(620)의 상면의 러프니스가 저면의 러프니스보다 크게 된다.
이처럼 제1양자점층(620)의 상면(620a)의 러프니스가 저면(620b)의 러프니스보다 클 경우, 발광소자에서 생성되어 제1양자점층(620)을 통과하여 외부로 진행하는 광이 그러한 러프니스가 큰 표면을 통과하면서 다양한 방향으로 진행하게 된다. 그 결과 디스플레이 장치의 시야각이 획기적으로 넓어지도록 할 수 있다. 제1양자점층(620)의 상면(620a)의 러프니스의 평균제곱근(RMS)은 1nm 내지 500nm일 수 있다.
만일 제1양자점층(620)의 상면(620a)의 러프니스의 평균제곱근(RMS)이 1nm 미만일 경우, 제1양자점층(620)의 중앙부에서의 제1양자점층(620)의 높이와 뱅크(500)의 높이의 차이를 사전설정된 수치 이하로 줄일 수 없게 된다. 이 경우 투광층(610), 제1양자점층(620), 제2양자점층(630) 및 뱅크(500) 상에 보호층(700)을 직접 위치시킬 수 없고, 투광층(610), 제1양자점층(620), 제2양자점층(630) 및 뱅크(500)를 덮으며 상면이 대략 평탄한 평탄화층을 추가로 형성하고 이 평탄화층 상에 보호층(700)을 위치시킬 수밖에 없다. 그 결과, 발광소자에서 생성된 광이 외부로 출광되는 과정에서 거쳐야 하는 층들의 개수가 증가하게 되어, 디스플레이 장치의 광효율이 낮아진다는 문제점이 발생한다. 제1양자점층(620)의 상면(620a)의 러프니스의 평균제곱근(RMS)이 대략 500nm가 되는 경우, 제1양자점층(620)의 중앙부에서의 제1양자점층(620)의 높이와 뱅크(500)의 높이가 실질적으로 동일하게 된다. 따라서 제1양자점층(620)의 상면(620a)의 러프니스의 평균제곱근(RMS)이 500nm를 초과하는 경우, 제1양자점층(620)의 중앙부에서의 제1양자점층(620)의 높이와 뱅크(500)의 높이의 차이를 줄이는 효과가 나타나지 않으며, 제조과정에서 사용되는 물질의 양이 불필요하게 과다하게 된다는 문제점이 발생한다. 따라서 제1양자점층(620)의 상면(620a)의 러프니스의 평균제곱근(RMS)은 1nm 내지 500nm가 되도록 하는 것이 바람직하다.
제1양자점층(620)의 중앙부에서의 제1양자점층(620)의 높이와 뱅크(500)의 높이의 차이는 0.5um이하일 수 있다.
한편, 뱅크(500)의 봉지층(400) 방향의 저면(500b)의 러프니스와 뱅크(500)의 상면(500a)의 러프니스가 상이할 수 있다. 구체적으로, 뱅크(500)의 상면(500a)의 러프니스가 저면(500b)의 러프니스보다 클 수 있다. 후술하는 것과 같이 뱅크(500)의 높이를 줄여 제1양자점층(620)의 중앙부에서의 제1양자점층(620)의 높이와 뱅크(500)의 높이의 차이를 줄이기 위해 화학적 기계적 평탄화(CMP: chemical mechanical polishing)를 실시하는 바, 그 결과로 뱅크(500)의 상면(500a)의 러프니스가 저면(500b)의 러프니스보다 크게 된다.
전술한 것과 같이 제1양자점층(620)의 상면(620a)의 러프니스의 평균제곱근(RMS)은 1nm 내지 500nm일 수 있다. 따라서 제1양자점층(620)과 함께 폴리싱되는 뱅크(500)의 상면(500a)의 러프니스의 평균제곱근(RMS) 역시 1nm 내지 500nm일 수 있다. 즉, 뱅크(500)의 상면(500a)의 러프니스와 제1양자점층(620)의 상면(620a)의 러프니스는 동일할 수 있다.
이하에서는 도 8 및 도 9를 참조하여 디스플레이 장치 제조방법에 대해 설명한다.
기판(100) 상에 발광소자를 형성하고, 이 발광소자를 덮는 봉지층(400)을 형성한 후, 봉지층(400) 상에 뱅크(500)를 형성하기 위한 절연층을 형성한다. 뱅크(500)를 형성하기 위한 절연층은 다양한 물질로 형성될 수 있는데, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물로 형성될 수 있다. 필요에 따라서는 뱅크(500)를 형성하기 위한 절연층은 포토리지스트 물질로 형성할 수도 있다. 뱅크(500)는 상면(500a)의 면적이 저면(500b)의 면적보다 크도록 형성될 수 있다. 이에 따라 도 8에 도시된 것과 같이 단면도 상에서는 뱅크(500)가 역테이퍼 형상을 갖는 것으로 나타날 수 있다.
이어, 도 8에 도시된 것과 같이 절연층에 제1개구(510), 제2개구(520) 및 제3개구(530)를 형성하여, 뱅크(500)를 형성한다. 뱅크(500)의 개구들은 발광소자들에 대응할 수 있다. 구체적으로, 뱅크(500)의 제1개구(510)는 화소정의막(150)의 제1화소전극(311)을 노출시키는 개구에 대응하고, 뱅크(500)의 제2개구(520)는 화소정의막(150)의 제2화소전극(312)을 노출시키는 개구에 대응하며, 뱅크(500)의 제3개구(530)는 화소정의막(150)의 제3화소전극(313)을 노출시키는 개구에 대응한다. 즉, 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 뱅크(500)의 제1개구(510)는 화소정의막(150)의 제1화소전극(311)을 노출시키는 개구와 중첩하고, 뱅크(500)의 제2개구(520)는 화소정의막(150)의 제2화소전극(312)을 노출시키는 개구와 중첩하며, 뱅크(500)의 제3개구(530)는 화소정의막(150)의 제3화소전극(313)을 노출시키는 개구와 중첩한다. 이에 따라 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 뱅크(500)의 제1개구(510) 내지 제3개구(530) 각각의 가장자리의 형상은, 화소정의막(150)의 대응하는 개구의 가장자리의 형상과 동일하거나 유사할 수 있다. 이처럼 뱅크(500)의 제1개구(510)는 제1화소전극(311)에 대응하고, 뱅크(500)의 제2개구(520)는 제2화소전극(312)에 대응하며, 뱅크(500)의 제3개구(530)는 제3화소전극(313)에 대응한다.
이후, 투광성 수지와 산란체의 혼합물인 투광층(610) 형성용 물질을 잉크젯 프린팅법을 통해, 제1화소전극(311)과 중첩하는 뱅크(500)의 제1개구(510) 내에 위치시켜 투광층(610)을 형성한다. 그리고 제1양자점, 산란체 및 수지의 혼합물인 제1양자점층(620) 형성용 물질을 잉크젯 프린팅법을 통해, 제2화소전극(312)과 중첩하는 뱅크(500)의 제2개구(520) 내에 위치시켜 제1양자점층(620)을 형성한다. 마찬가지로, 제2양자점, 산란체 및 수지의 혼합물인 제2양자점층(630) 형성용 물질을 잉크젯 프린팅법을 통해, 제3화소전극(313)과 중첩하는 뱅크(500)의 제3개구(530) 내에 위치시켜 제2양자점층(630)을 형성한다. 물론 투광층(610), 제1양자점층(620) 및 제2양자점층(630)을 형성하는 순서는 변경될 수 있다.
투광층(610), 제1양자점층(620) 및 제2양자점층(630)을 잉크젯 프린팅법으로 형성하는 과정에서 해당 물질이 뱅크(500)의 사전설정된 개구 외측으로 넘치지 않도록 하기 위해, 뱅크(500)의 높이(500h1)를 충분히 높게 할 필요가 있다. 투광층(610), 제1양자점층(620) 및 제2양자점층(630) 각각은 도 8에 도시된 것과 같이 그 중앙부가 가장자리보다 낮아, 투광층(610)의 상면(610a), 제1양자점층(620)의 상면(620a) 및 제2양자점층(630)의 상면(630a)은 오목한 형상을 갖게 된다. 뱅크(500)의 높이(500h1)이 충분히 높기에, 투광층(610), 제1양자점층(620) 및 제2양자점층(630)의 중앙부의 높이(600h1)와 뱅크(500)의 높이(500h1)의 차이는 상당히 크게 된다.
따라서 본 실시예에 따른 디스플레이 장치 제조방법의 경우, 뱅크(500)의 상면(500a)을 폴리싱하여 뱅크(500)의 높이를 줄이는 과정을 거치게 된다. 뱅크(500)의 높이를 줄이는 단계는, 화학 기계적 평탄화(CMP: chemical mechanical polishing) 공정을 이용할 수 있다. 이 높이를 줄이는 단계는, 뱅크(500)의 높이와 투광층(610), 제1양자점층(620) 및 제2양자점층(630)의 높이를 동시에 줄이되, 뱅크(500)의 높이가 줄어드는 크기가 투광층(610), 제1양자점층(620) 및 제2양자점층(630)의 높이가 줄어드는 크기보다 더 크도록 하는 단계일 수 있다.
이에 따라 도 9에 도시된 것과 같이 투광층(610), 제1양자점층(620) 및 제2양자점층(630)의 중앙부의 높이(600h2)와 뱅크(500)의 높이(500h2)의 차이가, 도 8을 참조하여 전술한 것과 같은 투광층(610), 제1양자점층(620) 및 제2양자점층(630)의 중앙부의 높이(600h1)와 뱅크(500)의 높이(500h1)의 차이보다 작아지게 된다. 그 결과 유기물을 이용하여 뱅크(500), 투광층(610), 제1양자점층(620) 및 제2양자점층(630)을 덮으며 상면이 평탄한 평탄화층을 형성할 필요 없이, 도 7에 도시된 것과 같이 무기물을 이용하여 보호층(700)을 뱅크(500), 투광층(610), 제1양자점층(620) 및 제2양자점층(630) 상에 직접 형성할 수 있다. 이는 발광소자에서 생성된 광이 외부로 취출되는 과정에서 거쳐야 하는 층들의 개수를 줄임으로써, 디스플레이 장치의 광효율을 획기적으로 높일 수 있다. 물론 디스플레이 장치의 구조를 단순화할 수 있다는 효과 역시 얻을 수 있다.
제1양자점층(620) 및 제2양자점층(630)의 중앙부의 높이(600h2)와 뱅크(500)의 높이(500h2)의 차이, 즉 제1양자점층(620)의 상면(620a) 및 제2양자점층(630)의 상면(630a)과 뱅크(500)의 상면(500a) 사이의 거리는, 0.5um 이하가 되도록 할 수 있다.
보호층(700) 상에는 도 7을 참조하여 전술한 것과 같은 제1칼라필터층(810), 제2칼라필터층(820) 및 제3칼라필터층(830)을 형성하는 바, 제1양자점층(620)의 상면(620a) 및 제2양자점층(630)의 상면(630a)과 뱅크(500)의 상면(500a) 사이의 거리가 0.5um보다 커지게 되면 그러한 칼라필터층들을 형성하는 과정에서 칼라필터층들의 두께의 산포가 급격하게 커지게 된다. 예컨대 제1양자점층(620) 및 제2양자점층(630)의 중앙부의 높이(600h2)와 뱅크(500)의 높이(500h2)의 차이, 즉 제1양자점층(620)의 상면(620a) 및 제2양자점층(630)의 상면(630a)과 뱅크(500)의 상면(500a) 사이의 거리가 0.5um이하일 시, 칼라필터층의 두께의 산포는 4.5% 이하로 유지할 수 있다. 하지만 제1양자점층(620) 및 제2양자점층(630)의 중앙부의 높이(600h2)와 뱅크(500)의 높이(500h2)의 차이, 즉 제1양자점층(620)의 상면(620a) 및 제2양자점층(630)의 상면(630a)과 뱅크(500)의 상면(500a) 사이의 거리가 2.5um가 되면, 칼라필터층의 두께의 산포는 33.9%로 급격하게 커지게 된다.
칼라필터층의 두께의 산포가 커진다는 것은 동일한 파장대역에 속하는 광을 방출하는 화소들에 있어서 칼라필터층의 두께가 달라질 수 있다는 것을 의미하며, 이는 디스플레이 장치가 구현하는 이미지에 얼룩무늬가 나타나는 불량이 발생할 수 있다는 것을 의미한다. 따라서 제1양자점층(620) 및 제2양자점층(630)의 중앙부의 높이(600h2)와 뱅크(500)의 높이(500h2)의 차이, 즉 제1양자점층(620)의 상면(620a) 및 제2양자점층(630)의 상면(630a)과 뱅크(500)의 상면(500a) 사이의 거리는, 0.5um 이하가 되도록 하는 것이 바람직하다.
상술한 것과 같은 화학 기계적 평탄화 공정은 사이즈가 500nm 내지 5um인 연마입자를 포함하는 슬러리를 이용할 수 있다. 연마입자의 사이즈가 500nm보다 커지게 되면, 제1양자점층(620)의 상면(620a)의 러프니스의 평균제곱근이 과도하게 커져 500nm를 초과하게 될 수 있다. 연마입자의 사이즈가 5um보다 작게 되면, 연마에 과도한 시간이 소요되어 디스플레이 장치의 제조에 소요되는 시간이 급격하게 증가할 수 있다. 이러한 연마입자는 지르코니아 또는 알루미나를 포함할 수 있다. 참고로 뱅크(500)의 높이를 줄이는 단계는, 제1양자점층(620)의 상면(620a) 및 제2양자점층(630)의 상면(630a)과 뱅크(500)의 상면(500a)의 러프니스의 평균제곱근이 1nm 내지 500nm가 되도록 높이를 줄이는 단계일 수 있다. 제1양자점층(620)의 상면(620a) 및 제2양자점층(630)의 상면(630a)과 뱅크(500)의 상면(500a)의 러프니스의 평균제곱근이 이러한 범위에 속하도록 하는 이유에 대해서는 전술하였기에 생략한다.
화학적 기계적 평탄화 공정은 연마입자의 중량%가 3 이상 5 이하인 슬러리를 이용하는 공정일 수 있다. 만일 슬러리에서의 연마입자의 중량%가 3 미만일 경우, 연마입자의 양이 적어 제대로 평탄화가 진행되지 않게 된다. 슬러리에서의 연마입자의 중량%가 5 초과인 경우, 연마입자들이 뭉치는 불량이 발생할 수 있고 또한 뱅크(500)의 상면(500a) 상으로의 화학적 기계적 평탄화 공정에 사용되는 슬러리의 공급이 원활하게 이루어지지 않을 수 있다.
한편, 뱅크(500)의 상면(500a)을 폴리싱하여 뱅크(500)의 높이를 줄이는 과정을 거침에 따라 광 취출 효율 역시 높일 수 있다. 도 8에 도시된 것과 같이 뱅크(500)는 상면(500a)의 면적이 저면(500b)의 면적보다 크다. 즉, 도 8에 도시된 것과 같이 단면도 상에서는 뱅크(500)가 역테이퍼 형상을 갖는 것으로 나타날 수 있다. 이때 뱅크(500)의 제1개구(510), 제2개구(520) 및 제3개구(530)의 폭들(510W1, 520W1, 530W1)이 충분히 크지 않으면, 발광소자들에서 발생된 광이 제1개구(510), 제2개구(520) 및 제3개구(530)를 통과하여 외부로 취출되는 비율이 낮아지게 된다. 하지만 뱅크(500)의 상면(500a)을 폴리싱하여 뱅크(500)의 높이가 도 8에 도시된 것과 같은 높이(500h1)에서 도 9에 도시된 것과 같은 높이(500h2)로 낮아짐에 따라, 뱅크(500)의 제1개구(510), 제2개구(520) 및 제3개구(530)의 폭들(510W2, 520W2, 530W2)이 커지는 효과 역시 얻을 수 있다. 그 결과 발광소자들에서 발생된 광이 제1개구(510), 제2개구(520) 및 제3개구(530)를 통과하여 외부로 취출되는 취출효율을 획기적으로 높일 수 있다.
도 7 및 도 9에서는 투광층(610), 제1양자점층(620) 및 제2양자점층(630)의 중앙부의 높이(600h2)와 뱅크(500)의 높이(500h2)가 상이한 것으로 도시하고 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 전술한 것과 같이 도 8에 도시된 것과 같은 상태에서 뱅크(500)의 상면(500a)을 폴리싱하여 뱅크(500)의 높이를 줄일 시, 뱅크(500)의 높이와 투광층(610), 제1양자점층(620) 및 제2양자점층(630)의 높이를 동시에 줄이되, 뱅크(500)의 높이가 줄어드는 크기가 투광층(610), 제1양자점층(620) 및 제2양자점층(630)의 높이가 줄어드는 크기보다 더 크도록 할 수 있다. 이때 충분한 시간 동안 폴리싱함으로써, 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도인 도 10에 도시된 것과 같이 투광층(610), 제1양자점층(620) 및 제2양자점층(630)의 중앙부의 높이(600h2)와 뱅크(500)의 높이(500h2)가 실질적으로 동일하도록 할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
PX1: 제1화소 PX2: 제2화소
PX3: 제3화소 100: 기판
110: 버퍼층 131: 층간절연막
140: 평탄화층 150: 화소정의막
210: 제1박막트랜지스터 220: 제2박막트랜지스터
230: 제3박막트랜지스터 303: 중간층
305: 대향전극 311: 제1화소전극
321: 제2화소전극 331: 제3화소전극
500: 뱅크 610: 투광층
620: 제1양자점층 630: 제2양자점층
700: 보호층 810: 제1칼라필터층
820: 제2칼라필터층 830: 제3칼라필터층

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 발광소자;
    상기 발광소자를 덮는 봉지층;
    상기 봉지층 상에 위치하며 상기 발광소자에 대응하는 개구를 갖는 뱅크; 및
    상기 뱅크의 상기 개구 내에 위치하며, 상기 봉지층 방향의 저면의 러프니스와 상면의 러프니스가 상이한, 양자점층;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 양자점층의 상면의 러프니스가 상기 양자점층의 저면의 러프니스보다 큰, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 양자점층의 상면의 러프니스의 평균제곱근은 1nm 내지 500nm인, 디스플레이 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 뱅크의 상기 봉지층 방향의 저면의 러프니스와 상면의 러프니스가 상이한, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 뱅크의 상면의 러프니스가 상기 뱅크의 저면의 러프니스보다 큰, 디스플레이 장치.
  6. 제5항에 있어서,
    상기 뱅크의 상면의 러프니스의 평균제곱근은 1nm 내지 500nm인, 디스플레이 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 뱅크의 상면의 러프니스와 상기 양자점층의 상면의 러프니스는 동일한, 디스플레이 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 뱅크의 상면의 면적이 상기 뱅크의 저면의 면적보다 큰, 디스플레이 장치.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 양자점층의 상면과 상기 뱅크의 상면 사이의 거리는 0.5um 이하인, 디스플레이 장치.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 양자점층과 상기 뱅크를 덮는 보호층; 및
    상기 보호층 상에 위치하는 칼라필터층;
    을 더 구비하는, 디스플레이 장치.
  11. 기판 상에 발광소자를 형성하는 단계;
    발광소자를 덮는 봉지층을 형성하는 단계;
    봉지층 상에 발광소자에 대응하는 개구를 갖는 뱅크를 형성하는 단계;
    뱅크의 개구 내에 위치하는 양자점층을 형성하는 단계; 및
    뱅크의 상면을 폴리싱하여 뱅크의 높이를 줄이는 단계;
    를 포함하는, 디스플레이 장치 제조방법.
  12. 제11항에 있어서,
    상기 뱅크의 높이를 줄이는 단계는, 화학 기계적 평탄화(CMP: chemical mechanical polishing) 공정을 이용하는 단계인, 디스플레이 장치 제조방법.
  13. 제12항에 있어서,
    상기 화학 기계적 평탄화 공정은 사이즈가 500nm 내지 5um인 연마입자를 포함하는 슬러리를 이용하는, 디스플레이 장치 제조방법.
  14. 제13항에 있어서,
    상기 화학 기계적 평탄화 공정은 연마입자의 중량%가 3 이상 5 이하인 슬러리를 이용하는, 디스플레이 장치 제조방법.
  15. 제13항에 있어서,
    상기 연마입자는 지르코니아 또는 알루미나를 포함하는, 디스플레이 장치 제조방법.
  16. 제11항에 있어서,
    상기 높이를 줄이는 단계는, 뱅크의 높이와 양자점층의 높이를 동시에 줄이되, 뱅크의 높이가 줄어드는 크기가 양자점의 높이가 줄어드는 크기보다 더 크도록 높이를 줄이는 단계인, 디스플레이 장치 제조방법.
  17. 제11항에 있어서,
    상기 높이를 줄이는 단계는, 양자점층의 상면과 뱅크의 상면 사이의 거리가 0.5um 이하가 되도록 높이를 줄이는 단계인, 디스플레이 장치 제조방법.
  18. 제16항에 있어서,
    상기 높이를 줄이는 단계는, 뱅크의 상면과 양자점의 상면의 러프니스의 평균제곱근이 1nm 내지 500nm가 되도록 높이를 줄이는 단계인, 디스플레이 장치 제조방법.
  19. 제11항에 있어서,
    상기 높이를 줄이는 단계는, 뱅크의 상면의 러프니스의 평균제곱근이 1nm 내지 500nm가 되도록 높이를 줄이는 단계인, 디스플레이 장치 제조방법.
  20. 제11항에 있어서,
    상기 뱅크를 형성하는 단계는, 상면의 면적이 저면의 면적보다 큰 뱅크를 형성하는 단계인, 디스플레이 장치 제조방법.
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