KR20230058639A - Led 디바이스 및 led 디바이스를 제조하는 방법 - Google Patents

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Abstract

LED 디바이스를 제조하는 방법은 제1 LED 구조부 위에 제2 LED 구조부를 형성하는 단계를 포함하고, 여기서 제1 LED 구조부 또는 제2 LED 구조부 중 적어도 하나는 III-질화물 재료의 다공성 영역 위에 위치된다. LED 디바이스는 제1 LED 구조부 위에 위치된 제2 LED 구조부를 포함하고, 여기서 제1 LED 구조부 또는 제2 LED 구조부 중 적어도 하나는 III-질화물 재료의 다공성 영역 위에 위치된다. LED 어레이 및 3색 LED 디바이스가 또한 제공된다.

Description

LED 디바이스 및 LED 디바이스를 제조하는 방법
본 발명은 반도체 디바이스 및 반도체 디바이스를 제조하는 방법에 관한 것으로, 보다 상세하게는 LED 디바이스, LED 디바이스 어레이 및 LED 디바이스를 제조하는 개선된 방법에 관한 것이다.
발광을 위한 표준 발광 다이오드(LED)는 일반적으로 200㎛×200㎛보다 크다. 마이크로 LED는 측방향 크기가 100㎛×100㎛ 미만인 고밀도의 마이크로 스케일 LED 어레이이다. 따라서 마이크로 LED는 측방향 치수(길이와 폭)가 100㎛×100㎛보다 작고 수십 나노미터 이하인 LED 구조부로 정의될 수 있다.
과거에는 알려진 기술을 사용하여 마이크로 LED를 제조하려는 시도가 있었다. 예를 들어, 이전 시도에서는 일반적인 LED 에피택시와 레이저 리프트-오프(lift-off), 정전기 운반 및 전사를 위한 엘라스토머 스탬프를 사용했다. 그러나, 이러한 접근 방식을 마이크로 LED만큼 작은 디바이스에 적용하는 데는 문제가 있다.
이러한 문제는 다음을 포함한다:
- 일반적인 LED 에피택시를 사용하면 동일한 마이크로 LED 칩 상에 모두 3개의 주요 색상(RGB: 적색, 녹색, 청색)을 생성하는 것이 어렵다.
- 녹색 및 적색 마이크로 LED의 경우 효율이 낮다.
- 마이크로 스케일 LED 메사(mesa)를 형성하기 위해 항상 건식 에칭이 필요하다. LED 크기가 작아짐에 따라 LED 구조부의 측벽에 대한 플라즈마 손상은 디바이스의 방출 효율과 수명에 영향을 미친다.
- 레이저 리프트-오프는 수율이 낮고 비용이 많이 든다.
- 전사 인쇄 - 이미 존재하는 변형/휨 문제로 인해 수율이 낮다.
이러한 문제점으로 인해 종래의 LED 제조 기술은 고품질의 마이크로 LED를 생산하는 데 만족스럽지 못하다. 특히, 종래의 LED 제조 기술은 동일한 기판 상에 다수의 다른 색상의 LED를 포함하는 다색 LED 디바이스를 생산하는 데 만족스럽지 못하다.
본 출원은 LED 디바이스를 제조하는 개선된 방법 및 이 방법을 사용하여 제조된 LED 디바이스에 관한 것이다. 본 발명은 이제 참조해야 하는 독립 청구항에 한정된다. 본 발명의 바람직한 또는 유리한 특징은 종속 청구항에 제시된다.
LED 디바이스는 바람직하게는 III-V 반도체 재료, 특히 바람직하게는 III-질화물 반도체 재료로 형성된다.
"III-V" 반도체는 Ga, Al 및 In과 같은 III족 원소와, N, P, As 및 Sb와 같은 V족 원소의 2성분, 3성분 및 4성분 합금을 포함하고, 광전 공학을 포함한 여러 응용 분야에서 큰 관심을 받고 있다.
특히 흥미로운 것은 질화갈륨(GaN), 질화인듐(InN) 및 질화알루미늄(AlN)을 그 3성분 및 4성분 합금과 함께 포함하는 "III-질화물" 재료로 알려진 반도체 재료 종류이다. III-질화물 재료는 솔리드-스테이트 조명 및 전력 전자 공학 분야에서 상업적 성공을 달성했을 뿐만 아니라 양자 광원 및 광-물질 상호 작용에도 특정 이점을 나타낸다.
다양한 III-질화물 재료가 상업적으로 흥미롭지만 질화갈륨(GaN)은 가장 중요한 새로운 반도체 재료 중 하나로 널리 간주되고, 여러 응용 분야에서 특히 중요하다.
벌크 GaN에 기공을 도입하면 예를 들어 굴절률과 같은 재료 특성에 중대한 영향을 미칠 수 있는 것으로 알려져 있다. 따라서 GaN의 다공도를 변경함으로써 그 광학적 특성을 조정할 수 있는 가능성은 광전 공학 분야에서 다공성 GaN에 큰 관심이 있게 만든다.
본 발명은 GaN을 참조하여 설명될 것이지만 대안적인 III-질화물 재료에 유리하게 적용될 수 있다.
III-V 반도체 재료의 다공화와 관련된 이전 간행물은 국제 특허 출원 PCT/GB2017/052895(WO2019/063957로 공개됨) 및 PCT/GB2019/050213(WO2019/145728로 공개됨)을 포함한다.
본 발명자들은 다색 LED 디바이스 및 다색 LED 디바이스 어레이가 본 발명을 사용하여 유리하게 제공될 수 있음을 발견하였다.
LED 디바이스를 제조하는 방법
본 발명의 제1 양태에 따르면, LED 디바이스를 제조하는 방법으로서, 제1 LED 구조부 위에 제2 LED 구조부를 형성하는 단계를 포함하고, 제1 LED 구조부 또는 제2 LED 구조부 중 적어도 하나는 III-질화물 재료의 다공성 영역 위에 위치되는, LED 디바이스를 제조하는 방법이 제공된다.
제1 실시형태에서, 방법은 다공성 영역 위에 제1 LED 구조부를 형성하는 단계, 및 제1 LED 구조부 위에 제2 LED 구조부를 형성하는 단계를 포함할 수 있다.
다른 실시형태에서, 바람직하게는 본 발명은 LED 디바이스를 제조하는 방법으로서,
제1 LED 구조부 위에 III-질화물 재료의 다공성 영역을 형성하는 단계; 및
III-질화물 재료의 다공성 영역 위에 제2 LED 구조부를 형성하는 단계
를 포함하는, LED 디바이스를 제조하는 방법을 제공한다.
제2 LED 구조부 및/또는 다공성 영역은 바람직하게는 제1 LED 구조부의 제1 p-도핑된 부분 위에 형성될 수 있다.
LED 디바이스를 제조하는 방법은 바람직하게는
제1 LED 구조부의 제1 p-도핑된 부분 위에 제1 전기 절연 마스크 층을 형성하는 단계;
제1 p-도핑된 부분의 노출된 영역을 노출시키기 위해 제1 마스크 층의 일부를 제거하는 단계;
제1 p-도핑된 부분의 노출된 영역 상에 III-질화물 재료의 다공성 영역을 형성하는 단계; 및
III-질화물 재료의 다공성 영역 위에 제2 LED 구조부를 형성하는 단계
를 포함할 수 있다.
제1 LED 구조부는 바람직하게는 제1 방출 파장의 광을 방출하도록 구성되고, 제2 LED 구조부는 제1 방출 파장과는 다른 제2 방출 파장의 광을 방출하도록 구성된다.
제1 방출 파장의 광을 방출하도록 구성된 제1 LED 구조부 및 이 제1 LED 구조부 위에 제2 방출 파장의 광을 방출하도록 구성된 제2 LED 구조부를 제공함으로써, 다색 LED 디바이스가 제공된다. 제1 및 제2 LED 구조부는 서로 다른 파장에서 방출하지만 모두 동일한 반도체 구조부의 일부로 제공된다.
제1 LED 구조부와 제2 LED 구조부는 다양한 파장의 광을 방출하도록 구성될 수 있다. 예를 들어, 제1 LED 구조부는 녹색 방출 LED 구조부 또는 청색 방출 LED 구조부 또는 적색 방출 LED 구조부일 수 있다. 제2 LED 구조부는 또한 녹색 방출 LED 구조부 또는 청색 방출 LED 구조부 또는 적색 방출 LED 구조부일 수 있지만, 제1 LED 구조부와는 다른 색상으로 방출하도록 구성된다.
바람직한 실시형태에서, 제1 LED 구조부는 전기적 바이어스가 LED 구조부 양단에 인가될 때 515nm 내지 550nm, 바람직하게는 약 530nm의 제1 방출 파장의 광을 방출하도록 구성되고, 제2 LED 구조부는 570nm 내지 630nm, 바람직하게는 575nm보다 큰 파장의 제2 방출 파장의 광을 방출하도록 구성된다.
다른 바람직한 실시형태에서, 제1 LED 구조부는 전기적 바이어스가 LED 구조부 양단에 인가될 때 400nm 내지 500nm, 바람직하게는 430nm 내지 470nm의 제1 방출 파장의 광을 방출하도록 구성되고, 제2 LED 구조부는 500nm 내지 600nm, 바람직하게는 520nm 내지 540nm의 제2 방출 파장의 광을 방출하도록 구성된다.
특정 바람직한 실시형태에서, 다공성 영역은 다공성 영역이 제1 LED 구조부를 덮고 이후 제1 LED 구조부 위에서 성장하는 모든 LED 구조부가 다공성 영역 위에 형성되도록 제1 LED 구조부 위에서 연장되는 연속적인 영역일 수 있다.
LED 디바이스는 바람직하게는 반도체 재료의 편평한 층의 스택으로 형성된 층상 구조부이다. 구조부의 각 층의 두께, 조성 및 전하 캐리어 농도는 구조부의 각 층 또는 영역의 에피택셜 증착 동안 제어될 수 있다. 디바이스는 층을 순차적으로 증착시킴으로써 형성되기 때문에 후속 층은 이전 층의 상부에 증착되어 생성된 구조부에서 이전 층 위에 위치된다. 이러한 디바이스는 일반적으로 편평한 기판 상에 매우 얇은 층으로 증착되어 층의 측방향 폭이 높이보다 훨씬 크다. 층이 증착되는 순서를 제어하고 아래 층에 대해 각 층의 측방향 크기와 위치를 제어함으로써 디바이스 구성요소의 상대적인 위치를 제어할 수 있다. 달리 지시된 경우를 제외하고, 다른 층 "위에" 또는 "위쪽"에 형성되거나 위치되는 것으로 본 명세서에 기술된 층 또는 영역은 모두 반도체 구조부에서 다른 층 위에 수직으로 위치되고, 아래 구조부의 다른 층의 적어도 일부의 구역에 대응하는 구역 위에 측방향으로 연장된다.
다른 바람직한 실시형태에서, III-질화물 재료의 다공성 영역과 III-질화물 재료의 비다공성 영역은 제1 p-도핑된 부분 위에 또는 그 위쪽에 형성될 수 있다. 다공성 영역과 비다공성 영역은 바람직하게는 구조부에서 동일한 평면에 배치될 수 있고, 예를 들어, 구조부의 층은 부분적으로는 다공성 III-질화물 재료로 그리고 부분적으로는 비다공성 재료로 이루어질 수 있다. 따라서 다공성 영역은 제1 p-도핑된 부분의 일부 위에만 위치될 수 있는 반면, 비다공성 영역은 제1 p-도핑된 부분의 다른 측방향 구역 위에 놓인다. 이 실시형태에서, 제2 LED 구조부는 다공성 영역 위에 또는 그 위쪽에 위치될 수 있는 반면, 다른 LED 구조부(예를 들어, 제3 LED 구조부)는 비다공성 영역 위에 위치된다.
본 발명자들은 III-질화물 재료가 전기화학적으로 다공화되면 유리하게는 III-질화물 격자의 변형이 감소되고 전체 웨이퍼 휨 또는 곡률이 감소된다는 것을 깨달았다. 이론에 얽매이기를 원함이 없이, III-질화물 재료의 다공성 영역을 다공화하는 공정은 또한 이 층이 제1 III-질화물 재료 층의 상부에 성장하는 동안 형성된 스레딩 전위(threading dislocation)와 같은 구조적 결함을 에칭으로 제거하는 것으로 생각된다.
다공화 동안 다공성 영역의 반도체 재료로부터 전위를 제거하면 특히 다공성 영역의 격자 치수가 아래에 있는 재료의 격자 치수와 일치하지 않는 경우에 발생하는 다공성 영역의 변형을 크게 감소시킬 수 있다. 따라서, III-질화물 재료의 층이 다공성 영역 위에 증착될 때 반도체 구조부의 에피택셜 성장 동안, 다공성 재료는 위에 놓인 비다공성 층의 격자와 일치하는 데 보다 유연하다. 이것은 다공성 영역 위의 층이 다공성 영역이 없는 경우에서보다 훨씬 더 낮은 변형을 경험하게 한다.
조성 끌어당김 효과(composition pulling effect): 가와구치(Kawaguchi) 등은 인듐 분율이 초기 성장 단계 동안 더 작지만 성장 두께가 증가함에 따라 증가하는 이른바 InGaN 조성 끌어당김 효과를 보고했다. 이러한 관찰은 아래에 있는 층인 GaN 또는 AlGaN과 제1 정도 독립적이었다. 저자는 이 효과가 경계면에서 격자 불일치에 의해 야기된 변형에 의해 발생한다고 제안했다. 저자는 InGaN과 하부 에피택셜 층 사이의 더 큰 격자 불일치가 In 함량의 더 큰 변화를 수반한다는 것을 발견했다.
이나토미(Inatomi) 등에 의한 논문(Theoretical study of the composition pulling effect in InGaN metalorganic vapor-phase epitaxy growth, Japanese Journal of Applied Physics, Volume 56, Number 7)에서 압축 변형이 InN의 혼입을 억제하는 것으로 밝혀졌다. 한편, 인장 변형은 완화된 벌크 성장 사례에 비해 InN의 혼입을 촉진한다.
본 발명자들은 반도체 구조부에서 다공성 영역의 사용이 반도체 구조부의 층의 변형을 감소시키는 "변형 완화"를 유도하고 이것이 조성 끌어당김 효과와 관련하여 개선을 유도할 수 있음을 발견하였다. 다공화는 III-질화물층의 변형을 줄이고 반도체 구조부가 덜 변형되도록 하여 In을 더 많이 혼입할 수 있는 조건을 제공한다. 따라서 본 발명은 다공성 영역 위에 성장된 임의의 LED 구조부의 층으로 더 높은 인듐 혼입을 도울 수 있어서 더 긴 파장을 방출하는 데 매우 바람직하다.
따라서 LED에 III-질화물 재료의 다공성 영역을 제공함으로써, LED 구조부 중 하나 이상이 다공성 영역 없이 가능한 것보다 더 낮은 변형으로 다공성 영역 위에 성장될 수 있다. 따라서 층상 반도체 구조부에서 이러한 감소된 수준의 변형은 다공성 층 위의 LED 구조부의 발광층(들)으로 더 높은 인듐 혼입을 도울 수 있어서 고품질의 InGaN 발광층이 높은 인듐 함량으로 성장될 수 있다. 이를 통해 LED 양단에 전기적 바이어스가 인가될 때 LED가 600nm 내지 750nm의 피크 파장의 광을 방출하도록 충분한 인듐이 발광 질화인듐갈륨 층에 혼입될 수 있다.
600nm 내지 750nm의 광을 방출하는 적색 LED에 대한 엄청난 수요가 있고, 충분한 인듐을 발광층(들)에 혼입하는 기술적 어려움은 적색 InGaN LED를 달성하기 어렵다는 것을 의미했다. 그러나, 녹색(500nm 내지 550nm) 및 황색(550nm 내지 600nm) LED와 같은 더 짧은 파장 LED는 적색 발광에 필요한 것보다 낮은 비율의 인듐을 포함하는 InGaN 발광 영역을 사용하여 만들어질 수 있기 때문에 제조하는 것이 훨씬 쉽다.
본 발명자들은 III-질화물 재료의 다공성 영역 위에 LED 구조부를 성장시키면 비다공성 기판 상에 성장된 동일한 LED 구조부에 비해 더 긴 파장 쪽으로 방출 파장이 상당히 편이된다는 것을 발견했다.
도면에 도시된 바와 같이 본 발명자들은 비다공성 GaN 웨이퍼 상에 종래의 녹색/황색(500nm 내지 550nm, 또는 550nm 내지 600nm의 방출) InGaN LED 구조부를 성장시키고, LED가 예상대로 녹색/황색 광을 방출함을 입증함으로써 이를 증명했다. 그런 다음 동일한 "녹색/황색" InGaN LED 구조부가 다공성 영역을 포함하는 템플릿 상에서 성장되었고, 전기적 바이어스가 LED 양단에 인가되었을 때 LED는 600nm 내지 750nm의 적색 범위에서 광을 방출했다.
바람직한 실시형태에서, 본 발명은 다공성 영역 위 연결층 상에 형성된 제2 LED 구조부 녹색/황색(500nm 내지 550nm, 또는 550nm 내지 600nm의 방출) InGaN LED 구조부, 및 제1 LED 구조부 위 비다공성 영역 위에 형성된 제3 LED 구조부 녹색/황색(500nm 내지 550nm, 또는 550nm 내지 600nm의 방출) InGaN LED 구조부를 포함할 수 있다. 제2 LED 구조부와 제3 LED 구조부는 동일한 구조와 조성을 가질 수 있다. 그럼에도 불구하고, 다공성 영역 위의 제2 LED 구조부의 위치는 제3 LED 구조부와는 다른 파장의 광을 방출하도록 제2 LED 구조부의 발광 파장을 편이시킬 것이다. 제3 LED 구조부는 예상대로 녹색/황색 파장의 광을 방출(500nm 내지 550nm 또는 550nm 내지 600nm의 방출)할 수 있는 반면, 제2 LED 구조부는 600nm 내지 650nm의 더 긴 파장의 광을 방출한다. 따라서 동일한 종래의 LED 구조부를 두 번(비다공성 영역 위에 한번 그리고 다공성 영역 위에 한번) 형성함으로써 다수의 색상 방출을 간단하게 달성할 수 있다.
특히 바람직하게는, 전술한 제2 및 제3 LED 구조부는 전기적 바이어스가 제1 LED 구조부 양단에 인가될 때 청색 광을 방출하도록 구성된 청색 LED 구조부인 제1 LED 구조부 위에 위치될 수 있다.
제1 LED 구조부는 바람직하게는
제1 n-도핑된 부분;
제1 p-도핑된 부분; 및
제1 n-도핑된 부분과 제1 p-도핑된 부분 사이에 위치되는 제1 발광 영역
을 포함한다. p-도핑된 부분은 p-도핑된 층일 수 있다. 제1 양태의 방법은 바람직하게는 제1 LED 구조부를 형성하는 제1 단계를 포함할 수 있다.
제1 전기 절연 (유전체) 마스크 층을 형성한 다음 마스크의 일부를 제거하여 p-도핑된 연결층의 노출된 영역을 노출시키면 LED 구조부가 형성될 수 있는 템플릿 또는 "풋프린트"가 생성된다. 노출된 영역의 크기와 형상은 제거되는 마스크 부분의 크기와 형상을 제어함으로써 제어될 수 있다. 그러면 반도체 재료의 후속 층이 노출된 영역 상에 증착되어 각각 제2 LED 구조부를 형성할 수 있다. 노출된 영역의 크기와 형상을 제어함으로써, 이후에 형성되는 LED 구조부의 측방향 크기(길이와 폭)와 형상을 제어할 수 있다. 이 크기 제어는 측방향 치수가 매우 작은 마이크로 LED 구조부를 성장시키는 데 특히 유리하다.
종래 기술에서, 대규모 LED 구조부는 성장된 다음 채널을 에칭하여 마이크로 규모 플랫폼 또는 원하는 측방향 크기의 "메사"로 구조부를 절단함으로써 마이크로 LED로 분할된다. 이러한 종래 기술로 제조된 마이크로 LED에서, LED 구조부의 측벽에 대한 에칭 손상은 마이크로 LED에 의해 형성된 작은 픽셀에 상당한 영향을 미칠 수 있다. 이것은 마이크로 LED의 신뢰성과 밝기를 해칠 수 있다.
본 발명의 방법은 유리하게는 제2 LED 구조부가 마이크로 LED를 형성하기 위해 선택적으로 올바른 크기와 형상으로 미리 정해진 노출된 영역에 형성된다는 것을 의미할 수 있다. 본 발명에서 노출된 영역은 각각의 LED 구조부의 풋프린트를 제어하므로, 제2 LED 구조부는 처음부터 적절한 크기로 유리하게 형성될 수 있으므로 측방향 크기를 줄이기 위해 본 발명의 LED 구조부를 에칭할 필요가 없다. 따라서 생성된 LED 디바이스는 종래 기술의 방법에서 발생하는 건식 에칭 손상을 피할 수 있다.
LED 구조부의 활성 층에 대한 건식 에칭 손상을 피하는 것은 종래 기술을 사용하여 제조된 마이크로 LED에 비해 상당한 이점을 가져오므로, 본 발명의 방법을 사용하여 제조된 LED 디바이스는 유리하게 보다 신뢰성 있고 보다 밝다.
제1 LED 구조부와 제2 LED 구조부를 형성하는 단계는 이 기술 분야에서 종래의 방법에 따라 LED 구조부를 성장시키는 단계를 포함할 수 있다. 즉, LED 구조부는 알려진 반도체 증착 기술을 사용하여 성장될 수 있고 다양한 종래의 LED 에피택셜 층을 가질 수 있다. 예시적인 LED 구조부가 본 명세서에서 예로서 설명될 것이지만, 매우 다양한 LED 구조부(층 두께, 재료 및 도핑 수준의 다양한 조합 포함)가 이 기술 분야에 알려져 있고 당업자라면 본 발명과 함께 사용될 수 있는 있음을 이해할 수 있을 것이다.
제2 LED 구조부를 형성하는 단계는,
제2 n-도핑된 부분;
제2 p-도핑된 부분; 및
제2 n-도핑된 부분과 제2 p-도핑된 부분 사이에 위치되는 제2 발광 영역
을 형성하는 단계를 포함할 수 있다.
제2 LED 구조부를 형성하는 단계는 다공성 영역 상에 또는 위에 제2 LED 구조부를 형성하는 단계를 포함할 수 있다. 다공성 영역과 제2 LED 구조부 사이에 III-질화물 재료의 추가 층이 위치될 수 있다.
특정 바람직한 실시형태에서, 복수의 제2 LED 구조부가 다공성 영역 상에 또는 위에 형성될 수 있다.
III-질화물 재료의 다공성 영역을 형성하는 단계는 n-도핑된 III-질화물 재료의 영역을 증착하는 단계, 및 III-질화물 재료의 영역을 전기화학적으로 다공화하여 III-질화물 재료의 다공성 영역을 형성하는 단계를 포함할 수 있다. 이는 국제 특허 출원 PCT/GB2017/052895(WO2019/063957로 공개됨) 및 PCT/GB2019/050213(WO2019/145728로 공개됨)에 제시된 웨이퍼 스케일 다공화 공정을 사용하여 달성될 수 있다. 이 단계는 과성장된 LED 구조부가 또한 전기화학적으로 다공화되지 않도록 다공성 영역 위에 LED 구조부를 형성하기 전에 수행되어야 한다.
방법은 바람직하게는 III-질화물 재료의 비다공성 층이 비다공성 중간층을 형성하도록 III-질화물 재료의 비다공성 층을 통해 전기화학적 다공화를 수행하는 것에 의해 III-질화물 재료의 다공성 영역을 형성하는 단계를 포함할 수 있다. 비다공성 중간층은 유리하게는 LED 구조부의 과성장을 위한 매끄러운 표면을 제공할 수 있고, 이후 중간층은 다공성 영역과 과성장된 LED 구조부의 n-도핑된 부분 사이에 위치된다.
다공성 영역은 III-질화물 재료의 하나 이상의 층 또는 영역을 다공화함으로써 형성될 수 있다. III-질화물 재료를 다공화하기 위해 다공화될 재료는 n-형으로 도핑되어야 하고, 1×1017 내지 1×1020의 범위의 도핑 농도를 가져야 한다.
다공성 영역은 다공성 층일 수 있고, 방법은 III-질화물 재료의 다공성 층 위에 LED 구조부를 형성하는 단계를 포함할 수 있다. 바람직하게는 다공성 영역은 균일하게 다공성인 다공성 층, 예를 들어, 다공성 III-질화물 재료의 연속 층으로 형성된 다공성 층일 수 있다.
다공성 영역은 복수의 다공성 층 및 선택적으로 복수의 비다공성 층을 포함할 수 있다. 본 발명의 바람직한 실시형태에서, 다공성 영역은 교번하는 다공성 층과 비다공성 층의 스택이고, 여기서 스택의 상부 표면은 다공성 영역의 상부를 형성하고, 스택의 하부 표면은 다공성 영역의 하부를 형성한다. III-질화물 재료의 n-도핑된 연결층은 III-질화물 재료의 다공성 층의 스택을 포함하는 다공성 영역 위에 형성될 수 있다.
대안적으로 다공성 영역은, 하나 이상의 다공성 영역을 포함하고, 예를 들어, III-질화물 재료의 그렇지 않은 경우 비다공성인 층에 하나 이상의 다공성 영역을 포함하는 III-질화물 재료의 층일 수 있다.
바람직하게는 도핑되지 않은 III-질화물 재료의 중간층이 다공화되기 전에 도핑된 재료 위에 증착된다. 중간층은 바람직하게는 1nm 내지 3000nm, 바람직하게는 5nm 내지 2000nm, 또는 1000nm 내지 1500nm의 두께를 갖는다.
당업계에 알려진 바와 같이, 전기화학적 다공화는 III-질화물 재료의 n-형 도핑된 영역으로부터 재료를 제거하고 반도체 재료에 빈 기공을 생성한다.
바람직한 실시형태에서, 다공화 이전에 도핑된 영역은 고농도로 도핑된 층/저농도로 도핑된 층의 순서로 있는 층이 교번하는 스택으로 이루어진다. 스택은 고농도/저농도로 도핑된 층 쌍으로 이루어질 수 있고, 바람직하게는 스택은 2쌍 내지 50쌍의 층을 포함한다. 각각의 고농도로 도핑된 층의 두께는 2nm 내지 200nm, 또는 10nm 내지 150nm, 또는 50nm 내지 100nm에서 변할 수 있다. 저농도로 도핑된 층은 2nm 내지 180nm, 또는 10nm 내지 150nm, 또는 50nm 내지 100nm의 두께를 가질 수 있다.
다공성 층의 스택은 바람직하게는 교번하는 다공성 층과 비다공성 층의 스택일 수 있다. 바람직하게 스택은 서로 상하로 적층된 2쌍 내지 50쌍의 다공성 층과 비다공성 층을 포함한다. 다공성 층은 바람직하게는 2nm 내지 200nm, 또는 10nm 내지 150nm, 또는 50nm 내지 100nm의 두께를 가질 수 있다. 비다공성 층은 바람직하게는 2nm 내지 180nm, 또는 10nm 내지 150nm, 또는 50nm 내지 100nm의 두께를 가질 수 있다.
바람직한 실시형태에서, III-질화물 재료의 n-도핑된 연결층은 III-질화물 재료의 다수의 다공성 층의 스택 위에 형성된다. 따라서, III-질화물 재료의 단일 다공성 층이 아니라, 다공성 영역은 적어도 일부 층이 다공성인 III-질화물 재료 층의 스택일 수 있다.
다공성 영역 또는 이 다공성 영역의 각각의 다공성 층은 1% 내지 99%의 다공도를 가질 수 있다. 바람직하게는 다공성 영역 또는 스택의 각각의 다공성 층은 10% 내지 90%의 다공도 또는 10% 내지 70%의 다공도를 갖는다.
바람직한 실시형태에서, 제2 LED 구조부는 바람직하게는 비다공성 중간층 상에 제2 LED 구조부를 증착함으로써 다공성 영역 위에 성장된다.
제1 LED 구조부는 기판 상에 또는 위에 형성될 수 있다. 기판은 실리콘, 사파이어, SiC, β-Ga2O3일 수 있다. 기판의 결정 배향은 극성, 반극성 또는 비극성 배향일 수 있다. 기판 두께는 일반적으로 100㎛ 내지 1500㎛에서 변할 수 있다.
제1 LED 구조부는 바람직하게는 기판 상의 III-질화물 재료의 하나 이상의 템플릿 층 위에 형성된다. III-질화물 재료의 템플릿 층(들)은 비다공성일 수 있고 또는 특정 실시형태에서 템플릿 층은 III-질화물 재료의 다공성 층일 수 있다.
바람직한 실시형태에서, 템플릿 층은 템플릿 층 또는 영역이 성장되는 기판의 것과 동등한 측방향 치수(폭 또는 길이)를 가질 수 있다. 예를 들어, 종래의 기판 웨이퍼 크기는 1cm2, 또는 2인치, 4인치, 6인치, 8인치, 12인치 또는 16인치 직경과 같은 다양한 크기를 가질 수 있다.
템플릿 층은 기판 상에 성장된 도핑되지 않은 또는 n-도핑된 III-질화물 반도체 재료의 층 또는 층 스택을 포함할 수 있다. 템플릿 층은 Al, Ga, In(4성분 층 중 3성분)의 원소 중 하나 또는 조합을 포함할 수 있다. 템플릿 층(들)의 두께는 바람직하게는 10nm 내지 4000nm이다. 템플릿 층은 1×1017 cm-3 내지 5×1020 cm-3의 도핑 농도를 가질 수 있다.
바람직한 실시형태에서, 제1 마스크 층은 다공성 영역이 형성되기 전에 제1 p-도핑된 부분 위에 증착될 수 있다. 제1 마스크 층은 제1 패시베이션 층으로 불릴 수 있다. 제1 마스크 층은 바람직하게는 제1 LED 구조부의 p-도핑된 부분(p-도핑된 층일 수 있음) 위에 유전체 재료의 층을 증착함으로써 형성된다. 바람직하게는, 제1 마스크 층은 제1 p-도핑된 부분이 유전체 재료로 완전히 덮이도록 제1 p-도핑된 영역의 전체 표면 위에 증착된다. 마스크 층은 SiO2, SiN, SiON, AlOx 또는 임의의 다른 적절한 유전체 재료로 형성될 수 있다.
제1 마스크 층은 20nm 내지 1000nm, 바람직하게는 100nm 내지 800nm, 특히 바람직하게는 200nm 내지 600nm의 두께를 가질 수 있다.
제1 마스크 층은 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링, 원자 층 증착(ALD), 증발 또는 인-시츄(in-situ) 금속 유기 화학 기상 증착(MOCVD)과 같은 종래의 증착 기술에 의해 증착될 수 있다.
표준 리소그래피 기술을 사용하여 제1 마스크 층의 일부를 제거하고 아래의 제1 p-도핑된 부분의 제1 영역을 노출시키는 하나 이상의 개구부를 비전도성 마스크 층에 생성할 수 있다. 제1 마스크 층의 일부를 제거하는 단계는 포토리소그래피, 습식 에칭 또는 건식 에칭, 예를 들어, 유도 결합 건식 에칭(ICP-RIE)을 포함할 수 있다.
측방향 크기(마스크 층을 통한 개구부의 길이와 폭)와 노출된 영역(들)의 형상은 노출된 영역에서 성장될 제2 LED 구조부의 측방향 크기와 형상을 제어한다.
제1 p-도핑된 부분의 노출된 영역(들)은 임의의 원하는 형상으로 형성될 수 있고, 제1 마스크 층의 부분을 패터닝하고 리소그래피적으로 제거함으로써 제어될 수 있다. 예를 들어, 노출된 영역은 원형, 정사각형, 직사각형, 육각형 또는 삼각형 형상일 수 있다.
노출된 영역의 크기는 0.2㎛ 내지 100㎛, 바람직하게는 1㎛ 내지 30㎛, 특히 바람직하게는 2㎛ 내지 10㎛일 수 있다.
바람직한 실시형태에서, 방법은 제1 p-도핑된 부분의 복수의 노출된 영역을 노출시키기 위해 제1 마스크 층의 복수의 부분을 제거하는 단계, 및 그런 다음 각각의 노출된 영역 상에 하나씩 복수의 다공성 영역과 제2 LED 구조부를 형성하는 단계를 포함한다.
특히 바람직하게는 노출된 영역의 크기는 마이크로 LED의 크기일 수 있다. 예를 들어, 노출된 영역(들)은 0.05㎛ 내지 100㎛, 바람직하게는 0.05㎛ 내지 30㎛, 특히 바람직하게는 10㎛ 미만, 예를 들어, 0.1㎛ 내지 10㎛ 또는 0.5㎛ 내지 10㎛의 폭 및/또는 길이(또는 노출된 영역이 원형인 경우 직경)를 가질 수 있다. 바람직한 실시형태에서 노출된 영역은 50㎛ 미만, 또는 40㎛ 미만, 또는 30㎛, 또는 20㎛ 또는 10㎛의 길이, 폭 또는 직경을 가질 수 있다. 특히 바람직하게는 노출된 영역은 노출된 영역에서 성장된 LED 구조부가 10㎛ 미만의 크기인 마이크로 LED 픽셀을 형성하도록 10㎛ 미만의 폭 또는 직경을 가질 수 있다.
제1 p-도핑된 부분의 제1 노출된 영역이 유전체 마스크 층에 형성되면, 다공성 영역은 노출된 영역에 형성될 수 있고, 그런 다음 제2 LED 구조부는 다공성 영역 상에서 성장될 수 있다.
제2 n-도핑된 부분, 제2 발광 영역 및 제2 p-도핑된 부분을 포함하는 제2 LED 구조부와 다공성 영역의 측방향 치수는 제2 LED 구조부가 노출된 영역에서 성장하고 측방향 크기를 물려받기 때문에 바람직하게는 노출된 영역의 치수와 동일하다. 이는 LED 구조부의 측방향 치수를 줄이기 위한 에칭 단계를 요구함이 없이 제2 LED를 적절한 크기로 성장시킬 수 있음을 의미한다.
제2 LED 구조부가 형성되면, 제1 LED 구조부와 제2 LED 구조부 모두 위에 제2 전기 절연 마스크 층이 형성될 수 있다. 제2 전기 절연 마스크 층은 제2 패시베이션 층으로 불릴 수 있다. 제2 마스크 층은 SiO2, SiN, SiON, 산화알루미늄, 산화탄탈륨, 산화하프늄 또는 이들의 조합 중 하나로 형성될 수 있다. 제2 마스크 층은 PECVD, 스퍼터링, ALD, 증착, 인-시츄 MOCVD, 또는 임의의 다른 종래의 기술에 의해 증착될 수 있다.
제2 마스크 층은 연결층뿐만 아니라 제1 LED 구조부의 표면 및 측벽을 덮는다.
제2 마스크 층의 두께는 20nm 내지 2000nm일 수 있다. 제2 마스크 층은 20nm 내지 1800nm, 바람직하게는 200nm 내지 1500nm, 특히 바람직하게는 500nm 내지 1000nm의 두께를 가질 수 있다.
제1 마스크 층은 제2 마스크 층의 증착 전에 제거될 수 있다. 제1 마스크 층은 완충 산화물 에칭 화학물질을 사용하는 습식 에칭을 통해 제거될 수 있다.
제1 LED 구조부와 제2 LED 구조부가 제2 마스크 층으로 덮이면, 방법은 반도체 구조부의 일부를 제거하는 단계 및 각각의 반도체 구조부와 전기적 연결을 형성하는 단계를 포함할 수 있다.
방법은 제1 LED 구조부의 제1 p-도핑된 부분 및 제2 LED 구조부의 제2 p-도핑된 부분을 노출시키는 단계, 및 p-도핑된 부분의 노출된 영역에 전기적 접점을 형성하는 단계를 포함할 수 있다. p-도핑된 부분은 예를 들어 포토리소그래피, 습식 에칭 또는 건식 에칭, 예를 들어, 유도 결합 건식 에칭(ICP-RIE)에 의해 제2 마스크 층에 개구부를 생성함으로써 노출될 수 있다.
방법은 제1 LED 구조부의 제1 n-도핑된 부분 및 제2 LED 구조부의 제2 n-도핑된 부분을 노출시키는 단계, 및 n-도핑된 부분의 노출된 영역에 전기적 접점을 형성하는 단계를 포함할 수 있다. n-도핑된 부분은 제2 마스크 층에 개구부를 생성함으로써 노출될 수 있고, 선택적으로 제1 및/또는 제2 LED 구조부의 상부 층을 통해, 예를 들어, 포토리소그래피에 이어서 유도 결합 건식 에칭(ICP-RIE)과 같은 건식 에칭 공정, 반응성 이온 에칭 공정만 또는 중성 빔 에칭 공정에 의해 노출될 수 있다.
방법은 제1 LED 구조부를 복수의 메사로 에칭하는 단계를 포함할 수 있다. 제1 LED 구조부를 에칭하는 단계는 전기적 n-접점이 형성될 수 있도록 제1 LED 구조부의 제1 n-도핑된 부분에 대한 액세스를 생성할 수 있다.
다양한 제1 및 제2 LED 구조부가 본 발명의 이점을 얻으면서 사용될 수 있다. 이러한 모든 LED 구조부는 일반적으로 n-도핑된 부분, 발광 영역 및 p-도핑된 부분, 및 선택적으로 LED 에피택시에서 일반적인 반도체 재료의 추가 층을 포함한다.
본 발명에서 제1 또는 제2 LED 구조부로 사용하기에 적합한 예시적인 LED 구조부는 아래에서 설명된다. 이하의 설명은 제1 LED 구조부와 제2 LED 구조부 모두에 적용 가능하다.
바람직한 실시형태에서, 각각의 LED 구조부의 n-도핑된 부분은 n-도핑된 부분이 n-도핑된 연결층과 직접 접촉하도록 연결층의 노출된 영역 상에서 성장된다.
n-도핑된 부분은 III-질화물 재료의 n-도핑된 층을 포함할 수 있다. n-도핑된 층은 인듐을 함유하는 III-질화물층, 또는 인듐을 함유하거나 함유하지 않는 얇은 III-질화물층의 스택, 또는 층 또는 스택에 걸쳐 인듐의 원자 백분율이 변하는 III-질화물층의 벌크 층 또는 스택을 포함할 수 있다. 예를 들어, n-도핑된 영역은 n-GaN의 층, 또는 n-InGaN의 층일 수 있고, 또는 대안적으로 n-도핑된 영역은 교번하는 n-GaN/n-InGaN층의 스택, 또는 교번하는 층에서 다른 양의 인듐을 갖는 교번하는 n-InGaN/n-InGaN층의 스택일 수 있다.
n-도핑된 부분의 인듐 원자 백분율은 0.5% 내지 25%에서 변할 수 있다. n-도핑된 부분의 총 두께는 2nm 내지 200nm, 예를 들어, 10nm 내지 150nm, 또는 20nm 내지 100nm에서 변할 수 있다. n-도핑된 부분이 층의 스택을 포함하는 경우, 스택의 각 개별 층의 두께는 바람직하게는 1nm 내지 40nm, 또는 5nm 내지 30nm에서 변할 수 있다.
n-도핑된 부분은 1×1017 cm-3 내지 5×1020 cm-3의 n-형 도핑 농도를 가질 수 있다.
노출된 영역에 LED 구조부의 n-형 부분의 성장 후에, LED의 발광 영역은 n-형 부분 상에서 과성장된다.
제1 및/또는 제2 LED 구조부의 발광 영역은 하나 이상의 III-질화물 발광층, 바람직하게는 질화인듐갈륨(InGaN) 발광층을 포함할 수 있다. 발광층 또는 각각의 발광층은 바람직하게는 양자 우물, 또는 양자점, 조각난 또는 불연속 양자 우물과 같은 양자 구조를 포함하는 나노구조화된 층을 포함한다.
양자 우물과 장벽은 알려진 기술에 따라 바람직하게는 600℃ 내지 800℃의 온도 범위에서 성장된다.
발광층 또는 각각의 발광층은 바람직하게는 10% 내지 40%의 원자 인듐 함량을 갖는 III-질화물 재료를 포함한다. 발광층의 인듐 함량은 제1 및 제2 LED 구조부에 요구되는 방출 파장에 따라 다른 수준에서 선택될 수 있다. 바람직한 실시형태에서 발광층은 12% 내지 18%, 바람직하게는 13% 초과의 인듐 함량, 또는 20% 내지 30%, 바람직하게는 22% 초과의 인듐 함량, 또는 30% 내지 40%, 바람직하게는 33% 초과의 인듐 함량을 가질 수 있다.
제1 LED 구조부의 제1 발광 영역은 바람직하게는 제2 LED 구조부의 제2 발광 영역과는 다른 원자 인듐 함량을 포함하고, 그 결과 제1 및 제2 LED 구조부는 서로 다른 파장의 광을 방출한다.
하나의 바람직한 실시형태에서, 제1 LED 구조부의 하나 이상의 발광층은 InxGa1-xN 조성을 가질 수 있고, 여기서 0.10≤x≤0.30, 바람직하게는 0.18≤x≤0.30, 특히 바람직하게는 0.20≤x≤0.30이다.
바람직한 실시형태에서, 제1 LED 구조부의 목표 전계발광(electroluminescence: EL) 방출 파장은 515nm 내지 550nm, 바람직하게는 530nm일 수 있다.
일부 바람직한 실시형태에서, 제1 LED 구조부와 제2 LED 구조부는 제1 방출 파장이 제2 방출 파장보다 짧도록 선택된다.
바람직한 실시형태에서, 제2 LED 구조부의 하나 이상의 발광층은 InyGa1 - yN 조성을 가질 수 있고, 여기서 0.20≤y≤0.40, 바람직하게는 0.26≤y≤0.40, 특히 바람직하게는 0.30≤y≤0.40이다.
일부 바람직한 실시형태에서, 제2 LED 구조부의 목표 EL 방출 파장은 570nm 내지 630nm, 바람직하게는 575nm 초과일 수 있다.
다른 바람직한 실시형태에서, 제1 LED 구조부의 하나 이상의 발광층은 InxGa1-xN 조성을 가질 수 있고, 여기서 0.10≤x≤0.30, 바람직하게는 0.12≤x≤0.25, 특히 바람직하게는 0.15≤x≤0.20이다. 특히 바람직한 실시형태에서, 제1 LED 구조부는 전기적 바이어스 하에서 415nm 내지 500nm, 전기적 바이어스 하에서 바람직하게는 430nm 내지 470nm의 피크 파장의 광을 방출하도록 구성될 수 있다.
바람직한 실시형태에서, 각각의 발광 영역은 하나 이상의 InGaN 양자 우물, 바람직하게는 1개 내지 7개의 양자 우물을 포함한다. 각각의 양자 우물 층의 두께는 1.5nm 내지 8nm에서 변할 수 있다.
양자 우물은 얇은 (0.5nm 내지 3nm) III-질화물층으로 캡핑될(capped) 수도 있고 캡핑되지 않을 수도 있다.
III-질화물 장벽층은 Al, Ga, In(3성분 또는 4성분 층)의 원소 중 하나 또는 조합을 함유할 수 있다.
LED 구조부는 양자 우물과 p-도핑된 부분 사이에 III-질화물 재료의 캡 층을 포함할 수 있고, 바람직하게는 캡 층은 도핑되지 않고 5nm 내지 30nm의 두께를 갖는다.
제1 및 제2 LED 구조부의 p-도핑된 부분은 발광 영역 위에서 과성장되고, p-도핑된 III-질화물층 및 이 p-도핑된 III-질화물층과 발광 영역 사이에 위치된 p-도핑된 질화알루미늄갈륨 층을 포함한다. p-도핑된 질화알루미늄갈륨 층은 캡 층과 p-형 층 사이의 전자 차단 층(EBL)이며, 여기서 전자 차단 층은 5 at% 내지 25 at%의 알루미늄을 함유하고, 바람직하게는 전자 차단 층은 10nm 내지 100nm 또는 20nm 내지 50nm의 두께를 갖는다.
p-도핑된 III-질화물층은 바람직하게는 5×1018 cm-3 내지 8×1020 cm-3의 p-형 도핑 농도를 갖는다. p-도핑된 III-질화물층은 In 및 Ga를 함유할 수 있고, 20nm 내지 200nm 두께일 수 있고, 바람직하게는 50nm 내지 100nm 두께일 수 있다. 도핑 농도는 이 층에 걸쳐 변할 수 있고, 층의 마지막 10nm 내지 30nm에서 도핑 수준의 스파이크를 가질 수 있다. Mg 수용체의 활성화를 위해 구조부는 MOCVD 반응기 내부 또는 어닐링 오븐에서 어닐링될 수 있다. 어닐링 온도는 N2 또는 N2/O2 분위기에서 700℃ 내지 850℃ 범위일 수 있다.
EBL과 p-도핑된 층 모두는 p-형으로 도핑되기 때문에, 이들 층은 p-도핑된 부분으로 지칭될 수 있다.
방법은 제2 LED 구조부가 형성된 후, 제1 LED 구조부의 영역을 노출시키기 위해 제2 마스크의 일부를 제거하는 단계; 및 제1 LED 구조부의 노출된 영역에 전기적 접점을 형성하는 단계, 바람직하게는 제1 LED 구조부의 p-도핑된 부분과 전기적 연결을 형성하는 단계를 추가로 포함한다. 전기적 연결은 또한 제2 LED 구조부의 p-도핑된 부분과 함께 형성될 수 있다.
제1 및 제2 마스크 층의 일부는 습식 에칭, 건식 에칭 또는 이들의 조합에 의해 제거될 수 있다. 습식 에칭의 경우 완충 산화물 에칭, 희석된 불산, 인산 또는 이들의 혼합물을 사용할 수 있다.
p-도핑된 부분과 전기적 연결을 형성하는 단계는 제1 및 제2 LED 구조부의 p-형 영역 상에 투명 전도성 산화물(예를 들어, ITO, ZnO 또는 다른 적합한 산화물) 또는 금속 층을 증착하는 단계를 포함할 수 있다. 덮는 것은 단일 단계 또는 다수의 단계로 수행될 수 있다. 금속은 p-형 영역을 완전히 또는 부분적으로 덮을 수 있다. 금속은 Ti, Pt, Pd, Rh, Ni, Au, Ag 등을 포함할 수 있다. 전체 금속 스택의 두께는 200nm 내지 2000nm 또는 500nm 내지 1000nm일 수 있다.
구조화는 레지스트 코팅, 포토리소그래피 및 리프트-오프를 포함하는 표준 반도체 처리 방법을 사용하여 수행될 수 있다. 이는 전도성 금속 층이 p-도핑된 영역의 상부 표면을 완전히 또는 단지 부분적으로 덮도록 건식 또는 습식 구조화와 결합될 수 있다.
n-형 도핑된 부분과 전기적 연결을 형성하는 단계는 바람직하게는 제2 마스크 층에 생성된 개구부에 금속을 증착함으로써 n-형 연결층의 노출된 영역 상에 금속 접점을 증착하는 단계를 포함할 수 있다. 덮는 것은 단일 단계 또는 다수의 단계로 수행될 수 있다. 금속은 Ti, Pt, Pd, Rh, Ni, Au, Ag 등을 포함할 수 있다. 금속 스택 접점의 두께는 예를 들어 200nm 내지 2000nm 또는 500nm 내지 1000nm일 수 있다.
제3 LED 구조부
특히 바람직한 실시형태에서, 방법은 제1 LED 구조부 위에 제3 LED 구조부를 형성하는 단계를 포함하고, 제3 LED 구조부는 전기적 바이어스 하에서 바람직하게는 제1 및 제2 방출 파장과는 다른 제3 방출 파장의 광을 방출하도록 구성된다. 제3 LED 구조부는 제1 LED 구조부의 제1 p-도핑된 부분 위에 형성될 수 있다.
특히 바람직하게는, 제1 LED는 전기적 바이어스 하에서 400nm 내지 500nm, 바람직하게는 430nm 내지 470nm의 방출 파장의 광을 방출하는 청색 LED 구조부일 수 있다.
제2 LED 구조부는 전기적 바이어스 하에서 바람직하게는 500nm 내지 600nm, 바람직하게는 520nm 내지 540nm의 방출 파장의 광을 방출하도록 구성된 녹색 LED 구조부일 수 있다. 그러나, 제2 LED가 다공성 영역 위에 성장된다는 사실로 인해 제2 LED의 실제 방출 파장은 일반적인 경우보다 더 긴 파장으로 편이될 것이다.
방법은 제2 LED 구조부를 형성하기 전에, 제1 LED 구조부의 제1 p-도핑된 부분 위에 III-질화물 재료의 비다공성 영역을 형성하는 단계를 포함할 수 있으며, 비다공성 영역은 다공성 영역과 동일한 평면에 배열된다.
제3 LED 구조부는 바람직하게는 비다공성 영역 위에 형성될 수 있다. 따라서, 제3 LED 구조부가 제2 LED 구조부와 동일한 구조와 조성을 가지더라도, 다공성 영역이 제2 LED 구조부에서만 유도하는 파장 편이로 인해 2개는 다른 파장에서 발광할 것이다.
바람직한 실시형태에서, 제2 LED 구조부는 다공성 영역과 비다공성 영역 모두 위에 형성될 수 있다. 그런 다음 방법은 제2 LED 구조부를 제1 LED 구조부 위에 위치된 2개의 이산 LED 구조부 또는 "메사"로 분할하는 단계를 포함할 수 있다. 이러한 분할 단계는 반도체 구조부를 통해 채널을 에칭하기 위한 종래의 공정에 의해 수행될 수 있다. 제2 LED 구조부는 다공성 영역 위에 위치되는 제2 LED 구조부와, 비다공성 영역 위에 위치되는 제3 LED 구조부로 분할될 수 있다.
따라서 본 발명의 방법은 다공성 영역이 아닌 제1 LED 구조부 위에 제3 LED 구조부를 형성함으로써 3개의 서로 다른 방출 파장을 갖는 LED 디바이스를 제공하는 데 유리하게 사용될 수 있다.
또 다른 가능한 실시형태에서, 다공성 영역 위에 제2 LED 구조부를 형성한 후, 제2 LED 구조부는 제2 LED 구조부를 유전체 재료의 제2 마스크 층으로 덮음으로써 패시베이션될 수 있다. 그런 다음 n-도핑된 연결층의 제3 노출된 영역을 노출시키기 위해 제2 마스크 층의 일부 및 임의의 아래에 있는 제1 마스크 층을 제거할 수 있다. 그런 다음 제1 및 제2 파장과는 다른 제3 파장의 광을 방출하도록 구성된 제3 LED 구조부를 제3 노출된 영역 상에 형성할 수 있다.
모두 3개의 LED 구조부와 전기적 접촉을 만드는 단계는 전술한 바와 같이 수행될 수 있다.
제3 LED 구조부는 제1 및 제2 LED 구조부와는 다른 파장의 광을 방출하도록 구성된 전술한 LED 구조부일 수 있다. 특히 바람직한 실시형태에서, LED 디바이스는 하나의 적색, 하나의 녹색 및 하나의 청색 방출 LED 구조부를 포함할 수 있다.
바람직한 실시형태
바람직한 실시형태에서, LED를 제조하는 본 방법은 다음 단계를 포함할 수 있다:
단계 1 - GaN층을 기판 상에 증착하여 III-질화물 재료의 비다공성 템플릿 층을 기판 상에 형성한다.
단계 2 - n-(Al,In)GaN의 n-도핑된 영역을 증착한 다음 n-(Al,In)GaN의 노출된 구획 상에 양자 우물(QW) 활성 발광 영역(다수의 양자 우물을 포함할 수 있음)을 과성장시켜 템플릿 층 상에 제1 LED 구조부를 형성한다. 양자 우물은 InGaN, AlGaN, InN, InAlN, AlInGaN일 수 있는 반면, 양자 우물 층을 둘러싸는 양자 장벽은 GaN, AlN, AlGaN, AlInGaN, InAlN일 수 있다. 양자 우물, 그 구조 및 그 기능은 이 기술 분야에 잘 알려져 있다. QW의 측방향 치수는 템플릿 층의 측방향 치수와 동일할 수 있다.
단계 3 - p-(Al,In)GaN(고농도로 도핑된 p-형(Al,In)GaN) 층을 양자 우물 영역의 상부 상에 증착한다. p-GaN층의 측방향 치수는 QW 영역의 측방향 치수와 동일하다. 따라서 p-GaN, QW 영역 및 n-도핑된 영역은 기판 상에 제1 LED 구조부를 형성한다.
단계 4 - 유전체 재료, 예를 들어, SiO2의 제1 마스크 층을 제1 LED 구조부의 상부 상에 증착하여 마스크 층이 p-GaN층을 덮도록 한다. 유전체 재료의 이 제2 층은 제1 LED 구조부에 대한 패시베이션 층이다.
단계 5 - 제1 마스크 층은 리소그래피, 나노 임프린트 또는 임의의 다른 적합한 기술에 의해 패터닝되고, 제1 마스크 층의 구획은 습식 화학 또는 건식 에칭 공정으로 제거된다. 제1 마스크 층의 일부를 제거하면 패시베이션된 제1 LED 구조부를 손상시키지 않고 아래에 있는 p-GaN층의 노출된 영역이 노출된다. 제거된 유전체 구역은 바람직하게는 마이크로 LED의 형상과 크기, 예를 들어, 100㎛×100㎛ 이하이다.
단계 6 - n-도핑된 III-질화물 재료, 예를 들어, n-GaN의 영역을 증착하고 알려진 다공화 기술을 사용하여 n-도핑된 재료를 전기화학적으로 다공화함으로써 p-GaN층의 노출된 영역에 다공성 영역을 형성한다.
단계 7 - 제2 LED 구조부는 n-GaN의 다공성 영역 상에 성장된다. 제2 LED 구조부는 제1 LED 구조부에 대해 전술한 것과 유사한 층상 구조부를 가질 수 있지만, 제2 LED 구조부는 제1 LED 구조부의 방출 파장과는 다른 파장의 광을 방출하도록 구성된다.
단계 8 - 제2 LED 구조부가 형성되면 LED 구조부의 측벽과 표면을 덮기 위해 제2 유전체 마스크 층을 증착하여 제1 및 제2 LED 구조부 모두를 패시베이션한다.
단계 9 - 습식 화학적 또는 건식 에칭 공정으로 제2 마스크 층의 구획을 제거하여 제1 및 제2 LED 구조부의 p-(Al, In)GaN층을 노출시킨다.
단계 10 - 제1 LED 구조부와 제2 LED 구조부 모두의 p-(Al,In)GaN의 노출된 부분 상에 전기적 p-접점을 증착하여 p-접점이 LED 구조부의 p-(Al,In)GaN층과 전기적으로 접촉하도록 한다.
단계 11 - n-도핑된 연결층과 전기적 n-접촉을 만들기 위해, 제2 마스크 층의 하나 이상의 영역을 제거하여 제1 및 제2 LED 구조부의 n-도핑된 부분의 영역을 노출시킨다. 그런 다음 알려진 기술에 따라 금속 접점을 증착하여 n-도핑된 부분과 전기적 n-접촉이 만들어진다.
이 방법은 2개의 다른 파장에서 방출하는 LED 구조부가 동일한 기판 상에 제공됨을 의미한다.
원하는 경우, 반도체 구조부의 층은 국제 특허 출원 PCT/GB2017/052895(WO2019/063957로 공개됨) 및 PCT/GB2019/050213(WO2019/145728로 공개됨)에 제시된 전기화학적 에칭에 의해 다공화될 수 있다.
위에서 제시된 방법은 p-측 발광 LED 구성에 관한 것이다.
유사한 방법을 사용하여 "플립 칩(flip-chip)" 단계를 포함하고 마이크로 LED를 실리콘 CMOS 백플레인에 접합함으로써 n-측 발광 마이크로 LED를 제조할 수 있다.
SiO2는 마스킹 및 패시베이션에 적합한 유전체의 일례일 뿐이지만, 다른 유전체도 대안적으로 사용될 수 있다.
반도체 재료의 층은 에피택셜 성장에 의해 증착될 수 있다. 설명된 층은 분자 빔 에피택시(MBE), 금속 유기 화학 기상 증착(MOCVD)(금속 유기 기상 에피택시(MOVPE)라고도 함), 수소화물 기상 에피택시(HVPE), 암모노열 공정, 또는 III-질화물 재료를 성장시키기에 적합한 다른 종래의 공정에 의해 형성될 수 있다.
LED 어레이의 제조
본 발명의 제2 양태에 따르면, 제1 LED 구조부의 제1 어레이를 형성하고, 제1 LED 구조부의 제1 어레이 위에 제2 LED 구조부의 제2 어레이를 형성하고, 여기서 LED 구조부의 제1 어레이 또는 제2 어레이 중 적어도 하나는 III-질화물 재료의 다공성 영역 위에 위치된다.
방법은 다공성 영역 위에 LED 구조부의 제1 어레이를 형성하는 단계, 및 제1 LED 구조부 위에 LED 구조부의 제2 어레이를 형성하는 단계를 포함할 수 있다.
방법은 대안적으로
제1 LED 구조부 위에 III-질화물 재료의 다공성 영역을 형성하는 단계; 및
III-질화물 재료의 다공성 영역 위에 제2 LED 구조부를 형성하는 단계를 포함할 수 있다.
방법은 제1 LED 구조부 위에 제1 LED 구조부와 제2 LED 구조부를 형성하는 단계, 및 LED 구조부를 제1 LED 구조부의 제1 어레이와 LED 구조부의 제2 어레이로 분할하는 단계를 포함할 수 있다.
본 발명은 LED 어레이를 제조하는 방법으로서,
제1 LED 구조부 위에 (바람직하게는 제1 LED 구조부의 제1 p-도핑된 부분 위에) III-질화물 재료의 다공성 영역을 형성하는 단계; 및
III-질화물 재료의 다공성 영역 위에 제2 LED 구조부 어레이를 형성하는 단계
를 포함하는, LED 어레이를 제조하는 방법을 제공할 수 있다.
바람직하게는 방법은,
제1 LED 구조부의 제1 p-도핑된 부분 위에 제1 전기 절연 마스크 층을 형성하는 단계;
제1 p-도핑된 부분의 노출된 영역의 어레이를 노출시키기 위해 제1 마스크 층의 복수의 부분을 제거하는 단계;
제1 p-도핑된 부분 상의 어레이 내의 각각의 노출된 영역 상에 III-질화물 재료의 다공성 영역을 형성하는 단계; 및
III-질화물 재료의 복수의 다공성 영역 각각 위에 제2 LED 구조부를 형성함으로써 제2 LED 구조부의 어레이를 형성하는 단계를 포함한다.
방법은 바람직하게는 제1 LED 구조부에 채널을 에칭함으로써 제1 LED 구조부를 복수의 제1 LED 구조부로 분할하는 단계를 포함할 수 있다.
LED 어레이를 제조하는 방법은 바람직하게는 제1 p-도핑된 부분의 복수의 노출된 영역이 형성되고, 복수의 다공성 영역과 제2 LED 구조부가 이러한 노출된 영역에 형성되는 제1 양태의 방법을 포함한다. 노출된 영역의 어레이를 노출시키기 위해 마스크 층의 구획을 제거함으로써, 제2 LED 구조부 어레이의 레이아웃은 LED에 의해 형성되는 픽셀의 원하는 치수 및 밀도를 갖도록 설계될 수 있다.
바람직하게는 LED 구조부는 마이크로 LED 구조부일 수 있다.
노출된 영역의 어레이는 바람직하게는 동일한 노출된 영역의 균일한 배열 또는 패턴이다. 예를 들어, 어레이는 규칙적으로 이격된 노출된 영역의 다수의 행과 열을 포함할 수 있다.
방법은 다공성 영역을 형성한 다음 노출된 영역 어레이의 노출된 영역 각각 상에 제2 LED 구조부를 형성하는 단계를 포함하므로, 이것은 복수의 다공성 영역 및 복수의 LED 구조부를 형성하는 것을 포함한다.
노출된 영역의 어레이를 노출시킬 때, 인접한 노출된 영역들 사이의 거리는 바람직하게는 500nm 내지 30000nm, 또는 750nm 내지 20000nm, 또는 1000nm 내지 15000nm일 수 있다.
LED 어레이는 유리하게는 단일 기판 상에 형성될 수 있다. 복수의 제2 LED 구조부는 각각의 다공성 영역 상에 반도체 재료의 층을 동시에 증착하는 증착 단계를 사용하여 동시에 형성될 수 있다.
방법은 선택적으로 제1 및 제2 LED 구조부 및 n-도핑된 연결층 위에 제3 전기 절연 마스크 층을 형성하는 단계, n-도핑된 연결층의 노출된 영역의 제3 어레이를 노출시키기 위해 제3 마스크 층의 일부를 제거하는 단계, 및 n-도핑된 연결층 상의 제3 어레이의 각각의 노출된 영역 상에 제1 및 제2 방출 파장과는 다른 제3 방출 파장의 광을 방출하도록 구성된 제3 LED 구조부를 형성하는 단계를 포함할 수 있다.
이 방법을 사용하면 동일한 웨이퍼 상에 상이한 색상의 LED 또는 마이크로 LED 어레이를 형성할 수 있다.
LED의 어레이를 제조하는 방법은 복수의 이산 영역으로 기판을 분할하기 위해 제1 LED 구조부에 채널을 형성함으로써, 제1 LED 구조부를 복수의 메사로 에칭하는 단계 또는 제1 LED 구조부를 제1 마이크로 LED 구조부의 어레이로 에칭하는 단계를 포함할 수 있다.
제2 양태의 방법은 유리하게는 본 발명의 제1 양태와 관련하여 전술한 특징 중 임의의 특징 및 모든 특징을 포함할 수 있다.
3색 LED 디바이스의 제조
본 발명의 제3 양태에 따르면, 3색 LED 디바이스를 제조하는 방법으로서,
III-질화물 재료의 다공성 영역을 형성하는 단계;
III-질화물 재료의 다공성 영역 위에 제1 LED 구조부를 형성하는 단계;
제1 LED 구조부 위에 제2 LED 구조부를 형성하는 단계; 및
제2 LED 구조부 위에 제3 LED 구조부를 형성하는 단계
를 포함하는, 3색 LED 디바이스를 제조하는 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 3색 LED 디바이스를 제조하는 방법으로서,
제1 LED 구조부 위에 III-질화물 재료의 다공성 영역을 형성하는 단계;
제1 LED 구조부 위에 III-질화물 재료의 비다공성 영역을 형성하는 단계로서, 비다공성 영역은 다공성 영역과 동일한 평면에 배열되는, 비다공성 영역을 형성하는 단계;
III-질화물 재료의 다공성 영역 위에 제2 LED 구조부를 형성하는 단계; 및
III-질화물 재료의 비다공성 영역 위에 제3 LED 구조부를 형성하는 단계
를 포함하는, 3색 LED 디바이스를 제조하는 방법이 제공된다.
바람직하게는, 제1 LED 구조부는 제1 방출 파장의 광을 방출하도록 구성되고, 제2 LED 구조부는 제1 방출 파장과는 다른 제2 방출 파장의 광을 방출하도록 구성되고, 제3 LED 구조부는 제1 방출 파장 및 제2 방출 파장과는 다른 제3 방출 파장의 광을 방출하도록 구성된다.
바람직한 실시형태에서, 제2 LED 구조부는 제3 LED 구조부와 동일하고, 제2 및 제3 LED 구조부는 동시에 형성된다.
바람직하게는 제2 및 제3 LED 구조부는 전기적 바이어스 하에서 500nm 내지 600nm, 바람직하게는 520nm 내지 540nm의 방출 파장의 광을 방출하도록 구성되고, 여기서 제1 LED 구조부는 전기적 바이어스 하에서 400nm 내지 500nm, 바람직하게는 430nm 내지 470nm의 방출 파장의 광을 방출하도록 구성된다.
LED 디바이스
본 발명의 또 다른 양태는 위에서 제시된 방법에 의해 제조된 LED 디바이스 또는 마이크로 LED 디바이스일 수 있는 LED 디바이스에 관한 것이다.
본 발명의 제4 양태에 따르면, LED 디바이스로서, 제1 LED 구조부 위에 위치된 제2 LED 구조부를 포함하고, 제1 또는 제2 LED 구조부 중 적어도 하나는 III-질화물 재료의 다공성 영역 위에 위치되는, LED 디바이스가 제공된다.
하나의 가능한 실시형태에서, 제1 LED 구조부는 다공성 영역 위에 위치되고, 제2 LED 구조부는 제1 LED 구조부 위에 위치된다.
다른 실시형태에서, LED 디바이스는,
제1 LED 구조부,
제1 LED 구조부 상의 III-질화물 재료의 다공성 영역, 및
III-질화물 재료의 다공성 영역 상의 제2 LED 구조부
를 포함할 수 있다.
제1 LED 구조부는 바람직하게는 제1 p-도핑된 부분을 갖고, III-질화물 재료의 다공성 영역은 바람직하게는 제1 LED 구조부의 제1 p-도핑된 부분 상에 또는 그 위에 위치된다.
LED 디바이스는 바람직하게는 본 발명의 제1 양태와 관련하여 전술한 방법을 사용하여 제조된 LED 디바이스이다. LED 디바이스는 다른 파장에서 방출하는 2개의 LED 구조부를 포함하므로, 다색 LED, 다색 LED 디바이스 또는 다파장 LED 디바이스로 불릴 수 있다.
다공성 영역은 다공성 층일 수 있고, 이에 방법은 III-질화물 재료의 다공성 층 위에 제2 LED 구조부를 형성하는 단계를 포함한다. 일부 실시형태에서, 다공성 영역은 복수의 다공성 층 및 선택적으로 복수의 비다공성 층을 포함할 수 있다. 본 발명의 바람직한 실시형태에서, 다공성 영역은 교번하는 다공성 층과 비다공성 층의 스택이고, 여기서 스택의 상부 표면은 다공성 영역의 상부를 형성하고, 스택의 하부 표면은 다공성 영역의 하부를 형성한다. 제2 LED 구조부는 III-질화물 재료의 다공성 층의 스택을 포함하는 다공성 영역 위에 형성될 수 있다.
바람직한 실시형태에서, 제2 LED 구조부는 III-질화물 재료의 다수의 다공성 층의 스택 위에 위치된다. 따라서, III-질화물 재료의 단일 다공성 층이 아니라, 다공성 영역은 적어도 일부 층이 다공성인 III-질화물 재료 층의 스택일 수 있다.
다공성 층의 스택은 바람직하게는 교번하는 다공성 층과 비다공성 층의 스택일 수 있다. 바람직하게 스택은 서로 상하로 적층된 2쌍 내지 50쌍의 다공성 층과 비다공성 층을 포함한다. 다공성 층은 바람직하게는 2nm 내지 200nm의 두께를 가질 수 있고, 비다공성 층은 바람직하게는 2nm 내지 180nm의 두께를 가질 수 있다.
바람직하게는 다공성 영역 또는 스택의 각각의 다공성 층은 10% 내지 90%의 다공도 또는 20% 내지 70%의 다공도를 가진다.
LED 디바이스는 바람직하게는 다공성 영역과 n-도핑된 III-질화물 연결층 사이에 III-질화물 재료 다공성 영역의 비다공성 중간층을 포함한다. 다공성 영역은 바람직하게는 PCT/GB2017/052895(WO2019/063957로 공개) 및 PCT/GB2019/050213(WO2019/145728로 공개)의 방법을 사용하여 III-질화물 재료의 비다공성 층을 통해 전기화학적으로 다공화하는 것에 의해 형성되기 때문에, III-질화물 재료의 비다공성 층은 전형적으로 다공성 영역의 상부에 남아있는 비다공성 중간층을 형성한다. 비다공성 중간층은 유리하게는 제조 동안 연결층을 과성장시키기 위한 매끄러운 표면을 제공할 수 있다.
LED 디바이스는 다공성 영역과 연결층 사이에 위치된 비다공성 III-질화물 재료의 중간층을 포함할 수 있다. 중간층은 바람직하게는 1nm 내지 3000nm, 바람직하게는 20nm 내지 2000nm, 또는 50nm 내지 1000nm의 두께를 갖는다.
III-질화물 재료의 n-도핑된 연결층은 바람직하게는 100nm 내지 2000nm, 또는 200nm 내지 1000nm의 두께를 갖는다. III-질화물 재료의 n-도핑된 연결층은 1×1017 cm-3 내지 5×1020 cm-3의 도핑 농도를 가질 수 있고, 바람직하게는 적어도 1×1018 cm-3의 n-형 전하 캐리어 농도를 갖는다.
LED 구조부는 LED 구조부의 풋프린트가 마스크 층의 일부를 패터닝하고 리소그래픽적으로 제거함으로써 제조 동안 제어될 수 있기 때문에 임의의 원하는 형상을 가질 수 있다. 예를 들어, (평면도에서 본) LED 구조부의 풋프린트는 원형, 정사각형, 직사각형, 육각형 또는 삼각형 형상일 수 있다.
LED 구조부는 "마이크로 LED"로 분류되는 측방향 치수를 가질 수 있다. 예를 들어, LED 구조부는 0.05㎛ 내지 100㎛, 바람직하게는 0.05㎛ 내지 30㎛, 특히 바람직하게는 10㎛ 미만, 예를 들어, 0.1㎛ 내지 10㎛ 또는 0.5㎛ 내지 10㎛의 폭 및/또는 길이(또는 LED가 원형인 경우 직경)를 가질 수 있다. 바람직한 실시형태에서 LED 구조부는 50㎛ 미만, 또는 40㎛ 미만, 또는 30㎛, 또는 20㎛ 또는 10㎛의 길이, 폭 또는 직경을 가질 수 있다. 특히 바람직하게는 LED 구조부는 10㎛ 미만의 크기인 마이크로 LED 픽셀을 형성하도록 LED 구조부는 10㎛ 미만의 폭 또는 직경을 가질 수 있다.
제1 LED 구조부는,
제1 n-도핑된 부분;
제1 p-도핑된 부분; 및
제1 n-도핑된 부분과 제1 p-도핑된 부분 사이에 위치되는 제1 발광 영역
을 포함할 수 있다.
제2 LED 구조부는,
제2 n-도핑된 부분;
제2 p-도핑된 부분; 및
제2 n-도핑된 부분과 제2 p-도핑된 부분 사이에 위치되는 제2 발광 영역
을 포함할 수 있다.
다공성 영역이 제1 LED 구조부 위에 위치될 때, 제2 LED 구조부의 제2 n-도핑된 부분은 바람직하게는 III-질화물 재료의 다공성 영역과 접촉한다.
LED 디바이스는 제1 LED 구조부의 p-도핑된 부분 위에 위치된 III-질화물 재료의 비다공성 영역을 추가로 포함할 수 있고, 비다공성 영역은 바람직하게는 다공성 영역과 동일한 평면 또는 동일한 층에 위치된다.
LED 디바이스는 제1 LED 구조부 위에, 바람직하게는 제1 LED 구조부의 제1 p-도핑된 부분 위에 위치된 제3 LED 구조부를 추가로 포함할 수 있고, 여기서 제3 LED 구조부는 제1 및 제2 방출 파장과는 다른 제3 방출 파장의 광을 방출하도록 구성된다. 특히 바람직하게는, 제3 LED 구조부는 제1 LED 구조부 위의 III-질화물 재료의 비다공성 영역 위에 위치된다. 위에서 설명한 바와 같이, 다공성 영역 위에 제2 LED 구조부를 배치하면 제2 LED 구조부의 전계발광 방출 파장에서 파장 편이가 발생한다. 이는 유리하게도 제2 LED 구조부가 그렇지 않은 경우보다 더 긴 파장의 광을 방출하도록 허용한다.
LED 디바이스는 대안적으로 제1 LED 구조부의 p-도핑된 부분 위에 위치된 III-질화물 재료의 제2 다공성 영역을 포함할 수 있고, 제2 다공성 영역은 바람직하게는 다공성 영역과 동일한 평면 또는 동일한 층에 위치된다. 제2 다공성 영역은, 과성장된 반도체 구조부에 제공되는 변형 완화 효과가 제2 다공성 영역 위에 성장된 제3 LED 구조부에 대해서는 상이하도록 바람직하게는 다공성 영역의 다공도와는 다른 다공도를 가질 수 있다. 제3 LED 구조부는 제1 LED 구조부의 제1 p-도핑된 부분 위의 III-질화물 재료의 제2 다공성 영역 위에 선택적으로 위치될 수 있다.
제3 LED 구조부가 제공되는 경우, 제3 LED 구조부는 유리하게는 제3 파장에서 방출할 수 있어서, LED 디바이스는 3개의 서로 다른 파장에서 방출한다.
본 발명의 제1 양태와 관련하여 위에서 설명된 바와 같이, LED 구조부는 다른 두께, 조성 및 전하 캐리어 농도의 층을 갖는 다양한 다른 형태를 취할 수 있다.
본 발명의 제1 양태와 관련하여 전술한 LED 디바이스의 특징은 제3 양태의 LED 디바이스에도 동일하게 적용된다.
제1 및/또는 제2 LED 구조부는 양자 우물 또는 양자 층(예를 들어, 복수의 3D 양자 구조를 포함하는 다공화된 양자 우물)일 수 있는 활성 층을 포함할 수 있다. 양자 우물은 InGaN, AlGaN, InN, InAlN, AlInGaN일 수 있는 반면, 양자 우물 층을 둘러싸는 양자 장벽은 GaN, AlN, AlGaN, AlInGaN, InAlN일 수 있다.
LED 구조부는 100㎛×100㎛보다 작고 수십 나노미터 이하인 측방향 치수(길이와 폭)를 가질 수 있다. 이 맥락에서 LED의 "높이"는 의도된 발광 방향의 치수이다.
제1 발광 영역은 InxGa1 - xN 조성을 갖는 하나 이상의 발광층을 포함할 수 있고, 여기서 0.10≤x≤0.30, 바람직하게는 0.18≤x≤0.30, 특히 바람직하게는 0.20≤x≤0.30이다.
또 다른 바람직한 실시형태에서, 제1 LED 구조부의 하나 이상의 발광층은 InxGa1-xN 조성을 가질 수 있고, 여기서 0.10≤x≤0.30, 바람직하게는 0.12≤x≤0.25, 특히 바람직하게는 0.15≤x≤0.20이다. 특히 바람직한 실시형태에서, 제1 LED 구조부는 전기적 바이어스 하에서 415nm 내지 500nm, 전기적 바이어스 하에서 바람직하게는 430nm 내지 470nm의 피크 파장의 광을 방출하도록 구성될 수 있다.
제2 발광 영역은 바람직하게는 InyGa1 - yN 조성을 갖는 하나 이상의 발광층을 포함하고, 여기서 0.20≤y≤0.40, 바람직하게는 0.26≤y≤0.40, 특히 바람직하게는 0.30≤y≤0.40이다.
제1 및 제2 발광 영역은 바람직하게는 서로 다른 원자 인듐 함량을 함유하고, 따라서 서로 다른 방출 파장을 갖는다.
제1 및 제2 발광 영역은 바람직하게는 하나 이상의 InGaN 양자 우물, 특히 바람직하게는 1개 내지 7개의 양자 우물을 포함한다.
LED 디바이스는 선택적으로 제1 및 제2 파장과는 다른 파장의 광을 방출하도록 구성된 추가 LED 구조부를 포함할 수 있다. 예를 들어, LED 디바이스는 제1 LED 구조부 위에 위치된 제3 LED 구조부를 추가로 포함할 수 있다. 특히 바람직하게는 제3 LED 구조는 다공성 영역 위에 위치되지 않고, 또는 대안적으로 제3 LED 구조는 제1 다공질 영역과는 다른 다공도를 갖는 제3 다공질 영역 위에 위치될 수 있다.
바람직한 실시형태에서, 제3 LED 구조부의 하나 이상의 발광층은 InzGa1 - zN 조성을 갖고, 여기서 0.20≤z≤0.40, 바람직하게는 0.26≤z≤0.40, 특히 바람직하게는 0.30≤z≤0.40이다. 특히 바람직하게는 제3 LED 구조부는 인가된 전기적 바이어스 하에서 녹색 광을 방출할 수 있다.
LED 어레이
본 발명의 제5 양태에 따르면, LED 어레이가 제공된다. LED 어레이는 단일 반도체 웨이퍼와 같은 공유 기판 상에 형성된 본 발명의 제3 양태에 따른 복수의 LED 디바이스를 포함할 수 있다.
본 발명은 LED 어레이로서,
제1 LED 구조부의 제1 어레이, 및
제1 LED 구조부 위에 위치된 제2 LED 구조부의 제2 어레이
를 포함하고, LED 구조부의 제1 어레이 및/또는 제2 어레이는 III-질화물 재료의 하나 이상의 다공성 영역 위에 위치되는, LED 어레이를 제공할 수 있다.
본 발명은 LED 어레이로서,
제1 LED 구조부의 어레이,
제1 LED 구조부의 적어도 일부 상의 III-질화물 재료의 다공성 영역, 및
III-질화물 재료의 다공성 영역 상의 복수의 제2 LED 구조부
를 포함하는, LED 어레이를 제공할 수 있다.
LED 어레이는 예를 들어 다수의 행과 열의 규칙적인 형성물 각각이 복수의 LED를 포함하는, LED의 정렬된 시리즈 또는 배열이다.
LED 어레이는 본 발명의 제2 양태의 방법을 사용하여 제조된 LED 어레이일 수 있다.
바람직하게는 어레이는 제1 및 제2 LED 구조부의 각각의 어레이로 인해 적어도 2개의 서로 다른 색상의 광을 방출하는 마이크로 LED의 어레이이다.
LED 어레이는 제1 및 제2 방출 파장과는 다른 제3 방출 파장의 광을 방출하도록 구성된 복수의 제3 LED 구조부를 추가로 포함할 수 있다.
3색 LED 디바이스
본 발명의 제6 양태에 따르면, 3색 LED 디바이스로서,
제1 방출 파장의 광을 방출하도록 구성된 제1 LED 구조부,
제1 LED 구조부 위에 위치되고, 제1 발광 파장과는 다른 제2 발광 파장의 광을 방출하도록 구성된 제2 LED 구조부, 및
제1 LED 구조부 위에 위치되고, 제1 및 제2 방출 파장과는 다른 제3 방출 파장의 광을 방출하도록 구성된 제3 LED 구조부
를 포함하고, 제1, 제2 및 제3 LED 구조부 중 적어도 하나는 III-질화물 재료의 다공성 영역 위에 위치되는, 3색 LED 디바이스가 제공된다.
하나의 바람직한 실시형태에서, 제1 LED 구조부는 III-질화물 재료의 다공성 영역 위에 위치된다.
다른 바람직한 실시형태에서, 제2 LED 구조부는 III-질화물 재료의 다공성 영역 위에 위치되고, III-질화물 재료의 다공성 영역은 제2 LED 구조부와 제1 LED 구조부 사이에 위치된다.
다른 가능한 실시형태에서, 제1 LED 구조부는 III-질화물 재료의 제1 다공성 영역 위에 위치될 수 있고, 제2 LED 구조부는 III-질화물 재료의 제2 다공성 영역 위에 위치될 수 있고, III-질화물 재료의 제2 다공성 영역은 제2 LED 구조부와 제1 LED 구조부 사이에 위치된다. 제2 다공성 영역은 제1 다공성 영역과는 다른 다공도를 가질 수 있다. 특히 바람직하게는 디바이스는 적색-녹색-청색(RGB) LED 디바이스이고, 제1, 제2 및 제3 LED 구조부는 인가된 전기적 바이어스 하에서 적색, 녹색 및 청색 광을 방출하도록 구성된다.
제2 LED 구조부는 바람직하게는 III-질화물 재료의 다공성 영역 위에 위치되고, 제3 LED 구조부는 바람직하게는 III-질화물 재료의 다공성 영역 위에 위치되지 않는다. 따라서 제2 및 제3 LED 구조부는 다공성 영역 상에서 과성장된 LED 구조부에 의해 경험되는 방출 파장의 동일한 편이를 경험하지 않을 수 있다.
제3 LED 구조부는 제2 LED 구조부와 동일할 수 있고, 제2 및 제3 LED 구조부는 제2 LED 구조부 아래의 다공성 영역으로 인해 서로 다른 방출 파장의 광을 방출할 수 있다.
바람직한 실시형태에서, 제2 LED 구조부는 LED 구조부 양단에 인가된 전기적 바이어스 하에서 515nm 내지 540nm의 피크 파장에서 방출하기 위한 LED 구조부일 수 있다. 그런 다음 제2 LED 구조부 아래의 III-질화물 재료의 다공성 영역은 LED 구조부의 제1 발광 영역의 방출 파장을 600nm 내지 650nm로 편이시킬 수 있다. 따라서 제2 LED 구조부는 적색 광을 방출할 수 있다.
바람직한 실시형태에서, 제3 LED 구조부는 또한 LED 구조부 양단에 인가된 전기적 바이어스 하에서 515nm 내지 540nm의 피크 파장에서 방출하기 위한 LED 구조부일 수 있다. 바람직하게는 제3 LED 구조부는 다공성 영역 위에 위치되지 않으므로 제3 LED 구조부는 전기적 바이어스 하에서 515nm 내지 540nm의 예상 피크 파장에서 방출한다. 따라서 제3 LED 구조부는 녹색 광을 방출할 수 있다.
제2 LED 구조부 및/또는 제3 LED 구조부의 하나 이상의 발광층은 InyGa1 - yN 조성을 갖고, 여기서 0.10≤y≤0.40, 바람직하게는 0.18≤y≤0.30, 특히 바람직하게는 0.22≤y≤0.30이다.
바람직하게는 제3 LED 구조부는 제1 LED 구조부의 제1 p-도핑된 부분 위의 III-질화물 재료의 비다공성 영역 위에 위치된다.
제1 LED 구조부는 전기적 바이어스 하에서 400nm 내지 500nm, 바람직하게는 430nm 내지 470nm의 피크 파장의 광을 방출하도록 구성될 수 있다. 특히 바람직하게는 제1 LED 구조부는 청색 광을 방출하기 위한 청색 LED 구조부일 수 있다.
제1 LED 구조부의 하나 이상의 발광층은 예를 들어 InxGa1 - xN 조성을 가질 수 있고, 여기서 0.10≤x≤0.30, 바람직하게는 0.12≤x≤0.25, 특히 바람직하게는 0.15≤x≤0.20이다.
특히 바람직한 실시형태에서, 제1, 제2 및 제3 LED 구조부는,
제1 LED 구조부가 전기적 바이어스 하에서 400nm 내지 500nm의 피크 파장의 광을 방출하고;
제2 LED 구조부는 전기적 바이어스 하에서 600nm 내지 650nm의 피크 파장의 광을 방출하고;
제3 LED 구조부는 전기적 바이어스 하에서 515nm 내지 550nm의 피크 파장의 광을 방출하도록 구성된다.
본 발명의 제1, 제2, 제3, 제4, 제5 또는 제6 양태 중 임의의 양태와 관련하여 전술한 모든 특징은 본 발명의 다른 양태에 동등하게 적용 가능하다.
본 발명의 특정 실시형태는 이제 도면을 참조하여 설명될 것이다.
도 1 내지 도 22는 본 발명의 바람직한 실시형태에 따라 다색 마이크로 LED 어레이를 제조하는 단계를 도시하는 개략 측단면도이다.
도 23 내지 도 30은 본 발명의 바람직한 실시형태에 따른 3색 LED 디바이스를 제조하는 단계를 도시하는 개략 측단면도이다.
도 31 내지 도 37은 본 발명의 바람직한 실시형태에 따른 3색 LED 디바이스를 제조하는 대안적인 방법의 단계를 도시하는 개략 측단면도이다.
도 38은 비다공성 기판 상의 InGaN LED에 대해 다른 전류 주입에서 정규화된 전계발광(EL) 강도 대 파장의 그래프이다.
도 39는 본 발명의 바람직한 실시형태에 따라 다공성 영역 위에 성장된 도 45와 동일한 InGaN LED에 대해 다른 전류 주입에서 정규화된 전계발광(EL) 강도 대 파장의 그래프이다.
도 1 - 기판
적합한 기판은 에피택시 성장을 위한 시작 표면으로 사용된다. 기판은 실리콘, 사파이어, SiC, β-Ga2O3, GaN, 유리 또는 금속일 수 있다. 기판의 결정 배향은 극성, 반극성 또는 비극성 배향일 수 있다. 기판 크기는 1cm2, 2인치, 4인치, 6인치, 8인치, 12인치, 16인치 직경 이상으로 다양할 수 있고, 기판은 1㎛ 초과, 예를 들어, 1㎛ 내지 15000㎛의 두께를 가질 수 있다. 바람직하게는 기판은 반도체 웨이퍼이다. 본 발명의 이점은 마이크로 LED의 어레이가 전체 크기의 반도체 웨이퍼 상에서 동시에 제조될 수 있다는 것이다. 동일한 웨이퍼 상에 동시에 많은 마이크로 LED의 어레이를 제조하기 위해 예시된 방법을 사용할 수 있다.
도 2 - 템플릿 층
III-질화물 재료의 템플릿 층(1) 또는 템플릿 층 스택은 기판 상에서 에피택셜 성장된다. III-질화물층은 Al, Ga, In(2성분, 3성분 또는 4성분 층)의 원소 중 하나 또는 조합을 함유할 수 있다.
III-질화물 템플릿 층의 두께는 바람직하게는 적어도 10nm, 또는 적어도 50nm, 또는 적어도 100nm, 예를 들어, 10nm 내지 10000nm, 바람직하게는 10nm 내지 4000nm이다.
일부 바람직한 실시형태에서, III-질화물층은 1×1017 cm-3 내지 5×1020 cm-3의 n-형 도핑 농도를 갖는 도핑된 영역을 포함할 수 있다. III-질화물층은 또한 도핑된 영역 위에 III-질화물 재료의 도핑되지 않은 층(미도시)을 포함할 수 있다.
도핑된 영역은 III-질화물층의 노출된 상위 표면에서 종료될 수 있고, 이 경우 층의 표면은 전기화학 에칭 동안 다공화될 것이다.
바람직하게는, III-질화물 재료의 도핑된 영역은 도핑된 영역이 반도체 구조부에서 하위 표면이 되도록 III-질화물 재료의 도핑되지 않은 중간 (또는 "캡") 층에 의해 덮인다. 도핑된 영역의 하위 표면 시작 깊이(d)는 예를 들어 1nm 내지 3000nm 또는 5nm 내지 2000nm일 수 있다.
도 1 내지 도 22에 도시된 예에서, 템플릿 층(1)은 비다공성이지만, 본 발명의 범위 내의 특정 실시형태에서 템플릿 층은 III-질화물 재료의 다공성 층을 형성하기 위해 알려진 전기화학적 다공화 기술에 의해 다공화될 수 있다.
도 3 - 제1 n-도핑된 부분
도 3에 도시된 바와 같이, 템플릿 층(1)에는 제1 n-도핑된 부분(2)이 과성장된다. 제1 n-도핑된 부분(2)은 2nm 내지 200nm의 두께를 갖는 n-도핑된 III-질화물층이다.
제1 n-도핑된 부분(2)은 III-질화물 재료로 형성되고, Al, Ga, In 원소 중 하나 또는 이들의 조합(2성분, 3성분 또는 4성분 층)을 포함할 수 있다. 제1 n-도핑된 부분(2)은 Ga 원자와 함께 0% 내지 30% 알루미늄, 0.5% 내지 25% 인듐을 함유할 수 있다. 제1 n-도핑된 부분(2)은 적합한 n-형 도펀트 재료, 예를 들어, Si, Ge, C, O 및 1×1017 cm-3 내지 5×1020 cm-3, 바람직하게는 1×1018 cm-3 초과의 n-형 전하 캐리어 농도로 도핑된다.
도 4 - 제1 발광 영역
제1 n-형 층(2)의 성장 후, 제1 발광 영역(3)이 성장된다.
제1 발광 영역(3)은 적어도 하나의 발광층을 포함할 수 있다. 각각의 발광층은 양자 우물(QW), 바람직하게는 InGaN 양자 우물(QW)일 수 있다. 바람직하게는 발광 영역은 1개 내지 7개의 양자 우물을 포함할 수 있다. 인접한 양자 우물은 양자 우물과 다른 조성을 갖는 III-질화물 재료의 장벽층에 의해 분리된다.
발광층(들)은 본 명세서 전체에 걸쳐 "양자 우물"로 지칭될 수 있지만, 다양한 형태를 취할 수 있다. 예를 들어, 발광층은 InGaN의 연속적인 층일 수 있고, 또는 층은 연속적, 조각난, 파손된 층이거나, 갭을 포함하거나, 양자 우물이 양자점으로서 거동하는 복수의 3D 나노구조를 효과적으로 포함할 수 있도록 나노구조화될 수 있다.
양자 우물과 장벽은 600℃ 내지 800℃의 온도 범위에서 성장된다.
각각의 양자 우물은 바람직하게는 원자 인듐 백분율이 10% 내지 30%, 바람직하게는 20% 초과, 바람직하게는 30% 미만인 InGaN층으로 이루어진다.
각각의 양자 우물 층의 두께는 1.5nm 내지 8nm, 바람직하게는 1.5nm 내지 6nm, 또는 1.5nm 내지 4nm일 수 있다.
양자 우물은 Al, Ga, In(4성분 층 중 3성분) 원소 중 하나 또는 조합을 포함할 수 있는 얇은(0.5nm 내지 3nm) III-질화물 QW 캡핑층으로 캡핑될 수도 있고 캡핑되지 않을 수도 있다.
QW 성장 직후 (존재하는 경우) 추가되는 층인 QW 캡핑층은 AlN, 임의의 Al%의 AlGaN 0.01% 내지 99.9%, GaN, 임의의 In%의 InGaN 0.01% 내지 30%일 수 있다.
발광층(양자 우물)을 분리하는 III-질화물 QW 장벽은 Al, Ga, In(4성분 층 중 3성분) 원소 중 하나 또는 조합을 포함할 수 있다.
QW 캡핑층(들)과 QW 장벽은 이들 층이 발광 영역(4)의 일부를 형성하기 때문에 도면에서 개별 참조 번호로 표시되지 않는다.
제1 LED 구조부의 방출 파장은 원하는 대로 조정될 수 있지만, 바람직한 예시적인 실시형태에서, 전기적 바이어스 하에서 발광 영역(4)의 목표 방출 파장은 515nm 내지 550nm, 바람직하게는 530nm이다.
도 5 - 캡핑된 층 및 EBL
양자 우물의 성장 후에 도핑되지 않은 캡 층(4)이 성장된다. 도핑되지 않은 캡 층(4)은 전체 발광 영역의 성장 후에, 예를 들어, QW, QW 캡핑층 및 QW 장벽층의 스택의 성장 후에 형성되기 때문에 이 층은 발광 영역 캡 층으로 불릴 수 있다.
캡 층(발광 영역 캡 층)(4)은 III-질화물 LED용 성장 방식에서 매우 잘 알려진 표준 층이다.
캡 층의 두께는 5nm 내지 30nm, 바람직하게는 5nm 내지 25nm 또는 5nm 내지 20nm일 수 있다.
전자 차단 층(EBL)
캡 층(4) 후에, 알루미늄을 포함하는 전자 차단 III-질화물층(4)(EBL)이 성장된다. EBL의 두께는 일반적으로 10nm 내지 50nm일 수 있다. Al%는 예를 들어 5% 내지 25%일 수 있지만 더 높은 Al 함량이 가능하다.
EBL은 적절한 p-형 도핑된 재료로 도핑된다. 도핑 농도는 5×1018 cm-3 내지 8×1020 cm-3일 수 있다.
도 6 - 제1 p-도핑된 층
제1 p-도핑된 층(6)은 전자 차단 층(EBL)(5) 위에 성장된다.
p-형 영역은 바람직하게는 Mg로 도핑되고, p-형 층의 p-형 도핑 농도는 바람직하게는 5×1018 cm-3 내지 8×1020 cm-3이다.
p-도핑된 III-질화물층은 In과 Ga를 포함할 수 있다.
도핑된 층은 바람직하게는 20nm 내지 200nm 두께, 특히 바람직하게는 50nm 내지 100nm 두께이다. 도핑 농도는 p-형 층에 걸쳐 변할 수 있고, 더 나은 p-접점을 허용하기 위해 LED 표면을 향해 층의 마지막 10nm 내지 30nm에서 도핑 수준의 스파이크를 가질 수 있다.
p-도핑된 층에서 Mg 수용체의 활성화를 위해, 구조부는 MOCVD 반응기 내부 또는 어닐링 오븐에서 어닐링될 수 있다. 어닐링 온도는 N2 또는 N2/O2 분위기에서 700℃ 내지 850℃ 범위일 수 있다.
EBL과 p-도핑된 층 모두는 p-형으로 도핑되기 때문에, 이들 층은 제1 p-도핑된 부분으로 지칭될 수 있다.
층(2 내지 6)은 제1 LED 구조부를 형성한다.
도 7 - 제1 마스크 층
그런 다음 전기 절연성 제1 마스크 층(7)은 웨이퍼 표면 상에 증착되어 제1 p-도핑된 층(6)을 덮는다. 마스크 층(7)의 목적은 마스크로서 다음 단계에서 제1 LED 구조부의 특정 영역을 보호하고, 이 템플릿 위 선택된 구역에 대한 에피택시 처리를 가능하게 하는 것이다.
이 마스크 층(7)은 SiO2, SiN 또는 SiON일 수 있다. 이 층의 두께는 20nm 내지 1000nm, 바람직하게는 100nm 내지 700nm일 수 있다.
이 층을 증착하는 데 사용되는 방법은 예를 들어 PECVD 또는 스퍼터링일 수 있다.
도 8 - 제1 p-도핑된 층의 노출된 영역
표준 리소그래피 또는 포토리소그래피 기술을 사용하여 비전도성 제1 마스크 층(7)에 개구부를 생성하여 제1 p-도핑된 층(6)의 표면에 제1 노출된 영역을 드러낸다. 개구부는 습식 에칭 또는 건식 에칭 방법으로 생성될 수 있다.
도면의 개략도에서, 2개의 제1 노출된 영역이 제1 마스크 층(7)을 통해 형성된다. 바람직한 실시형태에서, 복수의 노출된 영역의 규칙적인 어레이가 마스크된 반도체 웨이퍼에 걸쳐 형성된다.
특히 바람직한 예에서 포토리소그래피를 사용하여 2개의 구역으로부터 SiO2를 제거하여 더 이상 제1 마스크 층(7)에 의해 덮이지 않는 2개의 노출된 영역을 제1 p-도핑된 층(6)의 표면에 생성한다.
제1 노출된 영역의 크기는 200nm 내지 50000nm, 바람직하게는 500nm 내지 10000nm, 또는 1000nm 내지 8000nm일 수 있다.
제1 노출된 영역 사이의 거리는 500nm 내지 30000nm, 예를 들어, 1000nm 내지 10000nm 또는 5000nm 내지 8000nm일 수 있다.
노출된 영역의 형상은 원형, 정사각형, 직사각형, 육각형, 삼각형 등일 수 있다. 노출된 구역 상에 형성된 LED 구조부가 마이크로 LED로 분류되도록 개구부의 폭 또는 직경은 바람직하게는 100㎛ 미만이다. 노출된 영역은 바람직하게는 0.05㎛ 내지 30㎛, 특히 바람직하게는 10㎛ 이하의 폭을 가질 수 있다.
다공성 영역과 제2 LED 구조부는 노출된 영역이 마이크로 LED 픽셀이 되도록 제1 p-도핑된 층(6)의 제1 노출된 영역 모두에서 후속적으로 성장된다.
도 9 - n-도핑된 영역
제1 p-도핑된 층(6)의 제1 노출된 영역이 형성된 후에, III-질화물 재료의 n-도핑된 영역(8)이 제1 노출된 영역에만 증착된다.
n-도핑된 III-질화물층은 Al, Ga, In(4성분 층 중 3성분) 원소 중 하나 또는 조합을 포함할 수 있다. n-도핑된 영역의 두께는 10nm 내지 4000nm이다. n-도핑된 영역(8)은 1×1017 cm-3 내지 5×1020 cm-3의 도핑 농도를 가질 수 있다. 도핑된 영역은 n-도핑된 영역의 표면에서 종료될 수 있고, 또는 표면 아래 도핑된 영역 위에 배열된 1nm 내지 2000nm의 두께의 도핑되지 않은 영역(도시되지 않음)이 있을 수 있다.
도 10 - 다공성 영역을 형성하기 위한 다공화
기판 상에 증착된 후, n-도핑된 III-질화물 영역(8)은 국제 특허 출원 PCT/GB2017/052895(WO2019/063957로 공개됨) 및 PCT/GB2019/050213(WO2019/145728로 공개됨)에 제시된 웨이퍼 스케일 다공화 공정으로 다공화된다. 이 공정 동안 n-도핑된 III-질화물 재료는 다공성으로 되는 반면, III-질화물 재료의 도핑되지 않은 영역은 다공성으로 되지 않는다. 다공성 층의 다공도의 정도는 전기화학적 에칭 공정에 의해 제어되고, 바람직하게는 10% 내지 90%, 바람직하게는 20% 내지 70%일 수 있다.
다공화 단계 후에, n-도핑된 영역(8)은 다공성 영역(9)으로 전환되고, 바람직하게는 III-질화물 재료의 비다공성 중간층(도시되지 않음)으로 덮인다.
도 11 - 제2 n-도핑된 부분
다공성 영역(9)이 각각의 노출된 영역에 형성되면, n-도핑된 층(10)이 다공성 영역(9)의 상부에 과성장된다. n-도핑된 층(10)은 Ga 원자와 함께 0% 내지 30% 알루미늄, 0.5% 내지 25% 인듐을 함유할 수 있다.
각각의 n-도핑된 층(10)은 인듐을 포함하는 벌크 III-질화물층, 또는 인듐을 포함하거나 포함하지 않거나 또는 인듐의 원자 백분율이 벌크 층 또는 스택에 걸쳐 변하는 얇은 III-질화물층의 스택일 수 있다. 인듐 원자 백분율은 0.5% 내지 25%에서 변할 수 있다. n-형 층(3)의 총 두께는 2nm 내지 200nm, 예를 들어, 50nm 내지 100nm에서 변할 수 있다. 그런 다음 스택이 사용되는 경우 스택의 개별 층의 두께는 1nm 내지 40nm에서 변할 수 있다. n-도핑된 층(3)은 1×1017 cm-3 내지 5×1020 cm-3의 n-도핑 농도를 가질 수 있다.
도 12 - 제2 발광 영역
다공성 영역(9) 상에 제2 n-형 층(10)이 성장한 후, 각각의 다공성 영역(10) 위에 제2 발광 영역(11)이 성장한다.
제2 발광 영역(11)은 적어도 하나의 발광층을 포함할 수 있다. 각각의 발광층은 양자 우물(QW), 바람직하게는 InGaN 양자 우물(QW)일 수 있다. 바람직하게는 발광 영역은 1개 내지 7개의 양자 우물을 포함할 수 있다. 인접한 양자 우물은 양자 우물과 다른 조성을 갖는 III-질화물 재료의 장벽층에 의해 분리된다.
발광층(들)은 본 명세서 전체에 걸쳐 "양자 우물"로 지칭될 수 있지만, 다양한 형태를 취할 수 있다. 예를 들어, 발광층은 InGaN의 연속적인 층일 수 있고, 또는 층은 연속적이거나, 조각나거나, 파손된 층이거나, 갭을 포함하거나, 양자 우물이 양자점으로서 거동하는 복수의 3D 나노구조를 효과적으로 포함하도록 나노구조화될 수 있다.
양자 우물과 장벽은 600℃ 내지 800℃의 온도 범위에서 성장된다.
각각의 양자 우물은 바람직하게는 원자 인듐 백분율이 20% 내지 40%, 바람직하게는 26% 초과, 바람직하게는 30% 초과인 InGaN층으로 이루어진다.
각각의 양자 우물 층의 두께는 1.5nm 내지 8nm, 바람직하게는 1.5nm 내지 6nm, 또는 1.5nm 내지 4nm일 수 있다.
양자 우물은 Al, Ga, In(4성분 층 중 3성분)의 원소 중 하나 또는 조합을 포함할 수 있는 얇은(0.5nm 내지 3nm) III-질화물 QW 캡핑층으로 캡핑될 수도 있고 캡핑되지 않을 수도 있다.
QW 성장 직후 (존재하는 경우) 추가되는 층인 QW 캡핑층은 AlN, 임의의 Al%의 AlGaN 0.01% 내지 99.9%, GaN, 임의의 In%의 InGaN 0.01% 내지 30%일 수 있다.
발광층(양자 우물)을 분리하는 III-질화물 QW 장벽은 Al, Ga, In(4성분 층 중 3성분)의 원소 중 하나 또는 조합을 포함할 수 있다.
QW 캡핑층(들)과 QW 장벽은 이들 층이 발광 영역(11)의 일부를 형성하기 때문에 도면에서 개별 참조 번호로 표시되지 않는다.
제2 발광 영역(11)의 목표 PL 방출 파장은 570nm 내지 630nm, 바람직하게는 575nm 초과이다. 따라서 제2 발광 영역(11)은 제1 발광 영역(3)과는 다른 발광 파장을 갖는다.
도 13 - 캡핑된 층 및 EBL
양자 우물의 성장 후에 도핑되지 않은 캡 층(12)과 전자 차단 III-질화물층(13)(EBL)이 성장된다. 이들 층은 전술한 캡 층(4) 및 EBL(5)과 유사하거나 동일하다.
도 14 - 제2 p-도핑된 층
제2 p-도핑된 층(14)은 전자 차단 층(EBL)(13) 위에 성장된다. 제2 p-도핑된 층(14)은 전술한 p-형 층(6)과 유사하거나 동일할 수 있다.
층(10 내지 14)으로 구성된 완성된 제2 LED 구조부는 바람직하게는 570nm 내지 630nm의 PL 방출 파장과, 600nm 내지 665nm의 EL 방출 파장을 갖는다. 따라서 제2 LED 구조부는 전기적 바이어스가 인가될 때 적색 광을 방출하는 적색 LED일 수 있다.
도 15 - 제1 마스크 층의 제거
그런 다음 웨이퍼는 제1 마스크 층(7)을 제거하기 위해 처리된다. 이는 완충 산화물 에칭 화학물질을 사용하는 습식 에칭을 통해 수행될 수 있다. 바람직한 방법은 습식 화학 에칭을 이용하는 것이다.
도 16 - 제2 마스크 층
제2 마스크 층(15)은 도 16에 도시된 바와 같이 웨이퍼 표면 상에 증착된다. 제2 마스크 층(15)은 제1 및 제2 LED 구조부 모두의 표면 및 측벽을 덮는 새로운 패시베이션 층이다. 제2 마스크 층(15)은 SiO2, SiN, SiON, 알루미늄, 탄탈륨 또는 하프늄 함유 산화물 또는 이들 층의 조합일 수 있다. 층은 플라즈마 강화 화학 기상 증착, 스퍼터링 또는 임의의 다른 적절한 기술(예를 들어, 원자 층 증착)을 통해 증착된다. 패시베이션 층의 두께는 20nm 내지 2000nm에서 변할 수 있다.
도 17 - p-도핑된 층의 노출
다음 단계에서 디바이스 처리가 시작된다. 제1 단계는 제1 p-도핑된 층(6)과 제2 p-도핑된 층(14)에 액세스하여, 제1 및 제2 LED 구조부의 p-도핑된 부분에 대한 전기적 접촉이 이루어질 수 있도록 제2 마스크 층(15)에 개구부를 생성하는 것이다.
표준 포토리소그래피 기술을 사용하여 제2 마스크 층(15)에 개구부를 생성할 수 있다. 개구부의 크기는 200nm 내지 50000nm에서 변할 수 있다. 개구부 사이의 거리는 500nm 내지 30000nm일 수 있다. 개구부는 두 다이오드 구조부의 p-도핑된 층(6, 14)이 노출되도록 특정 영역에만 생성된다.
완충 산화물 에칭 또는 다른 적합한 습식 화학물질을 사용하여 개구부를 생성할 수 있다.
도 18 - 투명 전도성 층
노출된 제1 및 제2 p-형 층(6, 14)은 그런 다음 투명 전도성 산화물(예를 들어, ITO, ZnO 또는 다른 적합한 산화물)과 같은 투명 전도성 층(16) 또는 금속 층으로 덮여 전기적 p-접점을 형성한다. 덮는 것은 단일 단계 또는 다수의 단계로 수행될 수 있다. 금속은 픽셀을 완전히 또는 부분적으로 덮을 수 있다. 금속은 Ti, Pt, Pd, Rh, Ni, Au, Ag 등을 포함할 수 있다. 전체 금속 스택의 두께는 200nm 내지 2000nm일 수 있다.
투명 전도성 층은 이 기술 분야에 잘 알려져 있으며, 임의의 적합한 재료 및 두께가 사용될 수 있다.
도 19 - n-접점용 개구부
표준 포토리소그래피 기술은 제1 및 제2 LED 구조부의 n-형 층(2, 10)에 액세스하는 공정을 시작한다. 제1 n-형 층(2)이 다수의 과성장 반도체 층으로 덮이므로, 제1 n-형 층(2)과 전기적 n-연결을 형성하기 위해, 액세스 경로는 제2 마스크 층(15)을 통해 그리고 제1 LED 구조부의 모든 위에 있는 층을 통해 에칭될 수 있다.
그 다음에는 유도 결합 플라즈마 반응 이온 공정, 반응성 이온 에칭 공정만 또는 중성 빔 에칭 공정을 통해 수행될 수 있는 건식 에칭 공정이 뒤따른다.
도 20 - 제3 마스크 층
n-도핑된 층(2, 10)에 대한 액세스 경로가 생성된 후, 새로운 제3 마스크 층(17)이 웨이퍼 표면 상에 증착된다. 제3 마스크 층(17)은 제1 및 제2 LED 구조부의 측벽을 덮는 새로운 패시베이션 층이다. 제3 마스크 층(17)은 SiO2, SiN, SiON, 알루미늄, 탄탈륨, 또는 하프늄 함유 산화물 또는 이들 층의 조합으로 형성될 수 있다. 층(17)은 플라즈마 강화 화학 기상 증착, 스퍼터링 또는 임의의 다른 적합한 기술(예를 들어, 원자 층 증착)을 통해 증착된다. 제3 마스크 층(17)의 두께는 20nm 내지 2000nm에서 변할 수 있다.
제1 및 제2 LED 구조부의 n-형 층(2, 10)을 재노출시키기 위한 제3 마스크 층(17)의 개구부는 습식 또는 건식 에칭 공정을 통해 생성될 수 있다. 이 특정 예에서 건식 에칭 공정이 사용된다.
도 21 - 전기적 n-접점
디바이스를 제조하는 다음 단계는 LED 구조부의 n-도핑된 층(2, 10)에 액세스하기 위해 금속 층으로 제3 마스크 층(17)의 개구부를 덮는 것이다. 덮는 것은 단일 단계 또는 다수의 단계로 수행될 수 있다. 금속은 픽셀을 완전히 또는 부분적으로 덮을 수 있다. 이 예에서는 세부 사항을 단순화하기 위해 단일 단계가 사용된다.
금속은 Ti, Pt, Pd, Rh, Ni, Au를 포함할 수 있다. 전체 금속 스택의 두께는 200nm 내지 2000nm일 수 있다.
도 22 - p-접점의 노출
마지막 단계는 p-도핑된 접점(16)을 재노출시키기 위해 제3 마스크 층(17)을 에칭하는 또 다른 습식 또는 건식 에칭 단계이다.
제3 마스크 층(17)의 개구부는 습식 또는 건식 에칭 공정을 통해 생성될 수 있다. 이 특정 예에서 건식 에칭 공정이 사용된다.
도 2 내지 도 22에 도시된 마이크로 LED 어레이는 전기적 바이어스가 인가될 때 515nm 내지 550nm 및 600nm 내지 665nm의 두 개의 서로 다른 방출 파장의 광을 방출하는 두 세트의 LED를 갖도록 설계된다. 도시된 디바이스는 디바이스의 p-측(도시된 마이크로 LED 어레이의 상부)으로부터 광을 방출하도록 구성된다. 제1 발광 영역과 제2 발광 영역 모두의 방출 파장은 원하는 색상 조합의 LED를 얻기 위해 원하는 대로 조정될 수 있다. 제3 LED 구조부의 제3 어레이가 또한 웨이퍼에 추가되어 3개의 이산 파장에서 발광하는 LED 어레이를 제공할 수 있다.
도 23 내지 도 30 - 3색 LED
도 23 내지 도 30은 본 발명의 바람직한 실시형태에 따른 3색 LED 디바이스를 제조하는 단계를 도시하는 개략 측단면도이다.
도 23은 도 6에 도시된 바와 같은 제1 LED 구조부를 도시하며, 여기서 층(2 내지 6)으로 이루어진 제1 LED 구조부는 기판 상의 III-질화물 재료의 버퍼 층(1) 위에 형성된다.
발광 영역의 방출 파장 외에, 도 23 내지 도 30에 도시된 디바이스의 번호가 매겨진 영역(또는 층)의 세부 사항은 도 1 내지 도 22와 관련하여 위에서 설명한 것에 따른다.
층(2 내지 6)(도 1 내지 도 22와 관련하여 전술됨)으로 이루어진 제1 LED 구조부가 기판 위에서 성장된다. 제1 LED는 전기적 바이어스 하에서 바람직하게는 400nm 내지 500nm, 바람직하게는 430nm 내지 470nm의 방출 파장을 갖는 청색 LED이다.
제1 p-도핑된 층(6)의 상부에는 단일 층의 인접한 측방향 부분을 점유하는 III-질화물 재료의 n-도핑된 영역 및 도핑되지 않은 영역을 포함하는 III-질화물 재료의 여러 층이 증착된다. 그런 다음 n-도핑된 영역은 전술한 바와 같이 전기화학적으로 다공화되어 제1 p-도핑된 층(6)의 일부 위에 위치되는 III-질화물 재료의 다공성 영역을 형성한다. 도시된 실시형태에서, 구조부의 측방향 폭의 약 절반은 다공성 영역에 의해 덮이는 반면, 나머지 절반은 도핑되지 않고 에칭 단계 동안 다공화되지 않는 III-질화물 재료의 비다공성 영역에 의해 덮인다. 다공화는 위에서 설명된 III-질화물 재료의 비다공성 중간층을 통해 발생한다.
III-질화물 재료의 비다공성 중간층은 구조부의 전체 폭에 걸쳐 있고, 다공성 영역과 비다공성 영역을 모두 덮는다.
비다공성 중간층 위에 제2 LED 구조부가 성장된다. 제2 LED 구조부는 도 1 내지 도 22와 관련하여 전술한 층(10 내지 14)으로 구성된다. 제2 LED 구조부는 전기적 바이어스 하에서 바람직하게는 500nm 내지 600nm, 바람직하게는 520nm 내지 540nm의 피크 방출 파장의 광을 방출하도록 구성된 종래의 녹색 LED 구조부이다.
제2 LED 구조부는 구조부의 전체 폭에 걸쳐 과성장되어, 제2 LED 구조부의 일부는 다공성 영역 바로 위에 위치되는 반면, 제2 LED 구조부의 다른 부분은 비다공성 영역 바로 위에 위치되도록 한다.
그런 다음 표준 반도체 처리 단계는 도 27에 도시된 바와 같이 제2 LED 구조부(10 내지 14)를 2개의 분리된 메사로 분할하고, 제1 LED 구조부의 영역을 노출시키는 데 사용된다. 제2 LED 구조부의 이러한 분할은 다공성 영역 위에 위치되는 제2 LED 구조부의 하나의 "필라(pillar)" 또는 "메사"를 생성하고, 비다공성 영역 위에 위치되는 제2 LED 구조부의 다른 하나의 "필라" 또는 "메사"를 생성한다. 비다공성 영역 위에 위치된 LED 구조부의 필라는 제3 LED 구조부, 즉 LED3으로 지칭될 수 있는 반면, 다공성 영역 위의 필라는 여전히 제2 LED 구조부, 즉 LED2로 지칭된다.
마스크 층(15)으로 LED 구조부를 패시베이션하고, LED 구조부의 전도성 영역을 노출시키고, p-접점(16)과 n-접점(18)을 증착하는 디바이스 처리 단계는 전술한 바와 같이 수행된다.
도 30에 도시된 바와 같이 기판은 제거되거나 유지될 수 있다. 일 경우에 기판은 제거되고 다른 기판에 전사되거나 부착된다. 상부 전극은 그런 다음 또 다른 캐리어 웨이퍼/기판(21) 또는 마이크로드라이버 회로 보드 또는 백플레인에 접합되어 픽셀 어레이를 형성한다.
바람직한 실시형태에서, 제2 LED 구조부는 전기적 바이어스 하에서 바람직하게는 500nm 내지 600nm, 바람직하게는 520nm 내지 540nm의 피크 방출 파장의 광을 방출하도록 구성된 종래의 녹색 LED 구조부이다. 그러나, 위에서 설명된 바와 같이, 제2 LED 구조부가 III-질화물 재료의 다공성 영역 위에 위치된다는 사실은 다공성 영역 위에 형성되지 않은 동일한 제3 LED 구조부에 비해 제2 LED 구조부의 방출 파장에서 적색 편이를 생성한다. 그 결과 제3 LED 구조부의 발광 영역은 약 515nm 내지 540nm의 피크 EL 파장에서 방출하는 반면, 파장 편이된 제2 LED 구조부는 약 580nm 내지 650nm의 피크 EL 파장에서 방출한다.
따라서 LED 디바이스는 청색 광을 방출하는 제1 LED 구조부, 적색 광을 방출하는 제2 LED 구조부, 및 녹색 광을 방출하는 제3 LED 구조부를 포함하는 적색-녹색-청색 LED 디바이스이다.
동일한 기판 상에 제조된 모두 3개의 LED 구조부를 통합된 디바이스에 제공함으로써, 적색, 녹색 및 청색 LED 구조부가 발광을 위해 컬러 픽셀을 형성하고, 특히 적색, 녹색 및 청색 픽셀이 종래 기술의 제조 방법을 사용하여 가능했던 것보다 더 근접하게 형성되는 적색-녹색-청색 LED 디바이스가 유리하게 제공된다.
당업자라면 개별 LED 구조부의 방출 파장이 알려진 LED 구성 원리에 따라 LED 구조부의 조성과 층 구조를 변경함으로써 제어될 수 있음을 이해할 수 있을 것이다. 따라서 다양한 다색 LED 디바이스가 본 발명을 사용하여 제공될 수 있고, 물론 적색, 녹색 및 청색 이외의 색상 조합이 제공될 수 있다.
도 31 내지 도 37
도 31은 본 발명에 따른 LED 디바이스에 적합한 다공성 템플릿을 도시한 것이다.
다공성 템플릿은 다공성 영역의 상부 표면 위에 배열된 III-질화물 재료의 비다공성 층과 함께 기판 상의 III-질화물 재료의 다공성 영역을 포함한다. 선택적으로 기판과 다공성 영역 사이에 III-질화물 재료의 추가 층이 있을 수 있다.
위에서 보다 상세히 기술된 바와 같이, 다공성 영역은 III-질화물 재료의 n-도핑된 영역을 에피택셜 성장시킨 다음 III-질화물 재료의 도핑되지 않은 층을 에피택셜 성장시키고, 국제 특허 출원 PCT/GB2017/052895(WO2019/063957로 공개됨) 및 PCT/GB2019/050213(WO2019/145728로 공개됨)에 제시된 다공화 공정을 사용하여 n-도핑된 영역을 다공화함으로써 제공될 수 있다.
다공성 영역은 하나 이상의 III-질화물 재료의 하나 이상의 층을 포함할 수 있고, 두께 범위를 가질 수 있다. 바람직한 실시형태에서, 다공성 영역은 예를 들어 GaN 및/또는 InGaN 및/또는 AlGaN을 포함할 수 있다.
도 32에 도시된 바와 같이, 3개의 LED 구조부는 도 31의 다공성 템플릿 상에 서로 상하로 성장될 수 있다.
발광 영역의 방출 파장 외에, 도 23 내지 도 30에 도시된 디바이스의 번호가 매겨진 영역(또는 층)의 세부 사항은 도 1 내지 도 22와 관련하여 위에서 설명된 것에 따른다.
도 22 내지 도 30에 도시된 제조 단계는 도 1 내지 도 22와 관련하여 위에서 설명된 것과 유사하다.
층(2 내지 6)(도 1 내지 도 22와 관련하여 전술됨)으로 이루어진 제1 LED 구조부(LED 1)가 기판 위에 성장된다. 제1 LED는 전기적 바이어스 하에서 바람직하게는 400nm 내지 500nm, 바람직하게는 430nm 내지 470nm의 방출 파장을 갖는 청색 LED이다.
층(10 내지 14)(도 1 내지 도 22와 관련하여 전술됨)으로 이루어진 제2 LED 구조부(LED 2)는 제1 LED 구조부의 상부 위에 성장된다. 제2 LED 구조부는 전기적 바이어스 하에서 바람직하게는 500nm 내지 600nm, 바람직하게는 520nm 내지 540nm의 방출 파장을 갖는 녹색 LED이다.
층(10A 내지 14A)(도 1 내지 도 22와 관련하여 전술된 영역(10 내지 14)과 동일함)으로 이루어진 제3 LED 구조부(LED 3)는 제2 LED 구조부의 상부 위에 성장된다. 제2 LED 구조부는 전기적 바이어스 하에서 바람직하게는 600nm 내지 750nm, 바람직하게는 600nm 내지 650nm의 피크 방출 파장을 갖는 적색 LED이다.
도시된 실시형태의 영역은 다음과 같다:
18 - n-접점
17 - n-도핑된 층을 노출시킨 후의 패시베이션 층
16 - p-접점
15 - 마스크 층
14A - p-도핑된 층(LED3)
13A - EBL(LED3)
12A - 캡 층(LED3)
11A - 발광 영역(LED3)
10A - n-도핑된 층(LED3)
14 - p-도핑된 층(LED2)
13 - EBL(LED2)
12 - 캡 층(LED2)
11 - 발광 영역(LED2)
10 - n-도핑된 층(LED2)
7 - 마스크 층
6 - p-도핑된 층(LED1)
5 - EBL(LED1)
4 - 캡 층(LED1)
3 - 발광 영역(LED1)
2 - n-도핑된 층(LED1)
1 - 템플릿 층(도핑되지 않은 또는 n-도핑된 III-질화물 재료)
기판
제3 LED 구조부의 제3 p-도핑된 층(14A)의 상부 표면에 마스크(7)가 적용된다. 그런 다음 마스크 층(7)에 개구부가 형성되고, 층(10A 내지 14A)과 층(10 내지 14)의 일부를 제거하기 위해 종래의 반도체 에칭 기술이 사용된다.
에칭 후, 제1, 제2 및 제3 LED 구조부의 p-도핑된 층(6, 14 및 14A)이 도 35에 도시된 바와 같이 노출된다. 층(10A 내지 14A)에 의해 형성된 제3 LED 구조부의 필라 또는 메사, 위에 있는 반도체 층 없이 층(10 내지 14)에 의해 형성된 제2 LED 구조부의 일부, 및 위에 있는 반도체 층 없이 층(2 내지 6)에 의해 형성된 제1 LED 구조부의 일부가 남아 있다.
마스크 층(15)으로 LED 구조부를 패시베이션하고, LED 구조부의 전도성 영역을 노출시키고, p-접점(16)과 n-접점(18)을 증착하는 디바이스 처리 단계는 전술한 바와 같이 수행된다.
도 37에 도시된 바와 같이, 기판은 제거되거나 LED 디바이스의 일부로서 유지될 수 있다. 일 경우에 기판은 제거되고 다른 기판에 전사되거나 부착된다. 상부 전극은 그런 다음 다른 캐리어 웨이퍼/기판(21) 또는 마이크로드라이버 회로 보드 또는 백플레인에 접합되어 픽셀 어레이를 형성한다.
도 23 내지 도 30에 기술된 실시형태와 유사하게, LED 디바이스는 따라서 청색 광을 방출하는 제1 LED 구조부, 적색 광을 방출하는 제2 LED 구조부, 및 녹색 광을 방출하는 제3 LED 구조부를 포함하는 적색-녹색-청색 LED 디바이스이다. 이 실시형태에서, 모두 3개의 LED 구조부가 다공성 영역 위에 형성되기 때문에, 모두 3개는 전술한 변형 완화 효과로부터 이익을 얻을 것이다.
적색 편이
도 38 및 도 39는 비다공성 기판 상의 InGaN LED(도 38)의 방출 특성, 및 III-질화물 재료의 다공성 층을 포함하는 템플릿 상에 성장된 동일한 InGaN LED(도 39)의 방출 특성을 비교한다. 이 두 그래프를 비교하면 다공성 템플릿 상의 LED의 방출이 비다공성 템플릿 상의 동일한 LED의 것보다 일관되게 21nm 내지 45nm 더 길기 때문에 다공성 하부 층에 의해 더 긴 방출 파장으로 편이가 발생한 것을 볼 수 있다. 따라서 제1 LED 구조부가 다공성 영역 위에 성장되고 동일한 제2 LED 구조부가 비다공성 영역 위에 성장될 때, 제1 LED 구조부는 제2 LED 구조부보다 더 긴 파장에서 발광한다.

Claims (69)

  1. LED 디바이스를 제조하는 방법으로서,
    제1 LED 구조부 위에 제2 LED 구조부를 형성하는 단계를 포함하되, 상기 제1 LED 구조부 또는 제2 LED 구조부 중 적어도 하나는 III-질화물 재료의 다공성 영역 위에 위치된, LED 디바이스를 제조하는 방법.
  2. 제1항에 있어서, 상기 다공성 영역 위에 상기 제1 LED 구조부를 형성하는 단계 및 상기 제1 LED 구조부 위에 상기 제2 LED 구조부를 형성하는 단계를 포함하는, LED 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 제1 LED 구조부 위에 상기 III-질화물 재료의 다공성 영역을 형성하는 단계; 및
    상기 III-질화물 재료의 다공성 영역 위에 상기 제2 LED 구조부를 형성하는 단계
    를 포함하는, LED 디바이스를 제조하는 방법.
  4. 제3항에 있어서,
    상기 제1 LED 구조부의 제1 p-도핑된 부분 위에 제1 전기 절연 마스크 층을 형성하는 단계;
    상기 제1 p-도핑된 부분의 노출된 영역을 노출시키기 위해 상기 제1 마스크 층의 일부를 제거하는 단계;
    상기 제1 p-도핑된 부분의 노출된 영역 상에 상기 III-질화물 재료의 다공성 영역을 형성하는 단계; 및
    상기 III-질화물 재료의 다공성 영역 위에 상기 제2 LED 구조부를 형성하는 단계
    를 포함하는, LED 디바이스를 제조하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 LED 구조부는 전기적 바이어스 하에서 제1 방출 파장의 광을 방출하도록 구성되고, 상기 제2 LED 구조부는 전기적 바이어스 하에서 상기 제1 방출 파장과는 다른 제2 방출 파장의 광을 방출하도록 구성되는, LED 디바이스를 제조하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 LED 구조부는,
    제1 n-도핑된 부분;
    제1 p-도핑된 부분; 및
    상기 제1 n-도핑된 부분과 상기 제1 p-도핑된 부분 사이에 위치된 제1 발광 영역
    을 포함하고, 바람직하게 상기 방법은 상기 제1 LED 구조부를 형성하는 단계를 포함하는, LED 디바이스를 제조하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 LED 구조부를 형성하는 단계는,
    제2 n-도핑된 부분;
    제2 p-도핑된 부분; 및
    상기 제2 n-도핑된 부분과 상기 제2 p-도핑된 부분 사이에 위치되는 제2 발광 영역
    을 형성하는 단계를 포함하는, LED 디바이스를 제조하는 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 III-질화물 재료의 다공성 영역을 형성하는 단계는 n-도핑된 III-질화물 재료의 영역을 증착하는 단계 및 상기 n-도핑된 III-질화물 재료의 영역을 전기화학적으로 다공화하여 상기 III-질화물 재료의 다공성 영역을 형성하는 단계를 포함하는, LED 디바이스를 제조하는 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 III-질화물 재료의 비다공성 층이 상기 제2 LED 구조부가 형성되는 다공성 영역 위에 비다공성 중간층을 형성하도록 상기 III-질화물 재료의 비다공성 층을 통한 전기화학적 다공화에 의해 상기 III-질화물 재료의 다공성 영역을 형성하는 단계를 포함하는, LED 디바이스를 제조하는 방법.
  10. 제9항에 있어서, 상기 비다공성 중간층은 1nm 내지 3000nm, 바람직하게는 5nm 내지 2000nm의 두께를 갖는, LED 디바이스를 제조하는 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 III-질화물 재료의 다공성 영역은 III-질화물 재료의 다공성 층을 포함하거나 이로 이루어진는, LED 디바이스를 제조하는 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 III-질화물 재료의 다공성 영역은 III-질화물 재료의 다수의 다공성 층의 스택을 포함하는, LED 디바이스를 제조하는 방법.
  13. 제12항에 있어서, 상기 다공성 층의 스택은 교번하는 다공성 층과 비다공성 층의 스택이고, 바람직하게는 상기 스택은 2쌍 내지 50쌍의 다공성 층과 비다공성 층을 포함하는, LED 디바이스를 제조하는 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 다공성 영역은 10nm 내지 4000nm, 또는 100nm 내지 3000nm, 또는 200nm 내지 1000nm의 두께를 갖는, LED 디바이스를 제조하는 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 다공성 영역 또는 각각의 다공성 층은 10% 내지 90%의 다공도 또는 15% 내지 70%의 다공도를 갖는, LED 디바이스를 제조하는 방법.
  16. 제4항 내지 제15항 중 어느 한 항에 있어서, 상기 제1 마스크 층은 SiO2, SiN, SiON 중 하나로 형성되는, LED 디바이스를 제조하는 방법.
  17. 제4항 내지 제16항 중 어느 한 항에 있어서, 상기 제1 마스크 층은 20nm 내지 1000nm, 바람직하게는 200nm 내지 800nm, 특히 바람직하게는 400nm 내지 600nm의 두께를 갖는, LED 디바이스를 제조하는 방법.
  18. 제4항 내지 제17항 중 어느 한 항에 있어서, 상기 제1 마스크 층은 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링, ALD, 증발 또는 인-시츄 MOCVD에 의해 증착되는, LED 디바이스를 제조하는 방법.
  19. 제4항 내지 제18항 중 어느 한 항에 있어서, 상기 제1 마스크 층의 일부를 제거하는 단계는 포토리소그래피, 습식 에칭 또는 건식 에칭, 예를 들어, 유도 결합 건식 에칭(ICP-RIE)을 포함하는, LED 디바이스를 제조하는 방법.
  20. 제4항 내지 제18항 중 어느 한 항에 있어서, 상기 연결층의 제1 노출된 영역은 원형, 정사각형, 직사각형, 육각형 또는 삼각형 형상인, LED 디바이스를 제조하는 방법.
  21. 제4항 내지 제20항 중 어느 한 항에 있어서, 상기 제1 노출된 영역은 0.2㎛ 내지 50㎛, 바람직하게는 0.5㎛ 내지 30㎛, 또는 1㎛ 내지 20㎛, 특히 바람직하게는 10㎛ 미만, 예를 들어, 1㎛ 내지 10㎛의 폭을 갖는, LED 디바이스를 제조하는 방법.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서, 상기 제1 LED 구조부는 기판 상의 III-질화물 재료의 템플릿 층 위에 배열되는, LED 디바이스를 제조하는 방법.
  23. 제22항에 있어서, 상기 III-질화물 재료의 템플릿 층은 III-질화물 재료의 다공성 층인, LED 디바이스를 제조하는 방법.
  24. 제1항 내지 제21항 중 어느 한 항에 있어서, 상기 제1 LED 구조부 위에 제3 LED 구조부를 형성하는 단계를 포함하고, 상기 제3 LED 구조부는 전기적 바이어스 하에서 바람직하게는 상기 제1 및 제2 방출 파장과는 다른 제3 방출 파장의 광을 방출하도록 구성되는, LED 디바이스를 제조하는 방법.
  25. 제1항 내지 제24항 중 어느 한 항에 있어서, 상기 제1 LED는 전기적 바이어스 하에서 400nm 내지 500nm, 바람직하게는 430nm 내지 470nm의 방출 파장의 광을 방출하는 청색 LED 구조부인, LED 디바이스를 제조하는 방법.
  26. 제1항 내지 제25항 중 어느 한 항에 있어서, 상기 제2 LED 구조부는 전기적 바이어스 하에서 500nm 내지 600nm, 바람직하게는 520nm 내지 540nm의 방출 파장의 광을 방출하도록 구성된 녹색 LED 구조부인, LED 디바이스를 제조하는 방법.
  27. 제1항 내지 제26항 중 어느 한 항에 있어서, 상기 제2 LED 구조부를 형성하기 전에, 상기 제1 LED 구조부 위에 III-질화물 재료의 비다공성 영역을 형성하는 단계를 포함하고, 상기 비다공성 영역은 상기 다공성 영역과 동일한 평면에 배열되는, LED 디바이스를 제조하는 방법.
  28. 제1항 내지 제27항 중 어느 한 항에 있어서, 상기 제2 LED 구조부는 상기 다공성 영역과 상기 비다공성 영역 모두 위에 형성되는, LED 디바이스를 제조하는 방법.
  29. 제28항에 있어서, 상기 제2 LED 구조부를 상기 다공성 영역 위에 위치되는 제2 LED 구조부와, 상기 비다공성 영역 위에 위치되는 제3 LED 구조부로 분할하는 단계를 포함하는, LED 디바이스를 제조하는 방법.
  30. LED 어레이를 제조하는 방법으로서,
    제1 LED 구조부의 제1 어레이를 형성하는 단계, 및
    상기 제1 LED 구조부의 제1 어레이 위에 제2 LED 구조부의 제2 어레이를 형성하는 단계
    를 포함하고, 상기 LED 구조부의 제1 어레이 또는 제2 어레이 중 적어도 하나는 III-질화물 재료의 다공성 영역 위에 위치되는, LED 어레이를 제조하는 방법.
  31. 제30항에 있어서,
    상기 다공성 영역 위에 LED 구조부의 제1 어레이를 형성하는 단계, 및
    상기 제1 LED 구조부 위에 상기 LED 구조부의 제2 어레이를 형성하는 단계
    를 포함하는, LED 어레이를 제조하는 방법.
  32. 제30항에 있어서,
    상기 제1 LED 구조부 위에 상기 III-질화물 재료의 다공성 영역을 형성하는 단계; 및
    상기 III-질화물 재료의 다공성 영역 위에 상기 제2 LED 구조부를 형성하는 단계
    를 포함하는, LED 어레이를 제조하는 방법.
  33. 제30항 내지 제32항 중 어느 한 항에 있어서,
    상기 제1 LED 구조부 위에 제1 LED 구조부와 제2 LED 구조부를 형성하는 단계, 및
    상기 LED 구조부를 상기 제1 LED 구조부의 제1 어레이와 상기 LED 구조부의 제2 어레이로 분할하는 단계
    를 포함하는, LED 어레이를 제조하는 방법.
  34. 제30항 내지 제33항 중 어느 한 항에 있어서,
    상기 제1 LED 구조부의 제1 p-도핑된 부분 위에 III-질화물 재료의 다공성 영역을 형성하는 단계; 및
    상기 III-질화물 재료의 다공성 영역 위에 제2 LED 구조부의 어레이를 형성하는 단계
    를 포함하는, LED 어레이를 제조하는 방법.
  35. 제34항에 있어서,
    상기 제1 LED 구조부의 제1 p-도핑된 부분 위에 제1 전기 절연 마스크 층을 형성하는 단계;
    상기 제1 p-도핑된 부분의 노출된 영역의 어레이를 노출시키기 위해 상기 제1 마스크 층의 복수의 부분을 제거하는 단계;
    상기 제1 p-도핑된 부분 상의 상기 어레이 내의 각각의 노출된 영역 상에 III-질화물 재료의 다공성 영역을 형성하는 단계; 및
    상기 III-질화물 재료의 복수의 다공성 영역 각각 위에 제2 LED 구조부를 형성함으로써 제2 LED 구조부의 어레이를 형성하는 단계
    를 포함하는, LED 어레이를 제조하는 방법.
  36. 제30항 내지 제35항 중 어느 한 항에 있어서, 바람직하게는 상기 제1 LED 구조부에 채널을 에칭함으로써, 상기 제1 LED 구조부를 복수의 제1 LED 구조부로 분할하는 단계를 포함하는, LED 어레이를 제조하는 방법.
  37. 3색 LED 디바이스를 제조하는 방법으로서,
    III-질화물 재료의 다공성 영역을 형성하는 단계;
    상기 III-질화물 재료의 다공성 영역 위에 제1 LED 구조부를 형성하는 단계;
    상기 제1 LED 구조부 위에 제2 LED 구조부를 형성하는 단계; 및
    상기 제2 LED 구조부 위에 제3 LED 구조부를 형성하는 단계
    를 포함하는, 3색 LED 디바이스를 제조하는 방법.
  38. 3색 LED 디바이스를 제조하는 방법으로서,
    제1 LED 구조부 위에 III-질화물 재료의 다공성 영역을 형성하는 단계;
    상기 제1 LED 구조부 위에 III-질화물 재료의 비다공성 영역을 형성하는 단계로서, 상기 비다공성 영역은 상기 다공성 영역과 동일한 평면에 배열되는, 상기 비다공성 영역을 형성하는 단계;
    상기 III-질화물 재료의 다공성 영역 위에 제2 LED 구조부를 형성하는 단계; 및
    상기 III-질화물 재료의 비다공성 영역 위에 제3 LED 구조부를 형성하는 단계
    를 포함하는, 3색 LED 디바이스를 제조하는 방법.
  39. 제37항 또는 제38항에 있어서, 상기 제1 LED 구조부는 제1 방출 파장의 광을 방출하도록 구성되고, 상기 제2 LED 구조부는 상기 제1 방출 파장과는 다른 제2 방출 파장의 광을 방출하도록 구성되고, 상기 제3 LED 구조부는 상기 제1 방출 파장 및 제2 방출 파장과는 다른 제3 방출 파장의 광을 방출하도록 구성되는, 3색 LED 디바이스를 제조하는 방법.
  40. 제37항 내지 제39항 중 어느 한 항에 있어서, 상기 제2 LED 구조부는 상기 제3 LED 구조부와 동일하고, 상기 제2 LED 구조부와 상기 제3 LED 구조부는 동시에 형성되는, 3색 LED 디바이스를 제조하는 방법.
  41. 제37항 내지 제40항 중 어느 한 항에 있어서, 상기 제2 및 제3 LED 구조부는 전기적 바이어스 하에서 500nm 내지 600nm, 바람직하게는 520nm 내지 540nm의 방출 파장의 광을 방출하도록 구성되고, 상기 제1 LED 구조부는 전기적 바이어스 하에서 400nm 내지 500nm, 바람직하게는 430nm 내지 470nm의 방출 파장의 광을 방출하도록 구성되는, 3색 LED 디바이스를 제조하는 방법.
  42. LED 디바이스로서,
    제1 LED 구조부 위에 위치된 제2 LED 구조부를 포함하고, 상기 제1 LED 구조부 또는 제2 LED 구조부 중 적어도 하나는 III-질화물 재료의 다공성 영역 위에 위치되는, LED 디바이스.
  43. 제42항에 있어서, 상기 제1 LED 구조부는 상기 다공성 영역 위에 위치되고, 상기 제2 LED 구조부는 상기 제1 LED 구조부 위에 위치되는, LED 디바이스.
  44. 제42항에 있어서,
    제1 LED 구조부,
    상기 제1 LED 구조부 위의 III-질화물 재료의 다공성 영역, 및
    상기 III-질화물 재료의 다공성 영역 위에 위치된 제2 LED 구조부
    를 포함하는, LED 디바이스.
  45. 제42항 내지 제44항 중 어느 한 항에 있어서, 상기 제1 LED 구조부는 제1 방출 파장의 광을 방출하도록 구성되고, 상기 제2 LED 구조부는 상기 제1 방출 파장과는 다른 제2 방출 파장의 광을 방출하도록 구성되는, LED 디바이스.
  46. 제42항 내지 제45항 중 어느 한 항에 있어서, 상기 다공성 영역과 상기 다공성 영역 위에 위치된 LED 구조부 사이에 위치된 Ⅲ-질화물 재료의 비다공성 중간층을 포함하는, LED 디바이스.
  47. 제42항 내지 제46항 중 어느 한 항에 있어서, 상기 제1 LED 구조부는,
    제1 n-도핑된 부분;
    제1 p-도핑된 부분; 및
    상기 제1 n-도핑된 부분과 상기 제1 p-도핑된 부분 사이에 위치되는 제1 발광 영역
    을 포함하고,
    상기 제2 LED 구조부는,
    제2 n-도핑된 부분;
    제2 p-도핑된 부분; 및
    상기 제2 n-도핑된 부분과 상기 제2 p-도핑된 부분 사이에 위치되는 제2 발광 영역
    을 포함하는, LED 디바이스.
  48. 제47항에 있어서, 상기 제1 및/또는 제2 n-도핑된 부분은 n-도핑된 III-질화물층을 포함하고, 바람직하게는 상기 n-도핑된 부분은 n-GaN, 또는 n-InGaN, 또는 교번하는 n-GaN/n-InGaN층의 스택, 또는 다른 농도의 인듐을 함유하는 교번하는 n-InGaN/n-InGaN층의 스택을 포함하는, LED 디바이스.
  49. 제47항 또는 제48항에 있어서, 상기 제1 및/또는 제2 발광 영역은 하나 이상의 III-질화물 발광층을 포함하고, 상기 발광층 또는 각각의 발광층은 양자 우물, 또는 양자점, 조각난 또는 불연속 양자 우물과 같은 양자 구조를 포함하는 나노구조화된 층을 포함하는, LED 디바이스.
  50. 제49항에 있어서, 상기 LED 구조부의 하나 이상의 발광층은 InxGa1 - xN 조성을 갖고, 0.10≤x≤0.30, 바람직하게는 0.18≤x≤0.30, 특히 바람직하게는 0.20≤x≤0.30인, LED 디바이스.
  51. 제49항 또는 제50항에 있어서, 상기 제2 LED 구조부의 하나 이상의 발광층은 InyGa1-yN 조성을 갖고, 0.20≤y≤0.40, 바람직하게는 0.26≤y≤0.40, 특히 바람직하게는 0.30≤y≤0.40인, LED 디바이스.
  52. 제44항 내지 제51항 중 어느 한 항에 있어서, 상기 제1 LED 구조부의 p-도핑된 부분 위에 위치된 III-질화물 재료의 비다공성 영역을 추가로 포함하고, 상기 비다공성 영역은 바람직하게는 상기 다공성 영역과 동일한 평면에 위치되는, LED 디바이스.
  53. 제42항 내지 제52항 중 어느 한 항에 있어서, 제3 LED 구조부를 추가로 포함하고, 상기 제3 LED 구조부는 상기 제1 LED 구조부 위에 또는 상기 제2 LED 구조부 위에 위치되고, 상기 제3 LED 구조부는 상기 제1 및 제2 방출 파장과는 다른 제3 방출 파장의 광을 방출하도록 구성되는, LED 디바이스.
  54. 제53항에 있어서, 상기 제3 LED 구조부는 상기 III-질화물 재료의 비다공성 영역 위에 위치되는, LED 디바이스.
  55. 제53항 또는 제54항에 있어서, 상기 제3 LED 구조부의 하나 이상의 발광층은 InzGa1-zN 조성을 갖고, 0.20≤z≤0.40, 바람직하게는 0.26≤z≤0.40, 특히 바람직하게는 0.30≤z≤0.40인, LED 디바이스.
  56. LED 어레이로서, 기판 상에 형성된 제42항 내지 제55항 중 어느 한 항에 따른 복수의 LED 디바이스를 포함하는, LED 어레이.
  57. LED 어레이로서,
    제1 LED 구조부의 제1 어레이, 및
    상기 제1 LED 구조부 위에 위치된 제2 LED 구조부의 제2 어레이
    를 포함하고, 상기 LED 구조부의 제1 어레이 및/또는 제2 어레이는 III-질화물 재료의 하나 이상의 다공성 영역 위에 위치되는, LED 어레이.
  58. 3색 LED 디바이스로서,
    제1 방출 파장의 광을 방출하도록 구성된 제1 LED 구조부,
    상기 제1 LED 구조부 위에 위치되고, 상기 제1 발광 파장과는 다른 제2 발광 파장의 광을 방출하도록 구성된 제2 LED 구조부, 및
    상기 제1 LED 구조부 위에 위치되고, 상기 제1 및 제2 방출 파장과는 다른 제3 방출 파장의 광을 방출하도록 구성된 제3 LED 구조부
    를 포함하고,
    상기 제1, 제2 및 제3 LED 구조부 중 적어도 하나는 III-질화물 재료의 다공성 영역 위에 위치되는, 3색 LED 디바이스.
  59. 제58항에 있어서, 상기 제1 LED 구조부는 상기 III-질화물 재료의 다공성 영역 위에 위치되는, 3색 LED 디바이스.
  60. 제58항에 있어서, 상기 제2 LED 구조부는 III-질화물 재료의 다공성 영역 위에 위치되고, 상기 III-질화물 재료의 다공성 영역은 상기 제2 LED 구조부와 상기 제1 LED 구조부 사이에 위치되는, 3색 LED 디바이스.
  61. 제58항 내지 제60항 중 어느 한 항에 있어서, 상기 디바이스는 적색-녹색-청색(RGB) LED 디바이스이고, 상기 제1, 제2 및 제3 LED 구조부는 인가된 전기적 바이어스 하에서 적색, 녹색 및 청색 광을 방출하도록 구성되는, 3색 LED 디바이스.
  62. 제58항 내지 제61항 중 어느 한 항에 있어서, 상기 제2 LED 구조부는 상기 III-질화물 재료의 다공성 영역 위에 위치되고, 상기 제3 LED 구조부는 상기 III-질화물 재료의 다공성 영역 위에 위치되지 않는, 3색 LED 디바이스.
  63. 제62항에 있어서, 상기 제3 LED 구조부는 상기 제2 LED 구조부와 동일하고, 상기 제2 및 제3 LED 구조부는 상기 제2 LED 구조부 아래의 다공성 영역으로 인해 다른 방출 파장의 광을 방출하는, 3색 LED 디바이스.
  64. 제62항 또는 제63항에 있어서, 상기 제2 LED 구조부는 515nm 내지 540nm의 피크 파장에서 방출하기 위한 LED 구조부이고, 상기 제2 LED 구조부 아래의 III-질화물 재료의 다공성 영역은 상기 제2 LED 구조부의 방출 파장을 600nm 내지 650nm로 편이시키는, 3색 LED 디바이스.
  65. 제63항 또는 제64항에 있어서, 상기 제2 LED 구조부와 상기 제3 LED 구조부의 하나 이상의 발광층은 InxGa1-xN 조성을 갖고, 0.10≤x≤0.40, 바람직하게는 0.18≤x≤0.30, 특히 바람직하게는 0.22≤x≤0.30인, 3색 LED 디바이스.
  66. 제58항 내지 제65항 중 어느 한 항에 있어서, 상기 제3 LED 구조부는 상기 제1 LED 구조부 위의 III-질화물 재료의 비다공성 영역 위에 위치되는, 3색 LED 디바이스.
  67. 제58항 내지 제66항 중 어느 한 항에 있어서, 상기 제1 LED 구조부는 전기적 바이어스 하에서 400nm 내지 500nm, 바람직하게는 430nm 내지 470nm의 피크 파장의 광을 방출하도록 구성되는, 3색 LED 디바이스.
  68. 제58항 내지 제67항 중 어느 한 항에 있어서, 상기 제1 LED 구조부의 하나 이상의 발광층은 InzGa1-zN 조성을 갖고, 0.10≤z≤0.30, 바람직하게는 0.12≤z≤0.25이고, 특히 바람직하게는 0.15≤z≤0.20인, 3색 LED 디바이스.
  69. 제58항 내지 제68항 중 어느 한 항에 있어서, 상기 제1, 제2 및 제3 LED 구조부는,
    상기 제1 LED 구조부가 전기적 바이어스 하에서 400nm 내지 500nm의 피크 파장의 광을 방출하고;
    상기 제2 LED 구조부는 전기적 바이어스 하에서 600nm 내지 650nm의 피크 파장의 광을 방출하고;
    상기 제3 LED 구조부는 전기적 바이어스 하에서 515nm 내지 550nm의 피크 파장의 광을 방출하도록 구성된, 3색 LED 디바이스.
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