KR20230056092A - 신호 생성부, 신호 생성 방법, 및 표시 장치 - Google Patents

신호 생성부, 신호 생성 방법, 및 표시 장치 Download PDF

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KR20230056092A
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Abstract

신호 생성부는 수평 시간당 클록 신호들의 개수에 기초하여 기준 수평 동기화 신호들을 생성하는 기준 수평 동기화 신호 생성 블록, 수평 시간당 클록 신호들의 개수에 기초하여 제1 프레임 클록 개수를 계산하는 프레임 클록 계산 블록, 제1 프레임 클록 개수와 프레임 시간당 클록 신호들의 개수에 기초하여 생성된 제2 프레임 클록 개수를 비교하여 클록 오프셋을 계산하는 프레임 클록 비교 블록, 기준 수평 동기화 신호들에 클록 오프셋에 대응하는 개수의 클록 신호들을 분배하여 수평 동기화 신호들을 생성하는 클록 분배 블록, 그리고 수평 동기화 신호들에 기초하여 수직 동기화 신호를 생성하는 수직 동기화 신호 생성 블록을 포함할 수 있다.

Description

신호 생성부, 신호 생성 방법, 및 표시 장치{SIGNAL GENERATOR, METHOD OF GENERATING SIGNAL, AND DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 신호 생성부, 신호 생성 방법 및 신호 생성부를 포함하는 표시 장치에 관한 것이다.
표시 장치는 외부에서 입력되는 영상 데이터와의 동기화를 위한 동기화 신호들을 생성할 수 있다. 동기화 신호들은 수평 동기화 신호 및 수직 동기화 신호를 포함할 수 있다. 동기화 신호들은 클록 발진기에서 생성되는 클록 신호들에 기초하여 생성될 수 있다. 예를 들면, 수평 동기화 신호는 클록 신호들을 카운팅하여 생성될 수 있고, 수직 동기화 신호는 수평 동기화 신호들을 카운팅하여 생성될 수 있다.
수평 동기화 신호는 클록 신호들을 카운팅하여 생성되고 수직 동기화 신호는 수평 동기화 신호들을 카운팅하여 생성되기 때문에, 이상적인 수직 동기화 신호의 주파수와 수평 동기화 신호들을 카운팅하여 생성된 수직 동기화 신호의 주파수 사이에는 수직 동기화 신호의 계산에 따른 편차가 발생할 수 있다. 특히, 클록 신호들의 주파수가 감소할수록, 이상적인 수직 동기화 신호의 주파수와 수평 동기화 신호들을 카운팅하여 생성된 수직 동기화 신호의 주파수 사이에는 편차가 증가할 수 있다.
클록 발진기에서 생성되는 클록 신호의 길이에는 표시 장치의 온도 등에 따라 편차가 발생할 수 있다. 수평 동기화 신호는 클록 신호들을 카운팅하여 생성되고 수직 동기화 신호는 수평 동기화 신호들을 카운팅하여 생성되기 때문에, 이상적인 수직 동기화 신호의 주파수와 수평 동기화 신호들을 카운팅하여 생성된 수직 동기화 신호의 주파수 사이에는 표시 장치의 온도 등에 따른 편차가 발생할 수 있다.
본 발명의 일 목적은 정확한 수직 동기화 신호를 생성하는 신호 생성부 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 일 목적은 정확한 수직 동기화 신호를 생성하기 위한 신호 생성 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 신호 생성부는 수평 시간당 클록 신호들의 개수에 기초하여 기준 수평 동기화 신호들을 생성하는 기준 수평 동기화 신호 생성 블록, 상기 수평 시간당 상기 클록 신호들의 상기 개수에 기초하여 제1 프레임 클록 개수를 계산하는 프레임 클록 계산 블록, 상기 제1 프레임 클록 개수와 프레임 시간당 상기 클록 신호들의 개수에 기초하여 생성된 제2 프레임 클록 개수를 비교하여 클록 오프셋을 계산하는 프레임 클록 비교 블록, 상기 기준 수평 동기화 신호들에 상기 클록 오프셋에 대응하는 개수의 상기 클록 신호들을 분배하여 수평 동기화 신호들을 생성하는 클록 분배 블록, 그리고 상기 수평 동기화 신호들에 기초하여 수직 동기화 신호를 생성하는 수직 동기화 신호 생성 블록을 포함할 수 있다.
일 실시예에 있어서, 상기 신호 생성부는 상기 클록 신호들과 외부로부터 제공되는 기준 클록 신호들을 비교하여 클록 게인을 생성하는 편차 검출 블록 및 상기 프레임 시간당 상기 클록 신호들의 상기 개수에 상기 클록 게인을 승산하여 상기 제2 프레임 클록 개수를 계산하는 클록 보상 블록을 더 포함할 수 있다.
일 실시예에 있어서, 상기 클록 게인은 단위 시간당 상기 클록 신호들의 개수와 상기 단위 시간당 상기 기준 클록 신호들의 개수의 비율일 수 있다.
일 실시예에 있어서, 상기 클록 오프셋은 상기 제1 프레임 클록 개수와 상기 제2 프레임 클록 개수의 차이일 수 있다.
일 실시예에 있어서, 상기 클록 분배 블록은 상기 기준 수평 동기화 신호들에 2 수평 시간들(2H)마다 상기 클록 신호들을 분배할 수 있다.
일 실시예에 있어서, 상기 클록 분배 블록은 상기 기준 수평 동기화 신호들에 1 수평 시간(1H) 또는 3 수평 시간들(3H)마다 상기 클록 신호들을 분배할 수 있다.
일 실시예에 있어서, 상기 클록 분배 블록은 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 한 개의 클록 신호를 분배할 수 있다.
일 실시예에 있어서, 상기 클록 분배 블록은 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 두 개 또는 세 개의 클록 신호를 분배할 수 있다.
일 실시예에 있어서, 상기 클록 분배 블록이 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 분배하는 클록 신호들의 개수는 일정할 수 있다.
일 실시예에 있어서, 상기 클록 분배 블록이 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 분배하는 클록 신호들의 개수는 가변적일 수 있다.
일 실시예에 있어서, 상기 프레임 시간은 액티브 구간 및 포치 구간을 포함할 수 있고, 상기 클록 분배 블록은 상기 기준 수평 동기화 신호들 중 상기 포치 구간 내의 기준 수평 동기화 신호들에 상기 클록 신호들을 분배할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 신호 생성 방법은 수평 시간당 클록 신호들의 개수에 기초하여 기준 수평 동기화 신호들을 생성하는 단계, 상기 수평 시간당 상기 클록 신호들의 상기 개수에 기초하여 제1 프레임 클록 개수를 계산하는 단계, 상기 제1 프레임 클록 개수와 프레임 시간당 상기 클록 신호들의 개수에 기초하여 생성된 제2 프레임 클록 개수를 비교하여 클록 오프셋을 계산하는 단계, 상기 기준 수평 동기화 신호들에 상기 클록 오프셋에 대응하는 개수의 상기 클록 신호들을 분배하여 수평 동기화 신호들을 생성하는 단계, 그리고 상기 수평 동기화 신호들에 기초하여 수직 동기화 신호를 생성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 신호 생성 방법은 상기 클록 신호들과 외부로부터 제공되는 기준 클록 신호들을 비교하여 클록 게인을 생성하는 단계 및 상기 프레임 시간당 상기 클록 신호들의 상기 개수에 상기 클록 게인을 승산하여 상기 제2 프레임 클록 개수를 계산하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 기준 수평 동기화 신호들에 상기 클록 신호들을 분배하는 단계는 상기 기준 수평 동기화 신호들에 1 수평 시간(1H), 2 수평 시간들(2H), 또는 3 수평 시간들(3H)마다 상기 클록 신호들을 분배할 수 있다.
일 실시예에 있어서, 상기 기준 수평 동기화 신호들에 상기 클록 신호들을 분배하는 단계는 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 한 개, 두 개, 또는 세 개의 클록 신호를 분배할 수 있다.
일 실시예에 있어서, 상기 기준 수평 동기화 신호들에 상기 클록 신호들을 분배하는 단계에서 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 분배되는 클록 신호들의 개수는 일정할 수 있다.
일 실시예에 있어서, 상기 프레임 시간은 액티브 구간 및 포치 구간을 포함할 수 있고, 상기 기준 수평 동기화 신호들에 상기 클록 신호들을 분배하는 단계는 상기 기준 수평 동기화 신호들 중 상기 포치 구간 내의 기준 수평 동기화 신호들에 상기 클록 신호들을 분배할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 상기 화소들에 스캔 신호들을 제공하는 스캔 구동부, 상기 화소들에 데이터 신호들을 제공하는 데이터 구동부, 상기 스캔 구동부의 구동 및 상기 데이터 구동부의 구동을 제어하는 타이밍 제어부, 그리고 수평 시간당 클록 신호들의 개수에 기초하여 생성된 제1 프레임 클록 개수와 프레임 시간당 상기 클록 신호들의 개수에 기초하여 생성된 제2 프레임 클록 개수를 비교하여 클록 오프셋을 계산하고, 기준 수평 동기화 신호들에 상기 클록 오프셋에 대응하는 개수의 상기 클록 신호들을 분배하여 수평 동기화 신호들을 생성하며, 상기 수평 동기화 신호들에 기초하여 수직 동기화 신호를 생성하고, 상기 수평 동기화 신호들 및 상기 수직 동기화 신호를 타이밍 제어부에 제공하는 신호 생성부를 포함할 수 있다.
일 실시예에 있어서, 상기 신호 생성부는 상기 수평 시간당 상기 클록 신호들의 상기 개수에 기초하여 상기 기준 수평 동기화 신호들을 생성하는 기준 수평 동기화 신호 생성 블록, 상기 수평 시간당 상기 클록 신호들의 상기 개수에 기초하여 상기 제1 프레임 클록 개수를 계산하는 프레임 클록 계산 블록, 상기 제1 프레임 클록 개수와 상기 제2 프레임 클록 개수를 비교하여 상기 클록 오프셋을 계산하는 프레임 클록 비교 블록, 상기 기준 수평 동기화 신호들에 상기 클록 오프셋에 대응하는 개수의 상기 클록 신호들을 분배하여 상기 수평 동기화 신호들을 생성하는 클록 분배 블록, 그리고 상기 수평 동기화 신호들에 기초하여 상기 수직 동기화 신호를 생성하는 수직 동기화 신호 생성 블록을 포함할 수 있다.
일 실시예에 있어서, 상기 신호 생성부는 상기 클록 신호들과 외부로부터 제공되는 기준 클록 신호들을 비교하여 클록 게인을 생성하는 편차 검출 블록 및 상기 프레임 시간당 상기 클록 신호들의 상기 개수에 상기 클록 게인을 승산하여 상기 제2 프레임 클록 개수를 계산하는 클록 보상 블록을 더 포함할 수 있다.
본 발명의 실시예들에 따른 신호 생성부, 신호 생성 방법, 및 표시 장치에 있어서, 수평 시간당 클록 신호들의 개수에 기초하여 생성된 제1 프레임 클록 개수와 프레임 시간당 클록 신호들의 개수에 기초하여 생성된 제2 프레임 클록 개수를 비교하여 클록 오프셋을 계산하고, 기준 수평 동기화 신호들에 클록 오프셋에 대응하는 개수의 클록 신호들을 분배하여 생성된 수평 동기화 신호들에 기초하여 수직 동기화 신호들을 생성함에 따라, 계산 편차, 온도 편차 등이 보상된 수직 동기화 신호를 생성할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 화소를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 신호 생성부를 나타내는 블록도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면들이다.
도 6은 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 신호 생성 방법을 나타내는 순서도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 신호 생성부, 신호 생성 방법, 및 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 스캔 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 신호 생성부(150), 및 클록 발진부(160)를 포함할 수 있다.
표시 패널(110)은 영상을 표시할 수 있다. 표시 패널(110)은 복수의 화소들(PX)을 포함할 수 있다. 화소들(PX)은 실질적인 행렬 형태로 배열될 수 있고, 이에 따라, 화소들(PX)은 화소 행들 및 화소 열들을 정의할 수 있다. 화소들(PX) 각각은 광을 방출할 수 있고, 표시 패널(110)은 상기 광이 조합된 영상을 표시할 수 있다. 일 실시예에 있어서, 화소들(PX) 각각은 적색, 녹색, 청색, 및 백색 중 적어도 하나의 광을 방출할 수 있다.
스캔 구동부(120)는 스캔 제어 신호(SCS)에 기초하여 스캔 신호들(SS)을 생성할 수 있다. 스캔 구동부(120)는 화소들(PX)에 스캔 신호들(SS)을 제공할 수 있다. 스캔 구동부(120)는 상기 화소 행들에 스캔 신호들(SS)을 순차적으로 제공할 수 있다. 일 실시예에 있어서, 스캔 구동부(120)는 회로의 형태로 표시 패널(110)에 형성될 수 있다.
데이터 구동부(130)는 데이터 제어 신호(DCS) 및 출력 영상 데이터(ID')에 기초하여 데이터 신호들(DS)을 생성할 수 있다. 데이터 구동부(130)는 화소들(PX)에 데이터 신호들(DS)을 제공할 수 있다. 데이터 구동부(130)는 스캔 신호들(SS)에 의해 선택된 화소 행들에 데이터 신호들(DS)을 제공할 수 있다. 일 실시예에 있어서, 데이터 구동부(130)는 구동 칩의 형태로 표시 패널(110) 또는 표시 패널(110)에 전기적으로 연결되는 회로 기판에 실장될 수 있다.
타이밍 제어부(140)는 스캔 구동부(120)의 구동 및 데이터 구동부(130)의 구동을 제어할 수 있다. 타이밍 제어부(140)는 제어 신호 및 입력 영상 데이터(ID)에 기초하여 스캔 제어 신호(SCS), 데이터 제어 신호(DCS), 및 출력 영상 데이터(ID')를 생성할 수 있다. 상기 제어 신호는 클록 신호들(CLK), 수평 동기화 신호들(HSYNC), 및 수직 동기화 신호(VSYNC)를 포함할 수 있다. 타이밍 제어부(140)는 스캔 구동부(120)에 스캔 제어 신호(SCS)를 제공할 수 있고, 데이터 구동부(130)에 데이터 제어 신호(DCS) 및 출력 영상 데이터(ID')를 제공할 수 있다. 일 실시예에 있어서, 타이밍 제어부(140)는 구동 칩의 형태로 표시 패널(110)에 전기적으로 연결되는 회로 기판에 실장될 수 있다.
신호 생성부(150)는 클록 신호들(CLK)에 기초하여 수평 동기화 신호들(HSYNC) 및 수직 동기화 신호(VSYNC)를 생성할 수 있다. 구체적으로, 신호 생성부(150)는 클록 신호들(CLK)을 카운팅하여 수평 동기화 신호(HSYNC)를 생성할 수 있고, 수평 동기화 신호들(HSYNC)을 카운팅하여 수직 동기화 신호(VSYNC)를 생성할 수 있다. 신호 생성부(150)는 타이밍 제어부(140)에 수평 동기화 신호들(HSYNC) 및 수직 동기화 신호(VSYNC)를 제공할 수 있다. 일 실시예에 있어서, 신호 생성부(150)는 구동 칩의 형태로 표시 패널(110)에 전기적으로 연결되는 회로 기판에 실장될 수 있다.
클록 발진부(160)는 미리 정해진 주파수를 가지는 클록 신호들(CLK)을 생성할 수 있다. 클록 발진부(160)는 클록 신호들(CLK)을 타이밍 제어부(140) 및 신호 생성부(150)에 제공할 수 있다.
도 2는 도 1의 표시 장치(100)에 포함되는 화소(PX)를 나타내는 회로도이다.
도 2를 참조하면, 일 실시예에 있어서, 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 스토리지 커패시터(CST), 및 발광 소자(LE)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광 소자(LE)에 구동 전류를 제공할 수 있다. 제1 트랜지스터(T1)의 제1 전극은 제1 전원 전압(ELVDD)을 수신할 수 있고, 제1 트랜지스터(T1)의 제2 전극은 발광 소자(LE)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 신호(SS)에 대응하여 제1 트랜지스터(T1)에 데이터 신호(DS)를 제공할 수 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터 신호(DS)를 수신할 수 있고, 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 신호(SS)를 수신할 수 있다.
일 실시예에 있어서, 도 2에 도시된 바와 같이 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 P형 트랜지스터일 수 있다. 다른 실시예에 있어서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 중 적어도 하나는 N형 트랜지스터일 수도 있다.
스토리지 커패시터(CST)는 제1 트랜지스터(T1)의 상기 제1 전극과 상기 게이트 전극 사이의 전압을 유지할 수 있다. 스토리지 커패시터(CST)의 제1 전극은 제1 트랜지스터(T1)의 상기 제1 전극에 연결될 수 있고, 스토리지 커패시터(CST)의 제2 전극은 제1 트랜지스터(T1)의 상기 게이트 전극에 연결될 수 있다.
발광 소자(LE)는 상기 구동 전류에 기초하여 광을 방출할 수 있다. 발광 소자(LE)의 제1 전극은 제1 트랜지스터(T1)에 연결될 수 있고, 발광 소자(LE)의 제2 전극은 제2 전원 전압(ELVSS)을 수신할 수 있다.
일 실시예에 있어서, 발광 소자(LE)는 유기 발광 다이오드일 수 있다. 다른 실시예에 있어서, 발광 소자(LE)는 무기 발광 다이오드 또는 양자점 발광 다이오드일 수도 있다.
도 2는 화소(PX)가 두 개의 트랜지스터들 및 하나의 커패시터를 포함하는 일 실시예를 나타내고 있으나, 본 발명은 이에 한정되지 아니한다. 다른 실시예에 있어서, 화소(PX)는 세 개 이상의 트랜지스터들 및/또는 두 개 이상의 커패시터들을 포함할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 신호 생성부(150)를 나타내는 블록도이다.
도 3을 참조하면, 신호 생성부(150)는 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 기초하여 생성된 제1 프레임 클록 개수(NUM_CLK_FRM1)와 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)에 기초하여 생성된 제2 프레임 클록 개수(NUM_CLK_FRM2)를 비교하여 클록 오프셋(O_CLK)을 계산할 수 있고, 기준 수평 동기화 신호들(HSYNC_R)에 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배하여 수평 동기화 신호들(HSYNC)을 생성할 수 있으며, 수평 동기화 신호들(HSYNC)에 기초하여 수직 동기화 신호(VSYNC)를 생성할 수 있다.
신호 생성부(150)는 기준 수평 동기화 신호 생성 블록(151), 프레임 클록 계산 블록(152), 프레임 클록 비교 블록(153), 클록 분배 블록(154), 수직 동기화 신호 생성 블록(155), 편차 검출 블록(156), 및 클록 보상 블록(157)을 포함할 수 있다.
기준 수평 동기화 신호 생성 블록(151)은 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 기초하여 기준 수평 동기화 신호들(HSYNC_R)을 생성할 수 있다. 수평 시간당 클록 신호들의 개수(NUM_CLK_H)는 1 수평 시간(1H) 동안 생성 또는 전송되는 클록 신호들(CLK)의 개수일 수 있다. 기준 수평 동기화 신호들(HSYNC_R) 각각은 보상 전의 수평 동기화 신호일 수 있다. 기준 수평 동기화 신호 생성 블록(151)은 클록 분배 블록(154)에 기준 수평 동기화 신호들(HSYNC_R)을 제공할 수 있다.
프레임 클록 계산 블록(152)은 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 기초하여 제1 프레임 클록 개수(NUM_CLK_FRM1)를 계산할 수 있다. 구체적으로, 프레임 클록 계산 블록(152)은 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 프레임 시간당 수평 시간들의 개수를 승산하여 제1 프레임 클록 개수(NUM_CLK_FRM1)를 계산할 수 있다. 예를 들면, 프레임 클록 계산 블록(152)은 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 액티브 구간당 수평 시간들의 개수 및 포치 구간당 수평 시간들의 개수의 합을 승산하여 제1 프레임 클록 개수(NUM_CLK_FRM1)를 계산할 수 있다. 프레임 클록 계산 블록(152)은 프레임 클록 비교 블록(153)에 제1 프레임 클록 개수(NUM_CLK_FRM1)를 제공할 수 있다.
편차 검출 블록(156)은 클록 신호들(CLK)과 기준 클록 신호들(CLK_R)을 비교하여 클록 게인(G_CLK)을 생성할 수 있다. 클록 신호들(CLK)은 클록 발진부(160)로부터 제공될 수 있고, 이에 따라, 클록 신호(CLK)의 길이 또는 주파수에는 표시 장치(100)의 온도 등에 따라 편차가 발생할 수 있다. 기준 클록 신호들(CLK_R)은 외부로부터 제공될 수 있고, 표시 장치(100)의 온도 등과 관계 없이 일정한 길이 또는 주파수를 유지할 수 있다. 예를 들면, 기준 클록 신호들(CLK_R)은 외부의 MIPI(mobile industry processor interface) 또는 기준 클록 발진기로부터 제공될 수 있다. 클록 게인(G_CLK)은 단위 시간당 클록 신호들(CLK)의 개수와 상기 단위 시간당 기준 클록 신호들(CLK_R)의 개수의 비율일 수 있다. 상기 단위 시간은 1 수평 시간(H), 1 밀리초(ms), 1 마이크로초(μs) 등과 같이 미리 정해진 시간일 수 있다. 상기 단위 시간당 클록 신호들(CLK)의 개수와 상기 단위 시간당 기준 클록 신호들(CLK_R)의 개수의 비율은 표시 장치(100)의 온도 등에 따라 클록 신호들(CLK)이 변화된 정도를 의미할 수 있다. 예를 들면, 표시 장치(100)의 온도가 증가하는 경우에, 클록 신호들(CLK)의 주파수가 증가할 수 있다. 클록 신호들(CLK)에 편차가 발생하지 않는 경우에 클록 게인(G_CLK)은 1일 수 있고, 클록 신호들(CLK)에 편차가 발생하는 경우에 클록 게인(G_CLK)은 1보다 작거나 클 수 있다. 편차 검출 블록(156)은 클록 보상 블록(157)에 클록 게인(G_CLK)을 제공할 수 있다.
클록 보상 블록(157)은 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)에 클록 게인(G_CLK)을 승산하여 제2 프레임 클록 개수(NUM_CLK_FRM2)를 계산할 수 있다. 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)는 1 프레임 시간 동안 생성 또는 전송되는 클록 신호들(CLK)의 개수일 수 있다. 클록 게인(G_CLK)이 1인 경우에 제2 프레임 클록 개수(NUM_CLK_FRM2)는 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)과 같을 수 있고, 클록 게인(G_CLK)이 1보다 작거나 큰 경우에 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)과 다를 수 있다. 클록 보상 블록(157)은 프레임 클록 비교 블록(153)에 제2 프레임 클록 개수(NUM_CLK_FRM2)를 제공할 수 있다.
전술한 바와 같이, 클록 신호(CLK)의 길이 또는 주파수는 표시 장치(100)의 온도 등에 따라 편차가 발생할 수 있다. 그러나 표시 장치(100)의 온도 등과 관계 없이 일정한 길이 또는 주파수를 유지하는 기준 클록 신호(CLK_R)와 클록 신호(CLK)의 비율이 반영된 클록 게인(G_CLK)이 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)에 승산됨에 따라, 표시 장치(100)의 온도 등에 따라 편차가 발생된 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)가 보상되어 제2 프레임 클록 개수(NUM_CLK_FRM2)가 생성될 수 있다.
프레임 클록 비교 블록(153)은 제1 프레임 클록 개수(NUM_CLK_FRM1)와 제2 프레임 클록 개수(NUM_CLK_FRM2)를 비교하여 클록 오프셋(O_CLK)을 계산할 수 있다. 제1 프레임 클록 개수(NUM_CLK_FRM1)는 클록 신호(CLK)의 편차가 보상되지 않은 프레임 시간당 클록 신호들(CLK)의 개수일 수 있고, 제2 프레임 클록 개수(NUM_CLK_FRM1)는 클록 신호(CLK)의 편차가 보상된 프레임 시간당 클록 신호들(CLK)의 개수일 수 있다. 클록 오프셋(O_CLK)은 제1 프레임 클록 개수(NUM_CLK_FRM1)와 제2 프레임 클록 개수(NUM_CLK_FRM2)의 차이일 수 있다. 프레임 클록 비교 블록(153)은 클록 분배 블록(154)에 클록 오프셋(O_CLK)을 제공할 수 있다.
클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배하여 수평 동기화 신호들(HSYNC)을 생성할 수 있다. 클록 오프셋(O_CLK)이 N인 경우에, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 N 개의 클록 신호들(CLK)을 분배하여 수평 동기화 신호들(HSYNC)을 생성할 수 있다. 클록 신호들(CLK)의 분배에 대해서는 아래에서 도 4 내지 도 11을 참조하여 상세하게 설명하도록 한다.
수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 기초하여 계산된 제1 프레임 클록 개수(NUM_CLK_FRM1)와 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)에 기초하여 계산된 제2 프레임 클록 개수(NUM_CLK_FRM2) 사이에는 편차가 발생할 수 있다. 그러나 제1 프레임 클록 개수(NUM_CLK_FRM1)와 제2 프레임 클록 개수(NUM_CLK_FRM2)의 편차에 대응하는 클록 오프셋(O_CLK)을 계산하고, 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 기준 수평 동기화 신호들(HSYNC_R)에 분배함에 따라, 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 기초하여 생성된 기준 수평 동기화 신호들(HSYNC_R)이 보상되어 수평 동기화 신호들(HSYNC)이 생성될 수 있다.
수직 동기화 신호 생성 블록(155)은 수평 동기화 신호들(HSYNC)에 기초하여 수직 동기화 신호(VSYNC)를 생성할 수 있다. 수직 동기화 신호 생성 블록(155)은 프레임 시간당 수평 시간들의 개수만큼의 수평 동기화 신호들(HSYNC)에 대응하는 한 개의 수직 동기화 신호(VSYNC)를 생성할 수 있다.
아래의 표 1은 일 실시예에 따른 이상적인 클록 신호들의 개수와 보상 전의 클록 신호들의 개수를 나타낸다.
프레임 시간 수평 시간(H) 클록 신호들의 개수
이상적인 수평 동기화 신호 보상 전의 수평 동기화 신호
수직 이후 포치 구간 1 244.5780292 244
2 244.5780292 244
3 244.5780292 244
4 244.5780292 244
. . .
23 244.5780292 244
24 244.5780292 244
액티브 구간 25 244.5780292 244
26 244.5780292 244
27 244.5780292 244
28 244.5780292 244
29 244.5780292 244
30 244.5780292 244
31 244.5780292 244
32 244.5780292 244
. . .
2821 244.5780292 244
2822 244.5780292 244
2823 244.5780292 244
2824 244.5780292 244
수직 이전 포치 구간 2825 244.5780292 244
2826 244.5780292 244
2827 244.5780292 244
2828 244.5780292 244
표 1에서, 프레임의 주파수는 60 Hz이고, 수직 이후 포치(vertical back porch, VBP) 구간은 24 수평 시간들(H)이며, 액티브 구간은 2800 수평 시간들(H)이고, 수직 이전 포치(vertical front porch, VFP) 구간은 4 수평 시간들(H)이며, 클록 신호(CLK)의 주파수는 41.5 MHz이다. 이 경우, 이상적인 수평 동기화 신호에 대응하는 클록 신호들의 개수는 244.5780292(= 41.5*106/60/2828)이고, 보상 전의 수평 동기화 신호에 대응하는 클록 신호들의 개수는 244이다.
표 1의 실시예에 있어서, 수평 시간당 클록 신호들의 개수(NUM_CLK_H)는 244일 수 있고, 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)는 691,667(= 41.5*106/60)일 수 있다. 프레임 클록 계산 블록(152)에서 계산되는 제1 프레임 클록 개수(NUM_CLK_FRM1)는 690,032(= 244*2828)일 수 있고, 편차 검출 블록(156)에서 생성되는 클록 게인(G_CLK)은 1일 수 있으며, 클록 보상 블록(157)에서 계산되는 제2 프레임 클록 개수(NUM_CLK_FRM2)는 691,667(= 691,667*1)일 수 있고, 프레임 클록 비교 블록(153)에서 계산되는 클록 오프셋(O_CLK)은 1635(= 691,667-690,032)일 수 있다. 표 1의 실시예에서, 클록 분배 블록(154)이 기준 수평 동기화 신호들(HSYNC_R)에 1635 개의 클록 신호들(CLK)을 분배하여 수평 동기화 신호들(HSYNC)을 생성할 수 있다.
표 1의 실시예에 있어서, 신호 생성부(150)가 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 기초하여 계산된 제1 프레임 클록 개수(NUM_CLK_FRM1)와 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)와 같은 제2 프레임 클록 개수(NUM_CLK_FRM2)의 편차를 보상하여 수평 동기화 신호들(HSYNC)을 생성함에 따라, 계산 편차가 보상된 수직 동기화 신호(VSYNC)가 생성될 수 있다.
일 실시예에 있어서, 제1 프레임 클록 개수(NUM_CLK_FRM1)는 9,974이고, 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)는 10,000이며, 기준 클록 신호(CLK_R)와 클록 신호(CLK)의 비율은 100.02%일 수 있다. 상기 실시예에 있어서, 편차 검출 블록(156)에서 생성되는 클록 게인(G_CLK)은 1.0002일 수 있고, 클록 보상 블록(157)에서 계산되는 제2 프레임 클록 개수(NUM_CLK_FRM2)는 10,002(= 10,000*1.0002)일 수 있으며, 프레임 클록 비교 블록(153)에서 계산되는 클록 오프셋(O_CLK)은 28(= 10,002-9,974)일 수 있다. 상기 실시예에서, 클록 분배 블록(154)이 기준 수평 동기화 신호들(HSYNC_R)에 28 개의 클록 신호들(CLK)을 분배하여 수평 동기화 신호들(HSYNC)을 생성할 수 있다. 상기 실시예에 있어서, 기준 클록 신호(CLK_R)와 클록 신호(CLK)의 비율에 따라 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)를 보상하지 않는 경우에, 클록 오프셋(O_CLK)은 26(= 10,000-9,974)일 수 있다.
상기 실시예에 있어서, 신호 생성부(150)가 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 기초하여 계산된 제1 프레임 클록 개수(NUM_CLK_FRM1)와 기준 클록 신호(CLK_R)와 클록 신호(CLK)의 비율에 기초하여 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)를 보상하여 계산된 제2 프레임 클록 개수(NUM_CLK_FRM2)의 편차를 보상하여 수평 동기화 신호들(HSYNC)을 생성함에 따라, 계산 편차 및 온도 편차가 보상된 수직 동기화 신호(VSYNC)를 생성할 수 있다.
이하, 도 4 내지 도 11을 참조하여 본 발명의 실시예들에 따른 클록 신호들의 분배를 설명하도록 한다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면들이다.
도 4 및 도 5를 참조하면, 일 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 2 수평 시간들(2H)마다 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배할 수 있다. 예를 들면, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 홀수 번째의 수평 시간들마다 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배할 수 있고, 짝수 번째의 수평 시간들마다 클록 신호들(CLK)을 분배하지 않을 수 있다.
일 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R) 중 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 각각에 한 개의 클록 신호(CLK)를 분배할 수 있다.
일 실시예에 있어서, 클록 분배 블록(154)이 기준 수평 동기화 신호들(HSYNC_R) 중 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 각각에 분배하는 클록 신호들(CLK)의 개수는 일정할 수 있다. 예를 들면, 클록 분배 블록(154)은 2 수평 시간들(2H)마다 기준 수평 동기화 신호들(HSYNC_R) 각각에 한 개의 클록 신호(CLK)를 분배할 수 있다.
도 5에 도시된 바와 같이, 이상적인 수평 시간당 클록 신호들(CLK)의 개수와 보상 전의 수평 시간당 클록 신호들(CLK)의 개수 사이에는 편차가 존재할 수 있다. 이에 따라, 이상적인 수평 시간당 클록 신호들(CLK)의 개수에 기초하여 생성되는 수직 동기화 신호(VSYNC)와 보상 전의 수평 시간당 클록 신호들(CLK)의 개수에 기초하여 생성되는 수직 동기화 신호(VSYNC) 사이에는 편차가 발생할 수 있다. 그러나 본 발명의 실시예들에 따른 신호 생성부(150)가 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 기초하여 생성된 제1 프레임 클록 개수(NUM_CLK_FRM1)와 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)에 기초하여 생성된 제2 프레임 클록 개수(NUM_CLK_FRM2)를 비교하여 클록 오프셋(O_CLK)을 계산하고, 기준 수평 동기화 신호들(HSYNC_R)에 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배하여 수평 동기화 신호들(HSYNC)을 생성하며, 수평 동기화 신호들(HSYNC)에 기초하여 수직 동기화 신호(VSYNC)를 생성함에 따라, 이상적인 수평 시간당 클록 신호들(CLK)의 개수에 기초하여 생성되는 수직 동기화 신호(VSYNC)와 편차가 감소하거나 실질적으로 방지되는 수직 동기화 신호(VSYNC)가 생성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 6을 참조하면, 일 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 1 수평 시간(1H)마다 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배할 수 있다. 예를 들면, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 수평 시간들마다 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배할 수 있다.
일 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 제1 수평 시간부터 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배할 수 있다. 예를 들면, 한 개의 프레임 시간이 제1 내지 제2828 수평 시간들을 포함하고, 분배되는 클록 신호들(CLK)의 개수가 N 개이며, 기준 수평 동기화 신호들(HSYNC_R) 중 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 각각에 한 개의 클록 신호(CLK)가 분배되는 경우에, 클록 분배 블록(154)은 제1 내지 제N 수평 시간들마다 기준 수평 동기화 신호들(HSYNC_R) 각각에 한 개의 클록 신호(CLK)를 분배할 수 있고, 제N+1 내지 제2828 수평 시간들에는 기준 수평 동기화 신호들(HSYNC_R)에 클록 신호들(CLK)을 분배하지 않을 수 있다.
도 7은 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 7을 참조하면, 일 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 3 수평 시간들(3H)마다 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배할 수 있다. 예를 들면, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 (3N-2) 번째의 수평 시간들마다 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배할 수 있고, (3N-1) 번째 및 3N 번째의 수평 시간들마다 클록 신호들(CLK)을 분배하지 않을 수 있다(N은 자연수).
도 6 내지 도 8을 참조하여 설명한 클록 신호들의 분배에 있어서, 클록 분배 블록(154)이 기준 수평 동기화 신호들(HSYNC_R)에 1 수평 시간(H), 2 수평 시간들(2H), 또는 3 수평 시간들(3H)마다 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배하는 실시예들을 설명하였으나, 클록 신호들(CLK)이 분배되는 주기는 이에 한정되지 아니한다. 다른 실시예들에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 4 수평 시간들(H)보다 크거나 같은 수평 시간들마다 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배할 수도 있다.
도 8은 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 8을 참조하면, 일 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R) 중 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 각각에 두 개의 클록 신호들(CLK)을 분배할 수 있다. 예를 들면, 클록 분배 블록(154)은 2 수평 시간들(2H)마다 기준 수평 동기화 신호들(HSYNC_R) 각각에 두 개의 클록 신호들(CLK)을 분배할 수 있다.
도 9는 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 9를 참조하면, 일 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R) 중 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 각각에 세 개의 클록 신호들(CLK)을 분배할 수 있다. 예를 들면, 클록 분배 블록(154)은 2 수평 시간들(2H)마다 기준 수평 동기화 신호들(HSYNC_R) 각각에 세 개의 클록 신호들(CLK)을 분배할 수 있다.
도 10은 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 10을 참조하면, 일 실시예에 있어서, 클록 분배 블록(154)이 기준 수평 동기화 신호들(HSYNC_R) 중 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 각각에 분배하는 클록 신호들(CLK)의 개수는 가변적일 수 있다. 예를 들면, 클록 분배 블록(154)은 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 중 일부인 제1 기준 수평 동기화 신호들 각각에 두 개의 클록 신호들(CLK)을 분배할 수 있고, 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 중 다른 일부인 제2 기준 수평 동기화 신호들 각각에 한 개의 클록 신호(CLK)를 분배할 수 있다.
도 11은 본 발명의 일 실시예에 따른 클록 신호들의 분배를 설명하기 위한 도면이다.
도 11을 참조하면, 프레임 시간은 액티브 구간 및 포치 구간을 포함할 수 있고, 상기 포치 구간은 수직 이후 포치(VBP) 구간 및 수직 이전 포치(VFP) 구간을 포함할 수 있다. 일 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(VSYNC_R) 중 상기 포치 구간 내의 기준 수평 동기화 신호들(VSYNC_R)에 클록 신호들(CLK)을 분배할 수 있다. 클록 분배 블록(154)은 기준 수평 동기화 신호들(VSYNC_R) 중 상기 액티브 구간 내의 기준 수평 동기화 신호들(VSYNC_R)에는 클록 신호들(CLK)을 분배하지 않을 수 있다. 상기 실시예에 있어서, 상기 액티브 구간 내의 기준 수평 동기화 신호들(VSYNC_R)에 클록 신호들(CLK)이 분배되지 않음에 따라, 상기 액티브 구간 내의 수평 동기화 신호들(VSYNC_R) 각각의 클록 신호들(CLK)의 개수는 같을 수 있다. 이에 따라, 화소들(PX)이 발광하는 상기 액티브 구간 내의 화소 행들 사이의 휘도 편차의 발생이 방지될 수 있다.
도 12는 본 발명의 일 실시예에 따른 신호 생성 방법을 나타내는 순서도이다.
도 3 및 도 12를 참조하면, 기준 수평 동기화 신호 생성 블록(151)은 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 기초하여 기준 수평 동기화 신호들(HSYNC_R)을 생성할 수 있다(S110). 수평 시간당 클록 신호들의 개수(NUM_CLK_H)는 1 수평 시간(1H) 동안 생성 또는 전송되는 클록 신호들(CLK)의 개수일 수 있다.
프레임 클록 계산 블록(152)은 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 기초하여 제1 프레임 클록 개수(NUM_CLK_FRM1)를 계산할 수 있다(S120). 구체적으로, 프레임 클록 계산 블록(152)은 수평 시간당 클록 신호들의 개수(NUM_CLK_H)에 프레임 시간당 수평 시간들의 개수를 승산하여 제1 프레임 클록 개수(NUM_CLK_FRM1)를 계산할 수 있다.
편차 검출 블록(156)은 클록 신호(CLK)와 외부로부터 제공되는 기준 클록 신호(CLK_R)를 비교하여 클록 게인(G_CLK)을 생성할 수 있다(S130). 클록 게인(G_CLK)은 단위 시간당 클록 신호들(CLK)의 개수와 상기 단위 시간당 기준 클록 신호들(CLK_R)의 개수의 비율일 수 있다.
클록 보상 블록(157)은 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)에 클록 게인(G_CLK)을 승산하여 제2 프레임 클록 개수(NUM_CLK_FRM2)를 계산할 수 있다(S140). 프레임 시간당 클록 신호들의 개수(NUM_CLK_FRM)는 1 프레임 시간 동안 생성 또는 전송되는 클록 신호들(CLK)의 개수일 수 있다.
프레임 클록 비교 블록(153)은 제1 프레임 클록 개수(NUM_CLK_FRM1)와 제2 프레임 클록 개수(NUM_CLK_FRM2)를 비교하여 클록 오프셋(O_CLK)을 계산할 수 있다(S150). 클록 오프셋(O_CLK)은 제1 프레임 클록 개수(NUM_CLK_FRM1)와 제2 프레임 클록 개수(NUM_CLK_FRM2)의 차이일 수 있다.
클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배하여 수평 동기화 신호들(HSYNC)을 생성할 수 있다(S160).
일 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 2 수평 시간들(2H)마다 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배할 수 있다. 다른 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 1 수평 시간(1H) 또는 3 수평 시간들(3H)마다 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배할 수 있다. 또 다른 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R)에 4 수평 시간(4H)보다 크거나 같은 수평 시간들마다 클록 오프셋(O_CLK)에 대응하는 개수의 클록 신호들(CLK)을 분배할 수도 있다.
일 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R) 중 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 각각에 한 개의 클록 신호(CLK)를 분배할 수 있다. 다른 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(HSYNC_R) 중 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 각각에 두 개 또는 세 개의 클록 신호들(CLK)을 분배할 수 있다.
일 실시예에 있어서, 클록 분배 블록(154)이 기준 수평 동기화 신호들(HSYNC_R) 중 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 각각에 분배하는 클록 신호들(CLK)의 개수는 일정할 수 있다. 다른 실시예에 있어서, 클록 분배 블록(154)이 기준 수평 동기화 신호들(HSYNC_R) 중 클록 신호들(CLK)이 분배되는 기준 수평 동기화 신호들(HSYNC_R) 각각에 분배하는 클록 신호들(CLK)의 개수는 가변적일 수 있다.
일 실시예에 있어서, 클록 분배 블록(154)은 기준 수평 동기화 신호들(VSYNC_R) 중 포치 구간 내의 기준 수평 동기화 신호들(VSYNC_R)에 클록 신호들(CLK)을 분배할 수 있다. 클록 분배 블록(154)은 기준 수평 동기화 신호들(VSYNC_R) 중 액티브 구간 내의 기준 수평 동기화 신호들(VSYNC_R)에는 클록 신호들(CLK)을 분배하지 않을 수 있다.
수직 동기화 신호 생성 블록(155)은 수평 동기화 신호들(HSYNC)에 기초하여 수직 동기화 신호(VSYNC)를 생성할 수 있다(S170). 수직 동기화 신호 생성 블록(155)은 프레임 시간당 수평 시간들의 개수만큼의 수평 동기화 신호들(HSYNC)에 대응하는 한 개의 수직 동기화 신호(VSYNC)를 생성할 수 있다.
종래 기술에 있어서, 정확한 수직 동기화 신호를 생성하기 위하여, 위상 고정 루프(phase locked loop, PLL) 회로, 지연 고정 루프(delay locked loop, DLL) 회로 등과 같은 클록 복원 회로를 사용할 수 있다. 이 경우, 신호 생성부를 포함하는 구동 칩의 크기가 증가하고, 상기 구동 칩의 소비 전력이 증가할 수 있다.
본 발명의 실시예들에 있어서, 수평 시간당 클록 신호들의 개수에 기초하여 생성된 제1 프레임 클록 개수와 프레임 시간당 클록 신호들의 개수에 기초하여 생성된 제2 프레임 클록 개수를 비교하여 클록 오프셋을 계산하고, 기준 수평 동기화 신호들에 클록 오프셋에 대응하는 개수의 클록 신호들을 분배하여 생성된 수평 동기화 신호들에 기초하여 수직 동기화 신호들을 생성함에 따라, 신호 생성부를 포함하는 구동 칩의 크기 및 소비 전력의 증가 없이 정확한 수직 동기화 신호를 생성할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 신호 생성부, 신호 생성 방법, 및 표시 장치에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
110: 표시 패널
120: 스캔 구동부
130: 데이터 구동부
140: 타이밍 제어부
150: 신호 생성부
151: 기준 수평 동기화 신호 생성 블록
152: 프레임 클록 계산 블록
153: 프레임 클록 비교 블록
154: 클록 분배 블록
155: 수직 동기화 신호 생성 블록
156: 편차 검출 블록
157: 클록 보상 블록
CLK: 클록 신호
CLK_R: 기준 클록 신호
G_CLK: 클록 게인
HSYNC: 수평 동기화 신호
HSYNC_R: 기준 수평 동기화 신호
NUM_CLK_FRM: 프레임 시간당 클록 신호들의 개수
NUM_CLK_FRM1: 제1 프레임 클록 개수
NUM_CLK_FRM2: 제2 프레임 클록 개수
NUM_CLK_H: 수평 시간당 클록 신호들의 개수
O_CLK: 클록 오프셋
PX: 화소
VSYNC: 수직 동기화 신호

Claims (20)

  1. 수평 시간당 클록 신호들의 개수에 기초하여 기준 수평 동기화 신호들을 생성하는 기준 수평 동기화 신호 생성 블록;
    상기 수평 시간당 상기 클록 신호들의 상기 개수에 기초하여 제1 프레임 클록 개수를 계산하는 프레임 클록 계산 블록;
    상기 제1 프레임 클록 개수와 프레임 시간당 상기 클록 신호들의 개수에 기초하여 생성된 제2 프레임 클록 개수를 비교하여 클록 오프셋을 계산하는 프레임 클록 비교 블록;
    상기 기준 수평 동기화 신호들에 상기 클록 오프셋에 대응하는 개수의 상기 클록 신호들을 분배하여 수평 동기화 신호들을 생성하는 클록 분배 블록; 및
    상기 수평 동기화 신호들에 기초하여 수직 동기화 신호를 생성하는 수직 동기화 신호 생성 블록을 포함하는, 신호 생성부.
  2. 제1 항에 있어서,
    상기 클록 신호들과 외부로부터 제공되는 기준 클록 신호들을 비교하여 클록 게인을 생성하는 편차 검출 블록; 및
    상기 프레임 시간당 상기 클록 신호들의 상기 개수에 상기 클록 게인을 승산하여 상기 제2 프레임 클록 개수를 계산하는 클록 보상 블록을 더 포함하는, 신호 생성부.
  3. 제2 항에 있어서,
    상기 클록 게인은 단위 시간당 상기 클록 신호들의 개수와 상기 단위 시간당 상기 기준 클록 신호들의 개수의 비율인, 신호 생성부.
  4. 제1 항에 있어서,
    상기 클록 오프셋은 상기 제1 프레임 클록 개수와 상기 제2 프레임 클록 개수의 차이인, 신호 생성부.
  5. 제1 항에 있어서,
    상기 클록 분배 블록은 상기 기준 수평 동기화 신호들에 2 수평 시간들(2H)마다 상기 클록 신호들을 분배하는, 신호 생성부.
  6. 제1 항에 있어서,
    상기 클록 분배 블록은 상기 기준 수평 동기화 신호들에 1 수평 시간(1H) 또는 3 수평 시간들(3H)마다 상기 클록 신호들을 분배하는, 신호 생성부.
  7. 제1 항에 있어서,
    상기 클록 분배 블록은 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 한 개의 클록 신호를 분배하는, 신호 생성부.
  8. 제1 항에 있어서,
    상기 클록 분배 블록은 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 두 개 또는 세 개의 클록 신호를 분배하는, 신호 생성부.
  9. 제1 항에 있어서,
    상기 클록 분배 블록이 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 분배하는 클록 신호들의 개수는 일정한, 신호 생성부.
  10. 제1 항에 있어서,
    상기 클록 분배 블록이 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 분배하는 클록 신호들의 개수는 가변적인, 신호 생성부.
  11. 제1 항에 있어서,
    상기 프레임 시간은 액티브 구간 및 포치 구간을 포함하고,
    상기 클록 분배 블록은 상기 기준 수평 동기화 신호들 중 상기 포치 구간 내의 기준 수평 동기화 신호들에 상기 클록 신호들을 분배하는, 신호 생성부.
  12. 수평 시간당 클록 신호들의 개수에 기초하여 기준 수평 동기화 신호들을 생성하는 단계;
    상기 수평 시간당 상기 클록 신호들의 상기 개수에 기초하여 제1 프레임 클록 개수를 계산하는 단계;
    상기 제1 프레임 클록 개수와 프레임 시간당 상기 클록 신호들의 개수에 기초하여 생성된 제2 프레임 클록 개수를 비교하여 클록 오프셋을 계산하는 단계;
    상기 기준 수평 동기화 신호들에 상기 클록 오프셋에 대응하는 개수의 상기 클록 신호들을 분배하여 수평 동기화 신호들을 생성하는 단계; 및
    상기 수평 동기화 신호들에 기초하여 수직 동기화 신호를 생성하는 단계를 포함하는, 신호 생성 방법.
  13. 제12 항에 있어서,
    상기 클록 신호들과 외부로부터 제공되는 기준 클록 신호들을 비교하여 클록 게인을 생성하는 단계; 및
    상기 프레임 시간당 상기 클록 신호들의 상기 개수에 상기 클록 게인을 승산하여 상기 제2 프레임 클록 개수를 계산하는 단계를 더 포함하는, 신호 생성 방법.
  14. 제12 항에 있어서,
    상기 기준 수평 동기화 신호들에 상기 클록 신호들을 분배하는 단계는 상기 기준 수평 동기화 신호들에 1 수평 시간(1H), 2 수평 시간들(2H), 또는 3 수평 시간들(3H)마다 상기 클록 신호들을 분배하는, 신호 생성 방법.
  15. 제12 항에 있어서,
    상기 기준 수평 동기화 신호들에 상기 클록 신호들을 분배하는 단계는 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 한 개, 두 개, 또는 세 개의 클록 신호를 분배하는, 신호 생성 방법.
  16. 제12 항에 있어서,
    상기 기준 수평 동기화 신호들에 상기 클록 신호들을 분배하는 단계에서 상기 기준 수평 동기화 신호들 중 상기 클록 신호들이 분배되는 기준 수평 동기화 신호들 각각에 분배되는 클록 신호들의 개수는 일정한, 신호 생성 방법.
  17. 제12 항에 있어서,
    상기 프레임 시간은 액티브 구간 및 포치 구간을 포함하고,
    상기 기준 수평 동기화 신호들에 상기 클록 신호들을 분배하는 단계는 상기 기준 수평 동기화 신호들 중 상기 포치 구간 내의 기준 수평 동기화 신호들에 상기 클록 신호들을 분배하는, 신호 생성 방법.
  18. 복수의 화소들을 포함하는 표시 패널;
    상기 화소들에 스캔 신호들을 제공하는 스캔 구동부;
    상기 화소들에 데이터 신호들을 제공하는 데이터 구동부;
    상기 스캔 구동부의 구동 및 상기 데이터 구동부의 구동을 제어하는 타이밍 제어부; 및
    수평 시간당 클록 신호들의 개수에 기초하여 생성된 제1 프레임 클록 개수와 프레임 시간당 상기 클록 신호들의 개수에 기초하여 생성된 제2 프레임 클록 개수를 비교하여 클록 오프셋을 계산하고, 기준 수평 동기화 신호들에 상기 클록 오프셋에 대응하는 개수의 상기 클록 신호들을 분배하여 수평 동기화 신호들을 생성하며, 상기 수평 동기화 신호들에 기초하여 수직 동기화 신호를 생성하고, 상기 수평 동기화 신호들 및 상기 수직 동기화 신호를 타이밍 제어부에 제공하는 신호 생성부를 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 신호 생성부는,
    상기 수평 시간당 상기 클록 신호들의 상기 개수에 기초하여 상기 기준 수평 동기화 신호들을 생성하는 기준 수평 동기화 신호 생성 블록;
    상기 수평 시간당 상기 클록 신호들의 상기 개수에 기초하여 상기 제1 프레임 클록 개수를 계산하는 프레임 클록 계산 블록;
    상기 제1 프레임 클록 개수와 상기 제2 프레임 클록 개수를 비교하여 상기 클록 오프셋을 계산하는 프레임 클록 비교 블록;
    상기 기준 수평 동기화 신호들에 상기 클록 오프셋에 대응하는 개수의 상기 클록 신호들을 분배하여 상기 수평 동기화 신호들을 생성하는 클록 분배 블록; 및
    상기 수평 동기화 신호들에 기초하여 상기 수직 동기화 신호를 생성하는 수직 동기화 신호 생성 블록을 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 신호 생성부는,
    상기 클록 신호들과 외부로부터 제공되는 기준 클록 신호들을 비교하여 클록 게인을 생성하는 편차 검출 블록; 및
    상기 프레임 시간당 상기 클록 신호들의 상기 개수에 상기 클록 게인을 승산하여 상기 제2 프레임 클록 개수를 계산하는 클록 보상 블록을 더 포함하는, 표시 장치.
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