KR20230047060A - Method for manufacturing semiconductor device - Google Patents

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KR20230047060A
KR20230047060A KR1020230035729A KR20230035729A KR20230047060A KR 20230047060 A KR20230047060 A KR 20230047060A KR 1020230035729 A KR1020230035729 A KR 1020230035729A KR 20230035729 A KR20230035729 A KR 20230035729A KR 20230047060 A KR20230047060 A KR 20230047060A
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interlayer insulating
insulating film
forming
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wiring pattern
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김동우
김준관
배온유
신용진
우경민
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삼성전자주식회사
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Abstract

배선 패턴들이 열화되는 것을 방지하여, GIDL 특성이 개선된 반도체 장치 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은 셀 영역 및 셀 영역을 둘러싸는 페리 영역을 포함하는 기판을 제공하고, 기판 상에, 기판과 연결된 컨택 플러그를 형성하고, 기판의 셀 영역에, 컨택 플러그와 연결되고, 수직 방향으로 연장된 하부 전극을 형성하고, 하부 전극 상에 커패시터 유전막을 형성하고, 커패시터 유전막 상에, 커패시터 유전막의 적어도 일부를 감싸는 상부 전극을 형성하고, 상부 전극 측벽 및 상부 전극 상면을 덮는 제1 층간 절연막을 중수소 분위기에서 형성하고, 기판의 페리 영역에, 제1 층간 절연막을 관통하는 컨택을 형성하고, 제1 층간 절연막 상에 제2 층간 절연막을 형성하고, 제2 층간 절연막 내에 컨택과 연결된 제1 배선 패턴을 형성하는 것을 포함한다.A semiconductor device manufacturing method with improved GIDL characteristics by preventing deterioration of wiring patterns is provided. The semiconductor device manufacturing method provides a substrate including a cell region and a peripheral region surrounding the cell region, forms a contact plug connected to the substrate on the substrate, connects the contact plug to the cell region of the substrate, and A lower electrode extending in a direction is formed, a capacitor dielectric film is formed on the lower electrode, an upper electrode is formed on the capacitor dielectric film and surrounds at least a portion of the capacitor dielectric film, and a first interlayer covering sidewalls of the upper electrode and an upper surface of the upper electrode is formed. An insulating film is formed in a deuterium atmosphere, a contact is formed in a peripheral region of the substrate through the first interlayer insulating film, a second interlayer insulating film is formed on the first interlayer insulating film, and the first interlayer insulating film is connected to the contact in the second interlayer insulating film. It includes forming a wiring pattern.

Description

반도체 장치 제조 방법{Method for manufacturing semiconductor device}Semiconductor device manufacturing method {Method for manufacturing semiconductor device}

본 발명은 반도체 장치 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device.

매립 채널 어레이 트랜지스터(Buried Channel Array Transistor, BCAT)는 트렌치 내에 매립된 게이트 전극을 포함하여, DRAM 구조의 단채널 효과(short channel effect)를 극복할 수 있다.A buried channel array transistor (BCAT) can overcome the short channel effect of a DRAM structure by including a gate electrode buried in a trench.

한편, 반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다. DRAM 장치 또한 집적화됨에 따라 커패시터 내의 차징(charging)되는 전하의 양은 꾸준히 감소하고 있다. 따라서 커패시터 내의 저장되는 전하의 양을 늘리고, 누설(leakage) 특성을 개선하기 위한 연구가 진행되고 있다.Meanwhile, as semiconductor devices are increasingly highly integrated, individual circuit patterns are becoming more miniaturized in order to implement more semiconductor devices in the same area. That is, design rules for components of semiconductor devices are decreasing. As the DRAM device is also integrated, the amount of charge in the capacitor is steadily decreasing. Therefore, research is being conducted to increase the amount of charge stored in the capacitor and to improve leakage characteristics.

본 발명이 해결하고자 하는 과제는 배선 패턴들이 열화되는 것을 방지하여, GIDL(Gate Induced Drain Leakage) 특성이 개선된 반도체 장치를 제조 방법을 제공하는 것이다.An object of the present invention is to provide a method of manufacturing a semiconductor device having improved Gate Induced Drain Leakage (GIDL) characteristics by preventing deterioration of wiring patterns.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The tasks of the present invention are not limited to the tasks mentioned above, and other technical tasks not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 달성하기 위한 본 발명의 일 면(aspect)에 따른 반도체 장치 제조 방법은, 셀 영역 및 셀 영역을 둘러싸는 페리 영역을 포함하는 기판을 제공하고, 기판 상에, 기판과 연결된 컨택 플러그를 형성하고, 기판의 셀 영역에, 컨택 플러그와 연결되고, 수직 방향으로 연장된 하부 전극을 형성하고, 하부 전극 상에 커패시터 유전막을 형성하고, 커패시터 유전막 상에, 커패시터 유전막의 적어도 일부를 감싸는 상부 전극을 형성하고, 상부 전극 측벽 및 상부 전극 상면을 덮는 제1 층간 절연막을 중수소 분위기에서 형성하고, 기판의 페리 영역에, 제1 층간 절연막을 관통하는 컨택을 형성하고, 제1 층간 절연막 상에 제2 층간 절연막을 형성하고, 제2 층간 절연막 내에 컨택과 연결된 제1 배선 패턴을 형성하는 것을 포함한다.In order to achieve the above object, a method of manufacturing a semiconductor device according to an aspect of the present invention provides a substrate including a cell region and a peripheral region surrounding the cell region, and a contact plug connected to the substrate is provided on the substrate. forming a lower electrode connected to the contact plug and extending in a vertical direction in the cell region of the substrate, forming a capacitor dielectric film on the lower electrode, and an upper electrode covering at least a portion of the capacitor dielectric film on the capacitor dielectric film forming a first interlayer insulating film covering the sidewall of the upper electrode and the upper surface of the upper electrode in a deuterium atmosphere, forming a contact penetrating the first interlayer insulating film in a peripheral region of the substrate, and forming a second interlayer insulating film on the first interlayer insulating film. and forming an interlayer insulating film, and forming a first wiring pattern connected to a contact in a second interlayer insulating film.

상기 과제를 달성하기 위한 본 발명의 다른 면에 따른 반도체 장치 제조 방법은, 셀 영역 및 셀 영역을 둘러싸는 페리 영역을 포함하는 기판을 제공하고, 기판 상에, 기판과 연결된 컨택 플러그를 형성하고, 기판의 셀 영역에, 컨택 플러그와 연결되고, 수직 방향으로 연장된 하부 전극을 형성하고, 하부 전극 상에 커패시터 유전막을 형성하고, 커패시터 유전막 상에, 커패시터 유전막의 적어도 일부를 감싸는 상부 전극을 형성하고, 상부 전극 측벽을 덮는 제1 하부 층간 절연막을 중수소 분위기에서 형성하고, 상부 전극 상면은 제1 하부 층간 절연막의 상면과 동일 평면에 놓이고, 제1 하부 층간 절연막의 상면 및 상부 전극 상면을 덮는 제1 상부 층간 절연막을 형성하고, 기판의 페리 영역에, 제1 상부 층간 절연막 및 제1 하부 층간 절연막을 관통하는 컨택을 형성하고, 제1 상부 층간 절연막 상에 제2 층간 절연막을 형성하고, 제2 층간 절연막 내에 컨택과 연결된 제1 배선 패턴을 형성하는 것을 포함한다.A method of manufacturing a semiconductor device according to another aspect of the present invention for achieving the above object is to provide a substrate including a cell region and a peripheral region surrounding the cell region, form a contact plug connected to the substrate on the substrate, In the cell region of the substrate, a lower electrode connected to the contact plug and extending in a vertical direction is formed, a capacitor dielectric film is formed on the lower electrode, and an upper electrode is formed on the capacitor dielectric film to surround at least a portion of the capacitor dielectric film; , A first lower interlayer insulating film covering the sidewall of the upper electrode is formed in a deuterium atmosphere, the upper surface of the upper electrode is placed on the same plane as the upper surface of the first lower interlayer insulating film, and the first covering the upper surface of the first lower interlayer insulating film and the upper electrode upper surface 1 forming an upper interlayer insulating film, forming a contact passing through the first upper interlayer insulating film and the first lower interlayer insulating film in a peripheral region of the substrate, forming a second interlayer insulating film on the first upper interlayer insulating film, and and forming a first wiring pattern connected to the contact in the interlayer insulating film.

상기 과제를 달성하기 위한 본 발명의 또 다른 면에 따른 반도체 장치 제조 방법은, 셀 영역 및 셀 영역을 둘러싸는 페리 영역을 포함하는 기판을 제공하고, 기판 상에, 기판과 연결된 컨택 플러그를 형성하고, 기판의 셀 영역에, 컨택 플러그와 연결되고, 수직 방향으로 연장된 하부 전극을 형성하고, 하부 전극 상에 커패시터 유전막을 형성하고, 커패시터 유전막 상에, 커패시터 유전막의 적어도 일부를 감싸는 상부 전극을 형성하고, 상부 전극 측벽을 덮는 제1 하부 층간 절연막을 형성하고, 상부 전극 상면은 제1 하부 층간 절연막의 상면과 동일 평면에 놓이고, 제1 하부 층간 절연막의 상면 및 상부 전극 상면을 덮는 제1 상부 층간 절연막을 중수소 분위기에서 형성하고, 기판의 페리 영역에, 제1 상부 층간 절연막 및 제1 하부 층간 절연막을 관통하는 컨택을 형성하고, 제1 상부 층간 절연막 상에 제2 층간 절연막을 형성하고, 제2 층간 절연막 내에 컨택과 연결된 제1 배선 패턴을 형성하는 것을 포함한다.In order to achieve the above object, a method of manufacturing a semiconductor device according to another aspect of the present invention provides a substrate including a cell region and a peripheral region surrounding the cell region, and forms a contact plug connected to the substrate on the substrate. , In the cell region of the substrate, a lower electrode connected to the contact plug and extending in a vertical direction is formed, a capacitor dielectric film is formed on the lower electrode, and an upper electrode is formed on the capacitor dielectric film to surround at least a portion of the capacitor dielectric film. and forming a first lower interlayer insulating film covering sidewalls of the upper electrode, the upper surface of the upper electrode being on the same plane as the upper surface of the first lower interlayer insulating film, and covering the upper surface of the first lower interlayer insulating film and the upper electrode upper surface. An interlayer insulating film is formed in a deuterium atmosphere, a contact is formed in a peripheral region of the substrate through the first upper interlayer insulating film and the first lower interlayer insulating film, and a second interlayer insulating film is formed on the first upper interlayer insulating film. and forming a first wiring pattern connected to the contact in the insulating layer between the two layers.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법으로 제조되는 반도체 장치의 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 2 내지 도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면이다.
도 12 내지 도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면이다.
도 15 내지 도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면이다.1 is a schematic layout diagram illustrating regions of a semiconductor device fabricated by a method of manufacturing a semiconductor device according to some embodiments of the present disclosure.
2 to 11 are diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
12 to 14 are diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
15 to 17 are diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

안티몬화 갈륨을 포함할 수 있지만, 이에 제한되는 것은 아니다.It may include, but is not limited to, gallium antimonide.

기판(100)의 표면에는 댕글링 본드(dangling bond)가 존재할 수 있다. 댕글링 본드는 캐리어를 가둘 수 있다. 확산된 중수소(302)는 댕글링 본드를 제거할 수 있다. 예를 들어, 제1 층간 절연막(111)과 기판(100) 사이의 댕글링 본드를 제거할 수 있다.A dangling bond may exist on the surface of the substrate 100 . Dangling bonds can trap carriers. The diffused deuterium 302 can remove the dangling bonds. For example, a dangling bond between the first interlayer insulating layer 111 and the substrate 100 may be removed.

도 11을 참조하면, 몇몇 실시예에 따른 반도체 제조 방법으로 제조되는 반도체 장치는 제1 층간 절연막(111), 컨택 플러그(105), 제1 식각 정지막(121), 제1 서포터 패턴(141), 제2 서포터 패턴(142), 제1 하부 전극(131), 제2 하부 전극(132), 커패시터 유전막(150), 상부 전극(160), 제2 층간 절연막(112), 제1 컨택(C1), 제2 컨택(C2), 제2 식각 정지막(122), 제3 층간 절연막(113), 제1 배선 패턴(181), 제3 식각 정지막(123), 제4 층간 절연막(114), 제2 배선 패턴(182), 제4 식각 정지막(124), 제5 층간 절연막(115), 제3 배선 패턴(183) 및 패시베이션층(50)을 포함할 수 있다.Referring to FIG. 11 , a semiconductor device fabricated by a semiconductor manufacturing method according to some embodiments includes a first interlayer insulating layer 111 , a contact plug 105 , a first etch stop layer 121 , and a first supporter pattern 141 . , the second supporter pattern 142, the first lower electrode 131, the second lower electrode 132, the capacitor dielectric layer 150, the upper electrode 160, the second interlayer insulating layer 112, and the first contact C1 ), the second contact C2, the second etch stop layer 122, the third interlayer insulating layer 113, the first wiring pattern 181, the third etch stop layer 123, and the fourth interlayer insulating layer 114. , a second wiring pattern 182 , a fourth etch stop layer 124 , a fifth interlayer insulating layer 115 , a third wiring pattern 183 , and a passivation layer 50 .

제1 층간 절연막(111)은 기판(100)과 소자 분리막 상에 배치될 수 있다. 제1 층간 절연막(111)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 층간 절연막은 단일층 또는 다층일 수 있다.The first interlayer insulating layer 111 may be disposed on the substrate 100 and the device isolation layer. The first interlayer insulating layer 111 may include, for example, at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (SiON), and a low dielectric constant material. For example, the interlayer insulating film may be a single layer or a multilayer.

컨택 플러그(105)는 제1 층간 절연막(111)의 내부에 배치될 수 있다. 컨택 플러그(105)는 제1 층간 절연막(111)을 수직 방향(DR3)으로 관통할 수 있다. 컨택 플러그(105)는 기판(100) 내에 형성된 소오스/드레인 영역과 전기적으로 연결될 수 있다. 컨택 플러그(105)는 도전성 물질을 포함할 수 있다. 컨택 플러그(105)는 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The contact plug 105 may be disposed inside the first interlayer insulating layer 111 . The contact plug 105 may pass through the first interlayer insulating layer 111 in the vertical direction DR3 . The contact plug 105 may be electrically connected to source/drain regions formed in the substrate 100 . The contact plug 105 may include a conductive material. The contact plug 105 may include, for example, at least one of polycrystalline silicon, a metal silicide compound, a conductive metal nitride, and a metal. However, the technical spirit of the present invention is not limited thereto.

제1 식각 정지막(121)은 제1 층간 절연막(111) 상에 배치될 수 있다. 제1 식각 정지막(121)은 산화물을 포함하는 제1 몰딩층(10) 및 제2 몰딩층(20)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 식각 정지막(121)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.The first etch stop layer 121 may be disposed on the first interlayer insulating layer 111 . The first etch stop layer 121 may include a material having an etch selectivity with respect to the first molding layer 10 and the second molding layer 20 including oxide. The first etch stop layer 121 may include, for example, silicon nitride (SiN), silicon carbon nitride (SiCN), silicon boron nitride (SiBN), silicon carbonate (SiCO), silicon oxynitride (SiON), silicon oxide ( SiO) and silicon oxycarbonitride (SiOCN).

제1 서포터 패턴(141)은 기판(100)의 셀 영역(I) 상에 배치될 수 있다. 제1 서포터 패턴(141)은 제1 식각 정지막(121) 상에서 제1 식각 정지막(121)과 수직 방향(DR3)으로 이격될 수 있다.The first supporter pattern 141 may be disposed on the cell region I of the substrate 100 . The first supporter pattern 141 may be spaced apart from the first etch stop layer 121 in the vertical direction DR3 on the first etch stop layer 121 .

제2 서포터 패턴(142)은 기판(100)의 셀 영역(I) 상에 배치될 수 있다. 제2 서포터 패턴(142)은 제1 서포터 패턴(141) 상에서 제1 서포터 패턴(141)과 수직 방향(DR3)으로 이격될 수 있다.The second supporter pattern 142 may be disposed on the cell region I of the substrate 100 . The second supporter pattern 142 may be spaced apart from the first supporter pattern 141 in the vertical direction DR3 on the first supporter pattern 141 .

제1 서포터 패턴(141) 및 제2 서포터 패턴(142) 각각은 후술하는 제1 하부 전극(131) 및 제2 하부 전극(132) 각각의 측벽의 일부를 둘러쌀 수 있다. 제1 서포터 패턴(141) 및 제2 서포터 패턴(142) 각각은 제1 하부 전극(131) 및 제2 하부 전극(132) 각각의 측벽과 접할 수 있다. 예를 들어, 제2 서포터 패턴(142)의 수직 방향(DR3)의 두께는 제1 서포터 패턴(141)의 수직 방향(DR3)의 두께보다 클 수 있다.Each of the first supporter pattern 141 and the second supporter pattern 142 may surround a portion of a sidewall of each of the first lower electrode 131 and the second lower electrode 132 to be described later. Each of the first supporter pattern 141 and the second supporter pattern 142 may contact sidewalls of the first lower electrode 131 and the second lower electrode 132 , respectively. For example, the thickness of the second supporter pattern 142 in the vertical direction DR3 may be greater than the thickness of the first supporter pattern 141 in the vertical direction DR3 .

제1 서포터 패턴(141) 및 제2 서포터 패턴(142) 각각은 예를 들어, 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 탄탈륨 산화물(TaO) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 서포터 패턴(141) 및 제2 서포터 패턴(142)은 서로 동일한 물질을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 서포터 패턴(141) 및 제2 서포터 패턴(142)은 서로 다른 물질을 포함할 수 있다.Each of the first supporter pattern 141 and the second supporter pattern 142 may include, for example, at least one of silicon oxynitride (SiON), silicon nitride (SiN), silicon carbon nitride (SiCN), and tantalum oxide (TaO). can include For example, the first supporter pattern 141 and the second supporter pattern 142 may include the same material, but the technical spirit of the present invention is not limited thereto. In some other embodiments, the first supporter pattern 141 and the second supporter pattern 142 may include different materials.

기판(100)의 셀 영역(I) 상에서 서로 이격되도록 복수의 하부 전극 홀이 형성될 수 있다. 복수의 하부 전극 홀 각각은 수직 방향(DR3)으로 연장될 수 있다. 예를 들어, 제1 하부 전극 홀(H1) 및 제2 하부 전극 홀(H2) 각각은 컨택 플러그(105) 상에서 수직 방향(DR3)으로 연장될 수 있다. 예를 들어, 제1 하부 전극 홀(H1) 및 제2 하부 전극 홀(H2) 각각은 컨택 플러그(105)의 상면으로부터 제2 서포터 패턴(142)의 상면까지 연장될 수 있다. 예를 들어, 제2 하부 전극 홀(H2)은 제1 하부 전극 홀(H1)과 제1 수평 방향(DR1)으로 이격될 수 있다.A plurality of lower electrode holes may be formed to be spaced apart from each other on the cell region I of the substrate 100 . Each of the plurality of lower electrode holes may extend in the vertical direction DR3. For example, each of the first lower electrode hole H1 and the second lower electrode hole H2 may extend in the vertical direction DR3 on the contact plug 105 . For example, each of the first lower electrode hole H1 and the second lower electrode hole H2 may extend from the upper surface of the contact plug 105 to the upper surface of the second supporter pattern 142 . For example, the second lower electrode hole H2 may be spaced apart from the first lower electrode hole H1 in the first horizontal direction DR1.

제1 하부 전극(131)은 제1 하부 전극 홀(H1)의 내부에 배치될 수 있다. 예를 들어, 제1 하부 전극(131)은 컨택 플러그(105) 상에서 제1 하부 전극 홀(H1)의 내부를 완전히 채울 수 있다. 즉, 제1 하부 전극(131)은 필라(pillar) 형상을 가질 수 있다. 제1 하부 전극(131)은 컨택 플러그(105) 상에서 제1 식각 정지막(121)을 관통하여 수직 방향(DR3)으로 연장될 수 있다. 제1 하부 전극(131)은 컨택 플러그(105)와 전기적으로 연결될 수 있다.The first lower electrode 131 may be disposed inside the first lower electrode hole H1. For example, the first lower electrode 131 may completely fill the first lower electrode hole H1 on the contact plug 105 . That is, the first lower electrode 131 may have a pillar shape. The first lower electrode 131 may extend in the vertical direction DR3 on the contact plug 105 through the first etch stop layer 121 . The first lower electrode 131 may be electrically connected to the contact plug 105 .

제1 하부 전극(131)은 셀 영역(I)에서 제1 컨택(C1)과 연결될 수 있다. 제1 하부 전극(131)은 수직 방향(DR3)으로 연장될 수 있다. 제1 하부 전극(131)은 제1 서포터 패턴(141)의 측벽 및 제2 서포터 패턴(142)의 측벽 각각과 접할 수 있다. 제1 서포터 패턴(141) 및 제2 서포터 패턴(142) 각각은 제1 하부 전극(131)의 측벽의 일부를 둘러쌀 수 있다. 예를 들어, 제1 하부 전극(131)의 최상면은 제2 서포터 패턴(142)의 상면과 동일 평면 상에 형성될 수 있다.The first lower electrode 131 may be connected to the first contact C1 in the cell region I. The first lower electrode 131 may extend in the vertical direction DR3. The first lower electrode 131 may contact each of the sidewalls of the first supporter pattern 141 and the sidewalls of the second supporter pattern 142 . Each of the first supporter pattern 141 and the second supporter pattern 142 may surround a portion of a sidewall of the first lower electrode 131 . For example, the top surface of the first lower electrode 131 may be formed on the same plane as the top surface of the second supporter pattern 142 .

제2 하부 전극(132)은 제2 하부 전극 홀(H2)의 내부에 배치될 수 있다. 예를 들어, 제2 하부 전극(132)은 제1 하부 전극(131)과 제1 수평 방향(DR1)으로 이격될 수 있다. 예를 들어, 제2 하부 전극(132)은 컨택 플러그(105) 상에서 제2 하부 전극 홀(H2)의 내부를 완전히 채울 수 있다. 즉, 제2 하부 전극(132)은 필라(pillar) 형상을 가질 수 있다. 제2 하부 전극(132)은 컨택 플러그(105) 상에서 제1 식각 정지막(121)을 관통하여 수직 방향(DR3)으로 연장될 수 있다. 제2 하부 전극(132)은 컨택 플러그(105)와 전기적으로 연결될 수 있다.The second lower electrode 132 may be disposed inside the second lower electrode hole H2. For example, the second lower electrode 132 may be spaced apart from the first lower electrode 131 in the first horizontal direction DR1 . For example, the second lower electrode 132 may completely fill the second lower electrode hole H2 on the contact plug 105 . That is, the second lower electrode 132 may have a pillar shape. The second lower electrode 132 may extend in the vertical direction DR3 on the contact plug 105 through the first etch stop layer 121 . The second lower electrode 132 may be electrically connected to the contact plug 105 .

제2 하부 전극(132)은 셀 영역(I)에서 제1 컨택(C1)과 연결될 수 있다. 제2 하부 전극(132)은 수직 방향(DR3)으로 연장될 수 있다. 제2 하부 전극(132)은 제1 서포터 패턴(141)의 측벽 및 제2 서포터 패턴(142)의 측벽 각각과 접할 수 있다. 제1 서포터 패턴(141) 및 제2 서포터 패턴(142) 각각은 제2 하부 전극(132)의 측벽의 일부를 둘러쌀 수 있다. 예를 들어, 제2 하부 전극(132)의 최상면은 제2 서포터 패턴(142)의 상면과 동일 평면 상에 형성될 수 있다.The second lower electrode 132 may be connected to the first contact C1 in the cell region I. The second lower electrode 132 may extend in the vertical direction DR3. The second lower electrode 132 may contact each of the sidewalls of the first supporter pattern 141 and the sidewalls of the second supporter pattern 142 . Each of the first supporter pattern 141 and the second supporter pattern 142 may surround a portion of a sidewall of the second lower electrode 132 . For example, the top surface of the second lower electrode 132 may be formed on the same plane as the top surface of the second supporter pattern 142 .

제1 하부 전극(131) 및 제2 하부 전극(132) 각각은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등) 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.Each of the first lower electrode 131 and the second lower electrode 132 may be, for example, a doped semiconductor material, a conductive metal nitride (eg, titanium nitride, tantalum nitride, niobium nitride or tungsten nitride), metal (eg, ruthenium, iridium, titanium, tantalum, etc.) and a conductive metal oxide (eg, iridium oxide or niobium oxide, etc.), and the like. However, the technical spirit of the present invention is not limited thereto.

커패시터 유전막(150)은 제1 하부 전극(131) 및 제2 하부 전극(132) 상에 형성될 수 있다. 커패시터 유전막(150)은 기판(100)의 셀 영역(I) 상에서 제1 식각 정지막(121), 제1 서포터 패턴(141), 제2 서포터 패턴(142), 제1 하부 전극(131) 및 제2 하부 전극(132) 각각의 표면을 따라 컨포말하게 배치될 수 있다. 예를 들어, 커패시터 유전막(150)의 일부는 기판(100)의 분리 영역(II) 상에도 배치될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 커패시터 유전막(150)은 제1 하부 전극(131) 및 제2 하부 전극(132) 각각과 제1 서포터 패턴(141) 사이에 배치되지 않는다. 또한, 커패시터 유전막(150)은 제1 하부 전극(131) 및 제2 하부 전극(132) 각각과 제2 서포터 패턴(142) 사이에 배치되지 않는다.The capacitor dielectric layer 150 may be formed on the first lower electrode 131 and the second lower electrode 132 . The capacitor dielectric layer 150 includes the first etch stop layer 121 , the first supporter pattern 141 , the second supporter pattern 142 , the first lower electrode 131 and the substrate 100 on the cell region I of the substrate 100 . It may be conformally disposed along the surface of each of the second lower electrodes 132 . For example, a portion of the capacitor dielectric layer 150 may also be disposed on the isolation region II of the substrate 100, but the technical spirit of the present invention is not limited thereto. For example, the capacitor dielectric layer 150 is not disposed between each of the first lower electrode 131 and the second lower electrode 132 and the first supporter pattern 141 . In addition, the capacitor dielectric layer 150 is not disposed between each of the first lower electrode 131 and the second lower electrode 132 and the second supporter pattern 142 .

커패시터 유전막(150)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화 물(SiN), 실리콘 산질화물(SiON) 및 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산 화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화 물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화 물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide) 및 납 아연 니오브산염(lead zinc niobate) 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The capacitor dielectric layer 150 may include, for example, at least one of silicon oxide (SiO2), silicon nitride (SiN), silicon oxynitride (SiON), and a high-k material. High dielectric constant materials include, for example, hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon. Zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide , yttrium oxide, aluminum oxide, lead scandium tantalum oxide, and lead zinc niobate, but may include at least one of the technical spirit of the present invention. This is not limited to this.

상부 전극(160)은 기판(100)의 셀 영역(I) 상에서 커패시터 유전막(150) 상에 배치될 수 있다. 상부 전극(160)은 커패시터 유전막(150)의 적어도 일부를 감쌀 수 있다. 예를 들어, 상부 전극(160)의 일부는 기판(100)의 분리 영역(II) 상에도 배치될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 상부 전극(160)은 커패시터 유전막(150) 상에서 제1 하부 전극(131), 제2 하부 전극(132), 제1 서포터 패턴(141) 및 제2 서포터 패턴(142) 각각을 둘러쌀 수 있다. 예를 들어, 상부 전극 측벽(160S) 및 커패시터 유전막(150)의 측벽은 수직 방향(DR3)으로 정렬될 수 있다.The upper electrode 160 may be disposed on the capacitor dielectric layer 150 on the cell region I of the substrate 100 . The upper electrode 160 may cover at least a portion of the capacitor dielectric layer 150 . For example, a portion of the upper electrode 160 may also be disposed on the separation region II of the substrate 100, but the technical idea of the present invention is not limited thereto. For example, the upper electrode 160 surrounds the first lower electrode 131, the second lower electrode 132, the first supporter pattern 141, and the second supporter pattern 142 on the capacitor dielectric layer 150, respectively. can be rice For example, the upper electrode sidewall 160S and the sidewall of the capacitor dielectric layer 150 may be aligned in the vertical direction DR3.

상부 전극(160)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화 물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있다. 다 만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The upper electrode 160 may be, for example, a doped semiconductor material, a conductive metal nitride (eg, titanium nitride, tantalum nitride, niobium nitride, or tungsten nitride, etc.), a metal (eg, ruthenium, iridium, titanium, etc.) or tantalum, etc.), and a conductive metal oxide (eg, iridium oxide or niobium oxide). However, the technical spirit of the present invention is not limited thereto.

제2 층간 절연막(112)은 상부 전극 측벽(160S) 및 상부 전극 상면(160U)을 덮을 수 있다. 제2 층간 절연막(112)은 상부 전극(160) 및 제1 식각 정지막(121) 상에 배치될 수 있다. 구체적으로, 제2 층간 절연막(112)은 상부 전극 측벽(160S) 및 상면을 따라 배치될 수 있다. 제2 층간 절연막(112)은 상부 전극 측벽(160S) 및 상부 전극 상면(160U) 각각과 접할 수 있다. 또한, 기판(100)의 분리 영역(II) 및 페리 영역(III) 각각 상에서, 제2 층간 절연막(112)은 제1 식각 정지막(121)의 상면을 따라 배치될 수 있다.The second interlayer insulating layer 112 may cover the upper electrode sidewall 160S and the upper electrode upper surface 160U. The second interlayer insulating layer 112 may be disposed on the upper electrode 160 and the first etch stop layer 121 . Specifically, the second interlayer insulating film 112 may be disposed along the upper electrode sidewall 160S and the upper surface. The second interlayer insulating layer 112 may contact the upper electrode sidewall 160S and the upper electrode upper surface 160U, respectively. In addition, the second interlayer insulating layer 112 may be disposed along the upper surface of the first etch stop layer 121 on each of the isolation region II and the peripheral region III of the substrate 100 .

컨택은 제1 컨택(C1) 및 제2 컨택(C2)를 포함할 수 있다.The contact may include a first contact C1 and a second contact C2.

제1 컨택(C1)은 기판(100)의 셀 영역(I) 상에 배치될 수 있다. 제1 컨택(C1)은 기판(100)과 연결될 수 있다. 제1 컨택(C1)은 제2 층간 절연막(112)을 수직 방향(DR3)으로 관통하여 상부 전극(160)에 연결될 수 있다.The first contact C1 may be disposed on the cell region I of the substrate 100 . The first contact C1 may be connected to the substrate 100 . The first contact C1 may pass through the second interlayer insulating layer 112 in the vertical direction DR3 and be connected to the upper electrode 160 .

제2 컨택(C2)은 기판(100)의 페리 영역(III) 상에 배치될 수 있다. 예를 들어, 제2 컨택(C2)은 상부 전극(160)과 제1 수평 방향(DR1)으로 이격될 수 있다. 제2 컨택(C2)은 제1 식각 정지막(121) 및 제2 층간 절연막(112)을 수직 방향(DR3)으로 관통할 수 있다. 예를 들어, 제2 컨택(C2)은 제1 층간 절연막(111)의 내부에 배치된 배선 패턴에 연결될 수 있다.The second contact C2 may be disposed on the periphery region III of the substrate 100 . For example, the second contact C2 may be spaced apart from the upper electrode 160 in the first horizontal direction DR1. The second contact C2 may pass through the first etch stop layer 121 and the second interlayer insulating layer 112 in the vertical direction DR3 . For example, the second contact C2 may be connected to a wiring pattern disposed inside the first interlayer insulating layer 111 .

예를 들어, 제1 컨택(C1)의 상면 및 제2 컨택(C2)의 상면 각각은 제2 층간 절연막(112)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 컨택(C1) 및 제2 컨택(C2) 각각은 도전성 물질을 포함할 수 있다. 도 11에는 제1 컨택(C1) 및 제2 컨택(C2) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 컨택(C1) 및 제2 컨택(C2) 각각은 다중막으로 형성될 수 있다.For example, each of the top surfaces of the first contact C1 and the second contact C2 may be formed on the same plane as the top surface of the second interlayer insulating layer 112 . However, the technical spirit of the present invention is not limited thereto. Each of the first contact C1 and the second contact C2 may include a conductive material. Although each of the first contact C1 and the second contact C2 is illustrated in FIG. 11 as being formed of a single layer, this is for convenience of explanation and the technical spirit of the present invention is not limited thereto. For example, each of the first contact C1 and the second contact C2 may be formed of a multilayer.

제2 식각 정지막(122)은 제2 층간 절연막(112) 상에 배치될 수 있다. 예를 들어, 제2 식각 정지막(122)은 컨포말하게 형성될 수 있다. 제2 식각 정지막(122)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.The second etch stop layer 122 may be disposed on the second interlayer insulating layer 112 . For example, the second etch stop layer 122 may be conformally formed. The second etch stop layer 122 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material.

제3 층간 절연막(113)은 제2 식각 정지막(122) 상에 배치될 수 있다. 제3 층간 절연막(113)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.The third interlayer insulating layer 113 may be disposed on the second etch stop layer 122 . The third interlayer insulating layer 113 may include, for example, at least one of silicon oxide (SiO2), silicon nitride (SiN), silicon oxynitride (SiON), and a low-k material.

제1 배선 패턴(181)은 제2 식각 정지막(122) 및 제3 층간 절연막(113) 각각의 내부에 배치될 수 있다. 예를 들어, 제1 배선 패턴(181)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2) 각각으로 서로 이격된 복수의 배선을 포함할 수 있다. 예를 들어, 제1 배선 패턴(181) 중 일부 배선은 제1 컨택(C1) 상에 배치될 수 있다. 제1 배선 패턴(181) 중 일부 배선은 제1 컨택(C1)에 연결될 수 있다. 예를 들어, 제1 배선 패턴(181) 중 다른 일부 배선은 제2 컨택(C2) 상에 배치될 수 있다. 제1 배선 패턴(181) 중 다른 일부 배선은 제2 컨택(C2)에 연결될 수 있다. 예를 들어, 제1 배선 패턴(181)의 하면의 적어도 일부는 제2 층간 절연막(112)과 접할 수 있다. 예를 들어, 제1 배선 패턴(181)의 상면은 제3 층간 절연막(113)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The first wiring pattern 181 may be disposed inside each of the second etch stop layer 122 and the third interlayer insulating layer 113 . For example, the first wiring pattern 181 may include a plurality of wirings spaced apart from each other in the first horizontal direction DR1 and the second horizontal direction DR2 . For example, some wires of the first wiring pattern 181 may be disposed on the first contact C1. Some wires of the first wiring pattern 181 may be connected to the first contact C1. For example, some other wirings of the first wiring pattern 181 may be disposed on the second contact C2. Some of the other wires of the first wiring pattern 181 may be connected to the second contact C2. For example, at least a portion of the lower surface of the first wiring pattern 181 may contact the second interlayer insulating layer 112 . For example, the upper surface of the first wiring pattern 181 and the upper surface of the third interlayer insulating layer 113 may be formed on the same plane. However, the technical spirit of the present invention is not limited thereto.

제1 배선 패턴(181)은 도전성 물질을 포함할 수 있다. 도 11에는 제1 배선 패턴(181)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 배선 패턴(181)은 다중막으로 형성될 수 있다.The first wiring pattern 181 may include a conductive material. Although the first wiring pattern 181 is illustrated as being formed of a single layer in FIG. 11 , this is for convenience of explanation and the technical spirit of the present invention is not limited thereto. For example, the first wiring pattern 181 may be formed of a multilayer.

제3 식각 정지막(123)은 제3 층간 절연막(113) 상에 배치될 수 있다. 예를 들어, 제3 식각 정지막(123)은 컨포말하게 형성될 수 있다. 제3 식각 정지막(123)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.The third etch stop layer 123 may be disposed on the third interlayer insulating layer 113 . For example, the third etch stop layer 123 may be conformally formed. The third etch stop layer 123 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material.

제4 층간 절연막(114)은 예를 들어, 실리콘 산화물 (SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및 저 유전율 물질 중 적어도 하나를 포함할 수 있다.The fourth interlayer insulating layer 114 may include, for example, at least one of silicon oxide (SiO2), silicon nitride (SiN), silicon oxynitride (SiON), and a low dielectric constant material.

제2 배선 패턴(182)은 제3 식각 정지막(123) 및 제4 층간 절연막(114) 각각의 내부에 배치될 수 있다. 예를 들어, 제2 배선 패턴(182)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2) 각각으로 서로 이격된 복수의 배선을 포함할 수 있다. 또한, 제2 배선 패턴(182)은 서로 이격된 복수의 배선 각각과 제1 배선 패턴(181)을 연결하는 복수의 비아를 포함할 수 있다.The second wiring pattern 182 may be disposed inside each of the third etch stop layer 123 and the fourth interlayer insulating layer 114 . For example, the second wiring pattern 182 may include a plurality of wirings spaced apart from each other in the first horizontal direction DR1 and the second horizontal direction DR2 . In addition, the second wiring pattern 182 may include a plurality of vias connecting each of the plurality of wirings spaced apart from each other and the first wiring pattern 181 .

예를 들어, 제2 배선 패턴(182)의 상면은 제4 층간 절연막(114)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제2 배선 패턴(182)은 도전성 물질을 포함할 수 있다. 도 11에는 제2 배선 패턴(182)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 배선 패턴(182)은 다중막으로 형성될 수 있다.For example, a top surface of the second wiring pattern 182 and a top surface of the fourth interlayer insulating layer 114 may be formed on the same plane. However, the technical spirit of the present invention is not limited thereto. The second wiring pattern 182 may include a conductive material. Although the second wiring pattern 182 is illustrated as being formed of a single layer in FIG. 11 , this is for convenience of description and the technical spirit of the present invention is not limited thereto. For example, the second wiring pattern 182 may be formed of a multilayer.

제4 식각 정지막(124)은 제4 층간 절연막(114) 상에 배치될 수 있다. 예를 들어, 제4 식각 정지막(124)은 컨포말하게 형성될 수 있다. 제4 식각 정지막(124)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. The fourth etch stop layer 124 may be disposed on the fourth interlayer insulating layer 114 . For example, the fourth etch stop layer 124 may be conformally formed. The fourth etch stop layer 124 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material.

제5 층간 절연막(115)은 제4 식각 정지막(124) 상에 배치될 수 있다. 제5 층간 절연막(115)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및 저 유전율 물질 중 적어도 하나를 포함할 수 있다.The fifth interlayer insulating layer 115 may be disposed on the fourth etch stop layer 124 . The fifth interlayer insulating layer 115 may include, for example, at least one of silicon oxide (SiO2), silicon nitride (SiN), silicon oxynitride (SiON), and a low dielectric constant material.

제3 배선 패턴(183)은 제4 식각 정지막(124) 및 제5 층간 절연막(115) 각각의 내부에 배치될 수 있다. 예를 들어, 제3 배선 패턴(183)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2) 각각으로 서로 이격된 복수의 배선을 포함할 수 있다. 또한, 제3 배선 패턴(183)은 서로 이격된 복수의 배선 각각과 제2 배선 패턴(182)을 연결하는 복수의 비아를 포함할 수 있다.The third wiring pattern 183 may be disposed inside each of the fourth etch stop layer 124 and the fifth interlayer insulating layer 115 . For example, the third wiring pattern 183 may include a plurality of wirings spaced apart from each other in the first horizontal direction DR1 and the second horizontal direction DR2 . Also, the third wiring pattern 183 may include a plurality of vias connecting each of the plurality of wirings spaced apart from each other and the second wiring pattern 182 .

제3 배선 패턴(183)의 상면은 제5 층간 절연막(115)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제5 층간 절연막(115)은 제3 배선 패턴(183)의 상면을 덮을 수 있다. 제3 배선 패턴(183)은 도전성 물질을 포함할 수 있다. 도 11에는 제3 배선 패턴(183)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 배선 패턴(183)은 다중막으로 형성될 수 있다.A top surface of the third wiring pattern 183 and a top surface of the fifth interlayer insulating layer 115 may be formed on the same plane. However, the technical spirit of the present invention is not limited thereto. In some other embodiments, the fifth interlayer insulating layer 115 may cover the upper surface of the third wiring pattern 183 . The third wiring pattern 183 may include a conductive material. Although the third wiring pattern 183 is illustrated as being formed of a single film in FIG. 11 , this is for convenience of explanation and the technical spirit of the present invention is not limited thereto. For example, the third wiring pattern 183 may be formed of a multilayer.

패시베이션층(50)은 제3 배선 패턴(183) 및 제5 층간 절연막(115) 상에 형성될 수 있다. 패시베이션층(50)은 제3 배선 패턴(183)의 상면과 제5 층간 절연막(115)의 상면과 접촉할 수 있다. 패시베이션층(50)은 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션층(50)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘산질화물(SiON) 중 적어도 하나를 포함할 수 있으나, 이에 제한되지 않는다.The passivation layer 50 may be formed on the third wiring pattern 183 and the fifth interlayer insulating layer 115 . The passivation layer 50 may contact the upper surface of the third wiring pattern 183 and the upper surface of the fifth interlayer insulating layer 115 . The passivation layer 50 may include an insulating material. For example, the passivation layer 50 may include at least one of silicon nitride (SiN), silicon oxide (SiO 2 ), and silicon oxynitride (SiON), but is not limited thereto.

이하에서, 도 12 내지 도 14를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 도 1 내지 도 12에 도시된 반도체 장치 제조 방법과의 차이점을 중심으로 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 12 to 14 . Differences from the semiconductor device manufacturing method shown in FIGS. 1 to 12 will be mainly described.

도 12 내지 도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면이다.12 to 14 are diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

도 12를 참조하면, 상부 전극 측벽(160S) 및 노출된 제1 식각 정지막(121)의 상면 각각 상에 제2 하부 층간 절연막(112L)이 형성될 수 있다. Referring to FIG. 12 , a second lower interlayer insulating layer 112L may be formed on each of the upper electrode sidewall 160S and the exposed upper surface of the first etch stop layer 121 .

제2 하부 층간 절연막(112L)은 중수소 분위기(301)에서 형성될 수 있다. 예를 들어, 제2 하부 층간 절연막(112L)은 중수소 분위기(301)에서 화학적 기상 증착법을 이용하여 형성될 수 있다. 제2 하부 층간 절연막(112L)은 TEOS를 반응 물질로 사용하여 형성될 수 있다.The second lower interlayer insulating layer 112L may be formed in a deuterium atmosphere 301 . For example, the second lower interlayer insulating layer 112L may be formed using a chemical vapor deposition method in a deuterium atmosphere 301 . The second lower interlayer insulating layer 112L may be formed using TEOS as a reactive material.

제2 하부 층간 절연막(112L)의 상면은 상부 전극 상면(160U)과 동일한 높이까지 형성될 수 있다. 예를 들어, 제2 층간 절연막(112)의 일부는 상부 전극 상면(160U)을 덮도록 형성된 후, 평탄화 공정(예를 들어, CMP 공정)을 통해 상부 전극 상면(160U)을 덮는 제2 층간 절연막(112)을 제거할 수 있다. 평탄화 공정은 제2 층간 절연막(112)의 상면을 덮는 제2 층간 절연막(112)이 제거되어 상부 전극 상면(160U)을 노출할 때까지 진행될 수 있다.The upper surface of the second lower interlayer insulating layer 112L may be formed to the same height as the upper surface 160U of the upper electrode. For example, after a portion of the second interlayer insulating film 112 is formed to cover the upper electrode upper surface 160U, the second interlayer insulating film covers the upper electrode upper surface 160U through a planarization process (eg, CMP process). (112) can be eliminated. The planarization process may be performed until the second insulating interlayer 112 covering the upper surface of the second insulating interlayer 112 is removed to expose the upper surface 160U of the upper electrode.

결과적으로, 잔존하는 제2 하부 층간 절연막(112L)은 상부 전극 상면(160U)과 동일한 높이일 수 있다. 본 명세서에서, "동일한 높이"란, 비교되는 두 지점의 높이가 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 높이 차이를 포함하는 의미이다.As a result, the remaining second lower interlayer insulating layer 112L may have the same height as the upper electrode upper surface 160U. In the present specification, "same height" means not only that the heights of two compared points are completely the same, but also includes a slight height difference that may occur due to a margin in the process.

도 13을 참조하면, 제2 상부 층간 절연막(112U)이 형성될 수 있다. 제2 상부 층간 절연막(112U)은 제2 하부 층간 절연막(112L)의 상면 및 상부 전극 상면(160U)을 덮도록 형성될 수 있다. Referring to FIG. 13 , a second upper interlayer insulating layer 112U may be formed. The second upper interlayer insulating layer 112U may be formed to cover the upper surface of the second lower interlayer insulating layer 112L and the upper electrode upper surface 160U.

제2 상부 층간 절연막(112U)은 중수소 분위기가 아닌 분위기에서 형성될 수 있다. 예를 들어, 제2 상부 층간 절연막(112U)은 수소 분위기에서 CVD로 TEOS를 반응 물질로 하여 형성될 수 있다.The second upper interlayer insulating layer 112U may be formed in an atmosphere other than a deuterium atmosphere. For example, the second upper interlayer insulating layer 112U may be formed using TEOS as a reactant by CVD in a hydrogen atmosphere.

도 14를 참조하면, 기판(100)의 셀 영역(I) 상에서, 제2 상부 층간 절연막(112U)을 수직 방향(DR3)으로 관통하여 상부 전극(160)에 연결되는 제1 컨택(C1)이 형성될 수 있다. Referring to FIG. 14 , on the cell region I of the substrate 100, the first contact C1 is connected to the upper electrode 160 by penetrating the second upper interlayer insulating layer 112U in the vertical direction DR3. can be formed

예를 들어, 제1 컨택(C1)의 상면은 제2 층간 절연막(112)의 상면과 동일 평면 상에 형성될 수 있다. 제2 층간 절연막(112)은 제2 상부 층간 절연막(112U)과 제2 하부 층간 절연막(112L)을 포함할 수 있다.For example, the upper surface of the first contact C1 may be formed on the same plane as the upper surface of the second interlayer insulating layer 112 . The second interlayer insulating layer 112 may include a second upper interlayer insulating layer 112U and a second lower interlayer insulating layer 112L.

또한, 기판(100)의 페리 영역(III) 상에서, 제1 식각 정지막(121), 제2 층간 절연막(112)을 수직 방향(DR3)으로 관통하는 제2 컨택(C2)이 형성될 수 있다. 예를 들어, 제2 컨택(C2)의 상면은 제2 층간 절연막(112)의 상면과 동일 평면 상에 형성될 수 있다.In addition, a second contact C2 penetrating the first etch stop layer 121 and the second interlayer insulating layer 112 in the vertical direction DR3 may be formed on the peripheral region III of the substrate 100 . . For example, the upper surface of the second contact C2 may be formed on the same plane as the upper surface of the second interlayer insulating layer 112 .

제2 층간 절연막(112)의 상면, 제1 컨택(C1)의 상면 및 제2 컨택(C2)의 상면 각각 상에 제2 식각 정지막(122) 및 제3 층간 절연막(113)이 순차적으로 형성될 수 있다. A second etch stop layer 122 and a third interlayer insulating layer 113 are sequentially formed on the upper surface of the second interlayer insulating layer 112, the upper surface of the first contact C1, and the upper surface of the second contact C2, respectively. It can be.

제2 식각 정지막(122) 및 제3 층간 절연막(113)이 순차적으로 형성될 수 있다. 제2 식각 정지막(122) 및 제3 층간 절연막(113) 각각의 내부에 제1 배선 패턴(181)이 형성될 수 있다. 예를 들어, 제1 배선 패턴(181)의 상면은 제3 층간 절연막(113)의 상면과 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 배선 패턴(181) 중 일부 배선은 제1 컨택(C1)과 연결되고, 제1 배선 패턴(181) 중 다른 일부 배선 패턴은 제2 컨택(C2)과 연결될 수 있다.The second etch stop layer 122 and the third interlayer insulating layer 113 may be sequentially formed. A first wiring pattern 181 may be formed inside each of the second etch stop layer 122 and the third interlayer insulating layer 113 . For example, the upper surface of the first wiring pattern 181 and the upper surface of the third interlayer insulating layer 113 may be formed on the same plane. For example, some of the first wiring patterns 181 may be connected to the first contact C1, and some of the other wiring patterns of the first wiring patterns 181 may be connected to the second contact C2.

제3 층간 절연막(113)의 상면 및 제1 배선 패턴(181)의 상면 각각 사이에 제3 식각 정지막(123) 및 제4 층간 절연막(114)이 순차적으로 형성될 수 있다.A third etch stop layer 123 and a fourth interlayer insulating layer 114 may be sequentially formed between the upper surface of the third interlayer insulating layer 113 and the upper surface of the first wiring pattern 181 , respectively.

제3 식각 정지막(123) 및 제4 층간 절연막(114) 각각의 내부에 제2 배선 패턴(182)이 형성될 수 있다. 예를 들어, 제2 배선 패턴(182)의 상면은 제4 층간 절연막(114)의 상면과 동일 평면 상에 형성될 수 있다. 제2 배선 패턴(182)은 제1 배선 패턴(181)과 연결될 수 있다.A second wiring pattern 182 may be formed inside each of the third etch stop layer 123 and the fourth interlayer insulating layer 114 . For example, a top surface of the second wiring pattern 182 and a top surface of the fourth interlayer insulating layer 114 may be formed on the same plane. The second wiring pattern 182 may be connected to the first wiring pattern 181 .

제4 층간 절연막(114)의 상면 및 제2 배선 패턴(182)의 상면 각각 상에 제4 식각 정지막(124) 및 제5 층간 절연막(115) 각각의 내부에 제3 배선 패턴(183)이 형성될 수 있다.A third wiring pattern 183 is formed inside each of the fourth etch stop film 124 and the fifth interlayer insulating film 115 on the top surface of the fourth interlayer insulating film 114 and the second wiring pattern 182, respectively. can be formed

제3 배선 패턴(183)은 제2 배선 패턴(182)과 연결될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제3 배선 패턴(183)이 형성된 후에, 제3 배선 패턴(183)을 덮도록 제5 층간 절연막(115)이 형성될 수 있다.The third wiring pattern 183 may be connected to the second wiring pattern 182 . However, the technical spirit of the present invention is not limited thereto. In some other embodiments, after the third wiring pattern 183 is formed, a fifth interlayer insulating layer 115 may be formed to cover the third wiring pattern 183 .

또한, 추가적인 식각 정지막 및 층간 절연막이 순차적으로 형성되어 추가적인 배선 패턴이 더 형성될 수 있다. 추가적인 배선 패턴의 개수가 제한되지 않음은 물론이다.In addition, additional wiring patterns may be further formed by sequentially forming an additional etch stop layer and an interlayer insulating layer. Of course, the number of additional wiring patterns is not limited.

제5 층간 절연막(115)의 상면 및 배선 패턴의 상면 각각 상에 패시베이션층(50)이 형성될 수 있고, 열처리가 진행될 수 있다. 열처리를 통해 제2 하부 층간 절연막(112L)까지 전달된 열(H)은 제2 하부 층간 절연막(112L)의 중수소(302)를 확산시킬 수 있다. 예를 들어, 제2 하부 층간 절연막(112L)의 중수소(302)는 제2 컨택(C2), 제1 층간 절연막(111), 제1 하부 전극(131), 제2 하부 전극(132), 상부 전극(160) 및 기판(100)에 확산될 수 있다. 확산된 중수소(302)는 댕글링 본드를 제거할 수 있다.A passivation layer 50 may be formed on each of the top surface of the fifth interlayer insulating film 115 and the top surface of the wiring pattern, and heat treatment may be performed. Heat H transferred to the second lower interlayer insulating layer 112L through the heat treatment may diffuse deuterium 302 of the second lower interlayer insulating layer 112L. For example, the deuterium 302 of the second lower interlayer insulating layer 112L is applied to the second contact C2, the first interlayer insulating layer 111, the first lower electrode 131, the second lower electrode 132, and the upper portion. It can diffuse into the electrode 160 and the substrate 100 . The diffused deuterium 302 can remove the dangling bonds.

이하에서, 도 15 내지 도 17을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 도 1 내지 도 12에 도시된 반도체 장치 제조 방법과의 차이점을 중심으로 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 15 to 17 . Differences from the semiconductor device manufacturing method shown in FIGS. 1 to 12 will be mainly described.

도 15 내지 도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면이다.15 to 17 are diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

도 15를 참조하면, 상부 전극 측벽(160S) 및 노출된 제1 식각 정지막(121)의 상면 각각 상에 제2 하부 층간 절연막(112L)이 형성될 수 있다. Referring to FIG. 15 , a second lower interlayer insulating layer 112L may be formed on each of the upper electrode sidewall 160S and the exposed upper surface of the first etch stop layer 121 .

제2 하부 층간 절연막(112L)은 중수소 분위기가 아닌 분위기에서 형성될 수 있다. 예를 들어, 제2 하부 층간 절연막(112L)은 수소 분위기에서 화학적 기상 증착법을 이용하여 형성될 수 있다. 제2 하부 층간 절연막(112L)은 TEOS를 반응 물질로 사용하여 형성될 수 있다.The second lower interlayer insulating layer 112L may be formed in an atmosphere other than a deuterium atmosphere. For example, the second lower interlayer insulating layer 112L may be formed using a chemical vapor deposition method in a hydrogen atmosphere. The second lower interlayer insulating layer 112L may be formed using TEOS as a reactive material.

제2 하부 층간 절연막(112L)의 상면은 상부 전극 상면(160U)과 동일한 높이까지 형성될 수 있다. 예를 들어, 제2 층간 절연막(112)의 일부는 상부 전극 상면(160U)을 덮도록 형성된 후, 평탄화 공정(예를 들어, CMP 공정)을 통해 상부 전극 상면(160U)을 덮는 제2 층간 절연막(112)을 제거할 수 있다. 평탄화 공정은 제2 층간 절연막(112)의 상면을 덮는 제2 층간 절연막(112)이 제거되어 상부 전극 상면(160U)을 노출할 때까지 진행될 수 있다.The upper surface of the second lower interlayer insulating layer 112L may be formed to the same height as the upper surface 160U of the upper electrode. For example, after a portion of the second interlayer insulating film 112 is formed to cover the upper electrode upper surface 160U, the second interlayer insulating film covers the upper electrode upper surface 160U through a planarization process (eg, CMP process). (112) can be eliminated. The planarization process may be performed until the second insulating interlayer 112 covering the upper surface of the second insulating interlayer 112 is removed to expose the upper surface 160U of the upper electrode.

결과적으로, 잔존하는 제2 하부 층간 절연막(112L)은 상부 전극 상면(160U)과 동일한 높이일 수 있다.As a result, the remaining second lower interlayer insulating layer 112L may have the same height as the upper electrode upper surface 160U.

도 16을 참조하면, 제2 상부 층간 절연막(112U)이 형성될 수 있다. 제2 상부 층간 절연막(112U)은 제2 하부 층간 절연막(112L)의 상면 및 상부 전극 상면(160U)을 덮도록 형성될 수 있다.Referring to FIG. 16 , a second upper interlayer insulating layer 112U may be formed. The second upper interlayer insulating layer 112U may be formed to cover the upper surface of the second lower interlayer insulating layer 112L and the upper electrode upper surface 160U.

제2 상부 층간 절연막(112U)은 중수소 분위기(301)에서 형성될 수 있다. 예를 들어, 제2 상부 층간 절연막(112U)은 중수소 분위기(301)에서 화학적 기상 증착법을 이용하여 형성될 수 있다. 제2 상부 층간 절연막(112U)은 TEOS를 반응 물질로 사용하여 형성될 수 있다.The second upper interlayer insulating layer 112U may be formed in a deuterium atmosphere 301 . For example, the second upper interlayer insulating layer 112U may be formed using a chemical vapor deposition method in a deuterium atmosphere 301 . The second upper interlayer insulating layer 112U may be formed using TEOS as a reactive material.

도 17을 참조하면, 기판(100)의 셀 영역(I) 상에서, 제2 상부 층간 절연막(112U)을 수직 방향(DR3)으로 관통하여 상부 전극(160)에 연결되는 제1 컨택(C1)이 형성될 수 있다.Referring to FIG. 17 , on the cell region I of the substrate 100, the first contact C1 is connected to the upper electrode 160 by penetrating the second upper interlayer insulating layer 112U in the vertical direction DR3. can be formed

예를 들어, 제1 컨택(C1)의 상면은 제2 층간 절연막(112)의 상면과 동일 평면 상에 형성될 수 있다. 제2 층간 절연막(112)은 제2 상부 층간 절연막(112U)과 제2 하부 층간 절연막(112L)을 포함할 수 있다.For example, the upper surface of the first contact C1 may be formed on the same plane as the upper surface of the second interlayer insulating layer 112 . The second interlayer insulating layer 112 may include a second upper interlayer insulating layer 112U and a second lower interlayer insulating layer 112L.

또한, 기판(100)의 페리 영역(III) 상에서, 제1 식각 정지막(121), 제2 층간 절연막(112)을 수직 방향(DR3)으로 관통하는 제2 컨택(C2)이 형성될 수 있다. 예를 들어, 제2 컨택(C2)의 상면은 제2 층간 절연막(112)의 상면과 동일 평면 상에 형성될 수 있다.In addition, a second contact C2 penetrating the first etch stop layer 121 and the second interlayer insulating layer 112 in the vertical direction DR3 may be formed on the peripheral region III of the substrate 100 . . For example, the upper surface of the second contact C2 may be formed on the same plane as the upper surface of the second interlayer insulating layer 112 .

제2 층간 절연막(112)의 상면, 제1 컨택(C1)의 상면 및 제2 컨택(C2)의 상면 각각 상에 제2 식각 정지막(122) 및 제3 층간 절연막(113)이 순차적으로 형성될 수 있다.A second etch stop layer 122 and a third interlayer insulating layer 113 are sequentially formed on the upper surface of the second interlayer insulating layer 112, the upper surface of the first contact C1, and the upper surface of the second contact C2, respectively. It can be.

제2 식각 정지막(122) 및 제3 층간 절연막(113)이 순차적으로 형성될 수 있다. 제2 식각 정지막(122) 및 제3 층간 절연막(113) 각각의 내부에 제1 배선 패턴(181)이 형성될 수 있다. 예를 들어, 제1 배선 패턴(181)의 상면은 제3 층간 절연막(113)의 상면과 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 배선 패턴(181) 중 일부 배선은 제1 컨택(C1)과 연결되고, 제1 배선 패턴(181) 중 다른 일부 배선 패턴은 제2 컨택(C2)과 연결될 수 있다.The second etch stop layer 122 and the third interlayer insulating layer 113 may be sequentially formed. A first wiring pattern 181 may be formed inside each of the second etch stop layer 122 and the third interlayer insulating layer 113 . For example, the upper surface of the first wiring pattern 181 and the upper surface of the third interlayer insulating layer 113 may be formed on the same plane. For example, some of the first wiring patterns 181 may be connected to the first contact C1, and some of the other wiring patterns of the first wiring patterns 181 may be connected to the second contact C2.

제3 층간 절연막(113)의 상면 및 제1 배선 패턴(181)의 상면 각각 사이에 제3 식각 정지막(123) 및 제4 층간 절연막(114)이 순차적으로 형성될 수 있다.A third etch stop layer 123 and a fourth interlayer insulating layer 114 may be sequentially formed between the upper surface of the third interlayer insulating layer 113 and the upper surface of the first wiring pattern 181 , respectively.

제3 식각 정지막(123) 및 제4 층간 절연막(114) 각각의 내부에 제2 배선 패턴(182)이 형성될 수 있다. 예를 들어, 제2 배선 패턴(182)의 상면은 제4 층간 절연막(114)의 상면과 동일 평면 상에 형성될 수 있다. 제2 배선 패턴(182)은 제1 배선 패턴(181)과 연결될 수 있다.A second wiring pattern 182 may be formed inside each of the third etch stop layer 123 and the fourth interlayer insulating layer 114 . For example, a top surface of the second wiring pattern 182 and a top surface of the fourth interlayer insulating layer 114 may be formed on the same plane. The second wiring pattern 182 may be connected to the first wiring pattern 181 .

제4 층간 절연막(114)의 상면 및 제2 배선 패턴(182)의 상면 각각 상에 제4 식각 정지막(124) 및 제5 층간 절연막(115) 각각의 내부에 제3 배선 패턴(183)이 형성될 수 있다.A third wiring pattern 183 is formed inside each of the fourth etch stop film 124 and the fifth interlayer insulating film 115 on the top surface of the fourth interlayer insulating film 114 and the second wiring pattern 182, respectively. can be formed

제3 배선 패턴(183)은 제2 배선 패턴(182)과 연결될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제3 배선 패턴(183)이 형성된 후에, 제3 배선 패턴(183)을 덮도록 제5 층간 절연막(115)이 형성될 수 있다.The third wiring pattern 183 may be connected to the second wiring pattern 182 . However, the technical spirit of the present invention is not limited thereto. In some other embodiments, after the third wiring pattern 183 is formed, a fifth insulating interlayer 115 may be formed to cover the third wiring pattern 183 .

또한, 추가적인 식각 정지막 및 층간 절연막이 순차적으로 형성되어 추가적인 배선 패턴이 더 형성될 수 있다. 추가적인 배선 패턴의 개수가 제한되지 않음은 물론이다.In addition, additional wiring patterns may be further formed by sequentially forming an additional etch stop layer and an interlayer insulating layer. Of course, the number of additional wiring patterns is not limited.

제5 층간 절연막(115)의 상면 및 배선 패턴의 상면 각각 상에 패시베이션층(50)이 형성될 수 있고, 열처리가 진행될 수 있다. 열처리를 통해 제2 상부 층간 절연막(112U)까지 전달된 열(H)은 제2 상부 층간 절연막(112U)의 중수소(302)를 확산시킬 수 있다. 예를 들어, 제2 상부 층간 절연막(112U)의 중수소(302)는 제2 컨택(C2), 제1 층간 절연막(111), 제1 하부 전극(131), 제2 하부 전극(132), 상부 전극(160) 및 기판(100)에 확산될 수 있다. 확산된 중수소(302)는 댕글링 본드를 제거할 수 있다.A passivation layer 50 may be formed on each of the top surface of the fifth interlayer insulating film 115 and the top surface of the wiring pattern, and heat treatment may be performed. The heat H transferred to the second upper interlayer insulating layer 112U through the heat treatment may diffuse deuterium 302 of the second upper interlayer insulating layer 112U. For example, the deuterium 302 of the second upper interlayer insulating film 112U may be applied to the second contact C2, the first interlayer insulating film 111, the first lower electrode 131, the second lower electrode 132, and the upper part. It can diffuse into the electrode 160 and the substrate 100 . The diffused deuterium 302 can remove the dangling bonds.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention is not limited to the above embodiments and can be manufactured in a variety of different forms, and those skilled in the art in the art to which the present invention belongs A person will understand that the present invention may be embodied in other specific forms without changing the technical spirit or essential features. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.

10: 제1 몰딩층 20: 제2 몰딩층
50: 패시베이션층 100: 기판
101:소자 분리막 105: 컨택 플러그
111: 제1 층간 절연막 112: 제2 층간 절연막
112L: 제2 하부 층간 절연막 112U: 제2 상부 층간 절연막
113: 제3 층간 절연막 114: 제4 층간 절연막
115: 제5 층간 절연막 121: 제1 식각 정지막
122: 제2 식각 정지막 123: 제3 식각 정지막
124: 제4 식각 정지막 131: 제1 하부 전극
132: 제2 하부 전극 OP: 오픈 영역
141: 제1 서포터 패턴 142: 제2 서포터 패턴
141M: 제1 서포터 물질층 142M: 제2 서포터 물질층
150: 커패시터 유전막 160: 상부 전극
160S: 상부 전극 측벽 160U: 상부 전극 상면
181: 제1 배선 패턴 182: 제2 배선 패턴
183: 제3 배선 패턴 301: 중수소 분위기
302: 중수소 I: 셀 영역
II: 분리 영역 III: 페리 영역
H: 열 H1: 제1 하부 전극 홀
H2: 제2 하부 전극 홀 C1: 제1 컨택
C2: 제2 컨택 DR1: 제1 수평 방향
DR2: 제2 수평 방향 DR3: 수직 방향10: first molding layer 20: second molding layer
50: passivation layer 100: substrate
101: element isolation film 105: contact plug
111: first interlayer insulating film 112: second interlayer insulating film
112L: second lower interlayer insulating film 112U: second upper interlayer insulating film
113: third interlayer insulating film 114: fourth interlayer insulating film
115: fifth interlayer insulating layer 121: first etch stop layer
122: second etch stop layer 123: third etch stop layer
124: fourth etch stop layer 131: first lower electrode
132: second lower electrode OP: open area
141: first supporter pattern 142: second supporter pattern
141M: first supporter material layer 142M: second supporter material layer
150: capacitor dielectric film 160: upper electrode
160S: upper electrode sidewall 160U: upper electrode upper surface
181: first wiring pattern 182: second wiring pattern
183 Third wiring pattern 301 Deuterium atmosphere
302 Deuterium I: cell region
II: Separation Area III: Ferry Area
H: column H1: first lower electrode hole
H2: second lower electrode hole C1: first contact
C2: second contact DR1: first horizontal direction
DR2: second horizontal direction DR3: vertical direction

Claims (10)

셀 영역 및 상기 셀 영역을 둘러싸는 페리 영역을 포함하는 기판을 제공하고,
상기 기판 상에, 상기 기판과 연결된 컨택 플러그를 형성하고,
상기 기판의 셀 영역에, 상기 컨택 플러그와 연결되고, 수직 방향으로 연장된 하부 전극을 형성하고,
상기 하부 전극 상에 커패시터 유전막을 형성하고,
상기 커패시터 유전막 상에, 상기 커패시터 유전막의 적어도 일부를 감싸는 상부 전극을 형성하고,
상기 상부 전극 측벽 및 상기 상부 전극 상면을 덮는 제1 층간 절연막을 중수소 분위기에서 형성하고,
상기 기판의 페리 영역에, 상기 제1 층간 절연막을 관통하는 컨택을 형성하고,
상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고,
상기 제2 층간 절연막 내에 상기 컨택과 연결된 제1 배선 패턴을 형성하는 것을 포함하는, 반도체 장치 제조 방법.Providing a substrate including a cell region and a periphery region surrounding the cell region,
Forming a contact plug connected to the substrate on the substrate;
forming a lower electrode connected to the contact plug and extending in a vertical direction in a cell region of the substrate;
Forming a capacitor dielectric film on the lower electrode;
An upper electrode is formed on the capacitor dielectric film to cover at least a portion of the capacitor dielectric film;
Forming a first interlayer insulating film covering the upper electrode sidewall and the upper electrode upper surface in a deuterium atmosphere;
forming a contact passing through the first interlayer insulating film in a peripheral region of the substrate;
Forming a second interlayer insulating film on the first interlayer insulating film;
and forming a first wiring pattern connected to the contact in the second interlayer insulating film. 제1항에 있어서,
상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하고,
상기 제2 층간 절연막 내에 상기 제1 배선 패턴과 연결된 제2 배선 패턴을 형성하는 것을 포함하는, 반도체 장치 제조 방법.According to claim 1,
Forming a third interlayer insulating film on the second interlayer insulating film;
and forming a second wiring pattern connected to the first wiring pattern in the second interlayer insulating film. 제2항에 있어서,
상기 제3 층간 절연막 상에 제4 층간 절연막을 형성하고,
상기 제4 층간 절연막 내에 상기 제2 배선 패턴과 연결된 제3 배선 패턴을 형성하는 것을 포함하는, 반도체 장치 제조 방법.According to claim 2,
Forming a fourth interlayer insulating film on the third interlayer insulating film;
and forming a third wiring pattern connected to the second wiring pattern in the fourth interlayer insulating film. 제3항에 있어서,
상기 제4 층간 절연막 상에 패시베이션층을 형성하고,
상기 패시베이션층에 열처리하여 상기 제1 층간 절연막의 중수소가 상기 기판으로 확산되는, 반도체 장치 제조 방법.According to claim 3,
Forming a passivation layer on the fourth interlayer insulating film;
wherein deuterium in the first interlayer insulating film is diffused into the substrate by heat treatment on the passivation layer. 셀 영역 및 상기 셀 영역을 둘러싸는 페리 영역을 포함하는 기판을 제공하고,
상기 기판 상에, 상기 기판과 연결된 컨택 플러그를 형성하고,
상기 기판의 셀 영역에, 상기 컨택 플러그와 연결되고, 수직 방향으로 연장된 하부 전극을 형성하고,
상기 하부 전극 상에 커패시터 유전막을 형성하고,
상기 커패시터 유전막 상에, 상기 커패시터 유전막의 적어도 일부를 감싸는 상부 전극을 형성하고,
상기 상부 전극 측벽을 덮는 제1 하부 층간 절연막을 중수소 분위기에서 형성하고, 상기 상부 전극 상면은 상기 제1 하부 층간 절연막의 상면과 동일 평면에 놓이고,
상기 제1 하부 층간 절연막의 상면 및 상기 상부 전극 상면을 덮는 제1 상부 층간 절연막을 형성하고,
상기 기판의 페리 영역에, 상기 제1 상부 층간 절연막 및 상기 제1 하부 층간 절연막을 관통하는 컨택을 형성하고,
상기 제1 상부 층간 절연막 상에 제2 층간 절연막을 형성하고,
상기 제2 층간 절연막 내에 상기 컨택과 연결된 제1 배선 패턴을 형성하는 것을 포함하는, 반도체 장치 제조 방법.Providing a substrate including a cell region and a periphery region surrounding the cell region,
Forming a contact plug connected to the substrate on the substrate;
forming a lower electrode connected to the contact plug and extending in a vertical direction in a cell region of the substrate;
Forming a capacitor dielectric film on the lower electrode;
An upper electrode is formed on the capacitor dielectric film to cover at least a portion of the capacitor dielectric film;
A first lower interlayer insulating film covering sidewalls of the upper electrode is formed in a deuterium atmosphere, and an upper surface of the upper electrode is placed on the same plane as an upper surface of the first lower interlayer insulating film,
Forming a first upper interlayer insulating film covering an upper surface of the first lower interlayer insulating film and an upper surface of the upper electrode;
forming a contact passing through the first upper interlayer insulating film and the first lower interlayer insulating film in a peripheral region of the substrate;
Forming a second interlayer insulating film on the first upper interlayer insulating film;
and forming a first wiring pattern connected to the contact in the second interlayer insulating film. 제5항에 있어서, 상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하고,
상기 제3 층간 절연막 내부에 상기 제1 배선 패턴과 연결되는 제2 배선 패턴을 형성하고,
상기 제3 층간 절연막 상에 제4 층간 절연막을 형성하고,
상기 제4 층간 절연막 내부에 상기 제2 배선 패턴과 연결되는 제3 배선 패턴을 형성하는, 반도체 장치 제조 방법.The method of claim 5, wherein a third interlayer insulating film is formed on the second interlayer insulating film,
forming a second wiring pattern connected to the first wiring pattern inside the third interlayer insulating film;
Forming a fourth interlayer insulating film on the third interlayer insulating film;
and forming a third wiring pattern connected to the second wiring pattern inside the fourth interlayer insulating film. 제6 항에 있어서,
상기 제4 층간 절연막 상에 패시베이션층을 형성하고,
상기 패시베이션층에 열처리하여 상기 제1 하부 층간 절연막의 중수소가 상기 기판으로 확산되는, 반도체 장치 제조 방법.According to claim 6,
Forming a passivation layer on the fourth interlayer insulating film;
wherein deuterium in the first lower interlayer insulating film is diffused into the substrate by heat treatment on the passivation layer. 셀 영역 및 상기 셀 영역을 둘러싸는 페리 영역을 포함하는 기판을 제공하고,
상기 기판 상에, 상기 기판과 연결된 컨택 플러그를 형성하고,
상기 기판의 셀 영역에, 상기 컨택 플러그와 연결되고, 수직 방향으로 연장된 하부 전극을 형성하고,
상기 하부 전극 상에 커패시터 유전막을 형성하고,
상기 커패시터 유전막 상에, 상기 커패시터 유전막의 적어도 일부를 감싸는 상부 전극을 형성하고,
상기 상부 전극 측벽을 덮는 제1 하부 층간 절연막을 형성하고, 상기 상부 전극 상면은 상기 제1 하부 층간 절연막의 상면과 동일 평면에 놓이고,
상기 제1 하부 층간 절연막의 상면 및 상기 상부 전극 상면을 덮는 제1 상부 층간 절연막을 중수소 분위기에서 형성하고,
상기 기판의 페리 영역에, 상기 제1 상부 층간 절연막 및 상기 제1 하부 층간 절연막을 관통하는 컨택을 형성하고,
상기 제1 상부 층간 절연막 상에 제2 층간 절연막을 형성하고,
상기 제2 층간 절연막 내에 상기 컨택과 연결된 제1 배선 패턴을 형성하는 것을 포함하는, 반도체 장치 제조 방법.Providing a substrate including a cell region and a periphery region surrounding the cell region,
Forming a contact plug connected to the substrate on the substrate;
forming a lower electrode connected to the contact plug and extending in a vertical direction in a cell region of the substrate;
Forming a capacitor dielectric film on the lower electrode;
An upper electrode is formed on the capacitor dielectric film to cover at least a portion of the capacitor dielectric film;
A first lower interlayer insulating film covering sidewalls of the upper electrode is formed, and an upper surface of the upper electrode is disposed on the same plane as an upper surface of the first lower interlayer insulating film;
Forming a first upper interlayer insulating film covering an upper surface of the first lower interlayer insulating film and an upper surface of the upper electrode in a deuterium atmosphere;
forming a contact passing through the first upper insulating interlayer and the first lower insulating interlayer in a peripheral region of the substrate;
Forming a second interlayer insulating film on the first upper interlayer insulating film;
and forming a first wiring pattern connected to the contact in the second interlayer insulating film. 제8항에 있어서,
상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하고,
상기 제3 층간 절연막 내부에 상기 제1 배선 패턴과 연결되는 제2 배선 패턴을 형성하고,
상기 제3 층간 절연막 상에 제4 층간 절연막을 형성하고,
상기 제4 층간 절연막 내부에 상기 제2 배선 패턴과 연결되는 제3 배선 패턴을 형성하는, 반도체 장치 제조 방법.According to claim 8,
Forming a third interlayer insulating film on the second interlayer insulating film;
forming a second wiring pattern connected to the first wiring pattern inside the third interlayer insulating film;
Forming a fourth interlayer insulating film on the third interlayer insulating film;
and forming a third wiring pattern connected to the second wiring pattern inside the fourth interlayer insulating film. 제9항에 있어서,
상기 제4 층간 절연막 상에 패시베이션층을 형성하고,
상기 패시베이션층에 열처리하여 상기 제1 상부 층간 절연막의 중수소가 상기 기판으로 확산되는, 반도체 장치 제조 방법.
According to claim 9,
Forming a passivation layer on the fourth interlayer insulating film;
wherein deuterium in the first upper interlayer insulating film is diffused into the substrate by heat treatment on the passivation layer.
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