KR20230043430A - 3d flash memory and manufacturing method thereof - Google Patents
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Abstract
Description
본 발명은 동작 전압의 간섭을 개선하기 위한 3차원 플래시 메모리 및 그 제조 방법에 연관되며, 보다 특정하게는 층간 절연층의 내부에 형성한 에어갭을 통한 메모리 셀 간 동작 전압의 간섭 현상 개선에 연관된다.The present invention relates to a three-dimensional flash memory and a manufacturing method for improving operating voltage interference, and more specifically, to improving operating voltage interference between memory cells through an air gap formed inside an interlayer insulating layer. do.
비휘발성 메모리인 플래시 메모리 셀은, 게이트 전극인 워드라인(Word Line, WL)에 양의 전압이 인가됨에 따라, 전하 트랩층이라고 하는 ONO 게이트 절연막층에 전자를 저장하는 원리로 동작하게 된다.A flash memory cell, which is a non-volatile memory, operates on the principle of storing electrons in an ONO gate insulating film layer called a charge trap layer as a positive voltage is applied to a word line (WL), which is a gate electrode.
이러한 셀 구조의 플래시 메모리에서는 특정 워드라인에 양의 전압을 인가 시, 의도하지 않은 인접 워드라인에도 유사한 양의 전압이 인가되는 셀 간 간섭 현상이 발생될 수 있다.In a flash memory having such a cell structure, when a positive voltage is applied to a specific word line, a similar positive voltage is unintentionally applied to an adjacent word line, resulting in cell-to-cell interference.
특히 메모리셀이 3차원으로 적층되는 3D 플래시 메모리에서는, 메모리셀이 2차원으로 적층되는 2D 플래시 메모리에 비해 셀 간 간섭 현상이 심화되고 있어, 3D-NAND 플래시 메모리의 집적화를 저해하는 요인이 되고 있다.In particular, in 3D flash memories in which memory cells are stacked in three dimensions, interference between cells is intensified compared to 2D flash memories in which memory cells are stacked in two dimensions, which has become a factor hindering the integration of 3D-NAND flash memories. .
이에 따라 플래시 메모리 셀의 성능과 신뢰성에 영향을 미치는 셀 간 간섭을 효과적으로 개선할 수 있는 셀 구조의 3D 플래시 메모리의 개발이 요구된다.Accordingly, there is a need to develop a 3D flash memory having a cell structure capable of effectively improving cell-to-cell interference affecting performance and reliability of flash memory cells.
본 발명의 실시예는 게이트 전극층의 워드라인과 그에 인접한 워드라인 사이에 존재하는 절연층 내부에 일정 부피의 에어갭(air gap)을 마련하여, 상기 에어갭을 통해 셀 간 간섭을 개선할 수 있는 셀 구조의 3D 플래시 메모리를 제작하는 것을 목적으로 한다.In an embodiment of the present invention, an air gap of a certain volume is provided inside an insulating layer existing between a word line of a gate electrode layer and a word line adjacent thereto, and interference between cells can be improved through the air gap. It aims to manufacture a 3D flash memory with a cell structure.
본 발명의 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 기판 상에 채널층을 형성하는 단계와, 상기 채널층의 양방에, 전하 트랩층을 가지는 복수의 게이트 전극층 및 복수의 절연막층을 교대로 적층시켜, 수직 적층체를 형성하는 단계, 및 상기 수직 적층체를 구성하는 복수의 절연막층 각각의 내부에 에어갭이 형성되도록 각각의 절연막층에 선정된 처리를 실시하는 단계를 포함할 수 있다.A method of manufacturing a three-dimensional flash memory according to an embodiment of the present invention includes forming a channel layer on a substrate, and alternating a plurality of gate electrode layers having charge trap layers and a plurality of insulating film layers on both sides of the channel layer. and forming a vertical laminate by stacking the vertical laminate, and applying a predetermined treatment to each insulating film layer so that an air gap is formed inside each of the plurality of insulating film layers constituting the vertical laminate. .
또한, 본 발명의 실시예에 따른 3차원 플래시 메모리는, 소스라인과 전기적으로 접속되는 기판과, 상기 기판 상에 수직으로 형성되어, 비트라인과 전기적으로 접속되는 채널층, 및 상기 채널층의 양방에, 복수의 게이트 전극층 및 복수의 절연막층을 교대로 적층하여 형성된 수직 적층체를 포함하고, 상기 수직 적층체 내 복수의 게이트 전극층 각각은, 상기 채널층과의 사이에, 전하를 저장하기 위한 전하 트랩층을 가지고, 상기 수직 적층체 내 복수의 절연막층 각각은, 상기 채널층과의 사이에, 동작 전압의 셀 간 간섭을 방지하기 위한 일정 부피의 에어갭을 내부에 가질 수 있다.In addition, a three-dimensional flash memory according to an embodiment of the present invention includes a substrate electrically connected to a source line, a channel layer formed vertically on the substrate and electrically connected to a bit line, and both of the channel layer. Including a vertical stack formed by alternately stacking a plurality of gate electrode layers and a plurality of insulating film layers, wherein each of the plurality of gate electrode layers in the vertical stack has a charge for storing charge between the channel layer and the channel layer. Each of the plurality of insulating film layers in the vertical stack may have a trap layer and an air gap of a certain volume therein to prevent interference between cells of an operating voltage between the plurality of insulating film layers and the channel layer.
본 발명에 따르면, 게이트 전극층의 워드라인과 그에 인접한 워드라인 사이에 존재하는 절연층(SiO2층) 내부에 일정 부피의 에어갭을 마련한 셀 구조의 3D 플래시 메모리를 제작함으로써, 상기 절연층 내부의 에어갭을 통해, 특정 워드라인에 인가된 동작 전압이 그에 인접한 다른 워드라인으로 전달되어 생기는 셀 간 간섭 현상을 효과적으로 개선할 수 있다.According to the present invention, by manufacturing a 3D flash memory having a cell structure in which an air gap of a certain volume is provided inside an insulating layer (SiO 2 layer) existing between a word line of a gate electrode layer and a word line adjacent thereto, Inter-cell interference caused by an operating voltage applied to a specific word line being transferred to another adjacent word line through the air gap can be effectively reduced.
본 발명에 따르면, 상기 에어갭을 별도의 층에 두지 않고, 상기 게이트 전극층 사이의 각 절연층 내부에 둘러쌓인 형상으로 마련함으로써, 상기 에어갭으로 인해 메모리 셀의 두께가 증가하는 일 없이, 효과적으로 셀 간 간섭을 완화할 수 있는 3D 플래시 메모리의 제작이 가능해진다.According to the present invention, the air gap is provided in a shape surrounded inside each insulating layer between the gate electrode layers without placing it on a separate layer, so that the thickness of the memory cell does not increase due to the air gap, and effectively cell It becomes possible to manufacture a 3D flash memory capable of mitigating interfering interference.
본 발명에 따르면, 내부의 에어갭을 통해 층간 절연층의 두께를 축소할 수 있어, 3D 플래시 메모리의 칩 집적도를 향상시킬 수 있다.According to the present invention, it is possible to reduce the thickness of the interlayer insulating layer through the internal air gap, thereby improving the chip integration degree of the 3D flash memory.
도 1은 종래의 일실시예에 따른 3차원 플래시 메모리의 구조를 도시한 도면이다.
도 2는 종래의 일실시예에 따른 3차원 플래시 메모리에서 발생하는 메모리 셀 간 동작 전압의 간섭을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 동작 전압의 간섭을 개선하기 위한 3차원 플래시 메모리의 구조를 도시한 도면이다.
도 4는 본 발명의 일실시예에 따른 동작 전압의 간섭을 개선하기 위한 3차원 플래시 메모리의 제조 과정을 도시한 도면이다.
도 5는 본 발명의 실시예에 따른 3차원 플래시 메모리에서, 내부에 에어갭이 형성된 SiO2 절연층의 두께(liner thickness)와 간섭되는 전압 크기와의 관계를 나타내는 그래프이다.
도 6은 본 발명의 실시예에 따른 동작 전압의 간섭을 개선하기 위한 3차원 플래시 메모리의 제조 방법의 순서를 도시한 흐름도이다.1 is a diagram showing the structure of a three-dimensional flash memory according to a conventional embodiment.
FIG. 2 is a diagram illustrating interference of operating voltages between memory cells generated in a 3D flash memory according to an exemplary embodiment of the related art.
FIG. 3 is a diagram showing the structure of a 3D flash memory for reducing interference of an operating voltage according to an embodiment of the present invention.
4 is a diagram illustrating a manufacturing process of a 3D flash memory for reducing interference of an operating voltage according to an embodiment of the present invention.
5 is a graph illustrating a relationship between a liner thickness of an SiO 2 insulating layer having an air gap formed therein and an interference voltage level in a 3D flash memory according to an embodiment of the present invention.
6 is a flowchart illustrating a sequence of a method of manufacturing a 3D flash memory for reducing interference of an operating voltage according to an embodiment of the present invention.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 그러나, 실시예들에는 다양한 변경이 가해질 수 있어서 특허출원의 권리 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 실시예들에 대한 모든 변경, 균등물 내지 대체물이 권리 범위에 포함되는 것으로 이해되어야 한다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, since various changes can be made to the embodiments, the scope of the patent application is not limited or limited by these embodiments. It should be understood that all changes, equivalents or substitutes to the embodiments are included within the scope of rights.
실시예에서 사용한 용어는 단지 설명을 목적으로 사용된 것으로, 한정하려는 의도로 해석되어서는 안된다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Terms used in the examples are used only for descriptive purposes and should not be construed as limiting. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, terms such as "include" or "have" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that the presence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the art to which the embodiment belongs. Terms such as those defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related art, and unless explicitly defined in the present application, they should not be interpreted in an ideal or excessively formal meaning. don't
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.In addition, in the description with reference to the accompanying drawings, the same reference numerals are given to the same components regardless of reference numerals, and overlapping descriptions thereof will be omitted. In describing the embodiment, if it is determined that a detailed description of a related known technology may unnecessarily obscure the gist of the embodiment, the detailed description will be omitted.
도 1은 종래의 일실시예에 따른 3차원 플래시 메모리의 구조를 도시한 도면이다.1 is a diagram showing the structure of a three-dimensional flash memory according to a conventional embodiment.
도 1의 (a)에는 종래의 일실시예에 따른 3차원 플래시 메모리(100)의 측면도가 도시되고, 도 1의 (b)에는 3차원 플래시 메모리(100)를 A 방향으로 자른 단면도가 도시된다.FIG. 1(a) shows a side view of a
도 1의 (a)와 (b)를 참조하면, 3차원 플래시 메모리(100)는 워드라인(WL), 비트라인(BL), 절연막층(SiO2) 및 ONO층을 포함하여 구성될 수 있다.Referring to (a) and (b) of FIG. 1 , the
여기서 ONO층은, SiO2/Si3N4/SiO2 로 이루어지며, 전하 트랩층을 구성할 수 있다. 전하 트랩층은 SiO2층에 둘러쌓인 Si3N4층에 전자를 저장하는 원리를 통해 데이터를 반영구적으로 저장하도록 동작할 수 있다.Here, the ONO layer is made of SiO 2 /Si 3 N 4 /SiO 2 and can constitute a charge trap layer. The charge trap layer may operate to semi-permanently store data through the principle of storing electrons in the Si 3 N 4 layer surrounded by the SiO 2 layer.
도 1의 (a)에 도시된 것처럼, 3차원 플래시 메모리(100)의 절연막층은 순수하게 SiO2로만 이루어져 있기 때문에, 특정 워드라인(WL)에 인가된 동작 전압이 절연막층(SiO2)을 경유해 인접한 다른 워드라인으로 전달되는 셀 간 간섭 현상이 생길 수 있다.As shown in (a) of FIG. 1 , since the insulating film layer of the
도 2는 종래의 일실시예에 따른 3차원 플래시 메모리에서 발생하는 메모리 셀 간 동작 전압의 간섭을 나타내는 도면이다.FIG. 2 is a diagram illustrating interference of operating voltages between memory cells generated in a 3D flash memory according to an exemplary embodiment of the related art.
도 2의 (a)와 (b)에는 3차원 플래시 메모리(100)의 다수의 워드라인 중 어느 하나의 워드라인(WL3)과 전기적으로 접속된 게이트 전극을 통해 예컨대 14V의 양의 전압을 인가한 경우에 측정되는 전압을 시각적으로 나타내고 있다.In (a) and (b) of FIG. 2 , a positive voltage of, for example, 14V is applied through a gate electrode electrically connected to one word line WL3 among a plurality of word lines of the
도 2의 (a)에 도시된 것처럼 워드라인(WL3)에 전압을 인가한 t=0의 시점에는, 전압이 인가된 WL3에서만 VG=14V의 전압이 측정되고, 그 외의 워드라인에서는 전압이 측정되지 않는다.As shown in (a) of FIG. 2, at the time of t=0 when voltage is applied to the word line WL3, the voltage of V G =14V is measured only in WL3 to which the voltage is applied, and the voltage in the other word lines is not measured
그로부터 일정 시간이 경과한 t=4fs의 시점에는 도 2의 (b)에 도시된 것처럼, 전압이 인가된 WL3에서 VG=14V의 전압이 측정될 뿐만 아니라, WL3에 인접한 WL2와 WL4에서 대략 VG=10V의 전압이 측정되고, 게다가 WL1과 WL5에서도 대략 VG=8V의 전압이 측정될 수 있다.At the time of t = 4fs after a certain time has elapsed, as shown in (b) of FIG. 2, not only is a voltage of V G =14V measured at WL3 to which voltage has been applied, but also approximately V at WL2 and WL4 adjacent to WL3. A voltage of G =10V is measured, and in addition, a voltage of approximately VG =8V can be measured at WL1 and WL5.
이처럼 각 워드라인 사이의 절연층이 순수하게 SiO2로만 이루어진 종래의 3차원 플래시 메모리(100)에서는, 절연층(SiO2) 만으로 셀 간 간섭을 충분히 방지하기 어렵기 때문에, 특정 워드라인에 인가된 동작 전압으로 인해 의도하지 않은 다른 워드라인에서 기생 전압이 발생할 수 있어, 3차원 플래시 메모리(100)의 성능을 저하시키는 요인이 된다.As such, in the conventional
이를 개선하기 위해 본 발명에서는 각 워드라인 사이의 절연층(SiO2) 내부에 일정 부피의 에어갭을 마련하여, 절연층(SiO2)으로 둘러쌓인 에어갭을 통해, 특정 워드라인에 인가된 동작 전압이 다른 워드라인으로 전달되지 않도록 함으로써, 셀 간 간섭 현상을 완화할 수 있는 3D 플래시 메모리 셀 구조를 제안한다.In order to improve this, in the present invention, an air gap of a certain volume is provided inside the insulating layer (SiO 2 ) between each word line, and an operation applied to a specific word line is performed through the air gap surrounded by the insulating layer (SiO 2 ). A 3D flash memory cell structure capable of mitigating inter-cell interference by preventing voltage from being transferred to other word lines is proposed.
또한 본 발명에서는 절연층(SiO2)의 내부 일부를 식각하여, 식각으로 생긴 절연층 내부 공간에 공기를 주입 처리하거나 내부 공간을 진공 처리하여, 에어갭을 절연층(SiO2)으로 둘러쌓인 형상으로 마련함으로써, 셀 간 간섭을 효과적으로 완화하면서, 절연층의 두께를 축소하여 칩 집적도를 향상시킬 수 있다.In addition, in the present invention, a part of the inside of the insulating layer (SiO 2 ) is etched, air is injected into the inner space of the insulating layer formed by etching, or the inner space is vacuum-processed to form an air gap surrounded by the insulating layer (SiO 2 ). By providing, it is possible to improve chip integration by reducing the thickness of the insulating layer while effectively alleviating inter-cell interference.
도 3은 본 발명의 일실시예에 따른 동작 전압의 간섭을 개선하기 위한 3차원 플래시 메모리의 구조를 도시한 도면이다.FIG. 3 is a diagram showing the structure of a 3D flash memory for reducing interference of an operating voltage according to an embodiment of the present invention.
도 3의 (a)에는 본 발명의 일실시예에 따른 동작 전압의 간섭을 개선하기 위한 3차원 플래시 메모리(300)의 측면도가 도시되고, 도 3의 (b)에는 3차원 플래시 메모리(300)의 절연층(301)을 일정 비율 확대한 도면이 도시된다.FIG. 3(a) shows a side view of a
도 3의 (a)를 참조하면, 3차원 플래시 메모리(300)는 기판(310), 채널층(320) 및 수직 적층체(330)를 포함하여 구성될 수 있다.Referring to (a) of FIG. 3 , the
기판(310)은 소스라인과 전기적으로 접속된다. 도시된 것처럼, 기판(310)은 Si 기판 등으로 구현될 수 있다.The
채널층(320)은, 기판(310) 상에 수직으로 형성되어, 비트라인(BL)과 전기적으로 접속된다. 일례로, 채널층(320)은 SiO2층(321) 및 다결정실리콘(Poly-Si)층(332)으로 이루어질 수 있다.The
수직 적층체(330)는 채널층(320)의 양방에 수직으로 적층되고, 복수의 게이트 전극층(340) 및 복수의 절연막층(350)을 교대로 적층하여 형성된다.The
수직 적층체(330) 내 복수의 게이트 전극층(340) 각각은, 채널층(320)과의 사이에, 전하를 저장하기 위한 전하 트랩층(ONO층)(360)을 가진다. 전하 트랩층(ONO층)(360)은 SiO2층, Si3N4층, 및 SiO2층으로 이루어질 수 있다.Each of the plurality of
수직 적층체(330) 내 복수의 절연막층(350) 각각은, 채널층(320)과의 사이에, 동작 전압의 셀 간 간섭을 방지하기 위한 일정 부피의 에어갭(370)을 내부에 가진다.Each of the plurality of
본 명세서에서 복수의 절연막층(350) 각각은 SiO2로 이루어지며, 각 절연막층(350)의 에어갭(370)은, 각 게이트 전극층(340)의 전하 트랩층(360)과 서로 맞닿지 않도록, SiO2로 둘러쌓인 형상으로 형성될 수 있다. In this specification, each of the plurality of
일례로 에어갭(370)은, 상측 게이트 전극층(341)과의 제1 간격과 하측 게이트 전극층(342)과의 제2 간격이 예컨대 5nm로 동일해지도록 형성될 수 있다. 이 경우 에어갭(370)은 절연막층(350)의 내부 중앙에 가깝게 형성될 수 있다.For example, the
또한 에어갭(370)은, 각 절연막층(350) 내에서 에어갭(370)이 형성되지 않은 부분(SiO2)과의 간격이 모두 예컨대 5nm로 동일해지도록 형성될 수 있다.In addition, the
이에 따라 각 절연막층(350) 내에 형성되는 에어갭(370)의 부피가 일정치 증가된 3차원 플래시 메모리(300)에서는, 각 절연막층(350) 내에서 상기 SiO2의 간격(두께)(Linear Thickness)이 상대적으로 감소하므로, 3차원 플래시 메모리(300)에서 셀 간에 간섭되는 전압의 크기를 줄일 수 있다(도 5 참조).Accordingly, in the
3차원 플래시 메모리(300)에서 복수의 게이트 전극층(340)은 복수의 워드라인과 전기적으로 접속되고, 복수의 워드라인 중 제1 워드라인에 동작 전압이 인가되는 경우, 상기 제1 워드라인과 접속된 제1 게이트 전극층은, 상기 동작 전압에 의해 발생되는 전하를 상기 제1 게이트 전극층에 마련된 상기 전하 트랩층 중 Si3N4층에 저장할 수 있고, 이와 함께 상기 제1 게이트 전극층에 인접한 각 절연막층(350)의 내부에 형성된 에어갭(370)에 의해, 상기 동작 전압이 다른 게이트 전극층으로 전달되지 않도록 함으로써, 셀 간 간섭을 완화할 수 있다.In the
이와 같이 본 발명에 따른 3D 플래시 메모리는, 게이트 전극층의 워드라인과 그에 인접한 워드라인 사이에 존재하는 절연층 내부에 일정 부피의 에어갭(air gap)을 가지므로, 상기 에어갭을 통해 셀 간 간섭을 효과적으로 개선할 수 있고, 층간 절연층의 두께를 축소해 3D 플래시 메모리의 칩 집적도를 향상시킬 수 있다.As described above, since the 3D flash memory according to the present invention has an air gap of a certain volume inside the insulating layer existing between the word line of the gate electrode layer and the word line adjacent thereto, interference between cells is prevented through the air gap. can be effectively improved, and the chip integration of 3D flash memory can be improved by reducing the thickness of the interlayer insulating layer.
도 4는 본 발명의 일실시예에 따른 동작 전압의 간섭을 개선하기 위한 3차원 플래시 메모리의 제조 과정을 도시한 도면이다.4 is a diagram illustrating a manufacturing process of a 3D flash memory for reducing interference of an operating voltage according to an embodiment of the present invention.
도 4에는, vacuum dielectric를 포함하는 3D 낸드 플래시의 제조 공정 흐름이 도시되어 있다.4 shows a manufacturing process flow of a 3D NAND flash including a vacuum dielectric.
도 4(a)에서, SiO2/sacrificial polymer layer/SiO2 및 Si3N4로 구성된 multi layers는 Si 기판에 반복적으로 증착되어 형성되며, 여기서 sacrificial polymer layer는 열 처리 중에 합성될 수 있다.In FIG. 4(a), multi layers composed of SiO 2 /sacrificial polymer layer/SiO 2 and Si 3 N 4 are formed by repeatedly depositing on a Si substrate, where the sacrificial polymer layer can be synthesized during heat treatment.
도 4(b)에서, 건식 에칭 후 폴리실리콘이 측벽에 증착되고, 그 후, SiO2는 macaroni filler로 채워진다.In Fig. 4(b), polysilicon is deposited on the sidewall after dry etching, and then SiO 2 is filled with macaroni filler.
도 4(c)~(e)에서, 소정의 드레인 영역(도시되지 않음)을 정의하기 위해 상부면의 에칭 및 폴리-Si 증착의 도핑이 수행되고, 그 다음에 건식 에칭, sacrificial Si3N4의 제거 및 터널링 산화물 증착이 순차적으로 수행된다.4(c)-(e), etching of the top surface and doping of the poly-Si deposition is performed to define a predetermined drain region (not shown), followed by dry etching, sacrificial Si 3 N 4 Removal of and tunneling oxide deposition are performed sequentially.
도 4(f)에서, sacrificial polymer layer을 제거하기 위한 Thermal annealing을 수행하여 ILD 내부에 진공 유전체를 형성한다.In FIG. 4(f), a vacuum dielectric is formed inside the ILD by performing thermal annealing to remove the sacrificial polymer layer.
도 4(g)에서, Si3N4 CTL, Al2O3 블로킹 산화물 및 금속 게이트가 증착된다. 마지막으로 노드 사이에 ILD가 채워진다.In Fig. 4(g), Si 3 N 4 CTL, Al 2 O 3 blocking oxide and metal gate are deposited. Finally, ILD is filled between the nodes.
도 5는 본 발명의 실시예에 따른 3차원 플래시 메모리에서, 내부에 에어갭이 형성된 SiO2 절연층의 두께(liner thickness)와 간섭되는 전압 크기와의 관계를 나타내는 그래프이다.5 is a graph illustrating a relationship between a liner thickness of an SiO 2 insulating layer having an air gap formed therein and an interference voltage level in a 3D flash memory according to an embodiment of the present invention.
본 발명의 3D 플래시 메모리는 내부에 에어갭을 형성한 WL-WL 간의 절연막층을 가지므로, 순수하게 SiO2로만 이루어진 절연막층을 가진 종래의 3D 플래시 메모리에 비해, 상기 에어갭에 의해 셀 간 간섭을 효과적으로 개선할 수 있다.Since the 3D flash memory of the present invention has an insulating film layer between WL and WL with an air gap formed therein, compared to a conventional 3D flash memory having an insulating film layer made of only SiO 2 , interference between cells due to the air gap is reduced. can be effectively improved.
특히, 상기 절연막층 내부의 에어갭의 부피가 커질수록, 상대적으로 상기 절연막층 내에서 에어갭이 형성되지 않은 SiO2의 간격(liner thickness)이 감소하여, 도 5에 도시한 그래프와 같이, 간섭되는 전압 크기를 줄이는 효과를 얻을 수 있으므로, 이 점을 고려하여 본 발명의 3D 플래시 메모리를 제조 시, WL-WL 간의 절연막층 내부에 형성하려는 에어갭의 부피를 조정하는 것에 의해, 보다 효과적으로 셀 간 간섭을 개선할 수 있다.In particular, as the volume of the air gap inside the insulating film layer increases, the liner thickness of SiO 2 in which no air gap is formed within the insulating film layer is relatively decreased, as shown in the graph shown in FIG. 5, interference Since it is possible to obtain the effect of reducing the size of the voltage to be obtained, considering this point, when manufacturing the 3D flash memory of the present invention, by adjusting the volume of the air gap to be formed inside the insulating film layer between WL-WL, more effectively inter-cell interference can be improved.
도 6은 본 발명의 실시예에 따른 동작 전압의 간섭을 개선하기 위한 3차원 플래시 메모리의 제조 방법의 순서를 도시한 흐름도이다.6 is a flowchart illustrating a sequence of a method of manufacturing a 3D flash memory for reducing interference of an operating voltage according to an embodiment of the present invention.
도 3과 도 6을 참조하여 설명하면, 본 발명의 실시예에 따른 3차원 플래시 메모리(300)의 제조 방법은, 기판(310) 상에 채널층(320)을 형성하는 단계(610)와, 상기 채널층(320)의 양방에, 전하 트랩층(360)을 가지는 복수의 게이트 전극층(340) 및 복수의 절연막층(350)을 교대로 적층시켜, 수직 적층체(330)를 형성하는 단계(620), 및 상기 수직 적층체(330)를 구성하는 복수의 절연막층(350) 각각의 내부에 에어갭(airgap)(370)이 형성되도록 각각의 절연막층(350)에 선정된 처리를 실시하는 단계(630)를 포함할 수 있다.Referring to FIGS. 3 and 6 , a method of manufacturing a three-
상기 제조 방법은, 상기 단계(610)에서 기판(310) 상에 채널층(320)을 형성하는 일례로, 복수의 절연막층(350) 각각이 SiO2로 이루어지는 경우, 소스라인과 전기적으로 접속되는 Si 기판(310)을 마련하고, 상기 Si 기판(310) 상에, 상기 절연막층(350)과 같은 SiO2로 된 SiO2층(321)을 수직으로 형성한 후, SiO2층(321)의 양방에, 다결정실리콘(Poly-Si)층(322)을 형성하여, SiO2층(321) 및 다결정실리콘층(322)으로 이루어진 채널층(320)을, 비트라인과 전기적으로 접속되도록 형성할 수 있다.The manufacturing method is an example of forming the
상기 제조 방법은, 상기 단계(620)에서 채널층(320)의 양방에 복수의 게이트 전극층(340) 및 복수의 절연막층(350)을 교대로 적층시켜, 수직 적층체(330)를 형성하는 일례로, 수직 적층체(330) 내 임의의 절연막층(301)이, 임의의 절연막층(301) 보다 상측에 적층된 상측 게이트 전극층(341)과, 상기 임의의 절연막층(301) 보다 하측에 적층된 하측 게이트 전극층(342)의 사이에 적층되고, 임의의 절연막층(301)이, 일면(좌측면)으로 채널층(320)과 접하도록 수직 적층체(330)를 형성할 수 있다.In the manufacturing method, in
상기 제조 방법은, 상기 단계(630)에서 내부에 에어갭(airgap)(370)이 형성되도록 각각의 절연막층(350)에 선정된 처리를 실시하는 일례로, 형성하려는 에어갭(370)의 부피에 상응하여, 절연막층(350)의 내부 일부를 식각(에칭)함으로써, 각각의 절연막층(350)에 내부 공간을 마련하고, 상기 내부 공간에 공기를 삽입 처리하거나, 또는 상기 내부 공간을 진공 처리함으로써, 상기 식각되지 않은 나머지 일부의 절연막층(SiO2)으로 둘러쌓인 형상의 에어갭(370)을 형성할 수 있다.In the manufacturing method, as an example, a selected process is performed on each insulating
이때 상기 제조 방법은, 에어갭(370)과 상측 게이트 전극층(341) 사이의 제1 간격이, 에어갭(370)과 하측 게이트 전극층(342) 사이의 제2 간격과 동일해지도록, 임의의 절연막층(301)을 식각 처리하여, 상기 내부 공간을 마련할 수 있다.In this case, in the manufacturing method, the first distance between the
또한 상기 제조 방법은, 에어갭(370)과 임의의 절연막층(301)의 상기 일면에 대향하는 대향면 사이의 제3 간격도, 상기 제1 간격 및 상기 제2 간격과 동일해지도록, 임의의 절연막층(350)을 식각 처리하여, 상기 내부 공간을 마련할 수 있다.In addition, in the manufacturing method, the third distance between the
이에 따라, 본 발명에 의하면 각 절연막층(350) 내에서 에어갭(370)이 형성되지 않은 SiO2 부분(간격, 선형 두께)이 균일한 값을 가지도록 할 수 있어, 에어갭(370)으로 인해 메모리 셀의 두께가 증가하는 일 없이, 효과적으로 셀 간 간섭을 완화할 수 있는 3D 플래시 메모리(300)의 제작이 가능해진다.Accordingly, according to the present invention, the SiO 2 portion (interval, linear thickness) in which the
또한 상기 제조 방법은, 채널층(320)과, 수직 적층체(330) 내 게이트 전극층(340)과의 사이에, SiO2를 증착하여, SiO2층을 형성하는 제1 단계와, 상기 SiO2층과 상기 게이트 전극층과의 사이에, Si3N4를 증착하여, Si3N4층을 형성하는 제2 단계, 및 상기 Si3N4층과 상기 게이트 전극층과의 사이에, SiO2를 증착하여, SiO2층을 형성하는 제3 단계에 의해, 채널층(320)과 게이트 전극층(340)과의 사이에 SiO2층, Si3N4층, 및 SiO2층으로 이루어진 전하 트랩층(360)을 형성할 수 있다. 이 경우, 상기 제조 방법은, 복수의 절연막층(350) 각각의 내부에서, 에어갭(370)을, 전하 트랩층(360)과 맞닿지 않도록, 각각의 절연막층(350)에 둘러쌓인 형태로 형성할 수 있다.In addition, the manufacturing method includes a first step of forming a SiO 2 layer by depositing SiO 2 between the
실시예에 따라, 3차원 플래시 메모리의 제조 방법은, 복수의 게이트 전극층(340)과 전기적으로 접속되는 복수의 워드라인 중 제1 워드라인에 테스트용 전압을 인가하는 단계와, 상기 테스트용 전압을 인가한 시점(t=0)으로부터 일정 시간 경과 후(t=4f), 상기 복수의 워드라인 중 상기 제1 워드라인 부근의 제2 워드라인으로부터 기준치 이상의 전압이 측정되는지 확인하는 단계; 및 기준치 이상의 전압이 측정되는 경우, 복수의 절연막층(350) 각각의 내부에 형성된 에어갭(370)의 부피가 일정치 증가하여 형성되도록, 각각의 절연막층(350)에 상술한 선정된 처리(예를 들어 절연막층(350) 내부 일부를 식각하여 공기 삽입 또는 진공 처리)를 실시하는 단계를 더 포함할 수 있다.According to an embodiment, a method of manufacturing a 3D flash memory includes applying a test voltage to a first word line among a plurality of word lines electrically connected to a plurality of gate electrode layers 340, and applying the test voltage to a first word line. checking whether a voltage equal to or higher than a reference value is measured from a second word line near the first word line among the plurality of word lines after a predetermined time has elapsed (t = 4f) from the application point (t = 0); And when a voltage equal to or higher than the reference value is measured, the above-described predetermined treatment for each
이와 같이, 본 발명에 따르면, 게이트 전극층의 워드라인과 그에 인접한 워드라인 사이에 존재하는 절연층(SiO2층) 내부에 일정 부피의 에어갭을 마련한 셀 구조의 3D 플래시 메모리를 제작함으로써, 상기 절연층 내부의 에어갭을 통해, 특정 워드라인에 인가된 동작 전압이 그에 인접한 다른 워드라인으로 전달되어 생기는 셀 간 간섭 현상을 효과적으로 개선할 수 있다. 본 발명에 따르면, 상기 에어갭을 별도의 층에 두지 않고, 상기 게이트 전극층 사이의 각 절연층 내부에 둘러쌓인 형상으로 마련함으로써, 상기 에어갭으로 인해 메모리 셀의 두께가 증가하는 일 없이, 효과적으로 셀 간 간섭을 완화할 수 있는 3D 플래시 메모리의 제작이 가능해진다.In this way, according to the present invention, by manufacturing a 3D flash memory having a cell structure in which an air gap of a certain volume is provided inside the insulating layer (SiO 2 layer) existing between the word line of the gate electrode layer and the adjacent word line, the insulation Inter-cell interference caused by an operating voltage applied to a specific word line being transferred to another word line adjacent thereto may be effectively reduced through an air gap inside the layer. According to the present invention, the air gap is provided in a shape surrounded inside each insulating layer between the gate electrode layers without placing it on a separate layer, so that the thickness of the memory cell does not increase due to the air gap, and effectively cell It becomes possible to manufacture a 3D flash memory capable of mitigating interfering interference.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded on a computer readable medium. The computer readable medium may include program instructions, data files, data structures, etc. alone or in combination. Program commands recorded on the medium may be specially designed and configured for the embodiment or may be known and usable to those skilled in computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. - includes hardware devices specially configured to store and execute program instructions, such as magneto-optical media, and ROM, RAM, flash memory, and the like. Examples of program instructions include high-level language codes that can be executed by a computer using an interpreter, as well as machine language codes such as those produced by a compiler. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.Software may include a computer program, code, instructions, or a combination of one or more of the foregoing, which configures a processing device to operate as desired or processes independently or collectively. You can command the device. Software and/or data may be any tangible machine, component, physical device, virtual equipment, computer storage medium or device, intended to be interpreted by or provide instructions or data to a processing device. , or may be permanently or temporarily embodied in a transmitted signal wave. Software may be distributed on networked computer systems and stored or executed in a distributed manner. Software and data may be stored on one or more computer readable media.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited drawings, those skilled in the art can apply various technical modifications and variations based on the above. For example, the described techniques may be performed in an order different from the method described, and/or components of the described system, structure, device, circuit, etc. may be combined or combined in a different form than the method described, or other components may be used. Or even if it is replaced or substituted by equivalents, appropriate results can be achieved.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims are within the scope of the following claims.
300: 3차원 플래시 메모리
310: 기판
320: 채널층
321: SiO2층
322: 다결정실리콘(Poly-Si)층
330: 수직 적층체
340: 게이트 전극층
341: 상측 게이트 전극층
342: 하측 게이트 전극층
350: 절연막층
360: 전하 트랩층(ONO층)
370: 에어갭300: three-dimensional flash memory
310: substrate
320: channel layer
321: SiO 2 layer
322: Poly-Si layer
330: vertical stack
340: gate electrode layer
341: upper gate electrode layer
342: lower gate electrode layer
350: insulating film layer
360: charge trap layer (ONO layer)
370: air gap
Claims (16)
상기 채널층의 양방에, 전하 트랩층을 가지는 복수의 게이트 전극층 및 복수의 절연막층을 교대로 적층시켜, 수직 적층체를 형성하는 단계; 및
상기 수직 적층체를 구성하는 상기 복수의 절연막층 각각의 내부에 에어갭(air gap)이 형성되도록, 각각의 절연막층에 선정된 처리를 실시하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법.Forming a channel layer on the substrate;
forming a vertical laminate by alternately stacking a plurality of gate electrode layers and a plurality of insulating film layers each having a charge trap layer on both sides of the channel layer; and
Applying a predetermined treatment to each insulating film layer so that an air gap is formed inside each of the plurality of insulating film layers constituting the vertical laminate.
Method of manufacturing a three-dimensional flash memory comprising a.
상기 선정된 처리를 실시하는 단계는,
형성하려는 에어갭의 부피에 상응하여, 상기 절연막층의 내부 일부를 식각함으로써, 각각의 절연막층에 내부 공간을 마련하는 단계; 및
상기 내부 공간에 공기를 삽입 처리하거나, 또는 상기 내부 공간을 진공 처리함으로써, 상기 식각되지 않은 나머지 일부의 절연막층으로 둘러쌓인 형상의 에어갭을 형성하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법.According to claim 1,
The step of performing the selected process,
preparing an internal space in each insulating film layer by etching an inner part of the insulating film layer corresponding to the volume of the air gap to be formed; and
Forming an air gap surrounded by a portion of the unetched insulating film layer by inserting air into the inner space or vacuuming the inner space.
Method of manufacturing a three-dimensional flash memory comprising a.
상기 수직 적층체 내 임의의 절연막층이, 상기 임의의 절연막층 보다 상측에 적층된 상측 게이트 전극층과, 상기 임의의 절연막층 보다 하측에 적층된 하측 게이트 전극층의 사이에 적층되고,
상기 선정된 처리를 실시하는 단계는,
상기 에어갭과 상기 상측 게이트 전극층 사이의 제1 간격이, 상기 에어갭과 상기 하측 게이트 전극층 사이의 제2 간격과 동일해지도록, 상기 임의의 절연막층을 식각 처리하여, 상기 내부 공간을 마련하는 단계
를 더 포함하는 3차원 플래시 메모리의 제조 방법.According to claim 2,
An arbitrary insulating film layer in the vertical laminate is laminated between an upper gate electrode layer stacked above the arbitrary insulating film layer and a lower gate electrode layer stacked below the arbitrary insulating film layer,
The step of performing the selected process,
preparing the inner space by etching the arbitrary insulating film layer such that a first distance between the air gap and the upper gate electrode layer is equal to a second distance between the air gap and the lower gate electrode layer;
Method of manufacturing a three-dimensional flash memory further comprising a.
상기 임의의 절연막층이, 일면으로 상기 채널층과 접하도록 적층되고,
상기 선정된 처리를 실시하는 단계는,
상기 에어갭과 상기 임의의 절연막층의 상기 일면에 대향하는 대향면 사이의 제3 간격이, 상기 제1 간격 및 상기 제2 간격과 동일해지도록, 상기 임의의 절연막층을 식각 처리하여, 상기 내부 공간을 마련하는 단계
를 더 포함하는 3차원 플래시 메모리의 제조 방법.According to claim 3,
The arbitrary insulating film layer is stacked so that one side is in contact with the channel layer,
The step of performing the selected process,
The arbitrary insulating film layer is etched so that a third distance between the air gap and the opposite surface facing the one surface of the arbitrary insulating film layer is the same as the first distance and the second distance, Steps to make space
Method of manufacturing a three-dimensional flash memory further comprising a.
상기 복수의 게이트 전극층과 전기적으로 접속되는 복수의 워드라인 중 제1 워드라인에 테스트용 전압을 인가하는 단계;
상기 테스트용 전압을 인가한 시점으로부터 일정 시간 경과 후, 상기 복수의 워드라인 중 상기 제1 워드라인 부근의 제2 워드라인으로부터 기준치 이상의 전압이 측정되는지 확인하는 단계; 및
기준치 이상의 전압이 측정되는 경우, 상기 복수의 절연막층 각각의 내부에 형성된 에어갭의 부피가 일정치 증가하여 형성되도록, 각각의 절연막층에 선정된 처리를 실시하는 단계
를 더 포함하는 3차원 플래시 메모리의 제조 방법.According to claim 1,
applying a test voltage to a first word line among a plurality of word lines electrically connected to the plurality of gate electrode layers;
checking whether a voltage equal to or higher than a reference value is measured from a second word line near the first word line among the plurality of word lines after a predetermined time elapses from the time point at which the test voltage is applied; and
When a voltage higher than a reference value is measured, performing a predetermined process on each insulating film layer so that the volume of an air gap formed inside each of the plurality of insulating film layers increases by a predetermined value.
Method of manufacturing a three-dimensional flash memory further comprising a.
상기 채널층과, 상기 수직 적층체 내 게이트 전극층과의 사이에, SiO2를 증착하여, SiO2층을 형성하는 제1 단계;
상기 SiO2층과 상기 게이트 전극층과의 사이에, Si3N4를 증착하여, Si3N4층을 형성하는 제2 단계;
상기 Si3N4층과 상기 게이트 전극층과의 사이에, SiO2를 증착하여, SiO2층을 형성하는 제3 단계
를 더 포함하고,
상기 제1 내지 제3 단계에 의해, 상기 SiO2층, 상기 Si3N4층, 및 상기 SiO2층으로 이루어진 상기 전하 트랩층이 상기 채널층과 상기 게이트 전극층과의 사이에 형성되면,
상기 선정된 처리를 실시하는 단계는,
상기 복수의 절연막층 각각의 내부에서, 상기 에어갭이 상기 전하 트랩층과 맞닿지 않도록, 각각의 절연막층에 선정된 처리를 실시하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법.According to claim 1,
a first step of forming a SiO 2 layer by depositing SiO 2 between the channel layer and the gate electrode layer in the vertical stack;
a second step of forming a Si 3 N 4 layer by depositing Si 3 N 4 between the SiO 2 layer and the gate electrode layer;
A third step of forming a SiO 2 layer by depositing SiO 2 between the Si 3 N 4 layer and the gate electrode layer.
Including more,
When the charge trap layer made of the SiO 2 layer, the Si 3 N 4 layer, and the SiO 2 layer is formed between the channel layer and the gate electrode layer by the first to third steps,
The step of performing the selected process,
In each of the plurality of insulating film layers, subjecting each insulating film layer to a predetermined process so that the air gap does not come into contact with the charge trap layer.
Method of manufacturing a three-dimensional flash memory comprising a.
상기 복수의 절연막층 각각은, SiO2로 이루어지고,
상기 채널층을 형성하는 단계는,
소스라인과 전기적으로 접속되는 Si 기판을 마련하는 단계;
상기 Si 기판 상에, 상기 절연막층과 같은 SiO2로 된 SiO2층을 수직으로 형성하는 단계;
상기 SiO2층의 양방에, 다결정실리콘(Poly-Si)층을 형성하는 단계; 및
상기 SiO2층 및 상기 다결정실리콘층으로 이루어진 상기 채널층을, 비트라인과 전기적으로 접속되도록 형성하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법.According to claim 1,
Each of the plurality of insulating film layers is made of SiO 2 ,
Forming the channel layer,
preparing a Si substrate electrically connected to the source line;
vertically forming a SiO 2 layer made of the same SiO 2 as the insulating film layer on the Si substrate;
Forming a poly-Si layer on both sides of the SiO 2 layer; and
Forming the channel layer made of the SiO 2 layer and the polysilicon layer to be electrically connected to a bit line
Method of manufacturing a three-dimensional flash memory comprising a.
상기 채널층의 양방에, 전하 트랩층을 가지는 복수의 게이트 전극층 및 복수의 절연막층을 교대로 적층시켜, 형성하는 수직 적층체
를 포함하고,
상기 수직 적층체를 구성하는 상기 복수의 절연막층 각각에는, 내부에 에어갭이 형성되도록, 선정된 처리가 실시되는
3차원 플래시 메모리.a substrate forming a channel layer; and
A vertical laminate formed by alternately stacking a plurality of gate electrode layers having charge trap layers and a plurality of insulating film layers on both sides of the channel layer.
including,
Each of the plurality of insulating film layers constituting the vertical laminate is subjected to a selected process so that an air gap is formed therein.
3D flash memory.
상기 선정된 처리는,
형성하려는 에어갭의 부피에 상응하여, 상기 절연막층의 내부 일부를 식각함으로써, 각각의 절연막층에 내부 공간을 마련하고,
상기 내부 공간에 공기를 삽입 처리하거나, 또는 상기 내부 공간을 진공 처리함으로써, 상기 식각되지 않은 나머지 일부의 절연막층으로 둘러쌓인 형상의 에어갭을 형성하는 것인
3차원 플래시 메모리.According to claim 8,
The selected treatment,
Corresponding to the volume of the air gap to be formed, an internal space is provided in each insulating film layer by etching an inner part of the insulating film layer,
Forming an air gap surrounded by the unetched remaining portion of the insulating film layer by inserting air into the inner space or vacuuming the inner space.
3D flash memory.
상기 수직 적층체 내 임의의 절연막층은,
상기 임의의 절연막층 보다 상측에 적층된 상측 게이트 전극층과, 상기 임의의 절연막층 보다 하측에 적층된 하측 게이트 전극층의 사이에 적층되고,
상기 선정된 처리는,
상기 에어갭과 상기 상측 게이트 전극층 사이의 제1 간격이, 상기 에어갭과 상기 하측 게이트 전극층 사이의 제2 간격과 동일해지도록, 상기 임의의 절연막층을 식각 처리하여, 상기 내부 공간을 마련하는 것인
3차원 플래시 메모리.According to claim 9,
Any insulating film layer in the vertical laminate,
It is laminated between an upper gate electrode layer stacked above the arbitrary insulating film layer and a lower gate electrode layer stacked below the arbitrary insulating film layer,
The selected treatment,
Etching the arbitrary insulating film layer such that a first distance between the air gap and the upper gate electrode layer is the same as a second distance between the air gap and the lower gate electrode layer, thereby providing the inner space. person
3D flash memory.
상기 임의의 절연막층은,
일면으로 상기 채널층과 접하도록 적층되고,
상기 선정된 처리는,
상기 에어갭과 상기 임의의 절연막층의 상기 일면에 대향하는 대향면 사이의 제3 간격이, 상기 제1 간격 및 상기 제2 간격과 동일해지도록, 상기 임의의 절연막층을 식각 처리하여, 상기 내부 공간을 마련하는 것인
3차원 플래시 메모리.According to claim 10,
The optional insulating film layer,
Laminated to be in contact with the channel layer on one side,
The selected treatment,
The arbitrary insulating film layer is etched so that a third distance between the air gap and the opposite surface facing the one surface of the arbitrary insulating film layer is the same as the first distance and the second distance, to make space
3D flash memory.
상기 선정된 처리는,
상기 복수의 게이트 전극층과 전기적으로 접속되는 복수의 워드라인 중 제1 워드라인에 테스트용 전압을 인가하고,
상기 테스트용 전압을 인가한 시점으로부터 일정 시간 경과 후, 상기 복수의 워드라인 중 상기 제1 워드라인 부근의 제2 워드라인으로부터 기준치 이상의 전압이 측정되는지 확인하며,
기준치 이상의 전압이 측정되는 경우, 상기 복수의 절연막층 각각의 내부에 형성된 에어갭의 부피가 일정치 증가하여 형성되도록, 각각의 절연막층에 선정된 처리를 실시하는 것인
3차원 플래시 메모리.According to claim 8,
The selected treatment,
Applying a test voltage to a first word line among a plurality of word lines electrically connected to the plurality of gate electrode layers;
After a predetermined time elapses from the time when the test voltage is applied, it is checked whether a voltage greater than or equal to a reference value is measured from a second word line near the first word line among the plurality of word lines;
When a voltage higher than the reference value is measured, a predetermined treatment is performed on each insulating film layer so that the volume of an air gap formed inside each of the plurality of insulating film layers increases by a predetermined value.
3D flash memory.
상기 채널층과, 상기 수직 적층체 내 게이트 전극층과의 사이에는, SiO2가 증착되어, SiO2층이 형성되고,
상기 SiO2층과 상기 게이트 전극층과의 사이에는, Si3N4가 증착되어, Si3N4층이 형성되며,
상기 Si3N4층과 상기 게이트 전극층과의 사이에는, SiO2가 증착되어, SiO2층이 형성되고,
상기 선정된 처리는,
상기 SiO2층, 상기 Si3N4층, 및 상기 SiO2층으로 이루어진 상기 전하 트랩층이 상기 채널층과 상기 게이트 전극층과의 사이에 형성되면,
상기 복수의 절연막층 각각의 내부에서, 상기 에어갭이 상기 전하 트랩층과 맞닿지 않도록, 각각의 절연막층에 선정된 처리를 실시하는 것인
3차원 플래시 메모리.According to claim 8,
Between the channel layer and the gate electrode layer in the vertical stack, SiO 2 is deposited to form a SiO 2 layer,
Between the SiO 2 layer and the gate electrode layer, Si 3 N 4 is deposited to form a Si 3 N 4 layer;
Between the Si 3 N 4 layer and the gate electrode layer, SiO 2 is deposited to form a SiO 2 layer;
The selected treatment,
When the charge trap layer made of the SiO 2 layer, the Si 3 N 4 layer, and the SiO 2 layer is formed between the channel layer and the gate electrode layer,
In each of the plurality of insulating film layers, a predetermined treatment is applied to each insulating film layer so that the air gap does not come into contact with the charge trap layer.
3D flash memory.
상기 복수의 절연막층 각각은, SiO2로 이루어지고,
상기 채널층은,
소스라인과 전기적으로 접속되는 Si 기판 상에, 상기 절연막층과 같은 SiO2로 된 SiO2층이 수직으로 형성되고, 상기 SiO2층의 양방에, 다결정실리콘(Poly-Si)층이 형성되며, 상기 SiO2층 및 상기 다결정실리콘층으로 이루어져, 비트라인과 전기적으로 접속되도록 형성되는
3차원 플래시 메모리.According to claim 8,
Each of the plurality of insulating film layers is made of SiO 2 ,
The channel layer,
On the Si substrate electrically connected to the source line, a SiO 2 layer made of the same SiO 2 as the insulating film layer is formed vertically, and poly-Si layers are formed on both sides of the SiO 2 layer, made of the SiO 2 layer and the polysilicon layer and formed to be electrically connected to a bit line
3D flash memory.
상기 기판 상에 수직으로 형성되어, 비트라인과 전기적으로 접속되는 채널층; 및
상기 채널층의 양방에, 복수의 게이트 전극층 및 복수의 절연막층을 교대로 적층하여 형성된 수직 적층체
를 포함하고,
상기 수직 적층체 내 복수의 게이트 전극층 각각은,
상기 채널층과의 사이에, 전하를 저장하기 위한 전하 트랩층을 가지고,
상기 수직 적층체 내 복수의 절연막층 각각은,
상기 채널층과의 사이에, 동작 전압의 셀 간 간섭을 방지하기 위한 일정 부피의 에어갭을 내부에 가지는
3차원 플래시 메모리.a substrate electrically connected to the source line;
a channel layer formed vertically on the substrate and electrically connected to a bit line; and
A vertical laminate formed by alternately stacking a plurality of gate electrode layers and a plurality of insulating film layers on both sides of the channel layer.
including,
Each of the plurality of gate electrode layers in the vertical stack,
Between the channel layer and the charge trap layer for storing charge,
Each of the plurality of insulating film layers in the vertical laminate,
Between the channel layer and the internal air gap of a certain volume to prevent interference between cells of the operating voltage
3D flash memory.
상기 복수의 게이트 전극층은, 복수의 워드라인과 전기적으로 접속되고,
상기 복수의 워드라인 중 제1 워드라인에 동작 전압이 인가되는 경우,
상기 제1 워드라인과 접속된 제1 게이트 전극층은,
상기 동작 전압에 의해 발생되는 전하를 상기 제1 게이트 전극층에 마련된 상기 전하 트랩층에 저장하고,
상기 제1 게이트 전극층에 인접한 각 절연막층의 내부에 형성된 에어갭에 의해, 상기 동작 전압이 다른 게이트 전극층으로 전달되지 않도록 하는
3차원 플래시 메모리.According to claim 15,
The plurality of gate electrode layers are electrically connected to a plurality of word lines,
When an operating voltage is applied to a first word line among the plurality of word lines,
A first gate electrode layer connected to the first word line,
Storing charge generated by the operating voltage in the charge trap layer provided on the first gate electrode layer;
Preventing the operating voltage from being transferred to other gate electrode layers by an air gap formed inside each insulating film layer adjacent to the first gate electrode layer
3D flash memory.
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| KR1020210126289A KR102587586B1 (en) | 2021-09-24 | 2021-09-24 | 3d flash memory and manufacturing method thereof |
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2021
- 2021-09-24 KR KR1020210126289A patent/KR102587586B1/en active IP Right Grant
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|---|
| W.J jung, et.al., dielectric engineering to suppress cell-to-cell programming voltage interference in 3D NAND flash memory, Micromachines 2021,Vol.12 * |
Also Published As
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|---|---|
| KR102587586B1 (en) | 2023-10-10 |
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