KR20230040273A - Semiconductor device, display panel, and display device including the same - Google Patents

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Abstract

According to the present invention, a semiconductor device, a display panel, and a display apparatus including the same are disclosed. The semiconductor device comprises: a lower electrode on one side of a substrate; a spacer on the other side of the substrate; a middle electrode on the spacer; a lower channel layer on a portion of a sidewall of the spacer, the middle electrode, and the lower electrode; a lower gate insulating layer on the lower channel layer; a common gate electrode on the gate insulating layer; an upper gate insulating layer on the common gate electrode; an upper electrode on the upper gate insulating layer of the spacer and the middle electrode; an upper channel layer connected to the upper electrode and disposed on a sidewall of the upper gate insulating layer; and a contact electrode connected to a portion of the upper channel layer and connected to the lower electrode through the lower gate insulating layer and the upper gate insulating layer outside the common gate electrode. Accordingly, an area of a circuit can be reduced.

Description

반도체 소자, 표시 패널, 및 그들을 포함하는 표시 장치{Semiconductor device, display panel, and display device including the same}Semiconductor device, display panel, and display device including the same

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 생산성을 증가시킬 수 있는 반도체 소자를 제공하는데 있다.The present invention relates to a semiconductor device, and more particularly, to providing a semiconductor device capable of increasing productivity.

최근 다양한 종료의 표시 장치가 개발되고 있다. 표시 장치는 크게 액정표시장치 및 유기발광표시장치를 포함할 수 있다. 그 중에 유기발광표시장치는 능동 발광 소자일 수 있다. 유기발광표시장치는 최신 기술의 AR/VR, 라이트필드 디스플레이, 및 홀로그램에 채용되고 있는 실정이다. 이와 같이, 유기발광표시장치는 초고집적 해상도를 구현할 수 있다. Recently, various types of display devices have been developed. The display device may largely include a liquid crystal display device and an organic light emitting display device. Among them, an organic light emitting display device may be an active light emitting device. The organic light emitting display device is currently being used in AR/VR, light field displays, and holograms of the latest technology. In this way, the organic light emitting display device can realize ultra-high integration resolution.

본 발명이 해결하고자 하는 과제는 구동 회로의 면적을 감소시킬 수 있는 반도체 소자를 제공하는 데 있다. An object to be solved by the present invention is to provide a semiconductor device capable of reducing the area of a driving circuit.

본 발명은 반도체 소자를 개시한다. 그의 소자는 기판의 일측 상의 하부 전극; 상기 하부 전극의 일부 및 상기 기판의 타측 상의 스페이서; 상기 스페이서 상의 중부 전극; 상기 스페이서의 측벽, 상기 중부 전극, 및 상기 하부 전극의 일부 상의 하부 채널 층; 상기 하부 채널 층 상의 하부 게이트 절연 층; 상기 하부 채널 층에 대응되는 상기 게이트 절연 층 상의 공통 게이트 전극; 상기 공통 게이트 전극 상의 상부 게이트 절연 층; 상기 스페이서 및 상기 중부 전극의 상기 상부 게이트 절연 층 상의 상부 전극; 상기 상부 전극에 연결되고, 상기 상부 게이트 절연 층의 측벽 상에 배치된 상부 채널 층; 및 상기 상부 채널 층의 일부에 연결되고, 상기 공통 게이트 전극 외곽의 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 하부 전극에 연결되는 콘택 전극을 포함한다. The present invention discloses a semiconductor device. The element thereof includes a lower electrode on one side of a substrate; a spacer on a portion of the lower electrode and the other side of the substrate; a central electrode on the spacer; a lower channel layer on a sidewall of the spacer, the middle electrode, and a portion of the lower electrode; a lower gate insulating layer on the lower channel layer; a common gate electrode on the gate insulating layer corresponding to the lower channel layer; an upper gate insulating layer on the common gate electrode; an upper electrode on the upper gate insulating layer of the spacer and the middle electrode; an upper channel layer connected to the upper electrode and disposed on a sidewall of the upper gate insulating layer; and a contact electrode connected to a portion of the upper channel layer and connected to the lower electrode through the lower gate insulating layer and the upper gate insulating layer outside the common gate electrode.

일 예에 따르면, 상기 하부 채널 층, 상기 하부 게이트 절연 층, 및 상기 공통 게이트 전극은 n형 박막 트랜지스터일 수 있다. According to an example, the lower channel layer, the lower gate insulating layer, and the common gate electrode may be n-type thin film transistors.

일 예에 따르면, 상기 상부 채널 층, 상기 상부 게이트 절연 층, 및 상기 공통 게이트 전극은 p형 박막 트랜지스터일 수 있다. According to an example, the upper channel layer, the upper gate insulating layer, and the common gate electrode may be p-type thin film transistors.

일 예에 따르면, 상기 하부 게이트 절연 층은 상기 상부 게이트 절연 층보다 두꺼울 수 있다. In example embodiments, the lower gate insulating layer may be thicker than the upper gate insulating layer.

일 예에 따르면, 상기 중부 전극은 상기 하부 전극 및 상기 상부 전극의 두께와 다른 두께를 가질 수 있다.According to an example, the middle electrode may have a thickness different from that of the lower electrode and the upper electrode.

일 예에 따르면, 상기 중부 전극은 상기 하부 전극 및 상기 상부 전극보다 두꺼울 수 있다. According to one example, the middle electrode may be thicker than the lower electrode and the upper electrode.

일 예에 따르면, 상기 중부 전극과 상기 하부 게이트 절연막 사이에 제공되는 상부 스페이서; 및 상기 상부 스페이서와 상기 하부 게이트 절연막 사이의 추가 전극을 더 포함할 수 있다.According to an example, an upper spacer provided between the middle electrode and the lower gate insulating layer; and an additional electrode between the upper spacer and the lower gate insulating layer.

일 예에 따르면, 상기 공통 게이트 전극은 상기 하부 채널 층 및 상기 상부 채널 층보다 넓을 수 있다. According to an example, the common gate electrode may be wider than the lower channel layer and the upper channel layer.

일 예에 따르면, 상기 스페이서의 측벽과 상기 하부 채널 층 사이의 하부 버퍼 스페이서; 및 상기 상부 채널 층의 측벽 상의 상부 버퍼 스페이서를 더 포함할 수 있다.According to an example, a lower buffer spacer between a sidewall of the spacer and the lower channel layer; and an upper buffer spacer on a sidewall of the upper channel layer.

일 예에 따르면, 상기 스페이서는 상기 하부 전극보다 두꺼울 수 있다. According to one example, the spacer may be thicker than the lower electrode.

본 발명의 일 예에 따른 표시 패널은, 기판의 일측 상의 데이터 라인; 상기 기판의 타측 상의 전원 전극; 상기 데이터 라인 및 상기 전원 전극 사이의 상기 기판 상의 스페이서; 상기 스페이서 상의 중부 전극; 상기 스페이서의 일측 측벽을 따라 상기 중부 전극 및 상기 데이터 라인을 연결하는 하부 채널 층; 상기 하부 채널 층, 상기 중부 전극, 상기 데이터 라인, 및 상기 전원 전극 상의 하부 게이트 절연 층; 상기 스페이서의 일측 측벽의 상기 하부 게이트 절연 층 상의 스캔 라인; 상기 스페이서의 타측 측벽의 상기 하부 게이트 절연 층 상의 구동 게이트 전극; 상기 스캔 라인 및 상기 구동 게이트 전극 상의 상부 게이트 절연 층; 상기 스페이서의 상기 상부 게이트 절연 층 상의 상부 전극; 상기 상부 전극에 연결되고, 상기 스페이서의 타측 측벽의 상기 상부 게이트 절연 층 상에 배치되는 상부 채널 층; 상기 상부 채널 층에 연결되고, 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 전원 전극에 연결되는 콘택 전극; 상기 콘택 전극, 상기 상부 채널 층, 상기 상부 게이트 절연 층 상의 제 1 층간 절연 층; 상기 제 1 층간 절연 층 상에 제공되고, 상기 평탄 층을 관통하여 상기 상부 전극에 연결되는 애노드; 상기 애노드의 양측 가장자리 및 상기 제 1 층간 절연 층 상의 제 2 층간 절연 층; 상기 애노드 및 상기 제 2 층간 절연 층 상의 발광 층; 및 상기 발광 층 상의 캐소드를 포함한다. A display panel according to an embodiment of the present invention includes a data line on one side of a substrate; a power supply electrode on the other side of the substrate; a spacer on the substrate between the data line and the power supply electrode; a central electrode on the spacer; a lower channel layer connecting the central electrode and the data line along one sidewall of the spacer; a lower gate insulating layer on the lower channel layer, the middle electrode, the data line, and the power electrode; a scan line on the lower gate insulating layer of one sidewall of the spacer; a driving gate electrode on the lower gate insulating layer of the other sidewall of the spacer; an upper gate insulating layer on the scan line and the driving gate electrode; an upper electrode on the upper gate insulating layer of the spacer; an upper channel layer connected to the upper electrode and disposed on the upper gate insulating layer on the other sidewall of the spacer; a contact electrode connected to the upper channel layer and connected to the power supply electrode through the lower gate insulating layer and the upper gate insulating layer; a first interlayer insulating layer on the contact electrode, the upper channel layer, and the upper gate insulating layer; an anode provided on the first interlayer insulating layer and connected to the upper electrode through the planarization layer; a second interlayer insulating layer on both edges of the anode and on the first interlayer insulating layer; a light emitting layer on the anode and the second interlayer insulating layer; and a cathode on the light emitting layer.

일 예에 따르면, 상기 스캔 라인은 상기 하부 채널 층의 길이보다 긴 길이를 가질 수 있다. According to an example, the scan line may have a length greater than that of the lower channel layer.

일 예에 따르면, 상기 상부 채널 층은 상기 구동 게이트 전극의 길이 보다 짧은 길이를 가질 수 있다. According to an example, the upper channel layer may have a length shorter than that of the driving gate electrode.

일 예에 따르면, 상기 구동 게이트 전극은 상기 하부 게이트 절연 층을 관통하여 상기 중부 전극에 연결될 수 있다. According to an example, the driving gate electrode may pass through the lower gate insulating layer and be connected to the middle electrode.

일 예에 따르면, 상기 캐소드 상의 보호 층을 더 포함할 수 있다. According to one example, a protective layer on the cathode may be further included.

본 발명의 일 예에 따른 표시 장치는 표시 패널; 및 상기 표시 패널 가장자리에 연결되어 상기 표시 패널을 제어하는 스캔 신호 및 데이터 신호를 제공하는 반도체 소자를 구비한 구동 회로를 포함한다. 여기서, 상기 반도체 소자는: 제 1 기판의 일측 상의 하부 전극; 상기 제 1 기판의 타측 상의 스페이서; 상기 스페이서 상의 중부 전극; 상기 스페이서의 측벽, 상기 중부 전극, 및 상기 하부 전극의 일부 상의 하부 채널 층; 상기 하부 채널 층 상의 하부 게이트 절연 층; 상기 하부 채널 층에 대응되는 상기 게이트 절연 층 상의 공통 게이트 전극;A display device according to an embodiment of the present invention includes a display panel; and a driving circuit connected to an edge of the display panel and including a semiconductor device providing a scan signal and a data signal for controlling the display panel. Here, the semiconductor element includes: a lower electrode on one side of the first substrate; a spacer on the other side of the first substrate; a central electrode on the spacer; a lower channel layer on a sidewall of the spacer, the middle electrode, and a portion of the lower electrode; a lower gate insulating layer on the lower channel layer; a common gate electrode on the gate insulating layer corresponding to the lower channel layer;

상기 공통 게이트 전극 상의 상부 게이트 절연 층; 상기 스페이서 및 상기 중부 전극의 상기 상부 게이트 절연 층 상의 상부 전극; 상기 상부 전극에 연결되고, 상기 상부 게이트 절연 층의 측벽 상에 배치된 상부 채널 층; 및 상기 상부 채널 층의 일부에 연결되고, 상기 공통 게이트 전극 외곽의 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 하부 전극에 연결되는 콘택 전극을 포함할 수 있다. an upper gate insulating layer on the common gate electrode; an upper electrode on the upper gate insulating layer of the spacer and the middle electrode; an upper channel layer connected to the upper electrode and disposed on a sidewall of the upper gate insulating layer; and a contact electrode connected to a portion of the upper channel layer and connected to the lower electrode through the lower gate insulating layer and the upper gate insulating layer outside the common gate electrode.

일 예에 따르면, 상기 반도체 소자는 인버터 회로를 포함할 수 있다. According to one example, the semiconductor device may include an inverter circuit.

일 예에 따르면, 상기 표시 패널은: 제 2 기판 상에 일 방향으로 연장하는 데이터 라인; 및 상기 데이터 라인에 교차하는 스캔 라인을 포함할 수 있다. 상기 반도체 소자는 상기 스캔 라인에 연결될 수 있다. According to an example, the display panel may include: a data line extending in one direction on a second substrate; and a scan line crossing the data line. The semiconductor device may be connected to the scan line.

일 예에 따르면, 상기 구동 회로는: 상기 표시 패널의 일측 가장자리에 연결되는 스캔 구동 회로; 및 상기 스캔 구동 회로와 교차하여 배열되는 데이터 구동 회로를 포함할 수 있다. According to an example, the driving circuit may include: a scan driving circuit connected to one edge of the display panel; and a data driving circuit arranged to cross the scan driving circuit.

일 예에 따르면, 상기 스캔 구동 회로는 상기 반도체 소자를 포함하는 표시 장치.According to an example, the scan driving circuit includes the semiconductor device.

본 발명의 개념에 따른 반도체 소자는 스페이서 측벽에 기판과 수직방향으로 형성되는 하부 채널 층 및 상부 채널과 두 채널 층 사이의 공통 게이트 전극을 이용하여 회로의 면적을 감소시킬 수 있다. In a semiconductor device according to the inventive concept, a circuit area may be reduced by using a lower channel layer and an upper channel formed on a sidewall of a spacer in a direction perpendicular to a substrate and a common gate electrode between the upper channel and the two channel layers.

도 1은 본 발명의 개념에 따른 표시 장치의 일 예를 보여주는 블록 다이아 그램이다.
도 2는 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 3은 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 4는 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 5는 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 6은 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 7은 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 8은 도 1의 픽셀의 일 예를 보여주는 회로도이다.
도 9는 도 1의 픽셀의 일 예를 보여주는 회로도이다.
도 10은 도 1의 표시 패널의 일 예를 보여주는 단면도이다.
도 11은 도 8의 구동 트랜지스터들의 제 2 상부 채널 층들 및 제 2 상부 전극의 일 예를 보여주는 사시도이다. 1 is a block diagram showing an example of a display device according to the concept of the present invention.
2 is a cross-sectional view showing an example of the semiconductor device of FIG. 1 .
3 is a cross-sectional view showing an example of the semiconductor device of FIG. 1 .
4 is a cross-sectional view showing an example of the semiconductor device of FIG. 1 .
5 is a cross-sectional view showing an example of the semiconductor device of FIG. 1 .
6 is a cross-sectional view showing an example of the semiconductor device of FIG. 1 .
7 is a cross-sectional view showing an example of the semiconductor device of FIG. 1 .
8 is a circuit diagram illustrating an example of a pixel of FIG. 1 .
9 is a circuit diagram illustrating an example of a pixel of FIG. 1 .
10 is a cross-sectional view illustrating an example of the display panel of FIG. 1 .
11 is a perspective view illustrating an example of second upper channel layers and a second upper electrode of the driving transistors of FIG. 8 .

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and only the present embodiments allow the disclosure of the present invention to be complete, and the common knowledge in the art to which the present invention belongs. It is provided to fully inform the holder of the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numbers designate like elements throughout the specification.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.Terminology used herein is for describing the embodiments and is not intended to limit the present invention. In this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. As used herein, 'comprises' and/or 'comprising' means that a stated component, step, operation, and/or element is the presence of one or more other components, steps, operations, and/or elements. or do not rule out additions.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 접합, 접착, 및 레이저는 표시 소자 또는 반도체 소자 분야에서 널리 공개된 기술들일 수 있다 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, the embodiments described in this specification will be described with reference to cross-sectional views and/or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical content. Accordingly, the shape of the illustrative drawings may be modified due to manufacturing techniques and/or tolerances. Therefore, embodiments of the present invention are not limited to the specific shapes shown, but also include changes in shapes generated according to manufacturing processes. Bonding, adhesion, and laser may be technologies widely disclosed in the field of display devices or semiconductor devices. Accordingly, the regions illustrated in the drawings have approximate properties, and the shapes of the regions illustrated in the drawings represent the specific shape of the region of the device. It is for illustrative purposes only and is not intended to limit the scope of the invention.

도 1은 본 발명의 개념에 따른 표시 장치(100)의 일 예를 보여준다. 1 shows an example of a display device 100 according to the concept of the present invention.

도 1을 참조하면, 본 발명의 표시 장치(100)는 유기발광다이오드(OLED)를 포함할 수 있다. 이와 달리, 표시 장치(100)는 액정표시장치를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. 일 예에 따르면, 본 발명의 표시 장치(100)는 표시 패널(10), 스캔 구동 회로(20), 및 데이터 구동 회로(30)를 포함할 수 있다. Referring to FIG. 1 , the display device 100 of the present invention may include an organic light emitting diode (OLED). Alternatively, the display device 100 may include a liquid crystal display, and the present invention is not limited thereto. According to an example, the display device 100 of the present invention may include a display panel 10 , a scan driving circuit 20 , and a data driving circuit 30 .

표시 패널(10)은 스캔 구동 회로(20) 및 데이터 구동 회로(30)에 연결될 수 있다. 일 예에 따르면, 표시 패널(10)은 스캔 라인(12), 데이터 라인(14), 및 픽셀들(16)을 포함할 수 있다. 스캔 라인(12)은 일 방향으로 연장할 수 있다. 데이터 라인(14)은 스캔 라인(12)과 교차할 수 있다. 픽셀들(16)은 스캔 라인(12) 및 데이터 라인(14)에 의해 정의될 수 있다. 픽셀들(16)은 데이터 라인(14)의 데이터 신호 및 스캔 라인(12)의 스캔 신호를 이용하여 영상을 표시할 수 있다.The display panel 10 may be connected to the scan driving circuit 20 and the data driving circuit 30 . According to an example, the display panel 10 may include a scan line 12 , a data line 14 , and pixels 16 . The scan line 12 may extend in one direction. Data line 14 may intersect scan line 12 . Pixels 16 may be defined by scan line 12 and data line 14 . The pixels 16 may display an image using a data signal of the data line 14 and a scan signal of the scan line 12 .

스캔 구동 회로(20)는 표시 패널(10)의 일측 측면에 제공될 수 있다. 스캔 구동 회로(20)는 표시 패널(10)의 스캔 라인(12)에 연결될 수 있다. 스캔 구동 회로(20)는 스캔 라인(12)에 스캔 신호를 제공할 수 있다. 일 예에 따르면, 스캔 구동 회로(20)는 인버터 회로의 반도체 소자(22)를 포함할 수 있다.The scan driving circuit 20 may be provided on one side of the display panel 10 . The scan driving circuit 20 may be connected to the scan line 12 of the display panel 10 . The scan driving circuit 20 may provide a scan signal to the scan line 12 . According to one example, the scan driving circuit 20 may include a semiconductor device 22 of an inverter circuit.

데이터 구동 회로(30)는 스캔 구동 회로(20)와 다른 방향으로 배열될 수 있다. 데이터 구동 회로(30)는 표시 패널(10)의 상부 측면에 제공될 수 있다. 데이터 구동 회로(30)는 데이터 라인(14)에 연결될 수 있다. 데이터 구동 회로(30)는 데이터 라인(14)에 데이터 신호를 제공할 수 있다. 도시되지는 않았지만, 데이터 구동 회로(30)는 스트링 저항들을 포함할 수 있으며, 본 발명은 이에 한정되지 않는다.The data driving circuit 30 may be arranged in a direction different from that of the scan driving circuit 20 . The data driving circuit 30 may be provided on an upper side of the display panel 10 . The data driving circuit 30 may be connected to the data line 14 . The data driving circuit 30 may provide a data signal to the data line 14 . Although not shown, the data driving circuit 30 may include string resistors, and the present invention is not limited thereto.

도 2는 도 1의 반도체 소자(22)의 일 예를 보여준다.FIG. 2 shows an example of the semiconductor device 22 of FIG. 1 .

도 2를 참조하면, 반도체 소자(22)는 인버터 회로를 포함할 수 있다. 일 예에 따르면, 반도체 소자(22)는 제 1 기판(220), 제 1 하부 전극(222), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 제 1 상부 채널 층(238), 제 1 상부 전극(240), 제 1 콘택 전극(230), 및 제 1 보호 층(242)을 포함할 수 있다. Referring to FIG. 2 , the semiconductor device 22 may include an inverter circuit. According to an example, the semiconductor device 22 includes a first substrate 220, a first lower electrode 222, a first spacer 224, a first middle electrode 232, a first lower channel layer 226, A first lower gate insulating layer 228 , a common gate electrode 234 , a first upper gate insulating layer 236 , a first upper channel layer 238 , a first upper electrode 240 , and a first contact electrode 230 . ), and a first protective layer 242 .

제 1 기판(220)은 평탄한 베이스 기판을 포함할 수 있다. 제 1 기판(220)은 글래스, 폴리이미드, 실리콘, 사파이어를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다.The first substrate 220 may include a flat base substrate. The first substrate 220 may include glass, polyimide, silicon, or sapphire, but the present invention is not limited thereto.

제 1 하부 전극(222)은 제 1 기판(220)의 일측 상에 제공될 수 있다. 제 1 하부 전극(222)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)등의 금속 산화물을 포함할 수 있다. 대안으로, 제 1 하부 전극(222)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함할 수 있다. 제 1 하부 전극(222)은 Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.The first lower electrode 222 may be provided on one side of the first substrate 220 . The first lower electrode 222 may include metal oxides such as indium tin oxide, indium zinc oxide, and aluminum zinc oxide. Alternatively, the first lower electrode 222 may include molybdenum (Mo), aluminum (Al), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold ( It may include metals such as Au), platinum (Pt), nickel (Ni), and silver (Ag). The first lower electrode 222 may include a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO.

제 1 스페이서(224)는 제 1 하부 전극(222)의 일부 및 제 1 기판(220)의 타측 상에 제공될 수 있다. 제 1 스페이서(224)는 제 1 하부 전극(222)보다 두꺼울 수 있다. 예를 들어, 제 1 스페이서(224)는 실리콘 산화물(SiO2)을 포함할 수 있다. 대안으로, 제 1 스페이서(224)는 실리콘 질화물(SiNx), 실리콘질화산화물(SiOXNY), 및 알루미늄 산화물(Al2O3)을 포함할 수 있다. 또한, 제 1 스페이서(224)는 탄소함유 실리콘산화막(SiOC, or SiOCH) 및 실록산폴리머를 포함할 수 있다. 탄소함유 실리콘산화막(SiOC, or SiOCH) 및 실록산폴리머는 실리콘 산화물의 유전 상수 보다 작은 유전 상수를 갖고, 제 1 하부 전극(222)과 제 1 상부 전극(240) 사이의 오버랩 커패시턴스를 감소시킬 수 있다. 제 1 스페이서(224)는 플라즈마화학기상증착(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 원자층증착방법(ALD; Atomic Layer Deposition), 또는 용액 공정 절연막(Spin-on-dielectric)의 박막 형성 공정을 통해 형성될 수 있다. The first spacer 224 may be provided on a portion of the first lower electrode 222 and the other side of the first substrate 220 . The first spacer 224 may be thicker than the first lower electrode 222 . For example, the first spacer 224 may include silicon oxide (SiO 2 ). Alternatively, the first spacer 224 may include silicon nitride (SiN x ), silicon nitride oxide (SiO X N Y ), and aluminum oxide (Al 2 O 3 ). In addition, the first spacer 224 may include a carbon-containing silicon oxide film (SiOC, or SiOCH) and a siloxane polymer. The carbon-containing silicon oxide film (SiOC, or SiOCH) and the siloxane polymer have a dielectric constant smaller than that of silicon oxide, and can reduce overlap capacitance between the first lower electrode 222 and the first upper electrode 240. . The first spacer 224 may be formed by a plasma-enhanced chemical vapor deposition (PECVD) process, an atomic layer deposition (ALD) process, or a spin-on-dielectric thin film formation process. can be formed through

제 1 중부 전극(232)은 제 1 스페이서(224) 상에 제공될 수 있다. 제 1 중부 전극(232)은 제 1 하부 전극(222)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 1 중부 전극(232)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속, 또는 Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다. The first middle electrode 232 may be provided on the first spacer 224 . The first middle electrode 232 may include the same material as that of the first lower electrode 222 . For example, the first middle electrode 232 may include metal oxides of indium tin oxide, indium zinc oxide, and aluminum zinc oxide, molybdenum (Mo), and aluminum (Al). ), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au), platinum (Pt), nickel (Ni), and silver (Ag) It may include a metal or a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO.

제 1 하부 채널 층(226)은 제 1 하부 전극(222) 및 제 1 중부 전극(232) 사이에 연결될 수 있다. 제 1 하부 채널 층(226)은 제 1 스페이서(224)의 일측 측벽 상에 제공될 수 있다. 제 1 하부 채널 층(226)은 비정질 실리콘 (a-Si), 저온 다결정 실리콘 (LTPS; Low Temperature Poly-silicon), 또는 n형 산화물 반도체를 포함할 수 있다. 그 중에 n형 산화물 반도체는 인듐 갈륨 아연 산화물 (IGZO), 인듐 주석 아연 산화물 (ITZO), 인듐 아연 산화물 (IZO), 인듐 산화물 (InOx), 아연 주석 산화물 (ZTO), 인듐 갈륨 주석 산화물 (IGTO), 인듐 갈륨 아연 주석 산화물(IGZTO)을 포함할 수 있다. 제 1 하부 채널 층(226)은 스퍼터링 (sputtering), 플라즈마 화학 기상 증착 (PECVD), 또는 원자층 증착법 (ALD)에 의해 형성될 수 있다. The first lower channel layer 226 may be connected between the first lower electrode 222 and the first middle electrode 232 . The first lower channel layer 226 may be provided on one sidewall of the first spacer 224 . The first lower channel layer 226 may include amorphous silicon (a-Si), low temperature poly-silicon (LTPS), or an n-type oxide semiconductor. Among them, n-type oxide semiconductors include indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), indium zinc oxide (IZO), indium oxide (InOx), zinc tin oxide (ZTO), and indium gallium tin oxide (IGTO). , indium gallium zinc tin oxide (IGZTO). The first lower channel layer 226 may be formed by sputtering, plasma enhanced chemical vapor deposition (PECVD), or atomic layer deposition (ALD).

제 1 하부 게이트 절연 층(228)은 제 1 하부 채널 층(226), 제 1 중부 전극(232), 제 1 하부 전극(222), 및 제 1 기판(220) 상에 형성될 수 있다. 제 1 예를 들어, 하부 게이트 절연 층(228)은 실리콘 산화물 (SiO2), 실리콘 질화물 (SiNx), 실리콘질화산화물(SiOXNY) 알루미늄 산화물 (Al2O3), 하프늄 산화물 (HfOx), 및 지르코늄 산화물 (ZrOx)을 포함할 수 있다. 제 1 하부 게이트 절연 층(228)은 플라즈마 화학 기상 증착 (PECVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다. The first lower gate insulating layer 228 may be formed on the first lower channel layer 226 , the first middle electrode 232 , the first lower electrode 222 , and the first substrate 220 . For example, the lower gate insulating layer 228 may include silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon nitride oxide (SiO X N Y ), aluminum oxide (Al 2 O 3 ), and hafnium oxide (HfO ). x ), and zirconium oxide (ZrO x ). The first lower gate insulating layer 228 may be formed by plasma enhanced chemical vapor deposition (PECVD) or atomic layer deposition (ALD).

공통 게이트 전극(234)은 제 1 하부 게이트 절연 층(228) 상에 제공될 수 있다. 공통 게이트 전극(234)은 제 1 하부 전극(222), 제 1 중부 전극(232), 및 제 1 하부 채널 층(226)의 상부에 제공될 수 있다. 공통 게이트 전극(234)은 수직적 관점에서 제 1 하부 채널 층(226)의 길이보다 긴 길이를 가질 수 있다. 공통 게이트 전극(234)은 제 1 하부 전극(222) 및 제 1 중부 전극(232)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 공통 게이트 전극(234)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다. 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234)은 탑 게이트 박막트랜지스터 또는 n형 박막 트랜지스터일 수 있다. The common gate electrode 234 may be provided on the first lower gate insulating layer 228 . The common gate electrode 234 may be provided on top of the first lower electrode 222 , the first middle electrode 232 , and the first lower channel layer 226 . The common gate electrode 234 may have a length greater than that of the first lower channel layer 226 from a vertical point of view. The common gate electrode 234 may include the same material as that of the first lower electrode 222 and the first middle electrode 232 . For example, the common gate electrode 234 includes metal oxides such as indium tin oxide, indium zinc oxide, and aluminum zinc oxide, molybdenum (Mo), or aluminum. (Al), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au), platinum (Pt), nickel (Ni), and silver (Ag) ), or a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO. The first lower channel layer 226 , the first lower gate insulating layer 228 , and the common gate electrode 234 may be top gate thin film transistors or n-type thin film transistors.

제 1 상부 게이트 절연 층(236)은 공통 게이트 전극(234) 및 제 1 하부 게이트 절연 층(228) 상에 제공될 수 있다. 제 1 상부 게이트 절연 층(236)은 제 1 하부 게이트 절연 층(228)의 두께와 동일한 두께를 가질 수 있다. 제 1 상부 게이트 절연 층(236)은 제 1 하부 게이트 절연 층(228)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 1 상부 게이트 절연 층(236)은 실리콘 산화물 (SiO2), 실리콘 질화물 (SiNx), 실리콘질화산화물(SiOXNY), 알루미늄 산화물 (Al2O3), 하프늄 산화물 (HfOx), 및 지르코늄 산화물 (ZrOx)을 포함할 수 있다. 제 1 상부 게이트 절연 층(236)은 플라즈마 화학 기상 증착 (PECVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다.The first upper gate insulating layer 236 may be provided on the common gate electrode 234 and the first lower gate insulating layer 228 . The first upper gate insulating layer 236 may have the same thickness as the first lower gate insulating layer 228 . The first upper gate insulating layer 236 may include the same material as that of the first lower gate insulating layer 228 . For example, the first upper gate insulating layer 236 may include silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon nitride oxide (SiO X N Y ), aluminum oxide (Al 2 O 3 ), hafnium oxide ( HfO x ), and zirconium oxide (ZrO x ). The first upper gate insulating layer 236 may be formed by plasma enhanced chemical vapor deposition (PECVD) or atomic layer deposition (ALD).

제 1 상부 채널 층(238)은 제 1 상부 게이트 절연 층(236)의 일측 측벽 상에 제공될 수 있다. 제 1 상부 채널 층(238)은 공통 게이트 전극(234)의 상부에 제공될 수 있다. 제 1 상부 채널 층(238)은 제 1 상부 전극(240) 및 제 1 콘택 전극(230) 사이에 연결될 수 있다. 제 1 상부 채널 층(238)은 수직적 관점에서 제 1 하부 채널 층(226)의 길이와 유사한 길이를 가질 수 있다. 제 1 상부 채널 층(238)의 길이는 공통 게이트 전극(234)의 길이보다 짧을 수 있다. 제 1 상부 채널 층(238)은 제 1 하부 채널 층(226)의 도전성과 다른 도전성을 가질 수 있다. 일 예에 따르면, 제 1 상부 채널 층(238)은 p형 산화물 반도체를 포함할 수 있다. P형 산화물 반도체는 구리 산화물 (CuO) 및 주석 산화물 (SnO)을 포함할 수 있다. 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 및 제 1 상부 채널 층(238)은 바텀 게이트 박막 트랜지스터 또는 p형 박막 트랜지스터일 수 있다. The first upper channel layer 238 may be provided on one sidewall of the first upper gate insulating layer 236 . The first upper channel layer 238 may be provided on top of the common gate electrode 234 . The first upper channel layer 238 may be connected between the first upper electrode 240 and the first contact electrode 230 . The first upper channel layer 238 may have a length similar to that of the first lower channel layer 226 when viewed vertically. A length of the first upper channel layer 238 may be shorter than a length of the common gate electrode 234 . The first upper channel layer 238 may have conductivity different from that of the first lower channel layer 226 . According to one example, the first upper channel layer 238 may include a p-type oxide semiconductor. The P-type oxide semiconductor may include copper oxide (CuO) and tin oxide (SnO). The common gate electrode 234 , the first upper gate insulating layer 236 , and the first upper channel layer 238 may be bottom gate thin film transistors or p-type thin film transistors.

제 1 상부 전극(240)은 제 1 스페이서(224)의 제 1 상부 게이트 절연 층(236) 및 제 1 상부 채널 층(238)의 일부 상에 제공될 수 있다. 제 1 상부 전극(240)은 제 1 상부 채널 층(238)의 일측에 연결될 수 있다. 제 1 상부 전극(240)은 제 1 하부 전극, 제 1 중부 전극(232), 및 공통 게이트 전극(234)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 1 상부 전극(240)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.The first upper electrode 240 may be provided on a portion of the first upper gate insulating layer 236 and the first upper channel layer 238 of the first spacer 224 . The first upper electrode 240 may be connected to one side of the first upper channel layer 238 . The first upper electrode 240 may include the same material as that of the first lower electrode, the first middle electrode 232 , and the common gate electrode 234 . For example, the first upper electrode 240 may include metal oxides such as indium tin oxide, indium zinc oxide, and aluminum zinc oxide, or may include molybdenum (Mo), Aluminum (Al), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au), platinum (Pt), nickel (Ni), and silver ( Ag) or a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO.

제 1 콘택 전극(230)은 제 1 하부 전극(222)의 제 1 상부 게이트 절연 층(236) 및 제 1 상부 채널 층(238)의 일부 상에 제공될 수 있다. 제 1 콘택 전극(230)은 제 1 상부 게이트 절연 층(236) 및 제 1 하부 게이트 절연 층(228)을 관통하여 제 1 하부 전극(222)에 연결될 수 있다. 제 1 콘택 전극(230)은 제 1 상부 채널 층(238)의 타측에 연결될 수 있다. 제 1 콘택 전극(230)은 제 1 상부 전극(240)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 1 콘택 전극(230)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.The first contact electrode 230 may be provided on portions of the first upper gate insulating layer 236 and the first upper channel layer 238 of the first lower electrode 222 . The first contact electrode 230 may pass through the first upper gate insulating layer 236 and the first lower gate insulating layer 228 and be connected to the first lower electrode 222 . The first contact electrode 230 may be connected to the other side of the first upper channel layer 238 . The first contact electrode 230 may include the same material as that of the first upper electrode 240 . For example, the first contact electrode 230 includes metal oxides such as indium tin oxide, indium zinc oxide, and aluminum zinc oxide, molybdenum (Mo), Aluminum (Al), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au), platinum (Pt), nickel (Ni), and silver ( Ag) or a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO.

제 1 보호 층(242)은 제 1 콘택 전극(230), 제 1 상부 채널 층(238), 및 제 1 상부 전극(240) 상에 제공될 수 있다. 제 1 보호 층(242)은 평탄한 상부면을 가질 수 있다. 제 1 보호 층(242)은 실리콘 산화물 또는 폴리머를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. The first protective layer 242 may be provided on the first contact electrode 230 , the first upper channel layer 238 , and the first upper electrode 240 . The first protective layer 242 may have a flat upper surface. The first protective layer 242 may include silicon oxide or polymer, but the present invention is not limited thereto.

한편, 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 및 공통 게이트 전극(234)은 n 형의 박막트랜지스터를 구현하고, 제 1 상부 채널 층(238), 제 1 상부 게이트 절연 층(236), 및 공통 게이트 전극(234)은 p형의 박막트랜지스터를 구현할 수 있다. n형 및 p형의 박막트랜지스터들은 적층 구조를 가질 수 있다. 따라서, 본 발명의 반도체 소자(22)는 제 1 하부 채널 층(226) 및 제 1 상부 채널 층(238) 사이의 공통 게이트 전극(234)을 이용하여 평면적 관점에서 소자의 면적을 감소시킬 수 있다. 또한, 본 발명의 반도체 소자(22)는 입체적인 구조를 갖기 때문에 소자의 면적을 최소화할 수 있다. Meanwhile, the first lower channel layer 226, the first lower gate insulating layer 228, and the common gate electrode 234 implement an n-type thin film transistor, and the first upper channel layer 238 and the first upper The gate insulating layer 236 and the common gate electrode 234 may implement a p-type thin film transistor. N-type and p-type thin film transistors may have a stacked structure. Accordingly, in the semiconductor device 22 of the present invention, the area of the device can be reduced in plan view by using the common gate electrode 234 between the first lower channel layer 226 and the first upper channel layer 238. . In addition, since the semiconductor device 22 of the present invention has a three-dimensional structure, the area of the device can be minimized.

도 3은 도 1의 반도체 소자(22)의 일 예를 보여준다. FIG. 3 shows an example of the semiconductor device 22 of FIG. 1 .

도 3을 참조하면, 제 1 하부 게이트 절연 층(228)은 제 1 상부 게이트 절연 층(236)의 두께와 다른 두께를 가질 수 있다. 제 1 하부 게이트 절연 층(228)은 제 1 상부 게이트 절연 층(236) 보다 두꺼울 수 있다. 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 및 공통 게이트 전극(234)의 n 형의 박막트랜지스터의 문턱 전압은 제 1 상부 채널 층(238), 제 1 상부 게이트 절연 층(236), 및 공통 게이트 전극(234)의 p형의 박막트랜지스터의 문턱 전압과 다를 수 있다.Referring to FIG. 3 , the first lower gate insulating layer 228 may have a thickness different from that of the first upper gate insulating layer 236 . The first lower gate insulating layer 228 may be thicker than the first upper gate insulating layer 236 . The threshold voltage of the n-type thin film transistor of the first lower channel layer 226, the first lower gate insulating layer 228, and the common gate electrode 234 is The threshold voltage of the p-type thin film transistor of the layer 236 and the common gate electrode 234 may be different.

제 1 기판(220), 제 1 하부 전극(222), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 채널 층(226), 공통 게이트 전극(234), 제 1 상부 채널 층(238), 제 1 상부 전극(240), 제 1 콘택 전극(230), 및 제 1 보호 층(242)은 도 2와 동일하게 구성될 수 있다. A first substrate 220, a first lower electrode 222, a first spacer 224, a first middle electrode 232, a first lower channel layer 226, a common gate electrode 234, a first upper channel The layer 238 , the first upper electrode 240 , the first contact electrode 230 , and the first protective layer 242 may be configured the same as those of FIG. 2 .

도 4는 도 1의 반도체 소자(22)의 일 예를 보여준다. FIG. 4 shows an example of the semiconductor device 22 of FIG. 1 .

도 4를 참조하면, 제 1 중부 전극(232)은 제 1 하부 전극(222), 및 제 1 상부 전극(240) 보다 두꺼울 수 있다. 제 1 하부 채널 층(226)의 공핍 영역(depletion region)의 길이는 감소할 수 있다. n 형의 박막트랜지스터와 p형의 박막트랜지스터의 문턱 전압들은 서로 다를 수 있다. Referring to FIG. 4 , the first middle electrode 232 may be thicker than the first lower electrode 222 and the first upper electrode 240 . A length of a depletion region of the first lower channel layer 226 may decrease. Threshold voltages of the n-type thin film transistor and the p-type thin film transistor may be different from each other.

제 1 기판(220), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 제 1 상부 채널 층(238), 제 1 상부 전극(240), 제 1 콘택 전극(230), 및 제 1 보호 층(242)은 도 2와 동일하게 구성될 수 있다.A first substrate 220, a first spacer 224, a first middle electrode 232, a first lower gate insulating layer 228, a common gate electrode 234, a first upper gate insulating layer 236, a first The first upper channel layer 238 , the first upper electrode 240 , the first contact electrode 230 , and the first protective layer 242 may be configured the same as those of FIG. 2 .

도 5는 도 1의 반도체 소자(22)의 일 예를 보여준다.FIG. 5 shows an example of the semiconductor device 22 of FIG. 1 .

도 5를 참조하면, 본 발명의 반도체 소자(22)는 상부 스페이서(231) 및 추가 전극(233)을 더 포함할 수 있다. Referring to FIG. 5 , the semiconductor device 22 of the present invention may further include an upper spacer 231 and an additional electrode 233 .

상부 스페이서(231)는 제 1 중부 전극(232) 상에 제공될 수 있다. 상부 스페이서(231)는 제 1 하부 채널 층(226)의 길이를 증가시킬 수 있다. 상부 스페이서(231)는 제 1 스페이서(224)의 재질과 동일한 재질을 가질 수 있다. 예를 들어, 상부 스페이서(231)는 실리콘 산화물(SiO2)을 포함할 수 있다. 대안으로, 상부 스페이서(231)는 실리콘 질화물(SiNx), 실리콘질화산화물(SiOXNY), 및 알루미늄 산화물(Al2O3), 탄소함유 실리콘산화막(SiOC, or SiOCH), 및 실록산폴리머를 포함할 수 있다.The upper spacer 231 may be provided on the first middle electrode 232 . The upper spacer 231 may increase the length of the first lower channel layer 226 . The upper spacer 231 may have the same material as that of the first spacer 224 . For example, the upper spacer 231 may include silicon oxide (SiO 2 ). Alternatively, the upper spacer 231 may include silicon nitride (SiN x ), silicon nitride oxide (SiO X N Y ), and aluminum oxide (Al 2 O 3 ), a carbon-containing silicon oxide film (SiOC, or SiOCH), and a siloxane polymer. can include

추가 전극(233)은 상부 스페이서(231) 상에 제공될 수 있다. 추가 전극(233)은 상부 스페이서(231) 및 제 1 하부 채널 층(226) 사이에 제공될 수 있다. 추가 전극(233)은 제 1 하부 채널 층(226)의 말단에 연결될 수 있다. 추가 전극(233)은 제 1 하부 전극(222) 및 제 1 상부 전극(240)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 추가 전극(233)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속, 또는 Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.An additional electrode 233 may be provided on the upper spacer 231 . The additional electrode 233 may be provided between the upper spacer 231 and the first lower channel layer 226 . The additional electrode 233 may be connected to an end of the first lower channel layer 226 . The additional electrode 233 may include the same material as that of the first lower electrode 222 and the first upper electrode 240 . For example, the additional electrode 233 may include metal oxides of indium tin oxide, indium zinc oxide, and aluminum zinc oxide, molybdenum (Mo), aluminum (Al), metals of titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au), platinum (Pt), nickel (Ni), and silver (Ag); or a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO.

제 1 기판(220), 제 1 하부 전극(222), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 제 1 상부 채널 층(238), 제 1 상부 전극(240), 제 1 콘택 전극(230), 및 제 1 보호 층(242)은 도 2와 동일하게 구성될 수 있다. A first substrate 220, a first lower electrode 222, a first spacer 224, a first middle electrode 232, a first lower channel layer 226, a first lower gate insulating layer 228, a common The gate electrode 234, the first upper gate insulating layer 236, the first upper channel layer 238, the first upper electrode 240, the first contact electrode 230, and the first protective layer 242 are It may be configured in the same way as in FIG. 2 .

도 6은 도 1의 반도체 소자(22)의 일 예를 보여준다.FIG. 6 shows an example of the semiconductor device 22 of FIG. 1 .

도 6을 참조하면, 제 1 상부 채널 층(238)은 제 1 상부 전극(240) 및 제 1 콘택 전극(230) 상에 제공될 수 있다. 제 1 상부 전극(240) 및 제 1 콘택 전극(230)의 형성 전에, 제 1 상부 채널 층(238)은 제 1 보호 층(242)과 순차적으로 증착 및 패터닝될 수 있다. 제 1 상부 채널 층(238)의 식각 손상은 감소할 수 있다. 따라서, 제 1 상부 채널 층(238)의 손상을 감소하거나 최소화될 수 있다. Referring to FIG. 6 , a first upper channel layer 238 may be provided on the first upper electrode 240 and the first contact electrode 230 . Before forming the first upper electrode 240 and the first contact electrode 230 , the first upper channel layer 238 and the first protective layer 242 may be sequentially deposited and patterned. Etch damage of the first upper channel layer 238 may be reduced. Accordingly, damage to the first upper channel layer 238 may be reduced or minimized.

제 1 기판(220), 제 1 하부 전극(222), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 및 제 1 보호 층(242)은 도 2와 동일하게 구성될 수 있다. A first substrate 220, a first lower electrode 222, a first spacer 224, a first middle electrode 232, a first lower channel layer 226, a first lower gate insulating layer 228, a common The gate electrode 234 , the first upper gate insulating layer 236 , and the first protective layer 242 may be configured the same as those of FIG. 2 .

도 7은 도 1의 반도체 소자(22)의 일 예를 보여준다.FIG. 7 shows an example of the semiconductor device 22 of FIG. 1 .

도 7을 참조하면, 본 발명의 반도체 소자(22)는 하부 버퍼 스페이서(225), 및 상부 버퍼 스페이서(237)를 더 포함할 수 있다. Referring to FIG. 7 , the semiconductor device 22 of the present invention may further include a lower buffer spacer 225 and an upper buffer spacer 237 .

하부 버퍼 스페이서(225)는 제 1 스페이서(224) 및 제 1 중부 전극(232)의 측벽 상에 제공될 수 있다. 하부 버퍼 스페이서(225)는 제 1 스페이서(224) 및 제 1 중부 전극(232)의 상부 모서리를 완만하게 덮을 수 있다. 따라서, 하부 버퍼 스페이서(225) 상의 제 1 하부 채널 층(226)의 모서리는 꺽임 없이 라운드질 수 있다. 하부 버퍼 스페이서(225)는 자기정렬방법으로 형성될 수 있다. 하부 버퍼 스페이서(225)는 화학기상증착방법 또는 원자층증착방법으로 형성된 SiO2, Al2O3, 또는 SiNx를 포함할 수 있다. The lower buffer spacer 225 may be provided on sidewalls of the first spacer 224 and the first middle electrode 232 . The lower buffer spacer 225 may gently cover upper edges of the first spacer 224 and the first middle electrode 232 . Accordingly, the corner of the first lower channel layer 226 on the lower buffer spacer 225 may be rounded without bending. The lower buffer spacer 225 may be formed by a self-alignment method. The lower buffer spacer 225 may include SiO 2 , Al 2 O 3 , or SiN x formed by a chemical vapor deposition method or an atomic layer deposition method.

상부 버퍼 스페이서(237)는 제 1 상부 채널 층(238)의 측벽 상에 제공될 수 있다. 상부 버퍼 스페이서(237)는 제 1 상부 채널 층(238)을 보호할 수 있다. 상부 버퍼 스페이서(237)는 하부 버퍼 스페이서(225) 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 상부 버퍼 스페이서(237)는 화학기상증착방법 또는 원자층증착방법으로 형성된 SiO2, Al2O3, 또는 SiNx를 포함할 수 있다.An upper buffer spacer 237 may be provided on sidewalls of the first upper channel layer 238 . The upper buffer spacer 237 may protect the first upper channel layer 238 . The upper buffer spacer 237 may include the same material as the material of the lower buffer spacer 225 . For example, the upper buffer spacer 237 may include SiO 2 , Al 2 O 3 , or SiN x formed by a chemical vapor deposition method or an atomic layer deposition method.

제 1 기판(220), 제 1 하부 전극(222), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 제 1 상부 채널 층(238), 제 1 상부 전극(240), 제 1 콘택 전극(230), 및 제 1 보호 층(242)은 도 2와 동일하게 구성될 수 있다. A first substrate 220, a first lower electrode 222, a first spacer 224, a first middle electrode 232, a first lower channel layer 226, a first lower gate insulating layer 228, a common The gate electrode 234, the first upper gate insulating layer 236, the first upper channel layer 238, the first upper electrode 240, the first contact electrode 230, and the first protective layer 242 are It may be configured in the same way as in FIG. 2 .

도 8은 도 1의 픽셀(16)의 일 예를 보여준다. 8 shows an example of pixel 16 of FIG. 1 .

도 8을 참조하면, 픽셀(16)은 선택 트랜지스터(ST), 구동 트랜지스터들(DT), 커패시터(C), 및 발광 다이오드(D)를 포함할 수 있다. Referring to FIG. 8 , a pixel 16 may include a selection transistor ST, driving transistors DT, a capacitor C, and a light emitting diode D.

선택 트랜지스터(ST)는 스캔 라인(12) 및 데이터 라인(14)에 연결될 수 있다. 선택 트랜지스터(ST)는 스캔 라인(12)의 스캔 신호에 의해 턴온되어 데이터 라인(14)의 데이터 신호를 구동 트랜지스터들(DT)에 제공할 수 있다. The selection transistor ST may be connected to the scan line 12 and the data line 14 . The select transistor ST may be turned on by the scan signal of the scan line 12 to provide the data signal of the data line 14 to the driving transistors DT.

구동 트랜지스터들(DT)은 선택 트랜지스터(ST)에 연결될 수 있다. 구동 트랜지스터들(DT)은 전원 라인(17)에 연결될 수 있다. 구동 트랜지스터들(DT)은 직렬로 연결될 수 있다. 구동 트랜지스터들(DT)은 데이터 신호에 응답하여 발광 다이오드(D)에 전력을 제공할 수 있다. The driving transistors DT may be connected to the selection transistor ST. The driving transistors DT may be connected to the power line 17 . The driving transistors DT may be connected in series. The driving transistors DT may provide power to the light emitting diode D in response to a data signal.

커패시터(C)는 구동 트랜지스터(DT)의 게이트 전극 및 소스 전극에 연결될 수 있다. 커패시터(C)는 구동 트랜지스터(DT)의 소스 전극 및 선택 트랜지스터(ST)의 드레인 전극에 연결될 수 있다. 커패시터(C)는 구동 트랜지스터(DT)를 다이오드로서 동작시킬 수 있다. The capacitor C may be connected to the gate electrode and the source electrode of the driving transistor DT. The capacitor C may be connected to the source electrode of the driving transistor DT and the drain electrode of the selection transistor ST. The capacitor C may operate the driving transistor DT as a diode.

발광 다이오드(D)는 구동 트랜지스터들(DT)의 드레인 전극에 연결될 수 있다. 발광 다이오드(D)는 접지될 수 있다. 발광 다이오드(D)는 스캔 신호 및 데이터 신호에 응답하여 발광할 수 있다. The light emitting diode D may be connected to drain electrodes of the driving transistors DT. The light emitting diode (D) may be grounded. The light emitting diode D may emit light in response to a scan signal and a data signal.

도 9는 도 1의 픽셀(16)의 일 예를 보여준다. 9 shows an example of pixel 16 of FIG. 1 .

도 9를 참조하면, 픽셀(16)은 전원 전극(17)을 더 포함할 수 있다. 전원 전극(17)은 커패시터(C) 및 구동 트랜지스터(DT)에 연결될 수 있다. 선택 트랜지스터(ST)가 턴온되면, 전원 전극(17)은 구동 트랜지스터(DT) 및 발광 다이오드(D)에 파워를 제공하여 발광시킬 수 있다. Referring to FIG. 9 , the pixel 16 may further include a power supply electrode 17 . The power electrode 17 may be connected to the capacitor C and the driving transistor DT. When the selection transistor ST is turned on, the power electrode 17 supplies power to the driving transistor DT and the light emitting diode D to emit light.

스캔 라인(12), 데이터 라인(14), 선택 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(C), 및 발광 다이오드(D)는 도 8과 동일하게 구성될 수 있다. The scan line 12, the data line 14, the select transistor ST, the driving transistor DT, the capacitor C, and the light emitting diode D may be configured in the same manner as in FIG. 8 .

도 10은 도 1의 표시 패널(10)의 일 예를 보여준다. FIG. 10 shows an example of the display panel 10 of FIG. 1 .

도 9 및 도 10을 참조하면, 표시 패널(10)은 제 2 기판(162), 데이터 라인(14), 전원 전극(17), 제 2 스페이서(168), 제 2 중부 전극(178), 제 2 하부 채널 층(170), 제 2 하부 게이트 절연 층(172), 스캔 라인(12), 구동 게이트 전극(180), 제 2 상부 게이트 절연 층(182), 제 2 상부 전극(186), 제 2 상부 채널 층(184), 제 2 콘택 전극(176), 제 1 층간 절연 층(188), 애노드(190), 제 2 층간 절연 층(196), 발광 층(192), 캐소드(194), 및 제 2 보호 층(198)을 포함할 수 있다. 9 and 10 , the display panel 10 includes a second substrate 162, a data line 14, a power electrode 17, a second spacer 168, a second middle electrode 178, 2 lower channel layer 170, second lower gate insulating layer 172, scan line 12, driving gate electrode 180, second upper gate insulating layer 182, second upper electrode 186, 2 upper channel layer 184, second contact electrode 176, first interlayer insulating layer 188, anode 190, second interlayer insulating layer 196, light emitting layer 192, cathode 194, and a second protective layer 198 .

제 2 기판(162)은 평탄할 수 있다. 제 2 기판(162)은 글래스, 또는 폴리이미드를 포함할 수 있다. The second substrate 162 may be flat. The second substrate 162 may include glass or polyimide.

데이터 라인(14)은 제 2 기판(162)의 일측 상에 제공될 수 있다. 데이터 라인(14)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)등의 금속 산화물을 포함할 수 있다. 대안으로, 데이터 라인(14)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함할 수 있다. 데이터 라인(14)은 Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.The data line 14 may be provided on one side of the second substrate 162 . The data line 14 may include metal oxides such as indium tin oxide, indium zinc oxide, and aluminum zinc oxide. Alternatively, data line 14 may be made of molybdenum (Mo), aluminum (Al), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au) , platinum (Pt), nickel (Ni), and silver (Ag) metals. The data line 14 may include a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO.

전원 전극(17)은 제 2 기판(162)의 타측 상에 제공될 수 있다. 전원 전극(17)은 데이터 라인(14)의 재질과 동일한 재질을 포함할 수 있다. 전원 전극(17)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)등의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.The power electrode 17 may be provided on the other side of the second substrate 162 . The power electrode 17 may include the same material as that of the data line 14 . The power electrode 17 includes metal oxides such as tin oxide (Indium Tin Oxide), indium zinc oxide (Indium Zinc Oxide), and aluminum zinc oxide (Aluminum Zinc Oxide), molybdenum (Mo), aluminum (Al), The metals of titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au), platinum (Pt), nickel (Ni), and silver (Ag) or a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO.

제 2 스페이서(168)는 데이터 라인(14) 및 전원 전극(17) 사이의 제 2 기판(162) 상에 제공될 수 있다. 제 2 스페이서(168)는 데이터 라인(14)의 일부 상에 제공될 수 있다. 제 2 스페이서(168)는 데이터 라인(14) 및 전원 전극(17) 보다 두꺼울 수 있다. 제 2 스페이서(168)는 제 1 스페이서(224)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 2 스페이서(168)는 실리콘 산화물(SiO2)을 포함할 수 있다. 대안으로, 제 2 스페이서(168)는 실리콘 질화물(SiNx), 실리콘질화산화물(SiOXNY), 알루미늄 산화물(Al2O3), 탄소함유 실리콘산화막(SiOC, or SiOCH), 및 실록산폴리머를 포함할 수 있다.The second spacer 168 may be provided on the second substrate 162 between the data line 14 and the power electrode 17 . A second spacer 168 may be provided on a portion of the data line 14 . The second spacer 168 may be thicker than the data line 14 and the power electrode 17 . The second spacer 168 may include the same material as that of the first spacer 224 . For example, the second spacer 168 may include silicon oxide (SiO 2 ). Alternatively, the second spacer 168 may include silicon nitride (SiN x ), silicon nitride oxide (SiO X N Y ), aluminum oxide (Al 2 O 3 ), a carbon-containing silicon oxide film (SiOC, or SiOCH), and a siloxane polymer. can include

제 2 중부 전극(178)은 제 2 스페이서(168) 상에 제공될 수 있다. 제 2 중부 전극(178)은 제 1 중부 전극(232)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 2 중부 전극(178)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속, 또는 Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.The second middle electrode 178 may be provided on the second spacer 168 . The second middle electrode 178 may include the same material as that of the first middle electrode 232 . For example, the second middle electrode 178 may include metal oxides of indium tin oxide, indium zinc oxide, and aluminum zinc oxide, molybdenum (Mo), and aluminum (Al). ), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au), platinum (Pt), nickel (Ni), and silver (Ag) It may include a metal or a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO.

제 2 하부 채널 층(170)은 데이터 라인(14) 및 제 2 중부 전극(178) 사이에 연결될 수 있다. 제 2 하부 채널 층(170)은 제 2 스페이서(168)의 일측 측벽, 데이터 라인(14), 및 제 2 중부 전극(178) 상에 제공될 수 있다. 제 2 하부 채널 층(170)은 제 1 하부 채널 층(226)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 2 하부 채널 층(170)은 비정질 실리콘 (a-Si), 저온 다결정 실리콘 (LTPS; Low Temperature Poly-silicon), 또는 n형 산화물 반도체를 포함할 수 있다. n형 산화물 반도체는 인듐 갈륨 아연 산화물 (IGZO), 인듐 주석 아연 산화물 (ITZO), 인듐 아연 산화물 (IZO), 인듐 산화물 (InOx), 아연 주석 산화물 (ZTO), 인듐 갈륨 주석 산화물 (IGTO), 인듐 갈륨 아연 주석 산화물(IGZTO)을 포함할 수 있다. 제 2 하부 채널 층(170)은 스퍼터링 (sputtering), 플라즈마 화학 기상 증착 (PECVD), 또는 원자층 증착법 (ALD)에 의해 형성될 수 있다. The second lower channel layer 170 may be connected between the data line 14 and the second middle electrode 178 . The second lower channel layer 170 may be provided on one sidewall of the second spacer 168 , the data line 14 , and the second middle electrode 178 . The second lower channel layer 170 may include the same material as that of the first lower channel layer 226 . For example, the second lower channel layer 170 may include amorphous silicon (a-Si), low temperature poly-silicon (LTPS), or an n-type oxide semiconductor. The n-type oxide semiconductor is indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), indium zinc oxide (IZO), indium oxide (InOx), zinc tin oxide (ZTO), indium gallium tin oxide (IGTO), indium gallium zinc tin oxide (IGZTO). The second lower channel layer 170 may be formed by sputtering, plasma enhanced chemical vapor deposition (PECVD), or atomic layer deposition (ALD).

제 2 하부 게이트 절연 층(172)은 데이터 라인(14), 제 2 하부 채널 층(170), 제 2 중부 전극(178), 전원 전극(17), 및 제 2 기판(162) 상에 제공될 수 있다. 제 2 하부 게이트 절연 층(172)은 제 1 하부 게이트 절연 층(228)의 재질과 동일한 재질을 포함할 수 있다. 제 2 하부 게이트 절연 층(172)은 실리콘 산화물 (SiO2), 실리콘 질화물 (SiNx), 실리콘질화산화물(SiOXNY), 알루미늄 산화물 (Al2O3), 하프늄 산화물 (HfOx), 및 지르코늄 산화물 (ZrOx)을 포함할 수 있다. 제 2 하부 게이트 절연 층(172)은 플라즈마 화학 기상 증착 (PECVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다.The second lower gate insulating layer 172 may be provided on the data line 14, the second lower channel layer 170, the second middle electrode 178, the power supply electrode 17, and the second substrate 162. can The second lower gate insulating layer 172 may include the same material as that of the first lower gate insulating layer 228 . The second lower gate insulating layer 172 may include silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon nitride oxide (SiO X N Y ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO x ), and zirconium oxide (ZrO x ). The second lower gate insulating layer 172 may be formed by plasma enhanced chemical vapor deposition (PECVD) or atomic layer deposition (ALD).

스캔 라인(12)은 제 2 하부 채널 층(170)의 제 2 하부 게이트 절연 층(172) 상에 제공될 수 있다. 스캔 라인(12)은 제 2 스페이서(168)의 일측 측벽 상부에 제공될 수 있다. 스캔 라인(12)은 수직적 관점에서 제 2 하부 채널 층(170) 보다 길 수 있다. 제 2 하부 채널 층(170), 제 2 하부 게이트 절연 층(172), 및 스캔 라인(12)은 탑 게이트 트랜지스터 또는 n형 박막트랜지스터로서 기능할 수 있다. 즉, 제 2 하부 채널 층(170), 제 2 하부 게이트 절연 층(172), 및 스캔 라인(12)은 도 9의 선택 트랜지스터(ST)일 수 있다.The scan line 12 may be provided on the second lower gate insulating layer 172 of the second lower channel layer 170 . The scan line 12 may be provided on an upper portion of one side wall of the second spacer 168 . The scan line 12 may be longer than the second lower channel layer 170 from a vertical point of view. The second lower channel layer 170 , the second lower gate insulating layer 172 , and the scan line 12 may function as a top gate transistor or an n-type thin film transistor. That is, the second lower channel layer 170 , the second lower gate insulating layer 172 , and the scan line 12 may be the selection transistor ST of FIG. 9 .

구동 게이트 전극(180)은 제 2 스페이서(168) 타측 측벽의 제 2 하부 게이트 절연 층(172) 상에 제공될 수 있다. 구동 게이트 전극(180)은 제 2 하부 게이트 절연 층(172)을 관통하여 제 2 중부 전극(178)에 연결될 수 있다. 구동 게이트 전극(180)은 수직적 관점에서 제 2 상부 채널 층(18) 보다 길 수 있다. 스캔 라인(12) 및 구동 게이트 전극(180)은 공통 게이트 전극(234)의 재질과 동일한 재질을 포함할 수 있다. 스캔 라인(12) 및 구동 게이트 전극(180)의 각각은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.The driving gate electrode 180 may be provided on the second lower gate insulating layer 172 on the other sidewall of the second spacer 168 . The driving gate electrode 180 may pass through the second lower gate insulating layer 172 and be connected to the second middle electrode 178 . The driving gate electrode 180 may be longer than the second upper channel layer 18 in a vertical view. The scan line 12 and the driving gate electrode 180 may include the same material as that of the common gate electrode 234 . Each of the scan line 12 and the driving gate electrode 180 includes a metal oxide of indium tin oxide, indium zinc oxide, and aluminum zinc oxide, or molybdenum ( Mo), aluminum (Al), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au), platinum (Pt), nickel (Ni), and a metal of silver (Ag), or may include a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO.

제 2 상부 게이트 절연 층(182)은 스캔 라인(12), 구동 게이트 전극(180), 및 제 2 하부 게이트 절연 층(172) 상에 제공될 수 있다. 제 2 상부 게이트 절연 층(182)은 제 2 하부 게이트 절연 층(172)의 재질과 동일한 재질을 포함할 수 있다. 제 2 상부 게이트 절연 층(182)은 실리콘 산화물 (SiO2), 실리콘 질화물 (SiNx), 실리콘질화산화물(SiOXNY), 알루미늄 산화물 (Al2O3), 하프늄 산화물 (HfOx), 및 지르코늄 산화물 (ZrOx)을 포함할 수 있다. 제 2 상부 게이트 절연 층(182)은 플라즈마 화학 기상 증착 (PECVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다.The second upper gate insulating layer 182 may be provided on the scan line 12 , the driving gate electrode 180 , and the second lower gate insulating layer 172 . The second upper gate insulating layer 182 may include the same material as that of the second lower gate insulating layer 172 . The second upper gate insulating layer 182 includes silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon nitride oxide (SiO X N Y ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO x ), and zirconium oxide (ZrO x ). The second upper gate insulating layer 182 may be formed by plasma enhanced chemical vapor deposition (PECVD) or atomic layer deposition (ALD).

제 2 상부 채널 층(184)은 제 2 상부 게이트 절연 층(182)의 일측 측벽 상에 제공될 수 있다. 제 2 상부 채널 층(184)은 구동 게이트 전극(180)과 제 2 상부 전극(186) 사이에 제공될 수 있다. 제 2 상부 채널 층(184)은 제 2 콘택 전극(176)과 구동 게이트 전극(180) 사이에 제공될 수 있다. 제 2 상부 채널 층(184)은 구동 게이트 전극(180)의 길이보다 짧은 길이를 가질 수 있다. 제 2 상부 채널 층(184)는 제 1 상부 채널 층(238)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 2 상부 채널 층(184)는 p형 산화물 반도체를 포함할 수 있다. P형 산화물 반도체는 구리 산화물 (CuO) 및 주석 산화물 (SnO)을 포함할 수 있다. 구동 게이트 전극(180), 제 2 상부 게이트 절연 층(182), 및 제 2 상부 채널 층(184)은 바텀 게이트 트랜지스터 또는 p형 트랜지스터로서 기능할 수 있다. 즉, 구동 게이트 전극(180), 제 2 상부 게이트 절연 층(182), 및 제 2 상부 채널 층(184)은 도 9의 구동 트랜지스터(DT)일 수 있다. The second upper channel layer 184 may be provided on one sidewall of the second upper gate insulating layer 182 . The second upper channel layer 184 may be provided between the driving gate electrode 180 and the second upper electrode 186 . The second upper channel layer 184 may be provided between the second contact electrode 176 and the driving gate electrode 180 . The second upper channel layer 184 may have a length shorter than that of the driving gate electrode 180 . The second upper channel layer 184 may include the same material as that of the first upper channel layer 238 . For example, the second upper channel layer 184 may include a p-type oxide semiconductor. The P-type oxide semiconductor may include copper oxide (CuO) and tin oxide (SnO). The driving gate electrode 180 , the second upper gate insulating layer 182 , and the second upper channel layer 184 may function as a bottom gate transistor or a p-type transistor. That is, the driving gate electrode 180 , the second upper gate insulating layer 182 , and the second upper channel layer 184 may be the driving transistor DT of FIG. 9 .

제 2 상부 전극(186)은 제 2 중부 전극(178), 제 2 상부 채널 층(184) 및 제 2 상부 게이트 절연 층(182)의 일부 상에 제공될 수 있다. 제 2 상부 전극(186)은 제 2 상부 채널 층(184)을 애노드(190)에 연결시킬 수 있다. 제 2 상부 전극(186)은 제 1 상부 전극(240)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 2 상부 전극(186)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.The second upper electrode 186 may be provided on portions of the second middle electrode 178 , the second upper channel layer 184 , and the second upper gate insulating layer 182 . The second upper electrode 186 may connect the second upper channel layer 184 to the anode 190 . The second upper electrode 186 may include the same material as that of the first upper electrode 240 . For example, the second upper electrode 186 includes metal oxides such as indium tin oxide, indium zinc oxide, and aluminum zinc oxide, or molybdenum (Mo), Aluminum (Al), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au), platinum (Pt), nickel (Ni), and silver ( Ag) or a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO.

제 2 콘택 전극(176)은 전원 전극(17) 상부에 제공될 수 있다. 제 2 콘택 전극(176)은 제 2 하부 게이트 절연 층(172) 및 제 2 상부 게이트 절연 층(182)을 관통하여 전원 전극(17)에 연결될 수 있다. 제 2 콘택 전극(176)은 제 2 상부 채널 층(184)의 일부 상에 제공될 수 있다. 제 2 콘택 전극(176)은 제 2 상부 채널 층(184)을 전원 전극(17)에 연결할 수 있다. 제 2 콘택 전극(176)은 제 1 콘택 전극(230)의 재질과 동일한 재질을 포함할 수 있다. 제 2 콘택 전극(176)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.The second contact electrode 176 may be provided on the power electrode 17 . The second contact electrode 176 may pass through the second lower gate insulating layer 172 and the second upper gate insulating layer 182 and be connected to the power electrode 17 . The second contact electrode 176 may be provided on a portion of the second upper channel layer 184 . The second contact electrode 176 may connect the second upper channel layer 184 to the power electrode 17 . The second contact electrode 176 may include the same material as that of the first contact electrode 230 . The second contact electrode 176 includes metal oxides such as indium tin oxide, indium zinc oxide, and aluminum zinc oxide, or may include molybdenum (Mo) or aluminum (Al). , the metals of titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au), platinum (Pt), nickel (Ni), and silver (Ag) or a multilayer structure of Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO.

제 1 층간 절연 층(188)은 제 2 콘택 전극(176), 제 2 상부 전극(186), 제 2 상부 채널 층(184) 상에 제공될 수 있다. 제 1 층간 절연 층(188)은 평탄한 상부 면을 가질 수 있다. 제 1 층간 절연 층(188)은 실리콘 산화물 또는 폴리머를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다.The first interlayer insulating layer 188 may be provided on the second contact electrode 176 , the second upper electrode 186 , and the second upper channel layer 184 . The first interlayer insulating layer 188 may have a flat upper surface. The first interlayer insulating layer 188 may include silicon oxide or a polymer, but the present invention is not limited thereto.

애노드(190)는 제 2 상부 전극(186) 및 제 1 층간 절연 층(188) 상에 제공될 수 있다. 애노드(190)는 제 1 층간 절연 층(188)을 관통하여 제 2 상부 전극(186)에 연결될 수 있다. 애노드(190)는 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다. 제 2 층간 절연 층(196)은 애노드(190)의 양측 가장자리 및 제 1 층간 절연 층(188) 상에 제공될 수 있다. 제 2 층간 절연 층(196)은 애노드(190)의 중심을 부분적으로 노출할 수 있다. 제 2 층간 절연 층(196)은 실리콘 산화물 또는 폴리머를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. 제 2 층간 절연 층(196)은 발광 층(192)이 픽셀간에 간섭하지 않도록 구분해 줄 수 있다. The anode 190 may be provided on the second upper electrode 186 and the first interlayer insulating layer 188 . The anode 190 may pass through the first interlayer insulating layer 188 and be connected to the second upper electrode 186 . The anode 190 includes metal oxides of indium tin oxide, indium zinc oxide, and aluminum zinc oxide, or molybdenum (Mo), aluminum (Al), titanium ( Ti), titanium nitride (TiN), tungsten (W), tungsten titanium (TiW), copper (Cu), gold (Au), platinum (Pt), nickel (Ni), and silver (Ag) , Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, and AZO-Ag-AZO. The second interlayer insulating layer 196 may be provided on both edges of the anode 190 and the first interlayer insulating layer 188 . The second interlayer insulating layer 196 may partially expose the center of the anode 190 . The second interlayer insulating layer 196 may include silicon oxide or polymer, but the present invention is not limited thereto. The second interlayer insulating layer 196 may separate the light emitting layer 192 from interfering with pixels.

발광 층(192)은 애노드(190)의 중심 및 제 2 층간 절연 층(196)의 일부 상에 제공될 수 있다. 발광 층(192)은 유기 고분자를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. 발광 층(192)은 전원 전극(17)에 제공되는 전원(power)를 이용하여 발광할 수 있다. The light emitting layer 192 may be provided on the center of the anode 190 and a portion of the second interlayer insulating layer 196 . The light emitting layer 192 may include an organic polymer, but the present invention is not limited thereto. The light emitting layer 192 may emit light using power provided to the power electrode 17 .

캐소드(194)는 발광 층(192) 상에 제공될 수 있다. 캐소드(194)는 투명 전극을 포함할 수 있다. 예를 들어, 캐소드(194)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. A cathode 194 may be provided on the light emitting layer 192 . Cathode 194 may include a transparent electrode. For example, the cathode 194 may include metal oxides of indium tin oxide, indium zinc oxide, and aluminum zinc oxide, but the present invention is not limited thereto. don't

제 2 보호 층(198)은 캐소드(194) 및 제 2 층간 절연 층(196) 상에 제공될 수 있다. 제 2 보호 층(198)은 투명 유기물을 포함할 수 있다. 제 2 보호 층(198)은 실리콘 산화물을 포함할 수 있다. 대안으로, 제 2 보호 층(198)은 실리콘 질화물 또는 폴리머를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. The second protective layer 198 may be provided on the cathode 194 and the second interlayer insulating layer 196 . The second protective layer 198 may include a transparent organic material. The second protective layer 198 may include silicon oxide. Alternatively, the second protective layer 198 may include silicon nitride or a polymer, although the present invention is not limited thereto.

도 11은 도 8의 구동 트랜지스터들(DT)의 제 2 상부 채널 층들(184) 및 제 2 상부 전극(186)의 일 예를 보여준다. FIG. 11 shows an example of the second upper channel layers 184 and the second upper electrode 186 of the driving transistors DT of FIG. 8 .

도 11을 참조하면, 제 2 상부 채널 층들(184) 및 제 2 상부 전극(186)은 구동 트랜지스터들(DT)의 개수에 비례하여 제 2 스페이서(168)의 측벽을 따라 연결될 수 있다. 구동 트랜지스터들(DT)의 유효 채널길이는 상기 구동 트랜지스터들(DT)의 개수에 비례하여 증가할 수 있다.Referring to FIG. 11 , the second upper channel layers 184 and the second upper electrode 186 may be connected along sidewalls of the second spacer 168 in proportion to the number of driving transistors DT. An effective channel length of the driving transistors DT may increase in proportion to the number of the driving transistors DT.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, those skilled in the art can implement the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

Claims (20)

기판의 일측 상의 하부 전극;
상기 하부 전극의 일부 및 상기 기판의 타측 상의 스페이서;
상기 스페이서 상의 중부 전극;
상기 스페이서의 측벽, 상기 중부 전극, 및 상기 하부 전극의 일부 상의 하부 채널 층;
상기 하부 채널 층 상의 하부 게이트 절연 층;
상기 하부 채널 층에 대응되는 상기 게이트 절연 층 상의 공통 게이트 전극;
상기 공통 게이트 전극 상의 상부 게이트 절연 층;
상기 스페이서 및 상기 중부 전극의 상기 상부 게이트 절연 층 상의 상부 전극;
상기 상부 전극에 연결되고, 상기 상부 게이트 절연 층의 측벽 상에 배치된 상부 채널 층; 및
상기 상부 채널 층의 일부에 연결되고, 상기 공통 게이트 전극 외곽의 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 하부 전극에 연결되는 콘택 전극을 포함하는 반도체 소자.
a lower electrode on one side of the substrate;
a spacer on a portion of the lower electrode and the other side of the substrate;
a central electrode on the spacer;
a lower channel layer on a sidewall of the spacer, the middle electrode, and a portion of the lower electrode;
a lower gate insulating layer on the lower channel layer;
a common gate electrode on the gate insulating layer corresponding to the lower channel layer;
an upper gate insulating layer on the common gate electrode;
an upper electrode on the upper gate insulating layer of the spacer and the middle electrode;
an upper channel layer connected to the upper electrode and disposed on a sidewall of the upper gate insulating layer; and
a contact electrode connected to a portion of the upper channel layer and connected to the lower electrode by penetrating the lower gate insulating layer and the upper gate insulating layer outside the common gate electrode.
 제 1 항에 있어서,
상기 하부 채널 층, 상기 하부 게이트 절연 층, 및 상기 공통 게이트 전극은 n형 박막 트랜지스터인 반도체 소자.
According to claim 1,
The lower channel layer, the lower gate insulating layer, and the common gate electrode are n-type thin film transistors.
 제 1 항에 있어서,
상기 상부 채널 층, 상기 상부 게이트 절연 층, 및 상기 공통 게이트 전극은 p형 박막 트랜지스터인 반도체 소자.
According to claim 1,
The upper channel layer, the upper gate insulating layer, and the common gate electrode are p-type thin film transistors.
 제 1 항에 있어서,
상기 하부 게이트 절연 층은 상기 상부 게이트 절연 층보다 두꺼운 반도체 소자.
According to claim 1,
The lower gate insulating layer is thicker than the upper gate insulating layer.
 제 1 항에 있어서,
상기 중부 전극은 상기 하부 전극 및 상기 상부 전극의 두께와 다른 두께를 갖는 반도체 소자.
According to claim 1,
The middle electrode has a thickness different from that of the lower electrode and the upper electrode.
 제 5 항에 있어서,
상기 중부 전극은 상기 하부 전극 및 상기 상부 전극보다 두꺼운 포함하는 반도체 소자.
According to claim 5,
The middle electrode is thicker than the lower electrode and the upper electrode.
 제 1 항에 있어서,
상기 중부 전극과 상기 하부 게이트 절연막 사이에 제공되는 상부 스페이서; 및
상기 상부 스페이서와 상기 하부 게이트 절연막 사이의 추가 전극을 더 포함하는 반도체 소자.
According to claim 1,
an upper spacer provided between the middle electrode and the lower gate insulating layer; and
The semiconductor device further includes an additional electrode between the upper spacer and the lower gate insulating layer.
 제 1 항에 있어서,
상기 공통 게이트 전극은 상기 하부 채널 층 및 상기 상부 채널 층보다 넓은 반도체 소자.
According to claim 1,
The common gate electrode is wider than the lower channel layer and the upper channel layer.
 제 1 항에 있어서,
상기 스페이서의 측벽과 상기 하부 채널 층 사이의 하부 버퍼 스페이서; 및
상기 상부 채널 층의 측벽 상의 상부 버퍼 스페이서를 더 포함하는 반도체 소자.
According to claim 1,
a lower buffer spacer between a sidewall of the spacer and the lower channel layer; and
The semiconductor device further comprises an upper buffer spacer on a sidewall of the upper channel layer.
 제 1 항에 있어서,
상기 스페이서는 상기 하부 전극보다 두꺼운 반도체 소자.
According to claim 1,
The spacer is a semiconductor device thicker than the lower electrode.
 기판의 일측 상의 데이터 라인;
상기 기판의 타측 상의 전원 전극;
상기 데이터 라인 및 상기 전원 전극 사이의 상기 기판 상의 스페이서;
상기 스페이서 상의 중부 전극;
상기 스페이서의 일측 측벽을 따라 상기 중부 전극 및 상기 데이터 라인을 연결하는 하부 채널 층;
상기 하부 채널 층, 상기 중부 전극, 상기 데이터 라인, 및 상기 전원 전극 상의 하부 게이트 절연 층;
상기 스페이서의 일측 측벽의 상기 하부 게이트 절연 층 상의 스캔 라인;
상기 스페이서의 타측 측벽의 상기 하부 게이트 절연 층 상의 구동 게이트 전극;
상기 스캔 라인 및 상기 구동 게이트 전극 상의 상부 게이트 절연 층;
상기 스페이서의 상기 상부 게이트 절연 층 상의 상부 전극;
상기 상부 전극에 연결되고, 상기 스페이서의 타측 측벽의 상기 상부 게이트 절연 층 상에 배치되는 상부 채널 층;
상기 상부 채널 층에 연결되고, 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 전원 전극에 연결되는 콘택 전극;
상기 콘택 전극, 상기 상부 채널 층, 상기 상부 게이트 절연 층 상의 제 1 층간 절연 층;
상기 제 1 층간 절연 층 상에 제공되고, 상기 평탄 층을 관통하여 상기 상부 전극에 연결되는 애노드;
상기 애노드의 양측 가장자리 및 상기 제 1 층간 절연 층 상의 제 2 층간 절연 층;
상기 애노드 및 상기 제 2 층간 절연 층 상의 발광 층; 및
상기 발광 층 상의 캐소드를 포함하는 표시 패널.
data lines on one side of the substrate;
a power supply electrode on the other side of the substrate;
a spacer on the substrate between the data line and the power supply electrode;
a central electrode on the spacer;
a lower channel layer connecting the central electrode and the data line along one sidewall of the spacer;
a lower gate insulating layer on the lower channel layer, the middle electrode, the data line, and the power electrode;
a scan line on the lower gate insulating layer of one sidewall of the spacer;
a driving gate electrode on the lower gate insulating layer of the other sidewall of the spacer;
an upper gate insulating layer on the scan line and the driving gate electrode;
an upper electrode on the upper gate insulating layer of the spacer;
an upper channel layer connected to the upper electrode and disposed on the upper gate insulating layer on the other sidewall of the spacer;
a contact electrode connected to the upper channel layer and connected to the power supply electrode through the lower gate insulating layer and the upper gate insulating layer;
a first interlayer insulating layer on the contact electrode, the upper channel layer, and the upper gate insulating layer;
an anode provided on the first interlayer insulating layer and connected to the upper electrode through the planarization layer;
a second interlayer insulating layer on both edges of the anode and on the first interlayer insulating layer;
a light emitting layer on the anode and the second interlayer insulating layer; and
A display panel including a cathode on the light emitting layer.
 제 11 항에 있어서,
상기 스캔 라인은 상기 하부 채널 층의 길이보다 긴 길이를 갖는 표시 패널.
According to claim 11,
The display panel of claim 1 , wherein the scan line has a length longer than a length of the lower channel layer.
 제 11 항에 있어서,
상기 상부 채널 층은 상기 구동 게이트 전극의 길이 보다 짧은 길이를 갖는 표시 패널.
According to claim 11,
The upper channel layer has a length shorter than a length of the driving gate electrode.
 제 11 항에 있어서,
상기 구동 게이트 전극은 상기 하부 게이트 절연 층을 관통하여 상기 중부 전극에 연결되는 표시 패널.
According to claim 11,
The driving gate electrode passes through the lower gate insulating layer and is connected to the middle electrode.
 제 11 항에 있어서,
상기 캐소드 상의 보호 층을 더 포함하는 표시 패널.
According to claim 11,
The display panel further comprises a protective layer on the cathode.
 표시 패널; 및
상기 표시 패널 가장자리에 연결되어 상기 표시 패널을 제어하는 스캔 신호 및 데이터 신호를 제공하는 반도체 소자를 구비한 구동 회로를 포함하되,
상기 반도체 소자는:
제 1 기판의 일측 상의 하부 전극;
상기 하부 전극의 일부 및 상기 제 1 기판의 타측 상의 스페이서;
상기 스페이서 상의 중부 전극;
상기 스페이서의 측벽, 상기 중부 전극, 및 상기 하부 전극의 일부 상의 하부 채널 층;
상기 하부 채널 층 상의 하부 게이트 절연 층;
상기 하부 채널 층에 대응되는 상기 게이트 절연 층 상의 공통 게이트 전극;
상기 공통 게이트 전극 상의 상부 게이트 절연 층;
상기 스페이서 및 상기 중부 전극의 상기 상부 게이트 절연 층 상의 상부 전극;
상기 상부 전극에 연결되고, 상기 상부 게이트 절연 층의 측벽 상에 배치된 상부 채널 층; 및
상기 상부 채널 층의 일부에 연결되고, 상기 공통 게이트 전극 외곽의 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 하부 전극에 연결되는 콘택 전극을 포함하는 표시 장치.
display panel; and
a driving circuit connected to an edge of the display panel and having a semiconductor device providing a scan signal and a data signal for controlling the display panel;
The semiconductor device is:
a lower electrode on one side of the first substrate;
a spacer on a portion of the lower electrode and the other side of the first substrate;
a central electrode on the spacer;
a lower channel layer on a sidewall of the spacer, the middle electrode, and a portion of the lower electrode;
a lower gate insulating layer on the lower channel layer;
a common gate electrode on the gate insulating layer corresponding to the lower channel layer;
an upper gate insulating layer on the common gate electrode;
an upper electrode on the upper gate insulating layer of the spacer and the middle electrode;
an upper channel layer connected to the upper electrode and disposed on a sidewall of the upper gate insulating layer; and
and a contact electrode connected to a portion of the upper channel layer and connected to the lower electrode through the lower gate insulating layer and the upper gate insulating layer outside the common gate electrode.
 제 16 항에 있어서,
상기 반도체 소자는 인버터 회로를 포함하는 표시 장치.
17. The method of claim 16,
The semiconductor device includes an inverter circuit.
 제 16 항에 있어서,
상기 표시 패널은:
제 2 기판 상에 일 방향으로 연장하는 데이터 라인; 및
상기 데이터 라인에 교차하는 스캔 라인을 포함하되,
상기 반도체 소자는 상기 스캔 라인에 연결되는 표시 장치.
17. The method of claim 16,
The display panel is:
a data line extending in one direction on the second substrate; and
Including a scan line crossing the data line,
The semiconductor device is connected to the scan line.
 제 16 항에 있어서,
상기 구동 회로는:
상기 표시 패널의 일측 가장자리에 연결되는 스캔 구동 회로; 및
상기 스캔 구동 회로와 교차하여 배열되는 데이터 구동 회로를 포함하는 표시 장치.
17. The method of claim 16,
The driving circuit is:
a scan driving circuit connected to one edge of the display panel; and
A display device comprising a data driving circuit arranged to cross the scan driving circuit.
 제 19 항에 있어서,
상기 스캔 구동 회로는 상기 반도체 소자를 포함하는 표시 장치.According to claim 19,
The scan driving circuit includes the semiconductor device.
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Citations (4)

* Cited by examiner, † Cited by third party
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KR20170109114A (en) * 2016-03-17 2017-09-28 삼성디스플레이 주식회사 Thin film transistor substrate, organic light emitting display using the same, method for manufacturing thin film transistor substrate
KR20200057219A (en) * 2018-11-16 2020-05-26 엘지디스플레이 주식회사 Vertical structure transistor and electronic device
KR20200059016A (en) * 2018-11-20 2020-05-28 엘지디스플레이 주식회사 Vertical structure transistor and electronic device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017017208A (en) * 2015-07-02 2017-01-19 株式会社ジャパンディスプレイ Semiconductor device
KR20170109114A (en) * 2016-03-17 2017-09-28 삼성디스플레이 주식회사 Thin film transistor substrate, organic light emitting display using the same, method for manufacturing thin film transistor substrate
KR20200057219A (en) * 2018-11-16 2020-05-26 엘지디스플레이 주식회사 Vertical structure transistor and electronic device
KR20200059016A (en) * 2018-11-20 2020-05-28 엘지디스플레이 주식회사 Vertical structure transistor and electronic device

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