JP2010021170A - Semiconductor device, and method of manufacturing the same - Google Patents

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Mutsuko Hatano
Tetsushi Kawamura
Shinichi Saito
Hiroyuki Uchiyama
Hironori Wakana
博幸 内山
慎一 斎藤
哲史 河村
睦子 波多野
裕紀 若菜
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Hitachi Ltd
株式会社日立製作所
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which includes an oxide TFT (Thin Film Transistor) having a channel layer of not larger than approximately 10 nm and operates at high speed by reducing contact resistance between the channel layer and a source electrode or between the channel layer and a drain electrode in the oxide TFT. <P>SOLUTION: The oxide TFT is formed to be in a completely depleted state when OFF. Then a contact layer CTS is formed between the channel layer CHN and the source electrode ST, and a contact layer CTD is formed between the channel layer CHN and the drain electrode DT. Further, a ratio Cp/Cgi is smaller than 0.7, wherein Cgi is the gate insulating film capacitance between the gate electrode GT and the channel layer CHN, and Cp is the sum of parasitic capacitance between a structure other than the gate electrode GT and the channel layer CHN. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関し、特に、金属酸化物膜をチャネル層に用いる電界効果トランジスタを含む半導体装置に関する。 The present invention relates to a semiconductor device and, more particularly, to a semiconductor device including a field effect transistor using a metal oxide film on the channel layer.

薄膜トランジスタ(Thin Film Transistor : 以下、この明細書では単にTFTと称する場合がある)(電界効果トランジスタ)は、ガラスやプラスチックフィルムなどの基板上に形成することができ、エレクトロニクス技術において重要な役割を担うデバイスである。 TFT (Thin Film Transistor: hereinafter, in this specification simply referred to as TFT) (field effect transistor) may be formed on a substrate such as glass or plastic films, plays an important role in electronics technology it is a device. しかしながら、現在最も広く使われているアモルファスまたは多結晶シリコンTFTでは、サブスレッショルド係数が200mV/decade程度以上と大きくなる。 However, the amorphous or polycrystalline silicon TFT most widely used, the sub-threshold coefficient as large as not less than about 200 mV / decade. このため、TFTを使用して回路を形成した場合、通常の大規模集積回路(Large-Scale Integrated circuit :以下、この明細書では単にLSIと称する場合がある)のように1〜3V程度の低電圧で駆動することが難しいという問題がある。 Therefore, when forming a circuit using the TFT, conventional large-scale integrated circuits (Large-Scale Integrated circuit: hereinafter, this specification simply referred to as LSI) of about 1~3V as low there is a problem that it is difficult to drive in the voltage. また、TFTでは、オフ電流が大きいため、待機時消費電流を小さくすることが難しいという問題もある。 Further, the TFT, because the off current is large, there is a problem that it is difficult to reduce the quiescent current.

これらの問題を解決するには、TFTのオフ状態において完全空乏化状態を実現すればよいが、シリコンTFTでは作製プロセス上、完全空乏化状態を実現する構造を形成することが容易ではない。 To resolve these problems, it may be realized fully depleted state in the off state of the TFT, but a silicon TFT in the manufacturing process, it is not easy to form a structure for realizing the fully depleted state.

一方、金属酸化物膜をチャネル層に用いた酸化物TFTにおいては、例えば、特開2007−250987号公報(特許文献1)に示すように、ITO(Indium Tin Oxide)で形成したチャネル層の厚さを5〜15nmまで薄くすることで完全空乏型のオフ状態を実現する技術が開示されている。 On the other hand, in the oxide TFT using a metal oxide film on the channel layer, for example, as shown in JP-A-2007-250987 (Patent Document 1), the thickness of ITO (Indium Tin Oxide) in the formed channel layer technology to realize fully depleted in the off state by thinned to 5~15nm is disclosed is. 開示されている技術では、チャネル層中の全キャリア量をゲートで制御できるキャリア量よりも小さくし、かつ、チャネル層の厚さを最大空乏層幅よりも小さくしている。 In the technique disclosed, and smaller than the amount of carriers can be controlled all the carriers of the channel layer in the gate, and is smaller than the maximum depletion layer width the thickness of the channel layer. すなわち、素電荷量をq、前記チャネル層中のキャリア濃度をNc、前記チャネル層の厚さをd、ゲート絶縁膜を介してゲート電極により制御可能な最大電荷量をQg、チャネル層中の最大空乏層幅をWmaxとしたとき、次の条件式(1)、(2)を同時に満たしている。 That is, the maximum the elementary electric charge q, the carrier concentration of the channel layer Nc, the thickness of the channel layer d, the maximum amount of charge that can be controlled by the gate electrode through the gate insulating film Qg, the channel layer of the when the depletion layer width is Wmax, the following conditional expression (1) satisfies the same time (2).

q×Nc×d<Qg ・・・・・・(1) q × Nc × d <Qg ······ (1)
d<Wmax・・・・・・(2) d <Wmax ······ (2)
これにより、サブスレッショルド係数が100〜200mV/decadeで、かつ、オフ電流が小さいTFTを実現している。 Thus, in the subthreshold coefficient 100~200mV / decade, and realizes a TFT off-current is small.
特開2007−250987号公報 JP 2007-250987 JP

特許文献1では、ゲート電極をチャネル層よりも下層に形成するボトムゲート型TFTの構成が開示されており、このボトムゲート型TFTにおいて、ITOからなるチャネル層上にソース電極およびドレイン電極を直付けした構造が開示されている。 In Patent Document 1, the gate electrode than the channel layer is disclosed a configuration of a bottom gate type TFT forming the lower layer, in this bottom-gate type TFT, mounted directly to the source and drain electrodes to the channel layer made of ITO structure is disclosed. ところが、一般に異種材料間で良好な電気的コンタクトを取るためには、数〜10nm程度の接合界面層が必要である。 However, in order to generally take a good electrical contact between different materials, it is necessary bonding interface layer of about several up to 10 nm. したがって、特許文献1に開示された構造では、チャネル層の厚さを10nm程度以下にしているので、チャネル層とソース電極あるいはドレイン電極との境界に充分な接合界面層を形成することができず、ソース電極やドレイン電極のコンタクト抵抗が大きくなる。 Therefore, the disclosed in Patent Document 1 structure, since the thickness of the channel layer below about 10 nm, it is impossible to form a sufficient adhesive interface layer at the boundary between the channel layer and the source electrode or the drain electrode , the contact resistance of the source electrode and the drain electrode becomes larger. このため、TFTのオン電流が低下するという問題がある。 Thus, on-current of the TFT is lowered. すなわち、特許文献1に記載された技術によれば、高速動作する回路を形成することが難しいという問題がある。 That is, according to the technique described in Patent Document 1 has a problem that it is difficult to form a circuit operating at a high speed.

また、特許文献1に記載された技術では、従来のシリコンTFTに比べて小さいサブスレッショルド係数を実現しているが、通常のLSIで用いられる電界効果トランジスタ(Field Effect Transistor : 以下、この明細書では単にFETと称する場合がある)の80〜100mV/decadeというサブスレショルド係数に比べると大きく、LSI並みの低電圧駆動が難しいという問題がある。 In the technique described in Patent Document 1 realizes a small sub-threshold coefficient as compared to conventional silicon TFT but field effect used in conventional LSI transistor (Field Effect Transistor: hereinafter, in this specification simply larger than the sub-threshold coefficient of 80~100mV / decade when there is a) referred to as FET, there is a problem that low-voltage driving is difficult for LSI par.

本発明は、このような事情に基づいてなされたものであり、その目的は、次に示すようになっている。 The present invention has been made in view of such circumstances, an object thereof is as shown below.

本発明の目的は、チャネル層の厚さを10nm程度以下とした酸化物TFTにおいて、チャネル層とソース電極との間やチャネル層とドレイン電極との間のコンタクト抵抗を低減して高速で動作することができる半導体装置を提供することにある。 An object of the present invention, the oxide TFT of the thickness of the channel layer was less about 10 nm, operating at a high speed by reducing the contact resistance between the or between the channel layer and a drain electrode of the channel layer and the source electrode it is to provide a semiconductor device capable.

また、本発明の他の目的は、完全空乏型のTFTのサブスレッショルド係数を単結晶シリコンを使用したFETに匹敵する100mV/decade以下とすることにより、低電圧で駆動する半導体装置を提供することにある。 Another object of the present invention, by a 100 mV / decade or less comparable subthreshold coefficient of complete depletion type TFT in FET using monocrystal silicon, to provide a semiconductor device driven by a low voltage It is in.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.

代表的な実施の形態による半導体装置は、(a)導電材料からなるゲート電極と、(b)前記ゲート電極と対向するように配置され、かつ、金属酸化物を使用した半導体層からなるチャネル層と、(c)前記ゲート電極と前記チャネル層に挟まれたゲート絶縁膜と、(d)前記チャネル層と電気的に接続されるソース電極およびドレイン電極とを備える。 The semiconductor device according to a typical embodiment, (a) a conductive material composed of a gate electrode, disposed to face the (b) the gate electrode and the channel layer made of a semiconductor layer using a metal oxide comprising the, a gate insulating film sandwiched between the channel layer and (c) the gate electrode, a source electrode and a drain electrode connected (d) in the channel layer and electrically. このとき、前記チャネル層中の全キャリア量が前記ゲート電極で制御できるキャリア量よりも小さく、かつ、前記チャネル層の厚さが最大空乏層幅よりも小さい。 In this case, the total amount of carrier in the channel layer is less than amount of carriers can be controlled by the gate electrode, and the thickness of the channel layer is less than the maximum depletion layer width. そして、前記チャネル層と前記ソース電極の間に第1導電層が形成され、かつ、前記チャネル層と前記ドレイン電極の間に第2導電層が形成されていることを特徴とするものである。 Then, the first conductive layer is formed between the source electrode and the channel layer, and it is characterized in that the second conductive layer is formed between the drain electrode and the channel layer.

また、代表的な実施の形態による半導体装置の製造方法は、(a)基板上にゲート電極を形成する工程と、(b)前記ゲート電極を覆うように前記基板上にゲート絶縁膜を形成する工程と、(c)前記ゲート絶縁膜上にソース電極とドレイン電極とを離間領域を介して形成する工程とを備える。 A method of manufacturing a semiconductor device according to a typical embodiment, to form a step of forming a gate electrode, a gate insulating film on the substrate so as to cover the (b) the gate electrode on the (a) substrate and a step, and forming through the separation region and a source electrode and a drain electrode on the (c) the gate insulating film. そして、(d)前記ソース電極上に第1導電層を形成し、前記ドレイン電極上に第2導電層を形成する工程と、(e)前記第1導電層上、前記離間領域上および前記第2導電層上にわたって金属酸化物を使用した半導体層からなるチャネル層を形成する工程とを備える。 Then, (d) the forming a first conductive layer on the source electrode, and forming a second conductive layer on the drain electrode, (e) the first conductive layer, over the separation region and the second and forming a channel layer made of a semiconductor layer using a metal oxide over the second conductive layer. このとき、前記チャネル層中の全キャリア量が前記ゲート電極で制御できるキャリア量よりも小さく、かつ、前記チャネル層の厚さが最大空乏層幅よりも小さくなるように形成するものである。 In this case, the total amount of carrier in the channel layer is less than amount of carriers can be controlled by the gate electrode, and the thickness of the channel layer and forms to be smaller than the maximum depletion layer width.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in this application The following is a brief description of effects obtained by typical.

オフ電流が小さい完全空乏型のTFTにおいて、コンタクト抵抗の低減を図り、消費電力が小さく、かつ、高速で動作する半導体装置を提供することができる。 In the off-state current is less complete depletion TFT, and the work to reduce the contact resistance, power consumption is small and it is possible to provide a semiconductor device which operates at high speed.

また、完全空乏型のTFTのサブスレッショルド係数を100mV/decade以下とすることにより、低電圧で駆動する半導体装置を提供することができる。 Further, the sub-threshold coefficient of the complete depletion type TFT by a 100 mV / decade or less, it is possible to provide a semiconductor device driven by a low voltage.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 If necessary for convenience in the following embodiments will be explained, divided into plural sections or embodiments, unless otherwise specified, they are not mutually unrelated and one has relationships examples of part or all of, details, or a supplementary explanation.

また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 In the following embodiments, the number of elements (including number of pieces, values, amount, range, and the like), when limited to particular numbers of cases and principle than the specific etc. except, the invention is not limited to that specific number may be below the specific number or more.

さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, components (including element steps) unless otherwise such are considered to be the case principally apparent indispensable from explicit, it is not necessarily indispensable needless to say.

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。 Similarly, in the following embodiments, the shape of the components, when referring to a positional relationship or the like, greater than or less than not believed to be particularly if expressly and principle clearly dictates otherwise, substantially the It is intended to include those such as approximate and similar shapes and the like. このことは、上記数値および範囲についても同様である。 This also applies to the above values ​​and ranges.

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for explaining the embodiments, the same members are denoted by the same reference numerals as, the repetitive description thereof will be omitted. なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。 Incidentally, even in a plan view for clarity of the drawings the embodiments, hatching is.

(実施の形態1) (Embodiment 1)
図1は、本実施の形態1における半導体装置の構成を示す図である。 Figure 1 is a diagram showing a structure of a semiconductor device of the first embodiment. 半導体装置としていわゆるボトムゲート/ボトムコンタクト型酸化物TFTを挙げている。 It cited a so-called bottom gate / bottom contact-type oxide TFT as a semiconductor device. ここでいうボトムゲートとは、チャネル層よりも下層にゲート電極が形成されている構造のことであり、ボトムコンタクトとは、チャネル層よりも下層に本実施の形態1の特徴であるコンタクト層(導電層)が形成されている構造を示している。 The term bottom gate and refers to a structure in which the gate electrode in a lower layer than the channel layer is formed, the contact layer and the bottom-contact, which is a feature of the first embodiment in a lower layer than the channel layer ( conductive layer) shows the structure is formed.

本実施の形態1における半導体装置では、図1に示すように、基板SUB上にゲート電極GTが形成されている。 In the semiconductor device in the first embodiment, as shown in FIG. 1, the gate electrode GT is formed on the substrate SUB. そして、このゲート電極GTを覆う基板SUBの上面にゲート絶縁膜GIが形成されている。 Then, the gate insulating film GI is formed on the upper surface of the substrate SUB covering the gate electrode GT. また、ゲート絶縁膜GI上に少なくとも平面的にゲート電極GTを跨るようにしてソース電極STおよびドレイン電極DTが形成されている。 The source electrode ST and the drain electrode DT and extended over at least planarly gate electrode GT is formed on the gate insulating film GI. すなわち、ソース電極STおよびドレイン電極DTは、一定距離離間した領域である離間領域を隔てて配置されている。 That is, the source electrode ST and the drain electrode DT are arranged at a separation region is constant distance apart regions.

ソース電極STの上にはソース側のコンタクト層(第1導電層)CTSが金属酸化物よりなる半導体層によって形成されており、ドレイン電極DTの上にはドレイン側のコンタクト層(第2導電層)CTDが金属酸化物よりなる半導体層によって形成されている。 Source electrode contact layer on the source side on the ST (first conductive layer) CTS is formed by a semiconductor layer made of a metal oxide, a contact layer on the drain side on the drain electrode DT (second conductive layer ) CTD is formed by a semiconductor layer made of a metal oxide. そして、少なくともゲート電極GTおよび両コンタクト層CTS、CTDを跨るようにしてチャネル層CHNが形成されている。 Then, at least the gate electrode GT and the both contact layers CTS, the channel layer CHN and extended over the CTD is formed. このように本実施の形態1の特徴は、チャネル層CHNとソース電極STあるいはドレイン電極DTと直接接続するのではなく、チャネル層CHNとソース電極STの間にコンタクト層CTSを形成し、チャネル層CHNとドレイン領域DTとの間にコンタクト層CTDを形成している点にある。 Such features of the first embodiment, the instead of connecting channel layer CHN and the source electrode ST or directly to the drain electrode DT, and a contact layer CTS between the channel layer CHN and the source electrode ST, the channel layer It lies in forming the contact layer CTD between the CHN and drain region DT. これにより、チャネル層CHNを薄く形成しても、チャネル層とソース電極あるいはドレイン電極との境界に充分な接合界面層を形成することができる。 Thus, even when forming a thin channel layer CHN, it is possible to form a sufficient bonding interface layer at the boundary between the channel layer and the source electrode or the drain electrode. つまり、ソース電極STは充分な厚さのコンタクト層CTSを介してチャネル層CHNと接続されるので、チャネル層CHNが充分に薄くなっても、コンタクト層CTSとソース電極STとの境界で充分な厚さの接合界面層を形成することができるのである。 That is, since it is connected to the channel layer CHN through the contact layer CTS source electrode ST is thick enough, even the channel layer CHN becomes sufficiently thin, sufficiently at the boundary between the contact layer CTS and the source electrode ST it is possible to form the thickness of the bonding interface layer. 同様に、ドレイン電極DTは充分な厚さのコンタクト層CTDを介してチャネル層CHNと接続されるので、チャネル層CHNが充分に薄くなっても、コンタクト層CTDとドレイン電極DTとの境界で充分な厚さの接合界面層を形成することができる。 Similarly, since it is connected to the channel layer CHN through the contact layer CTD of the drain electrode DT is thick enough, even the channel layer CHN becomes sufficiently thin, sufficiently at the boundary between the contact layer CTD and the drain electrode DT it is possible to form a bonding interface layer, such thickness. したがって、ソース電極STとチャネル層CHNとの間のコンタクト抵抗や、ドレイン電極DTとチャネル層CHNとの間のコンタクト抵抗を小さくすることができる。 Therefore, it is possible to reduce contact resistance and between the source electrode ST and the channel layer CHN, the contact resistance between the drain electrode DT and the channel layer CHN. このため、TFTのオン抵抗を低減することができ、オン電流の向上を図ることができる。 Therefore, it is possible to reduce the on-resistance of the TFT, it is possible to improve the on-current.

このとき、コンタクト層CTS、CTDが厚すぎると厚さ方向に寄生抵抗が生じるため、その厚さはチャネル層CHNの厚さとの合計が100nm以下となるように形成するのが望ましい。 In this case, the contact layer CTS, since the CTD is a parasitic resistance in the thickness direction is too thick occurs, its thickness is to form such that the sum of the thickness of the channel layer CHN is 100nm or less. また、コンタクト層CTS、CTDが薄すぎると充分な厚さの接合界面層を形成できず、コンタクト抵抗低減の効果が十分に得られないため、その厚さはチャネル層CHNの厚さとの合計が10nm以上となるように形成するのが望ましい。 The contact layer CTS, CTD can not form a bonding interface layer of sufficient thickness is too thin, the effect of reducing contact resistance is not sufficiently obtained, the sum of the thickness of the thickness of the channel layer CHN It is preferably formed so as to be 10nm or more.

また、ソース電極ST・ドレイン電極DT−コンタクト層CTS・CTD−チャネル層CHNの順に接続が形成されるよう、両コンタクト層CTS、CTDは、ソース電極STとドレイン電極DTとの間隔の内側にも形成されている。 Moreover, such a connection in the order of the source electrode ST · drain electrode DT- contact layer CTS · CTD-channel layer CHN is formed, both the contact layer CTS, CTD is also on the inside of the distance between the source electrode ST and the drain electrode DT It is formed. すなわち、ソース電極STの離間領域側の端部を覆いながらソース電極ST上にコンタクト層CTSが形成され、かつ、ドレイン電極DTの離間領域側の端部を覆いながらドレイン電極DT上にコンタクト層CTDが形成されている。 That is, the contact layer CTS on the source electrode ST while covering the end of the separation region side of the source electrode ST is formed, and a contact layer on the drain electrode DT while covering the end of the separation region side of the drain electrode DT CTD There has been formed. これにより、ソース電極STの離間領域側の端部やドレイン電極DTの離間領域側の端部においても、ソース電極ST・ドレイン電極DT−コンタクト層CTS・CTD−チャネル層CHNの順に接続を形成することができ、コンタクト層CTS、CTDによる充分な接合界面層を形成することができる。 Thus, even at the end of the separation region side end portion and the drain electrode DT of the separation region side of the source electrode ST, to form a sequentially connected to the source electrode ST · drain electrode DT- contact layer CTS · CTD-channel layer CHN it can, contact layer CTS, it is possible to form a sufficient bonding interface layer by CTD.

また、チャネル層CHNを成膜する際の被覆性を良好にするため、ソース電極ST、ドレイン電極DT、および両コンタクト層CTS、CTDはテーパ状に形成されている。 Further, in order to improve the coverage in forming the channel layer CHN, the source electrode ST, the drain electrode DT, and both contact layers CTS, CTD is tapered. つまり、ソース電極STの離間領域側の端部およびドレイン電極DTの離間領域側の端部は、先端部に行くにつれて高さが低くなるテーパ形状をしている。 That is, the end of the separation region side of the end and the drain electrode DT of the separation region side of the source electrode ST is height has a tapered decreases as goes to the tip. 同様に、コンタクト層CTSの離間領域側の端部およびコンタクト層CTDの離間領域側の端部は、先端部にいくにつれて高さが低くなるテーパ形状をしている。 Similarly, the end of the separation region side of the end and the contact layer CTD spaced region side of the contact layer CTS in height has a tapered lower as going to the tip. このように構成することにより、コンタクト層CTS、CTD上に形成されるチャネル層CHNの被覆性を向上することができる。 With this configuration, the contact layer CTS, it is possible to improve the coverage of the channel layer CHN formed on CTD.

続いて、チャネル層CHNの上には絶縁膜からなる保護膜PROが形成されており、保護膜PRO上に配線WIRが形成されている。 Subsequently, on the channel layer CHN is formed a protective film PRO made of an insulating film, wiring WIR on the protective film PRO is formed. この配線WIRとソース電極ST、ドレイン電極DTとの間の接続は、保護膜PROを貫通するプラグ(第1プラグ、第2プラグ)で行なわれている。 The wire WIR and the source electrode ST, the connection between the drain electrode DT are performed by a plug that penetrates the protective film PRO (first plug, the second plug). このプラグは、チャネル層CHNおよびはコンタクト層CTS、CTDが形成されていない領域のソース電極STあるいはドレイン電極DTに接続されている。 The plug has a channel layer CHN and is connected to the source electrode ST and the drain electrode DT of the area not formed contact layer CTS, CTD is. これは、保護膜PROにコンタクトホールを形成する際にサイドエッチングによりチャネル層CHNあるいはコンタクト層CTS、CTDが削られないようにするためである。 This channel layer CHN or contact layer CTS by side etching when forming the contact hole in the protective film PRO, it is so that CTD is not cut. つまり、チャネル層およびコンタクト層CTS、CTDは、エッチングされやすい金属酸化物から形成されているので、プラグをチャネル層CHNおよびはコンタクト層CTS、CTDが形成されている領域のソース電極STあるいはドレイン電極DTに接続すると、コンタクトホールを形成するエッチングの際、コンタクトホールの側壁からのサイドエッチングにより、チャネル層CHNおよびコンタクト層CTS、CTDが除去されてしまうのである。 That is, the channel layer and the contact layer CTS, CTD is because it is formed from the etched susceptible metal oxide, a source electrode ST and the drain electrode region channel layer CHN and is a plug contact layer CTS, CTD is formed When connected to DT, in the etching for forming the contact hole, the side etching from the side wall of the contact hole is the channel layer CHN, and the contact layer CTS, CTD from being removed. このことから、配線WIRとソース電極STあるいはドレイン電極DTとを接続するプラグは、チャネル層やコンタクト層CTS、CTDが形成されていない領域で行なっている。 Therefore, the plug connecting the wirings WIR and the source electrode ST and the drain electrode DT, the channel layer and the contact layer CTS, is performed in a region not CTD is formed.

基板SUBは、例えば、ガラス、石英、プラスチックフィルム、金属フィルムなどからなり、必要に応じてゲート電極GTが形成される側の表面に絶縁膜のコーティングがなされている。 Substrate SUB may be, for example, glass, quartz, plastic films, such as a metal film, optionally on the surface of the side where the gate electrode GT is formed have been made coating the insulating film. ゲート電極GT、ソース電極ST、ドレイン電極DT、配線WIRは、たとえば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはITOなどの金属酸化物導電膜、窒化チタン(TiN)などの金属窒化物導電膜、その他の導電性金属化合物膜、高濃度にドーピングされた半導体、あるいはこれらの積層膜によって形成されている。 Gate electrodes GT, the source electrode ST, the drain electrode DT, wire WIR, for example, molybdenum, chromium, tungsten, aluminum, copper, titanium, nickel, tantalum, silver, zinc or other metal single layer, their alloy films , a laminate film thereof, or a metal oxide conductive film such as ITO,, metal nitride Monoshirube film such as titanium nitride (TiN), other conductive metal compound film, the semiconductor heavily doped or a laminated film, It is formed by. ゲート電極GT、ソース電極ST、ドレイン電極DT、配線WIRは、同一の材料から形成されても良いし、異なる材料から形成されても良い。 Gate electrodes GT, the source electrode ST, the drain electrode DT, wire WIR may be formed of the same material, or may be formed of different materials. 絶縁膜GIは、たとえば、SiO 、SiN、Al 、あるいはその他の絶縁膜によって形成されている。 Insulating film GI, for example, it is formed by SiO 2, SiN, Al 2 O 3, or other insulating film. チャネル層CHNやコンタクト層CTS、CTDは、たとえば、ZnO、InGaZnO、InZnO、GaZnO、InGaO、ZnSnO、ITOあるいは導電性を示すその他の金属酸化物によって形成されている。 Channel layer CHN and contact layer CTS, CTD, for example, ZnO, InGaZnO, InZnO, GaZnO, InGaO, ZnSnO, is formed by other metal oxides having ITO or conductive. チャネル層CHNとコンタクト層CTS、CTDは、同一の材料から形成してもよいし、異なる材料から形成してもよい。 Channel layer CHN and the contact layer CTS, CTD may be formed of the same material, or may be formed of different materials.

チャネル層CHNのキャリア濃度Ncおよび厚さdはTFTのオフ状態において完全空乏化状態を実現できるように形成されている。 Carrier concentration Nc and the thickness of the channel layer CHN d is formed so that it can realize a fully depleted state in the off state of the TFT. すなわち、チャネル層中の全キャリア量はゲート電極で制御できるキャリア量よりも小さく、かつ、チャネル層の厚さは最大空乏層幅よりも小さく形成されている。 That is, all carriers of the channel layer is less than amount of carriers can be controlled by the gate electrode, and the thickness of the channel layer is formed smaller than the maximum depletion layer width. 上述の2つの条件は、素電荷量をq、前記チャネル層中のキャリア濃度をNc、前記チャネル層の厚さをd、ゲート絶縁膜を介してゲート電極により制御可能な最大電荷量をQg、チャネル層中の最大空乏層幅をWmax、真空の誘電率をε 、チャネル層を構成する材料の比誘電率をε 、フェルミポテンシャルと真性ポテンシャルの差をφ としたとき、次の2つの条件式(3)、(4)で表される。 Two conditions described above, the elementary electric charge q, the carrier concentration of the channel layer Nc, the thickness of the channel layer d, the maximum amount of charge that can be controlled by the gate electrode through the gate insulating film Qg, Wmax the maximum depletion layer width of the channel layer, 0 the dielectric constant of vacuum epsilon, the dielectric constant of the material constituting the channel layer epsilon r, when the difference between the Fermi potential and the intrinsic potential and phi b, the following 2 One of the conditional expression (3) is expressed by (4).

q×Nc×d<Qg ・・・・・・(3) q × Nc × d <Qg ······ (3)
∴Nc<Qg/(qd) ∴Nc <Qg / (qd)
d<Wmax={(4ε ε φ )/(qNc)} 1/2・・・(4) d <Wmax = {(4ε 0 ε r φ b) / (qNc)} 1/2 ··· (4)
∴Nc<(4ε ε φ )/(qd ∴Nc <(4ε 0 ε r φ b) / (qd 2)
図2は、条件式(3)を説明するための図である。 Figure 2 is a diagram for explaining the conditional expression (3). 図2には、ゲート電極とこのゲート電極上に形成されたゲート絶縁膜とゲート絶縁膜上に形成されたチャネル層(半導体層)が図示されている。 2, the gate electrode and the channel layer formed on the formed on the gate electrode a gate insulating film and the gate insulating film (semiconductor layer) is shown. TFTのオフ時にはチャネル層は全領域において空乏層領域となっており、オフ状態から徐々にゲート電極に印加する電圧を大きくしていくと、空乏層領域が減少して導電領域が現れてくる。 Channel layer when off TFT has become a depletion region in the entire region and gradually increasing the voltage to be gradually applied to the gate electrode from the off state, the conductive region depletion region is reduced is emerge. チャネル層を形成する半導体膜のキャリア(電子)濃度をNc、チャネル層の幅をd、素電荷をqとすると、チャネル層中に存在する全キャリア量(全電荷)は、q×Nc×dとなる。 When the carrier (electron) concentration of the semiconductor film forming the channel layer Nc, the width of the channel layer d, the elementary charge and q, the total amount of carrier present in the channel layer (total charge) is, q × Nc × d to become. このチャネル層に存在する全キャリア量がゲート電極で制御できるキャリア量Qgよりも小さくなるという条件が条件式(3)である。 Provided that the total amount of carriers existing in the channel layer is smaller than the carrier, Qg can be controlled by the gate electrode is represented by the conditional expression (3). すなわち、条件式(3)は、ゲート電極によって、チャネル層に存在する全キャリアを制御できることを条件としているものである。 That is, the conditional expression (3) is by the gate electrode, in which is a condition that can control all carriers present in the channel layer. このとき、ゲート電極で制御できるキャリア量Qgは、ゲート絶縁膜容量をCgi、ゲート電極に印加されるゲート電圧の最大値をVgmaxとすると、Qg=Cgi×Vgmaxで表される。 In this case, the carrier, Qg can be controlled by the gate electrode, the gate insulating film capacitance Cgi, the maximum value of the gate voltage applied to the gate electrode and Vgmax, represented by Qg = Cgi × Vgmax. これは、ゲート絶縁膜容量に蓄積できる電荷量を示しており、この電荷量よりもチャネル層に存在する全キャリア量が少なければ、ゲート電極で制御することができることを意味している。 This indicates the amount of charge that can be accumulated in the gate insulating film capacitance, the less is the total amount of carriers existing in the channel layer than the charge amount, which means that can be controlled by the gate electrode.

続いて、図3は、条件式(4)を説明するための図である。 Subsequently, FIG. 3 is a diagram for explaining the conditional expression (4). 図3には、ゲート絶縁膜と接触するチャネル層を形成する半導体層内のバンド構造を示している。 Figure 3 shows the band structure of the semiconductor layer forming a channel layer in contact with the gate insulating film. 図3に示すように、半導体層の表面から一定領域までバンドが曲がっていることがわかる。 As shown in FIG. 3, it can be seen that the curved band from the surface of the semiconductor layer to a certain region. このバンドが曲がっている領域が空乏層を示しており、図3に示す半導体層の表面からWまでの幅が空乏層幅となっている。 It indicates the depletion layer region in which the band is bent, the width of the surface of the semiconductor layer shown in FIG. 3 to W is in the depletion layer width. バンドの曲がりはゲート電極を構成する材料の仕事関数やゲート電極に印加される電圧の影響を受ける。 Band bending is affected by the voltage applied to the work function and the gate electrode of the material constituting the gate electrode. 条件式(4)は、この空乏層幅の最大値Wmaxよりも半導体層に形成されるチャネル層の厚さが薄いことを条件としたものである。 Condition (4), it is obtained by the condition of thickness of the channel layer formed in the semiconductor layer than the maximum value Wmax of the depletion layer width is thin.

図4は条件式(3)および条件式(4)をグラフとして図示したものである。 Figure 4 is an illustration of conditional expression (3) and the conditional expression (4) as a graph. 図4において、縦軸はキャリア濃度Ncを示しており、横軸はチャネル層の厚さdを示している。 4, the vertical axis represents the carrier concentration Nc, the horizontal axis represents the thickness d of the channel layer. 図4に示すように、条件式(3)を示す曲線と条件式(4)を示す曲線の両方の下部領域が両方の条件を満たす範囲である。 As shown in FIG. 4, a range satisfying the lower region of both of both curves showing the curve and condition expressed by conditional expression (3) (4). この範囲を図4では斜線領域で示している。 In Figure 4 this range is shown by the shaded region. すなわち、図4に示す斜線領域に含まれる条件に設定すれば、条件式(3)と条件式(4)を満たすこととなり、TFTのオフ状態において、完全空乏化状態を実現することができる。 That is, by setting the conditions included in the hatched region shown in FIG. 4, it becomes possible to satisfy the conditional equation (3) the conditional expression (4), in the off state of the TFT, it is possible to realize a fully depleted state. このようにTFTのオフ状態において、完全空乏化状態を実現することにより、TFTのオフ時のリーク電流を低減することができるのである。 In the off state of the thus TFT, by realizing fully depleted state, it is possible to reduce the leakage current when off of the TFT.

次に、図5は酸化物TFTのチャネル層CHNが周囲の構造物との間に形成する静電容量を示す図である。 Next, FIG. 5 is a diagram showing an electrostatic capacity channel layer CHN oxide TFT is formed between the surrounding structure. 本実施の形態1における酸化物TFTは、ゲート電極GTとチャネル層CHNとの間のゲート絶縁膜容量をCgi、ゲート電極GT以外の構造物とチャネル層CHNとの間の寄生容量の総和をCp(C +C +C +C +C +・・・=ΣC =Σ(ε /t ))としたとき、Cgiに対するCpの割合を示すCp/Cgiが0.7よりも小さくなるように形成されている。 Oxide TFT in the first embodiment, Cgi gate insulating film capacitance between the gate electrode GT and the channel layer CHN, the sum of the parasitic capacitance between the structure and the channel layer CHN other than the gate electrode GT Cp (C 1 + C 2 + C 3 + C 4 + C 5 + ··· = ΣC n = Σ (ε n / t n)) and the time is smaller than the Cp / Cgi 0.7 indicating the ratio of Cp for Cgi It is formed so as to. ここで、ε は誘電率を示しており、t は容量の厚さを示している。 Here, epsilon n denotes a dielectric constant, t n denotes the thickness of the capacitor.

本実施の形態1では、Cgiに対するCpの割合を示すCp/Cgiが0.7よりも小さくなるように形成されているが、その理由を以下に説明する。 In the first embodiment, Cp / Cgi indicating a ratio of Cp is formed to be smaller than 0.7 for Cgi, to the following reason. FETのサブスレッショルド係数Sは次の(5)式で表される。 Subthreshold coefficient S of the FET is expressed by the following equation (5).

S=ln10×(1+Cs/Cgi)×kT/q ・・・・・・(5) S = ln10 × (1 + Cs / Cgi) × kT / q ······ (5)
ここで、kはボルツマン定数、Tは絶対温度である。 Here, k is Boltzmann's constant, T is the absolute temperature. Csは完全空乏化状態においてはチャネル層CHN中の空乏層容量CchとCpの直列和であり、(6)式で表される。 Cs is the series sum of the depletion layer capacitance Cch and Cp in the channel layer CHN in fully depleted state, represented by the equation (6).

Cs=Cch×Cp/(Cch+Cp) ・・・・・・(6) Cs = Cch × Cp / (Cch + Cp) ······ (6)
チャネル層CHNが薄く、保護膜PROが誘電率の小さい絶縁膜で比較的厚く形成されている本実施の形態1における酸化物TFTの構造の場合、Cp<<Cchであるため、(7)式の関係が成立する。 Channel layer CHN is thin, since the protective film PRO is the case of the structure of the oxide TFT of the first embodiment being relatively thick with a small insulating film having a dielectric constant, a Cp << Cch, (7) equation relationship is established of.

Cs≒Cp ・・・・・・(7) Cs ≒ Cp ······ (7)
そのため、本実施の形態1における構造において、(5)式は、(8)式のように書き換えることができる。 Therefore, in the structure in the first embodiment, (5) can be rewritten as equation (8).

S=ln10×(1+Cp/Cgi)×kT/q ・・・・・・(8) S = ln10 × (1 + Cp / Cgi) × kT / q ······ (8)
図6は、(8)式にしたがって計算したCp/Cgiとサブスレッショルド係数Sの関係を示す図である。 Figure 6 is a diagram showing the calculated relationship Cp / Cgi and subthreshold swing S in accordance with equation (8). Cp/Cgiが0.7より小さくなるとサブスレショルド係数Sが100mV/decadeよりも小さくなり、一般的な単結晶シリコンFETに匹敵するようになる。 Cp / Cgi If is less than 0.7 subthreshold coefficient S is smaller than 100 mV / decade, becomes comparable to the general monocrystalline silicon FET. そのため、本発明の酸化物TFTは、Cp/Cgiが0.7よりも小さくなるように形成されている。 Therefore, oxide TFT of the present invention, Cp / Cgi is formed to be smaller than 0.7.

具体的に、Cgiに対するCpの割合を示すCp/Cgiが0.7よりも小さくなるように形成するには、寄生容量の総和であるCpをできるだけ小さくすればよいことがわかる。 Specifically, the Cp / Cgi indicating a ratio of Cp is formed to be smaller than 0.7 for Cgi it is understood that it is sufficient as small as possible sum is Cp the parasitic capacitance. Cgiに対するCpの割合を示すCp/CgiはΣ(ε /t )/(ε gi /t gi )と表すことができる。 Cp / Cgi showing the ratio of Cp for Cgi can be expressed as Σ (ε n / t n) / (ε gi / t gi). このことから、寄生容量の総和を小さくするためには、主に保護膜PROなどの誘電率から構成されるε を小さくすればよく、保護膜PROなどの絶縁材料をできるだけ低誘電率の膜から形成することで実現できる。 Therefore, in order to reduce the sum of the parasitic capacitance is mainly protective film PRO may be reduced epsilon n consists dielectric constant such as, the protective film as possible low dielectric constant film an insulating material such as PRO It can be realized by forming a. さらに、寄生容量の厚さであるt を厚くすることによってもCpを小さくすることができるので、保護膜PROなどの絶縁材料の厚さを厚くすることで、Cpを小さくすることができる。 Furthermore, since it is possible to reduce the Cp by thickening the t n is the thickness of the parasitic capacitance, by increasing the thickness of the insulating material such as a protective film PRO, it is possible to reduce the Cp. その上、保護膜PRO上に形成される配線WIRがチャネル層CHNの上方に存在すると寄生容量が増大するので、チャネル層CHNと平面的に重なる上方に配線WIRを配置しないように配線レイアウトを工夫することにより、寄生容量の総和Cpを小さくすることができる。 Moreover, since the wiring WIR formed on the protective film PRO parasitic capacitance to be present above the channel layer CHN increases, devising the wiring layout so as not to place the wire WIR upwardly overlapping the channel layer CHN planarly by, it is possible to reduce the total Cp the parasitic capacitance.

以上述べた手段により、本実施の形態1における酸化物TFTにおいて、Cgiに対するCpの割合を示すCp/Cgiが0.7よりも小さくなるように形成することができる。 Thus mentioned means, in the oxide TFT of the first embodiment, Cp / Cgi showing the ratio of Cp for Cgi can be formed to be smaller than 0.7. この結果、本実施の形態1における酸化物TFTでは、サブスレショルド係数が100mV/decadeよりも小さくなり、低電圧で駆動する酸化物TFTを実現することができる。 As a result, the oxide TFT of the first embodiment, sub-threshold coefficient is smaller than 100 mV / decade, it is possible to realize the oxide TFT for driving at a low voltage.

本実施の形態1における酸化物TFTは上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。 Oxide TFT according to the first embodiment is configured as described above, it will now be described with reference to the drawings a method for manufacturing the same.

まず、図7に示すように、通常の半導体プロセスで用いられるスパッタリング法やCVD(Chemical Vapor Deposition)法などの成膜技術、フォトリソグラフィとエッチングによるパターニング技術を用いて、基板SUB上にゲート電極GT、ゲート絶縁膜GI、ソース電極ST、ドレイン電極DTを形成する。 First, as shown in FIG. 7, a film formation technique such as a sputtering method is used in a normal semiconductor process and a CVD (Chemical Vapor Deposition) method, a patterning technology by photolithography and etching, the gate electrode GT on the substrate SUB forms the gate insulating film GI, the source electrode ST, the drain electrode DT. ソース側・ドレイン側の両コンタクト層CTS、CTDを成膜する際の被覆性を良好にするため、ソース電極ST、ドレイン電極DTはテーパ状で形成する。 Both the contact layer CTS on the source side and drain side, in order to improve the coverage in forming the CTD, the source electrode ST, the drain electrode DT is formed in a tapered shape.

次に、図8に示すように、スパッタリング法、CVD法、塗布法などによりチャネル層と同一の材料からなる酸化物半導体層を成膜し、フォトリソグラフィとエッチングによりソース電極ST、ドレイン電極DT上にソース側・ドレイン側の両コンタクト層CTS、CTDをパターニングする。 Next, as shown in FIG. 8, a sputtering method, CVD method, and forming the oxide semiconductor layer made of the same and the channel layer of the material by a coating method or the like, the source electrode ST, the drain electrode DT by photolithography and etching both the contact layer on the source side and drain side CTS, patterning the CTD. このとき、コンタクト層CTSはソース電極STの一部領域上に形成され、コンタクト層CTDはドレイン電極DTの一部領域上に形成される。 In this case, the contact layer CTS is formed on a portion of the source electrode ST region, the contact layer CTD is formed on a partial area of ​​the drain electrode DT.

ソース電極ST・ドレイン電極DT−コンタクト層CTS、CTD−チャネル層の順に接続が形成されるように両コンタクト層CTS、CTDは、ソース電極STとドレイン電極DTとの間隔の内側(離間領域)にも形成されるようパターニングする。 The source electrode ST · drain electrode DT- contact layer CTS, CTD-both contact layer CTS as connected in order of the channel layer is formed, CTD is inside (separation region) of the distance between the source electrode ST and the drain electrode DT It is patterned so that is also formed. また、チャネル層を成膜する際の被覆性を良好にするため、両コンタクト層CTS、CTDはテーパ状に形成する。 Further, in order to improve the coverage in forming a channel layer, the contacts layer CTS, CTD is tapered.

続いて、図9に示すように、スパッタリング法、CVD法、塗布法などにより、数nm〜十数nm厚の酸化物半導体層を成膜し、フォトリソグラフィとエッチングによるパターニングでチャネル層CHNを形成する。 Subsequently, as shown in FIG. 9, a sputtering method, CVD method, or coating method, and forming the oxide semiconductor layer having nm~ dozen nm thickness, forming a channel layer CHN patterning by photolithography and etching to.

その後、図10に示すように、スパッタリング法、CVD法、塗布法などにより、チャネル層CHNの上に絶縁膜からなる保護膜PROを成膜する。 Thereafter, as shown in FIG. 10, a sputtering method, CVD method, or coating method, forming a protective film PRO that on the channel layer CHN made of an insulating film. その後、フォトリソグラフィとエッチングによりソース電極ST、ドレイン電極DTへのコンタクトホールを形成する。 Thereafter, a source electrode ST, the contact hole in the drain electrode DT by photolithography and etching. サイドエッチングによりチャネル層CHNあるいはコンタクト層CTS、CTDが削られないようにするため、コンタクトホールはチャネル層CHNおよび両コンタクト層CTS、CTDが形成されていない領域に形成する。 Side etching by the channel layer CHN or contact layer CTS, so that CTD is not cut, a contact hole is formed in a region where the channel layer CHN and both contact layers CTS, CTD is not formed.

次に、図11に示すように、スパッタリング法、CVD法、塗布法などにより導電体膜を成膜し、フォトリソグラフィとエッチングによるパターニングでプラグおよび配線WIRを形成する。 Next, as shown in FIG. 11, a sputtering method, CVD method, and forming a conductive film by a coating method or the like, to form a plug and wire WIR with patterning by photolithography and etching.

以上の工程により、本実施の形態1における半導体装置を製造することが可能であるが、本発明の趣旨を逸脱しない範囲において、必要に応じて工程の追加や削除、変更を行なうこともありうる。 Through the above steps, it is possible to manufacture the semiconductor device in the first embodiment, without departing from the scope of the present invention, addition or deletion of steps as necessary, there may be making changes . たとえば、図12に示すようにチャネル層CHNと保護膜PROの間に第2の保護膜PRO2を形成しても良い。 For example, it may be formed a second protective film PRO2 between the channel layer CHN and the protective film PRO as shown in FIG. 12. この場合、上述の工程(図9参照)において、数nm〜十数nm厚の酸化物半導体層を成膜した後、スパッタリング法、CVD法、塗布法などにより、チャネル層CHNの上に絶縁膜からなる保護膜PRO2を成膜する。 In this case, in the above process (see FIG. 9), after forming an oxide semiconductor layer having nm~ dozen nm thickness, sputtering method, CVD method, or coating method, the insulating film on the channel layer CHN forming a protective film PRO2 made of. その後、フォトリソグラフィとエッチングによるパターニングで保護膜PRO2とチャネル層CHNを一括で加工する。 Then processed in batch protective film PRO2 and the channel layer CHN patterning by photolithography and etching. このとき、チャネル層CHNは保護膜PRO2で覆われているので、エッチング後のレジスト除去工程におけるチャネル層CHNのダメージを低減することができる。 In this case, the channel layer CHN is are covered with a protective film PRO2, it is possible to reduce damage of the channel layer CHN in the resist removal step after the etching.

図13は、キャリア濃度Nc≒10 19 cm -3 、厚さd=5nmで構成するInGaZnOを用いて作製した酸化物TFTにおいて、20nm厚のコンタクト層CTS、CTDがない場合とある場合でのオン抵抗を比較した図である。 13 is turned on when there is a carrier concentration Nc ≒ 10 19 cm -3, in the oxide TFT manufactured by using the InGaZnO constituted by thickness d = 5 nm, 20 nm thick contact layer CTS, and if there is no CTD resistance is a graph comparing the. 図13に示すように、コンタクト層CTS、CTDを形成することでオン抵抗を1/3近くまで低減することができる。 As shown in FIG. 13, the contact layer CTS, the on-resistance by forming a CTD 1/3 can be reduced to near. これにより酸化物TFTを使用した回路の高速化を図ることができる。 Thus it is possible to increase the speed of circuit using an oxide TFT.

図14は、ゲート絶縁膜GIに15nm厚の二酸化珪素SiO を用い、チャネル層CHNにキャリア濃度Nc≒10 19 cm -3 、厚さd=5nmのInGaZnOを用いて作製したTFTのId−Vg特性を示す。 14, using the gate insulating film GI 15 nm of silicon dioxide SiO 2 having a thickness in the channel layer CHN the carrier density Nc ≒ 10 19 cm -3, the fabricated using the InGaZnO thickness d = 5nm TFT Id-Vg It shows the characteristics. このとき、図14において、縦軸はドレイン電流Idを示しており、横軸はゲート電圧Vgを示している。 At this time, in FIG. 14, the vertical axis represents the drain current Id, the horizontal axis represents the gate voltage Vg. 図14からわかるように、酸化物TFTを完全空乏化状態とすることによりオフ電流は検出下限以下であり、サブスレッショルド係数Sは通常の単結晶シリコンFETをよりも小さい63mV/decadeである。 As it can be seen from FIG. 14, the off current by the oxide TFT with fully depleted state is below the detection limit, the sub-threshold coefficient S is usually a small 63 mV / decade even more monocrystalline silicon FET. これにより、回路の低消費電力化および低電圧化を図ることができる。 Thus, it is possible to reduce power consumption and the low voltage of the circuit.

なお、本実施の形態1ではボトムゲート/ボトムコンタクト型の酸化物TFTを例に挙げて説明したが、図15に示すようなトップゲート/ボトムコンタクト型の酸化物TFTとしても同様の効果を得ることができる。 Although in the first embodiment the bottom gate / bottom contact-type oxide TFT of has been described as an example, the same effect as top gate / bottom contact-type oxide TFT, such as shown in FIG. 15 be able to. ここでいうトップゲートとは、チャネル層CHNよりも上層にゲート電極GTが形成されている構造を意味し、ボトムコンタクトとは、チャネル層CHNよりも下層にコンタクト層CTS、CTDが形成されている構造を意味している。 The top gate here means a structure in which the gate electrode GT in an upper layer than the channel layer CHN is formed, the bottom contact, the contact layer CTS, CTD is formed below the channel layer CHN it means the structure.

以上、本実施の形態1における酸化物TFTに関して説明をしたが、その内容は本発明の趣旨を逸脱しない範囲において、他の実施の形態においても有効である。 Above, although the description with respect to the oxide TFT of the first embodiment, the contents without departing from the scope of the present invention is also effective in other embodiments.

(実施の形態2) (Embodiment 2)
図16は、本実施の形態2における半導体装置の構成を示す図である。 Figure 16 is a diagram showing a structure of a semiconductor device in the second embodiment. 本実施の形態2では、半導体装置としていわゆるボトムゲート/トップコンタクト型の酸化物TFTを挙げている。 In the second embodiment, it is cited a so-called bottom gate / top contact-type oxide TFT as a semiconductor device. ここでいうボトムゲートとは、チャネル層CHNの下層にゲート電極GTが形成された構造を意味し、トップコンタクトとは、チャネル層CHNの上層にコンタクト層CTS、CTDが形成されている構造を意味している。 The bottom-gate here, refers to the gate electrode GT in the lower layer of the channel layer CHN is formed structure, the top contact, means a structure in the upper layer of the channel layer CHN contact layer CTS, CTD is formed doing.

図16に示すように、基板SUB上にゲート電極GTが形成されている。 As shown in FIG. 16, the gate electrode GT is formed on the substrate SUB. そして、この基板SUBの上面にゲート電極GTを覆うようにゲート絶縁膜GIが形成されている。 Then, the gate insulating film GI is formed to cover the gate electrode GT on the upper surface of the substrate SUB. さらに、ゲート絶縁膜GI上に少なくともゲート電極GTを跨るようにして金属酸化物によってチャネル層CHNが形成されている。 Further, the channel layer CHN is formed by a metal oxide so as to span at least the gate electrode GT is formed on the gate insulating film GI. また、チャネル層CHN上に少なくともゲート電極GTを跨るようにしてソース側のコンタクト層CTS、ドレイン側のコンタクト層CTDが金属酸化物によって形成されている。 Further, at least so as to extend over the gate electrode GT of the source-side contact layer CTS, the drain side of the contact layer CTD is formed by a metal oxide on the channel layer CHN. ソース側のコンタクト層CTSの上にはソース電極ST、ドレイン側のコンタクト層CTDの上にはドレイン電極DTが形成されている。 The source electrode ST is on the source side of the contact layer CTS, the drain electrode DT is formed on the drain side of the contact layer CTD. これらの構造上には絶縁膜からなる保護膜PROが形成されており、保護膜PROに開けられたコンタクトホールを通じて、プラグとその上の配線WIRが形成されている。 The on these structures are formed protective film PRO made of an insulating film, through a contact hole formed in the protective film PRO, plug and wiring WIR thereon is formed. プラグによって配線WIRとソース電極ST、配線WIRとドレイン電極DTとの間が電気的に接続されている。 Wiring the plug WIR and the source electrode ST, between the wiring WIR and the drain electrode DT are electrically connected.

チャネル層CHNのキャリア濃度Ncおよび厚さdは、前記実施の形態1と同様に酸化物TFTのオフ状態において完全空乏化状態を実現できるように形成されている。 Carrier concentration Nc and the thickness of the channel layer CHN d is formed so as to be able to realize a fully depleted state in the off state similarly oxide TFT of the first embodiment. すなわち、チャネル層中の全キャリア量はゲートで制御できるキャリア量よりも小さく、かつ、チャネル層の厚さは最大空乏層幅よりも小さく形成されている。 That is, all carriers of the channel layer is less than amount of carriers can be controlled by the gate, and the thickness of the channel layer is formed smaller than the maximum depletion layer width.

両コンタクト層CTS、CTDが厚すぎると厚さ方向に寄生抵抗が生じるため、前記実施の形態1と同様に、その厚さはチャネル層CHNの厚さとの合計が100nm以下となるように形成するのが望ましい。 Since both the contact layer CTS, parasitic resistance in the thickness direction when the CTD is too thick occurs, similarly to the first embodiment, its thickness is formed such that the sum of the thickness of the channel layer CHN is 100nm or less It is desirable. 一方、両コンタクト層CTS、CTDが薄すぎると充分な厚さの接合界面層を形成できず、コンタクト抵抗の低減効果が充分に得られないため、その厚さはチャネル層CHNの厚さとの合計が10nm以上となるように形成するのが望ましい。 On the other hand, both the contact layer CTS, CTD can not form a bonding interface layer of sufficient thickness is too thin, since the effect of reducing the contact resistance can not be obtained sufficiently, the sum of the thickness of the thickness of the channel layer CHN There is preferably formed so that the above 10 nm.

本実施の形態2における酸化物TFTにおいても、ゲート電極GTとチャネル層CHNとの間のゲート絶縁膜容量をCgi、ゲート電極GT以外の構造物とチャネル層CHNとの間の寄生容量の総和をCpとしたとき、Cgiに対するCpの割合Cp/Cgiが0.7よりも小さくなるように形成されている。 Also in the oxide TFT according to the second embodiment, the gate insulating film capacitance between the gate electrode GT and the channel layer CHN Cgi, the sum of the parasitic capacitance between the structure and the channel layer CHN other than the gate electrode GT when the Cp, ratio Cp / Cgi of Cp is formed to be smaller than 0.7 for Cgi.

本実施の形態2における酸化物TFTは上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。 Oxide TFT according to the second embodiment is configured as described above, it will now be described with reference to the drawings a method for manufacturing the same.

まず、図17に示すように、通常の半導体プロセスで用いられるスパッタリング法やCVD法などの成膜技術、フォトリソグラフィとエッチングによるパターニング技術を用いて、基板SUB上にゲート電極GT、ゲート絶縁膜GI、チャネル層CHNを形成する。 First, as shown in FIG. 17, a film formation technique such as a sputtering method or a CVD method generally used for the semiconductor process, a patterning technology by photolithography and etching, the gate electrode GT on the substrate SUB, the gate insulating film GI , to form the channel layer CHN.

次に、図18に示すように、フォトレジストPRを塗布し、少なくともゲート電極GT上にソース電極、ドレイン電極を分離する領域を残してフォトレジストPRを開口する。 Next, as shown in FIG. 18, a photoresist is coated PR, to open the photoresist PR leaving a region separating the source electrode, the drain electrode on at least the gate electrode GT. その後、スパッタリング法、CVD法、塗布法などにより、フォトレジストPRを開口した領域にチャネル層CHNと同一の材料からなる酸化物半導体層(コンタクト層CTS、CTDとなる層)を形成する。 Then, a sputtering method, CVD method, or coating method to form an oxide made of the same material as the channel layer CHN in a region having an open photoresist PR semiconductor layer (contact layer CTS, the CTD layer). そして、さらにその上に導電体膜(ソース電極STやドレイン電極DTとなる膜)を成膜する。 Then, further forming the conductive film (the source electrode ST and the drain electrode DT and the film) thereon.

続いて、図19に示すように、フォトレジストPRを除去して、ソース側のコンタクト層CTS、ドレイン側のコンタクト層CTD、ソース電極ST、ドレイン電極DTをパターニングする(リフトオフ法)。 Subsequently, as shown in FIG. 19, by removing the photoresist PR, the source side of the contact layer CTS, the drain side of the contact layer CTD, the source electrode ST, patterning the drain electrode DT (liftoff method).

その後、図20に示すように、スパッタリング法、CVD法、塗布法などにより、チャネル層CHN上に絶縁膜からなる保護膜PROを成膜する。 Thereafter, as shown in FIG. 20, a sputtering method, CVD method, or coating method, forming a protective film PRO that on the channel layer CHN made of an insulating film. そして、フォトリソグラフィとエッチングによりソース電極ST、ドレイン電極DTへ到達するコンタクトホールを形成する。 Then, a contact hole reaching by photolithography and etching the source electrode ST, the drain electrode DT.

次に、図21に示すように、スパッタリング法、CVD法、塗布法などにより導電体膜を成膜し、フォトリソグラフィとエッチングによるパターニングで、プラグおよび配線WIRを形成する。 Next, as shown in FIG. 21, a sputtering method, CVD method, and forming a conductive film by a coating method or the like, in patterning by photolithography and etching to form a plug and wire WIR.

以上の工程により、本実施の形態2における半導体装置を製造することが可能であるが、本発明の趣旨を逸脱しない範囲において、必要に応じて工程の追加や削除、変更を行なうこともありうる。 Through the above steps, it is possible to manufacture the semiconductor device of the second embodiment, without departing from the scope of the present invention, addition or deletion of steps as necessary, there may be making changes .

本実施の形態2の構成はトップコンタクト型であるため、前記実施の形態1のボトムコンタクト型の構造には適していない材料をソース電極ST、ドレイン電極DTに用いることができる。 Configuration of the second embodiment can be used for a top-contact, the structural material is not suitable for the bottom contact type of the first embodiment the source electrode ST, the drain electrode DT. すなわち、酸化されやすい金属材料でボトムコンタクト型の構造を形成すると、ソース電極ST、ドレイン電極DTを形成してから両コンタクト層CTS、CTDを形成するまでの間(図7と図8の間)にソース電極STとドレイン電極DTの表面に自然酸化膜が形成され、コンタクト抵抗が増大してしまう。 That is, when forming a structure of bottom-contact with the metal material easily oxidized, until forming the source electrode ST, the contacts layer CTS after forming the drain electrode DT, the CTD (between 7 and 8) a natural oxide film on the surface of the source electrode ST and the drain electrode DT is formed, the contact resistance is increased. これに対し、本実施の形態2のように、トップコンタクト型の構造では同じ金属材料を用いてもコンタクト抵抗が増大してしまう心配がない。 In contrast, as in the present embodiment 2, the structure of a top contact type no worry that the contact resistance is increased even with the same metal material. つまり、図18に示すように、コンタクト層CTS、CTDを形成した後に、ソース電極STおよびドレイン電極DTを形成するので、ソース電極STとソース側のコンタクト層CTSの界面およびドレイン電極DTとドレイン側のコンタクト層CTDの界面が酸化されることを抑制できる。 That is, as shown in FIG. 18, the contact layer CTS, after forming the CTD, so to form the source electrode ST and the drain electrode DT, surfactants and the drain electrode DT and the drain side of the contact layer CTS source electrode ST and the source-side interface of the contact layer CTD can be prevented from being oxidized.

本実施の形態2における酸化物TFTの構成でも、前記実施の形態1と同様に、TFTのオフ電流およびサブスレッショルド係数Sの低減を図ることができるとともに、酸化物TFTのオン電流の向上を図ることができる。 Be constituted of an oxide TFT according to the second embodiment, similarly to the first embodiment, reduction it is possible to off-current and subthreshold swing S of TFT, improve the on-current of the oxide TFT be able to. これにより、本実施の形態2における酸化物TFTを使用する回路の低消費電力化、低電圧化および高速化を図ることができる。 This makes it possible to reduce the power consumption of the circuit using an oxide TFT according to the second embodiment, the low voltage and high speed achieved.

なお、図16ではボトムゲート/トップコンタクト型の酸化物TFTを例に挙げて説明したが、図22に示すようなトップゲート/トップコンタクト型の酸化物TFTとしても同様の効果を得ることができる。 Although described as an example of an oxide TFT of FIG. 16 in the bottom gate / top contact type, it is possible to obtain the same effect as a top gate / top contact-type oxide TFT, such as shown in FIG. 22 . ここでいうトップゲートとは、チャネル層CHNの上層にゲート電極GTが形成されている構造を意味し、トップコンタクトとは、チャネル層CHNの上層にコンタクト層CTS、CTDが形成されている構造を意味する。 The top gate here means a structure in which the upper layer of the channel layer CHN gate electrode GT is formed, the top contact, the contact layer CTS in the upper layer of the channel layer CHN, the structure CTD is formed means.

(実施の形態3) (Embodiment 3)
図23は、本実施の形態3における半導体装置の構成を示す図である。 Figure 23 is a diagram showing a structure of a semiconductor device according to the third embodiment. 半導体装置としていわゆるボトムゲート/ボトムコンタクト型の酸化物TFTを挙げている。 It cited a so-called bottom gate / bottom contact-type oxide TFT as a semiconductor device. 前記実施の形態1の構造と異なる点は、配線WIRとソース電極STや配線WIRとドレイン電極DTとの間の電気的な接続のために形成されるプラグがコンタクト層CTS、CTDを貫通している点である。 Said structure differs from Embodiment 1, the plug is formed for electrical connection between the wiring WIR and the source electrode ST and wire WIR and the drain electrode DT penetrates the contact layer CTS, the CTD is the point you are. ただし、本実施の形態3では、サイドエッチングによりゲート電極GT上のチャネル層CHNが削られないようにするため、プラグ(コンタクトホール)を貫通させる位置はゲート電極GTから充分に離している。 However, in the third embodiment, so that the channel layer CHN on the gate electrode GT is not scraped by the side etching, the position through which the plug (contact hole) is sufficiently separated from the gate electrode GT.

チャネル層CHNのキャリア濃度Ncおよび厚さdは、前記実施の形態1と同様に、酸化物TFTのオフ状態において完全空乏化状態を実現できるように形成されている。 Carrier concentration Nc and the thickness d of the channel layer CHN, like the first embodiment, is formed so as to be able to realize the fully depleted state in the off state of the oxide TFT. すなわち、チャネル層中の全キャリア量はゲートで制御できるキャリア量よりも小さく、かつ、チャネル層の厚さは最大空乏層幅よりも小さく形成されている。 That is, all carriers of the channel layer is less than amount of carriers can be controlled by the gate, and the thickness of the channel layer is formed smaller than the maximum depletion layer width.

さらに、両コンタクト層CTS、CTDが厚すぎると厚さ方向に寄生抵抗が生じるため、前記実施の形態1と同様に、その厚さはチャネル層CHNの厚さとの合計が100nm以下となるように形成するのが望ましい。 Furthermore, both contact layers CTS, since the CTD is a parasitic resistance in the thickness direction is too thick occurs, similarly to the first embodiment, its thickness is such that the sum of the thickness of the channel layer CHN is 100nm or less to form is desirable. 一方、両コンタクト層CTS、CTDが薄すぎると充分な厚さの接合界面層を形成できず、コンタクト抵抗の低減効果が充分に得られないため、その厚さはチャネル層CHNの厚さとの合計が10nm以上となるように形成するのが望ましい。 On the other hand, both the contact layer CTS, CTD can not form a bonding interface layer of sufficient thickness is too thin, since the effect of reducing the contact resistance can not be obtained sufficiently, the sum of the thickness of the thickness of the channel layer CHN There is preferably formed so that the above 10 nm.

本実施の形態3における酸化物TFTでも、ゲート電極GTとチャネル層CHNとの間のゲート絶縁膜容量をCgi、ゲート電極GT以外の構造物とチャネル層CHNとの間の寄生容量の総和をCpとしたとき、Cgiに対するCpの割合Cp/Cgiが0.7よりも小さくなるように形成されている。 Any oxide TFT according to the third embodiment, the gate insulating film capacitance between the gate electrode GT and the channel layer CHN Cgi, the sum of the parasitic capacitance between the structure and the channel layer CHN other than the gate electrode GT Cp when the proportion Cp / Cgi of Cp is formed to be smaller than 0.7 for Cgi.

本実施の形態3における酸化物TFTは上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。 Oxide TFT in the third embodiment is configured as described above, it will now be described with reference to the drawings a method for manufacturing the same.

まず、図24に示すように、通常の半導体プロセスで用いられるスパッタリング法やCVD法などの成膜技術、フォトリソグラフィとエッチングによるパターニング技術を用いて、基板SUB上にゲート電極GT、ゲート絶縁膜GI、ソース電極ST、ドレイン電極DT、ソース側・ドレイン側の両コンタクト層CTS、CTDを形成する。 First, as shown in FIG. 24, a film formation technique such as a sputtering method or a CVD method generally used for the semiconductor process, a patterning technology by photolithography and etching, the gate electrode GT on the substrate SUB, the gate insulating film GI to form the source electrode ST, the drain electrode DT, both contact layers CTS on the source side and drain side, the CTD. ここで、ソース電極STとドレイン電極DTを形成する膜と両コンタクト層CTS、CTDを形成する膜は連続して成膜し、その上にフォトレジストをパターニングした後、2層の膜を一括でエッチングする。 Here, film and both the contact layer CTS forming the source electrode ST and the drain electrode DT, film forming the CTD is continuously formed, after patterning the photoresist thereon, the two-layered film in a batch etching. これにより、製造工程を簡略化することができる。 This makes it possible to simplify the manufacturing process. チャネル層CHNを成膜する際の被覆性を良好にするため、ソース電極ST、ドレイン電極DT、ソース側・ドレイン側の両コンタクト層CTS、CTDはテーパ状に形成する。 For good coverage in forming the channel layer CHN, the source electrode ST, the drain electrode DT, both contact layers CTS on the source side and drain side, CTD is tapered.

次に、図25に示すように、スパッタリング法、CVD法、塗布法などにより、数nm〜十数nm厚の酸化物半導体層を成膜し、フォトリソグラフィとエッチングによるパターニングでチャネル層CHNを形成する。 Next, as shown in FIG. 25, a sputtering method, CVD method, or coating method, and forming the oxide semiconductor layer having nm~ dozen nm thick, the channel layer CHN patterning by photolithography and etching forming to.

続いて、図26に示すように、スパッタリング法、CVD法、塗布法などにより、チャネル層CHNの上に絶縁膜からなる保護膜PROを成膜する。 Subsequently, as shown in FIG. 26, a sputtering method, CVD method, or coating method, forming a protective film PRO that on the channel layer CHN made of an insulating film. その後、フォトリソグラフィとエッチングにより保護膜PROおよびコンタクト層CTS、CTDを貫通してソース電極ST、ドレイン電極DTへ到達するコンタクトホールを形成する。 Thereafter, a contact hole reaching through the protective film PRO and the contact layer CTS, the CTD by photolithography and etching the source electrode ST, the drain electrode DT. 酸化物半導体層のサイドエッチングによりゲート電極GT上のチャネル層CHNが削られないようにするため、コンタクトホールを貫通させる位置はゲート電極GTから充分に離している。 So that the channel layer CHN on the gate electrode GT by side etching of the oxide semiconductor layer is not scraped, the position through which the contact hole is sufficiently apart from the gate electrode GT.

その後、図27に示すように、スパッタリング法、CVD法、塗布法などにより導電体膜を成膜し、フォトリソグラフィとエッチングによるパターニングによりプラグと配線WIRを形成する。 Thereafter, as shown in FIG. 27, a sputtering method, CVD method, and forming a conductive film by a coating method or the like, to form a plug and wiring WIR by patterning by photolithography and etching.

本実施の形態3における半導体装置の製造方法では、ソース電極STとドレイン電極DTを構成する層と、コンタクト層CTS、CTDを構成する層の2層を一括でパターニングするため、前記実施の形態1に比べて製造工程の簡易化を図ることができる。 In the method of manufacturing the semiconductor device in the third embodiment, a layer constituting the source electrode ST and the drain electrode DT, for patterning the second layer of the layers constituting the contact layer CTS, the CTD in bulk, the embodiments 1 it can be simplified manufacturing process compared to.

本実施の形態3における酸化物TFTの構成でも、前記実施の形態1と同様に、TFTのオフ電流およびサブスレッショルド係数Sの低減を図ることができるとともに、酸化物TFTのオン電流を向上することができる。 Be constituted of an oxide TFT according to the third embodiment, similarly to the first embodiment, reduction it is possible to off-current and subthreshold swing S of TFT, it can be improved on-current of the oxide TFT can. これにより、本実施の形態3における酸化物TFTを使用した回路の低消費電力化、低電圧化および高速化を図ることができる。 This makes it possible to reduce the power consumption of the circuit using an oxide TFT according to the third embodiment, the low voltage and high speed achieved.

なお、図23ではボトムゲート/ボトムコンタクト型の酸化物TFTを例に挙げて説明したが、図28に示すようなトップゲート/ボトムコンタクト型の酸化物TFTとしても同様の効果を得ることができる。 Although described as an example of an oxide TFT of FIG. 23 in the bottom gate / bottom contact type, it is possible to obtain the same effect as a top gate / bottom contact-type oxide TFT, such as shown in FIG. 28 .

(実施の形態4) (Embodiment 4)
図29は、本実施の形態4における半導体装置の構成を示す図である。 Figure 29 is a diagram showing a structure of a semiconductor device in the fourth embodiment. 本実施の形態4では、半導体装置として、いわゆるボトムゲート/ボトムコンタクト型の酸化物TFTを例に挙げている。 In the fourth embodiment, as a semiconductor device, which include a so-called bottom gate / bottom contact-type oxide TFT of an example.

本実施の形態4に示す構造では、配線WIRの上に絶縁膜からなる保護膜PRO3を形成し、その保護膜PRO3上に酸化物TFT(半導体装置)を積層した構造になっている。 In the structure shown in the fourth embodiment, the protective film PRO3 made of an insulating film formed on the wiring WIR, has a structure formed by stacking an oxide TFT (semiconductor device) on the protective film PRO3. このとき、酸化物TFT(半導体装置)の積層数は2層でもよいが必要に応じて3層以上としてもよい。 At this time, the number of stacked oxide TFT (semiconductor device) may be three or more layers as necessary may be two layers. 図29では、同様の構造を直上に積層しているが、必ずしもその必要はなく、パターンの位置をずらして積層してもよいし、異なる構造の半導体装置を積層してもよい。 In Figure 29, but are stacked directly above the same structure, which is not always necessary, it may be laminated by shifting the position of the pattern, may be stacked semiconductor device of different structures.

チャネル層CHNのキャリア濃度Ncおよび厚さdは、前記実施の形態1と同様に、酸化物TFTのオフ状態において完全空乏化状態を実現できるように形成されている。 Carrier concentration Nc and the thickness d of the channel layer CHN, like the first embodiment, is formed so as to be able to realize the fully depleted state in the off state of the oxide TFT. すなわち、チャネル層中の全キャリア量はゲートで制御できるキャリア量よりも小さく、かつ、チャネル層の厚さは最大空乏層幅よりも小さく形成されている。 That is, all carriers of the channel layer is less than amount of carriers can be controlled by the gate, and the thickness of the channel layer is formed smaller than the maximum depletion layer width.

また、両コンタクト層CTS、CTDが厚すぎると厚さ方向に寄生抵抗が生じるため、前記実施の形態1と同様に、その厚さはチャネル層CHNの厚さとの合計が100nm以下となるように形成するのが望ましい。 Further, both contact layers CTS, since the CTD is a parasitic resistance in the thickness direction is too thick occurs, similarly to the first embodiment, its thickness is such that the sum of the thickness of the channel layer CHN is 100nm or less to form is desirable. また、両コンタクト層CTS、CTDが薄すぎると充分な厚さの接合界面層を形成できず、コンタクト抵抗の低減効果が充分に得られないため、その厚さはチャネル層CHNの厚さとの合計が10nm以上となるように形成するのが望ましい。 Also, the contacts layer CTS, CTD can not form a bonding interface layer of sufficient thickness is too thin, since the effect of reducing the contact resistance can not be obtained sufficiently, the sum of the thickness of the thickness of the channel layer CHN There is preferably formed so that the above 10 nm.

本実施の形態4における酸化物TFTでも、ゲート電極GTとチャネル層CHNとの間のゲート絶縁膜容量をCgi、ゲート電極GT以外の構造物とチャネル層CHNとの間の寄生容量の総和をCpとしたとき、Cgiに対するCpの割合Cp/Cgiが0.7よりも小さくなるように形成されている。 Any oxide TFT of the fourth embodiment, the gate insulating film capacitance between the gate electrode GT and the channel layer CHN Cgi, the sum of the parasitic capacitance between the structure and the channel layer CHN other than the gate electrode GT Cp when the proportion Cp / Cgi of Cp is formed to be smaller than 0.7 for Cgi.

本実施の形態4における半導体装置では、酸化物TFTを積層するため、単位面積あたりの素子数を増やすことができ、素子の集積度を向上しながら半導体装置全体の面積の低減を図ることができる。 In the semiconductor device of the fourth embodiment, for laminating oxide TFT, can increase the number of elements per unit area, it is possible to reduce the area of ​​the entire semiconductor device while improving the degree of integration of elements . 特に、大容量の記憶回路を作製する際に有効である。 In particular, it is effective in making the high-capacity storage circuit.

本実施の形態4の構成でも、前記実施の形態1と同様に、酸化物TFTのオフ電流およびサブスレッショルド係数Sの低減を図ることができるとともに、酸化物TFTのオン電流を向上することができる。 Also in the configuration of the fourth embodiment, similarly to the first embodiment, it is possible to reduce the off-current and subthreshold swing S of the oxide TFT, it is possible to improve the on-current of the oxide TFT . これにより、本実施の形態4における酸化物TFTを使用した回路の低消費電力化、低電圧化および高速化を図ることができる。 This makes it possible to reduce the power consumption of the circuit using an oxide TFT according to the fourth embodiment, a low voltage and high speed achieved.

なお、図29ではボトムゲート/ボトムコンタクト型の酸化物TFTを積層する例について説明しているが、これに限らず、例えば、トップゲート/ボトムコンタクト型、ボトムゲート/トップコンタクト型、トップゲート/トップコンタクト型の酸化物TFTを積層しても同様の効果を得ることができる。 Although not described an example of stacking the oxide TFT of a bottom gate / bottom contact type 29, not limited to this, for example, top gate / bottom contact type, bottom gate / top contact type, a top gate / be laminated top contact type oxide TFT can get the same effect. また、必要に応じて層毎に酸化物TFTの構造を変えてもよい。 It is also possible to change the structure of the oxide TFT for each layer as needed.

(実施の形態5) (Embodiment 5)
図30は本実施の形態5における半導体装置の構成を示す図である。 Figure 30 is a diagram showing a structure of a semiconductor device according to the fifth embodiment. 実施の形態1〜4に示す構造の酸化物TFTを用いてアンテナ共振回路AR、整流器RCT、変調器MOD、デジタル回路DGCなどを構成し、無線タグを形成している。 Antenna resonant circuit AR using an oxide TFT having a structure shown in the first to fourth embodiments, the rectifier RCT, a modulator MOD, constitute a digital circuit DGC, forms a wireless tag. 無線タグはリーダRDまたはライタWRと無線で通信を行うことができるようになっている。 RFID has become possible to perform communication with the reader RD or writer WR and wireless. 無線タグでは、リーダRDやライタWRとの無線通信を行なうが、低消費電力化や低電圧化が要求される。 The wireless tag performs the wireless communication with the reader RD or writer WR, lower power consumption and lower voltage is required. このとき、前記実施の形態1〜4に示す酸化物TFTでは、オフ電流およびサブスレッショルド係数Sの低減を図ることができるとともに、酸化物TFTのオン電流を向上することができる。 At this time, the oxide TFT shown in the first to fourth embodiments, it is possible to reduce the off-current and subthreshold swing S, it is possible to improve the on-current of the oxide TFT. これにより、前記実施の形態1〜4における酸化物TFTを使用した回路の低消費電力化、低電圧化および高速化を図ることができる。 Thus, power consumption of the circuit using an oxide TFT in the first to fourth embodiments, it is possible to lower voltage and high speed. このことから、前記実施の形態1〜4に示す酸化物TFTは、低消費電および低電圧化が必要とされる無線タグの使用に適しているといえる。 Therefore, oxide TFT shown in the first to fourth embodiments can be said to be suitable for use of the radio tag low dissipation and low voltage is required.

なお、前記実施の形態1〜4に示す酸化物TFTが低温で形成できることを活用して、基板SUBをプラスチックフィルムなどのいわゆるフレキシブル基板とすることもできる。 Note that the oxide TFT shown in the first to fourth embodiments to leverage that can be formed at a low temperature, the substrate SUB may be a so-called flexible substrate such as a plastic film.

(実施の形態6) (Embodiment 6)
図31は本実施の形態6における半導体装置の構成を示す図である。 Figure 31 is a diagram showing a structure of a semiconductor device according to the sixth embodiment. 本実施の形態6では、前記実施の形態1〜4の構造を有する酸化物TFTを構成要素とする素子が基板SUB上にアレイ状に配置されている。 In the sixth embodiment, elements and components of an oxide TFT having a structure of the first to fourth embodiments are arranged in an array on a substrate SUB. 前記実施の形態1〜4に示す酸化物TFTを、アレイ内の各素子のスイッチングや駆動用のトランジスタに用いることはもちろん、この酸化物TFTのゲート電極GTと接続されるゲート線GLに信号を送るゲート線駆動回路GDCや、この酸化物TFTのソース電極STあるいはドレイン電極DTと接続されるデータ線DLに信号を送るデータ線駆動回路DDCを構成するトランジスタに用いてもよい。 The oxide TFT shown in the first to fourth embodiments, of course, be used in a transistor for switching and driving of each element in the array, a signal to the gate line GL connected to the gate electrode GT of the oxide TFT and a gate line drive circuit GDC sending may be used in transistors constituting the data line driving circuit DDC sending source electrode ST or signal to the data lines DL connected to the drain electrode DT of the oxide TFT. この場合、各素子の酸化物TFTとゲート線駆動回路GDCあるいはデータ線駆動回路DDC内の酸化物TFTを並行して形成することができる。 In this case, the oxide TFT of oxide TFT and the gate line drive circuit GDC or the data line driving circuit DDC of each element can be formed in parallel.

また、前記実施の形態1〜4に示す酸化物TFTが低温で形成できることを活用して、基板SUBをプラスチックフィルムなどのいわゆるフレキシブル基板とすることもできる。 The oxide TFT shown in the first to fourth embodiments to leverage that can be formed at a low temperature, the substrate SUB may be a so-called flexible substrate such as a plastic film.

アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図32に示すような構成になる。 When applying the array mentioned above the active matrix type liquid crystal display device, each element, for example, constructed as shown in FIG. 32. 図中x方向に延在するゲート線GLに走査信号が供給されると、酸化物TFTA1がオンし、このオンされた酸化物TFTA1を通して、図中y方向に延在するデータ線DLからの映像信号が画素電極PTに供給される。 The scanning signal to the gate line GL extending in the x direction in the drawing is supplied, oxides TFTA1 is turned on, through the turned-on oxide TFTA1, video from the data line DL extending in the y direction in the drawing signal is supplied to the pixel electrode PT. なお、ゲート線GLは図中y方向に並設され、データ線DLは図中x方向に並設され、隣接する一対のゲート線GLと隣接する一対のドレイン線DLで囲まれる領域(画素領域)に画素電極PTが配置されている。 The gate lines GL are aligned in the direction y in the figure, the data lines DL are arranged in parallel in the x direction in the drawing, the region (a pixel region surrounded by a pair of drain lines DL adjacent to a pair of adjacent gate lines GL pixel electrodes PT is arranged). この場合、例えば、データ線DLがソース電極STと電気的に接続され、画素電極PTがドレイン電極DTと電気的に接続される。 In this case, for example, the data line DL is electrically connected to the source electrode ST, the pixel electrode PT is electrically connected to the drain electrode DT. あるいは、データ線DLがソース電極STを兼ね、画素電極PTがドレイン電極DTを兼ねてもよい。 Alternatively, serves as the data line DL and the source electrode ST, the pixel electrode PT may also serve as a drain electrode DT. また、液晶表示装置に限らずOLED表示装置などに上述したアレイを適用してもよい。 May also be applied to an array as described above, such as the OLED display device is not limited to the liquid crystal display device. この場合、画素回路を構成するトランジスタに酸化物TFTを適用する。 In this case, an oxide TFT transistors constituting the pixel circuits. さらには、上述したアレイを記憶素子に適用し、選択トランジスタに酸化物TFTを適用してもよい。 Furthermore, by applying the array as described above in the storage device may be an oxide TFT to the selection transistor.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Or more, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it is needless to say.

本発明における半導体装置は、無線タグ、記憶素子アレイなどを構成するトランジスタや周辺回路などに適用できる。 The semiconductor device according to the present invention, the wireless tag can be applied such as such as transistors and peripheral circuits constituting a memory element array. また、透過型、反射型、半透過型の各液晶表示装置、並びにOLED表示装置などの各画素を駆動するトランジスタや周辺回路などにも適用できる。 Also, transmissive, reflective, transflective type each of the liquid crystal display device, and can be applied such as transistors and peripheral circuits for driving each pixel, such as OLED displays.

本発明の実施の形態1における半導体装置の構成を示す断面図である。 It is a sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention. 酸化物TFTが完全空乏化状態を実現するための一条件式を説明する図である。 It is a diagram illustrating an conditional expression for oxide TFT realizes the fully depleted state. 酸化物TFTが完全空乏化状態を実現するための一条件式を説明する図である。 It is a diagram illustrating an conditional expression for oxide TFT realizes the fully depleted state. 酸化物TFTが完全空乏化状態を実現する条件を図示するグラフである。 Is a graph illustrating the condition of oxide TFT realizes the fully depleted state. 酸化物TFTのチャネル層が周囲の構造物との間に形成する静電容量を示す図である。 A channel layer of an oxide TFT is a diagram showing an electrostatic capacitance formed between the surrounding structure. Cp/Cgiとサブスレッショルド係数の関係を示す図である。 It is a graph showing the relationship cp / Cgi and subthreshold swing. 実施の形態1における半導体装置の製造工程を示す断面図である。 It is a cross-sectional view showing the manufacturing process of the semiconductor device in the first embodiment. 図7に続く半導体装置の製造工程を示す断面図である。 Is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 図8に続く半導体装置の製造工程を示す断面図である。 Is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 図9に続く半導体装置の製造工程を示す断面図である。 Is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 図10に続く半導体装置の製造工程を示す断面図である。 Is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 10. 実施の形態1の変形例を示す断面図である。 It is a sectional view showing a modification of the first embodiment. コンタクト層の有無によってオン抵抗が相違することを示すグラフである。 It is a graph showing that the on-resistance differs by the presence or absence of the contact layer. 酸化物TFTのId(ドレイン電流)−Vg(ゲート電圧)特性を示すグラフである。 Oxide TFT Id (drain current) -Vg is a graph showing the (gate voltage) characteristics. 実施の形態1の変形例を示す断面図である。 It is a sectional view showing a modification of the first embodiment. 実施の形態2における半導体装置の構成を示す断面図である。 It is a sectional view showing a structure of a semiconductor device in the second embodiment. 実施の形態2における半導体装置の製造工程を示す断面図である。 It is a cross-sectional view showing the manufacturing process of the semiconductor device in the second embodiment. 図17に続く半導体装置の製造工程を示す断面図である。 Is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 17. 図18に続く半導体装置の製造工程を示す断面図である。 Is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 18. 図19に続く半導体装置の製造工程を示す断面図である。 Is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 19. 図20に続く半導体装置の製造工程を示す断面図である。 Is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 20. 実施の形態2の変形例を示す断面図である。 It is a sectional view showing a modification of the second embodiment. 実施の形態3における半導体装置の構成を示す断面図である。 It is a sectional view showing a structure of a semiconductor device in the third embodiment. 実施の形態3における半導体装置の製造工程を示す断面図である。 It is a cross-sectional view showing the manufacturing process of the semiconductor device in the third embodiment. 図24に続く半導体装置の製造工程を示す断面図である。 Is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 24. 図25に続く半導体装置の製造工程を示す断面図である。 Is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 25. 図26に続く半導体装置の製造工程を示す断面図である。 Is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 26. 実施の形態3の変形例を示す断面図である。 It is a sectional view showing a modification of the third embodiment. 実施の形態4における半導体装置を示す断面図である。 It is a sectional view showing a semiconductor device in the fourth embodiment. 実施の形態5における半導体装置(無線タグ)の構成を示すブロック図である。 It is a block diagram showing a configuration of a semiconductor device (RFID) in the fifth embodiment. 実施の形態6における半導体装置の構成を示す模式図である。 It is a schematic view showing a configuration of a semiconductor device in the sixth embodiment. 実施の形態6における半導体装置をアクティブマトリクス型液晶表示装置に適用する構成を示す模式図である。 It is a schematic diagram showing a structure of applying the semiconductor device in a sixth embodiment in an active matrix type liquid crystal display device.

符号の説明 DESCRIPTION OF SYMBOLS

A1 TFT A1 TFT
AR アンテナ共振回路 CHN チャネル層 CTD コンタクト層 CTS コンタクト層 DDC データ線駆動回路 DGC デジタル回路 DL データ線 DT ドレイン電極 GDC ゲート線駆動回路 GI ゲート絶縁膜 GL ゲート線 GT ゲート電極 MOD 変調器 PR フォトレジスト PRO 保護膜 PRO2 保護膜 PRO3 保護膜 PT 画素電極 RCT 整流器 RD リーダ ST ソース電極 SUB 基板 WIR 配線 WR ライタ AR antenna resonant circuit CHN channel layer CTD contact layer CTS contact layer DDC data line driving circuit DGC digital circuit DL data lines DT drain electrode GDC gate line driving circuit GI gate insulating film GL gate line GT gate electrode MOD modulator PR photoresist PRO Protection film PRO2 protective film PRO3 protective film PT pixel electrode RCT rectifier RD reader ST source electrode SUB substrate WIR wiring WR writer

Claims (20)

  1. (a)導電材料からなるゲート電極と、 A gate electrode made of (a) conductive material,
    (b)前記ゲート電極と対向するように配置され、かつ、金属酸化物を使用した半導体層からなるチャネル層と、 (B) it is arranged so as to face the gate electrode and a channel layer composed of a semiconductor layer using a metal oxide,
    (c)前記ゲート電極と前記チャネル層に挟まれたゲート絶縁膜と、 (C) a gate insulating film and the gate electrode sandwiched between the channel layer,
    (d)前記チャネル層と電気的に接続されるソース電極およびドレイン電極とを備え、 (D) a source electrode and a drain electrode connected said the channel layer and electrically,
    前記チャネル層中の全キャリア量が前記ゲート電極で制御できるキャリア量よりも小さく、かつ、前記チャネル層の厚さが最大空乏層幅よりも小さい電界効果トランジスタを有する半導体装置であって、 The total amount of carrier in the channel layer is less than amount of carriers can be controlled by the gate electrode, and the thickness of the channel layer is a semiconductor device having a small field-effect transistors than the maximum depletion layer width,
    前記チャネル層と前記ソース電極の間に第1導電層が形成され、かつ、前記チャネル層と前記ドレイン電極の間に第2導電層が形成されていることを特徴とする半導体装置。 The first conductive layer between the channel layer and the source electrode is formed, and a semiconductor device, wherein a second conductive layer is formed between the drain electrode and the channel layer.
  2. 請求項1記載の半導体装置であって、 A semiconductor device according to claim 1,
    素電荷量をq、前記チャネル層中のキャリア濃度をNc、前記チャネル層の厚さをd、前記ゲート絶縁膜を介して前記ゲート電極により制御可能な最大電荷量をQg、前記チャネル層中の最大空乏層幅をWmaxとする場合、 The elementary electric charge q, the carrier concentration Nc of the channel layer, the thickness d of the channel layer, the maximum charge amount that can be controlled by the gate insulating film said gate electrode through Qg, of the channel layer If you want the maximum depletion layer width and Wmax,
    q×Nc×d<Qgおよびd<Wmaxを満たすことを特徴とする半導体装置。 Wherein a satisfying q × Nc × d <Qg and d <Wmax.
  3. 請求項1記載の半導体装置であって、 A semiconductor device according to claim 1,
    前記第1導電層および前記第2導電層は、金属酸化物を使用した半導体層から形成されていることを特徴とする半導体装置。 The first conductive layer and the second conductive layer, a semiconductor device characterized by being formed from the semiconductor layer using a metal oxide.
  4. 請求項3記載の半導体装置であって、 A semiconductor device according to claim 3,
    前記第1導電層、前記第2導電層および前記チャネル層とは同一の材料から形成されていることを特徴とする半導体装置。 It said first conductive layer, a semiconductor device characterized by being formed from the same material and the second conductive layer and the channel layer.
  5. 請求項1記載の半導体装置であって、 A semiconductor device according to claim 1,
    離間領域を介して前記ソース電極と前記ドレイン電極が形成され、 Wherein the source electrode through the separation region the drain electrode is formed,
    前記ソース電極の前記離間領域側の端部を覆いながら前記ソース電極上に前記第1導電層が形成され、かつ、前記ドレイン電極の前記離間領域側の端部を覆いながら前記ドレイン電極上に前記第2導電層が形成され、前記第1導電層と前記第2導電層は前記離間領域で分離されており、 The source of the first conductive layer on the source electrode while covering the end of the separation region side of the electrode is formed, and the on the drain electrode while covering the end of the separation region the side of the drain electrode It is formed a second conductive layer, the second conductive layer and the first conductive layer is separated by the separation region,
    前記第1導電層上、前記離間領域上および前記第2導電層上にわたって前記チャネル層が形成されていることを特徴とする半導体装置。 Wherein a said channel layer is formed over the first conductive layer, the separation region and on the second conductive layer.
  6. 請求項5記載の半導体装置であって、 A semiconductor device according to claim 5,
    前記離間領域の下層に前記ゲート絶縁膜を介して前記ゲート電極が形成されていることを特徴とする半導体装置。 Wherein a said gate electrode through said gate insulating film in the lower layer of the separation region is formed.
  7. 請求項5記載の半導体装置であって、 A semiconductor device according to claim 5,
    前記離間領域の上層に前記ゲート絶縁膜を介して前記ゲート電極が形成されていることを特徴とする半導体装置。 Wherein a said gate electrode through said gate insulating film at an upper layer of the separation region is formed.
  8. 請求項5記載の半導体装置であって、 A semiconductor device according to claim 5,
    前記ソース電極の前記離間領域側の端部および前記ドレイン電極の前記離間領域側の端部は、先端部に行くにつれて高さが低くなるテーパ形状をしていることを特徴とする半導体装置。 End of the separation region the side of the end portion and the drain electrode of said separation region side of said source electrode, a semiconductor device, wherein a height has a tapered decreases as goes to the tip.
  9. 請求項8記載の半導体装置であって、 A semiconductor device according to claim 8,
    前記第1導電層の前記離間領域側の端部および前記第2導電層の前記離間領域側の端部は、先端部にいくにつれて高さが低くなるテーパ形状をしていることを特徴とする半導体装置。 The end of the separation region of the first conductive layer and the separation region side of the end portion and the second conductive layer is characterized in that the height has a tapered lower as going to the front end portion semiconductor device.
  10. 請求項1記載の半導体装置であって、 A semiconductor device according to claim 1,
    前記第1導電層は前記ソース電極の一部領域上に形成され、 The first conductive layer is formed on a partial area of ​​the source electrode,
    前記第2導電層は前記ドレイン電極の一部領域上に形成されていることを特徴とする半導体装置。 It said second conductive layer is a semiconductor device characterized by being formed on a portion of the drain electrode region.
  11. 請求項10記載の半導体装置であって、 A semiconductor device according to claim 10,
    前記電界効果トランジスタ上には絶縁膜を介して配線層が形成されており、 Wherein the field effect on the transistor are formed wiring layers via an insulating film,
    前記配線層と前記ソース電極を接続する第1プラグは前記絶縁膜を貫通するように形成され、前記第1プラグは、前記チャネル層および前記第1導電層が形成されていない領域の前記ソース電極に達するように形成されており、 First plug for connecting the source electrode and the wiring layer is formed so as to penetrate the insulating film, the first plug, the source electrode of said channel layer and said first conductive layer is not formed region It is formed so as to reach the,
    前記配線層と前記ドレイン電極を接続する第2プラグは前記絶縁膜を貫通するように形成され、前記第2プラグは、前記チャネル層および前記第2導電層が形成されていない領域の前記ドレイン電極に達するように形成されていることを特徴とする半導体装置。 The second plug for connecting the drain electrode and the wiring layer is formed so as to penetrate the insulating film, the second plug, said drain electrode of said channel layer and said second conductive layer is not formed region semiconductor device characterized in that it is formed to reach the.
  12. 請求項1記載の半導体装置であって、 A semiconductor device according to claim 1,
    前記チャネル層の厚さと前記第1導電層の厚さの合計の厚さ、あるいは、前記チャネル層の厚さと前記第2導電層の厚さの合計の厚さは、10nm以上100nm以下であることを特徴とする半導体装置。 Thickness and the total thickness of the thickness of the first conductive layer of the channel layer, or the thickness of the total thickness of the thickness and the second conductive layer of the channel layer, it is 10nm or more 100nm or less wherein a.
  13. 請求項1記載の半導体装置であって、 A semiconductor device according to claim 1,
    前記ゲート絶縁膜を介した前記ゲート電極と前記チャネル層との間のゲート絶縁膜容量をCgi、前記ゲート電極以外の構造物と前記チャネル層との間の寄生容量の総和をCpとするとき、Cgiに対するCpの割合を示すCp/Cgiの値が0.7よりも小さいことを特徴とする半導体装置。 When the Cp the total sum of the parasitic capacitance between the channel layer and the gate insulating film capacitance Cgi, structures other than the gate electrode between the gate electrode and the channel layer through the gate insulating film, wherein a value of Cp / cgi indicating a ratio of Cp is smaller than 0.7 for cgi.
  14. 請求項1記載の半導体装置であって、 A semiconductor device according to claim 1,
    前記電界効果トランジスタは、ガラス基板あるいはプラスチック基板上に形成されていることを特徴とする半導体装置。 The field effect transistor is a semiconductor device characterized by being formed on a glass substrate or a plastic substrate.
  15. 請求項1記載の半導体装置であって、 A semiconductor device according to claim 1,
    前記電界効果トランジスタは、2層以上の層に積層して形成されていることを特徴とする半導体装置。 The field effect transistor is a semiconductor device characterized by being formed by laminating two or more layers.
  16. (a)基板上にゲート電極を形成する工程と、 Forming a gate electrode in (a) on a substrate,
    (b)前記ゲート電極を覆うように前記基板上にゲート絶縁膜を形成する工程と、 (B) forming a gate insulating film on the substrate to cover the gate electrode,
    (c)前記ゲート絶縁膜上にソース電極とドレイン電極とを離間領域を介して形成する工程と、 Forming through the separation region and a source electrode and a drain electrode (c) the gate insulating film,
    (d)前記ソース電極上に第1導電層を形成し、前記ドレイン電極上に第2導電層を形成する工程と、 A step of the first conductive layer is formed over; (d) a source electrode, a second conductive layer on the drain electrode,
    (e)前記第1導電層上、前記離間領域上および前記第2導電層上にわたって金属酸化物を使用した半導体層からなるチャネル層を形成する工程とを備え、 (E) the first conductive layer, and forming a channel layer made of a semiconductor layer using a metal oxide over the said upper separation region and the second conductive layer,
    前記チャネル層中の全キャリア量が前記ゲート電極で制御できるキャリア量よりも小さく、かつ、前記チャネル層の厚さが最大空乏層幅よりも小さくなるように形成することを特徴とする半導体装置の製造方法。 Less than the amount of carriers all carriers of the channel layer can be controlled by the gate electrode, and a semiconductor device wherein the thickness of the channel layer is formed to be smaller than the maximum depletion layer width Production method.
  17. 請求項16記載の半導体装置の製造方法であって、 A method according to claim 16, wherein,
    前記第1導電層および前記第2導電層は、金属酸化物を使用した半導体層から形成することを特徴とする半導体装置の製造方法。 The first conductive layer and the second conductive layer, a method of manufacturing a semiconductor device, which comprises forming a semiconductor layer using a metal oxide.
  18. 請求項17記載の半導体装置の製造方法であって、 A method of manufacturing a semiconductor device according to claim 17,
    前記第1導電層、前記第2導電層および前記チャネル層は同一の材料から形成することを特徴とする半導体装置の製造方法。 The first conductive layer, the method of manufacturing a semiconductor device in which the second conductive layer and the channel layer and forming the same material.
  19. 請求項16記載の半導体装置の製造方法であって、 A method according to claim 16, wherein,
    前記(d)工程は、前記ソース電極の前記離間領域側の端部を覆いながら前記ソース電極上に前記第1導電層を形成し、かつ、前記ドレイン電極の前記離間領域側の端部を覆いながら前記ドレイン電極上に前記第2導電層を形成することを特徴とする半導体装置の製造方法。 The step (d), the forming the first conductive layer on the source electrode while covering the end of the separation region side of the source electrode, and covers the end portion of the separation region the side of the drain electrode method of manufacturing a semiconductor device, and forming a second conductive layer on the drain electrode while.
  20. 請求項16記載の半導体装置の製造方法であって、 A method according to claim 16, wherein,
    前記(c)工程は、前記ソース電極の前記離間領域側の端部および前記ドレイン電極の前記離間領域側の端部を、先端部に行くにつれて高さが低くなるテーパ形状に加工し、 The step (c) processing the end portion of the separation region side of the separation region the side of the end portion and the drain electrode of the source electrode, a tapered shape in which the height decreases as goes to the tip,
    前記(d)工程は、前記第1導電層の前記離間領域側の端部および前記第2導電層の前記離間領域側の端部を、先端部にいくにつれて高さが低くなるテーパ形状に加工することを特徴とする半導体装置の製造方法。 Wherein step (d), machining the end of the separation region side of the end portion and the second conductive layer of the separation region side of the first conductive layer, a tapered shape in which the height decreases as going to the front end portion the method of manufacturing a semiconductor device which is characterized in that.
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