KR20230040068A - Semiconductor device including test structure - Google Patents

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KR20230040068A
KR20230040068A KR1020210123215A KR20210123215A KR20230040068A KR 20230040068 A KR20230040068 A KR 20230040068A KR 1020210123215 A KR1020210123215 A KR 1020210123215A KR 20210123215 A KR20210123215 A KR 20210123215A KR 20230040068 A KR20230040068 A KR 20230040068A
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gate line
gate
conductive contact
pad
bias voltage
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KR1020210123215A
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김성경
김영한
김진주
김현진
박상구
박혜림
이승만
정욱진
주민지
추승진
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삼성전자주식회사
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    • H—ELECTRICITY
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    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
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    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors

Abstract

According to one embodiment of the present invention, a test structure of a semiconductor device comprises: a first gate line and a second gate line extending in a first direction and arranged side by side along the first direction; a gate cut region separating the first gate line and the second gate line from each other in a first region; a first conductive contact extending in the first direction and disposed adjacent to the first gate line and the second gate line in a second direction perpendicular to the first direction; a second conductive contact disposed in a second region of the second gate line and connecting the second gate line with an upper structure; a first via formed in a third region of the first conductive contact adjacent to the gate cut region and electrically connecting the first conductive contact with a first metal line formed in a first metal layer; and a second via formed on the second conductive contact and electrically connecting the second conductive contact with a second metal line formed in the first metal layer. According to the present invention, the test structure can be used to quickly and easily detect a metal climb which may occur at the corner of a gate line and a short between conductive contacts.

Description

테스트 구조물을 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING TEST STRUCTURE}Semiconductor device including a test structure

본 발명은 테스트 구조물을 포함하는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device including a test structure.

일반적으로 반도체 소자들이 형성되는 웨이퍼는 다수의 셀(cell)들이 형성되는 칩(chip) 영역과 칩들을 구분하기 위한 스크라이브 레인(scribe lane)으로 나뉜다. 상기 칩 영역과 상기 스크라이브 레인에는 테스트 구조물이 배치될 수 있으며, 상기 테스트 구조물에서 반도체 소자의 전기적 특성을 측정하여 각 공정들의 정상 진행 여부와 단위 소자에 대한 특성을 확인한다. In general, a wafer on which semiconductor devices are formed is divided into a chip area where a plurality of cells are formed and a scribe lane for distinguishing chips. A test structure may be disposed in the chip region and the scribe lane, and electrical characteristics of a semiconductor device are measured in the test structure to check whether each process normally proceeds and characteristics of a unit device.

최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 따라, 쇼트(또는 전기적 단락) 불량의 검출이 중요하다.One of the major trends in recent semiconductor chip technology development is to reduce the size of components, and accordingly, detection of short (or electrical short) defects is important.

본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 게이트 라인의 코너에서 발생하는 메탈 클라임과 도전성 콘택 사이의 쇼트를 검출할 수 있는 테스트 구조물을 제공하는 데에 있다.One of the problems to be achieved by the technical idea of the present invention is to provide a test structure capable of detecting a short between a metal climb occurring at a corner of a gate line and a conductive contact.

본 발명의 일 실시 예에 따른 반도체 장치는, 반도체 기판, 상기 반도체 기판 상에 형성된 절연체, 및 상기 절연체 상에 배치되는 테스트 구조물을 포함하고, 상기 테스트 구조물은, 제1 방향을 따라 연장되며, 상기 제1 방향을 따라 나란히 배치되는 제1 게이트 라인 및 제2 게이트 라인과, 제1 영역에서 상기 제1 게이트 라인과 상기 제2 게이트 라인을 분리하는 게이트 컷 영역과, 상기 제1 방향으로 연장되며, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 인접하게 배치된 제1 도전성 콘택과, 상기 제2 게이트 라인의 제2 영역에 배치되며, 상기 제2 게이트 라인을 상부의 구조물과 연결하기 위한 제2 도전성 콘택과, 상기 제1 도전성 콘택의 영역들 중 상기 게이트 컷 영역에 인접한 제3 영역에 형성되며, 상기 제1 도전성 콘택과 제1 금속층에 형성된 제1 금속 배선을 전기적으로 연결하는 제1 비아와, 상기 제2 도전성 콘택 상에 형성되며, 상기 제2 도전성 콘택과 상기 제1 금속층에 형성된 제2 금속 배선을 전기적으로 연결하는 제2 비아를 포함한다.A semiconductor device according to an embodiment of the present invention includes a semiconductor substrate, an insulator formed on the semiconductor substrate, and a test structure disposed on the insulator, wherein the test structure extends in a first direction, a first gate line and a second gate line disposed side by side along a first direction, a gate cut region separating the first gate line and the second gate line in a first region, and extending in the first direction; a first conductive contact disposed adjacent to the first gate line and the second gate line in a second direction perpendicular to the first direction; disposed in a second region of the second gate line; A second conductive contact for connecting a line to an upper structure, and a first conductive contact formed in a third region adjacent to the gate cut region among regions of the first conductive contact and formed on the first conductive contact and the first metal layer. A first via electrically connecting a metal wire and a second via formed on the second conductive contact and electrically connecting the second conductive contact and a second metal wire formed in the first metal layer.

본 발명의 일 실시 예에 따른 반도체 장치는, 각각이 제1 바이어스 전압을 인가받는 제1 패드 및 제3 패드와, 각각이 접지 전압을 인가받는 제2 패드 및 제4 패드와, 상기 제1 패드와 상기 제2 패드 사이에 연결된 제1 DUT와, 상기 제2 패드와 상기 제3 패드 사이에 연결된 제2 DUT와, 상기 제3 패드와 상기 제4 패드 사이에 연결된 제3 DUT를 포함하고, 상기 제1 내지 제3 DUT들 각각은, 제1 방향을 따라 연장되며, 상기 제1 방향을 따라 나란히 배치되는 제1 게이트 라인 및 제2 게이트 라인과, 제1 영역에서 상기 제1 게이트 라인과 상기 제2 게이트 라인을 분리하는 게이트 컷 영역과, 상기 제1 방향으로 연장되며, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 인접하게 배치된 제1 도전성 콘택을 포함하며, 상기 제1 내지 제3 DUT들은 상기 게이트 컷 영역의 위치 또는 크기가 서로 다르다.A semiconductor device according to an exemplary embodiment of the present invention includes first pads and third pads to which a first bias voltage is applied, second pads and fourth pads to which a ground voltage is applied, and the first pads to which a ground voltage is applied. and a first DUT connected between the second pad, a second DUT connected between the second pad and the third pad, and a third DUT connected between the third pad and the fourth pad, wherein the Each of the first to third DUTs may include a first gate line and a second gate line extending along a first direction and disposed side by side along the first direction, and the first gate line and the first gate line in a first region. a gate cut region separating two gate lines, and a first conductive contact extending in the first direction and disposed adjacent to the first gate line and the second gate line in a second direction perpendicular to the first direction; and wherein the first to third DUTs have different positions or sizes of the gate cut regions.

본 발명의 일 실시 예에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성되는 절연체와, 상기 절연체 상에 배치되는 테스트 구조물을 포함하고, 상기 테스트 구조물은, 제1 방향을 따라 연장되는 제1 게이트 라인들, 및 상기 제1 방향을 따라 연장되며, 상기 제1 방향을 따라 상기 제1 게이트 라인들과 나란히 배치되는 제2 게이트 라인들과, 제1 영역들에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들을 분리하는 게이트 컷 영역들과, 상기 제1 방향으로 연장되며, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 게이트 라인들 및 상기 제2 게이트 라인들과 교대로 배치된 제1 도전성 콘택들과, 상기 제2 게이트 라인들의 제2 영역들에 배치되며, 상기 제2 게이트 라인들을 상부의 구조물과 연결하기 위한 제2 도전성 콘택들과, 상기 제1 도전성 콘택들의 영역들 중 상기 게이트 컷 영역들에 인접한 제3 영역들에 형성되며, 상기 제1 도전성 콘택들과 제1 금속층에 형성된 제1 금속 배선을 전기적으로 연결하는 제1 비아들과, 상기 제2 도전성 콘택들 상에 형성되며, 상기 제2 도전성 콘택들과 상기 제1 금속층에 형성된 제2 금속 배선을 전기적으로 연결하는 제2 비아들을 포함한다.A semiconductor device according to an embodiment of the present invention includes a semiconductor substrate, an insulator formed on the semiconductor substrate, and a test structure disposed on the insulator, wherein the test structure extends in a first direction. First gate lines and second gate lines extending along the first direction and disposed parallel to the first gate lines along the first direction, and the first gate lines in first regions and gate cut regions separating the second gate lines, extending in the first direction, and alternating with the first gate lines and the second gate lines in a second direction perpendicular to the first direction. Disposed first conductive contacts, disposed in second regions of the second gate lines, second conductive contacts for connecting the second gate lines to an upper structure, and regions of the first conductive contacts first vias formed in third regions adjacent to the gate cut regions and electrically connecting the first conductive contacts and a first metal wire formed in the first metal layer; and second vias electrically connecting the second conductive contacts and a second metal wire formed on the first metal layer.

본 발명의 일 실시 예에 따르면, 테스트 구조물을 이용하여 게이트 라인의 코너에서 발생하는 메탈 클라임과 도전성 콘택 사이의 쇼트를 빠르고 용이하게 검출할 수 있는 효과가 있다.According to an embodiment of the present invention, a short between a metal climb and a conductive contact occurring at a corner of a gate line can be quickly and easily detected using a test structure.

또한, 상기 테스트 구조물로 계단형으로 단조 증가하는 바이어스 전압을 인가함으로써, 메탈 클라임과 도전성 콘택 사이의 쇼트를 정량화할 수 있다. In addition, by applying a stepwise monotonically increasing bias voltage to the test structure, a short between the metal climb and the conductive contact may be quantified.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various advantageous advantages and effects of the present invention are not limited to the above, and will be more easily understood in the process of describing specific embodiments of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 2는 도 1의 'A'로 표시된 부분을 확대한 부분 확대도이다.
도 3은 본 발명의 일 실시예에 따른 테스트 구조물을 설명하기 위한 평면도이다.
도 4는 도 3의 'B'로 표시된 부분의 사시도이다.
도 5는 도 3의 Ⅰ-Ⅰ'를 따라서 절단한 단면도이다.
도 6a와 도 6b는 도 3의 Ⅱ-Ⅱ'를 따라서 절단한 단면도이다.
도 7은 도 3의 Ⅲ-Ⅲ'를 따라서 절단한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 제1 바이어스 전압을 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 게이트 라인과 도전성 콘택 사이의 거리와 절연 파괴 전압과의 상관 관계를 나타내는 그래프이다.
도 10은 본 발명의 일 실시예에 따른 테스트 그룹을 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 제1 DUT를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 제2 DUT를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 제3 DUT를 설명하기 위한 도면이다.
도 14는 도 11의'C1'로 표시된 부분의 사시도이다.
도 15는 도 12의'C2'로 표시된 부분의 사시도이다.
도 16은 도 13의'C3'로 표시된 부분의 사시도이다.
도 17은 본 발명의 일 실시예에 따른 테스트 회로를 나타내는 블록도이다.
도 18은 본 발명의 일 실시예에 따른 테스트 구조물을 설명하기 위한 평면도이다.
도 19는 본 발명의 일 실시예에 따른 테스트 구조물을 설명하기 위한 평면도이다.1 is a plan view illustrating a semiconductor device according to an exemplary embodiment of the present invention.
FIG. 2 is a partially enlarged view of a portion indicated by 'A' in FIG. 1 .
3 is a plan view for explaining a test structure according to an embodiment of the present invention.
4 is a perspective view of a portion marked 'B' in FIG. 3;
5 is a cross-sectional view taken along line Ⅰ-Ⅰ′ of FIG. 3 .
6A and 6B are cross-sectional views taken along line II-II' of FIG. 3 .
FIG. 7 is a cross-sectional view taken along line III-III' of FIG. 3 .
8 is a graph showing a first bias voltage according to an embodiment of the present invention.
9 is a graph illustrating a correlation between a distance between a gate line and a conductive contact and a breakdown voltage according to an exemplary embodiment of the present invention.
10 is a block diagram illustrating a test group according to an embodiment of the present invention.
11 is a diagram for explaining a first DUT according to an embodiment of the present invention.
12 is a diagram for explaining a second DUT according to an embodiment of the present invention.
13 is a diagram for explaining a third DUT according to an embodiment of the present invention.
FIG. 14 is a perspective view of a portion marked 'C1' in FIG. 11 .
15 is a perspective view of a portion marked 'C2' in FIG. 12;
FIG. 16 is a perspective view of a portion marked 'C3' in FIG. 13;
17 is a block diagram illustrating a test circuit according to an embodiment of the present invention.
18 is a plan view for explaining a test structure according to an embodiment of the present invention.
19 is a plan view for explaining a test structure according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이고, 도 2는 도 1의 'A'로 표시된 부분을 확대한 부분 확대도이다.FIG. 1 is a plan view illustrating a semiconductor device according to an exemplary embodiment, and FIG. 2 is a partially enlarged view of a portion indicated by 'A' in FIG. 1 .

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 복수의 칩 영역들(CA) 및 상기 칩 영 역들(CA) 사이의 스크라이브 레인 영역(SL)을 포함할 수 있다. 일 예에서, 상기 칩 영역들(CA)의 각각은, 평면으로 보았을 때, 사각형 형상일 수 있다. 1 and 2 , a semiconductor device 1 according to an exemplary embodiment may include a plurality of chip areas CA and a scribe lane area SL between the chip areas CA. can In one example, each of the chip areas CA may have a quadrangular shape when viewed in a plan view.

본 발명의 일 실시예에 따른 반도체 장치(1)는 테스트 영역들(TA)을 포함할 수 있다. The semiconductor device 1 according to an embodiment of the present invention may include test areas TA.

일 예에서, 상기 테스트 영역들(TA)은 상기 스크라이브 레인 영역(SL) 내의 제1 테스트 영역들(TA1)을 포함할 수 있다. In one example, the test areas TA may include first test areas TA1 in the scribe lane area SL.

다른 예에서, 상기 테스트 영역들(TA)은 상기 칩 영역들(CA) 내의 제2 테스트 영역들(TA2)을 포함할 수 있다. In another example, the test areas TA may include second test areas TA2 in the chip areas CA.

또 다른 예에서, 상기 테스트 영역들(TA)은 상기 스크라이브 레인 영역(SL) 내의 상기 제1 테스트 영역들(TA1) 및 상기 칩 영역들(CA) 내의 상기 제2 테스트 영역들(TA2)을 모두 포함할 수 있다. In another example, the test areas TA include both the first test areas TA1 in the scribe lane area SL and the second test areas TA2 in the chip areas CA. can include

상기 테스트 영역들(TA)은 테스트 구조물들이 형성될 수 있는 영역들일 수 있다. The test areas TA may be areas where test structures may be formed.

반도체 장치(1)는 반도체 웨이퍼 상태의 반제품으로 제공될 수 있다. 또는, 반도체 장치(1)는 반도체 웨이퍼 상태의 반제품에서 패키지 공정을 진행하여 패키지 형태로 가공된 반도체 패키지 또는 반도체 칩으로 제공될 수 있다. The semiconductor device 1 may be provided as a semi-finished product in a semiconductor wafer state. Alternatively, the semiconductor device 1 may be provided as a semiconductor package or semiconductor chip processed into a package form by performing a packaging process on a semi-finished product in a semiconductor wafer state.

일반적으로, 반도체 장치를 제조할 때, 희생 게이트 라인은 게이트 컷 영역에 의해 분리되고(게이트 컷 공정), 금속 게이트 대체(replace metal gate, RMG) 공정을 통해 게이트 유전체 및 게이트 전극을 포함하는 게이트 라인을 형성한다. 문턱 전압 등과 같은 소자의 특성을 조절하기 위해서 게이트 라인의 높이를 조절한다. 게이트 라인의 높이를 조절하기 위해서 게이트 라인을 챔퍼링(chamfering)할 수 있다. 챔퍼링 공정 이후 게이트 캐핑 패턴을 형성할 수 있다. 챔퍼링 공정 시 게이트 라인의 코너에서 메탈이 불충분하게 에칭될 수 있다. 따라서, 게이트 라인의 코너에서 메탈 클라임이 발생할 수 있다. 게이트 라인의 코너에서 발생하는 메탈 클라임과 도전성 콘택 사이에서 쇼트가 발생할 수 있다.Generally, when manufacturing a semiconductor device, a sacrificial gate line is separated by a gate cut region (a gate cut process) and a gate line including a gate dielectric and a gate electrode through a replace metal gate (RMG) process. form The height of the gate line is adjusted in order to adjust characteristics of the device, such as a threshold voltage. In order to adjust the height of the gate line, the gate line may be chamfered. After the chamfering process, a gate capping pattern may be formed. During the chamfering process, the metal may be insufficiently etched at the corner of the gate line. Therefore, a metal climb may occur at the corner of the gate line. A short may occur between the metal climb at the corner of the gate line and the conductive contact.

본 발명의 일 실시예에 따른 반도체 장치(1)의 테스트 구조물은 게이트 라인들, 게이트 컷 영역들, 도전성 콘택들, 및 비아들을 포함할 수 있다. 테스트 구조물을 이용하여 유전체의 절연 파괴 전압(breakdown voltage)을 측정할 수 있다. 유전체의 절연 파괴 전압을 알면 게이트 라인과 도전성 콘택 사이의 거리를 알 수 있다. 게이트 라인과 도전성 콘택 사이의 거리가 짧을수록 메탈 클라임의 높이가 높다는 것을 의미한다. 따라서, 게이트 라인과 도전성 콘택 사이의 거리를 알면 게이트 라인의 코너에 형성된 메탈 클라임(metal climb)의 높이를 알 수 있다. 메탈 클라임의 높이가 높을수록 게이트 라인과 도전성 콘택 사이에서 쇼트가 쉽게 발생한다. 따라서, 테스트 구조물을 이용하여 유전체의 절연 파괴 전압을 측정함으로써 게이트 라인과 도전성 콘택 사이의 쇼트를 검출할 수 있다.A test structure of the semiconductor device 1 according to an exemplary embodiment may include gate lines, gate cut regions, conductive contacts, and vias. The breakdown voltage of the dielectric can be measured using the test structure. Knowing the breakdown voltage of the dielectric gives the distance between the gate line and the conductive contact. The shorter the distance between the gate line and the conductive contact, the higher the height of the metal climb. Therefore, if the distance between the gate line and the conductive contact is known, the height of the metal climb formed at the corner of the gate line can be known. The higher the height of the metal climb, the easier it is for a short to occur between the gate line and the conductive contact. Therefore, a short between the gate line and the conductive contact can be detected by measuring the breakdown voltage of the dielectric using the test structure.

또한, 상기 테스트 구조물로 계단형으로 단조 증가하는 바이어스 전압을 인가함으로써 게이트 라인과 도전성 콘택 사이의 쇼트를 정량화할 수 있다.In addition, a short circuit between a gate line and a conductive contact may be quantified by applying a stepwise monotonically increasing bias voltage to the test structure.

이하에서, 상술한 테스트 영역들(TA) 내에 형성될 수 있는 테스트 구조물들의 예시적인 예들에 대하여 설명하기로 한다. 이하에서 설명하는 본 발명의 실시예에 따른 테스트 구조물들은 상기 제1 테스트 영역들(TA1) 내에 형성되거나, 상기 제2 테스트 영역들(TA2) 내에 형성되거나, 또는 상기 제1 및 제2 테스트 영역들(TA1, TA2) 내에 형성될 수 있다. Hereinafter, exemplary examples of test structures that may be formed in the above-described test areas TA will be described. Test structures according to embodiments of the present invention described below may be formed in the first test areas TA1, in the second test areas TA2, or in the first and second test areas. (TA1, TA2).

우선, 도 3 내지 도 6를 참조하여 본 발명의 일 실시예에 따른 반도체 장치(1)의 테스트 구조물들의 예시적인 예를 설명하기로 한다.First, exemplary examples of test structures of the semiconductor device 1 according to an exemplary embodiment will be described with reference to FIGS. 3 to 6 .

도 3은 본 발명의 일 실시예에 따른 테스트 구조물을 설명하기 위한 평면도이다.3 is a plan view for explaining a test structure according to an embodiment of the present invention.

도 3을 참조하면, 반도체 장치(100)는 제1 게이트 라인(PC1), 제2 게이트 라인(PC2), 게이트 컷 영역(CT), 제1 도전성 콘택(CA), 제2 도전성 콘택(CB), 제1 비아(VIA1), 및 제2 비아(VIA2)를 포함할 수 있다. Referring to FIG. 3 , the semiconductor device 100 includes a first gate line PC1 , a second gate line PC2 , a gate cut region CT, a first conductive contact CA, and a second conductive contact CB. , a first via VIA1 , and a second via VIA2 .

제1 게이트 라인(PC1)과 제2 게이트 라인(PC2) 각각은 제1 방향(예컨대, Y-축 방향)으로 연장되며, 제1 게이트 라인(PC1)과 제2 게이트 라인(PC2)은 상기 제1 방향을 따라 나란히 배치될 수 있다. 게이트 컷 영역(CT)은 제1 영역(AR1)에서 제1 게이트 라인(PC1)과 제2 게이트 라인(PC2)을 분리할 수 있다. Each of the first gate line PC1 and the second gate line PC2 extends in a first direction (eg, the Y-axis direction), and the first gate line PC1 and the second gate line PC2 extend in the first direction. They can be arranged side by side along one direction. The gate cut region CT may separate the first gate line PC1 and the second gate line PC2 in the first region AR1.

제1 도전성 콘택(CA)은 상기 제1 방향으로 연장되며, 상기 제1 방향에 수직한 제2 방향(예컨대, X-축 방향)으로 제1 게이트 라인(PC1) 및 제2 게이트 라인(PC2)과 인접하게 나란히 배치될 수 있다.The first conductive contact CA extends in the first direction and extends along the first and second gate lines PC1 and PC2 in a second direction (eg, an X-axis direction) perpendicular to the first direction. It can be arranged side by side adjacent to.

제2 도전성 콘택(CB)은 제2 게이트 라인(PC2)의 제2 영역(AR2)에 형성될 수 있다. 제2 도전성 콘택(CB)은 제2 게이트 라인(PC2)을 상부의 구조물과 연결할 수 있다. The second conductive contact CB may be formed in the second region AR2 of the second gate line PC2. The second conductive contact CB may connect the second gate line PC2 to an upper structure.

제1 비아(VIA1)는 제1 도전성 콘택(CA)의 영역들 중 게이트 컷 영역(CT)에 인접한 제3 영역(AR3)에 형성될 수 있다. 제1 비아(VIA1)는 제1 도전성 콘택(CA)과 제1 금속층에 형성된 제1 금속 배선(M1)을 전기적으로 연결할 수 있다. 제2 비아(VIA2)는 제2 도전성 콘택(CB) 상에 형성될 수 있다. 제2 비아(VIA2)는 제2 도전성 콘택(CB)과 상기 제1 금속층에 형성된 제2 금속 배선(M2)을 전기적으로 연결할 수 있다.The first via VIA1 may be formed in a third region AR3 adjacent to the gate cut region CT among regions of the first conductive contact CA. The first via VIA1 may electrically connect the first conductive contact CA and the first metal wire M1 formed on the first metal layer. The second via VIA2 may be formed on the second conductive contact CB. The second via VIA2 may electrically connect the second conductive contact CB and the second metal wire M2 formed on the first metal layer.

테스트 구조물(TS)은 제1 게이트 라인(PC1)과 제1 도전성 콘택(CA) 사이, 및 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이에 배치된 게이트 스페이서(GS)를 더 포함할 수 있다. The test structure TS further includes gate spacers GS disposed between the first gate line PC1 and the first conductive contact CA and between the second gate line PC2 and the first conductive contact CA. can include

테스트 구조물(TS)은 제1 게이트 라인(PC1)과 게이트 스페이서(GS) 및 제2 게이트 라인(PC2)과 게이트 스페이서(GS) 상의 절연성 캐핑 패턴을 더 포함할 수 있다.The test structure TS may further include insulating capping patterns on the first gate line PC1 and the gate spacer GS and on the second gate line PC2 and the gate spacer GS.

도 4는 도 3의 'B'로 표시된 부분의 사시도이다.4 is a perspective view of a portion marked 'B' in FIG. 3;

도 3과 도 4를 함께 참조하면, 반도체 장치(100)는 제1 게이트 라인(PC1), 제2 게이트 라인(PC2), 게이트 컷 영역(CT), 게이트 스페이서(GS), 및 층간 절연막(ILD)을 포함할 수 있다. Referring to FIGS. 3 and 4 together, the semiconductor device 100 includes a first gate line PC1 , a second gate line PC2 , a gate cut region CT, a gate spacer GS, and an interlayer insulating layer ILD. ) may be included.

제1 게이트 라인(PC1)과 제2 게이트 라인(PC2) 각각은 중심 영역(MD)에서 엣지 영역(ED)으로 갈수록 상부가 돌출되는 돌출부(P1, P2)를 포함할 수 있다. 구체적으로, 제1 게이트 라인(PC1)과 제2 게이트 라인(PC2) 각각의 게이트 전극이 돌출부(P1, P2)를 포함할 수 있다.Each of the first gate line PC1 and the second gate line PC2 may include protruding portions P1 and P2 with upper portions protruding from the center area MD to the edge area ED. Specifically, each gate electrode of the first gate line PC1 and the second gate line PC2 may include protrusions P1 and P2.

돌출부(P1, P2)는 게이트 컷 영역(CT)에 인접한 제1 돌출부(P1), 및 게이트 컷 영역(CT)으로부터 멀어지는 방향으로 돌출되는 제2 돌출부(P2)를 포함할 수 있다. 제1 돌출부(P1)의 상단은 제2 돌출부(P2)의 상단보다 높을 수 있다. The protrusions P1 and P2 may include a first protrusion P1 adjacent to the gate cut region CT and a second protrusion P2 protruding in a direction away from the gate cut region CT. An upper end of the first protrusion P1 may be higher than an upper end of the second protrusion P2.

상술한 바와 같이, 챔퍼링 공정 시 게이트 라인의 코너(CO)에서 메탈이 불충분하게 에칭되어, 게이트 라인의 코너(CO)에서 메탈 클라임이 발생할 수 있다. 게이트 컷 영역(CT)에 인접한 제1 돌출부(P1)는 메탈 클라임으로 지칭될 수 있으며, 메탈 클라임의 높이가 높을수록 제1 게이트 라인(PC1)과 제1 도전성 콘택(CA) 사이, 및 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이에서 쇼트가 쉽게 발생할 수 있다. As described above, during the chamfering process, the metal is insufficiently etched at the corner CO of the gate line, and a metal climb may occur at the corner CO of the gate line. The first protrusion P1 adjacent to the gate cut region CT may be referred to as a metal climb, and as the height of the metal climb increases, the gap between the first gate line PC1 and the first conductive contact CA and the second A short may easily occur between the gate line PC2 and the first conductive contact CA.

도 5는 도 3의 Ⅰ-Ⅰ'를 따라서 절단한 단면도이다.5 is a cross-sectional view taken along line Ⅰ-Ⅰ′ of FIG. 3 .

도 3과 도 5를 함께 참조하면, 반도체 장치(100)는 반도체 기판(SUB), 반도체 기판(SUB) 상에 형성된 절연층(INS), 및 절연층(ISN) 상에 배치된 테스트 구조물을 포함할 수 있다. 상기 테스트 구조물은 제1 도전성 콘택(CA), 및 제1 게이트 라인(PC1)과 제2 게이트 라인(PC2)을 분리하는 게이트 컷 영역(CT)을 포함할 수 있다. 게이트 컷 영역(CT)과 제1 도전성 콘택(CA) 사이에는 층간 절연막(ILD)과 게이트 스페이서(GS)가 배치될 수 있다. Referring to FIGS. 3 and 5 together, the semiconductor device 100 includes a semiconductor substrate SUB, an insulating layer INS formed on the semiconductor substrate SUB, and a test structure disposed on the insulating layer ISN. can do. The test structure may include a first conductive contact CA and a gate cut region CT separating the first gate line PC1 and the second gate line PC2 . An interlayer insulating layer ILD and a gate spacer GS may be disposed between the gate cut region CT and the first conductive contact CA.

제1 비아(VIA1)는 제1 도전성 콘택(CA)의 영역들 중 게이트 컷 영역(CT)에 인접한 제3 영역(AR3)에 형성될 수 있다. 제1 비아(VIA1)는 제1 도전성 콘택(CA)과 제1 금속층에 형성된 제1 금속 배선(M1)을 전기적으로 연결할 수 있다. 제1 도전성 콘택(CA)은 제3 영역(AR3)에서 제1 높이(H1)를 가질 수 있다.The first via VIA1 may be formed in a third region AR3 adjacent to the gate cut region CT among regions of the first conductive contact CA. The first via VIA1 may electrically connect the first conductive contact CA and the first metal wire M1 formed on the first metal layer. The first conductive contact CA may have a first height H1 in the third region AR3.

제1 금속 배선(M1)은 제1 패드에 연결될 수 있다. 테스트 동작에서, 상기 제1 패드를 통해서 제1 금속 배선(M1)으로 제1 바이어스 전압이 인가될 수 있다. 상기 제1 바이어스 전압은 일정한 시간 간격마다 일정한 전압 간격의 계단형으로 단조 증가할 수 있다. The first metal wire M1 may be connected to the first pad. During the test operation, a first bias voltage may be applied to the first metal wire M1 through the first pad. The first bias voltage may monotonically increase in a stepwise fashion at regular voltage intervals at regular time intervals.

상기 제1 바이어스 전압을 인가한 후 상기 제1 패드를 통해서 전류를 측정할 수 있다. 상기 제1 패드를 통해서 측정된 전류의 크기가 미리 정해진 크기 이상이거나, 상기 제1 패드를 통해서 측정된 전류의 크기가 이전 시간 대비 기준 크기 이상으로 증가한 경우 테스트 동작은 종료될 수 있다. 이 때의 전압은 절연 파괴 전압(dielectric breakdown voltage)으로 지칭될 수 있다. 절연 파괴 전압은 층간 절연막(ILD)과 게이트 스페이서(GS)에 강한 전기장이 인가되어 유전체 전류 흐름이 급격히 증가되어 전기 절연성이 소실되는 절연 파괴가 일어나는 전압을 의미할 수 있다. 다시 말해, 절연 파괴 전압에서 게이트 라인과 제1 도전성 콘택(CA)은 쇼트될 수 있다. After applying the first bias voltage, a current may be measured through the first pad. The test operation may be terminated when the magnitude of the current measured through the first pad is equal to or greater than a predetermined magnitude or when the magnitude of the current measured through the first pad increases to a reference magnitude or greater compared to a previous time. The voltage at this time may be referred to as a dielectric breakdown voltage. The dielectric breakdown voltage may refer to a voltage at which a dielectric breakdown occurs in which electrical insulation is lost because a strong electric field is applied to the interlayer insulating layer ILD and the gate spacer GS to rapidly increase dielectric current flow. In other words, at the dielectric breakdown voltage, the gate line and the first conductive contact CA may be shorted.

도 6a와 도 6b는 도 3의 Ⅱ-Ⅱ'를 따라서 절단한 단면도이다.6A and 6B are cross-sectional views taken along line II-II' of FIG. 3 .

도 6a와 도 6b를 함께 참조하면, 반도체 장치(100A, 100B)는 반도체 기판(SUB), 반도체 기판(SUB) 상에 형성된 절연층(INS), 및 절연층(ISN) 상에 배치된 테스트 구조물을 포함할 수 있다. 상기 테스트 구조물은 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA)을 포함할 수 있다. 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이에는 층간 절연막(ILD)과 게이트 스페이서(GS)가 배치될 수 있다. 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA)은 층간 절연막(ILD)과 게이트 스페이서(GS)에 의해 상호 절연될 수 있다. Referring to FIGS. 6A and 6B together, the semiconductor devices 100A and 100B include a semiconductor substrate SUB, an insulating layer INS formed on the semiconductor substrate SUB, and a test structure disposed on the insulating layer ISN. can include The test structure may include a second gate line PC2 and a first conductive contact CA. An interlayer insulating layer ILD and a gate spacer GS may be disposed between the second gate line PC2 and the first conductive contact CA. The second gate line PC2 and the first conductive contact CA may be insulated from each other by the interlayer insulating layer ILD and the gate spacer GS.

제2 게이트 라인(PC2)은 게이트 유전체층(GD) 및 게이트 유전체층(GD) 상의 게이트 전극(GE)을 포함할 수 있다. 게이트 유전체층(GD)은 고유전율 물질(high-K dielectric)을 포함할 수 있다. 반도체 장치(100A, 100B)는 제2 게이트 라인(PC2)과 게이트 스페이서(GS) 상의 절연성 캐핑 패턴(CAP)을 더 포함할 수 있다. The second gate line PC2 may include a gate dielectric layer GD and a gate electrode GE on the gate dielectric layer GD. The gate dielectric layer GD may include a high-K dielectric. The semiconductor devices 100A and 100B may further include an insulating capping pattern CAP on the second gate line PC2 and the gate spacer GS.

제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이의 거리는 메탈 클라임(P1)의 상단에서 도전성 콘택(CA)까지의 가장 짧은 거리를 의미할 수 있다. 도 6a에서 제2 게이트 라인(PC2)과 도전성 콘택(CA) 사이의 거리는 제1 거리(D1)일 수 있고, 도 6b의 제2 게이트 라인(PC2)과 도전성 콘택(CA) 사이의 거리는 제2 거리(D2)일 수 있다. 일례로, 도 6b의 메탈 클라임(P1)의 상단은 도 6a의 메탈 클라임(P1)의 상단 보다 높고, 제2 거리(D2)는 제1 거리(D1)보다 짧을 수 있다. 따라서, 도 6a의 반도체 장치(100A)보다 도 6b의 반도체 장치(100B)에서 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이의 쇼트가 쉽게 발생할 수 있다. A distance between the second gate line PC2 and the first conductive contact CA may mean the shortest distance from the top of the metal climb P1 to the conductive contact CA. In FIG. 6A , the distance between the second gate line PC2 and the conductive contact CA may be a first distance D1 , and the distance between the second gate line PC2 and the conductive contact CA in FIG. 6B may be a second distance D1 . It may be the distance D2. For example, the upper end of the metal climb P1 of FIG. 6B may be higher than the upper end of the metal climb P1 of FIG. 6A, and the second distance D2 may be shorter than the first distance D1. Therefore, a short between the second gate line PC2 and the first conductive contact CA may more easily occur in the semiconductor device 100B of FIG. 6B than in the semiconductor device 100A of FIG. 6A.

테스트 동작에서 절연 파괴 전압을 측정할 수 있다. 절연 파괴 전압을 알면 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이의 거리를 알 수 있다. 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이의 거리가 짧을수록 메탈 클라임(P1)의 높이가 높다는 것을 의미한다. 따라서, 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이의 거리를 알면 제2 게이트 라인(PC2)의 코너에 형성된 메탈 클라임(P1)의 높이를 알 수 있다. 메탈 클라임(P1)의 높이가 높을수록 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이에서 쇼트가 쉽게 발생할 수 있다. 따라서, 테스트 구조물을 이용하여 절연 파괴 전압을 측정함으로써 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이의 쇼트를 검출할 수 있다. In test operation, the breakdown voltage can be measured. If the dielectric breakdown voltage is known, the distance between the second gate line PC2 and the first conductive contact CA can be known. The shorter the distance between the second gate line PC2 and the first conductive contact CA means that the height of the metal climb P1 increases. Therefore, if the distance between the second gate line PC2 and the first conductive contact CA is known, the height of the metal climb P1 formed at the corner of the second gate line PC2 can be known. As the height of the metal climb P1 increases, a short may easily occur between the second gate line PC2 and the first conductive contact CA. Accordingly, a short between the second gate line PC2 and the first conductive contact CA may be detected by measuring the dielectric breakdown voltage using the test structure.

또한, 도 5를 참조하여 설명한 바와 같이, 테스트 동작에서, 제1 패드를 통해서 제1 금속 배선(M1)으로 인가되는 제1 바이어스 전압은 일정한 시간 간격마다 일정한 전압 간격의 계단형으로 단조 증가할 수 있다. 따라서, 테스트 구조물을 이용하여 절연 파괴 전압을 측정함으로써 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이의 쇼트를 정량화할 수 있다. In addition, as described with reference to FIG. 5 , in the test operation, the first bias voltage applied to the first metal wire M1 through the first pad may monotonically increase in a stepwise fashion at regular voltage intervals at regular time intervals. there is. Accordingly, the short circuit between the second gate line PC2 and the first conductive contact CA may be quantified by measuring the dielectric breakdown voltage using the test structure.

도 7은 도 3의 Ⅲ-Ⅲ'를 따라서 절단한 단면도이다.FIG. 7 is a cross-sectional view taken along line III-III' of FIG. 3 .

도 3과 도 7을 함께 참조하면, 반도체 장치(100)는 반도체 기판(SUB), 반도체 기판(SUB) 상에 형성된 절연층(INS), 및 절연층(ISN) 상에 배치된 테스트 구조물을 포함할 수 있다. 상기 테스트 구조물은 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA)을 포함할 수 있다. 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이에는 층간 절연막(ILD)과 게이트 스페이서(GS)가 배치될 수 있다. 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA)은 층간 절연막(ILD)과 게이트 스페이서(GS)에 의해 상호 절연될 수 있다. 제2 게이트 라인(PC2)은 게이트 유전체층(GD) 및 게이트 유전체층(GD) 상의 게이트 전극(GE)을 포함할 수 있다.Referring to FIGS. 3 and 7 together, the semiconductor device 100 includes a semiconductor substrate SUB, an insulating layer INS formed on the semiconductor substrate SUB, and a test structure disposed on the insulating layer ISN. can do. The test structure may include a second gate line PC2 and a first conductive contact CA. An interlayer insulating layer ILD and a gate spacer GS may be disposed between the second gate line PC2 and the first conductive contact CA. The second gate line PC2 and the first conductive contact CA may be insulated from each other by the interlayer insulating layer ILD and the gate spacer GS. The second gate line PC2 may include a gate dielectric layer GD and a gate electrode GE on the gate dielectric layer GD.

제2 게이트 라인(PC2) 상에 제2 도전성 콘택(CB)이 형성될 수 있고, 제2 도전성 콘택(CB) 상에 제2 비아(VIA2)가 형성될 수 있다. 제2 도전성 콘택(CB)은 제2 게이트 라인(PC2)을 상부의 구조물인 제2 비아(VIA2)와 연결할 수 있다. A second conductive contact CB may be formed on the second gate line PC2 and a second via VIA2 may be formed on the second conductive contact CB. The second conductive contact CB may connect the second gate line PC2 to the second via VIA2 as an upper structure.

제2 비아(VIA2)는 제2 도전성 콘택(CB)과 제1 금속층에 형성된 제2 금속 배선(M2)을 전기적으로 연결할 수 있다. 제2 금속 배선(M2)은 제2 패드에 연결될 수 있다. 테스트 동작에서, 상기 제2 패드를 통해서 제2 금속 배선(M2)으로 제2 바이어스 전압이 인가될 수 있다. 상기 제2 바이어스 전압은 접지 전압일 수 있다. The second via VIA2 may electrically connect the second conductive contact CB and the second metal wire M2 formed in the first metal layer. The second metal wire M2 may be connected to the second pad. During the test operation, a second bias voltage may be applied to the second metal wire M2 through the second pad. The second bias voltage may be a ground voltage.

제1 도전성 콘택(CA)은 제2 게이트 라인(PC2)의 제2 영역(AR2)에 인접한 제4 영역(AR4)을 포함할 수 있다. 제1 도전성 콘택(CA)은 제4 영역(AR4)에서 제2 높이(H2)를 가질 수 있다. 도 5를 참조하여 설명한 바와 같이, 제1 도전성 콘택(CA)은 제3 영역(AR3)에서 제1 높이(H1)를 가질 수 있다. 제2 높이(H2)는 제1 높이(H1)보다 낮을 수 있다.The first conductive contact CA may include a fourth region AR4 adjacent to the second region AR2 of the second gate line PC2. The first conductive contact CA may have a second height H2 in the fourth area AR4 . As described with reference to FIG. 5 , the first conductive contact CA may have a first height H1 in the third region AR3 . The second height H2 may be lower than the first height H1.

본 발명의 일 실시예에 따른 반도체 장치(100)는 활성 영역을 포함하지 않을 수 있다. 이로 인해, 반도체 장치(100)에는 소스/드레인이 형성되지 않을 수 있다. 따라서, 소스/드레인과 제2 게이트 라인(PC2)의 쇼트를 방지할 수 있다. 따라서, 테스트 구조물을 이용하여 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA)의 쇼트를 검출할 수 있다.The semiconductor device 100 according to an exemplary embodiment may not include an active region. For this reason, a source/drain may not be formed in the semiconductor device 100 . Therefore, a short circuit between the source/drain and the second gate line PC2 can be prevented. Therefore, a short circuit between the second gate line PC2 and the first conductive contact CA may be detected using the test structure.

또한, 반도체 장치(100)는 제1 게이트 라인(PC1)과 제2 게이트 라인(PC2)을 분리하는 게이트 컷 영역(CT)에 인접하도록 제1 도전성 콘택(CA) 상에 제1 비아(VIA1)가 형성될 수 있다. 따라서, 테스트 동작에서 메탈 클라임(metal climb)을 확인할 수 있으며, 테스트 동작에서 계단형으로 단조 증가하는 바이어스 전압을 인가하여 메탈 클라임(metal climb)의 높이를 정량화할 수 있다. 다시 말해, 반도체 장치(100)를 이용하여 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA)의 쇼트를 정량화할 수 있다. In addition, the semiconductor device 100 includes a first via VIA1 on the first conductive contact CA to be adjacent to the gate cut region CT separating the first gate line PC1 and the second gate line PC2. can be formed. Accordingly, a metal climb can be checked in the test operation, and the height of the metal climb can be quantified by applying a stepwise monotonically increasing bias voltage in the test operation. In other words, a short between the second gate line PC2 and the first conductive contact CA may be quantified using the semiconductor device 100 .

도 8은 본 발명의 일 실시예에 따른 제1 바이어스 전압을 나타내는 그래프이고, 도 9는 본 발명의 일 실시예에 따른 게이트 라인과 도전성 콘택 사이의 거리와 절연 파괴 전압과의 상관 관계를 나타내는 그래프이다.8 is a graph showing a first bias voltage according to an embodiment of the present invention, and FIG. 9 is a graph showing a correlation between a distance between a gate line and a conductive contact and a breakdown voltage according to an embodiment of the present invention. am.

테스트 동작에서, 제1 패드를 통해서 제1 바이어스 전압이 인가될 수 있다. 도 8에 도시된 바와 같이, 상기 제1 바이어스 전압은 일정한 시간 간격(tstep)마다 일정한 전압 간격(Vstep)의 계단형으로 단조 증가할 수 있다. In the test operation, a first bias voltage may be applied through the first pad. As shown in FIG. 8 , the first bias voltage may monotonically increase in a stepwise fashion at constant voltage intervals (V step ) at regular time intervals (t step ).

상기 테스트 동작 동안 상기 제1 패드의 전류를 측정할 수 있다. 상기 제1 패드를 통해서 측정된 전류의 크기가 미리 정해진 크기 이상이거나, 상기 제1 패드를 통해서 측정된 전류의 크기가 이전 시간 대비 기준 크기 이상으로 증가한 경우 테스트 동작은 종료될 수 있다. 이 때의 전압은 절연 파괴 전압(dielectric breakdown voltage)으로 지칭될 수 있다. 다시 말해, 제1 패드의 전류에 기초하여 도전성 콘택과 게이트 라인 사이의 유전체의 절연 파괴 전압을 검출할 수 있다. During the test operation, a current of the first pad may be measured. The test operation may be terminated when the magnitude of the current measured through the first pad is equal to or greater than a predetermined magnitude or when the magnitude of the current measured through the first pad increases to a reference magnitude or greater compared to a previous time. The voltage at this time may be referred to as a dielectric breakdown voltage. In other words, a dielectric breakdown voltage between the conductive contact and the gate line may be detected based on the current of the first pad.

도 9는 도전성 콘택(CA)과 게이트 라인(PC) 사이의 거리 및 절연 파괴 전압(Vbd)의 상관 관계를 나타내는 그래프이다. 도 9에 도시된 바와 같이, 절연 파괴 전압(Vbd)은 게이트 라인(PC)과 도전성 콘택(CA) 사이의 거리와 정비례할 수 있다. 도전성 콘택(CA)과 게이트 라인(PC) 사이의 거리 및 절연 파괴 전압(Vbd)의 상관 관계에 기초하여, 상기 테스트 동작 동안 검출된 절연 파괴 전압에 대응하는 도전성 콘택(CA)과 게이트 라인(PC) 사이의 거리를 분석할 수 있다.9 is a graph showing a correlation between the distance between the conductive contact CA and the gate line PC and the dielectric breakdown voltage Vbd. As shown in FIG. 9 , the breakdown voltage Vbd may be directly proportional to the distance between the gate line PC and the conductive contact CA. Based on the correlation between the distance between the conductive contact CA and the gate line PC and the dielectric breakdown voltage Vbd, the conductive contact CA and the gate line PC corresponding to the dielectric breakdown voltage detected during the test operation ) to analyze the distance between them.

도전성 콘택(CA)과 게이트 라인(PC) 사이의 거리를 알면, 게이트 라인(PC)의 코너에 형성된 메탈 클라임의 높이를 알 수 있다. 메탈 클라임의 높이가 높을수록 게이트 라인(PC)과 도전성 콘택(CA) 사이에서 쇼트가 쉽게 발생할 수 있다. 따라서, 상기 제1 패드의 전류에 기초하여 도전성 콘택(CA)과 상기 게이트 라인(PC) 사이의 쇼트를 검출할 수 있다.If the distance between the conductive contact CA and the gate line PC is known, the height of the metal climb formed at the corner of the gate line PC can be known. As the height of the metal climb increases, a short may easily occur between the gate line PC and the conductive contact CA. Accordingly, a short between the conductive contact CA and the gate line PC may be detected based on the current of the first pad.

예컨대, 절연 파괴 전압(Vbd)이 기준 값(SPEC) 이하이면, 도전성 콘택(CA)과 상기 게이트 라인(PC) 사이의 거리도 특정 값 이하이므로, 제품의 신뢰성을 보증할 수 없다. 따라서, 도전성 콘택(CA)과 상기 게이트 라인(PC) 사이의 거리를 모니터링하고, 절연 파괴 전압(Vbd)이 기준 값(SPEC)보다 큰 값을 갖도록 공정을 개선할 수 있다. For example, if the dielectric breakdown voltage Vbd is less than the reference value SPEC, the distance between the conductive contact CA and the gate line PC is also less than a specific value, so reliability of the product cannot be guaranteed. Accordingly, a process may be improved so that the distance between the conductive contact CA and the gate line PC is monitored and the dielectric breakdown voltage Vbd has a higher value than the reference value SPEC.

도 10은 본 발명의 일 실시예에 따른 테스트 그룹을 나타내는 블록도이다.10 is a block diagram illustrating a test group according to an embodiment of the present invention.

도 10을 참조하면, 테스트 그룹(TG)은 복수의 패드들(PAD1-PADn), 복수의 패드들(PAD1-PADn) 사이에 연결된 테스트 대상 디바이스(Device Under Test, DUT)들(DUT1-DUTn-1)을 포함할 수 있다. Referring to FIG. 10 , the test group TG includes a plurality of pads PAD1-PADn and devices under test (DUTs) DUT1-DUTn- connected between the plurality of pads PAD1-PADn. 1) can be included.

복수의 패드들(PAD1-PADn)로 제1 바이어스 전압(VBIAS1) 또는 제2 바이어스 전압(VBIAS2)이 인가될 수 있다. 예컨대, 복수의 패드들(PAD1-PADn) 중 홀수번째 패드들로 제1 바이어스 전압(VBIAS1)이 인가될 수 있고, 복수의 패드들(PAD1-PADn) 중 짝수번째 패드들로 제2 바이어스 전압(VBIAS2)이 인가될 수 있다. 제1 바이어스 전압(VBIAS1)은 일정한 시간 간격마다 일정한 전압 간격의 계단형으로 단조 증가하고, 제2 바이어스 전압(VBIAS2)은 접지 전압일 수 있다. A first bias voltage V BIAS1 or a second bias voltage V BIAS2 may be applied to the plurality of pads PAD1 to PADn. For example, the first bias voltage V BIAS1 may be applied to odd-numbered pads among the plurality of pads PAD1-PADn, and the second bias voltage V BIAS1 may be applied to even-numbered pads among the plurality of pads PAD1-PADn. (V BIAS2 ) may be applied. The first bias voltage V BIAS1 monotonically increases in a stepwise fashion at regular voltage intervals at regular time intervals, and the second bias voltage V BIAS2 may be a ground voltage.

테스트 동작 동안, 복수의 패드들(PAD1-PADn) 중 홀수번째 패드들로 제1 바이어스 전압(VBIAS1)이 독립적으로 인가되고, 홀수번째 패드들로부터 독립적으로 전류가 측정될 수 있다. 복수의 패드들(PAD1-PADn) 중 짝수번째 패드들로 하나의 노드를 통해서 제2 바이어스 전압(VBIAS2)이 인가될 수 있다. During the test operation, the first bias voltage V BIAS1 may be independently applied to odd-numbered pads among the plurality of pads PAD1 -PADn, and current may be independently measured from the odd-numbered pads. The second bias voltage V BIAS2 may be applied to even-numbered pads among the plurality of pads PAD1 -PADn through one node.

도 10에 도시된 바에 따르면, 제1 패드(PAD1)와 제3 패드(PAD3) 각각은 제1 바이어스 전압(VBIAS1)을 인가받을 수 있고, 제2 패드(PAD2)와 제4 패드(PAD4) 각각은 제2 바이어스 전압(VBIAS2)을 인가받을 수 있다. 제1 패드(PAD1)와 제2 패드(PAD2) 사이에 제1 DUT(DUT1)가 연결될 수 있고, 제2 패드(PAD2)와 제3 패드(PAD3) 사이에 제2 DUT(DUT2)가 연결될 수 있으며, 제3 패드(PAD3)와 제4 패드(PAD4) 사이에 제3 DUT(DUT3)가 연결될 수 있다. As shown in FIG. 10 , each of the first and third pads PAD1 and PAD3 may receive a first bias voltage V BIAS1 , and the second and fourth pads PAD2 and PAD4 may receive a first bias voltage V BIAS1 . Each may receive a second bias voltage V BIAS2 . The first DUT (DUT1) may be connected between the first pad (PAD1) and the second pad (PAD2), and the second DUT (DUT2) may be connected between the second pad (PAD2) and the third pad (PAD3). A third DUT (DUT3) may be connected between the third pad (PAD3) and the fourth pad (PAD4).

테스트 대상 디바이스들(DUT1-DUTn-1) 각각은 반도체 기판, 상기 반도체 기판 상에 형성된 절연층, 및 상기 절연층 상에 배치되는 테스트 구조물을 포함할 수 있다. 상기 테스트 구조물은 앞서 도 3 내지 도 7을 참조하여 설명한 테스트 구조물일 수 있다. Each of the devices under test DUT1 to DUTn-1 may include a semiconductor substrate, an insulating layer formed on the semiconductor substrate, and a test structure disposed on the insulating layer. The test structure may be the test structure previously described with reference to FIGS. 3 to 7 .

불량의 원인을 파악하기 위해 테스트 대상 디바이스들(DUT1-DUTn-1)은 서로 다른 테스트 구조를 가질 수 있다. 일례로, 테스트 대상 디바이스들(DUT1-DUTn-1)은 게이트 컷 영역의 위치 및/또는 크기가 서로 다를 수 있다. 게이트 컷 영역의 위치 및/또는 크기가 변하면, 메탈 클라임이 발생하는 게이트 라인의 코너의 위치가 변할 수 있다. In order to determine the cause of the defect, the devices under test (DUT1-DUTn-1) may have different test structures. For example, the devices under test (DUT1 to DUTn-1) may have different positions and/or sizes of gate cut regions. If the location and/or size of the gate cut region is changed, the location of the corner of the gate line where the metal climb occurs may be changed.

도 11은 본 발명의 일 실시예에 따른 제1 DUT를 설명하기 위한 도면이고, 도 12는 본 발명의 일 실시예에 따른 제2 DUT를 설명하기 위한 도면이고, 도 13은 본 발명의 일 실시예에 따른 제3 DUT를 설명하기 위한 도면이다.11 is a diagram for explaining a first DUT according to an embodiment of the present invention, FIG. 12 is a diagram for explaining a second DUT according to an embodiment of the present invention, and FIG. 13 is a diagram for explaining an embodiment of the present invention. It is a diagram for explaining the third DUT according to the example.

도 11 내지 도 13을 참조하면, 제1 내지 제3 DUT들(DUT1-DUT3) 각각은 제1 게이트 라인(PC1), 제2 게이트 라인(PC2), 게이트 컷 영역(CT), 제1 도전성 콘택(CA), 제2 도전성 콘택(CB), 제1 비아(VIA1), 및 제2 비아(VIA2)를 포함할 수 있다.11 to 13, each of the first to third DUTs DUT1 to DUT3 includes a first gate line PC1, a second gate line PC2, a gate cut region CT, and a first conductive contact. (CA), a second conductive contact (CB), a first via (VIA1), and a second via (VIA2).

제1 게이트 라인(PC1)과 제2 게이트 라인(PC2) 각각은 제1 방향(예컨대, Y축 방향)을 따라 연장되며, 제1 게이트 라인(PC1)과 제2 게이트 라인(PC2)은 상기 제1 방향을 따라 나란히 배치될 수 있다. 게이트 컷 영역(CT)은 제1 영역(AR1)에서 제1 게이트 라인(PC1)과 제2 게이트 라인(PC2)을 분리할 수 있다. Each of the first gate line PC1 and the second gate line PC2 extends in a first direction (eg, the Y-axis direction), and the first gate line PC1 and the second gate line PC2 extend along the first direction. They can be arranged side by side along one direction. The gate cut region CT may separate the first gate line PC1 and the second gate line PC2 in the first region AR1.

제1 도전성 콘택(CA)은 상기 제1 방향으로 연장되며, 상기 제1 방향에 수직한 제2 방향(예컨대, X축 방향)으로 제1 게이트 라인(PC1) 및 제2 게이트 라인(PC2)과 인접하게 배치될 수 있다. 제2 도전성 콘택(CB)은 제2 게이트 라인(PC2)의 제2 영역(AR2)에 배치되며, 제2 게이트 라인(PC2)을 상부의 구조물과 연결할 수 있다.The first conductive contact CA extends in the first direction and extends along the first and second gate lines PC1 and PC2 in a second direction perpendicular to the first direction (eg, the X-axis direction). may be placed adjacently. The second conductive contact CB is disposed in the second region AR2 of the second gate line PC2 and may connect the second gate line PC2 to an upper structure.

제1 비아(VIA1)는 제1 도전성 콘택(CA)의 영역들 중 게이트 컷 영역(CT)에 인접한 제3 영역(AR3)에 형성되며, 제1 도전성 콘택(CA)과 제1 금속층에 형성된 제1 금속 배선(M1)을 전기적으로 연결할 수 있다. 제2 비아(VIA2)는 제2 도전성 콘택(CB) 상에 형성되며, 제2 도전성 콘택(CB)과 상기 제1 금속층에 형성된 제2 금속 배선(M2)을 전기적으로 연결할 수 있다.The first via VIA1 is formed in the third region AR3 adjacent to the gate cut region CT among the regions of the first conductive contact CA, and formed in the first conductive contact CA and the first metal layer. 1 The metal wiring (M1) can be electrically connected. The second via VIA2 is formed on the second conductive contact CB, and may electrically connect the second conductive contact CB and the second metal wire M2 formed on the first metal layer.

제1 내지 제3 DUT들(DUT1-DUT3)은 게이트 컷 영역(CT)의 위치 또는 크기가 서로 다를 수 있다. 일례로, 도 11에 도시된 제1 DUT(DUT1)에서, 게이트 컷 영역(CT)은 제1 비아(VIA1)가 형성된 제3 영역(AR3)의 엣지에서 제1 방향으로 제1 거리(D1)만큼 이동할 수 있다. 도 12에 도시된 제2 DUT(DUT2)에서, 게이트 컷 영역(CT)은 제1 비아(VIA1)가 형성된 제3 영역(AR3)의 엣지에서 제1 방향으로 제1 거리(D1)보다 큰 제2 거리(D2)만큼 이동할 수 있다. 도 13에 도시된 제3 DUT(DUT3)에서, 게이트 컷 영역(CT)은 제1 비아(VIA1)가 형성된 제3 영역(AR3)의 양쪽 엣지에서 제1 방향으로 제1 거리(D1) 및 제2 거리(D2)와 다른 제3 거리(D3)만큼 증가할 수 있다. The first to third DUTs DUT1 to DUT3 may have different positions or sizes of gate cut regions CT. For example, in the first DUT (DUT1) illustrated in FIG. 11 , the gate cut region CT has a first distance D1 in the first direction from the edge of the third region AR3 where the first via VIA1 is formed. can move as much as In the second DUT (DUT2) shown in FIG. 12 , the gate cut region CT has a first distance greater than the first distance D1 in the first direction from the edge of the third region AR3 where the first via VIA1 is formed. It can move as much as 2 distances (D2). In the third DUT (DUT3) shown in FIG. 13 , the gate cut region CT has a first distance D1 and a second distance D1 in the first direction from both edges of the third region AR3 where the first via VIA1 is formed. It may increase by a third distance D3 different from the second distance D2.

도 14는 도 11의'C1'로 표시된 부분의 사시도이고, 도 15는 도 12의'C2'로 표시된 부분의 사시도이고, 도 16은 도 13의'C3'로 표시된 부분의 사시도이다.FIG. 14 is a perspective view of a portion indicated by 'C1' in FIG. 11, FIG. 15 is a perspective view of a portion indicated by 'C2' in FIG. 12, and FIG. 16 is a perspective view of a portion indicated by 'C3' in FIG. 13.

도 14 내지 도 16에 도시된 바와 같이, 게이트 컷 영역(CT)의 위치 및/또는 크기가 변하면, 메탈 클라임(P1)이 발생하는 게이트 라인(PC1, PC2)의 코너의 위치가 변할 수 있다. 따라서, 게이트 라인(PC1, PC2)과 도전성 콘택(CA)의 위치에 따라서 검출 가능한 불량이 다를 수 있다. 다시 말해, 어떤 공정에서 불량이 발생했는지 원인을 파악하기가 용이할 수 있다.As shown in FIGS. 14 to 16 , when the location and/or size of the gate cut region CT is changed, the location of the corner of the gate lines PC1 and PC2 where the metal climb P1 occurs may be changed. . Accordingly, detectable defects may be different according to positions of the gate lines PC1 and PC2 and the conductive contact CA. In other words, it may be easy to determine the cause in which process the defect occurred.

예컨대, 도 14에 도시된 제1 실시 예, 도 15에 도시된 제2 실시 예, 및 도 16에 도시된 제3 실시 예 각각의 테스트 동작에서 절연 파괴 전압을 측정할 수 있다. 제1 실시 예의 테스트 동작에서 제1 절연 파괴 전압이 측정될 수 있고, 제2 실시 예의 테스트 동작에서 제2 절연 파괴 전압이 측정될 수 있으며, 제3 실시 예의 테스트 동작에서 제3 절연 파괴 전압이 측정될 수 있다.For example, the breakdown voltage may be measured in each of the test operations of the first embodiment shown in FIG. 14, the second embodiment shown in FIG. 15, and the third embodiment shown in FIG. 16. A first dielectric breakdown voltage may be measured in the test operation of the first embodiment, a second dielectric breakdown voltage may be measured in the test operation of the second embodiment, and a third dielectric breakdown voltage may be measured in the test operation of the third embodiment. It can be.

제1 내지 제3 실시 예들의 테스트 동작에서 제1 절연 파괴 전압과 제2 절연 파괴 전압이 서로 비슷한 값을 가지고, 제3 절연 파괴 전압이 제1 및 제2 절연 파괴 전압들보다 큰 값을 가지면 공정이 정상적으로 진행되었다는 것을 의미할 수 있다.In the test operations of the first to third embodiments, if the first dielectric breakdown voltage and the second dielectric breakdown voltage have similar values and the third dielectric breakdown voltage has a higher value than the first and second dielectric breakdown voltages, the process This may mean that it proceeded normally.

제1 내지 제3 실시 예들의 테스트 동작에서 제1 내지 제3 절연 파괴 전압들의 서로 동일하면, 챔퍼링 공정이 정상적으로 진행되지 않았거나 또는 도전성 콘택(CA)의 리세스 공정이 정상적으로 진행되지 않았다는 것을 의미할 수 있다.In the test operations of the first to third embodiments, if the first to third dielectric breakdown voltages are equal to each other, it means that the chamfering process did not normally proceed or the recess process of the conductive contact CA did not normally proceed. can do.

제1 내지 제3 실시 예들의 테스트 동작에서 제1 절연 파괴 전압이 제2 및 제3 절연 파괴 전압들 보다 큰 값을 가지면 게이트 컷 공정이 정상적으로 진행되지 않았다는 것을 의미할 수 있다.In the test operations of the first to third embodiments, when the first dielectric breakdown voltage has a higher value than the second and third dielectric breakdown voltages, it may mean that the gate cut process did not normally proceed.

도 17은 본 발명의 일 실시예에 따른 테스트 회로를 나타내는 블록도이다.17 is a block diagram illustrating a test circuit according to an embodiment of the present invention.

도 17을 참조하면, 테스트 회로(TC)는 테스트 대상 디바이스(DUT), 제1 그룹의 패드들(PAD1-1 내지 PADn-1), 및 제2 그룹의 패드들(PAD1-2 내지 PADn-2)을 포함할 수 있다. Referring to FIG. 17 , the test circuit TC includes a device under test DUT, a first group of pads PAD1-1 to PADn-1, and a second group of pads PAD1-2 to PADn-2. ) may be included.

제1 그룹의 패드들(PAD1-1 내지 PADn-1)은 제1 노드(ND1)에서 연결되고, 제1 그룹의 패드들(PAD1-1 내지 PADn-1)은 제1 노드(ND1)를 통해 제1 바이어스 전압(VBIAS1)을 동시에 인가받을 수 있다. 제2 그룹의 패드들(PAD1-2 내지 PADn-2)은 제2 노드(ND2)에서 연결되고, 제2 그룹의 패드들(PAD1-2 내지 PADn-2)은 제2 노드(ND2)를 통해 제2 바이어스 전압(VBIAS2)을 동시에 인가받을 수 있다. 제1 바이어스 전압(VBIAS1)은 일정한 시간 간격마다 일정한 전압 간격의 계단형으로 단조 증가하고, 제2 바이어스 전압(VBIAS2)은 접지 전압일 수 있다. The first group of pads PAD1-1 to PADn-1 are connected at the first node ND1, and the first group of pads PAD1-1 to PADn-1 are connected through the first node ND1. The first bias voltage V BIAS1 may be simultaneously applied. The second group of pads PAD1-2 to PADn-2 are connected at the second node ND2, and the second group of pads PAD1-2 to PADn-2 are connected through the second node ND2. The second bias voltage V BIAS2 may be simultaneously applied. The first bias voltage V BIAS1 monotonically increases in a stepwise fashion at regular voltage intervals at regular time intervals, and the second bias voltage V BIAS2 may be a ground voltage.

테스트 동작 동안, 제1 그룹의 패드들(PAD1-1 내지 PADn-1)로 제1 바이어스 전압(VBIAS1)이 동시에 인가되고, 제1 그룹의 패드들(PAD1-1 내지 PADn-1)로부터 동시에 전류가 측정될 수 있다. 제2 그룹의 패드들(PAD1-2 내지 PADn-2)로 제2 바이어스 전압(VBIAS2)이 동시에 인가될 수 있다. During the test operation, the first bias voltage V BIAS1 is simultaneously applied to the first group of pads PAD1-1 to PADn-1, and simultaneously applied from the first group of pads PAD1-1 to PADn-1. Current can be measured. The second bias voltage V BIAS2 may be simultaneously applied to the second group of pads PAD1 - 2 to PADn - 2 .

테스트 대상 디바이스(DUT)는 반도체 기판, 상기 반도체 기판 상에 형성된 절연층, 및 상기 절연층 상에 배치되는 테스트 구조물을 포함할 수 있다. 상기 테스트 구조물은 앞서 도 3 내지 도 7을 참조하여 설명한 테스트 구조물에 비해 증가된 어레이 수를 가질 수 있다. 테스트 구조물의 어레이 수가 증가하면, 불량률을 PPM(parts per million, 100만분의 1) 단위로 나타낼 수 있다. The device under test (DUT) may include a semiconductor substrate, an insulating layer formed on the semiconductor substrate, and a test structure disposed on the insulating layer. The test structure may have an increased number of arrays compared to the test structure previously described with reference to FIGS. 3 to 7 . As the number of arrays of test structures increases, the defect rate can be expressed in units of parts per million (PPM).

도 18과 도 19를 참조하여 상기 테스트 구조물의 예시적인 예를 설명하기로 한다.An illustrative example of the test structure will be described with reference to FIGS. 18 and 19 .

도 18은 본 발명의 일 실시예에 따른 테스트 구조물을 설명하기 위한 평면도이다.18 is a plan view for explaining a test structure according to an embodiment of the present invention.

반도체 장치(200)는 반도체 기판, 상기 반도체 기판 상에 형성되는 절연체, 및 상기 절연체 상에 배치되는 테스트 구조물을 포함할 수 있다. 상기 테스트 구조물은 제1 게이트 라인들(PC1), 제2 게이트 라인들(PC2), 게이트 컷 영역들(CT), 제1 도전성 콘택들(CA), 제2 도전성 콘택들(CB1-CB4), 제1 비아들(VIA1-1 내지 VIA1-4), 및 제2 비아들(VIA2-1 내지 VIA2-4)을 포함할 수 있다. The semiconductor device 200 may include a semiconductor substrate, an insulator formed on the semiconductor substrate, and a test structure disposed on the insulator. The test structure includes first gate lines PC1 , second gate lines PC2 , gate cut regions CT, first conductive contacts CA, second conductive contacts CB1 -CB4 , It may include first vias VIA1-1 to VIA1-4 and second vias VIA2-1 to VIA2-4.

제1 게이트 라인들(PC1)과 제2 게이트 라인들(PC2) 각각은 제1 방향(예컨대, Y축 방향)을 따라 연장되며 상기 제1 방향에 수직한 제2 방향(예컨대, X축 방향)을 따라 배치될 수 있다. 제2 게이트 라인들(PC)은 상기 제1 방향을 따라 제1 게이트 라인들(PC1)과 나란히 배치될 수 있다. 게이트 컷 영역들(CT)은 제1 영역들(AR1)에서 제1 게이트 라인들(PC1)과 제2 게이트 라인들(PC2)을 분리할 수 있다. Each of the first gate lines PC1 and the second gate lines PC2 extends in a first direction (eg, the Y-axis direction) and extends in a second direction perpendicular to the first direction (eg, the X-axis direction). can be placed along The second gate lines PC may be disposed parallel to the first gate lines PC1 along the first direction. The gate cut regions CT may separate the first gate lines PC1 and the second gate lines PC2 in the first regions AR1.

제1 도전성 콘택들(CA)은 제1 방향으로 연장되며, 상기 제2 방향으로 제1 게이트 라인들(PC1) 및 제2 게이트 라인들(PC2)과 교대로 배치될 수 있다. 제2 도전성 콘택들(CB1-CB4)은 제2 게이트 라인들(PC2)의 제2 영역들(AR2)에 배치되며, 제2 게이트 라인들(PC2)을 상부의 구조물과 연결할 수 있다.The first conductive contacts CA extend in a first direction and may be alternately disposed with the first gate lines PC1 and the second gate lines PC2 in the second direction. The second conductive contacts CB1 - CB4 are disposed in the second regions AR2 of the second gate lines PC2 and may connect the second gate lines PC2 to an upper structure.

제1 비아들(VIA1-1 내지 VIA1-4)은 제1 도전성 콘택들의(CA) 영역들 중 게이트 컷 영역들(CT)에 인접한 제3 영역들(AR3)에 형성될 수 있다. 제1 비아들(VIA1-1 내지 VIA1-4)은 제1 도전성 콘택들(CA)과 제1 금속층에 형성된 제1 금속 배선(M1)을 전기적으로 연결할 수 있다. The first vias VIA1 - 1 to VIA1 - 4 may be formed in third regions AR3 adjacent to the gate cut regions CT among regions of the first conductive contacts CA. The first vias VIA1-1 to VIA1-4 may electrically connect the first conductive contacts CA and the first metal wire M1 formed in the first metal layer.

제2 비아들(VIA2-1 내지 VIA2-4)은 제2 도전성 콘택들(CB1-CB4) 상에 형성될 수 있다. 제2 비아들(VIA2-1 내지 VIA2-4)은 제2 도전성 콘택들(CB1-CB4) 과 상기 제1 금속층에 형성된 제2 금속 배선(M2)을 전기적으로 연결할 수 있다.The second vias VIA2 - 1 to VIA2 - 4 may be formed on the second conductive contacts CB1 - CB4 . The second vias VIA2-1 to VIA2-4 may electrically connect the second conductive contacts CB1 to CB4 and the second metal wire M2 formed on the first metal layer.

테스트 구조물은 제1 게이트 라인(PC1)과 제1 도전성 콘택(CA) 사이, 및 제2 게이트 라인(PC2)과 제1 도전성 콘택(CA) 사이에 배치된 게이트 스페이서들(GS)을 더 포함할 수 있다. The test structure may further include gate spacers GS disposed between the first gate line PC1 and the first conductive contact CA and between the second gate line PC2 and the first conductive contact CA. can

도 17과 도 18을 함께 참조하면, 제1 금속 배선(M1)과 연결된 제1 그룹의 패드들(PAD1-1 내지 PADn-1)로 제1 바이어스 전압(VBIAS1)이 동시에 인가될 수 있다. 제2 금속 배선(M2)과 연결된 제2 그룹의 패드들(PAD1-2 내지 PADn-2)로 제2 바이어스 전압(VBIAS2)이 동시에 인가될 수 있다. Referring to FIGS. 17 and 18 together, the first bias voltage V BIAS1 may be simultaneously applied to the first group of pads PAD1-1 to PADn-1 connected to the first metal wire M1. The second bias voltage V BIAS2 may be simultaneously applied to the second group of pads PAD1 - 2 to PADn - 2 connected to the second metal wire M2 .

테스트 동작 동안, 제1 그룹의 패드들(PAD1-1 내지 PADn-1)로 제1 바이어스 전압(VBIAS1)이 동시에 인가되고, 제1 그룹의 패드들(PAD1-1 내지 PADn-1)로부터 동시에 전류가 측정될 수 있다. 제2 그룹의 패드들(PAD1-2 내지 PADn-2)로 제2 바이어스 전압(VBIAS2)이 동시에 인가될 수 있다. During the test operation, the first bias voltage V BIAS1 is simultaneously applied to the first group of pads PAD1-1 to PADn-1, and simultaneously applied from the first group of pads PAD1-1 to PADn-1. Current can be measured. The second bias voltage V BIAS2 may be simultaneously applied to the second group of pads PAD1 - 2 to PADn - 2 .

제1 그룹의 패드들(PAD1-1 내지 PADn-1)로부터 측정된 전류의 크기가 미리 정해진 크기 이상이거나, 상기 제1 패드를 통해서 측정된 전류의 크기가 이전 시간 대비 기준 크기 이상으로 증가한 경우 테스트 동작은 종료될 수 있다. 이 때의 전압은 절연 파괴 전압으로 지칭될 수 있으며, 반도체 장치의 쇼트 불량을 검출할 수 있다.Test when the magnitude of the current measured from the pads of the first group (PAD1-1 to PADn-1) is greater than or equal to a predetermined magnitude, or the magnitude of the current measured through the first pad is greater than the reference magnitude compared to the previous time The action may end. The voltage at this time may be referred to as a dielectric breakdown voltage, and a short circuit defect of the semiconductor device may be detected.

도 19는 본 발명의 일 실시예에 따른 테스트 구조물을 설명하기 위한 평면도이다.19 is a plan view for explaining a test structure according to an embodiment of the present invention.

도 19를 참조하면, 반도체 장치(300)는 반도체 기판, 상기 반도체 기판 상에 형성되는 절연체, 및 상기 절연체 상에 배치되는 테스트 구조물을 포함할 수 있다. 상기 테스트 구조물은 게이트 라인들(PC), 게이트 컷 영역들(CT), 제1 도전성 콘택(CA), 제2 도전성 콘택들(CB1, CB2, CB3), 제1 비아들(VIA1-1, VIA1-2, VIA1-3), 및 제2 비아들(VIA2-1. VIA2-2, VIA2-3)을 포함할 수 있다. Referring to FIG. 19 , a semiconductor device 300 may include a semiconductor substrate, an insulator formed on the semiconductor substrate, and a test structure disposed on the insulator. The test structure includes gate lines PC, gate cut regions CT, first conductive contact CA, second conductive contacts CB1, CB2, and CB3, and first vias VIA1-1 and VIA1. -2, VIA1-3), and second vias (VIA2-1, VIA2-2, VIA2-3).

게이트 라인들(PC)은 제1 방(예컨대, Y축 방향)을 따라 연장되며, 상기 제1 방향을 따라 나란히 배치될 수 있다. 게이트 컷 영역들(CT)은 제1 영역들(AR1-1, AR1-2, AR1-3)에서 게이트 라인들(PC)을 분리할 수 있다. The gate lines PC may extend along a first room (eg, a Y-axis direction) and may be disposed side by side along the first direction. The gate cut regions CT may separate the gate lines PC from the first regions AR1 - 1 , AR1 - 2 , and AR1 - 3 .

제1 도전성 콘택(CA)은 상기 제1 방향으로 연장되며, 상기 제1 방향에 수직한 제2 방향(예컨대, X축 방향)으로 게이트 라인들(PC)과 인접하게 배치될 수 있다.The first conductive contact CA extends in the first direction and may be disposed adjacent to the gate lines PC in a second direction (eg, an X-axis direction) perpendicular to the first direction.

제2 도전성 콘택들(CB1, CB2, CB3)은 게이트 라인들(PC)의 제2 영역들(AR2-1, AR2-2, AR2-3)에 배치되며, 게이트 라인들(PC)을 상부의 구조물과 연결할 수 있다. The second conductive contacts CB1 , CB2 , and CB3 are disposed in the second regions AR2 - 1 , AR2 - 2 , and AR2 - 3 of the gate lines PC, and the gate lines PC are disposed on the upper side. can be connected to structures.

제1 비아들(VIA1-1, VIA1-2, VIA1-3)은 제1 도전성 콘택(CA)의 영역들 중 게이트 컷 영역들(CT)에 인접한 제3 영역들(AR3-1, AR3-2, AR3-3) 상에 형성되며, 제1 도전성 콘택(CA)과 제1 금속층에 형성된 제1 금속 배선들(M1-1, M1-2, M1-3)을 전기적으로 연결할 수 있다. The first vias VIA1-1, VIA1-2, and VIA1-3 are formed in third regions AR3-1 and AR3-2 adjacent to the gate cut regions CT among regions of the first conductive contact CA. , AR3-3), and may electrically connect the first conductive contact CA and the first metal wires M1-1, M1-2, and M1-3 formed on the first metal layer.

제2 비아들(VIA2-1. VIA2-2, VIA2-3)은 제2 도전성 콘택들(CB1, CB2, CB3)상에 형성되며, 제2 도전성 콘택들(CB1, CB2, CB3)과 상기 제1 금속층에 형성된 제2 금속 배선들(M2-1, M2-2, M2-3)을 전기적으로 연결할 수 있다.The second vias VIA2-1, VIA2-2, and VIA2-3 are formed on the second conductive contacts CB1, CB2, and CB3, and the second vias CB1, CB2, and CB3 and the first The second metal wires M2-1, M2-2, and M2-3 formed on the first metal layer may be electrically connected.

도 17과 도 18을 함께 참조하면, 제1 금속 배선들(M1-1, M1-2, M1-3) 각각과 연결된 제1 그룹의 패드들(PAD1-1 내지 PADn-1)로 제1 바이어스 전압(VBIAS1)이 동시에 인가될 수 있다. 제2 금속 배선들(M2-1, M2-2, M2-3) 각각과 연결된 제2 그룹의 패드들(PAD1-2 내지 PADn-2)로 제2 바이어스 전압(VBIAS2)이 동시에 인가될 수 있다. Referring to FIGS. 17 and 18 together, a first bias is applied to the first group of pads PAD1-1 to PADn-1 connected to each of the first metal wires M1-1, M1-2, and M1-3. The voltage V BIAS1 may be applied simultaneously. The second bias voltage V BIAS2 may be simultaneously applied to the second group of pads PAD1-2 to PADn-2 connected to each of the second metal wires M2-1, M2-2, and M2-3 . there is.

테스트 동작 동안, 제1 그룹의 패드들(PAD1-1 내지 PADn-1)로 제1 바이어스 전압(VBIAS1)이 동시에 인가되고, 제1 그룹의 패드들(PAD1-1 내지 PADn-1)로부터 동시에 전류가 측정될 수 있다. 제2 그룹의 패드들(PAD1-2 내지 PADn-2)로 제2 바이어스 전압(VBIAS2)이 동시에 인가될 수 있다. During the test operation, the first bias voltage V BIAS1 is simultaneously applied to the first group of pads PAD1-1 to PADn-1, and simultaneously applied from the first group of pads PAD1-1 to PADn-1. Current can be measured. The second bias voltage V BIAS2 may be simultaneously applied to the second group of pads PAD1 - 2 to PADn - 2 .

제1 그룹의 패드들(PAD1-1 내지 PADn-1)로부터 측정된 전류의 크기가 미리 정해진 크기 이상이거나, 상기 제1 패드를 통해서 측정된 전류의 크기가 이전 시간 대비 기준 크기 이상으로 증가한 경우 테스트 동작은 종료될 수 있다. 이 때의 전압은 절연 파괴 전압으로 지칭될 수 있으며, 반도체 장치의 쇼트 불량을 검출할 수 있다.Test when the magnitude of the current measured from the pads of the first group (PAD1-1 to PADn-1) is greater than or equal to a predetermined magnitude, or the magnitude of the current measured through the first pad is greater than the reference magnitude compared to the previous time The action may end. The voltage at this time may be referred to as a dielectric breakdown voltage, and a short circuit defect of the semiconductor device may be detected.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and accompanying drawings, but is intended to be limited by the appended claims. Therefore, various forms of substitution, modification, and change will be possible by those skilled in the art within the scope of the technical spirit of the present invention described in the claims, which also falls within the scope of the present invention. something to do.

PC1; 제1 게이트 라인
PC2; 제2 게이트 라인
CT; 게이트 컷 영역
CA; 제1 도전성 콘택
CB; 제2 도전성 콘택
VIA1; 제1 비아
VIA2; 제2 비아PC1; first gate line
PC2; second gate line
CT; gate cut area
CA; 1st conductive contact
CB; 2nd conductive contact
VIA1; Via 1
VIA2; 2nd via

Claims (10)

반도체 기판;
상기 반도체 기판 상에 형성된 절연체; 및
상기 절연체 상에 배치되는 테스트 구조물을 포함하고,
상기 테스트 구조물은,
제1 방향을 따라 연장되며, 상기 제1 방향을 따라 나란히 배치되는 제1 게이트 라인 및 제2 게이트 라인;
제1 영역에서 상기 제1 게이트 라인과 상기 제2 게이트 라인을 분리하는 게이트 컷 영역;
상기 제1 방향으로 연장되며, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 인접하게 나란히 배치된 제1 도전성 콘택;
상기 제2 게이트 라인의 제2 영역에 형성되며, 상기 제2 게이트 라인을 상부의 구조물과 연결하기 위한 제2 도전성 콘택;
상기 제1 도전성 콘택의 영역들 중 상기 게이트 컷 영역에 인접한 제3 영역에 형성되며, 상기 제1 도전성 콘택과 제1 금속층에 형성된 제1 금속 배선을 전기적으로 연결하는 제1 비아; 및
상기 제2 도전성 콘택 상에 형성되며, 상기 제2 도전성 콘택과 상기 제1 금속층에 형성된 제2 금속 배선을 전기적으로 연결하는 제2 비아를 포함하는 반도체 장치.
semiconductor substrate;
an insulator formed on the semiconductor substrate; and
Including a test structure disposed on the insulator,
The test structure is
a first gate line and a second gate line extending along a first direction and disposed side by side along the first direction;
a gate cut region separating the first gate line and the second gate line in a first region;
a first conductive contact extending in the first direction and arranged side by side adjacent to the first gate line and the second gate line in a second direction perpendicular to the first direction;
a second conductive contact formed in a second region of the second gate line and connecting the second gate line to an upper structure;
a first via formed in a third region of the first conductive contact region adjacent to the gate cut region and electrically connecting the first conductive contact to a first metal wire formed in a first metal layer; and
and a second via formed on the second conductive contact and electrically connecting the second conductive contact and a second metal wire formed in the first metal layer.
 제1항에 있어서,
상기 제1 게이트 라인과 상기 제2 게이트 라인 각각은 중심 영역에서 에지 영역으로 갈수록 상부가 돌출되는 돌출부를 포함하고,
상기 돌출부는 상기 게이트 컷 영역에 인접한 제1 돌출부, 및 상기 게이트 컷 영역으로부터 멀어지는 방향으로 돌출되는 제2 돌출부를 포함하며,
상기 제1 돌출부의 상단 상기 제2 돌출부의 상단보다 높은 반도체 장치.
According to claim 1,
Each of the first gate line and the second gate line includes a protruding portion protruding from a center area to an edge area,
The protrusion includes a first protrusion adjacent to the gate cut area and a second protrusion protruding in a direction away from the gate cut area,
An upper end of the first protrusion is higher than an upper end of the second protrusion.
 제1항에 있어서,
상기 제1 금속 배선과 연결된 제1 패드로 제1 바이어스 전압이 인가되고,
상기 제2 금속 배선과 연결된 제2 패드로 제2 바이어스 전압이 인가되며,
상기 제1 바이어스 전압은 일정한 시간 간격마다 일정한 전압 간격의 계단형으로 단조 증가하고,
상기 제2 바이어스 전압은 접지 전압인 반도체 장치.
According to claim 1,
A first bias voltage is applied to a first pad connected to the first metal wire;
A second bias voltage is applied to a second pad connected to the second metal wire;
The first bias voltage monotonically increases in a stepwise fashion at regular voltage intervals at regular time intervals;
The second bias voltage is a ground voltage.
 제3항에 있어서,
테스트 동작 동안 상기 제1 패드의 전류에 기초하여 상기 제1 도전성 콘택과 상기 제2 게이트 라인 사이의 유전체의 절연 파괴 전압(breakdown voltage)을 검출하는 반도체 장치.
According to claim 3,
A semiconductor device that detects a breakdown voltage of a dielectric between the first conductive contact and the second gate line based on the current of the first pad during a test operation.
 제3항에 있어서,
상기 제1 패드의 전류에 기초하여 상기 제1 도전성 콘택과 상기 제2 게이트 라인 사이의 쇼트 여부를 검출하는 반도체 장치
According to claim 3,
A semiconductor device detecting whether a short circuit between the first conductive contact and the second gate line is detected based on the current of the first pad
 각각이 제1 바이어스 전압을 인가받는 제1 패드 및 제3 패드;
각각이 접지 전압을 인가받는 제2 패드 및 제4 패드;
상기 제1 패드와 상기 제2 패드 사이에 연결된 제1 DUT;
상기 제2 패드와 상기 제3 패드 사이에 연결된 제2 DUT; 및
상기 제3 패드와 상기 제4 패드 사이에 연결된 제3 DUT를 포함하고,
상기 제1 내지 제3 DUT들 각각은,
제1 방향을 따라 연장되며, 상기 제1 방향을 따라 나란히 배치되는 제1 게이트 라인 및 제2 게이트 라인;
제1 영역에서 상기 제1 게이트 라인과 상기 제2 게이트 라인을 분리하는 게이트 컷 영역; 및
상기 제1 방향으로 연장되며, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 인접하게 배치된 제1 도전성 콘택을 포함하며,
상기 제1 내지 제3 DUT들은 상기 게이트 컷 영역의 위치 또는 크기가 서로 다른 반도체 장치.
a first pad and a third pad each receiving a first bias voltage;
a second pad and a fourth pad each receiving a ground voltage;
a first DUT connected between the first pad and the second pad;
a second DUT connected between the second pad and the third pad; and
A third DUT connected between the third pad and the fourth pad;
Each of the first to third DUTs,
a first gate line and a second gate line extending along a first direction and disposed side by side along the first direction;
a gate cut region separating the first gate line and the second gate line in a first region; and
a first conductive contact extending in the first direction and disposed adjacent to the first gate line and the second gate line in a second direction perpendicular to the first direction;
The first to third DUTs have different positions or sizes of the gate cut regions.
 제6항에 있어서,
상기 제1 게이트 라인과 상기 제2 게이트 라인 각각은 중심 영역에서 에지 영역으로 갈수록 상부가 돌출되는 돌출부를 포함하고,
상기 돌출부는 상기 게이트 컷 영역에 인접한 제1 돌출부, 및 상기 게이트 컷 영역으로부터 멀어지는 방향으로 돌출되는 제2 돌출부를 포함하며,
상기 제1 돌출부의 상단 상기 제2 돌출부의 상단보다 높은 반도체 장치.
According to claim 6,
Each of the first gate line and the second gate line includes a protruding portion protruding from a center area to an edge area,
The protrusion includes a first protrusion adjacent to the gate cut area and a second protrusion protruding in a direction away from the gate cut area,
An upper end of the first protrusion is higher than an upper end of the second protrusion.
 제7항에 있어서,
상기 제1 내지 제3 DUT들은 상기 제1 돌출부의 위치가 서로 다른 반도체 장치.
According to claim 7,
The first to third DUTs have different locations of the first protrusions.
 반도체 기판;
상기 반도체 기판 상에 형성되는 절연체; 및
상기 절연체 상에 배치되는 테스트 구조물을 포함하고,
상기 테스트 구조물은,
제1 방향을 따라 연장되는 제1 게이트 라인들, 및 상기 제1 방향을 따라 연장되며, 상기 제1 방향을 따라 상기 제1 게이트 라인들과 나란히 배치되는 제2 게이트 라인들;
제1 영역들에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들을 분리하는 게이트 컷 영역들;
상기 제1 방향으로 연장되며, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 게이트 라인들 및 상기 제2 게이트 라인들과 교대로 배치된 제1 도전성 콘택들;
상기 제2 게이트 라인들의 제2 영역들에 배치되며, 상기 제2 게이트 라인들을 상부의 구조물과 연결하기 위한 제2 도전성 콘택들;
상기 제1 도전성 콘택들의 영역들 중 상기 게이트 컷 영역들에 인접한 제3 영역들에 형성되며, 상기 제1 도전성 콘택들과 제1 금속층에 형성된 제1 금속 배선을 전기적으로 연결하는 제1 비아들; 및
상기 제2 도전성 콘택들 상에 형성되며, 상기 제2 도전성 콘택들과 상기 제1 금속층에 형성된 제2 금속 배선을 전기적으로 연결하는 제2 비아들을 포함하는 반도체 장치.
semiconductor substrate;
an insulator formed on the semiconductor substrate; and
Including a test structure disposed on the insulator,
The test structure,
first gate lines extending along a first direction, and second gate lines extending along the first direction and disposed parallel to the first gate lines along the first direction;
gate cut regions separating the first gate lines from the second gate lines in first regions;
first conductive contacts extending in the first direction and alternately disposed with the first gate lines and the second gate lines in a second direction perpendicular to the first direction;
second conductive contacts disposed in second regions of the second gate lines and connecting the second gate lines to an upper structure;
first vias formed in third regions of the first conductive contacts adjacent to the gate cut regions and electrically connecting the first conductive contacts to a first metal wire formed in a first metal layer; and
and second vias formed on the second conductive contacts and electrically connecting the second conductive contacts and a second metal wire formed in the first metal layer.
 제9항에 있어서,
상기 제1 금속 배선과 연결된 제1 그룹의 패드들로 제1 바이어스 전압이 동시에 인가되고,
상기 제2 금속 배선과 연결된 제2 그룹의 패드들로 제2 바이어스 전압이 동시에 인가되며,
상기 제1 바이어스 전압은 일정한 시간 간격마다 일정한 전압 간격의 계단형으로 단조 증가하고,
상기 제2 바이어스 전압은 접지 전압인 반도체 장치.According to claim 9,
A first bias voltage is simultaneously applied to a first group of pads connected to the first metal wire;
A second bias voltage is simultaneously applied to a second group of pads connected to the second metal wire;
The first bias voltage monotonically increases in a stepwise fashion at regular voltage intervals at regular time intervals;
The second bias voltage is a ground voltage.
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