KR20230033582A - 상이한 금속 재료를 갖는 상호접속 구조체 - Google Patents

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KR20230033582A
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Abstract

본 명세서에는 반응성 가스 또는 플라즈마를 포함하는 후속 처리로부터 보호되는, 전도성 비아 또는 접촉부와 같은 상호접속 구조체를 형성하기 위한 기술이 제공된다. 상호접속 층 내의 전도성 비아 또는 접촉부는 특정 반응성 가스 또는 플라즈마 요소와 반응하는 것으로부터 밑에 있는 금속 재료를 보호하기 위해 상이한 재료를 갖는 캡핑 층과 함께 형성될 수 있다. 일부 예에서, 구리를 보호하기 위해 구리 비아 위에 루테늄 캡핑층이 형성된다. 다른 캡핑 층 재료는 텅스텐, 코발트, 또는 몰리브덴을 포함할 수 있다. 일부 실시예에서, 전체 전도성 비아는 구리와 같은 반응성이 더 높은 금속의 사용을 피하기 위해 루테늄, 텅스텐, 코발트, 또는 몰리브덴 중 하나를 사용하여 형성될 수 있다. 캡핑 층(또는 반응성이 더 낮은 금속)은 칼코겐 원소(예컨대, 황 및/또는 셀레늄)를 포함하는 가스 또는 플라즈마를 사용하는 장벽 층 도핑 프로세스 동안 비아를 보호하는 데 사용된다.

Description

상이한 금속 재료를 갖는 상호접속 구조체{INTERCONNECT STRUCTURES WITH DIFFERENT METAL MATERIALS}
본 개시는 집적 회로에 관한 것으로, 보다 구체적으로는 상이한 금속 재료를 갖는 상호접속 구조체에 관한 것이다.
집적 회로의 크기가 계속 감소함에 따라 많은 문제가 발생한다. 예를 들어, 층 두께를 줄이는 것은 점점 더 어려워지고 있다. 트랜지스터 면적이 감소함에 따라, 게이트 구조체, 드레인 영역 및 소스 영역과 같은 다양한 트랜지스터 구조체에 만들어진 상호접속의 치수도 감소한다. 예를 들어, 상호접속 구조체는 상호접속 금속과 주변 유전체 재료 사이에 탄탈륨 질화물의 장벽 층을 사용하여, 금속 원자 또는 이온이 상호접속 금속으로부터 주변 유전체 재료로 또는 임의의 인접한 반도체 재료로 확산되는 것을 감소시키거나 제거한다. 이러한 탄탈륨 질화물 장벽 층은 적절한 장벽 성능을 제공하기 위해 특정 두께를 가져야 한다. 따라서, 단순히 더 얇은 탄탈륨 질화물 또는 다른 표준 장벽 층을 사용하는 것은 실행 가능한 솔루션이 아니다.
도 1은 본 개시의 실시예에 따른, 복수의 반도체 디바이스 위의 상호접속 영역으로 구성된 집적 회로의 예시적 부분을 도시하는 단면도이다.
도 2a는 본 개시의 실시예에 따른, 밑에 있는 전도성 비아를 보호하기 위해 캡핑 재료를 갖는 상호접속을 도시하는 단면도이다.
도 2b는 압출 손상을 나타내는 상호접속을 도시하는 단면도이다.
도 3a 내지 도 3g는 본 개시의 실시예에 따른, 반응성 가스 또는 플라즈마에 대한 후속 노출로부터 보호되는 전도성 비아를 갖는 상호접속을 형성하기 위한 예시적 프로세스를 집합적으로 도시하는 단면도이다.
도 4는 본 개시의 일부 실시예에 따른, 하나 이상의 반도체 다이를 포함하는 칩 패키지의 단면도를 도시한다.
도 5는 본 개시의 실시예에 따른, 반응성 가스 또는 플라즈마에 대한 후속 노출로부터 보호되는 전도성 비아를 갖는 상호접속을 포함하는 집적 회로에 대한 제조 프로세스의 흐름도이다.
도 6은 본 개시의 실시예에 따른, 본 명세서에서 다양하게 설명되는 하나 이상의 집적 회로를 포함하는 컴퓨팅 시스템을 도시한다.
다음의 상세한 설명은 예시적 실시예를 참조하여 진행될 것이지만, 본 개시에 비추어 그의 많은 대안, 수정 및 변형이 명백할 것이다. 추가로 이해되는 바와 같이, 도면은 반드시 축척대로 그려지거나 도시된 특정 구성으로 본 개시를 제한하도록 의도된 것이 아니다. 예를 들어, 일부 도면은 일반적으로 완벽한 직선, 직각 및 매끄러운 표면을 나타내지만, 사용된 처리 장비 및 기술의 실제 한계를 감안할 때, 집적 회로 구조체의 실제 구현은 완벽하지 않은 직선, 직각을 가질 수 있으며, 일부 특징부는 표면 토폴로지를 갖거나 매끄럽지 않을 수 있다.
본 명세서에서는 반응성 가스 또는 플라즈마 종을 포함하는 후속 처리로부터 보호되는 전도성 비아 또는 접촉부와 같은 상호접속 구조체를 형성하기 위한 기술이 제공된다. 이 기술은 임의의 수의 집적 회로 애플리케이션에 사용될 수 있지만, finFET, 게이트-올-어라운드 트랜지스터(gate-all-around transistors), 또는 다른 트랜지스터 기술을 사용하는 셀과 같은 로직 및 메모리 셀에 사용되는 것과 같이 크기가 제한된 트랜지스터의 접촉 방식과 관련하여 특히 유용하다. 일부 실시예에 따르면, 상호접속 층 내의 전도성 비아 또는 접촉부는 프로세스에서 나중에 특정 반응성 가스 또는 플라즈마 원소와 반응하는 것으로부터 밑에 있는 금속 재료를 보호하기 위해 상이한 재료를 갖는 캡핑 층과 함께 형성된다. 일부 예에서, 구리(Cu)를 보호하기 위해 구리 비아 위에 루테늄(Ru) 캡핑 층이 형성된다. 다른 캡핑 층 재료는 예를 들어 텅스텐(W), 코발트(Co), 또는 몰리브덴(Mo)을 포함할 수 있다. 일부 실시예에서, 전체 전도성 비아는 구리와 같은 반응성이 더 높은 금속의 사용을 피하기 위해 Ru, W, Co, 또는 Mo 중 하나를 사용하여 형성될 수 있다. 일부 실시예에 따르면, 캡핑 층(또는 반응성이 더 낮은 금속)은 황 또는 셀레늄을 포함하는 반응성 가스 또는 플라즈마를 사용하는 장벽 층 도핑 프로세스 동안 상호접속 구조체를 보호하기 위해 사용된다. 구리가 황 또는 셀레늄에 노출되면, 이는 외부로 돌출되어 상호접속 구조체를 손상시키거나 작동 불능 상태로 만들 수 있다.
일반 개요
앞서 언급한 바와 같이, 장벽 성능을 또한 유지해야 하는 경쟁적인 필요성을 고려할 때, 단순히 표준 장벽 층을 점점 더 작은 두께로 스케일링하는 것은 실행 가능한 솔루션이 아니다. 이를 위해, 장벽 성능을 유지하면서도 비교적 얇은 장벽 층을 형성하는 것과 관련하여 다수의 사소하지 않은 문제가 남아 있다. 보다 상세하게는, 상호접속 구조체를 스케일링하는 것은 다양한 전도성 특징부 및 트레이스에 사용되는 전도성 상호접속 금속의 양을 최대화하기 위해 더 얇은 장벽 층을 포함할 수 있다. 탄탈륨 질화물의 장벽 층은 너무 얇을 경우(예컨대, 약 2nm 미만) 금속 상호접속부의 이온이 지나치게 얇은 장벽을 통해 이웃 유전체 및 반도체 재료로 이동할 수 있으므로 쓸모없게 된다. 그러나, 본 개시의 실시예에 따르면, 탄탈륨은 다른 원소와 혼합되고 황 또는 셀레늄과 같은 칼코겐을 사용하여 도핑되어 탄탈륨 함유층의 장벽 속성을 강화할 수 있다. 이것은 황 또는 셀레늄으로 도핑된 비교적 얇은(예컨대, 약 2 nm 또는 약 1 nm) 탄탈륨-기반 장벽이 사용되는 것을 허용한다. 그러나, 황 또는 셀레늄은 구리와 불리하게 반응할 수 있으며, 구리가 외부로 돌출되게 하여 구조적 손상을 일으키고/일으키거나 상호접속부의 전도성을 감소시킬 수 있다.
따라서, 본 개시의 추가 실시예에 따르면, 본 명세서에서는 상호접속부의 제조 프로세스 동안 임의의 반응성 가스 원소(예컨대, 전술한 황 또는 셀레늄)로부터 구리 상호접속 구조체를 보호하기 위한 기술이 제공된다. 위에서 언급한 바와 같이, 반응성 가스는 상대적으로 얇은 장벽 층을 강화하여 더 나은 장벽 보호를 제공하는 데 사용될 수 있다. 일부 실시예에 따르면, 임의의 반응성 가스 또는 플라즈마 원소로부터 밑에 있는 구리를 보호하기 위해 임의의 노출된 구리 특징부 위에 다른 금속 재료의 캡핑 층이 사용될 수 있다. 예에서, 캡핑 층은 루테늄을 포함하지만, 텅스텐, 코발트, 또는 몰리브덴과 같은 다른 금속도 사용될 수 있다. 일부 실시예에서, 구리 비아는 루테늄, 텅스텐, 코발트, 또는 몰리브덴을 대신 사용하는 전도성 비아로 대체된다. 일부 실시예에 따르면, 캡핑 층은 그 두께를 통해 황 또는 셀레늄 원소가 확산되지 않을 정도로 충분히 두껍다. 일부 이러한 실시예에서, 캡핑 층의 두께는 약 0.5 nm 내지 약 2 nm이다.
실시예에 따르면, 집적 회로는 복수의 반도체 디바이스와, 복수의 반도체 디바이스 위에서 제1 상호접속 층 및 제1 상호접속 층 위의 제2 상호접속 층을 갖는상호접속 영역을 포함한다. 제1 상호접속 층은 제1 유전체 층 및 제1 유전체 층을 관통하는 전도성 비아를 포함한다. 전도성 비아는 제1 전도성 층을 포함한다. 제2 상호접속 층은 제2 유전체 층, 적어도 부분적으로 제2 유전체 층 내에 있는 제2 전도성 층, 및 제2 전도성 층과 제2 유전체 층 사이의 제3 전도성 층을 포함한다. 제3 전도성 층은 황과 셀레늄 중 하나 또는 둘 다와 산소를 포함한다.
다른 실시예에 따르면, 집적 회로는 복수의 반도체 디바이스를 포함하는 디바이스 층, 디바이스 층 위의 제1 상호접속 층, 및 제1 상호접속 층 위의 제2 상호접속 층을 포함한다. 제1 상호접속 층은 제1 유전체 층 및 제1 유전체 층을 관통하는 전도성 비아를 포함한다. 전도성 비아는 루테늄을 포함하는 제1 전도성 층을 포함한다. 제2 상호접속 층은 제2 유전체 층, 적어도 부분적으로 제2 유전체 층 내에 있는 제2 전도성 층, 및 제2 전도성 층과 제2 유전체 층 사이의 제3 전도성 층을 포함한다.
다른 실시예에 따르면, 집적 회로를 형성하는 방법은 복수의 반도체 디바이스 위에 제1 상호접속 층을 형성하는 단계와, 제1 상호접속 층 위에 제2 상호접속 층을 형성하는 단계를 포함한다. 제1 상호접속 층을 형성하는 단계는 제1 유전체 층을 형성하는 단계와, 제1 유전체 층을 관통하는 비아를 형성하는 단계와, 비아 내에 제1 전도성 층을 형성하는 단계와, 제1 전도성 층 위의 비아 내에 제2 전도성 층을 형성하는 단계를 포함한다. 제2 상호접속 층을 형성하는 단계는 제2 유전체 층을 형성하는 단계와, 비아 위의 제2 유전체 층 내에 캐비티(cavity)를 형성하는 단계와, 캐비티의 하나 이상의 측벽 상에 제3 전도성 층을 형성하는 단계 ― 제3 전도성 층은 산소를 포함함 ― 와, 제3 전도성 층을 황 또는 셀레늄을 포함하는 가스에 노출시켜 제3 전도성 층을 황 또는 셀레늄으로 도핑하는 단계와, 캐비티 내에 제4 전도성 층을 형성하는 단계를 포함한다.
기술들은 몇 가지 예를 들자면, finFET(때로는 이중 게이트 트랜지스터 또는 삼중 게이트 트랜지스터로 불림), 나노와이어 및 나노리본 트랜지스터(때로는 게이트-올-어라운드 트랜지스터로 불림), 및 박막 트랜지스터를 포함하는 임의의 유형의 평면 및 비평면 트랜지스터와 함께 사용될 수 있다. 소스 및 드레인 영역은 예를 들어 주어진 핀 또는 기판의 도핑된 부분, 또는 에칭 및 교체 소스/드레인 형성 프로세스 동안 증착되는 에피택셜 영역일 수 있다. 소스 및 드레인 영역의 도펀트 유형은 대응하는 트랜지스터의 극성에 따라 달라질 것이다. 게이트 구조체는 게이트-퍼스트 프로세스 또는 게이트-라스트 프로세스(때로는 금속 게이트 제거(remove metal gate) 또는 RMG 프로세스로 불림)로 구현될 수 있다. 매립형 또는 후면 전력 레일에 의해 전력이 공급될 트랜지스터를 형성할 때, IV족 재료(예컨대, 실리콘, 게르마늄, 실리콘 게르마늄) 또는 III-V족 재료(예컨대, 갈륨 비소, 인듐 갈륨 비소)와 같은 임의의 수의 반도체 재료가 사용될 수 있다.
본 명세서에 제공된 기술 및 구조체의 사용은, 몇 가지 적절한 예시적 분석 도구를 예로 들자면, 주사/투과 전자 현미경(scanning/transmission electron microscopy: SEM/TEM), 주사 투과 전자 현미경(STEM), 나노빔 전자 회절(nano-beam electron diffraction: NBD 또는 NBED), 및 반사 전자 현미경(reflection electron microscopy: REM)을 포함하는 전자 현미경; 컴포지션 매핑(composition mapping); X선 결정학 또는 회절(x-ray crystallography or diffraction: XRD); 에너지 분산 x선 분광법(energy-dispersive x-ray spectroscopy: EDX); 2차 이온 질량 분석(secondary ion mass spectrometry: SIMS); 비행 시간 SIMS(ToF-SIMS); 원자 프로브 이미징 또는 단층 촬영; 국부 전극 원자 프로브(local electrode atom probe: LEAP) 기술; 3D 단층 촬영; 또는 고해상도 물리적 또는 화학적 분석과 같은 도구를 사용하여 검출될 수 있다. 예를 들어, 일부 예시적 실시예에서, 이러한 도구는 Ru, W, Co, 또는 Mo와 같은 금속을 포함하는 전도성 비아 또는 접촉부를 나타낼 수 있다. 일부 실시예에서, 하나 이상의 전도성 비아 또는 접촉부는 Cu 층과 Ru, W, Co 또는 Mo의 캡핑 층을 둘 다 갖는 다층 구조체를 포함한다. 이러한 도구는 또한 상호접속 금속 주위의 얇은 장벽 층의 존재를 나타낼 수 있는데, 장벽 층은 황, 또는 셀레늄, 또는 둘 다를 포함한다. 본 개시에 비추어 수많은 구성 및 변형이 명백할 것이다.
본 개시에서 "위(above)" 및 "위에(over)"의 의미는, "위" 및 "위에"가 어떤 것의 "바로 위(directly on)"를 의미할 뿐만 아니라 그 사이에 중간 특징부 또는 층을 갖는 어떤 것 위에라는 의미를 포함하도록 가장 광범위한 방식으로 해석되어야 함이 쉽게 이해되어야 한다. 또한, "하", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 바와 같이 한 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하기 위한 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 동작 중인 디바이스의 상이한 방향을 포함하도록 의도된다. 그렇지 않으면 장치는 (90도 회전되거나 다른 배향으로) 배향될 수 있고, 본 명세서에 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
본 명세서에 사용될 때, "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 단층(monolayer)은 주어진 재료의 단일 원자층으로 구성된 층이다. 층은 밑에 있는 또는 위에 있는 구조체 전체에 걸쳐 확장될 수 있거나 밑에 있는 또는 위에 있는 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 균질 또는 비균질 연속 구조체의 한 영역일 수 있으며, 층은 연속 구조체의 두께보다 얇은 두께를 갖는다. 예를 들어, 층은 연속 구조체의 상단 표면과 하단 표면 사이에 있거나 상단 표면 및 하단 표면에 있는 임의의 수평면 쌍 사이에 위치할 수 있다. 층은 테이퍼형 표면에 수평으로, 수직으로 및/또는 그를 따라 확장될 수 있다. 층은 전체 층에 걸쳐 상대적으로 균일한 두께를 가지면서 주어진 표면(평면이든 곡선이든)에 등각일 수 있다.
본 명세서에 사용될 때, "조성적으로 상이한" 또는 "조성적으로 구별되는" 재료는 상이한 화학적 조성을 갖는 2개의 재료를 지칭한다. 이러한 조성 차이는 예를 들어 한 재료에는 있지만 다른 재료에는 없는 원소(예컨대, SiGe는 실리콘과 조성이 다름)로 인한 것이거나, 또는 한 재료가 제2 재료와 모두 동일한 원소를 갖지만 이러한 원소들 중 적어도 하나가 다른 재료에 비해 한 재료에서 다른 농도로 의도적으로 제공됨에 의한 것일 수 있다(예컨대, 70 원자% 게르마늄을 갖는 SiGe는 25 원자% 게르마늄을 갖는 SiGe와 조성적으로 상이함). 이러한 화학적 조성의 다양성에 더하여, 재료는 또한 구별되는 도펀트들(예컨대, 갈륨 및 마그네슘) 또는 상이한 농도의 동일한 도펀트들을 가질 수 있다. 또 다른 실시양태에서, 조성적으로 구별되는 재료는 또한 상이한 결정학적 배향을 갖는 2개의 재료를 지칭할 수 있다. 예를 들어, (110) 실리콘은 (100) 실리콘과 조성적으로 구별되거나 상이하다. 예를 들어, 블랭킷 웨이퍼 층 이송(blanket wafer layer transfer)을 사용하여 다양한 배향의 스택을 생성하는 것이 달성될 수 있다.
아키텍처
도 1은 본 개시의 실시예에 따른, 복수의 반도체 디바이스들 위에 상호접속 영역을 갖는 집적 회로의 예시적 부분을 도시하는 단면도이다. 이 예의 반도체 디바이스는 3중 게이트 또는 GAA(gate-all-around) 트랜지스터와 같은 비평면 금속 산화물 반도체(MOS) 트랜지스터이지만, 다른 트랜지스터 토폴로지 및 유형(예컨대, 평면 트랜지스터, 박막 트랜지스터, 또는 접촉이 이루어질 수 있는 임의의 다른 트랜지스터)도 본 명세서에 제공된 기술로부터 이점을 얻을 수 있음이 이해될 것이다.
일부 실시예에 따르면, 집적 회로는 디바이스 영역(101), 및 디바이스 영역(101) 위의 상호접속 영역(103)을 포함한다. 디바이스 영역(101)은 반도체 디바이스(104)와 연관된 하나 이상의 다른 층 또는 구조체와 함께 복수의 반도체 디바이스(104)를 포함할 수 있다. 예를 들어, 디바이스 영역(101)은 기판(102)과, 반도체 디바이스(104)의 활성 부분을 둘러싸는 하나 이상의 유전체 층(106)을 또한 포함할 수 있다. 디바이스 영역(101)은 또한 게이트 구조체, 드레인 영역, 또는 소스 영역과 같은 트랜지스터 요소에 전기적 접촉을 제공하는 하나 이상의 전도성 접촉부(108)를 포함할 수 있다. 전도성 접촉부(108)는 텅스텐을 포함하지만, 다른 금속 또는 금속 합금 재료도 가능하다.
기판(102)은 예를 들어 IV족 반도체 재료(예컨대, 실리콘, 게르마늄, 또는 실리콘 게르마늄), III-V족 반도체 재료(예컨대, 갈륨 비소, 인듐 갈륨 비소, 또는 인듐 인화물), 및/또는 트랜지스터가 형성될 수 있는 임의의 다른 적절한 재료를 포함하는 벌크 기판일 수 있다. 대안적으로, 기판은 매립된 절연체 층 위에 원하는 반도체 층을 갖는 반도체-온-절연체(semiconductor-on-insulator) 기판일 수 있다(예컨대, 실리콘 이산화물 위의 실리콘). 대안적으로, 기판은 나노와이어 또는 나노리본을 형성하기에 적합한 다층 기판 또는 초격자일 수 있다(예컨대, 실리콘과 SiGe의 교번 층, 또는 인듐 갈륨 비소와 인듐 인화물의 교번 층). 임의의 수의 기판이 사용될 수 있다. 일부 실시예에서는, 기판(102)을 제거하고 추가적인 후면 상호접속 층(backside interconnect layers)을 형성하기 위해 후면 프로세싱이 사용된다.
상호접속 영역(103)은 서로 위에 적층된 복수의 상호접속 층(110a-110e)을 포함한다. 각각의 상호접속 층은 하나 이상의 상이한 전도성 특징부와 함께 유전체 재료(112)를 포함할 수 있다. 유전체 재료(112)는 실리콘 산화물, 실리콘 산탄화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 임의의 유전체일 수 있다. 유전체 재료(112)는 화학적 기상 증착(CVD), 플라즈마 강화 화학적 기상 증착(PECVD), 유동성 CVD, 스핀-온 유전체, 또는 원자층 증착(ALD)과 같은 임의의 공지된 유전체 증착 기술을 사용하여 형성될 수 있다. 하나 이상의 전도성 특징부는 다양한 반도체 디바이스(104)로/로부터 신호 및/또는 전력 전압을 운반하기 위해 상호접속 층(110a-110e)을 가로질러 임의의 패턴으로 배열된 전도성 트레이스(114) 및 전도성 비아(116)를 포함할 수 있다. 여기에서 사용될 때, 전도성 비아(116)와 같은 전도성 비아는 상호접속 층을 통해 연장되어 상부 상호접속 층 및 하부 상호접속 층 상의 전도성 트레이스들 사이를 연결하는 반면, 전도성 접촉부(108)과 같은 전도성 접촉부는 유전체 층(106)의 일부를 통해 연장되어 하나 이상의 트랜지스터 요소에 접촉한다. 상호접속 영역(103)은 단지 5개의 상호접속 층으로 도시되어 있지만, 상호접속 영역(103) 내에서 임의의 수의 상호접속 층이 사용될 수 있다.
전도성 트레이스(114) 및 전도성 비아(116) 중 임의의 것은 임의의 수의 전도성 재료를 포함할 수 있는데, 일부 예에서는 구리, 루테늄, 텅스텐, 코발트, 몰리브덴, 및 이들의 합금을 포함한다. 일부 경우에, 전도성 트레이스(114) 및 전도성 비아(116) 중 임의의 것은 티타늄 질화물, 티타늄 실리사이드, 텅스텐 탄질화물(WCN), PVD 또는 ALD 텅스텐, 또는 탄탈륨 질화물과 같은 비교적 얇은 라이너 또는 장벽을 포함한다. 본 명세서에서 보다 상세하게 논의되는 바와 같이, 탄탈륨-기반의 장벽은 장벽 속성을 강화하기 위해 황 또는 셀레늄과 같은 도펀트를 포함할 수 있고, 2 nm 미만 또는 1 nm 미만의 두께를 가질 수 있다. 또한, 전도성 비아(116)는 구리 층과, 루테늄, 텅스텐, 코발트 또는 몰리브덴 중 어느 하나의 층을 둘 다 갖는 다층 구조체를 포함할 수 있다.
다양한 전도성 비아(116) 및 전도성 접촉부(108)의 각각은 개구를 형성하는 데 사용된 에칭 프로세스로 인한 보다 자연스러운 외관을 나타내기 위해 테이퍼형 프로파일로 도시되어 있음에 유의해야 한다. 사용된 에칭 파라미터 및 에칭되는 유전체 층의 두께에 따라 임의의 테이퍼링 정도가 관찰될 수 있다. 또한, 전도성 비아는 상호접속 영역(103)의 상이한 유전체 층들을 통해 서로 적층될 수 있다. 그러나, 일부 예에서는, 단일 비아 리세스가 둘 이상의 유전체 층을 통해 형성되어 둘 이상의 유전체 층을 통해 연장되는 더 크고 더 테이퍼진 전도성 비아를 생성할 수 있다.
도 2a는 일 실시예에 따른, 도 1로부터의 집적 회로의 2개의 상호접속 층의 보다 상세한 단면도를 도시한다. 제1 상호접속 층은 유전체 층(202)을 통해 연장되는 전도성 비아(201)를 포함할 수 있다. 위에서 언급된 바와 같이, 유전체 층(202)은 실리콘 산화물, 실리콘 산탄화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 임의의 유전체일 수 있다. 제1 상호접속 층 위의 제2 상호접속 층은 유전체 층(202)과 동일한 재료를 포함할 수 있는 다른 유전체 층(204) 내에 설정된 전도성 트레이스(203)를 포함한다.
전도성 비아(201)는 적어도 제1 전도성 층(206) 및 제1 전도성 층(206) 위의 제2 전도성 층(208)을 갖는 다층 구조체를 포함할 수 있다. 제1 전도성 층(206)은 장벽 층(210)을 형성하는 데 사용되는 하나 이상의 반응성 프로세스로부터 제2 전도성 층(208)에 의해 보호되는 구리를 포함할 수 있다. 따라서, 제2 전도성 층(208)은 제1 전도성 층(206) 위에서 캡핑 층처럼 작용한다. 실시예에 따르면, 제2 전도성 층(208)은 루테늄을 포함한다. 일부 다른 실시예에서, 제2 전도성 층은 텅스텐, 코발트, 또는 몰리브덴을 포함한다. 또 다른 실시예에서, 제2 전도성 층(208)은 루테늄, 텅스텐, 코발트, 또는 몰리브덴 중 임의의 2개 이상의 층을 갖는 다층 구조체를 나타낸다. 일부 실시예에서, 제2 전도성 층(208)은 약 0.5 nm 내지 약 2 nm의 두께를 갖는 반면, 비아(201)는 약 15 nm 내지 약 30 nm의 총 두께를 갖는다.
일부 실시예에서, 전도성 트레이스(203)는 제3 전도성 층(212)과, 제3 전도성 층(212)의 측면 및 하단 표면 주위의 장벽 층(210)을 포함한다. 장벽 층(210)은 또한 전도성 트레이스(203)의 일부이기보다는 유전체 층(204)의 측벽 및/또는 유전체 층(202)의 상단 표면의 일부를 따라 존재하는 것으로 간주될 수 있다. 보다 구체적으로, 장벽 층(210)은 제3 전도성 층(212)과 임의의 유전체 층(202, 204) 사이에 장벽을 형성한다. 일부 예에서, 장벽 층(210)은 또한 제2 전도성 층(208)의 상단 표면을 따라 존재한다. 일부 예에서, 장벽 층(210)은 또한 비아(201)의 측면을 따라(예컨대, 유전체 층(202)과 전도성 층(206, 208) 사이에) 존재한다. 비아(201)의 측면을 따라 존재하는 장벽 층(210)의 부분은 어떠한 도펀트도 포함하지 않을 수 있다.
제3 전도성 층(212)은 구리 또는 임의의 다른 충분히 전도성인 금속 재료를 포함할 수 있다. 장벽 층(210)은 탄탈륨, 질소 및 산소(TaNO)가 황 또는 셀레늄으로 도핑된 것(예컨대, TaNOS 또는 TaNOSe)을 포함할 수 있다. 일부 실시예에서, 장벽 층(210)은 2-5 중량%의 황 또는 셀레늄으로 도핑된다. 황 또는 셀레늄을 사용한 도핑은 장벽 층(210)의 장벽 속성을 강화하고, 장벽 층(210)이 상대적으로 낮은 두께에서도 장벽으로서 기능할 수 있게 한다. 일부 예에서, 장벽 층(210)은 2 nm 미만의 두께, 또는 1.5 nm 미만의 두께, 또는 1 nm 미만의 두께(예컨대, 약 1 nm 두께와 같은, 0.5 내지 2 nm)이다.
장벽 층(210) 내로 황 또는 셀레늄 원자를 주입하기 위해 사용되는 도핑 프로세스는 구리와도 반응할 수 있는 반응성 가스 또는 플라즈마의 사용을 포함한다. 따라서, 밑에 있는 구리(예컨대, 제1 전도성 층(206))를 보호하는 제2 전도성 층(208)이 없는 경우, 구리는 황 또는 셀레늄과 반응하여 외부로 압출되어 도 2b에 도시된 바와 같이 압출 구조체(214)를 형성할 것이다. 압출 구조체(214)는 구리 및 황(또는 셀레늄)을 포함하고 구리 단독에 비해 더 낮은 전도도를 나타낸다. 또한, 압출 구조체(214)는 상호접속부에 구조적 손상을 일으킬 수 있다. 따라서, 실시예에 따르면, 제2 전도성 층(208)의 사용은 압출 구조체(214)의 형성을 방지한다.
위에서 언급한 바와 같이, 일부 실시예는 전도성 비아(201)로서 상이한 전도성 재료(예컨대, 구리와 상이한 것)를 사용한다. 예를 들어, 루테늄, 텅스텐, 코발트, 또는 몰리브덴은 이들 재료가 황 또는 셀레늄과 반응하여 압출 구조체(214)와 같은 압출 구조체를 형성하지 않기 때문에 전도성 비아(201)를 형성하는 데 사용될 수 있다. 단 하나의 전도성 비아(201)만 도시되어 있지만 임의의 수의 상호접속 층에 걸친 임의의 수의 전도성 비아가 본 명세서에 설명된 임의의 비아 구조체를 포함할 수 있음에 유의해야 한다.
제조 방법론
도 3a 내지 도 3g는 본 개시의 실시예에 따른, 집적 회로의 상호접속 영역의 일부를 형성하기 위한 예시적 프로세스를 집합적으로 도시하는 단면도이다. 각 도면은 해당 시점까지의 프로세스 흐름에서 발생하는 예시적 구조체를 보여주므로, 프로세스 흐름이 계속됨에 따라 묘사된 구조체는 발전하여 도 3g에 도시된 구조체에서 끝나는데, 이는 도 2a에 도시된 구조체와 유사하다. 이러한 구조체는 예를 들어 디지털 로직 셀 및/또는 메모리 셀 및 아날로그 혼합 신호 회로를 포함하는 전체 집적 회로(예컨대, 프로세서 또는 메모리 칩)의 일부일 수 있다. 따라서, 도시된 집적 회로 구조체는 도시되지 않은 다른 집적 회로를 포함하는 더 큰 집적 회로의 일부일 수 있다. 예시적 재료 및 프로세스 파라미터가 제공되지만, 인식되는 바와 같이 본 개시는 그러한 임의의 특정 재료 또는 파라미터로 제한되는 것으로 의도되지 않는다.
도 3a는 복수의 적층된 상호접속 층의 상호접속 층들 중 하나를 통해 취해진 단면도이다. 따라서, 상호접속 층(302)은 상호접속 영역(103) 내의 임의의 위치에 있을 수 있다. 상호접속 층(302)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산탄화물과 같은 임의의 유전체 재료일 수 있는 유전체 층(304)을 포함한다. 유전체 층(304)은 CVD, PECVD, 유동성 CVD, 스핀-온 유전체, 또는 ALD와 같은 임의의 공지된 유전체 증착 기술을 사용하여 증착될 수 있다. 유전체 층(304)은 약 15 nm 내지 약 30 nm의 높이를 가질 수 있다.
일부 실시예에 따르면, 유전체 층(304)을 통해 비아 개구(306)가 형성된다. 비아 개구(306)는 포토레지스트 또는 하드 마스크로 유전체 층(304)의 비-에칭 영역을 마스킹하면서 반응성 이온 에칭(RIE)을 사용하는 것과 같은 임의의 이방성 에칭 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 비아 개구(306)는 밑에 있는 상호접속 층 내의 전도성 특징부(예컨대, 전도성 트레이스 또는 전도성 비아)를 노출시킨다. 비아 개구(306)의 크기는 집적 회로의 반도체 디바이스의 크기에 기초한 설계 규칙에 의해 결정될 수 있지만, 일부 예에서 비아 개구(306)는 약 5nm 내지 약 50nm, 약 50 nm 내지 약 100 nm, 약 100 nm 내지 약 500 nm, 또는 약 500 nm 내지 약 1000 nm의 상단(예컨대, 가장 넓은) 직경을 갖는다.
도 3b는 본 개시의 실시예에 따른, 전도성 비아(308)의 형성 후의 도 3a에 도시된 구조체의 단면도이다. 전도성 비아(308)는 비아 개구(306) 내에 전도성 층(310)을 증착함으로써 형성될 수 있다. 일부 실시예에 따르면, 전도성 층(310)은, 몇 가지 예를 들자면, 전기도금, 무전해 도금, CVD 또는 PECVD 중 어느 하나를 사용하여 증착되는 구리이다. 전도성 층(310)의 증착 후에, 전도성 비아(308)와 유전체 층(304) 둘 다의 상단 표면을 평탄화하기 위해 예를 들어 화학 기계적 연마(CMP)를 사용하여 연마 프로세스가 수행될 수 있다. 일부 실시예에서는, 전도성 층(310)의 형성 이전에 비아 개구(306)의 내부 표면을 따라 얇은 장벽 층이 증착된다. 얇은 장벽 층은 탄탈륨을 포함할 수 있다.
일부 실시예에 따르면, 전도성 비아(308)를 형성하기 위해 다른 금속 재료가 사용된다. 예를 들어, 전도성 층(310)은 위에서 논의된 동일한 기술들 중 임의의 것을 사용하여 증착된 루비듐, 코발트, 텅스텐, 또는 몰리브덴 중 임의의 것일 수 있다. 전도성 층(310)에 구리가 사용되지 않는 예에서는 도 3c를 참조하여 아래에 설명된 프로세스가 사용되지 않고, 제조는 구리 없이 루비듐, 코발트, 텅스텐 또는 몰리브덴을 포함하는 전도성 비아를 사용하여 도 3d 내지 도 3g에 도시된 바와 같이 진행된다.
도 3c는 본 개시의 실시예에 따른, 전도성 비아(308) 내에서 전도성 층(310) 위에 다른 전도성 층(312)을 형성한 후의 도 3b에 도시된 구조체의 단면도이다. 전도성 층(310)은 임의의 습식 또는 건식 등방성 금속 에칭 기술을 사용하여 리세싱될 수 있다. 전도성 층(310)의 리세싱에 이어서, 전도성 층(312)은, 몇 가지 예를 들자면, 전기도금, 무전해 도금, CVD, 또는 PECVD 중 어느 하나를 사용하여 증착될 수 있다. 전도성 층(312)의 증착에 이어서, 전도성 비아(308)와 유전체 층(304) 둘 다의 상단 표면을 평탄화하기 위해 예를 들어 CMP를 사용하여 연마 프로세스가 수행될 수 있다.
일부 실시예에 따르면, 전도성 층(310)은 구리를 포함하고 전도성 층(312)은 후속 프로세스의 영향으로부터 구리를 보호하기 위한 캡핑 층으로서 작용한다. 일부 실시예에서, 전도성 층(312)은 루비듐을 포함한다. 일부 다른 실시예에서, 전도성 층(312)은 코발트, 텅스텐, 또는 몰리브덴 중 임의의 것을 포함한다. 전도성 층(312)은 약 0.5 nm 내지 약 2 nm의 두께를 가질 수 있다.
도 3d는 본 개시의 실시예에 따른, 제2 상호접속 층(314)의 형성 후의 도 3c에 도시된 구조체의 단면도이다. 제2 상호접속 층(314)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산탄화물과 같은 임의의 유전체 재료일 수 있는 유전체 층(316)을 포함한다. 유전체 층(316)은 CVD, PECVD, 유동성 CVD, 스핀-온 유전체, 또는 ALD와 같은 임의의 공지된 유전체 증착 기술을 사용하여 증착될 수 있다. 유전체 층(316)은 약 15 nm 내지 약 30 nm의 높이를 가질 수 있다.
일부 실시예에 따르면, 유전체 층(316)을 통해 캐비티(317)가 형성된다. 캐비티(317)는 포토레지스트 또는 하드 마스크로 유전체 층(316)의 비-에칭 영역을 마스킹하면서 RIE와 같은 임의의 이방성 에칭 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 캐비티(317)의 에칭은 전도성 비아(308)의 적어도 상단 표면이 노출될 때까지 계속된다. 일부 예에서, 캐비티(317)는 전도성 트레이스의 위치를 정의한다.
도 3e는 본 개시의 실시예에 따른, 장벽 층(318)의 형성 후의 도 3d에 도시된 구조체의 단면도이다. 장벽 층(318)은 CVD, PECVD, ALD, 또는 물리적 기상 증착(PVD) 중 어느 하나를 사용하여 증착될 수 있다. 위에서 언급한 바와 같이, 장벽 층(318)은 탄탈륨과, 질소 및 산소와 같은 다른 원소를 포함할 수 있다(예컨대, TaNO). 장벽 층(318)은 2.5 nm 미만의 두께로 증착될 수 있다. 일부 예에서, 장벽 층(318)은 약 0.5 nm 내지 약 1.5 nm 또는 약 1.0 nm 내지 약 2.0 nm이다.
장벽 층(318)은 (도시된 바와 같이 유전체 층(316)의 측벽 및 상단 표면과 유전체 층(304)의 상단 표면과 같은) 유전체 표면 위에만 증착될 수 있다. 일부 다른 예에서, 장벽 층(318)은 전도성 층(312)의 상단 표면 위에도 증착된다.
도 3f는 본 개시의 실시예에 따른, 반응성 가스 또는 플라즈마 종의 도입 후의 도 3e에 도시된 구조체의 단면도이다. 장벽 층(318)은 황 또는 셀레늄과 같은 칼코겐 원소를 함유하는 가스 또는 플라즈마 환경에 노출될 수 있다. 황 또는 셀레늄 원자는 장벽 층(318) 내의 결정 입계(grain boundaries) 및/또는 격자 결함으로 확산되어 재료를 도핑하고 몇 가지 예를 들자면 TaNOS 또는 TaNOSe의 장벽 층(318)을 형성한다. 일부 실시예에 따르면, 도핑 프로세스는 약 10 Torr의 압력에서 30분 내지 60분 동안 250℃의 H2S의 기체 환경에서 수행된다.
일부 실시예에 따르면, 황 또는 셀레늄 원자는 전도성 층(312)의 존재로 인해 전도성 층(310)의 구리에 도달할 수 없다. 일부 실시예에 따르면, 전도성 층(312)의 일부는 반응성 원소에의 노출로 인해 황 또는 셀레늄을 함유하는 화합물로 변환된다. 예를 들어, 전도성 층(312)이 텅스텐을 포함하는 경우, 텅스텐 황화물(WS2)의 변환 층(320)이 형성된다. 다른 예에서, 전도성 층(312)이 몰리브덴을 포함할 때, 변환 층(320)은 몰리브덴 황화물(MoS2)를 포함한다. 도핑 프로세스 동안 사용되는 온도가 높을수록, 전도성 층(312)에서 더 많은 텅스텐 또는 몰리브덴이 텅스텐 황화물 또는 몰리브덴 황화물로 변환될 것이다. 일부 실시예에 따르면, 전도성 층(312)의 전체 두께가 WS2 또는 MoS2로 변환되지 않는 것을 보장하기 위해 전도성 층(312)은 텅스텐 또는 몰리브덴을 포함할 때 더 두껍게(예컨대, 2-3 nm 두께로) 만들어질 수 있다. 일부 실시예에 따르면, 황 또는 셀레늄에 노출될 때 무시할 수 있는 양의 루테늄이 변환된다.
도 3g는 본 개시의 실시예에 따른, 캐비티(317) 내에 전도성 층(322)을 형성한 후의 도 3f에 도시된 구조체의 단면도이다. 전도성 층(322)의 하나 이상의 측면 및 하단 표면은 장벽 층(318)과 접촉한다. 일부 실시예에 따르면, 전도성 층(322)은, 몇 가지 예를 들자면, 전기도금, 무전해 도금, CVD, 또는 PECVD 중 어느 하나를 사용하여 증착되는 구리이다. 전도성 층(322)의 증착 후에, 전도성 층(322)과 유전체 층(304) 둘 다의 상단 표면을 평탄화하기 위해 예를 들어 CMP를 사용하여 연마 프로세스가 수행될 수 있다. 연마 프로세스는 또한 유전체 층(316)의 상단 표면으로부터 장벽 층(318)의 임의의 부분을 제거할 수 있음에 유의한다.
도 4는 본 개시의 실시예에 따른 칩 패키지(400)의 예시적 실시예를 도시한다. 알 수 있는 바와 같이, 칩 패키지(400)는 하나 이상의 다이(402)를 포함한다. 하나 이상의 다이(402)는 전술한 실시예들 중 임의의 것에서 설명된 바와 같은 구조체를 갖는 적어도 하나의 집적 회로를 포함할 수 있다. 하나 이상의 다이(402)는, 일부 예시적 구성에서, 다이 상에 형성된 다른 디바이스 또는 칩 패키지(400)에 접속된 다른 디바이스와 인터페이스하는 데 사용되는 임의의 다른 회로를 포함할 수 있다.
추가로 알 수 있는 바와 같이, 칩 패키지(400)는 패키지 기판(406)에 접합되는 하우징(404)을 포함한다. 하우징(404)은 임의의 표준 또는 전용 하우징일 수 있고, 칩 패키지(400)의 구성요소들에 대해 예를 들어 전자파 차폐 및 환경 보호를 제공할 수 있다. 하나 이상의 다이(402)는, 몇 가지 예를 들자면, 솔더 범프, 볼 그리드 어레이(BGA), 핀, 또는 와이어 본드와 같은 임의의 수의 표준 또는 전용 접속 메커니즘으로 구현될 수 있는 접속부(408)를 사용하여 패키지 기판(406)에 전도성 결합될 수 있다. 패키지 기판(406)은 임의의 표준 또는 전용 패키지 기판일 수 있지만, 일부 경우에 패키지 기판(406)의 면들 사이에서 또는 각 면 상의 상이한 위치들 사이에서 유전체 재료를 통해 연장되는 전도성 경로(예컨대, 전도성 비아 및 라인을 포함함)를 갖는 유전체 재료를 포함한다. 일부 실시예에서, 패키지 기판(406)은 1 밀리미터 미만(예컨대, 0.1 밀리미터 내지 0.5 밀리미터)의 두께를 가질 수 있지만, 임의의 수의 패키지 지오메트리가 사용될 수 있다. 예를 들어 인쇄 회로 기판(PCB)과의 전도성 접촉을 위해 추가적인 전도성 접촉부(412)가 패키지 기판(406)의 반대 면에 배치될 수 있다. 하나 이상의 비아(410)가 패키지 기판(406)의 두께를 통해 연장되어 하나 이상의 접속부(408)와 하나 이상의 접촉부(412) 사이에 전도성 경로를 제공한다. 비아(410)는 도시의 용이함을 위해 패키지 기판(406)을 통해 단일 직선 기둥으로 도시되어 있지만, 다른 구성(예컨대, 다마신, 이중 다마신, 관통 실리콘 비아, 또는 내부의 하나 이상의 중간 위치에 접촉하기 위해 기판(406)의 두께를 통해 구불구불하게 진행하는 상호접속 구조체)가 사용될 수 있다. 또 다른 실시예에서, 비아(410)는 다수의 더 작은 적층 비아에 의해 제조되거나, 패키지 기판(406)에 걸쳐 상이한 위치에서 엇갈린다(staggered). 도시된 실시예에서, 접촉부(412)는 (예컨대, 범프 기반 접속 또는 볼 그리드 어레이 배열을 위한) 솔더 볼이지만, 임의의 적절한 패키지 본딩 메커니즘이 사용될 수 있다(예컨대, 핀 그리드 어레이 배열의 핀 또는 랜드 그리드 어레이 배열의 랜드). 일부 실시예에서는, 단락을 방지하기 위해 접촉부들(412) 사이에 솔더 레지스트가 배치된다.
일부 실시예에서는, 하우징(404) 내에 포함된 하나 이상의 다이(402) 주위에(예컨대, 언더필 재료로서 다이(402)와 패키지 기판(406) 사이 뿐만 아니라 오버필 재료로서 다이(402)와 하우징(404) 사이에) 몰드 재료(414)가 배치될 수 있다. 몰드 재료(414)의 치수 및 품질은 실시예에 따라 다양할 수 있지만, 일부 실시예에서 몰드 재료(414)의 두께는 1 밀리미터 미만이다. 몰드 재료(414)에 사용될 수 있는 예시적 재료는 적절한 경우 에폭시 몰드 재료를 포함한다. 일부 경우에, 몰드 재료(414)는 전기적으로 절연성일 뿐만 아니라 열적으로 전도성이다.
방법론
도 5는 실시예에 따른, 집적 회로의 적어도 일부를 형성하기 위한 방법(500)의 흐름도이다. 방법(500)의 다양한 동작은 도 3a 내지 도 3g에 도시될 수 있다. 그러나, 전술한 도면에 도시된 특정 구성요소에 대한 방법(500)의 다양한 동작의 상관관계는 임의의 구조적 및/또는 사용 제한을 암시하도록 의도되지 않는다. 오히려, 전술한 도면은 방법(500)의 일 예시적 실시예를 제공한다. 방법(500)의 임의의 동작 이전, 도중 또는 이후에 다른 동작들이 수행될 수 있다. 예를 들어, 방법(500)은 일반적인 트랜지스터 구조체를 형성하기 위해 수행되는 많은 단계를 명시적으로 설명하지 않는다. 방법(500)의 일부 동작은 도시된 순서와 다른 순서로 수행될 수 있다. 일부 실시예에서, 방법(500)의 다양한 동작은 BEOL(back end-of-the-line) 프로세싱 동안 수행된다.
방법(500)은 제1 유전체 층을 통해 비아 개구가 형성되는 동작(502)으로 시작한다. 제1 유전체 층은 복수의 반도체 디바이스 위의 복수의 적층된 상호접속 층 내의 한 상호접속 층의 일부일 수 있다. 제1 유전체 층은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산탄화물과 같은 임의의 유전체 재료일 수 있고, CVD, PECVD, 유동성 CVD, 스핀-온 유전체, 또는 ALD와 같은 임의의 공지된 유전체 증착 기술을 사용하여 증착될 수 있다. 비아 개구는 RIE와 같은 이방성 에칭 기술을 사용하여 형성될 수 있다.
방법(500)은 비아 개구 내에 제1 전도성 층이 형성되는 동작(504)으로 계속된다. 제1 전도성 층은, 몇 가지 예를 들자면, 전기도금, 무전해 도금, CVD, 또는 PECVD 중 어느 하나를 사용하여 증착되는 구리를 포함할 수 있다. 제1 전도성 층의 증착 후, 제1 전도성 층과 제1 유전체 층 둘 다의 상단 표면을 평탄화하기 위해 예를 들어 CMP를 사용하여 연마 프로세스가 수행될 수 있다. 일부 실시예에서는, 제1 전도성 층의 형성 이전에 비아 개구의 내부 표면을 따라 얇은 장벽 층이 증착된다. 연마 동작에 이어서, 제1 전도성 층은 비아 개구 내에서 리세싱되어 비아 개구 내의 제1 전도성 층의 두께가 감소될 수 있다. 리세싱은 등방성 습식 또는 건식 금속 에칭 프로세스를 사용하여 수행될 수 있다. 일부 실시예에서, 제1 전도성 층은 약 0.5 nm 내지 약 2 nm만큼 리세싱된다.
방법(500)은 적어도 부분적으로 비아 개구 내에서 제1 전도성 층 위에 제2 전도성 층이 형성되는 동작(506)으로 계속된다. 제2 전도성 층은, 몇 가지 예를 들자면, 전기도금, 무전해 도금, CVD, 또는 PECVD 중 어느 하나를 사용하여 증착될 수 있다. 제2 전도성 층의 증착에 이어서, 제2 전도성 층과 제1 유전체 층 둘 다의 상단 표면을 평탄화하기 위해 예를 들어 CMP를 사용하여 다른 연마 프로세스가 수행될 수 있다.
일부 실시예에 따르면, 제1 전도성 층은 구리를 포함하고 제2 전도성 층은 후속 프로세스의 영향으로부터 구리를 보호하기 위한 캡핑층으로서 작용한다. 일부 실시예에서, 제2 전도성 층은 루비듐을 포함한다. 일부 다른 실시예에서, 제2 전도성 층은 코발트, 텅스텐, 또는 몰리브덴 중 임의의 것을 포함한다. 제2 전도성 층은 약 0.5 nm 내지 약 2 nm의 두께를 가질 수 있다.
방법(500)은 제1 유전체 층 위의 제2 유전체 층 내에 캐비티가 형성되는 동작(508)으로 계속된다. 제2 유전체 층은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산탄화물 중 임의의 것을 포함할 수 있고, CVD, PECVD, 유동성 CVD, 스핀-온 유전체, 또는 ALD와 같은 임의의 공지된 유전체 증착 기술을 사용하여 제1 유전체 층 위에 증착될 수 있다.
캐비티는 포토레지스트 또는 하드 마스크로 제2 유전체 층의 비-에칭 영역을 마스킹하면서 RIE와 같은 임의의 이방성 에칭 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 캐비티의 에칭은 비아 내의 제2 전도성 층의 적어도 상단 표면이 노출될 때까지 계속된다.
방법(500)은 캐비티의 측면 상에 제3 전도성 층이 형성되는 동작(510)으로 계속된다. 일부 실시예에 따르면, 제3 전도성 층은 캐비티의 측벽 및 캐비티의 하단 표면(예컨대, 제1 유전체 층의 상단 표면) 상에 형성된다. 제3 전도성 층은 CVD, PECVD, ALD, 또는 PVD 중 어느 하나를 사용하여 증착될 수 있고, 유전체 재료와 전도성 상호접속 특징부 사이의 장벽 층으로서 작용한다. 제3 전도성 층은 탄탈륨과, 질소 및 산소와 같은 다른 원소를 포함할 수 있다(예컨대, TaNO). 제3 전도성 층은 2.5 nm 미만의 두께로 증착될 수 있다. 일부 예에서, 제3 전도성 층은 약 0.5 nm 내지 약 1.5 nm 또는 약 1.0 nm 내지 약 2.0 nm이다.
방법(500)은 황 또는 셀레늄과 같은 칼코겐 원소를 함유하는 가스 또는 플라즈마에 제3 전도성 층이 노출되는 동작(512)으로 계속된다. 일부 실시예에 따르면, 황 또는 셀레늄 원자는 제3 전도성 층 내의 결정 입계 및/또는 격자 결함으로 확산되어 재료를 황 또는 셀레늄으로 도핑한다. 따라서, 결과적인 제3 전도성 층은 몇 가지 예를 들자면 TaNOS 또는 TaNOSe일 수 있다. 일부 실시예에 따르면, 도핑 프로세스는 30분 내지 60분 동안 약 10 Torr의 압력에서 250℃의 H2S의 기체 환경에서 수행된다.
비아 내의 제2 전도성 층은 또한 칼코겐 원소를 함유하는 가스 또는 플라즈마에 노출된다. 그러나, 제2 전도성 층은 반응성 칼코겐 원소가 제1 전도성 층(예컨대, 구리)과 상호작용하는 것을 차단한다.
방법(500)은 캐비티 내에 제4 전도성 층이 형성되는 동작(514)으로 계속된다. 제4 전도성 층의 하나 이상의 측면 및 하단 표면은 제3 전도성 층과 접촉한다. 일부 실시예에 따르면, 제4 전도성 층은, 몇 가지 예를 들자면, 전기도금, 무전해 도금, CVD, 또는 PECVD 중 어느 하나를 사용하여 증착되는 구리이다. 제4 전도성 층을 증착한 후, 제4 전도성 층과 제2 유전체 층 둘 다의 상단 표면을 평탄화하기 위해 예를 들어 CMP를 사용하여 연마 프로세스가 수행될 수 있다.
예시적 시스템
도 6은 본 개시의 일부 실시예에 따른, 본 명세서에 개시된 하나 이상의 집적 회로 구조체로 구현된 예시적 컴퓨팅 시스템이다. 알 수 있는 바와 같이, 컴퓨팅 시스템(600)는 마더보드(602)를 수용한다. 마더보드(602)는 프로세서(604) 및 적어도 하나의 통신 칩(606)을 포함하지만 이에 제한되지 않는 다수의 구성요소를 포함할 수 있는데, 이들 각각은 마더보드(602)에 물리적으로 및 전기적으로 결합되거나 마더보드(602) 내에 통합된다. 인식되는 바와 같이, 마더보드(602)는 예를 들어, 메인 보드, 메인 보드에 장착된 도터보드, 또는 시스템(600)의 유일한 보드 등이든 상관없이 임의의 인쇄 회로 기판(PCB)일 수 있다.
그 애플리케이션에 따라, 컴퓨팅 시스템(600)는 마더보드(602)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 하나 이상의 다른 구성요소를 포함할 수 있다. 이러한 다른 구성요소는 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함할 수 있지만 이에 제한되지는 않는다. 컴퓨팅 시스템(600)에 포함된 임의의 구성요소는 예시적 실시예에 따라 구성된 하나 이상의 집적 회로 구조체 또는 디바이스(예컨대, 하나 이상의 전도성 비아 내에서 루테늄, 코발트, 텅스텐, 또는 몰리브덴과 같은 재료를 사용하는 상호접속 구조체를 갖는 집적 회로를 포함하는 모듈)를 포함할 수 있다. 일부 실시예에서, 다수의 기능은 하나 이상의 칩에 통합될 수 있다(예컨대, 통신 칩(606)은 프로세서(604)의 일부일 수 있거나 프로세서(604)에 통합될 수 있음에 유의한다).
통신 칩(606)은 컴퓨팅 시스템(600)으로의 그리고 그로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비-고체 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 통신할 수 있는, 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 일부 실시예에서는 그렇지 않을 수도 있지만, 이 용어는 연관된 디바이스가 어떤 와이어도 포함하지 않는 것을 암시하지 않는다. 통신 칩(606)은, Wi-Fi(IEEE 802.11 제품군), WiMAX(IEEE 802.16 제품군), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물 및 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜를 포함하지만 이에 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(600)은 복수의 통신 칩(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 시스템(600)의 프로세서(604)는 프로세서(604) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예에서, 프로세서의 집적 회로 다이는 본 명세서에서 다양하게 설명된 바와 같은 하나 이상의 반도체 디바이스로 구현된 온보드 회로를 포함한다. "프로세서"라는 용어는 예를 들어 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(606)은 또한 통신 칩(606) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시적 실시예에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에서 다양하게 설명된 바와 같은 하나 이상의 반도체 디바이스를 포함한다. 본 개시에 비추어 이해되는 바와 같이, 다중-표준 무선 능력이 프로세서(604)에 직접 통합될 수 있다는 점에 유의한다(예컨대, 임의의 칩(606)의 기능이 별도의 통신 칩을 가지기 보다는 프로세서(604)에 통합됨). 또한, 프로세서(604)는 그러한 무선 능력을 갖는 칩셋일 수 있음에 유의한다. 요컨대, 임의의 수의 프로세서(604) 및/또는 통신 칩(606)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩 셋은 내부에 통합된 다수의 기능을 가질 수 있다.
다양한 실시예에서, 컴퓨팅 시스템(600)는 랩탑, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 디지털 비디오 레코더, 또는 데이터를 처리하거나 본 명세서에서 다양하게 설명되는 바와 같이 개시된 기술을 사용하여 형성된 하나 이상의 집적 회로 구조체 또는 디바이스를 사용하는 임의의 다른 전자 디바이스일 수 있다.
일부 실시예에서 컴퓨팅 시스템(600)의 다양한 구성요소는 SoC(system-on-a-chip) 아키텍처에 결합되거나 통합될 수 있다는 것이 이해될 것이다. 일부 실시예에서, 구성요소는 하드웨어 구성요소, 펌웨어 구성요소, 소프트웨어 구성요소, 또는 하드웨어, 펌웨어 또는 소프트웨어의 임의의 적절한 조합일 수 있다.
추가의 예시적 실시예
다음의 예는 추가 실시예에 관한 것이며, 이로부터 수많은 순열 및 구성이 명백해질 것이다.
예 1은 복수의 반도체 디바이스 위의 제1 상호접속 층 및 제1 상호접속 층 위의 제2 상호접속 층을 포함하는 집적 회로이다. 제1 상호접속 층은 제1 유전체 층 및 제1 유전체 층을 관통하는 전도성 비아를 포함한다. 전도성 비아는 제1 전도성 층을 갖는다. 제2 상호접속 층은 제2 유전체 층, 적어도 부분적으로 제2 유전체 층 내에 있는 제2 전도성 층, 및 제2 전도성 층과 제2 유전체 층 사이의 제3 전도성 층을 포함한다. 제3 전도성 층은 황과 셀레늄 중 하나 또는 둘 다와 산소를 포함하고, 제2 전도성 층은 제1 전도성 층과 상이한 금속을 포함한다.
예 2는, 예 1에 있어서, 전도성 비아의 제1 전도성 층의 상단 표면은 제2 상호접속 층의 제2 전도성 층과 직접 접촉하는, 집적 회로를 포함한다.
예 3은, 예 1 또는 예 2에 있어서, 제1 전도성 층은 루테늄을 포함하는, 집적 회로를 포함한다.
예 4는, 예 1 또는 예 2에 있어서, 제1 전도성 층은 코발트, 텅스텐, 또는 몰리브덴을 포함하는, 집적 회로를 포함한다.
예 5는, 예 1 내지 예 4 중 어느 한 예에 있어서, 전도성 비아는 제1 전도성 층 아래에 제4 전도성 층을 포함하는, 집적 회로를 포함한다.
예 6은, 예 5에 있어서, 제4 전도성 층은 구리를 포함하고, 제1 전도성 층은 루테늄을 포함하는, 집적 회로를 포함한다.
예 7은, 예 5에 있어서, 제4 전도성 층은 구리를 포함하고, 제1 전도성 층은 코발트, 텅스텐, 또는 몰리브덴을 포함하는, 집적 회로를 포함한다.
예 8은, 예 7에 있어서, 제1 전도성 층의 상단 부분은 황 또는 셀레늄 중 하나 또는 둘 다와 몰리브덴을 포함하는, 집적 회로를 포함한다.
예 9는, 예 5 내지 예 8 중 어느 한 예에 있어서, 제1 전도성 층은 약 5 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는, 집적 회로를 포함한다.
예 10은, 예 5 내지 예 9 중 어느 한 예에 있어서, 제3 전도성 층은 제1 전도성 층의 상단 표면 상에 존재하는, 집적 회로를 포함한다.
예 11은, 예 5 내지 예 10 중 어느 한 예에 있어서, 제3 전도성 층은 약 20 옹스트롬 이하의 두께를 갖는, 집적 회로를 포함한다.
예 12는, 예 11에 있어서, 제3 전도성 층은 5 옹스트롬 내지 15 옹스트롬의 두께를 갖는, 집적 회로를 포함한다.
예 13은, 예 1 내지 예 12 중 어느 한 예에 있어서, 제3 전도성 층은 제1 전도성 층의 상단 표면 상에 존재하는, 집적 회로를 포함한다.
예 14는 예 1 내지 예 13 중 어느 한 예의 집적 회로를 포함하는 인쇄 회로 기판이다.
예 15는, 집적 회로로서, 복수의 반도체 디바이스를 포함하는 디바이스 층과, 디바이스 층 위에서, 제1 유전체 층 및 제1 유전체 층을 관통하는 전도성 비아를 포함하는 제1 상호접속 층 ― 전도성 비아는 제2 전도성 층 상의 제1 전도성 층을 포함하고, 제1 전도성 층은 제1 금속을 포함하고, 제2 전도성 층은 제1 금속과 조성적으로 상이한 제2 금속을 포함함 ― 과, 제1 상호접속 층 위에서, 제2 유전체 층, 적어도 부분적으로 제2 유전체 층 내에 있는 제3 전도성 층, 및 제3 전도성 층과 제2 유전체 층 사이의 제4 전도성 층을 갖는 제2 상호접속 층 ― 제3 전도성 층은 제2 금속을 포함함 ― 을 포함하는, 집적 회로이다.
예 16은, 예 15에 있어서, 제4 전도성 층은 황 또는 셀레늄 중 어느 하나와 산소를 포함하는, 집적 회로를 포함한다.
예 17은, 예 15 또는 예 16에 있어서, 제1 금속은 루테늄이고, 제2 금속은 구리인, 집적 회로를 포함한다.
예 18은, 예 15 내지 예 17 중 어느 한 예에 있어서, 제4 전도성 층은 약 20 옹스트롬 이하의 두께를 갖는, 집적 회로를 포함한다.
예 19는, 예 18에 있어서, 제4 전도성 층은 약 9 옹스트롬 내지 약 19 옹스트롬의 두께를 갖는, 집적 회로를 포함한다.
예 20은, 예 18 또는 예 19에 있어서, 제4 전도성 층은 약 5 옹스트롬 내지 약 15 옹스트롬의 두께를 갖는, 집적 회로를 포함한다.
예 20은, 예 15 내지 예 19 중 어느 한 예에 있어서, 제1 전도성 층은 약 5 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는, 집적 회로를 포함한다.
예 21은, 예 15 내지 예 20 중 어느 한 예에 있어서, 제4 전도성 층은 제1 전도성 층의 상단 표면 상에 존재하는, 집적 회로를 포함한다.
예 22는 예 15 내지 예 21 중 어느 한 예의 집적 회로를 포함하는 인쇄 회로 기판이다.
예 23은 하나 이상의 다이를 포함하는 칩 패키지를 포함하는 전자 디바이스이다. 하나 이상의 다이 중 적어도 하나는 복수의 반도체 디바이스, 제1 상호접속 층, 및 제1 상호접속 층 위의 제2 상호접속 층을 포함한다. 제1 상호접속 층은 제1 유전체 층 및 제1 유전체 층을 관통하는 전도성 비아를 포함한다. 전도성 비아는 제1 전도성 층을 갖는다. 제2 상호접속 층은 제2 유전체 층, 적어도 부분적으로 제2 유전체 층 내에 있는 제2 전도성 층, 및 제2 전도성 층과 제2 유전체 층 사이의 제3 전도성 층을 포함한다. 제3 전도성 층은 황과 셀레늄 중 하나 또는 둘 다와 산소를 포함하고, 제2 전도성 층은 제1 전도성 층과 상이한 금속을 포함한다.
예 24는, 예 23에 있어서, 전도성 비아의 제1 전도성 층의 상단 표면은 제2 상호접속 층의 제2 전도성 층과 직접 접촉하는, 전자 디바이스를 포함한다.
예 25는, 예 23 또는 예 24에 있어서, 제1 전도성 층은 루테늄을 포함하는, 전자 디바이스를 포함한다.
예 26은, 예 23 또는 예 24에 있어서, 제1 전도성 층은 코발트, 텅스텐, 또는 몰리브덴을 포함하는, 전자 디바이스를 포함한다.
예 27은, 예 23 내지 예 26 중 어느 한 예에 있어서, 전도성 비아는 제1 전도성 층 아래에 제4 전도성 층을 포함하는, 전자 디바이스를 포함한다.
예 28은, 예 27에 있어서, 제4 전도성 층은 구리를 포함하고 제1 전도성 층은 루테늄을 포함하는, 전자 디바이스를 포함한다.
예 29는, 예 27에 있어서, 제4 전도성 층은 구리를 포함하고 제1 전도성 층은 코발트, 텅스텐, 또는 몰리브덴을 포함하는, 전자 디바이스를 포함한다.
예 30은, 예 29에 있어서, 제1 전도성 층의 상단 부분은 황과 셀레늄 중 하나 또는 둘 다와 몰리브덴을 포함하는, 전자 디바이스를 포함한다.
예 31은, 예 27 내지 예 30 중 어느 한 예에 있어서, 제1 전도성 층은 약 5 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는, 전자 디바이스를 포함한다.
예 32는, 예 27 내지 예 31 중 어느 한 예에 있어서, 제3 전도성 층은 제1 전도성 층의 상단 표면 상에 존재하는, 전자 디바이스를 포함한다.
예 33은, 예 23 내지 예 32 중 어느 한 예에 있어서, 제3 전도성 층은 20 옹스트롬 이하의 두께를 갖는, 전자 디바이스를 포함한다.
예 34는, 예 33에 있어서, 제3 전도성 층은 5 옹스트롬 내지 15 옹스트롬의 두께를 갖는, 전자 디바이스를 포함한다.
예 35는, 예 23 내지 예 34 중 어느 한 예에 있어서, 제3 전도성 층은 제1 전도성 층의 상단 표면 상에 존재하는, 전자 디바이스를 포함한다.
예 36은, 예 23 내지 예 35 중 어느 한 예에 있어서, 인쇄 회로 기판을 더 포함하되, 칩 패키지는 인쇄 회로 기판에 부착되는, 전자 디바이스를 포함한다.
예 37은 집적 회로를 형성하는 방법이다. 이 방법은 복수의 반도체 디바이스 위에 제1 상호접속 층을 형성하는 단계와, 제1 상호접속 층 위에 제2 상호접속 층을 형성하는 단계를 포함한다. 제1 상호접속 층을 형성하는 단계는 제1 유전체 층을 형성하는 단계와, 제1 유전체 층을 관통하는 비아를 형성하는 단계와, 비아에 제1 전도성 층을 형성하는 단계와, 제1 전도성 층 위에서 비아에 제2 전도성 층을 형성하는 단계를 포함한다. 제2 상호접속 층을 형성하는 단계는 제2 유전체 층을 형성하는 단계와, 비아 위의 제2 유전체 층에 캐비티를 형성하는 단계와, 캐비티의 하나 이상의 측벽 상에 제3 전도성 층을 형성하는 단계 ― 제3 전도성 층은 산소를 포함함 ― 와, 제3 전도성 층을 황 또는 셀레늄으로 도핑하기 위해 황 또는 셀레늄을 포함하는 가스에 제3 전도성 층을 노출시키는 단계와, 캐비티 내에 제4 전도성 층을 형성하는 단계를 포함한다.
예 38은, 예 37에 있어서, 노출시키는 단계는 약 200℃ 내지 약 300℃의 온도에서 제3 전도성 층을 가스에 노출시키는 단계를 포함하는, 방법을 포함한다.
예 39는, 예 37 또는 예 38에 있어서, 제3 전도성 층을 형성하는 단계는 약 10 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는 제3 전도성 층을 형성하는 단계를 포함하는, 방법을 포함한다.
예 40은, 예 37 내지 예 39 중 어느 한 예에 있어서, 제1 전도성 층은 구리를 포함하고 제2 전도성 층은 루테늄을 포함하는, 방법을 포함한다.
예 41은, 예 37 내지 예 39 중 어느 한 예에 있어서, 제1 전도성 층은 구리를 포함하고 제2 전도성 층은 코발트, 텅스텐, 또는 몰리브덴을 포함하는, 방법을 포함한다.
예 42는, 예 37 내지 예 41 중 어느 한 예에 있어서, 제3 전도성 층을 형성하는 단계는 제2 전도성 층의 상단 표면 상에 제3 전도성 층을 형성하는 단계를 포함하는, 방법을 포함한다.
예 43은, 예 37 내지 예 42 중 어느 한 예에 있어서, 제2 전도성 층을 형성하는 단계는 약 5 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는 제2 전도성 층을 형성하는 단계를 포함하는, 방법을 포함한다.
예 44는 복수의 반도체 디바이스 위의 제1 상호접속 층 및 제1 상호접속 층 위의 제2 상호접속 층을 포함하는 집적 회로이다. 제1 상호접속 층은 제1 유전체 층 및 제1 유전체 층을 관통하는 전도성 비아를 포함한다. 전도성 비아는 제1 전도성 층 및 제1 전도성 층 아래의 제2 전도성 층을 갖는다. 제2 상호접속 층은 제2 유전체 층, 적어도 부분적으로 제2 유전체 층 내에 있는 제3 전도성 층, 및 제3 전도성 층과 제2 유전체 층 사이의 제4 전도성 층을 포함한다. 제4 전도성 층은 두께가 약 20 옹스트롬 미만이다.
예 45는, 예 44에 있어서, 전도성 비아의 제1 전도성 층의 상단 표면은 제2 상호접속 층의 제3 전도성 층과 직접 접촉하는, 집적 회로를 포함한다.
예 46은, 예 44 또는 예 45에 있어서, 제1 전도성 층은 루테늄, 코발트, 텅스텐, 또는 몰리브덴을 포함하고, 제2 전도성 층은 구리를 포함하는, 집적 회로를 포함한다.
예 47은, 예 46에 있어서, 제1 전도성 층의 상단 부분은 황과 셀레늄 중 하나 또는 둘 다와 몰리브덴을 포함하는, 집적 회로를 포함한다.
예 48은 예 44 내지 예 47 중 어느 한 예에 있어서, 제1 전도성 층은 약 5 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는, 집적 회로를 포함한다.
예 49는 예 44 내지 예 48 중 어느 한 예에 있어서, 제4 전도성 층은 황과 셀레늄 중 하나 또는 둘 다와 산소를 포함하는, 집적 회로를 포함한다.
예 50은 예 44 내지 예 49 중 어느 한 예에 있어서, 제4 전도성 층은 약 10 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는, 집적 회로를 포함한다.
예 51은 복수의 반도체 디바이스 위의 제1 상호접속 층 및 제1 상호접속 층 위의 제2 상호접속 층을 포함하는 집적 회로이다. 제1 상호접속 층은 제1 유전체 층 및 제1 유전체 층을 관통하는 전도성 비아를 포함한다. 전도성 비아는 제1 전도성 층을 포함한다. 제2 상호접속 층은 제2 유전체 층, 적어도 부분적으로 제2 유전체 층 내에 있는 제2 전도성 층, 및 제2 전도성 층과 제2 유전체 층 사이의 제3 전도성 층을 포함한다. 제3 전도성 층은 두께가 약 20 옹스트롬 미만이고, 제2 전도성 층은 제1 전도성 층과 상이한 금속을 포함한다.
예 52는, 예 51에 있어서, 제1 전도성 층은 루테늄, 코발트, 텅스텐, 또는 몰리브덴을 포함하는, 집적 회로를 포함한다.
예 53은, 예 51 또는 예 52에 있어서, 전도성 비아는 제1 전도성 층 아래에 제4 전도성 층을 포함하는, 집적 회로를 포함한다.
예 54는, 예 53에 있어서, 제4 전도성 층은 구리를 포함하고 제1 전도성 층은 루테늄, 코발트, 텅스텐, 또는 몰리브덴을 포함하는, 집적 회로를 포함한다.
예 55는, 예 53 또는 예 54에 있어서, 제1 전도성 층의 상단 부분은 황 또는 셀레늄 중 어느 하나와 몰리브덴을 포함하는, 집적 회로를 포함한다.
예 56은, 예 53 내지 예 55 중 어느 한 예에 있어서, 제1 전도성 층은 약 5 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는, 집적 회로를 포함한다.
예 57은, 예 51 내지 예 56 중 어느 한 예에 있어서, 제3 전도성 층은 황과 셀레늄 중 하나 또는 둘 다와 산소를 포함하는, 집적 회로를 포함한다.
본 개시의 실시예에 대한 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 이는 빠짐없이 완전한 것이거나 본 개시를 공개된 정확한 형태로 제한하려는 의도가 아니다. 본 개시에 비추어 많은 수정 및 변형이 가능하다. 본 개시의 범위는 이러한 상세한 설명이 아니라 본 명세서에 첨부된 청구범위에 의해 제한되는 것으로 의도된다.

Claims (25)

  1. 집적 회로로서,
    복수의 반도체 디바이스 위의 제1 상호접속 층 ― 상기 제1 상호접속 층은 제1 유전체 층 및 상기 제1 유전체 층을 관통하는 전도성 비아를 포함하고, 상기 전도성 비아는 제1 전도성 층 및 상기 제1 전도성 층 아래의 제2 전도성 층을 가짐 ― 과,
    상기 제1 상호접속 층 위의 제2 상호접속 층 ― 상기 제2 상호접속 층은 제2 유전체 층, 적어도 부분적으로 상기 제2 유전체 층 내에 있는 제3 전도성 층, 및 상기 제3 전도성 층과 상기 제2 유전체 층 사이의 제4 전도성 층을 포함하고, 상기 제4 전도성 층은 두께가 약 20 옹스트롬 미만임 ― 을 포함하는,
    집적 회로.
  2. 제1항에 있어서,
    상기 전도성 비아의 상기 제1 전도성 층의 상단 표면은 상기 제2 상호접속 층의 상기 제3 전도성 층과 직접 접촉하는,
    집적 회로.
  3. 제1항에 있어서,
    상기 제1 전도성 층은 루테늄, 코발트, 텅스텐, 또는 몰리브덴을 포함하고, 상기 제2 전도성 층은 구리를 포함하는,
    집적 회로.
  4. 제3항에 있어서,
    상기 제1 전도성 층의 상단 부분은 황과 셀레늄 중 하나 또는 둘 다와 몰리브덴을 포함하는,
    집적 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 전도성 층은 약 5 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는,
    집적 회로.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제4 전도성 층은 황과 셀레늄 중 하나 또는 둘 다와 산소를 포함하는,
    집적 회로.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제4 전도성 층은 약 10 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는,
    집적 회로.
  8. 집적 회로로서,
    복수의 반도체 디바이스 위의 제1 상호접속 층 ― 상기 제1 상호접속 층은 제1 유전체 층 및 상기 제1 유전체 층을 관통하는 전도성 비아를 포함하고, 상기 전도성 비아는 제1 전도성 층을 가짐 ― 과,
    상기 제1 상호접속 층 위의 제2 상호접속 층 ― 상기 제2 상호접속 층은 제2 유전체 층, 적어도 부분적으로 상기 제2 유전체 층 내에 있는 제2 전도성 층, 및 상기 제2 전도성 층과 상기 제2 유전체 층 사이의 제3 전도성 층을 포함하고, 상기 제3 전도성 층은 두께가 약 20 옹스트롬 미만이며, 상기 제2 전도성 층은 상기 제1 전도성 층과 상이한 금속을 포함함 ― 을 포함하는,
    집적 회로.
  9. 제8항에 있어서,
    상기 제1 전도성 층은 루테늄, 코발트, 텅스텐, 또는 몰리브덴을 포함하는,
    집적 회로.
  10. 제8항 또는 제9항에 있어서,
    상기 전도성 비아는 상기 제1 전도성 층 아래에 제4 전도성 층을 포함하는,
    집적 회로.
  11. 제10항에 있어서,
    상기 제4 전도성 층은 구리를 포함하고, 상기 제1 전도성 층은 루테늄, 코발트, 텅스텐, 또는 몰리브덴을 포함하는,
    집적 회로.
  12. 제10항에 있어서,
    상기 제1 전도성 층의 상단 부분은 황 또는 셀레늄 중 어느 하나와 몰리브덴을 포함하는,
    집적 회로.
  13. 제10항에 있어서,
    상기 제1 전도성 층은 약 5 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는,
    집적 회로.
  14. 제8항 또는 제9항에 있어서,
    상기 제3 전도성 층은 황과 셀레늄 중 하나 또는 둘 다와 산소를 포함하는,
    집적 회로.
  15. 집적 회로로서,
    복수의 반도체 디바이스를 포함하는 디바이스 층과,
    상기 디바이스 층 위에서, 제1 유전체 층 및 상기 제1 유전체 층을 관통하는 전도성 비아를 포함하는 제1 상호접속 층 ― 상기 전도성 비아는 제2 전도성 층 상의 제1 전도성 층을 포함하고, 상기 제1 전도성 층은 제1 금속을 포함하고, 상기 제2 전도성 층은 상기 제1 금속과 조성적으로 상이한 제2 금속을 포함함 ― 과,
    상기 제1 상호접속 층 위에서, 제2 유전체 층, 적어도 부분적으로 상기 제2 유전체 층 내에 있는 제3 전도성 층, 및 상기 제3 전도성 층과 상기 제2 유전체 층 사이의 제4 전도성 층을 갖는 제2 상호접속 층 ― 상기 제3 전도성 층은 상기 제2 금속을 포함함 ― 을 포함하는,
    집적 회로.
  16. 제15항에 있어서,
    상기 제4 전도성 층은 황 또는 셀레늄 중 어느 하나와 산소를 포함하는,
    집적 회로.
  17. 제15항에 있어서,
    상기 제1 금속은 루테늄이고, 상기 제2 금속은 구리인,
    집적 회로.
  18. 제15항에 있어서,
    상기 제4 전도성 층은 약 20 옹스트롬 이하의 두께를 갖는,
    집적 회로.
  19. 제18항에 있어서,
    상기 제4 전도성 층은 약 9 옹스트롬 내지 약 19 옹스트롬의 두께를 갖는,
    집적 회로.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 전도성 층은 약 5 옹스트롬 내지 약 20 옹스트롬의 두께를 갖는,
    집적 회로.
  21. 집적 회로로서,
    복수의 반도체 디바이스 위의 제1 상호접속 층 ― 상기 제1 상호접속 층은 제1 유전체 층 및 상기 제1 유전체 층을 관통하는 전도성 비아를 포함하고, 상기 전도성 비아는 제1 전도성 층을 가짐 ― 과,
    상기 제1 상호접속 층 위의 제2 상호접속 층 ― 상기 제2 상호접속 층은 제2 유전체 층, 적어도 부분적으로 상기 제2 유전체 층 내에 있는 제2 전도성 층, 및 상기 제2 전도성 층과 상기 제2 유전체 층 사이의 제3 전도성 층을 포함하고, 상기 제3 전도성 층은 황과 셀레늄 중 하나 또는 둘 다와 산소를 포함하고, 상기 제2 전도성 층은 상기 제1 전도성 층과 상이한 금속을 포함함 ― 을 포함하는,
    집적 회로.
  22. 제21항에 있어서,
    상기 전도성 비아의 상기 제1 전도성 층의 상단 표면은 상기 제2 상호접속 층의 상기 제2 전도성 층과 직접 접촉하는,
    집적 회로.
  23. 제21항에 있어서,
    상기 제1 전도성 층은 루테늄, 코발트, 텅스텐, 또는 몰리브덴을 포함하는,
    집적 회로.
  24. 제21항에 있어서,
    상기 전도성 비아는 상기 제1 전도성 층 아래에 제4 전도성 층을 포함하는,
    집적 회로.
  25. 제21항 내지 제24항 중 어느 한 항에 있어서,
    상기 제3 전도성 층은 상기 제1 전도성 층의 상단 표면 상에 존재하는,
    집적 회로.
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