KR20230027628A - Solar cell and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다. The present invention relates to a solar cell and a method for manufacturing the same, and more particularly, to a solar cell having an improved structure and a method for manufacturing the same.
반도체 기판을 포함하는 태양 전지는 우수한 효율을 가져 널리 사용되고 있다. 그러나 반도체 기판을 포함하는 태양 전지도 효율을 향상하는 데 일정한 한계가 있어 광전 변환 효율을 향상할 수 있는 다양한 구조의 태양 전지가 제안되고 있다. A solar cell including a semiconductor substrate is widely used because of its excellent efficiency. However, there are certain limitations in improving the efficiency of solar cells including semiconductor substrates, so solar cells with various structures capable of improving photoelectric conversion efficiency have been proposed.
일 예로, 단파장의 광을 흡수하여 단파장을 이용한 광전 변환을 수행하는 페로브스카이트 화합물을 광전 변환부로 포함하는 태양 전지가 제안되었다. 이러한 페로브스카이트 화합물을 광전 변환부로 포함하는 태양 전지에서는, 국내공개특허 제10-2016-0040925호에서와 같이, 페로브스카이트 화합물을 포함하는 광전 변환부와 다른 구조 또는 물질로 구성된 또 다른 광전 변환부를 적층하여 우수한 효율을 구현하는 것이 일반적이다. For example, a solar cell including a perovskite compound that absorbs light of a short wavelength and performs photoelectric conversion using the short wavelength as a photoelectric conversion unit has been proposed. In a solar cell including such a perovskite compound as a photoelectric conversion unit, as in Korean Patent Publication No. 10-2016-0040925, a photoelectric conversion unit including a perovskite compound and another structure or material composed of another It is common to implement excellent efficiency by stacking photoelectric conversion units.
이러한 구조의 태양 전지에서는 효율을 향상하기 위해서는 서로 적층된 복수의 광전 변환부가 우수한 연결 특성을 가지는 것이 매우 중요하다. In a solar cell having such a structure, it is very important that the plurality of photoelectric conversion units stacked on each other have excellent connection characteristics in order to improve efficiency.
이를 위해 한국 특허 10-2018-0026454 호는 다접합형 광기전 장치를 개시하고 있다. 이와 같은 종래 기술에는 헤테로정션 구조와 페로브스카이트 태양 전지를 적층한 텐덤 태양전지 구조 청구하고 있으며, 이 둘의 접합층, 즉 재합성층으로서, TCO를 적용하고 있다. To this end, Korean Patent No. 10-2018-0026454 discloses a multi-junction photovoltaic device. In the prior art, a tandem solar cell structure in which a heterojunction structure and a perovskite solar cell are laminated is claimed, and TCO is applied as a junction layer of the two, that is, a recombinant layer.
이와 같은 구조에서는 헤테로정션 셀 기반으로 nc-SiOx:H와 접합층으로 TCO 적용하여 하부 셀의 구조 확장성에 제약이 있다. 또한, 접합층으로 TCO를 적용함으로써 상부에 형성되는 페로브스카이트층과의 공정 적합성이 떨어지면서 표면 커버리지에 문제가 발생한다. 그리고, 이와 같이 접합층으로 TCO를 적용하는 경우, nc-Si:H 대비 TCO 전도도 특성이 우수하여 shunt path 로 인한 개방전압 성능이 저하되는 문제가 발생한다.In such a structure, there is a limitation in structural scalability of the lower cell by applying TCO to nc-SiOx:H and the junction layer based on the heterojunction cell. In addition, by applying TCO as a bonding layer, process suitability with the perovskite layer formed thereon is deteriorated, resulting in a problem in surface coverage. And, in the case of applying TCO as a bonding layer in this way, the TCO conductivity characteristic is excellent compared to nc-Si:H, and thus, a problem in that open-circuit voltage performance is deteriorated due to a shunt path occurs.
본 실시예는 우수한 효율을 가지는 태양 전지 및 이의 제조 방법 제공하고자 한다. 특히, 본 실시예는 페로브스카이트 화합물을 포함하는 광전 변환부와, 이와 다른 물질 또는 구조를 가지는 또 다른 광전 변환부를 구비하는 탠덤형 구조를 가지면서 우수한 효율을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다. The present embodiment is intended to provide a solar cell having excellent efficiency and a manufacturing method thereof. In particular, the present embodiment provides a solar cell having excellent efficiency while having a tandem type structure including a photoelectric conversion unit including a perovskite compound and another photoelectric conversion unit having a different material or structure and a manufacturing method thereof want to provide
좀더 구체적으로, 본 실시예는 복수의 광전 변환부를 구비하는 탠덤형 구조에서 두 광전 변환부 사이의 접합 특성을 향상하면서 캐리어의 이동을 원활하게 하여 우수한 효율을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다. More specifically, the present embodiment is to provide a solar cell having excellent efficiency by smoothing the movement of carriers while improving the bonding characteristics between two photoelectric conversion units in a tandem structure including a plurality of photoelectric conversion units and a manufacturing method thereof. do.
또한, 본 실시예는 간단한 공정에 의하여 제조되어 생산성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다. In addition, this embodiment is intended to provide a solar cell and a manufacturing method thereof that can be manufactured by a simple process and improve productivity.
본 실시예에 따른 태양 전지는, 페로브스카이트 화합물로 구성되는 광전 변환층을 포함하는 제1 광전 변환부, 그리고 반도체 기판을 포함하는 제2 광전 변환부를 포함하는 광전 변환부; 상기 제1 광전 변환부와 상기 제2 광전 변환부 사이에 형성되는 접합층; 상기 광전 변환부의 일면에서 상기 광전 변환부에 전기적으로 연결되는 제1 전극; 및 상기 광전 변환부의 타면에서 상기 광전 변환부에 전기적으로 연결되는 제2 전극을 포함하고, 상기 접합층은 상기 제2 광전 변환부 위에 형성되어 있는 제1 도전형 폴리층 및 상기 제1 도전형 폴리층 위에 형성되어 있는 제2 도전형 폴리층을 포함한다.The solar cell according to the present embodiment includes a photoelectric conversion unit including a first photoelectric conversion unit including a photoelectric conversion layer made of a perovskite compound and a second photoelectric conversion unit including a semiconductor substrate; a bonding layer formed between the first photoelectric conversion unit and the second photoelectric conversion unit; a first electrode electrically connected to the photoelectric conversion unit on one surface of the photoelectric conversion unit; and a second electrode electrically connected to the photoelectric conversion unit on the other surface of the photoelectric conversion unit, wherein the bonding layer includes a first conductivity-type poly layer formed on the second photoelectric conversion unit and the first conductivity-type poly and a second conductive poly layer formed on the layer.
상기 제2 광전 변환부는, 상기 반도체 기판, 상기 반도체 기판의 일면 위에 상기 반도체 기판 내에 형성되며, 제1 도전형의 제1 반도체층, 상기 반도체 기판의 타면 위에서 상기 제1 반도체층과 다른 결정 구조를 가지는 제2 도전형의 제2 반도체층을 포함할 수 있다.The second photoelectric converter is formed in the semiconductor substrate on one surface of the semiconductor substrate and has a crystal structure different from that of the first semiconductor layer on a first semiconductor layer of a first conductivity type and on the other surface of the semiconductor substrate. The branch may include a second semiconductor layer of a second conductivity type.
상기 제1 반도체층이 상기 반도체 기판 내에 형성되어, 비정질 부분을 포함하고, 상기 반도체 기판의 후면 위에 위치하는 상기 제2 반도체층이 다결정 부분을 포함하며, 상기 반도체 기판과 상기 제2 반도체층 사이에 제2 터널링층을 더 포함할 수 있다.The first semiconductor layer is formed in the semiconductor substrate and includes an amorphous portion, and the second semiconductor layer positioned on the rear surface of the semiconductor substrate includes a polycrystalline portion, and a gap between the semiconductor substrate and the second semiconductor layer is formed. A second tunneling layer may be further included.
상기 접합층은 상기 제1 도전형 제1 반도체층과 상기 제1 도전형 폴리층 사이에 형성되어 있는 접합 터널링층을 더 포함할 수 있다.The junction layer may further include a junction tunneling layer formed between the first conductivity type first semiconductor layer and the first conductivity type poly layer.
상기 제1 도전형 제1 반도체층의 도핑 농도는 상기 제1 도전형 폴리층의 도핑농도보다 낮을 수 있다.A doping concentration of the first conductivity-type first semiconductor layer may be lower than a doping concentration of the first conductivity-type poly layer.
상기 접합터널링층은 3nm 이하의 두께를 가질 수 있다.The junction tunneling layer may have a thickness of 3 nm or less.
상기 반도체 기판 및 상기 제2 반도체층이 절연 물질로 구성된 상기 제2 중간막을 사이에 두고 접합되는 절연 접합 구조 또는 터널 접합 구조를 가질 수 있다.The semiconductor substrate and the second semiconductor layer may have an insulating junction structure or a tunnel junction structure in which the second intermediate film made of an insulating material is bonded therebetween.
상기 제2 도전형 폴리층의 도핑 농도가 상기 제2 반도체층의 도핑 농도보다 높을 수 있다.A doping concentration of the second conductive poly layer may be higher than that of the second semiconductor layer.
상기 접합 터널링층과 상기 제2 중간막이 절연 물질을 포함할 수 있다.The junction tunneling layer and the second intermediate layer may include an insulating material.
상기 접합 터널링층과 상기 제2 중간막이 실리콘 산화물을 포함할 수 있다.The junction tunneling layer and the second intermediate layer may include silicon oxide.
상기 제2 광전 변환부의 일면 위에 상기 제1 광전 변환부가 위치하고, 상기 제1 광전 변환부 위에 상기 제1 전극이 위치하고, 상기 제2 광전 변환부의 상기 제2 반도체층 위에 상기 제2 전극이 위치하며, 상기 제2 반도체층이 다결정 부분을 포함하며, 상기 제1 전극과 상기 제2 전극의 적층 구조가 서로 다를 수 있다.the first photoelectric converter is positioned on one surface of the second photoelectric converter, the first electrode is positioned on the first photoelectric converter, and the second electrode is positioned on the second semiconductor layer of the second photoelectric converter; The second semiconductor layer may include a polycrystalline portion, and stack structures of the first electrode and the second electrode may be different from each other.
한편, 본 발명은, 반도체 기판, 상기 반도체 기판의 일면에 제1 반도체층과, 상기 반도체 기판의 타면 위에 상기 반도체 기판과 별개로 형성되며 상기 제1 반도체층과 다른 결정 구조를 가지는 상기 제2 반도체층과 상기 제1 반도체층 위에 접합층을 형성하는 포함하는 제2 광전 변환부 및 상기 제1 반도체층과 동시에 도핑되는 제1 도전형 폴리층을 포함하는 접합층을 형성하는 단계; 상기 접합층 위에 페로브스카이트 화합물로 구성되는 광전 변환층을 포함하는 제1 광전 변환부를 형성하는 단계; 및 상기 제1 광전 변환부의 일면에서 상기 제1 광전 변환부에 전기적으로 연결되는 제1 전극 및 상기 제2 광전 변환부의 타면에서 상기 제2 광전 변환부에 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함하는 태양 전지의 제조 방법을 제공한다. Meanwhile, the present invention provides a semiconductor substrate, a first semiconductor layer on one surface of the semiconductor substrate, and the second semiconductor layer formed separately from the semiconductor substrate on the other surface of the semiconductor substrate and having a crystal structure different from that of the first semiconductor layer. forming a bonding layer including a second photoelectric converter including forming a bonding layer on the first semiconductor layer and a first conductive poly layer simultaneously doped with the first semiconductor layer; forming a first photoelectric conversion unit including a photoelectric conversion layer made of a perovskite compound on the bonding layer; and forming a first electrode electrically connected to the first photoelectric conversion unit on one side of the first photoelectric conversion unit and a second electrode electrically connected to the second photoelectric conversion unit on the other side of the second photoelectric conversion unit. It provides a method for manufacturing a solar cell comprising a.
상기 제2 광전 변환부 및 접합층을 형성 단계는, 상기 반도체 기판의 양 면에 산화막을 형성하는 단계; 상기 산화막 위에 진성 폴리 반도체층을 별도로 형성하는 단계; 상기 반도체 기판의 전면에 위치한 상기 진성 폴리 반도체층 위에 제1 도전형 도핑층을 형성하고, 상기 반도체 기판의 후면에 위치한 상기 진성 폴리 반도체층 위에 제2 도전형 도핑층을 형성하는 단계; 및 열처리하여 상기 반도체 기판의 후면의 상기 진성 폴리 반도체층을 제2 도전형의 제2 반도체층으로 형성하고, 상기 반도체 기판의 전면의 상기 진성 폴리 반도체층을 상기 제1 도전형 폴리층으로 형성하는 단계를 포함할 수 있다.The forming of the second photoelectric conversion unit and the bonding layer may include forming an oxide film on both surfaces of the semiconductor substrate; separately forming an intrinsic poly semiconductor layer on the oxide film; forming a first conductivity-type doping layer on the intrinsic poly semiconductor layer positioned on the front surface of the semiconductor substrate, and forming a second conductivity-type doping layer on the intrinsic poly semiconductor layer positioned on the rear surface of the semiconductor substrate; and performing heat treatment to form the intrinsic poly semiconductor layer on the rear surface of the semiconductor substrate as a second conductivity-type second semiconductor layer, and to form the intrinsic poly semiconductor layer on the front surface of the semiconductor substrate as the first conductivity-type poly layer. steps may be included.
상기 제1 도전형 폴리층을 형성하는 단계는 상기 제1 도전형 도핑층으로부터 제1 도전형 도펀트가 하부의 산화막을 통과하여 상기 반도체 기판의 전면까지 확산되어 상기 제1 도전형의 제1 반도체층을 동시에 형성할 수 있다.In the step of forming the first conductivity type poly layer, the first conductivity type dopant from the first conductivity type dopant is diffused to the entire surface of the semiconductor substrate through the lower oxide film to diffuse to the first conductivity type first semiconductor layer. can be formed simultaneously.
상기 제1 도전형 폴리층을 형성한 후, 상기 제1 도전형 폴리층과 상기 제2 반도체층에 수소를 주입하는 수소 주입 단계를 더 포함할 수 있다.After forming the first conductive poly layer, a hydrogen implantation step of injecting hydrogen into the first conductive poly layer and the second semiconductor layer may be further included.
상기 수소 주입 단계 후에 상기 제1 도전형 폴리층 위에 상기 제2 도전형 폴리층을 더 형성하여 상기 접합층을 완성할 수 있다.After the hydrogen implantation step, the bonding layer may be completed by further forming the second conductive poly layer on the first conductive poly layer.
본 실시예에 의하면, 페로브스카이트 화합물을 포함하는 제1 광전 변환부 및 반도체 기판을 포함하는 제2 광전 변환부를 구비하는 탠덤형 구조에서, 제1 광전 변환부와 제2 광전 변환부 사이의 접합층을 터널링층과 폴리 실리콘층의 다층 구조로 제안하여 효율 및 생산성을 향상할 수 있다. 즉, 접합층을 터널링층과 폴리 실리콘층의 다층 구조로 제안하여 제1 광전 변환부와의 정합성이 향상되며, 캐리어 이동 특성이 향상될 수 있다. 또한 접합층의 구조를 활용하여 제2 광전 변환부의 전면 구조를 형성함으로써 제2 광전 변환부의 구조가 다양하게 적용될 수 있으며, 공정 윈도우의 수효가 감소하여 공정 비용 및 시간이 절약될 수 있다. According to the present embodiment, in a tandem type structure including a first photoelectric conversion unit including a perovskite compound and a second photoelectric conversion unit including a semiconductor substrate, between the first photoelectric conversion unit and the second photoelectric conversion unit Efficiency and productivity can be improved by suggesting a multilayer structure of a tunneling layer and a polysilicon layer as the bonding layer. That is, by proposing a multi-layered structure of a tunneling layer and a polysilicon layer as the junction layer, matching with the first photoelectric conversion unit and carrier transfer characteristics can be improved. In addition, by using the structure of the bonding layer to form the front surface of the second photoelectric conversion unit, the structure of the second photoelectric conversion unit can be applied in various ways, and process cost and time can be saved by reducing the number of process windows.
또한, 접합층으로 고농도 폴리 실리콘층이 적용되어 전도도 차이로 인한 제1 광전 변환부의 결함으로 누설 전류 손실이 감소된다. In addition, since a high-concentration polysilicon layer is applied as a bonding layer, leakage current loss due to a defect in the first photoelectric converter due to a conductivity difference is reduced.
이와 같이 접합층과 제1 광전부의 적층에 있어 정합성이 개선되어 대면적화에 유리하다.In this way, conformity is improved in the lamination of the bonding layer and the first photovoltaic unit, which is advantageous for a large area.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 전면을 도시한 전면 평면도이다.
도 3은 본 발명의 일 실시예에 따른 태양 전지의 광전 변환부에 포함되는 복수의 층의 도전형 및 역할의 일 예를 모식적으로 도시한 도면이다.
도 4는 도 3에 도시한 태양 전지, 그리고 비교예 1에 따른 태양 전지의 광전 변환부의 에너지 밴드를 개략적으로 도시한 에너지 밴드 다이어그램이다.
도 5는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 6은 도 5의 도핑층 형성까지의 상세 순서도이다.
도 7a 및 도 7b는 도 6의 제조 방법을 설명하기 위한 단면도이다.
도 8은 도 5의 수소 주입까지의 상세 순서도이다.
도 9a 내지 도 9d는 도 8의 제조 방법을 도시한 단면도들이다.
도 10은 도 5의 접합층 완성까지를 도시한 상세 순서도이다.
도 11은 도 10의 제조 방법을 도시한 단면도이다.
도 12는 도 5의 제1 광전 변환부 및 전극을 형성하는 상세 순서도이다.
도 13a 내지 도 13b는 도 11의 제조 방법을 도시한 단면도들이다.
도 14는 본 발명의 다른 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 15a 및 도 15b는 본 발명과 비교예 1의 누설 전류 감소를 나타내는 전도도 특성을 도시한 것이다.
도 16은 본 발명의 반사도 개선을 도시한 것이다. 1 is a schematic cross-sectional view of a solar cell according to an embodiment of the present invention.
FIG. 2 is a front plan view showing a front side of the solar cell shown in FIG. 1 .
3 is a diagram schematically illustrating an example of a conductivity type and role of a plurality of layers included in a photoelectric conversion unit of a solar cell according to an embodiment of the present invention.
FIG. 4 is an energy band diagram schematically illustrating energy bands of the solar cell shown in FIG. 3 and a photoelectric conversion unit of the solar cell according to Comparative Example 1. Referring to FIG.
5 is a flowchart of a method of manufacturing a solar cell according to an embodiment of the present invention.
6 is a detailed flow chart up to the formation of the doped layer of FIG. 5 .
7A and 7B are cross-sectional views for explaining the manufacturing method of FIG. 6 .
8 is a detailed flow chart up to hydrogen injection in FIG. 5 .
9A to 9D are cross-sectional views illustrating the manufacturing method of FIG. 8 .
FIG. 10 is a detailed flowchart showing the completion of the bonding layer of FIG. 5 .
11 is a cross-sectional view illustrating the manufacturing method of FIG. 10 .
FIG. 12 is a detailed flow chart of forming the first photoelectric conversion unit and electrodes of FIG. 5 .
13A to 13B are cross-sectional views illustrating the manufacturing method of FIG. 11 .
14 is a schematic cross-sectional view of a solar cell according to another embodiment of the present invention.
15A and 15B show conductivity characteristics showing leakage current reduction of the present invention and Comparative Example 1.
16 illustrates the reflectivity improvement of the present invention.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it goes without saying that the present invention is not limited to these embodiments and can be modified in various forms.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는 바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.In the drawings, in order to clearly and concisely describe the present invention, parts not related to the description are omitted, and the same reference numerals are used for the same or extremely similar parts throughout the specification. In addition, in the drawings, the thickness, width, etc. are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.And when a certain part "includes" another part throughout the specification, it does not exclude other parts unless otherwise stated, and may further include other parts. In addition, when a part such as a layer, film, region, plate, etc. is said to be “on” another part, this includes not only the case where it is “directly on” the other part, but also the case where another part is located in the middle. When a part such as a layer, film, region, plate, etc. is said to be "directly on" another part, it means that there are no intervening parts.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 본 명세서에서 "제1" 또는 "제2"의 표현은 서로 간의 구별을 위하여 사용된 것일 뿐 본 발명이 이에 한정되는 것은 아니다.Hereinafter, a solar cell and a manufacturing method thereof according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. In this specification, the expression "first" or "second" is only used to distinguish one from the other, but the present invention is not limited thereto.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 전면을 도시한 전면 평면도이다. 명확한 이해를 위하여 도 2에서는 제1 전극의 제1 전극층의 도시를 생략하고 제2 전극층을 위주로 도시하였다. FIG. 1 is a cross-sectional view schematically illustrating a solar cell according to an exemplary embodiment of the present invention, and FIG. 2 is a front plan view illustrating a front side of the solar cell illustrated in FIG. 1 . For a clear understanding, in FIG. 2 , the first electrode layer of the first electrode is omitted and the second electrode layer is mainly illustrated.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 제1 및 제2 광전 변환부(110, 120)를 포함하는 광전 변환부(10)를 포함할 수 있다. 즉, 광전 변환부(10)가 서로 적층되는 복수의 광전 변환부(110, 120)을 포함하는 탠덤형 구조를 가질 수 있다. 이때, 제2 광전 변환부(120)의 일면(일 예로, 전면) 위에 또는 제1 반도체층(124) 위에 접합층(터널 접합층)(130)이 위치하여 제2 광전 변환부(120)와 그 위에 위치하는 제1 광전 변환부(110)를 전기적으로 연결한다. 도 1에서는 접합층(130)이 복수의 층상 구조를 가지며, 제2 광전 변환부(124)의 제1 반도체층(124)과 제1 광전 변환부(110)의 제2 전달층(116) 사이에 배치되나, 본 발명이 이에 한정되는 것은 아니다. 이러한 접합층(130)은 캐리어의 터널링이 원활하게 일어날 수 있도록 얇은 두께를 가질 수 있다. Referring to FIG. 1 , a
좀더 구체적으로, 광전 변환부(10)가 페로브스카이트 화합물로 구성되는 광전 변환층(112)을 포함하는 제1 광전 변환부(110)와, 반도체 기판(일 예로, 실리콘 기판)(122)을 포함하는 제2 광전 변환부(120)를 포함할 수 있다. 이때, 제2 광전 변환부(120)는, 반도체 기판(122)과, 반도체 기판(122)의 일면(일 예로, 전면)에서 반도체 기판(122)과 별개로 형성된 제1 반도체층(124)과, 반도체 기판(122)의 타면(일 예로, 후면)에서 반도체 기판(10)과 별개로 형성되는 제2 반도체층(126)을 포함할 수 있다. 그리고 태양 전지(100)는 광전 변환부(10)의 일면(일 예로, 전면)에서 광전 변환부(10)에 전기적으로 연결되는 제1 전극(42)과, 광전 변환부(10)의 타면(일 예로, 후면)에서 광전 변환부(10)에 전기적으로 연결되는 제2 전극(44)를 포함할 수 있다. 이를 좀더 상세하게 설명하면 다음과 같다. More specifically, the
본 실시예에서 제2 광전 변환부(120)에서 반도체 기판(122)은 단일 반도체 물질(일 예로, 4족 원소)를 포함하는 결정질 반도체(예를 들어, 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 그러면, 결정성이 높아 결함이 적은 반도체 기판(122)을 기반으로 하므로, 제2 광전 변환부(120)가 우수한 전기적 특성을 가질 수 있다. 특히, 반도체 기판(122)이 단결정 반도체, 일 예로, 단결정 실리콘으로 구성되어 더 우수한 전기적 특성을 가질 수 있다. 이와 같이 제2 광전 변환부(120)는 결정질 반도체 기판(122)을 포함하는 결정질 실리콘 태양 전지 구조를 가질 수 있다. In the present embodiment, the
반도체 기판(122)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철 또는 반사 방지 구조를 가질 수 있다. 요철 또는 반사 방지 구조는, 일 예로, 반도체 기판(122)의 전면 및/또는 후면을 구성하는 표면이 반도체 기판(122)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 이에 의하여 상대적으로 큰 표면 거칠기를 가지면 광의 반사율을 낮출 수 있다. 도면에서는 반도체 기판(122)의 전면 및 후면에 각기 요철 또는 반사 방지 구조를 형성하여 반사 방지 효과를 최대화한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 전면 및 후면 중 적어도 하나에 요철 또는 반사 방지 구조가 형성되거나, 전면 및 후면 모두 요철 또는 반사 방지 구조가 구비되지 않을 수 있다. The front and/or rear surface of the
본 실시예에서 반도체 기판(122)은 제1 또는 제2 도전형 도펀트가 제1 또는 제2 반도체층(124, 126)보다 낮은 도핑 농도로 도핑되어 제1 또는 제2 도전형을 가지는 베이스 영역으로 구성될 수 있다. 즉, 반도체 기판(122)은 베이스 영역에 추가적으로 도펀트를 도핑하여 형성된 도핑 영역을 구비하지 않고, 베이스 영역만을 구비할 수 있다. In this embodiment, the
본 실시예에서 반도체 기판(122)의 일면(일 예로, 전면) 위에 위치한 제1 반도체층(124)은 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 반도체층일 수 있다. 그리고 반도체 기판(122)의 타면(일 예로, 후면) 위에 위치한 제2 반도체층(126)은 제2 도전형 도펀트를 포함하여 제2 도전형을 가지는 반도체층일 수 있다. In this embodiment, the
일 예로, 제1 및 제2 도전형 도펀트 중에서 p형의 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있고, n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 반도체 기판(122)의 제1 또는 제2 도전형 도펀트와 제1 또는 제2 반도체층(124, 126)의 제1 또는 제2 도전형 도펀트는 서로 동일한 물질일 수도 있고 서로 다른 물질일 수도 있다. For example, as a p-type dopant among the first and second conductivity-type dopants, a Group 3 element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used. Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used as the dopant. The first or second conductivity type dopants of the
반도체 기판(122), 제1 및 제2 반도체층(124, 126)의 도전형에 따라 제1 및 제2 반도체층(124, 126)의 역할, 제1 광전 변환부(110)에 포함되는 제1 및 제2 전달층(114, 116)의 물질, 역할 등이 달라질 수 있다. 이에 대해서는 제1 광전 변환부(110) 및 제1 및 제2 전극(42, 44)을 설명한 이후에 좀더 상세하게 설명한다. The role of the first and second semiconductor layers 124 and 126 according to the conductivity type of the
그리고 반도체 기판(122)의 후면과 제2 반도체층(126) 사이에 제2 중간막(126a)이 구비될 수 있다. 일 예로, 반도체 기판(122)의 후면에 제2 중간막(126a)이 접촉 형성되고 제2 중간막(126a)에 제2 반도체층(126)이 접촉 형성될 수 있다. 이에 의하면 구조를 단순화하여 캐리어 이동 경로를 단순화할 수 있는데, 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. A second
본 실시예에서 제1 및 제2 반도체층(124, 126), 및/또는 제2 중간막(126a)은 반도체 기판(122)의 전면 및 후면에서 각기 전체적으로 형성될 수 있다. 이에 의하여 제1 및 제2 반도체층(124, 126), 및/또는 제2 중간막(126a)을 충분한 면적으로 별도의 패터닝 없이 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. In this embodiment, the first and second semiconductor layers 124 and 126 and/or the second
본 실시예에서는 제1 반도체층(124)는 기판(122)과 동일한 반도체층으로 형성되어 동일한 결정 구조를 가질 수 있으나, 제2 반도체층(126)은 반도체 기판(122) 또는 베이스 영역과 별개로 형성되는 반도체층으로 구성될 수 있다. 이에 따라 제2 반도체층(126)의 결정 구조가 반도체 기판(122)과 서로 다를 수 있다. In this embodiment, the
제2 광전 변환부(120)의 일면(일 예로, 전면) 위에 또는 제1 반도체층(124) 위에 접합층(터널 접합층)(130)이 위치하여 제2 광전 변환부(120)와 그 위에 위치하는 제1 광전 변환부(110)를 전기적으로 연결한다. 도 1에서는 접합층(130)이 제2 광전 변환부(120)의 제1 반도체층(124)과 제1 광전 변환부(110)의 제2 전달층(116)에 각기 접촉하는 복수의 층상구조를 갖는 것으로 도시하였다.A bonding layer (tunnel bonding layer) 130 is positioned on one surface (eg, the front surface) of the second
이러한 접합층(130)은 캐리어의 터널링이 원활하게 일어날 수 있도록 얇은 두께를 가지는 복수의 층상구조를 가지며, 각 층의 두께는 일 예로, 제1 전극(42)의 제1 전극층(420)의 두께보다 얇은 두께를 가질 수 있다. The
접합층(130)은 제1 광전 변환부(110)와 제2 광전 변환부(120)를 전기적으로 연결할 수 있으며 제2 광전 변환부(120)에 사용되는 광(일 예로, 장파장의 광)이 투과할 수 있는 물질을 포함할 수 있다. 접합층(130)은 적어도 3개의 층상 구조를 가지며, 제1 반도체층(124) 위에 형성되는 접합터널링층(132), 접합터널링층(132) 위에 형성되는 제1 도전형 폴리층(134) 및 제1 도전형 폴리층(134) 위에 형성되는 제2 도전형 폴리층(136)을 포함할 수 있다.The
즉, n형 및 p형의 폴리 실리콘층이 교대로 적층된 구조를 포함하며, 캐리어의 재결합을 유도하면서 수직전도도가 낮아 상부에 핀홀의 영향력이 작아질 수 있다. 또한, 제1 광전 변환부(110)에 사용되는 광(일 예로, 단파장의 광)을 제1 광전 변환부(110)로 반사시키고 제2 광전 변환부(120)에 사용되는 광(일 예로, 장파장의 광)을 투과하여 제2 광전 변환부(120)로 제공할 수 있다. That is, a structure in which n-type and p-type polysilicon layers are alternately stacked is included, and while recombination of carriers is induced and vertical conductivity is low, the influence of a pinhole on the top can be reduced. In addition, light (eg, short-wavelength light) used in the first
접합층(130) 위에는 페로브스카이트 화합물을 포함하는 광전 변환층(112)을 포함하는 제1 광전 변환부(110)가 위치할 수 있다. 좀더 구체적으로, 제1 광전 변환부(110)는 광전 변환층(112)과, 제2 광전 변환부(120)에 인접한 광전 변환층(112)의 일면과 반대되는 타면에서 광전 변환층(112)과 제1 전극(42) 사이에 위치하는 위치하는 제1 전달층(제1 캐리어 전달층)(114)과, 제2 광전 변환부(120)에 인접한 광전 변환층(112)의 일면에서 접합층(130)과 광전 변환층(112) 사이에 위치하는 제2 전달층(제2 캐리어 전달층)(116)을 포함할 수 있다. A first
예를 들어, 광전 변환층(112)은 페로브스카이트 구조를 가지는 페로브스카이트 화합물로 구성되는 광에 의하여 여기되어 캐리어(전자 및 정공)을 형성할 수 있는 광 활성층일 수 있다. 일 예로, 페로브스카이트 구조는 AMX3 (여기서, A는 1가의 유기 암모늄 양이온 또는 금속 양이온; M은 2가의 금속 양이온; X는 할로겐 음이온을 의미한다)의 화학식을 가질 수 있다. 이러한 광전 변환층(112)은 AMX3로서 CH3NH3PbI3, CH3NH3PbIxCl(3-x), CH3NH3PbIxBr(3-x), CH3NH3PbClxBr(3-x), HC(NH2)2PbI3, HC(NH2)2PbIxCl(3-x), HC(NH2)2PbIxBr(3-x), HC(NH2)2PbClxBr(3-x) 등을 포함하거나, AMX3의 A에 Cs가 일부 도핑된 화합물을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 광전 변환층(112)으로 다양한 물질이 사용될 수 있다. For example, the
광전 변환부(112)의 타면(일 예로, 후면)에서 접합층(130)과 광전 변환층(112) 사이에 위치하는 제2 전달층(116)은 광전 변환층(112)과의 밴드갭 관계에 의하여 제2 캐리어를 추출하여 전달하는 층이고, 광전 변환층(112)의 일면(일 예로, 전면) 위에서 광전 변환층(112)과 제1 전극(42) 사이에 위치하는 제1 전달층(114)은 광전 변환층(112)과의 밴드갭 관계에 의하여 제1 캐리어를 추출하여 전달하는 층이다. 여기서, 제1 캐리어라 함은 제1 반도체층(124)의 제1 도전형에 의하여 제1 반도체층(124)으로 이동하는 캐리어로서 제1 도전형에 대한 다수 캐리어(majority carrier)이다. 제1 반도체층(124)이 n형이면 제1 캐리어가 전자이고 제1 반도체층(124)이 p형이면 제1 캐리어가 정공이다. 그리고 제2 캐리어라 함은 제2 반도체층(126)의 제2 도전형에 의하여 제2 반도체층(126)으로 이동하는 캐리어로서 제2 도전형에 대한 다수 캐리어이다. 제2 반도체층(126)이 p형이면 제2 캐리어가 정공이고 제2 반도체층(126)이 n형이면 제2 캐리어가 전자이다. The
제1 및 제2 전달층(114, 116) 중에서 전자를 전달하는 층을 전자 전달층이라 할 수 있고, 정공을 전달하는 층을 정공 전달층이라 할 수 있다. 예를 들어, 정공 전달층으로는 스피로-바이플루오렌 화합물(예를 들어, 2,2',7,7'-tetrakis(N,N-di-p-methoxyphenylamine)-9,9'-spirobifluorene(spiro-OMeTAD) 등), 폴리-트리아릴아민(poly-triarylamine, PTAA), 또는 금속 화합물(예를 들어, 몰리브덴 산화물 등)을 포함할 수 있다. 그리고 전자 전달층으로는 풀러렌(C60) 또는 이의 유도체(예를 들어, 페닐-C61-부티르산 메틸 에스테르(phenyl-C61-butyric acid methyl ester, PCBM) 등)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전달층(114) 및 제2 전달층(116), 또는 전자 전달층 및 정공 전달층으로 제1 또는 제2 캐리어를 전달하는 역할을 수행할 수 있는 다양한 물질을 포함할 수 있다. Among the first and second transport layers 114 and 116, an electron transport layer may be referred to as an electron transport layer, and a hole transport layer may be referred to as a hole transport layer. For example, as the hole transport layer, a spiro-bifluorene compound (eg, 2,2',7,7'-tetrakis(N,N-di-p-methoxyphenylamine)-9,9'-spirobifluorene ( spiro-OMeTAD), etc.), poly-triarylamine (PTAA), or a metal compound (eg, molybdenum oxide, etc.). Further, the electron transport layer may include fullerene (C 60 ) or a derivative thereof (eg, phenyl-C61-butyric acid methyl ester (PCBM), etc.). However, the present invention is not limited thereto, and various materials that can serve to transfer the first or second carriers to the
도 1에서는 제2 전달층(116), 광전 변환층(112) 및 제1 전달층(114)이 서로 접촉하여 캐리어 이동 경로를 최소화한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. In FIG. 1 , the
광전 변환부(10)(일 예로, 제1 광전 변환부(110)의 전면 쪽에 위치하는 제1 전달층(114)) 위에 제1 전극(42)이 위치하고, 광전 변환부(10)(일 예로, 제2 광전 변환부(120)의 후면 쪽에 위치하는 제2 반도체층(126)) 위에 제2 전극(44)이 위치할 수 있다. The
본 실시예에서 제1 전극(42)은 광전 변환부(10)의 일면(일 예로, 전면) 위에 차례로 적층되는 제1 전극층(420) 및 제2 전극층(422)을 포함할 수 있다. In this embodiment, the
여기서, 제1 전극층(420)은 광전 변환부(10)(일 예로, 제1 광전 변환부(110)의 전면 쪽에 위치하는 제1 전달층(114)) 위에 전체적으로 형성될 수 있다. 일 예로, 제1 전극층(420)은 광전 변환부(10)(일 예로, 제1 광전 변환부(110)의 전면 쪽에 위치하는 제1 전달층(114))에 접촉하면서 이 위에 전체적으로 형성될 수 있다. 본 명세서에서 전체적으로 형성된다고 함은, 빈 공간 또는 빈 영역 없이 광전 변환부(10)의 전체를 덮는 것뿐만 아니라, 불가피하게 일부 부분이 형성되지 않는 경우를 포함할 수 있다. 이와 같이 제1 전극층(420)이 제1 광전 변환부(110) 위에 전체적으로 형성되면, 제1 캐리어가 제1 전극층(420)을 통하여 쉽게 제2 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다.Here, the
이와 같이 제1 전극층(420)이 광전 변환부(10) 위에서 전체적으로 형성되므로 제1 전극층(420)은 광을 투과할 수 있는 물질(투광성 물질)로 구성될 수 있다. 즉, 제1 전극층(420)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. 이에 따라 제1 전극층(420)이 광전 변환부(10) 위에 전체적으로 형성되어도 광의 투과를 차단하지 않는다. 일 예로, 제1 전극층(420)이 투명 전도성 물질(예를 들어, 투명 전도성 산화물, 일 예로, 금속 도핑된 인듐 산화물, 탄소 나노 튜브(carbon nano tube, CNT) 등을 포함할 수 있다. 금속 도핑된 인듐 산화물로는, 주석 도핑된 인듐 산화물(tin doped indium oxide, ITO), 텅스텐 도핑된 인듐 산화물(tungsten-doped indium oxide, IWO), 세슘 도핑된 인듐 산화물(cesium-doped indium oxide, ICO) 등을 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극층(420)이 그 외의 다양한 물질을 포함할 수 있다. Since the
그리고 제1 전극층(420) 위에 제2 전극층(422)이 형성될 수 있다. 일 예로, 제2 전극층(422)은 제1 전극층(422)에 접촉 형성될 수 있다. 제2 전극층(422)은 제1 전극층(420)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제2 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제2 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 금속 또는 제1 전극층(420)보다 투명도가 낮은 금속으로 구성될 수 있다. A
이와 같이 제2 전극층(422)은 불투명하거나 투명도가 낮아 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)을 최소화할 수 있도록 부분적으로 형성되어 일정한 패턴을 가질 수 있다. 이에 의하여 제2 전극층(422)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. As described above, since the
예를 들어, 제2 전극층(422)이 각기 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도 2에서는 핑거 전극(42a)이 서로 평행하며 광전 변환부(10)(일 예로, 반도체 기판(122))의 메인 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제2 전극층(422)은 핑거 전극들(42a)과 교차하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극층(422)이 다양한 평면 형상을 가질 수 있다.For example, the
본 실시예에서 제2 전극(44)은 제1 전극(42)과 다른 적층 구조를 가질 수 있다. 이는 제1 광전 변환부(110)의 물질과 제2 광전 변환부(120)에 포함되는 제2 반도체층(126)의 결정 구조를 고려할 수 있다.In this embodiment, the
예를 들어, 본 실시예에서 제2 전극(44)이 광전 변환부(10)의 타면(일 예로, 후면) 위에 위치하는 금속 전극층(442)을 포함할 수 있다. 일 예로, 제2 전극(44)이 광전 변환부(10)(좀더 구체적으로, 제2 반도체층(126))에 접촉하는 금속 전극층(442)의 단일층으로 구성되고, 투명 전도성 산화물층 등을 더 구비하지 않을 수 있다. For example, in the present embodiment, the
제2 전극(42)의 금속 전극층(442)은 제1 전극(42)의 제1 전극층(420)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 일 예로, 제2 전극(42)의 금속 전극층(442)은 우수한 전기 전도도를 가지는 불투명한 금속 또는 제1 전극(42)의 제1 전극층(420)보다 투명도가 낮은 금속으로 구성될 수 있다. 이와 같이 금속 전극층(442)이 광전 변환부(10) 위에서 부분적으로 형성되어 일정한 패턴을 가질 수 있다. 이에 의하여 양면 수광 구조에서는 금속 전극층(442)이 형성되지 않은 부분으로 광이 입사할 수 있다. The
예를 들어, 금속 전극층(442)이 각기 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극을 포함하고, 핑거 전극들과 교차하는 방향으로 형성되어 핑거 전극을 연결하는 버스바 전극을 더 포함할 수 있다. 금속 전극층(442)이 광전 변환부(10)의 타면 위에 위치한다는 점을 제외하고는, 제1 전극(42)의 제2 전극층(422)에 포함되는 핑거 전극(42a) 및 버스바 전극(42b)에 대한 설명이 금속 전극층(442)의 핑거 전극 및 버스바 전극에 적용될 있다. 이때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극 및 버스바 전극의 폭, 피치 등과 서로 동일하거나 서로 다른 값을 가질 수 있다. 그리고 제1 전극(42)의 제2 전극층(422)과 제2 전극(44)의 금속 전극층(442)은 서로 동일하거나, 또는 서로 다른 물질, 조성, 형상, 또는 두께를 가질 수 있다. For example, the
본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44) 중에 불투명한 또는 금속을 포함하는 금속 전극층(442)이 일정한 패턴을 가져 광전 변환부(110, 120)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. In this embodiment, among the first and
상술한 설명에서는 제1 전극(42)의 제2 전극층(422)과 제2 전극(44)의 금속 전극층(442)이 각기 패턴을 가지면서 서로 동일 또는 유사한 평면 형상을 가지는 것을 예시하였다. 그러나 제1 전극(42)의 제2 전극층(422)과 제2 전극(44)의 금속 전극층(442)이 서로 다른 평면 형상을 가질 수 있다. 일 예로, 태양 전지(100)가 후면으로 광이 입사되지 않는 단면 수광형 구조를 가지는 경우에는, 제2 전극(44) 또는 금속 전극층(442)이 광전 변환부(10)(좀더 구체적으로, 제2 반도체층(126) 위에서 전체적으로 형성(접촉 형성)될 수도 있다. 이와 같이 제1 전극(42)의 제2 전극층(422) 및 제2 전극(44)의 금속 전극층(442)의 형상, 배치 등은 다양하게 변형될 수 있다. In the above description, it has been exemplified that the
본 실시예에서는 제2 전극층(422) 또는 금속 전극층(442)이 금속과 수지를 포함하는 인쇄층을 포함할 수 있다. 여기서, 제2 전극층(422)이 제1 전극층(420)에 접촉하여 형성되고 금속 전극층(442)이 위치하는 제2 반도체층(126)의 표면에 절연막이 구비되지 않아, 절연막 등을 관통하는 파이어 스루(fire-through)가 요구되지 않는다. 이에 본 실시예에서는 일정한 금속 화합물(일 예로, 산소를 포함하는 산화물, 탄소를 포함하는 탄화물, 황을 포함하는 황화물) 등으로 구성되는 유리 프릿(glass frit)을 구비하지 않고, 금속과 수지(바인더, 경화제, 첨가제)만을 포함하는 저온 소성 페이스트를 이용하여 인쇄층을 형성할 수 있다. In this embodiment, the
좀더 구체적으로, 유리 프릿을 구비하지 않으며 금속과 수지를 포함하는 저온 소성 페이스트를 도포하고 이를 열처리하여 경화시켜 인쇄층을 형성할 수 있다. 이에 따라 제2 전극층(422) 또는 금속 전극층(442)에 포함되는 인쇄층은 복수의 금속 입자가 소결(sintering)되지 않고 서로 접촉하여 응집(aggregation)되어서 전도성을 가질 수 있다. 일 예로, 기존의 저온 공정에서 사용하는 온도보다 더 낮은 온도(일 예로, 150℃ 이하)에서 저온 소성 페이스트를 경화하여, 제2 전극층(422) 또는 금속 전극층(442)에 포함되는 인쇄층에서 복수의 금속 입자가 완벽하게 네킹(necking)되지 않고 서로 접촉되면서 연결되는 형상을 가질 수 있다.More specifically, a printed layer may be formed by applying a low-temperature baking paste containing a metal and a resin without a glass frit and curing the paste by heat treatment. Accordingly, the printed layer included in the
이와 같이 제2 전극층(422) 또는 금속 전극층(442)이 저온 소성 페이스트를 이용한 형성된 인쇄층을 포함하면, 간단한 공정으로 제2 전극층(422) 또는 금속 전극층(442)의 형성이 가능하며 제2 전극층(422) 또는 금속 전극층(442)의 형성 공정에서 페로브스카이트 화합물을 포함하는 제1 광전 변환부(110)의 열화 현상 등이 발생하는 것을 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제2 전극층(422) 또는 금속 전극층(442)이 인쇄층 이외의 별도의 금속층 등을 더 포함할 수도 있고, 제2 전극층(422) 또는 금속 전극층(442)이 인쇄층을 포함하지 않고 도금층, 스퍼터링층 등을 포함할 수도 있다. 그 외의 다양한 변형이 가능하다. As such, if the
제2 전극층(422) 또는 금속 전극층(442)은 다양한 금속을 포함할 수 있다. 예를 들어, 제2 전극층(422) 또는 금속 전극층(442)이 은, 구리, 금, 알루미늄 등 다양한 금속을 포함할 수 있다. 본 실시예에서 제2 전극층(422)과 금속 전극층(442)은 서로 동일한 물질, 구조, 형상, 두께 등을 가질 수도 있고 서로 다른 물질, 구조, 형상, 두께 등을 가질 수 있다. 일 예로, 제2 전극층(422)의 폭이 금속 전극층(442)의 폭보다 작거나, 및/또는 제2 전극층(422)의 두께가 금속 전극층(442)의 두께보다 클 수 있다. 이는 전면에 위치한 제2 전극층(4220에 의한 쉐이딩 손실을 줄이면서 비저항을 충분하게 확보하기 위한 것이나, 본 발명이 이에 한정되는 것은 아니다. The
이와 같이 본 실시예에 따른 광전 변환부(10)는 단일 반도체 물질(일 예로, 실리콘) 기반의 제2 광전 변환부(120)와 페로브스카이트 화합물 기반의 제1 광전 변환부(110)가 접합층(130)에 의하여 접합된 탠덤형 구조를 가질 수 있다. 이때, 제2 광전 변환부(120)보다 제1 광전 변환부(110)가 더 큰 밴드 갭을 가지게 된다. 즉, 제1 광전 변환부(110)는 상대적으로 큰 밴드갭을 가져 상대적으로 작은 파장을 가지는 단파장을 흡수하여 이를 이용하여 광전 변환을 일으키며, 제2 광전 변환부(120)는 제1 광전 변환부(110)보다 낮은 밴드갭을 가져 제1 광전 변환부(110)에서 사용하는 광보다 큰 파장을 가지는 장파장을 효과적으로 흡수하여 이를 이용하여 광전 변환을 일으킨다. As described above, the
좀더 상세하게, 태양 전지(100)의 전면을 통하여 광이 입사되면 제1 광전 변환부(110)가 단파장을 흡수하여 광전 변환에 의하여 전자 및 정공을 생성한다. 이때, 제1 캐리어가 제1 전극(42) 쪽으로 이동하여 수집되고, 제2 캐리어가 제1 광전 변환부(110) 및 제2 광전 변환부(120)을 거쳐 제2 전극(44) 쪽으로 이동하여 수집된다. 제1 광전 변환부(110)에 사용되지 않아 이를 통과한 장파장이 제2 광전 변환부(120)에 도달하면, 제2 광전 변환부(120)가 이를 흡수하여 광전 변환에 의하여 제1 캐리어 및 제2 캐리어를 생성한다. 이때, 제1 캐리어는 제1 광전 변환부(110)를 거쳐 제1 전극(42) 쪽으로 이동하여 수집되고, 제2 캐리어는 제2 전극(44) 쪽으로 이동하여 수집된다. More specifically, when light is incident through the front surface of the
앞서 언급한 바와 같이 본 실시예에서 제1 광전 변환부(110)에 포함되는 제1 반도체층(124)과 제2 반도체층(126)은 서로 다른 결정 구조를 가질 수 있다. 즉, 제2 광전 변환부(120)의 일면에서 제1 반도체층(124)에 의하여 형성되는 접합 구조와 타면에서 제2 중간막(126a) 및/또는 제2 반도체층(126)에 의하여 형성되는 접합 구조가 서로 다르다. 그리고 제1 광전 변환부(110)에 인접한 제1 전극(42)과 제2 광전 변환부(120)에 인접한 제2 전극(44)이 서로 다른 적층 구조를 가질 수 있다. As mentioned above, in the present embodiment, the
반도체 기판(122)의 전면 위에 위치하는 제1 반도체층(124)이 제1 도전형 도펀트가 도핑되는 비정질 부분(일 예로, 비정질층)을 포함할 수 있다. 좀더 구체적으로, 본 실시예에서 제1 반도체층(124)은 제1 도전형 도펀트가 도핑되며 비정질 실리콘으로 형성될 수 있다.The
예를 들어, 제1 반도체층(124)이 제1 도전형 도펀트가 도핑된 비정질 실리콘층을 포함할 수 있다. For example, the
일 예로, 제1 반도체층(124)이 비정질 실리콘층을 포함하면, 반도체 기판(122)과 동일한 반도체 물질을 포함하여 반도체 기판(122)과의 특성 차이를 최소화할 수 있다. For example, when the
그리고 반도체 기판(122)의 후면 위에 위치하는 제2 반도체층(126)이 제2 도전형 도펀트가 도핑되는 다결정 부분(일 예로, 다결정층)을 포함할 수 있다. 좀더 구체적으로, 본 실시예에서 제2 반도체층(126)은 제2 도전형 도펀트가 도핑되며 수소화된 다결정 부분(즉, 수소를 포함하는 다결정 부분)을 포함할 수 있다. 이를 위하여, 일 예로, 제2 반도체층(126)의 패시베이션 특성을 향상하기 위하여 제2 반도체층(126)에 수소를 주입하는 수소 주입 공정을 수행할 수 있다. Also, the
여기서, 다결정 부분을 포함한다 함은 전체적으로 다결정 구조를 가지는 것 뿐만 아니라, 다결정 구조를 가지는 부분의 부피비가 비정질 구조를 가지는 부분의 부피비보다 큰 것을 포함할 수 있다. 일 예로, 본 실시예에서 제2 반도체층(126)이 전체적으로 다결정 구조를 가지는 다결정 반도체층으로 이루어져 우수한 광전 변환 효율 및 우수한 전기적 특성을 가질 수 있다. Here, the term including a polycrystalline portion may include not only having a polycrystalline structure as a whole, but also having a volume ratio of a portion having a polycrystalline structure greater than a volume ratio of a portion having an amorphous structure. For example, in this embodiment, the
예를 들어, 제2 반도체층(126)이 제2 도전형 도펀트가 도핑되며 수소를 포함하는 다결정 실리콘층을 포함할 수 있다. 여기서, 다결정 실리콘층이라 함은 실리콘을 주요 물질로 포함하는 다결정 부분을 구비하는 것을 의미할 수 있다. 일 예로, 제2 반도체층(126)이 제2 도전형 도펀트가 도핑되며 수소를 포함하며 전체적으로 다결정 구조를 가지는 다결정 실리콘층으로 구성될 수 있다. For example, the
이와 같이 제2 반도체층(126)이 다결정 부분으로 구성되면 높은 캐리어 이동도를 가질 수 있어 우수한 광전 변환 효율 및 우수한 전기적 특성을 가질 수 있다. In this way, when the
이러한 제2 반도체층(126)과 반도체 기판(122) 사이에 위치하는 제2 중간막(126a)은 반도체 기판(122)의 표면을 패시베이션하는 패시베이션막의 역할을 할 수 있다. 또는, 제2 중간막(126a)이 제2 반도체층(126)의 제2 도전형 도펀트가 도펀트가 반도체 기판(122)으로 지나치게 확산하는 것을 방지하는 도펀트 제어 역할 또는 확산 배리어로서의 역할을 수행할 수 있다. 일 예로, 제2 중간막(126a)이 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제2 중간막(126a)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어만이 제2 중간막(126a)을 통과할 수 있도록 한다. 즉, 제2 중간막(126a)은 일종의 터널링막일 수 있다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 제2 중간막(126a)을 통과할 수 있다. The second
이러한 제2 중간막(126a)은 상술한 역할을 수행할 수 있는 다양한 물질을 포함할 수 있는데, 예를 들어, 절연 물질을 포함할 수 있다. 제2 중간막(126a)이 절연 물질을 포함하면 다결정 부분으로 구성된 제2 반도체층(126)으로의 캐리어 전달이 원활하게 이루어질 수 있다. 예를 들어, 제2 중간막(126a)이 산화막, 실리콘을 포함하는 유전막 또는 절연막, 질화 산화막, 탄화 산화막 등으로 이루어질 수 있다. 일 예로, 제2 중간막(126a)이 실리콘 산화막으로 형성하면, 제2 중간막(126a)을 쉽게 제조할 수 있으며 제2 중간막(126a)을 통한 캐리어 전달이 원활하게 이루어질 수 있다. The second
이에 의하여 반도체 기판(122), 제2 반도체층(126) 및/또는 제2 중간막(126a)이 서로 동일한 반도체 물질(일 예로, 실리콘)을 포함하되 절연 물질로 구성된 제2 중간막(126a)(즉, 절연막)을 사이에 두고 접합되는 절연 접합(insulation-junction) 구조 또는 터널 접합 구조(tunnel-junction) 구조를 가질 수 있다. 이때, 제2 중간막(126a)의 두께가 얇기 때문에 캐리어의 이동을 방해하지 않을 수 있다. As a result, the
본 실시예에서 반도체 기판(122)의 후면에 위치하는 제2 반도체층(126)을 상대적으로 광을 많이 흡수하는 다결정 부분으로 구성하고, 반도체 기판(122)의 전면에 위치하는 제1 반도체층(124)을 제2 반도체층(126)보다 광을 적게 흡수하는 비정질 부분으로 구성한다. 이에 의하여 반도체 기판(122)의 전면에서의 원하지 않는 광 흡수를 최소화할 수 있다. 그리고 반도체 기판(122)의 후면에 위치한 제2 반도체층(126)에서는 캐리어 이동 특성, 전기적 연결 특성 등을 효과적으로 향상할 수 있다. In this embodiment, the
그리고 제1 광전 변환부(110)와 인접하여 위치하는 제1 반도체층(124)이 비정질 부분으로 구성하여, 페로브스카이트 화합물을 포함하는 제1 광전 변환부(110)와의 정합성을 향상하여 캐리어 이동 특성을 향상할 수 있다. In addition, the
제1 반도체층(124)은 접합층(130)을 사이에 두고 제1 광전 변환층(110)과 직접 접촉할 수 있다. 즉, 제1 반도체층(124) 위에 접합층(130)이 접촉하도록 위치하고, 접합층(130) 위에 제1 광전 변환층(110)이 접촉하도록 위치할 수 있다. 그러면, 구조를 단순화할 수 있으며 캐리어의 이동을 원활하게 하도록 할 수 있다. The
그리고 반도체 기판(122)에서 제1 광전 변환부(110)가 위치하는 면과 반대되는 면에 위치한 제2 반도체층(126)은 다결정 부분을 포함하여 캐리어 이동 특성, 전기적 연결 특성 등을 효과적으로 향상할 수 있다.In addition, the
이때, 제2 반도체층(126)의 두께가 제1 반도체층(124)의 두께와 같거나 이보다 클 수 있다. 일 예로, 제2 반도체층(126)의 두께가 제1 반도체층(124)의 두깨보다 클 수 있다. 이는 제2 반도체층(126)이 반도체 기판(122)의 후면 쪽에 위치하여 상대적으로 큰 두께를 가져도 입사되는 광을 방해하는 정도가 크지 않을 수 있기 때문이다. 또는, 제1 반도체층(124)의 두께가 10nm 이하(일 예로, 5nm 내지 10nm), 제2 반도체층(126)의 두께가 10nm 이상(일 예로, 10nm 초과, 500nm 이하)일 수 있다. 이러한 두께는 제1 반도체층(124) 및 제2 반도체층(126)의 특성, 이를 통과하는 광의 양 등을 고려한 것이나 본 발명이 이에 한정되는 것은 아니다. In this case, the thickness of the
그리고 제2 중간막(126a)의 두께는 제2 반도체층(126)의 두께보다 작을 수 있다. 이에 의하면, 제2 캐리어가 절연 물질로 구성된 제2 중간막(126a)을 원활하게 통과(일 예로, 터널링)할 수 있다. 제2 중간막(126a)의 두께가 3nm 이하(일 예로, 1nm 내지 3nm)일 수 있다. 이러한 두께는 제2 중간막(126a)의 역할 등을 고려한 것이나 본 발명이 이에 한정되는 것은 아니다. Also, the thickness of the second
한편, 제1 반도체층(124) 위에 접합층(130)의 다층 구조가 구비될 수 있다.Meanwhile, a multilayer structure of the
접합층(130)은 제1 반도체층(124) 위에 형성되는 접합터널링층(132), 접합터널링층(132) 위에 형성되는 제1 도전형 폴리층(134) 및 제1 도전형 폴리층(134) 위에 형성되는 제2 도전형 폴리층(136)을 포함할 수 있다.The
접합터널링층(132)의 물질, 위치, 역할 등을 고려하여 효율을 최대화할 수 있도록 한정된 것이나 본 발명이 이에 한정되는 것은 아니다. It is limited to maximize efficiency in consideration of the material, location, role, etc. of the
접합터널링층(132)의 두께 역시 제2 중간막(126a)과 유사할 수 있으며, 3nm 이하, 바람직하게는, 2nm 이하를 충족할 수 있다.The thickness of the
상기 접합터널링층(132) 위에 제1 도전형 폴리층(134) 및 제2 도전형 폴리층(136)이 순차적으로 적층되어 있다.A first
제1 도전형 폴리층(134)은, 반도체 기판(122)이 n형인 경우, 제1 반도체층(124)이 기판(122)보다 고농도의 n형 도펀트가 도핑된 상태를 유지할 수 있으며, 제1 도전형 폴리층(134)은 제1 반도체층(124)보다 고농도의 n형 도펀트가 도핑되어 있는 상태일 수 있다.When the
본 실시예에서 제1 도전형 폴리층(134)은 수소가 포함되어 있는 구조를 가질 수 있다.In this embodiment, the first
일 예로, 제1 도전형 폴리층(134)의 도펀트 함량이 1X1020개/cm3 이상(예를 들어, 8X1021개/cm3 이하)일 수 있고, 제2 반도체층(126)의 도펀트 함량이 8X1020개/cm3 이하(예를 들어, 1X1019개/cm3 이상)일 수 있다. For example, the dopant content of the first
한편, 제1 도전형 폴리층(134) 위에 제2 도전형 폴리층(136)이 형성될 수 있다.Meanwhile, a second
상기 제2 도전형 폴리층(136)은 제1 도전형 폴리층(134)과 다른 도전형의 도펀트로 도핑되어 있는 폴리 실리콘막으로 형성될 수 있다.The second
이때, 제1 도전형 폴리층(134)이 n형 도펀트로 도핑되어 있는 경우, 제2 도전형 폴리층(136)이 p형 도펀트로 도핑되어 있을 수 있다.In this case, when the first
제2 도전형 폴리층(136)은 제1 도전형 폴리층(134)에 비하여 결정화도가 작거나 같을 수 있으며, 제1 도전형 폴리층(134)과 제2 도전형 폴리층(136)의 두께의 합이 200nm 이하를 충족하도록 형성될 수 있다.The crystallinity of the second
한편, 이와 같은 제2 도전형 폴리층(136)은 제2 도전형으로 도핑된 나노결정층으로 대체 가능하나 이에 한정되지 않는다.Meanwhile, the second conductivity
이와 같이, 접합터널링층(132) 위에 n형 및 p형의 폴리 실리콘층이 교대로 적층된 구조로 접합층이 형성됨으로써, 각각의 폴리 실리콘층에서 캐리어의 재결합을 유도하면서 수직전도도가 낮아 상부에 핀홀의 영향력이 작아질 수 있다. As such, since the bonding layer is formed in a structure in which n-type and p-type polysilicon layers are alternately stacked on the
제1 반도체층(124)과 제1 도전형 폴리층(134) 사이에 위치하는 접합터널링층(132)이 반도체 물질을 포함하여 제1 반도체층(124)과 제1 도전형 폴리층(134)의 전기적 연결 특성 등을 향상할 수 있다. 일 예로, 접합터널링층(132)이 진성 비정질 실리콘을 포함하여, 제1 반도체층(124)과의 격자 불일치(lattice mismatch)를 최소화하여 제1 반도체층(124)의 표면에서의 재결합을 효과적으로 방지하여 패시베이션 특성을 향상할 수 있다. The
이에 의하여 제1 도전형 폴리층(134) 및 제1 반도체층(124)이 접합터널링층(132)을 사이에 두고 서로 동일한 반도체 물질(일 예로, 실리콘)을 포함하되 서로 다른 결정 구조를 가지는 이종 접합(hetero-junction) 구조를 가질 수 있다. Accordingly, the first
앞서 언급한 바와 같이, 반도체 기판(122), 제1 및 제2 반도체층(124, 126)의 도전형에 따라 제1 및 제2 반도체층(124, 126), 제1 및 제2 전달층(114, 116)의 역할, 물질 등이 달라질 수 있다. 이를 고려하여 본 실시예의 일 예에 따른 태양 전지(100)의 구조를 도 3을 참조하여 설명하고 이에 따른 캐리어 이동 특성을 도 4를 참조하여 설명한다. As mentioned above, the first and second semiconductor layers 124 and 126, the first and second transmission layers ( 114, 116) may have different roles and materials. In consideration of this, the structure of the
도 3은 본 발명의 일 실시예에 따른 태양 전지(100)의 광전 변환부(10)에 포함되는 복수의 층의 도전형 및 역할의 일 예를 모식적으로 도시한 도면이다. 명확한 이해를 위하여 도 3에는 요철 또는 반사 방지 구조 등을 구체적으로 도시하지 않고 광전 변환부(10)에 포함되는 복수의 층의 적층 순서, 도전형 및 역할을 위주로 도시하였다. FIG. 3 is a diagram schematically illustrating an example of a conductivity type and role of a plurality of layers included in the
도 3을 참조하면, 본 일 예에서는 반도체 기판(122)이 n형을 가질 수 있다. 반도체 기판(122)이 n형을 가지면 벌크(bulk) 특성이 우수하며 캐리어의 수명(life time)을 향상할 수 있다. Referring to FIG. 3 , in this example, the
그리고 본 실시예에서 제1 반도체층(124)이 반도체 기판(122)과 동일한 도전형인 n형을 가지되 반도체 기판(122)보다 높은 도핑 농도를 가질 수 있고, 제2 반도체층(126)이 반도체 기판(122)과 다른 도전형인 p형을 가질 수 있다. 이에 따라 반도체 기판(122)의 후면에 위치하는 제2 반도체층(126)이 반도체 기판(122)과 pn 접합을 형성하는 에미터 영역을 구성하고, 전면에 위치하는 제1 반도체층(124)이 전면 전계(front surface field)를 형성하여 재결합을 방지하는 전면 전계 영역을 구성할 수 있다. 그러면, 광전 변환에 직접 관여하는 에미터 영역이 후면에 위치하므로, 에미터 영역을 충분한 두께로 형성할 수 있어(일 예로, 전면 전계 영역보다 두껍게 형성하여) 광전 변환 효율을 향상할 수 있다. 그리고 전면 전계 영역인 제1 반도체층(124)을 얇게 형성하여 광 손실을 최소화할 수 있다. And, in this embodiment, the
이 경우에는 제2 광전 변환부(120) 위에 위치하는 제1 광전 변환부(110)에서, 상부 쪽에 위치한 제1 전달층(114)이 전자를 전달하는 전자 전달층으로 구성되고, 하부 쪽에 위치한 제2 전달층(116)이 정공을 전달하는 정공 전달층으로 구성될 수 있다. 이러한 경우에 제1 광전 변환부(110)가 우수한 효과를 가질 수 있다. In this case, in the first
이러한 태양 전지(100)에서는 태양 전지(100)의 전면을 통하여 광이 입사되면 제1 광전 변환부(110)가 단파장을 흡수하여 광전 변환에 의하여 전자 및 정공을 생성한다. 이때, 전자가 제1 전달층(114)을 통하여 제1 전극(42) 쪽으로 이동하여 수집되고, 정공이 제2 전달층(116) 및 제2 광전 변환부(120)을 거쳐 제2 전극(44) 쪽으로 이동하여 수집된다. 제1 광전 변환부(110)에 사용되지 않아 이를 통과한 장파장이 제2 광전 변환부(120)에 도달하면, 제2 광전 변환부(120)가 이를 흡수하여 광전 변환에 의하여 전자 및 정공을 생성한다. 이때, 전자는 제1 반도체층(124) 및 제1 광전 변환부(110)를 거쳐 제1 전극(42) 쪽으로 이동하여 수집되고, 정공은 제2 반도체층(126)을 통하여 제2 전극(44) 쪽으로 이동하여 수집된다.In such a
도 4는 도 3에 도시한 태양 전지, 그리고 비교예 1에 따른 태양 전지의 에너지 밴드를 개략적으로 도시한 에너지 밴드 다이어그램이다. 도 4에서는 제2 중간막, 제1 전극의 제2 전극층 및 제2 전극의 도시를 생략하였다. 4 is an energy band diagram schematically illustrating energy bands of the solar cell shown in FIG. 3 and the solar cell according to Comparative Example 1; In FIG. 4 , illustration of the second intermediate film, the second electrode layer of the first electrode, and the second electrode is omitted.
여기서, 비교예 1에 따른 태양 전지는, 제2 반도체층(126)이 다결정 부분이 아닌 비정질 부분으로 이루어진다.Here, in the solar cell according to Comparative Example 1, the
도 4를 참조하면, 본 예에서는 제1 광전 변환부(110) 및 제2 광전 변환부(120)에서 정공 및 전자의 이동이 원활하게 이루어지는 에너지 밴드 다이어그램을 가진다. 즉, 제1 광전 변환부(110) 및 제2 광전 변환부(120) 각각에서 전자의 흐름의 방향으로 전도대의 에너지가 점진적으로 낮아지는 경향성을 가지고 전자의 흐름의 방향으로 가전도대의 에너지가 점진적으로 높아지는 경향성을 가진다. 즉, 제1 반도체층(124)이 낮은 에너지 밴드갭(1.5 내지 1.7eV)을 가지는 비정질 부분으로 구성되어 캐리어가 원활하게 흐를 수 있는 에너지 밴드 다이어그램을 형성하므로 캐리어의 이동 특성이 매우 우수하다. Referring to FIG. 4 , the present example has an energy band diagram in which holes and electrons smoothly move in the first
또한, 접합층(130)으로 고농도의 제1 도전형 폴리층(134)과 제2 도전형 폴리층(136)이 적용되어 과도한 도핑을 통해 폴리 실리콘층에서 캐리어 터널링으로 인한 전자와 정공이 재결합할 수 있다. 이와 같은 재결합에 의해 제1 도전형 폴리층(134)을 지나는 소수캐리어가 급격히 감소하며, 매우 큰 에너지 밴드갭을 가지는, 예를 들어, 9.0 eV의 에너지 밴드갭을 가지는 접합터널링층(132)을 통과하는 소수 캐리어의 수가 감소하여 캐리어 이동에 큰 영향을 주지 않는다. 또한 이와 같은 접합터널링층(132)이 매우 얇은 두께로 형성되어 터널링 효과를 부여한다. In addition, the high-concentration first conductivity
그리고 후면 쪽에 위치한 제2 반도체층(126)이 비정질 부분으로 이루어진 비교예 1에 따른 태양 전지와 비교하면, 본 예에 따른 태양 전지에서는 제2 반도체층(126)에서의 밴드갭에 다소 차이가 있으나 이러한 차이는 캐리어의 흐름과 관련된 캐리어 이동 특성에 큰 영향을 줄 정도가 아님을 알 수 있다. 이를 고려하여 본 예에 따른 태양 전지에서는 제2 반도체층(126)을 밴드갭 측면보다는 캐리어 이동도 측면을 고려하여 다결정 부분으로 구성하여 태양 전지의 효율을 향상한 것이다. And, compared to the solar cell according to Comparative Example 1 in which the
도 4는 도 3에 도시한 태양 전지(100)의 구조를 일 예로 도시하였다. 반도체 기판(122), 그리고 제1 및 제2 반도체층(124, 126)의 도전형이 달라지는 경우에도 에너지 밴드 다이어그램의 경향성은 캐리어 이동 특성을 향상하는 경향을 가질 수 있다. FIG. 4 shows the structure of the
이와 같이 본 실시예에 따르면, 접합층(130)으로 제2 도전형 폴리층(136)과 제1 도전형 폴리층(134)의 적층 구조를 적용하면서 하부에 얇은 터널링층(132)을 부여함으로써, 상부에 형성되는 페로브스카이트 화합물을 포함하는 제1 광전 변환부(110)와의 정합성을 향상하여 캐리어 이동 특성을 향상할 수 있다. 또한, 접합층(130)에 수소화된 폴리 부분으로 구성하여 패시베이션 특성을 향상할 수 있다. 그리고 제2 반도체층(126)은 우수한 캐리어 이동도를 가지는 다결정 부분으로 구성하여 캐리어 이동 특성을 향상할 수 있으며 제2 전극(44)의 재료 비용을 절감하고 제조 공정을 단순화할 수 있다. 이에 의하여 탠덤형 구조를 가지는 태양 전지(100)의 효율 및 생산성을 향상할 수 있다. As described above, according to the present embodiment, while applying the laminated structure of the second
상술한 구조를 가지는 태양 전지(100)의 제조 방법을 도 5 내지 도 12b를 참조하여 상세하게 설명한다. 상술한 설명에서 이미 설명한 내용에 대해서는 상세한 설명을 생략하고 설명하지 않은 부분에 대하여 상세하게 설명한다.A method of manufacturing the
도 5는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이고, 도 6은 도 5의 도핑층 형성까지의 상세 순서도이고, 도 7a 및 도 7b는 도 6의 제조 방법을 설명하기 위한 단면도이고, 도 8은 도 5의 수소 주입까지의 상세 순서도이고, 도 9a 내지 도 9d는 도 8의 제조 방법을 도시한 단면도들이고, 도 10은 도 5의 접합층 완성까지를 도시한 상세 순서도이고, 도 11은 도 10의 제조 방법을 도시한 단면도이며, 도 12는 도 5의 제1 광전 변환부 및 전극을 형성하는 상세 순서도이고, 도 13a 내지 도 13b는 도 11의 제조 방법을 도시한 단면도들이다.5 is a flow chart of a method for manufacturing a solar cell according to an embodiment of the present invention, FIG. 6 is a detailed flow chart up to formation of the doped layer of FIG. 5, and FIGS. 7A and 7B are for explaining the manufacturing method of FIG. 8 is a detailed flow chart up to hydrogen injection in FIG. 5, FIGS. 9A to 9D are cross-sectional views showing the manufacturing method of FIG. 8, and FIG. 10 is a detailed flow chart showing the completion of the bonding layer in FIG. 11 is a cross-sectional view showing the manufacturing method of FIG. 10, FIG. 12 is a detailed flowchart of forming the first photoelectric conversion unit and electrodes of FIG. 5, and FIGS. 13A and 13B are cross-sectional views showing the manufacturing method of FIG. 11 admit.
도 5를 참조하면, 본 실시예에 따른 태양 전지(100)의 제조 방법은, 제2 광전 변환부의 양면 터널링층 형성 단계(S10), 도핑층 형성 단계(S20), 제1 및 제2 반도체층 형성 단계(S30), 수소주입 단계(S40), 접합층 형성 단계(S50), 제1 광전 변환부 형성 단계(S60) 및 전극 형성 단계(S70)을 포함한다. Referring to FIG. 5 , the manufacturing method of the
도 6을 참고하면, 도핑층 형성 단계(S20)까지 세분하여 5개의 단계를 포함할 수 있다.Referring to FIG. 6 , five steps may be included up to the doping layer forming step (S20).
구체적으로, 먼저, 제1 또는 제2 도전형 도펀트를 가지는 베이스 영역으로 구성되는 반도체 기판(122)을 준비한다. 이때, 반도체 기판(122)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링하여 반사 방지 구조를 가질 수 있다(S11). 반도체 기판(122)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(122)을 침지하는 것에 의해 수행될 수 있으며, TMAH 또는 KOH 용액에 침지하여 양면 텍스처링을 수행할 수 있다. Specifically, first, a
한편, 도 7a와 같이, 후면에만 텍스처링을 구성하고자 하는 경우, 전면 폴리싱공정을 추가로 진행할 수 있다(S12). 후면 폴리싱 공정은 한쪽면만 에칭 용액에 디핑함으로서 진행할 수 있으며, HF, HNO3의 산 용액에 진행할 수도 있고, 컨베이어 방식 또는 플로팅 방식을 모두 적용 가능하다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(122)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(122)을 텍스쳐링 할 수 있다. Meanwhile, as shown in FIG. 7A, when texturing is to be performed only on the rear surface, a front surface polishing process may be additionally performed (S12). The backside polishing process may be performed by dipping only one side in an etching solution, may be performed in an acid solution of HF or HNO 3 , or a conveyor method or a floating method may be applied. In addition, the
이어서, 도 7a와 같이 반도체 기판(122)의 양 면에 제2 중간층(126a) 및 접합터널링층(132)을 형성한다(S13).Subsequently, as shown in FIG. 7A, the second
이와 같은 제2 중간층(126a) 및 접합터널링층(132)은 일 예로, 열적 산화법, 증착법(예를 들어, 화학 기상 증착법(CVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 구체적으로는 폴리싱한 후, 양 면의 세정을 수행하고, 세정된 반도체 기판의 양 면에 습식 방식으로는 DIO3, H2O2를 적용하여 산화하고, 건식 방식으로는 Furnace에서 열적 산화하거나, UVO를 수행할 수 있다. 이와 같이 생성된 실리콘 산화막이 반도체 기판(122)에서는 제2 중간층(126a)으로 기능하고, 전면에서는 접합터널링층(132)으로 기능할 수 있다.The second
전면 및 후면에 형성되는 실리콘 산화막은 그 두께가 2nm보다 얇게 형성하여 터널링을 수행할 수 있도록 한다.Silicon oxide films formed on the front and rear surfaces are formed to have a thickness less than 2 nm so that tunneling can be performed.
다음으로, 도 7b와 같이, 양면에 진성 폴리 실리콘층(134a, 126b)을 형성한다(S21).Next, as shown in FIG. 7B,
이와 같이 형성되는 진성 폴리 실리콘층(134a, 126b)은 반도체 기판(122)의 전면 및 후면, 그리고 선택적으로 측면 위에 전체적으로 형성한 후에 반도체 기판(122)의 측면에 형성된 진성 폴리 실리콘층(134a, 126b)을 제거하는 것에 의하여 반도체 기판(122)의 전면 및 후면에만 진성 폴리 실리콘층(134a, 126b)이 형성될 수 있다. The
예를 들어, 진성 폴리 실리콘층(134a, 126b)은, 열적 산화법, 증착법(예를 들어, 화학 기상 증착법(CVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 예를 들어, 진성 폴리 실리콘층(134a, 126b)은 증착법(예를 들어, 화학 기상 증착법(CVD), 일 예로, 저압 화합 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 본 실시예에서 진성 폴리 실리콘층(134a, 126b)은 도펀트를 포함하지 않는 반도체 물질로 구성되는 다결정 부분으로 구성될 수 있다. 진성 폴리 실리콘층(134a, 126b)은 저압 화학 기상 증착법으로 SiH4 분위기에서 600℃ 이하로 100nm 이하의 두께로 형성될 수 있다.For example, the
다음으로, 후면의 진성 폴리 실리콘층(126b) 위에 도핑층(128)을 형성한다(S22).Next, a
도핑층(128)은 대기압 화학 기상 증착법 또는 플라즈마 화학 기상 증착법(APCVD 또는 PECVD)에 의해 형성될 수 있으며, 반도체 기판(122)의 후면에 제2 반도체층(126)이 형성될 때, 제2 반도체층(126)이 p형인 경우, BSG(Boron Silicate Glass) 또는 USG(Undoped Silicate Glass) 증착하여 도핑소스로 사용할 수 있다. 이때, SiH4, O2, B2H2, H2,의 분위기에서 증착하면서 도핑층(128)의 두께는 80~150nm를 충족하도록 형성한다.The doped
다음으로, 도 8및 도 9c와 같이 제2 광전 변환부(120)를 형성한다.Next, the second
도 9a와 같이 반도체 기판(122)의 전면에 제1 도핑층(134b)을 형성한다. 이때, 제1 도핑층(134b)은 제1 도전형이 n형인 경우, PSG(Phosphosilicate glass)를 형성할 수 있다.As shown in FIG. 9A , a first doped
따라서, 반도체 기판(122)의 전면에는 PSG가 제1 도핑층(134b)으로 형성되고, 후면에는 BSG/USG가 제2형 도펀트를 보유하는 도핑층(128)으로 형성되어 있다.Accordingly, PSG is formed as the first doped
다음으로, 열처리하여 각 하부의 진성 폴리 실리콘층(134a, 126b)으로 도핑을 수행한다(S31).Next, heat treatment is performed to dope the underlying
구체적으로, 활성화하여 도 9b와 같이 제1 도전형 영역 및 제2 반도체층을 형성한다.Specifically, it is activated to form a first conductivity type region and a second semiconductor layer as shown in FIG. 9B.
구체적으로, Furnace 장비 내에서 POCl3, 분위기에서 900℃ 이상의 온도로 열처리를 수행하면, 기판(122)의 전면 및 후면에 형성되어 있는 진성 폴리 실리콘층(134a, 126b)이 상부에 적층되어 있는 각각의 도핑층(134b, 128)으로부터 도펀트 확산에 의해 도핑이 진행되며, 재결정된다.Specifically, when heat treatment is performed at a temperature of 900° C. or more in a POCl 3 atmosphere in a furnace equipment, the
따라서, 후면에는 제2 도펀트가 확산되어 제2 반도체층(126)을 가지는 폴리 구조의 반도체층이 형성되고, 전면에는 제1 도핑층(134b)으로부터 제1 도펀트가 확산되는데, 이때, 확산은 진성 폴리 실리콘층(134a) 뿐만 아니라 접합터널링층(132)을 통과하여 접합터널링층(132)과 접해 있는 반도체 기판(122)의 상부면에까지 진행된다.Accordingly, the second dopant is diffused on the rear surface to form a poly structure semiconductor layer having the
따라서, 반도체 기판(122)의 상부에 반도체 기판(122)보다 더 고농도로 도핑되어 있는 제1 반도체층(124)이 형성되며, 제1 반도체층(124)은 반도체 기판(122)과 동일한 비정질의 결정 구조를 가질 수 있다.Accordingly, a
한편, 접합터널링층(132) 위에 형성되어 있는 진성 폴리 실리콘층(134a)이 제1 도펀트가 고농도로 도핑됨으로써 제1 반도체층(124)보다 더 높은 도핑 농도를 가지는 제1 도전형 폴리층(134)을 형성한다.Meanwhile, the
이때, 기판(122)의 하부에 형성되어 있는 도핑층(128)은 상부에 형성되는 제1 도핑층(134b)의 형성 및 확산 시에 제1 도펀트의 확산 배리어 역할을 수행함으로써 제2 반도체층(126)에는 제2 도펀트만이 확산될 수 있다.At this time, the doped
다음으로 도 9b와 같이 반도체 기판(122)의 상부 및 하부에 잔류하는 도핑층(134b) 및 제1 도핑층(128)을 모두 제거하여 기판(122)의 전면으로 제1 도전형 폴리층(134)이 노출되고, 기판(122)의 후면으로 제2 반도체층(126)이 노출될 수 있다(S32).Next, as shown in FIG. 9B, the first
이와 같은 세정 및 도핑층 제거는 DHF에 의한 에칭에 의해 진행될 수 있으나 이에 한정되는 것은 아니다.Such cleaning and removal of the doped layer may be performed by etching with DHF, but is not limited thereto.
다음으로, 반도체 기판(122)의 양 면에 수소 주입을 수행한다(S40).Next, hydrogen is implanted into both surfaces of the semiconductor substrate 122 (S40).
수소 주입 단계에서는 제1 도전형 폴리층(134)과 제2 반도체층(126)에 수소를 주입한다. 앞서 설명한 바와 같이 제1 도전형 폴리층(134)과 제2 반도체층(126)은 900도씨 이상 또는 600 내지 800도씨의 높은 온도에서 형성되므로 제1 도전형 폴리층(134) 및 제2 반도체층(126) 내에 수소가 포함되더라도 높은 온도에 의하여 탈수소화될 수 있다. 이에 제1 도전형 폴리층(134) 및 제2 반도체층(126)을 형성한 이후에 수소 주입 단계를 수행하여 수소 함량을 증가하여 수소 패시베이션이 충분히 일어나도록 한다. In the hydrogen implantation step, hydrogen is implanted into the first
도 9c에서는, 일 예로, 반도체 기판(122)의 제1 도전형 폴리층(134) 및 제2 반도체층(126) 위에 수소를 포함하는 수소 주입층(134c)을 형성하고 상온보다 높은 온도(일 예로, 400 내지 600 도씨)에서 열처리하여 수소를 주입하는 것을 예시하였다(S41). 여기서, 수소 주입층(134c)으로는 수소를 높은 함량으로 포함할 수 있는 절연층, 예를 들어, 수소를 포함하는 실리콘 질화층, 수소를 포함하는 알루미늄 산화층 등을 사용할 수 있다. 도 9d에서는 수소 주입 단계 이후에 수소 주입층(134c)은 제거되는 것을 예시하였다(S42). 그러나 본 발명이 이에 한정되는 것은 아니며 수소 주입층(134c)을 잔류하여, 후면 패시베이션막, 반사막, 반사 방지막 등으로 사용할 수도 있다. 그 외의 다양한 방법이 가능하다. In FIG. 9C , for example, a
그리고 수소 주입 단계의 수소 주입 방법이 상술한 방법에 한정되는 것은 아니다. 예를 들어, 수소 기체와 캐리어 기체(예를 들어, 아르곤 기체(Ar), 질소 기체(N2) 등)를 혼합한 혼합 기체 분위기에서 상온보다 높은 온도(일 예로, 400 내지 600 도씨)에서 열처리하여 수소를 주입할 수도 있다. 그 외 수소 플라스마 등을 이용하여 수소를 주입할 수도 있다. And, the hydrogen injection method of the hydrogen injection step is not limited to the above method. For example, at a temperature higher than room temperature (eg, 400 to 600 degrees Celsius) in a mixed gas atmosphere in which hydrogen gas and a carrier gas (eg, argon gas (Ar), nitrogen gas (N 2 ), etc.) are mixed. Heat treatment may also be used to inject hydrogen. In addition, hydrogen may be injected using a hydrogen plasma or the like.
이와 같이 제1 도전형 폴리층(134) 및 제2 반도체층(126)에 각각 수소 주입이 종료되면, 도 10과 같이 제1 도전형 폴리층(134) 위에 제2 도전형 폴리층(136)을 형성한다.When the injection of hydrogen into the first
제2 도전형 폴리층(136)은 저압, 대기압, 플라즈마 화학 기상 증착법(LPCVD, APCVD, PECVD)의 장비를 사용하여 제1 도전형 폴리층(134) 위에 증착 가능하며, SiH4, B2H6 의 분위기에서 600℃이하의 온도로 증착할 수 있다(S51).The second
이때, 제2 도전형 폴리층(136)은 50nm 이하의 두께로 적층할 수 있다. 이때, 제2 도전형 폴리층(136)의 도핑 농도는 제2 반도체층(126)보다 고농도로 도핑될 수 있으나, 제2 도전형 폴리층(136)의 도핑 농도가 제1 도전형 폴리층(134)의 도핑 농도보다 작거나 같을 수 있다.In this case, the second
한편, 이와 같은 제2 도전형 폴리층(136)의 증착은 양면 증착 방식으로도 가능하다. 이와 같은 양 면 증착 방식으로 형성하는 경우, 두 개의 반도체 기판(122)에 제1 도전형 폴리층(134)이 외부로 노출되도록 부착한 후 노출되어 있는 양 쪽의 제1 도전형 폴리층(134) 위에 제2 도전형 폴리층(136)의 증착을 수행할 수 있다.Meanwhile, the deposition of the second conductivity-
이와 같이 동시에 2개의 기판(122)에 제2 도전형 폴리층(136)을 증착하는 경우, 후공정을 위해 레이저 아이솔레이션 공정 또는 RIE 공정을 추가하여 기판(122)의 분리를 수행할 수 있다.In the case of depositing the second
다음으로, 열처리를 수행하여 재결정화를 진행할 수 있으나, 이와 같은 열처리 공정은 생략 가능하다(S52). 열처리를 수행하는 경우, 로 또는 오븐에서 600도 이상 10분 이내로 열처리를 수행하여 재결정화를 유도할 수 있다.Next, recrystallization may be performed by performing heat treatment, but such a heat treatment process may be omitted (S52). In the case of performing heat treatment, recrystallization may be induced by performing heat treatment in a furnace or oven at 600 degrees or more and within 10 minutes.
이와 같이 형성되는 접합터널링층(132) 및 제1 도전형 폴리층(134)과 제2 도전형 폴리층(136)이 제2 광전 변환부(120)와 제1 광전 변환부(110)의 접합층(130)으로서 기능할 수 있다.The
다음으로, 도 12 및 도 13과 같이 제1 광전 변환부 및 전극을 형성하여 탠덤형 태양 전지를 형성한다.Next, as shown in FIGS. 12 and 13 , a first photoelectric conversion unit and an electrode are formed to form a tandem solar cell.
제1 광전 변환부(110)를 형성하는 단계(S60)에서는, 도 13a와 같이, 접합층(130) 위에 제1 광전 변환부(110)를 형성한다. 좀더 구체적으로는, 접합층(130) 위에 제2 전달층(116), 광전 변환층(112) 및 제1 전달층(114)을 차례로 형성할 수 있다(S61, S62, S63). In the step of forming the first photoelectric conversion unit 110 ( S60 ), the first
제2 전달층(116), 광전 변환층(112) 및 제1 전달층(114)은 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 증착(예를 들어, 물리적 증착법, 화학적 증착법 등) 또는 인쇄법 등을 통해 형성될 수 있다. 여기서, 인쇄법은 잉크젯 프린팅, 그라비아 프린팅, 스프레이 코팅, 닥터 블레이드, 바 코팅, 그라비아 코팅, 브러쉬 페인팅 및 슬롯-다이 코팅 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.The
이어서, 도 13b에 도시한 바와 같이, 전극 형성 단계(S70)에서는 제1 전극(42) 및 제2 전극(44)을 형성할 수 있다. Subsequently, as shown in FIG. 13B , in the electrode forming step ( S70 ), the
즉, 제1 광전 변환부(110)(좀더 구체적으로, 제1 전달층(114)) 위에 제1 전극(42)의 제1 전극층(420)을 형성하고(S71), 제1 전극층(420) 위에 제2 전극층(422)을 형성할 수 있다(S72). 그리고 제2 광전 변환부(120)(좀더 구체적으로, 다결정 부분으로 구성된 제2 반도체층(126)) 위에 제2 전극(44)의 금속 전극층(442)을 형성할 수 있다. That is, the
제1 전극(42)의 제1 전극층(420)은, 일 예로, 진공 증착 공정 또는 스퍼터링 공정에 의하여 형성될 수 있다. 진공 증착 공정 또는 스퍼터링 공정은 저온에서 수행될 수 있으며 단면인 전면에만 제1 전극(42)의 제1 전극층(420)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 코팅법 등의 다양한 방법이 적용될 수 있다. 그리고 본 실시예에서는 제1 전극(42)의 제2 전극층(422) 및 제2 전극(44)의 금속 전극층(442)을 형성할 수 있다. 일 예로, 금속과 수지를 포함하는 저온 소성 페이스트를 도포하고 이를 경화하는 경화 열처리를 수행하여 제1 전극(42)의 제2 전극층(422) 및 제2 전극(44)의 금속 전극층(442)을 형성할 수 있다. The
일 예로, 제1 전극(42)의 제1 전극층(420)을 형성한 이후에, 제1 전극(42)의 제2 전극층(422) 및 제2 전극(44)의 금속 전극층(442)을 위한 저온 소성 페이스트를 도포하고, 제1 전극(42)의 제2 전극층(422) 및 제2 전극(44)의 금속 전극층(442)을 위한 저온 소성 페이스트를 동시에 경화하는 경화 열처리를 수행할 수 있다. 경화 열처리는 150도씨 이하의 낮은 온도에서 수행되어 페로브스카이트 화합물을 포함하는 제1 광전 변환부(110)의 특성 변화, 열화 등을 방지할 수 있다. For example, after forming the
제1 전극(42)의 제1 전극층(420)의 형성 공정, 제1 전극(42)의 제2 전극층(422)의 도포 공정 및 열처리 공정, 그리고 제2 전극(44)의 금속 전극층(442)의 도포 공정 및 열처리 공정의 순서는 다양하게 변형될 수 있다. The forming process of the
상술한 설명은 제1 전극(42)의 제2 전극층(422) 및 제2 전극(44)의 금속 전극층(442)이 인쇄법에 의하여 형성되어 공정을 단순화하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 전극(42)의 제2 전극층(422) 및 제2 전극(44)의 금속 전극층(442)의 형성 방법, 공정 조건 등은 다양하게 변형될 수 있다. The above description exemplified that the
본 실시예에 의하면, 우수한 효율을 가지는 탠덤형 구조의 태양 전지를 간단한 제조 공정으로 형성하여 생산성을 향상할 수 있다. 이때, 페로브스카이트 화합물을 포함하는 제1 광전 변환부(110)를 형성하는 제1 광전 변환부 형성 단계(ST60) 이후에 수행되는 전극 형성 단계(ST70) 등의 공정 온도를 낮은 온도(예를 들어, 150도씨 이하)로 유지하여 비정질 부분으로 구성되는 제1 반도체층(124) 또는 페로브스카이트 화합물을 포함하는 제1 광전 변환부(110)의 특성 열화 등을 효과적으로 방지할 수 있다. According to this embodiment, it is possible to improve productivity by forming a solar cell having a tandem type structure having excellent efficiency through a simple manufacturing process. At this time, the process temperature such as the electrode forming step (ST70) performed after the first photoelectric conversion unit forming step (ST60) of forming the first
본 실시예에서는 반도체 기판(122)의 전면에 텍스쳐링에 의한 요철 또는 반사 방지 구조가 구비되어 반사 방지 역할을 수행하여 태양 전지(100)의 전면 쪽에 반사 방지막이 구비되지 않았다. 이때, 반도체 기판(122)의 전면 위에 위치하는 제1 반도체층(124), 접합층(130), 제2 전달층(116), 광전 변환층(112), 제1 전달층(114), 제1 전극층(420)의 양측 표면에도 반도체 기판(122)의 전면에 형성된 요철 또는 반사 방지 구조에 대응하는 요철 또는 반사 방지 구조가 그대로 형성될 수 있다. 이와 같이 별도의 반사 방지 구조가 구비되지 않아 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도 12b에 도시한 바와 같이 제1 전극(42)의 제1 전극층(420) 위의 적어도 일부에 반사 방지막(460)이 더 구비될 수도 있다. 그 외의 다양한 변형이 가능하다(S73). In the present embodiment, an antireflection film is not provided on the front surface of the
그리고 본 실시예에서는 제2 반도체층(126) 위에 별도의 패시베이션막이 구비되지 않아 단순한 구조를 가지는 것을 예시하였다. 제2 반도체층(126)이 수소 주입 단계에 의하여 충분한 양으로 수소를 포함하여 우수한 패시베이션 특성을 가질 수 있어 패시베이션막을 잔류시켜 얻을 수 있는 효과가 크지 않을 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다.And, in this embodiment, a separate passivation film is not provided on the
도 14는 본 발명의 또 다른 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.14 is a schematic cross-sectional view of a solar cell according to another embodiment of the present invention.
도 14를 참조하면, 제2 반도체층(126) 위에 광학막(128)이 더 구비될 수 있다. 광학막(129)은 내부광의 반사를 유도하는 반사막, 외부광의 반사를 방지하는 반사 방지막 등의 다양한 역할을 할 수 있다. 일 예로, 제2 전극층(422)이 일정한 패턴을 가져 양면으로 광이 수광되는 양면 수광형 태양 전지에서는 제2 반도체층(126) 위에 광학막(129)을 형성하여 태양 전지(100)의 내부로 입사되는 광량을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 단면 수광형 태양 전지에서도 제2 반도체층(126) 위에 광학막(129)이 구비될 수 있다. Referring to FIG. 14 , an
도 14에서는 광학막(129)은 다양한 단계에서 다양한 방법에 의하여 형성될 수 있다. 즉, 제2 반도체층에 수소를 주입하기 위하여 형성한 수소 주입층(126b)을 잔류시켜 광학막(129)으로 사용할 수 있다. 이때, 제2 전극(44)의 형성 공정 이전에 광학막(129)에는 레이저 어블레이션 등을 이용하여 제2 전극(44)이 관통하는 개구부를 형성할 수 있다. 또는, 제2 전극(44)의 형성 공정 이전 또는 형성 공정 이후에 별도의 절연막을 형성하여 이를 광학막(129)으로 사용할 수도 있다. 이 경우에 광학막(129)에 제2 전극(44)의 관통을 위한 개구부 또는 제2 전극(44)과 배선재, 인터커넥터, 리본 등과의 연결을 위한 개구부 등을 광학막(129)의 형성 공정 중에 또는 광학막(129)의 형성 공정 이후에 형성할 수 있다. In FIG. 14 , the
일 예로, 광학막(129)이 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 광학막(129)이 실리콘 질화막을 포함하여 반도체 기판(122)을 포함하는 제1 광전 변환부(110)에서의 반사 방지 효과를 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. For example, the
도 14에서는 반도체 기판(122)의 타면(일 예로, 후면)에 요철 또는 반사 방지 구조가 구비되지 않는 것을 예시하였다. 즉, 반도체 기판(122)의 타면이 반도체 기판(122)의 일면보다 표면 거칠기가 작은 편평한 면으로 구비될 수 있다. 이에 따라 반도체 기판(122)의 일면 위에 위치하는 제2 중간막(126a), 제2 반도체층(126)의 양측 표면 또한 반도체 기판(122)의 타면보다 표면 거칠기가 작은 편평한 면으로 구비될 수 있다. 이와 같이 도 11에서는 반도체 기판(122)의 타면이 편평한 면으로 구성되는 경우에 제2 반도체층(126) 위에 광학막(129)이 구비된 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 도 1에 도시한 바와 같이 반도체 기판(122)의 타면에 요철 또는 반사 방지 구조가 구비되는 경우에 제2 반도체층(126) 위에 광학막(129)을 추가로 형성하여 수광 특성을 좀더 향상할 수도 있다. 이때, 광학막(129)은 제2 반도체층(126) 위에서 제2 전극(44)의 금속 전극층(442)을 전체적으로 노출할 수도 있고, 제2 전극(44)의 금속 전극층(442)의 일부(예를 들어, 핑거 전극)를 덮고 일부(예를 들어, 버스바 전극)를 노출할 수도 있다. 그 외의 다양한 변형이 가능하다.In FIG. 14 , it is illustrated that the other surface (eg, the rear surface) of the
이와 같이 형성되는 본 발명의 태양 전지는 도 15 내지 도 16과 같은 특성을 가진다.The solar cell of the present invention formed as described above has characteristics shown in FIGS. 15 and 16 .
도 15a 및 도 15b는 본 발명과 비교예 1의 누설 전류 감소를 나타내는 전도도 특성을 도시한 것이고, 도 15는 본 발명의 반사도 개선을 도시한 것이다. 15A and 15B show conductivity characteristics showing leakage current reduction between the present invention and Comparative Example 1, and FIG. 15 shows reflectivity improvement according to the present invention.
도 15a의 경우, 접합층(130)을 일반적인 전도층으로 형성한 것으로서, 하부의 광전 변환부(120)와 상부의 광전 변환부(110) 사이에서 수직 전도도(lateral conductivity)가 매우 높게 측정된다. 따라서, 표면의 정공과 전자가 결합하여 핀홀(pin hole)이 발생할 확률이 매우 높으며, 단락 전류로 인한 개방 전압이 낮아지는 문제가 발생한다.In the case of FIG. 15A, the
반면, 본원 발명의 도 15b와 같이, 접합층(130)을 고농도의 제1 도전형 폴리층(134)과 제2 도전형 폴리층(136)의 적층 구조로 형성하는 경우, 수직 전도도가 매우 낮아 상부면에 핀홀이 발생하지 않는다. 따라서, 소수 캐리어가 제1 도전형 폴리층(134)과 제2 도전형 폴리층(136) 사이에서 재결합하며 표면의 정공과 결합하지 않으므로 개방 전압이 매우 높아진다. On the other hand, as shown in FIG. 15B of the present invention, when the
또한, 본원 발명의 경우, 도 16과 같이 폴리층으로 접합층(130)을 형성하는 경우, 장파장 대에서 반사도가 급격히 감소하는 것을 볼 수 있다. 이는 폴리 구조에서 난반사가 발생함으로서 얻어지는 것으로서, 반사도가 낮아짐으로써 접합층(130)을 ITO로 형성하는 경우인 비교예 2에 비하여 하부에서 매우 높은 장파장대의 광 전달에 의한 전류 증가를 가져올 수 있다. In addition, in the case of the present invention, when the
또한, 폴리층으로 접합층(130)을 형성함으로써, 상부에 형성되는 제1 광전 변환부(110)와의 공정 정합성 및 표면 형상 영향성이 개선될 수 있는데, 구체적으로 ITO와 전자수송층인 제1 전달층(116) 사이에서 서로 뭉치려는 성질에 의해 커버리지가 매우 나쁜 특성을 갖는 것을 보완할 수 있다.In addition, by forming the
즉, 본원 발명에서는 표면 에너지 차이가 많이 발생하지 않아 커버리지가 개선되어 공정 정합성이 향상된다. That is, in the present invention, the surface energy difference does not occur much, so the coverage is improved and the process consistency is improved.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. according to the above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, etc. illustrated in each embodiment can be combined or modified with respect to other embodiments by those skilled in the art in the field to which the embodiments belong. Therefore, contents related to these combinations and variations should be construed as being included in the scope of the present invention.
100: 태양 전지
10: 광전 변환부
110: 제1 광전 변환부
112: 광전 변환층
114: 제1 전달층
116: 제2 전달층
120: 제2 광전 변환부
122: 반도체 기판
124: 제1 반도체층
126: 제2 반도체층
42: 제1 전극
44: 제2 전극
130: 접합층
132: 접합터널링층
134: 제1 도전형 폴리층
136: 제2 도전형 폴리층100: solar cell
10: photoelectric conversion unit
110: first photoelectric conversion unit
112: photoelectric conversion layer
114: first transmission layer
116: second transmission layer
120: second photoelectric conversion unit
122: semiconductor substrate
124: first semiconductor layer
126: second semiconductor layer
42: first electrode
44: second electrode
130: bonding layer
132: junction tunneling layer
134: first conductive poly layer
136: second conductive poly layer
Claims (16)
상기 제1 광전 변환부와 상기 제2 광전 변환부 사이에 형성되는 접합층;
상기 광전 변환부의 일면에서 상기 광전 변환부에 전기적으로 연결되는 제1 전극; 및
상기 광전 변환부의 타면에서 상기 광전 변환부에 전기적으로 연결되는 제2 전극
을 포함하고,
상기 접합층은
상기 제2 광전 변환부 위에 형성되어 있는 제1 도전형 폴리층 및 상기 제1 도전형 폴리층 위에 형성되어 있는 제2 도전형 폴리층
을 포함하는 태양 전지. a photoelectric conversion unit including a first photoelectric conversion unit including a photoelectric conversion layer made of a perovskite compound and a second photoelectric conversion unit including a semiconductor substrate;
a bonding layer formed between the first photoelectric conversion unit and the second photoelectric conversion unit;
a first electrode electrically connected to the photoelectric conversion unit on one surface of the photoelectric conversion unit; and
A second electrode electrically connected to the photoelectric conversion unit on the other surface of the photoelectric conversion unit.
including,
The bonding layer is
A first conductivity-type poly layer formed on the second photoelectric conversion unit and a second conductivity-type poly layer formed on the first conductivity-type poly layer
A solar cell comprising a.
상기 제2 광전 변환부는, 상기 반도체 기판, 상기 반도체 기판의 일면 위에 상기 반도체 기판 내에 형성되며, 제1 도전형의 제1 반도체층, 상기 반도체 기판의 타면 위에서 상기 제1 반도체층과 다른 결정 구조를 가지는 제2 도전형의 제2 반도체층을 포함하는 태양 전지. According to claim 1,
The second photoelectric converter is formed in the semiconductor substrate on one surface of the semiconductor substrate and has a crystal structure different from that of the first semiconductor layer on a first semiconductor layer of a first conductivity type and on the other surface of the semiconductor substrate. A solar cell comprising a second semiconductor layer having a second conductivity type.
상기 제1 반도체층은 상기 반도체 기판 내에 형성되어 비정질 부분을 포함하고,
상기 반도체 기판의 후면 위에 위치하는 상기 제2 반도체층이 다결정 부분을 포함하며,
상기 반도체 기판과 상기 제2 반도체층 사이에 제2 터널링층을 더 포함하는 태양 전지. According to claim 2,
The first semiconductor layer is formed in the semiconductor substrate and includes an amorphous portion,
The second semiconductor layer located on the rear surface of the semiconductor substrate includes a polycrystalline portion,
The solar cell further comprising a second tunneling layer between the semiconductor substrate and the second semiconductor layer.
상기 접합층은
상기 제1 도전형 제1 반도체층과 상기 제1 도전형 폴리층 사이에 형성되어 있는 접합 터널링층을 더 포함하는 것을 특징으로 하는 태양 전지.According to claim 1,
The bonding layer is
The solar cell further comprising a junction tunneling layer formed between the first conductivity type first semiconductor layer and the first conductivity type poly layer.
상기 제1 도전형 제1 반도체층의 도핑 농도는 상기 제1 도전형 폴리층의 도핑농도보다 낮은 것을 특징으로 하는 태양 전지. According to claim 3,
The solar cell, characterized in that the doping concentration of the first conductivity-type first semiconductor layer is lower than the doping concentration of the first conductivity-type poly layer.
상기 접합터널링층은 3nm 이하의 두께를 가지는 것을 특징으로 하는 태양 전지.According to claim 4,
The solar cell, characterized in that the junction tunneling layer has a thickness of 3 nm or less.
상기 반도체 기판 및 상기 제2 반도체층이 절연 물질로 구성된 상기 제2 터널링층을 사이에 두고 접합되는 절연 접합 구조 또는 터널 접합 구조를 가지는 태양 전지. According to claim 6,
A solar cell having an insulating junction structure or a tunnel junction structure in which the semiconductor substrate and the second semiconductor layer are bonded with the second tunneling layer made of an insulating material interposed therebetween.
상기 제2 도전형 폴리층의 도핑 농도가 상기 제2 반도체층의 도핑 농도보다 높은 것을 특징으로 하는 태양 전지.According to claim 6,
A solar cell, characterized in that the doping concentration of the second conductive poly layer is higher than that of the second semiconductor layer.
상기 접합 터널링층과 상기 제2 터널링층이 절연 물질을 포함하는 태양 전지. According to claim 8,
The solar cell wherein the junction tunneling layer and the second tunneling layer include an insulating material.
상기 접합 터널링층과 상기 제2 터널링층이 실리콘 산화물을 포함하는 태양 전지. According to claim 9,
The solar cell of claim 1 , wherein the junction tunneling layer and the second tunneling layer include silicon oxide.
상기 제2 광전 변환부의 일면 위에 상기 제1 광전 변환부가 위치하고,
상기 제1 광전 변환부 위에 상기 제1 전극이 위치하고,
상기 제2 광전 변환부의 상기 제2 반도체층 위에 상기 제2 전극이 위치하며,
상기 제2 반도체층이 다결정 부분을 포함하며,
상기 제1 전극과 상기 제2 전극의 적층 구조가 서로 다른 태양 전지. According to claim 1,
the first photoelectric conversion unit is positioned on one surface of the second photoelectric conversion unit;
The first electrode is positioned on the first photoelectric conversion unit,
The second electrode is positioned on the second semiconductor layer of the second photoelectric conversion unit,
The second semiconductor layer includes a polycrystalline portion,
A solar cell in which the first electrode and the second electrode have different laminated structures.
상기 접합층 위에 페로브스카이트 화합물로 구성되는 광전 변환층을 포함하는 제1 광전 변환부를 형성하는 단계; 및
상기 제1 광전 변환부의 일면에서 상기 제1 광전 변환부에 전기적으로 연결되는 제1 전극 및 상기 제2 광전 변환부의 타면에서 상기 제2 광전 변환부에 전기적으로 연결되는 제2 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. A semiconductor substrate, a first semiconductor layer on one surface of the semiconductor substrate, the second semiconductor layer formed separately from the semiconductor substrate on the other surface of the semiconductor substrate and having a crystal structure different from that of the first semiconductor layer, and the first semiconductor forming a bonding layer including a second photoelectric converter including forming a bonding layer on the layer and a first conductive poly layer simultaneously doped with the first semiconductor layer;
forming a first photoelectric conversion unit including a photoelectric conversion layer made of a perovskite compound on the bonding layer; and
forming a first electrode electrically connected to the first photoelectric conversion unit on one surface of the first photoelectric conversion unit and a second electrode electrically connected to the second photoelectric conversion unit on the other surface of the second photoelectric conversion unit;
Method for manufacturing a solar cell comprising a.
상기 제2 광전 변환부 및 접합층을 형성 단계는,
상기 반도체 기판의 양 면에 산화막을 형성하는 단계;
상기 산화막 위에 진성 폴리 반도체층을 별도로 형성하는 단계;
상기 반도체 기판의 전면에 위치한 상기 진성 폴리 반도체층 위에 제1 도전형 도핑층을 형성하고, 상기 반도체 기판의 후면에 위치한 상기 진성 폴리 반도체층 위에 제2 도전형 도핑층을 형성하는 단계; 및
열처리하여 상기 반도체 기판의 후면의 상기 진성 폴리 반도체층을 제2 도전형의 제2 반도체층으로 형성하고, 상기 반도체 기판의 전면의 상기 진성 폴리 반도체층을 상기 제1 도전형 폴리층으로 형성하는 단계
를 포함하는 태양 전지의 제조 방법. According to claim 12,
Forming the second photoelectric conversion unit and the bonding layer,
forming an oxide film on both surfaces of the semiconductor substrate;
separately forming an intrinsic poly semiconductor layer on the oxide layer;
forming a first conductivity-type doping layer on the intrinsic poly semiconductor layer positioned on the front surface of the semiconductor substrate, and forming a second conductivity-type doping layer on the intrinsic poly semiconductor layer positioned on the rear surface of the semiconductor substrate; and
heat-treating to form the intrinsic poly semiconductor layer on the rear surface of the semiconductor substrate as a second semiconductor layer of a second conductivity type, and forming the intrinsic poly semiconductor layer on the front surface of the semiconductor substrate as the first conductivity type poly layer;
Method for manufacturing a solar cell comprising a.
상기 제1 도전형 폴리층을 형성하는 단계는
상기 제1 도전형 도핑층으로부터 제1 도전형 도펀트가 하부의 산화막을 통과하여 상기 반도체 기판의 전면까지 확산되어 상기 제1 도전형의 제1 반도체층을 동시에 형성하는 것을 특징으로 하는 태양 전지의 제조 방법. According to claim 13,
Forming the first conductive poly layer
Manufacturing a solar cell, characterized in that a first conductivity-type dopant from the first conductivity-type doping layer passes through a lower oxide film and diffuses to the entire surface of the semiconductor substrate to simultaneously form a first semiconductor layer of the first conductivity type. method.
상기 제1 도전형 폴리층을 형성한 후, 상기 제1 도전형 폴리층과 상기 제2 반도체층에 수소를 주입하는 수소 주입 단계를 더 포함하는 태양 전지의 제조 방법. According to claim 14,
The method of manufacturing a solar cell further comprising a hydrogen implantation step of injecting hydrogen into the first conductive poly layer and the second semiconductor layer after forming the first conductive poly layer.
상기 수소 주입 단계 후에 상기 제1 도전형 폴리층 위에 상기 제2 도전형 폴리층을 더 형성하여 상기 접합층을 완성하는 것을 특징으로 하는 태양 전지의 제조 방법. According to claim 15,
The manufacturing method of a solar cell, characterized in that, after the hydrogen injection step, the second conductive poly layer is further formed on the first conductive poly layer to complete the bonding layer.
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KR20180026454A (en) | 2015-06-12 | 2018-03-12 | 옥스퍼드 포토발테익스 리미티드 | Multilayer photovoltaic device |
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