KR20230027362A - Pogo pin for semiconductor test - Google Patents
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Abstract
Description
본 발명은 반도체 테스트용 포고핀에 관한 것으로서, 보다 상세하게는 접점수 증가로 인덕턴스가 작아지고, 공진주파수가 높은 대역으로 이동하여 대역폭 향상이 가능한 반도체 테스트용 포고핀에 관한 것이다.The present invention relates to a pogo pin for semiconductor testing, and more particularly, to a pogo pin for semiconductor testing, in which inductance is reduced due to an increase in the number of contact points and bandwidth can be improved by moving to a band with a high resonant frequency.
일반적으로, 스프링 프로브 핀, 일명 포고핀(Pogo Pin)은 반도체 웨이퍼, LCD 모듈, 카메라모듈, 이미지센서 및 반도체 패키지 등의 검사 장비를 비롯하여, 각종 소켓, 핸드폰의 배터리 연결부 등에 널리 사용되는 부품이다.In general, a spring probe pin, also known as a pogo pin, is a part widely used in inspection equipment such as semiconductor wafers, LCD modules, camera modules, image sensors, and semiconductor packages, as well as various sockets and battery connection parts of mobile phones.
이러한 포고핀은 상부접속부, 하부접속부, 상부접속부 및 하부접속부에 탄성력을 가하는 스프링을 포함하고, 스프링의 배치 위치에 따라 내장형 및 외장형으로 구분된다.Such a pogo pin includes an upper connection part, a lower connection part, and a spring for applying elastic force to the upper connection part and the lower connection part, and is divided into an internal type and an external type according to the arrangement position of the spring.
스프링 내장형인 경우, 상부접속부와 하부접속부 사이에 스프링이 배치되고, 원통형 몸체에 의해 스프링이 커버된다. 이러한 구조는 상부접속부와 하부접속부가 원통형 몸체와 접점이 형성되므로, -1dB 손실주파수가 40 GHz 수준의 대역폭을 확보할 수 있으나, 그 이상의 대역폭 성능을 확보하기 어렵다는 문제점이 있다. 그리고, 원통형 몸체가 스프링을 내장하고 있으므로, 협피치의 경우 대응이 불가하여 소형화에 제한이 있다는 문제점이 있다.In the case of a spring-embedded type, a spring is disposed between the upper connection part and the lower connection part, and the spring is covered by the cylindrical body. In this structure, since the upper connection part and the lower connection part are contacted with the cylindrical body, it is possible to secure a bandwidth of 40 GHz at a loss frequency of -1 dB, but there is a problem in that it is difficult to secure a bandwidth performance higher than that. In addition, since the cylindrical body has a built-in spring, there is a problem in that there is a limitation in miniaturization because it cannot respond in the case of a narrow pitch.
한편, 스프링 외장형인 경우, 스프링이 상부접속부와 하부접속부를 둘러싸는 형상을 하고, 원통형 몸체가 삭제되어 소형화가 가능하고, 상부접속부와 하부접속부가 넓은 면적으로 맞닿아 있어서 접점 안정성이 우수하지만, 자체 공진으로 인해 대역폭 특성이 저하되는 문제점이 있다. 따라서, 이를 개선할 필요성이 요청된다.On the other hand, in the case of the external spring type, the spring has a shape surrounding the upper connection part and the lower connection part, and the cylindrical body can be miniaturized by removing the cylindrical body, and the contact stability is excellent because the upper connection part and the lower connection part are in contact with each other over a large area. There is a problem in that bandwidth characteristics are degraded due to resonance. Therefore, there is a need to improve this.
본 발명의 배경기술은 대한민국 등록특허공보 제10-1738627호(2017.05.16. 등록, 발명의 명칭 : 반도체 테스트용 포고핀)에 게시되어 있다.The background art of the present invention is published in Republic of Korea Patent Registration No. 10-1738627 (registered on May 16, 2017, title of the invention: Pogo pin for semiconductor testing).
본 발명은 상기와 같은 문제점들을 개선하기 위해 안출된 것으로서, 접점수 증가로 인덕턴스가 작아지고, 공진주파수가 높은 대역으로 이동하여 대역폭 향상이 가능한 반도체 테스트용 포고핀을 제공하는데 그 목적이 있다.The present invention has been made to improve the above problems, and an object of the present invention is to provide a pogo pin for semiconductor testing, in which inductance is reduced due to an increase in the number of contacts and bandwidth can be improved by moving to a band with a high resonant frequency.
본 발명에 따른 반도체 테스트용 포고핀은: 상부접속부; 상기 상부접속부와 대향되고, 상기 상부접속부와 접촉되어 신호를 전달하는 하부접속부; 상기 상부접속부와 상기 하부접속부를 탄성 지지하는 탄성지지부; 및 상기 상부접속부와 상기 하부접속부 중 어느 하나 이상에 형성되고, 상기 탄성지지부와 접촉되는 돌기부;를 포함하는 것을 특징으로 한다.A pogo pin for semiconductor testing according to the present invention includes: an upper connection portion; a lower connection portion facing the upper connection portion and contacting the upper connection portion to transmit a signal; an elastic support portion elastically supporting the upper connection portion and the lower connection portion; and a protrusion formed on at least one of the upper connection part and the lower connection part and contacting the elastic support part.
상기 돌기부는 상기 상부접속부와 상기 하부접속부 중 어느 하나 이상에 일체로 형성되는 것을 특징으로 한다.The protrusion is characterized in that it is formed integrally with at least one of the upper connection part and the lower connection part.
상기 돌기부는 복수개가 주기적인 간격으로 배치되는 것을 특징으로 한다.A plurality of the protrusions are arranged at regular intervals.
상기 돌기부는 복수개가 좌우로 엇갈리게 배치되는 것을 특징으로 한다.It is characterized in that the plurality of protrusions are arranged alternately from side to side.
상기 돌기부는 복수개가 주기적인 간격과 비주기적인 간격으로 배치되는 것을 특징으로 한다.It is characterized in that the plurality of protrusions are arranged at periodic intervals and non-periodic intervals.
상기 돌기부는 복수개가 폭이 서로 다르게 성형되는 것을 특징으로 한다.It is characterized in that a plurality of protrusions are molded to have different widths.
상기 돌기부는 상기 탄성지지부의 내측면과 접촉되는 것을 특징으로 한다.The protrusion is characterized in that in contact with the inner surface of the elastic support.
상기 돌기부는 코일스프링 형상을 하는 상기 탄성지지부의 사이로 돌출되는 것을 특징으로 한다.The protrusion is characterized in that it protrudes between the elastic support portion having a coil spring shape.
본 발명에 따른 반도체 테스트용 포고핀은: 상기 탄성지지부와 상기 돌기부에 도포되어 마모를 방지하고, 전도성을 갖는 코팅부;를 더 포함하는 것을 특징으로 한다.The pogo pin for semiconductor testing according to the present invention is characterized in that it further includes: a coating portion applied to the elastic support portion and the protrusion to prevent abrasion and having conductivity.
본 발명에 따른 반도체 테스트용 포고핀은 상부접속부와 하부접속부 중 어느 하나 이상에 형성되는 돌기부가 상부접속부와 하부접속부를 탄성 지지하는 탄성지지부에 접촉되어 접점수를 증가시키므로, 탄성지지부의 인덕턴스가 작아지고 공진주파수가 높은 대역으로 이동하여 대역폭 향상이 가능하다.In the pogo pin for semiconductor testing according to the present invention, since the protrusion formed on at least one of the upper connection part and the lower connection part contacts the elastic support part that elastically supports the upper connection part and the lower connection part to increase the number of contacts, the inductance of the elastic support part is small. It is possible to improve the bandwidth by moving to a band with a high resonant frequency.
도 1은 본 발명의 일 실시예에 따른 반도체 테스트용 포고핀을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 돌기부가 주기적인 간격으로 배치된 상태를 개략적으로 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 돌기부가 좌우로 엇갈리게 배치된 상태를 개략적으로 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 돌기부가 주기적인 간격과 비주기적인 간격으로 배치된 상태를 개략적으로 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 돌기부의 폭이 서로 다르게 성형된 상태를 개략적으로 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 돌기부가 탄성지지부의 내측면과 접촉된 상태를 개략적으로 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 돌기부가 탄성지지부 사이로 돌출된 상태를 개략적으로 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 코팅부를 개략적으로 나타내는 도면이다.
도 9은 본 발명의 일 실시예에 따른 반도체 테스트용 포고핀의 접점 수에 따른 대역폭 변화를 개략적으로 나타내는 그래프이다.1 is a diagram schematically illustrating a pogo pin for semiconductor testing according to an embodiment of the present invention.
2 is a view schematically showing a state in which protrusions are arranged at periodic intervals according to an embodiment of the present invention.
3 is a view schematically showing a state in which protrusions are staggered from side to side according to an embodiment of the present invention.
4 is a diagram schematically illustrating a state in which protrusions are disposed at periodic intervals and non-periodic intervals according to an embodiment of the present invention.
5 is a view schematically showing a state in which protrusions are formed with different widths according to an embodiment of the present invention.
6 is a view schematically showing a state in which the protrusion is in contact with the inner surface of the elastic support according to an embodiment of the present invention.
7 is a view schematically showing a state in which protrusions protrude between elastic supports according to an embodiment of the present invention.
8 is a view schematically showing a coating unit according to an embodiment of the present invention.
9 is a graph schematically illustrating a change in bandwidth according to the number of contact points of a pogo pin for semiconductor testing according to an embodiment of the present invention.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 반도체 테스트용 포고핀의 실시예를 설명한다. 이러한 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, an embodiment of a pogo pin for semiconductor testing according to the present invention will be described with reference to the accompanying drawings. In this process, the thickness of lines or the size of components shown in the drawings may be exaggerated for clarity and convenience of explanation. In addition, terms to be described later are terms defined in consideration of functions in the present invention, which may vary according to the intention or custom of a user or operator. Therefore, definitions of these terms will have to be made based on the content throughout this specification.
도 1은 본 발명의 일 실시예에 따른 반도체 테스트용 포고핀을 개략적으로 나타내는 도면이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 테스트용 포고핀(1)은 상부접속부(10)와, 하부접속부(20)와, 탄성지지부(30)와, 돌기부(40)를 포함한다. 상기한 구성을 갖는 반도체 테스트용 포고핀(1)은 별도의 소켓에 내장되어 대상물에 대한 테스트를 실시할 수 있다.1 is a diagram schematically illustrating a pogo pin for semiconductor testing according to an embodiment of the present invention. Referring to FIG. 1 , a
상부접속부(10)는 상방에 배치되어 반도체 제품과 전기적으로 연결될 수 있다. 일예로, 상부접속부(10)는 반도체 제품과 접촉되는 상부연결부(11)와, 상부연결부(11)에서 측방향으로 연장되는 상부플랜지부(12)와, 상부연결부(11)에서 연장되고 하부접속부(20)와 접촉되어 신호를 전달하는 상부전달부(13)를 포함할 수 있다.The
하부접속부(20)는 상부접속부(10)와 대향되고, 상부접속부(10)와 접촉되어 신호를 전달한다. 하부접속부(20)는 테스트 장비와 전기적으로 연결될 수 있다. The
일예로, 하부접속부(20)는 상부접속부(10)와 동일한 형상을 하고, 뒤집힌 형상을 할 수 있다. 하부접속부(20)는 상부접속부(10)의 하방에 배치될 수 있다. 보다 구체적으로, 하부접속부(20)는 테스트 장비와 접촉되는 하부연결부(21)와, 하부연결부(21)에서 측방향으로 연장되는 하부플랜지부(22)와, 하부연결부(21)에서 연장되고 상부전달부(13)와 접촉되어 신호를 전달하는 하부전달부(23)를 포함할 수 있다.For example, the
탄성지지부(30)는 상부접속부(10)와 하부접속부(20)를 탄성 지지한다. 일예로, 탄성지지부(30)는 겹쳐진 상부전달부(13)와 하부전달부(23)를 감싸는 코일 스프링 형상을 하고, 양단부가 상부플랜지부(12) 및 하부플랜지부(22)에 지지될 수 있다. 이때, 탄성지지부(30)와 접촉되는 상부플랜지부(12) 및 하부플랜지부(22)가 접점이 될 수 있다.The
돌기부(40)는 상부접속부(10)와 하부접속부(20) 중 어느 하나 이상에 형성되고, 탄성지지부(30)와 접촉된다. 일예로, 돌기부(40)는 신호 전달이 가능하도록 전도성 재질을 포함하여 제작되고, 상부전달부(13)와 하부전달부(23) 중 어느 하나 이상에서 돌출되어 탄성지지부(30)와 접촉될 수 있다. 돌기부(40)와 접촉되는 탄성지지부(30)는 접점이 될 수 있다.The
따라서, 반도체 제품에 대한 테스트가 진행되면, 상부접속부(10)와 하부접속부(20)를 통해 신호가 전달되고, 상부접속부(10)와, 탄성지지부(30)와, 하부접속부(20)를 통해 신호가 전달된다. Therefore, when a test for a semiconductor product proceeds, a signal is transmitted through the
이때, 상부접속부(10)와 하부접속부(20) 중 어느 하나 이상에 형성되는 돌기부(40)가 탄성지지부(30)와 접촉되어 접점수가 증가함으로써, 탄성지지부(30)에 대한 인덕턴스(inductance)가 작아지고, 공진주파수가 높은 대역으로 이동하여 대역폭 향상이 가능해진다.At this time, the
돌기부(40)는 상부접속부(10)와 하부접속부(20) 중 어느 하나 이상에 일체로 형성된다. 일예로, 상부접속부(10)와 하부접속부(20)는 프레스 가공 또는 절삭 가공을 통해 제작되고, 이러한 가공 과정에서 상부전달부(13)의 외측과 하부전달부(23)의 외측으로 돌기부(40)가 돌출될 수 있다. The
한편, 상부전달부(13)와 하부전달부(23)는 평판 막대 형상을 하여 서로 겹쳐지고, 돌기부(40)는 상부전달부(13)와 하부전달부(23)의 좌우 양측 중 어느 하나 이상에서 돌출될 수 있다. 이러한 돌기부(40)는 각진 형상을 하거나 물결 형상을 할 수 있으며, 탄성지지부(30)와 접촉되어 전기신호를 전달하기 위한 다양한 형상 변형이 가능할 수 있다.On the other hand, the
도 2는 본 발명의 일 실시예에 따른 돌기부가 주기적인 간격으로 배치된 상태를 개략적으로 나타내는 도면이다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 돌기부(40)는 복수개가 주기적인 간격으로 배치된다. 즉, 제1돌기부(41)는 상부전달부(13) 또는 하부전달부(23)의 좌우 양측면에서 각각 복수개가 돌출될 수 있다. 이러한 제1돌기부(41)는 서로 등간격을 갖도록 배치될 수 있다. 2 is a view schematically showing a state in which protrusions are arranged at periodic intervals according to an embodiment of the present invention. Referring to FIG. 2 , a plurality of
도 3은 본 발명의 일 실시예에 따른 돌기부가 좌우로 엇갈리게 배치된 상태를 개략적으로 나타내는 도면이다. 도 3을 참조하면, 본 발명의 일 실시예에 따른 돌기부(40)는 복수개가 좌우로 엇갈리게 배치된다. 즉, 제2돌기부(42)는 상부전달부(13) 또는 하부전달부(23)의 좌측에 배치되는 제2좌돌기부(421)와, 상부전달부(13) 또는 하부전달부(23)의 우측에 배치되는 제2우돌기부(422)를 포함할 수 있다. 이러한 제2좌돌기부(421)는 상부전달부(13) 또는 하부전달부(23)의 좌측면 길이 방향으로 복수개가 돌출될 수 있다. 그리고, 제2우돌기부(422)는 상부전달부(13) 또는 하부전달부(23)의 우측면 길이 방향으로 복수개가 돌출될 수 있다. 이때, 제2좌돌기부(421)와 제2우돌기부(422)는 서로 엇갈리게 배치될 수 있다.3 is a view schematically showing a state in which protrusions are staggered from side to side according to an embodiment of the present invention. Referring to FIG. 3 , a plurality of
도 4는 본 발명의 일 실시예에 따른 돌기부가 주기적인 간격과 비주기적인 간격으로 배치된 상태를 개략적으로 나타내는 도면이다. 도 4를 참조하면, 본 발명의 일 실시예에 따른 돌기부(40)는 복수개가 주기적인 간격과 비주기적인 간격으로 배치된다. 즉, 제3돌기부(43)는 상부전달부(13) 또는 하부전달부(23)의 좌우 양측면 중 어느 하나 이상에 배치되되, 제3-1돌기부(431)와, 제3-2돌기부(432)와, 제3-3돌기부(433)와, 제3-4돌기부(434)를 포함할 수 있다. 제3-1돌기부(431)와 제3-2돌기부(432)는 주기적인 간격으로 배치되고, 제3-3돌기부(433)와, 제3-4돌기부(434)는 주기적인 간격으로 배치된다. 그리고, 제3-2돌기부(432)와 제3-3돌기부(433)는 비주기적인 간격으로 배치된다.4 is a diagram schematically illustrating a state in which protrusions are disposed at periodic intervals and non-periodic intervals according to an embodiment of the present invention. Referring to FIG. 4 , a plurality of
도 5는 본 발명의 일 실시예에 따른 돌기부의 폭이 서로 다르게 성형된 상태를 개략적으로 나타내는 도면이다. 도 5를 참조하면, 본 발명의 일 실시예에 따른 복수개의 돌기부(40)는 폭이 서로 다르게 형성된다. 즉, 제4돌기부(44)는 상부전달부(13) 또는 하부전달부(23)의 좌우 양측면 중 어느 하나 이상에 배치되되, 제4-1돌기부(441)와, 제4-2돌기부(442)와, 제4-3돌기부(443)와, 제4-4돌기부(444)를 포함할 수 있다. 이들은 서로 주기적으로 배치되거나 비주기적으로 배치될 수 있다. 한편, 제4-1돌기부(441)와, 제4-2돌기부(442)와, 제4-3돌기부(443)와, 제4-4돌기부(444)는 서로 다른 폭을 갖도록 형성될 수 있다. 이때, 제4돌기부(44) 모두 다른 폭을 갖거나 일부는 동일하고 나머지가 다른 폭을 갖도록 설계될 수 있다.5 is a view schematically showing a state in which protrusions are formed with different widths according to an embodiment of the present invention. Referring to FIG. 5 , the plurality of
도 6은 본 발명의 일 실시예에 따른 돌기부가 탄성지지부의 내측면과 접촉된 상태를 개략적으로 나타내는 도면이다. 도 6을 참조하면, 본 발명의 일 실시예에 따른 돌기부(40)는 탄성지지부(30)의 내측면과 접촉된다. 일예로, 코일 형상의 탄성지지부(30)의 내주면과 접촉되도록 돌기부(40)가 돌출될 수 있다. 이로 인해, 각각의 돌기부(40)당 1개의 접점이 형성될 수 있다.6 is a view schematically showing a state in which the protrusion is in contact with the inner surface of the elastic support according to an embodiment of the present invention. Referring to FIG. 6 , the
도 7은 본 발명의 일 실시예에 따른 돌기부가 탄성지지부 사이로 돌출된 상태를 개략적으로 나타내는 도면이다. 도 7을 참조하면, 본 발명의 일 실시예에 따른 돌기부(40)는 코일스프링 형상을 하는 탄성지지부(30)의 사이로 돌출된다. 일예로, 탄성지지부(30)의 외측면과 돌기부(40)의 양측이 각각 접촉되도록 돌기부(40)가 돌출될 수 있다. 이로 인해, 각각의 돌기부(40)당 2개의 접점이 형성될 수 있다. 한편, 돌기부(40)가 탄성지지부(30) 사이에 삽입되는 경우, 탄성지지부(30)는 상부전달부(13) 또는 하부전달부(23)를 회전시켜 조립할 수 있다.7 is a view schematically showing a state in which protrusions protrude between elastic supports according to an embodiment of the present invention. Referring to FIG. 7 , the protruding
도 8은 본 발명의 일 실시예에 따른 코팅부를 개략적으로 나타내는 도면이다. 도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 테스트용 포고핀(1)은 코팅부(50)를 더 포함할 수 있다.8 is a view schematically showing a coating unit according to an embodiment of the present invention. Referring to FIG. 8 , the
코팅부(50)는 탄성지지부(30)와 돌기부(40)에 도포되어 마모를 방지하고, 전도성을 갖는다. 일예로, 코팅부(50)는 탄성지지부(30)와 돌기부(40)의 표면에 증착되는 디엘씨(Diamond Like Carbon) 코팅 방식이 사용될 수 있다. 이러한 디엘씨 코팅은 탄성분가스를 활용하여 진공상태에서 플라즈마를 발생시켜 줌으로써 코팅막을 증착하는 것으로서, 소재 표면에 다이아몬드 구조로 탄소막 코팅처리하는 방식이다.The
상기한 구성을 갖는 본 발명의 일 실시예에 따른 반도체 테스트용 포고핀의 조립 및 효과를 설명하면 다음과 같다.The assembly and effect of the pogo pin for semiconductor testing according to an embodiment of the present invention having the above configuration will be described below.
상부접속부(10)와 하부접속부(20)를 가공하고, 탄성지지부(30)를 가공한다. 이때, 상부접속부(10)는 상부연결부(11)와, 상부플랜지부(12)와, 상부전달부(13)를 포함하고, 상부전달부(13)에는 돌기부(40)가 형성된다. 그리고, 하부접속부(20)는 하부연결부(21)와, 하부플랜지부(22)와, 하부전달부(23)를 포함하고, 하부전달부(23)에는 돌기부(40)가 형성된다.The
가공된 상부접속부(10)와 하부접속부(20)는 상하로 배치되고, 이들 사이에 탄성지지부(30)가 배치되어 상부접속부(10)와 하부접속부(20)를 탄성 지지한다. 이때, 탄성지지부(30)는 상부전달부(13)와 하부전달부(23)를 감싸도록 형성되고, 상부전달부(13)와 하부전달부(23)는 서로 접촉되어 신호 전달이 가능하다.The processed
상기와 같이 조립된 반도체 테스트용 포고핀(1)이 소켓에 각각 삽입되면, 상부연결부(11)는 반도체 제품과 접촉되고, 하부연결부(21)는 테스트 장비와 접촉되어 반도체 부품의 전기적 기능 또는 성능을 검사할 수 있다.When the pogo pins 1 for semiconductor testing assembled as described above are inserted into the sockets, the
이때, 돌기부(40)는 상부전달부(13) 또는 하부전달부(23)의 길이와 폭에 따라 개수와, 돌출된 높이와, 폭과, 주기 또는 간격이 변경되어 설계될 수 있다.At this time, the
한편, 도 9은 본 발명의 일 실시예에 따른 반도체 테스트용 포고핀의 접점 수에 따른 대역폭 변화를 개략적으로 나타내는 그래프이다. 도 9를 참조하면, 접점수 6개 이내에서는 공진주파수에 큰 변화가 없었으나, 접점수 7개부터 공진주파수가 높은 값으로 증가하여 대역폭이 크게 향상됨을 알 수 있다. Meanwhile, FIG. 9 is a graph schematically illustrating a change in bandwidth according to the number of contact points of a pogo pin for semiconductor testing according to an embodiment of the present invention. Referring to FIG. 9 , it can be seen that there was no significant change in the resonant frequency within the number of contact points of 6, but the resonant frequency increased to a high value from the number of contact points of 7 and the bandwidth was greatly improved.
따라서, 탄성지지부(30)와 돌기부(40)와의 접점수를 증가시켜 줌으로써, 탄성지지부(30)의 인덕턴스를 줄이고, 공진주파수를 이동시킨다. 이로 인해 원하는 대역폭에서 정밀하고 안정적인 측정값을 획득할 수 있다.Therefore, by increasing the number of contact points between the
본 발명의 일 실시예에 따른 반도체 테스트용 포고핀(1)은 상부접속부(10)와 하부접속부(20) 중 어느 하나 이상에 형성되는 돌기부(40)가 상부접속부(10)와 하부접속부(20)를 탄성 지지하는 탄성지지부(30)에 접촉되어 접점수를 증가시키므로, 탄성지지부(30)의 인덕턴스가 작아지고 공진주파수가 높은 대역으로 이동하여 대역폭 향상이 가능하다.In the
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.The present invention has been described with reference to the embodiments shown in the drawings, but this is only exemplary, and those skilled in the art can make various modifications and equivalent other embodiments. will understand Therefore, the true technical protection scope of the present invention should be determined by the claims below.
10 : 상부접속부 11 : 상부연결부
12 : 상부플랜지부 13 : 상부전달부
20 : 하부접속부 21 : 하부연결부
22 : 하부플랜지부 23 : 하부전달부
30 : 탄성지지부 40 : 돌기부
50 : 코팅부10: upper connection part 11: upper connection part
12: upper flange portion 13: upper transmission portion
20: lower connection part 21: lower connection part
22: lower flange part 23: lower transmission part
30: elastic support 40: protrusion
50: coating part
Claims (9)
상기 상부접속부와 대향되고, 상기 상부접속부와 접촉되어 신호를 전달하는 하부접속부;
상기 상부접속부와 상기 하부접속부를 탄성 지지하는 탄성지지부; 및
상기 상부접속부와 상기 하부접속부 중 어느 하나 이상에 형성되고, 상기 탄성지지부와 접촉되는 돌기부;를 포함하는 것을 특징으로 하는 반도체 테스트용 포고핀.
upper connection;
a lower connection portion facing the upper connection portion and contacting the upper connection portion to transmit a signal;
an elastic support portion elastically supporting the upper connection portion and the lower connection portion; and
A pogo pin for semiconductor testing, comprising: a protrusion formed on at least one of the upper connection part and the lower connection part and contacting the elastic support part.
상기 돌기부는 상기 상부접속부와 상기 하부접속부 중 어느 하나 이상에 일체로 형성되는 것을 특징으로 하는 반도체 테스트용 포고핀.
According to claim 1,
The protrusion is formed integrally with at least one of the upper connection part and the lower connection part.
상기 돌기부는 복수개가 주기적인 간격으로 배치되는 것을 특징으로 하는 반도체 테스트용 포고핀.
According to claim 1,
Pogo pins for semiconductor testing, characterized in that the plurality of protrusions are arranged at periodic intervals.
상기 돌기부는 복수개가 좌우로 엇갈리게 배치되는 것을 특징으로 하는 반도체 테스트용 포고핀.
According to claim 1,
A pogo pin for semiconductor testing, characterized in that the plurality of protrusions are arranged alternately from side to side.
상기 돌기부는 복수개가 주기적인 간격과 비주기적인 간격으로 배치되는 것을 특징으로 하는 반도체 테스트용 포고핀.
According to claim 1,
Pogo pins for semiconductor testing, characterized in that the plurality of protrusions are arranged at periodic intervals and non-periodic intervals.
상기 돌기부는 복수개가 폭이 서로 다르게 성형되는 것을 특징으로 하는 반도체 테스트용 포고핀.
According to claim 1,
Pogo pins for semiconductor testing, characterized in that the plurality of protrusions are molded to have different widths.
상기 돌기부는 상기 탄성지지부의 내측면과 접촉되는 것을 특징으로 하는 반도체 테스트용 포고핀.
According to claim 1,
The protrusion is a pogo pin for semiconductor testing, characterized in that in contact with the inner surface of the elastic support.
상기 돌기부는 코일스프링 형상을 하는 상기 탄성지지부의 사이로 돌출되는 것을 특징으로 하는 반도체 테스트용 포고핀.
According to claim 1,
The protruding portion protrudes between the elastic support portions having a coil spring shape.
상기 탄성지지부와 상기 돌기부에 도포되어 마모를 방지하고, 전도성을 갖는 코팅부;를 더 포함하는 것을 특징으로 하는 반도체 테스트용 포고핀.
According to claim 1,
The pogo pin for semiconductor testing, characterized in that it further comprises: a coating portion applied to the elastic support portion and the protrusion to prevent abrasion and having conductivity.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020210108740A KR20230027362A (en) | 2021-08-18 | 2021-08-18 | Pogo pin for semiconductor test |
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2021
- 2021-08-18 KR KR1020210108740A patent/KR20230027362A/en not_active Application Discontinuation
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