KR20230023887A - 표시 장치 - Google Patents

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light
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semiconductor layer
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김민우
박성국
백성은
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    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8013—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/80132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
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    • H01L2224/92—Specific sequence of method steps
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
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Abstract

일 실시예에 따른 표시 장치는 기판, 및 상기 기판 상에 배치되며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 제3 반도체층을 포함하는 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자, 상기 제3 발광 소자의 상기 제2 반도체층과 상기 제3 반도체층에 형성된 개구부, 상기 개구부 상에 배치된 파장 변환 부재를 포함하며, 상기 제1 발광 소자와 상기 제3 발광 소자는 제1 광을 발광하고, 상기 제2 발광 소자는 제2 광을 발광하며, 상기 파장 변환 부재는 상기 제3 발광 소자의 상기 제1 광을 제3 광으로 변환한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 사용자가 안경이나 헬멧 형태로 착용하여, 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality, AR)의 안경형 모니터 장치이다.
헤드 장착형 디스플레이에는 초소형 발광 다이오드 소자를 포함하는 고해상도의 초소형 발광 다이오드 표시 패널이 적용된다. 초소형 발광 다이오드 소자는 단일의 색을 발광하므로, 초소형 발광 다이오드 표시 패널은 다양한 색을 표시하기 위해서 초소형 발광 다이오드 소자로부터 발광된 광의 파장을 변환하는 파장 변환층을 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 낮은 전류 밀도에서도 발광 소자의 내부 양자 효율을 향상시킬 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 및 상기 기판 상에 배치되며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 제3 반도체층을 포함하는 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자, 상기 제3 발광 소자의 상기 제2 반도체층과 상기 제3 반도체층에 형성된 개구부, 상기 개구부 상에 배치된 파장 변환 부재를 포함하며, 상기 제1 발광 소자와 상기 제3 발광 소자는 제1 광을 발광하고, 상기 제2 발광 소자는 제2 광을 발광하며, 상기 파장 변환 부재는 상기 제3 발광 소자의 상기 제1 광을 제3 광으로 변환할 수 있다.
상기 제2 반도체층 및 상기 제3 반도체층은 상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자에 연속적으로 배치되는 공통층일 수 있다.
상기 개구부는 상기 제3 발광 소자와 중첩하며, 상기 제1 발광 소자 및 상기 제2 발광 소자와 비중첩할 수 있다.
상기 개구부는 상기 제3 반도체층을 관통하고 상기 제2 반도체층의 적어도 일부를 소정 두께만큼 파고 들어간 형상으로 이루어질 수 있다.
상기 개구부의 깊이는 상기 제2 반도체층 및 상기 제3 반도체층의 두께의 합보다 작을 수 있다.
상기 개구부와 중첩하는 상기 제2 반도체층의 두께는 적어도 1㎛ 이상일 수 있다.
상기 파장 변환 부재는 파장 변환층을 포함하며, 상기 파장 변환층은 상기 개구부 내를 채우며, 상기 제1 광을 상기 제3 광으로 변환할 수 있다.
상기 파장 변환 부재는 상기 파장 변환층 상에 배치되는 컬러 필터를 포함하며, 상기 컬러 필터는 상기 제3 광을 투과시킬 수 있다.
상기 컬러 필터의 하면은 상기 제3 반도체층의 상면과 상호 정렬되어 일치될 수 있다.
상기 컬러 필터의 상면은 상기 제3 반도체층의 상면과 상호 정렬되어 일치될 수 있다.
상기 제3 반도체층 상에 배치되며, 상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자와 비중첩하는 차광 부재를 더 포함하며, 상기 차광 부재는 상기 컬러 필터와 동일층 상에 배치될 수 있다.
상기 기판으로부터 멀어지는 방향으로, 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층 및 상기 제3 반도체층이 순차적으로 적층되어 배치될 수 있다.
상기 개구부의 폭은 상기 제3 발광 소자의 폭과 동일하거나 상기 제3 발광 소자의 폭보다 클 수 있다.
상기 개구부의 내측면에 배치된 반사층을 더 포함할 수 있다.
상기 제1 광은 청색 광이고 상기 제2 광은 녹색 광이며 상기 제3 광은 적색 광일 수 있다.
상기 기판은, 적어도 하나의 트랜지스터를 포함하는 복수의 화소 회로부, 및 상기 복수의 화소 회로부 상에 배치되며, 상기 복수의 화소 회로부와 각각 연결되는 화소 전극들을 더 포함할 수 있다.
상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자는 각각 상기 화소 전극들에 접합되고, 상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자와, 상기 기판 사이에 충진된 충진재를 더 포함할 수 있다.
상기 제3 반도체층 상에 배치된 투명 기판을 더 포함하며, 상기 개구부는 상기 투명 기판을 관통할 수 있다.
일 실시예에 따른 표시 장치는 기판, 및 상기 기판 상에 배치되며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 제3 반도체층을 포함하는 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자, 및 상기 제3 발광 소자와 중첩하는 파장 변환 부재를 포함하며, 상기 제1 발광 소자는 제1 광을 발광하고, 상기 제2 발광 소자는 제2 광을 발광하며 상기 제3 발광 소자는 제3 광을 발광하고, 상기 파장 변환 부재는 상기 제3 발광 소자의 상기 제3 광으로 투과시킬 수 있다.
상기 파장 변환 부재는 상기 제3 광을 투과시키고 상기 제1 광과 상기 제2 광을 차단하는 컬러 필터를 포함할 수 있다.
상기 제3 발광 소자의 상기 제2 반도체층과 상기 제3 반도체층에 형성된 개구부를 더 포함하며, 상기 개구부는 상기 제3 발광 소자와 중첩할 수 있다.
상기 파장 변환 부재는 상기 개구부 내에 배치되며, 상기 파장 변환 부재의 상면은 상기 제3 반도체층의 상면과 상호 정렬되어 일치될 수 있다.
또한, 일 실시예에 따른 표시 장치는 제1 광을 방출하는 제1 발광 영역, 제2 광을 방출하는 제2 발광 영역, 및 제3 광을 방출하는 제3 발광 영역을 포함하는 기판, 상기 기판 상에 배치되며, 상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각에 배치되는 복수의 발광 소자, 상기 제3 발광 영역과 중첩하는 개구부, 및 상기 개구부 상에 배치되는 파장 변환 부재를 포함하며, 상기 복수의 발광 소자는 상기 복수의 발광 소자에 연속적으로 배치되는 복수의 반도체층을 포함하고, 상기 개구부는 상기 복수의 반도체층의 적어도 일부에 배치될 수 있다.
상기 복수의 발광 소자는, 상기 제1 발광 영역과 중첩하며 상기 제1 광을 발광하는 제1 발광 소자, 상기 제2 발광 영역과 중첩하며 상기 제2 광을 발광하는 제2 발광 소자, 및 상기 제3 발광 영역과 중첩하며 상기 제1 광을 발광하는 제3 발광 소자를 포함할 수 있다.
상기 파장 변환 부재는 상기 제3 발광 소자에서 발광된 상기 제1 광을 상기 제3 광으로 변환하는 파장 변환층을 포함할 수 있다.
상기 파장 변환 부재는 상기 파장 변환층 상에 배치되며, 상기 제3 광을 투과시키고 상기 제1 광 및 상기 제2 광을 차단하는 컬러 필터를 포함할 수 있다.
상기 복수의 발광 소자는 각각, 상기 기판으로부터 멀어지는 방향으로 순차적으로 적층된 제1 반도체층, 활성층, 제2 반도체층 및 제3 반도체층을 포함하며, 상기 개구부는 상기 제3 반도체층을 관통하고 상기 제2 반도체층의 일부를 파고 들어간 형상으로 이루어질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 실시예들에 따른 표시 장치에 의하면, 제1 광을 발광하는 발광 소자 상에 개구부를 형성하고 제1 광을 제3 광으로 변환하는 파장 변환 부재를 형성함으로써, 낮은 전류 밀도에서 제3 광을 구현하여 내부 양자 효율을 개선할 수 있다.
또한, 실시예들에 따른 표시 장치에 의하면, 개구부의 깊이를 깊게 형성하여 컬러 필터와 파장 변환층을 개구부 내에 형성함으로써, 컬러 필터와 파장 변환층의 얼라인을 용이하게 하고 파장 변환층의 두께를 증가시켜 광 변환 효율을 향상시킬 수 있다.
또한, 실시예들에 따른 표시 장치에 의하면, 발광 영역들을 둘러싸는 차광 부재를 포함함으로써, 발광 영역들 사이에 광이 침범하여 혼색되는 것을 방지하여 색 재현율을 향상시킬 수 있다.
또한, 실시예들에 따른 표시 장치에 의하면, 개구부 내에 반사층을 구비함으로써, 개구부 내에 배치된 파장 변환층의 광 변환 효율을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다.
도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃 도이다.
도 3은 일 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 4는 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 6은 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 7은 또 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 8은 도 2의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 9는 일 실시예에 따른 표시 패널의 발광 소자층의 일 예를 보여주는 평면도이다.
도 10은 일 실시예에 따른 표시 패널의 발광 소자층의 일 예를 보여주는 평면도이다
도 11은 일 실시예에 따른 표시 패널의 발광 소자의 일 예를 보여주는 단면도이다.
도 12는 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 13은 다른 실시예에 따른 발광 소자층의 일 예를 보여주는 평면도이다.
도 14는 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 15는 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 16은 또 다른 실시예에 따른 표시 패널을 보여주는 평면도이다.
도 17은 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 18은 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 19는 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 20은 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 21은 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 22는 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 23a 내지 도 23e는 도 1의 A 영역의 다른 예를 상세히 보여주는 레이아웃 도이다.
도 24는 도 23a의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 25는 일 실시예에 따른 표시 패널의 제조 방법을 보여주는 흐름도이다.
도 26 내지 도 40은 일 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 41은 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 42는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 43은 일 실시예에 따른 표시 장치를 포함하는 자동차를 보여주는 일 예시 도면이다.
도 44는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다. 도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃 도이다. 도 3은 일 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 1 내지 도 3에서는 일 실시예에 따른 표시 장치가 발광 소자로서 초소형 발광 다이오드(마이크로 또는 나노 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(마이크로 또는 나노 발광 다이오드 표시 장치)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
또한, 도 1 내지 도 3에서는 일 실시예에 따른 표시 장치가 실리콘 웨이퍼를 이용한 반도체 공정에 의해 형성된 반도체 회로 기판(110) 상에 발광 소자로서 발광 다이오드들을 배치한 LEDoS(Light Emitting Diode on Silicon)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않음에 주의하여야 한다.
또한, 도 1 내지 도 3에서 제1 방향(DR1)은 표시 패널(100)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 패널(100)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 패널(100)의 두께 방향 또는 반도체 회로 기판(110)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 표시 패널(100)을 구비한다.
표시 패널(100)은 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 패널(100)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
표시 영역(DA)은 화상이 표시되는 영역이고, 비표시 영역(NDA)은 화상이 표시되지 않는 영역일 수 있다. 표시 영역(DA)의 평면 형태는 표시 패널(100)의 평면 형태를 추종할 수 있다. 도 1에서는 표시 영역(DA)의 평면 형태가 사각형인 것을 예시하였다. 표시 영역(DA)은 표시 패널(100)의 중앙 영역에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
표시 패널(100)의 표시 영역(DA)은 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)는 화이트 광을 표시할 수 있는 최소 발광 단위로 정의될 수 있다.
복수의 화소(PX)들 각각은 광을 발광하는 제1 내지 제3 발광 소자들(LE1, LE2, LE3)을 포함할 수 있다. 본 명세서의 실시예에서는 복수의 화소(PX)들 각각이 3 개의 발광 소자들(LE1, LE2, LE3)을 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 또한, 제1 내지 제3 발광 소자들(LE1, LE2, LE3) 각각은 원형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 발광 소자(LE1)는 제1 광을 발광할 수 있다. 제1 광은 청색 파장 대역의 광일 수 있다. 예를 들어, 제1 광의 메인 피크 파장(B-peak)은 대략 370㎚ 내지 460㎚에 위치할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제2 발광 소자(LE2)는 제2 광을 발광할 수 있다. 제2 광은 녹색 파장 대역의 광일 수 있다. 예를 들어, 제2 광의 메인 피크 파장(G-peak)은 대략 480㎚ 내지 560㎚에 위치할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제3 발광 소자(LE3)는 제1 광을 발광할 수 있다. 제1 광은 청색 파장 대역의 광일 수 있다. 예를 들어, 제1 광의 메인 피크 파장(B-peak)은 대략 370㎚ 내지 460㎚에 위치할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 본 실시예에서 제3 발광 소자(LE3)는 제1 광을 발광하나, 후술하는 파장 변환층 및/또는 컬러 필터에 의해 제3 광으로 변환될 수 있다. 제3 광은 적색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚일 수 있다.
제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 및 제3 발광 소자(LE3)들은 제1 방향(DR1)에서 교대로 배열될 수 있다. 예를 들어, 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 및 제3 발광 소자(LE3)들은 제1 방향(DR1)에서 제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3)의 순서로 배치될 수 있다. 제1 발광 소자(LE1)들은 제2 방향(DR2)으로 배열될 수 있다. 제2 발광 소자(LE2)들은 제2 방향(DR2)으로 배열될 수 있다. 제3 발광 소자(LE3)들은 제2 방향(DR2)으로 배열될 수 있다.
비표시 영역(NDA)은 제1 공통 전압 공급 영역(CVA1), 제2 공통 전압 공급 영역(CVA2), 제1 패드부(PDA1), 및 제2 패드부(PDA2)를 포함할 수 있다.
제1 공통 전압 공급 영역(CVA1)은 제1 패드부(PDA1)와 표시 영역(DA) 사이에 배치될 수 있다. 제2 공통 전압 공급 영역(CVA2)은 제2 패드부(PDA2)와 표시 영역(DA) 사이에 배치될 수 있다. 제1 공통 전압 공급 영역(CVA1)과 제2 공통 전압 공급 영역(CVA2) 각각은 공통 전극(CE)에 연결되는 복수의 공통 전압 공급부(CVS)들을 포함할 수 있다. 공통 전압은 복수의 공통 전압 공급부(CVS)들을 통해 공통 전극(CE)에 공급될 수 있다.
제1 공통 전압 공급 영역(CVA1)의 복수의 공통 전압 공급부(CVS)들은 제1 패드부(PDA1)의 제1 패드(PD1)들 중 어느 하나에 전기적으로 연결될 수 있다. 즉, 제1 공통 전압 공급 영역(CVA1)의 복수의 공통 전압 공급부(CVS)들은 제1 패드부(PDA1)의 제1 패드들 중 어느 하나로부터 공통 전압을 공급받을 수 있다.
제2 공통 전압 공급 영역(CVA2)의 복수의 공통 전압 공급부(CVS)들은 제2 패드부(PDA2)의 제2 패드(PD2)들 중 어느 하나에 전기적으로 연결될 수 있다. 즉, 제2 공통 전압 공급 영역(CVA2)의 복수의 공통 전압 공급부(CVS)들은 제2 패드부(PDA2)의 제2 패드들 중 어느 하나로부터 공통 전압을 공급받을 수 있다.
도 1 및 도 2에서는 공통 전압 공급 영역(CVA1, CVA2)들이 표시 영역(DA)의 양측에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 공통 전압 공급 영역(CVA1, CVA2)들은 표시 영역(DA)을 둘러싸도록 배치될 수도 있다.
제1 패드부(PDA1)는 표시 패널(100)의 상측에 배치될 수 있다. 제1 패드부(PDA1)는 외부의 회로 보드와 연결되는 제1 패드(PD1)들을 포함할 수 있다.
제2 패드부(PDA2)는 표시 패널(100)의 하측에 배치될 수 있다. 제2 패드부(PDA2)는 외부의 회로 보드와 연결되기 위한 제2 패드(PD2)들을 포함할 수 있다. 제2 패드부(PDA2)는 생략될 수 있다.
도 4는 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 5는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다. 도 6은 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다. 도 7은 또 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다. 도 8은 도 2의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 9는 일 실시예에 따른 표시 패널의 발광 소자층의 일 예를 보여주는 평면도이다. 도 10은 일 실시예에 따른 표시 패널의 발광 소자층의 일 예를 보여주는 평면도이다 도 11은 일 실시예에 따른 표시 패널의 발광 소자의 일 예를 보여주는 단면도이다.
도 4 내지 도 11을 참조하면, 일 실시예에 따른 표시 패널(100)은 반도체 회로 기판(110), 발광 소자층(120) 및 파장 변환 부재(130)를 포함할 수 있다.
반도체 회로 기판(110)은 복수의 화소 회로부(PXC)들 및 화소 전극(111)들, 제1 패드(PD1)들, 및 공통 접촉 전극(113)을 포함할 수 있다.
반도체 회로 기판(110)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판으로, 제1 기판일 수 있다. 반도체 회로 기판(110)의 복수의 화소 회로부(PXC)들은 반도체 공정을 이용하여 형성될 수 있다.
복수의 화소 회로부(PXC)들은 표시 영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 각각은 그에 대응되는 화소 전극(111)에 연결될 수 있다. 즉, 복수의 화소 회로부(PXC)들과 복수의 화소 전극(111)들은 일대일로 대응되게 연결될 수 있다. 복수의 화소 회로부(PXC)들 각각은 제3 방향(DR3)에서 발광 소자(LE)와 중첩할 수 있다.
복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터를 포함할 수 있다. 또한, 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 커패시터를 더 포함할 수 있다. 복수의 화소 회로부(PXC)들은 예를 들어, CMOS 회로를 포함할 수 있다. 복수의 화소 회로부(PXC)들 각각은 화소 전극(111)에 화소 전압 또는 애노드 전압을 인가할 수 있다.
도 5를 참조하면, 일 실시예에 따른 복수의 화소 회로부(PXC)는 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 스토리지용 커패시터(CST)를 포함할 수 있다.
발광 소자(LE)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(LE)는 무기발광 다이오드(inorganic light emitting diode), 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.
발광 소자(LE)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DTR)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(LE)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 연결되고, 소스 전극은 발광 소자(LE)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.
제1 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SL)에 연결되고, 제1 전극은 구동 트랜지스터(DTR)의 게이트 전극에 연결되며, 제2 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 센싱 신호 라인(SSL)에 연결되고, 제1 전극은 초기화 전압 라인(VIL)에 연결되며, 제2 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 트랜지스터들(STR1, STR2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DTR)와 제1 및 제2 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 5에서는 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 중심으로 설명하였으나, 이에 한정되는 것은 아니다. 즉, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET이거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET일 수도 있다.
도 6을 참조하면, 다른 실시예에 따른 화소 회로부(PXC)의 발광 소자(LE)의 제1 전극은 제4 트랜지스터(STR4)의 제1 전극과 제6 트랜지스터(STR6)의 제2 전극에 접속되며, 제2 전극은 제2 전원 라인(ELVSL)에 접속될 수 있다. 발광 소자(LE)의 제1 전극과 제2 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
각 화소(PX)는 구동 트랜지스터(DTR), 스위치 소자들, 및 커패시터(CST)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6)을 포함한다.
구동 트랜지스터(DTR)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DTR)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
커패시터(CST)는 구동 트랜지스터(DTR)의 제2 전극과 제2 전원 라인(ELVSL) 사이에 형성된다. 커패시터(CST)의 일 전극은 구동 트랜지스터(DTR)의 제2 전극에 접속되고, 타 전극은 제2 전원 라인(ELVSL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 6에서는 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
나아가, 제1 전원 배선(ELVDL)의 제1 전원 전압, 제2 전원 라인(ELVSL)의 제2 전원 전압, 및 제3 전원 배선(VIL)의 제3 전원 전압은 구동 트랜지스터(DTR)의 특성, 발광 소자(LE)의 특성 등을 고려하여 설정될 수 있다.
도 7을 참조하면, 또 다른 실시예에 따른 화소 회로부(PXC)는 구동 트랜지스터(DTR), 제2 트랜지스터(STR2), 제4 트랜지스터(STR4), 제5 트랜지스터(STR5), 및 제6 트랜지스터(STR6)가 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(STR1)와 제3 트랜지스터(STR3)가 N 타입 MOSFET으로 형성되는 것에서 도 6의 실시예와 차이가 있다.
P 타입 MOSFET으로 형성되는 구동 트랜지스터(DTR), 제2 트랜지스터(STR2), 제4 트랜지스터(STR4), 제5 트랜지스터(STR5), 및 제6 트랜지스터(STR6) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(STR1)와 제3 트랜지스터(STR3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다.
도 7에서는 제2 트랜지스터(STR2)의 게이트 전극과 제4 트랜지스터(STR4)의 게이트 전극이 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극이 제어 스캔 배선(GCL)에 연결되는 것에서 도 4의 실시예와 차이점이 있다. 또한, 도 7에서는 제1 트랜지스터(STR1)와 제3 트랜지스터(STR3)가 N 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL)과 초기화 스캔 배선(GIL)에는 게이트 하이 전압의 스캔 신호가 인가될 수 있다. 이에 비해, 제2 트랜지스터(STR2), 제4 트랜지스터(STR4), 제5 트랜지스터(STR5), 및 제6 트랜지스터(STR6)가 P 타입 MOSFET으로 형성되므로, 기입 스캔 배선(GWL)과 발광 배선(EL)에는 게이트 로우 전압의 스캔 신호가 인가될 수 있다.
상술한 본 명세서의 실시예에 따른 화소의 등가회로도는 도 5 내지 도 7에 도시된 바에 한정되지 않음에 주의하여야 한다. 본 명세서의 실시예에 따른 화소의 등가회로도는 도 5 내지 도 7에 도시된 실시예 이외에 당업자가 채용 가능한 공지된 다른 회로 구조로 형성될 수 있다.
한편, 복수의 화소 전극(111)들은 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)와 일체로 형성될 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)로부터 화소 전압 또는 애노드 전압을 공급받을 수 있다. 화소 전극(111)들은 금(Au), 구리(Cu), 주석(Sn), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 화소 전극(111)은 금과 주석의 9:1 합금, 8:2 합금 또는 7:3 합금을 포함하거나, 구리, 은 및 주석의 합금(SAC305)을 포함할 수도 있다.
공통 접촉 전극(113)은 비표시 영역(NDA)의 제1 공통 전압 공급 영역(CVA1)에 배치될 수 있다. 공통 접촉 전극(113)은 표시 영역(DA)의 양측에 배치될 수 있다. 공통 접촉 전극(113)은 비표시 영역(NDA)에 형성된 회로부를 통해 제1 패드부(PDA1)의 제1 패드(PD1)들 중 어느 하나에 연결되어 공통 전압을 공급받을 수 있다. 공통 접촉 전극(113)은 화소 전극(111)들과 동일한 물질을 포함할 수 있다. 즉, 공통 접촉 전극(113)과 화소 전극(111)들은 동일한 공정으로 형성될 수 있다.
제1 패드(PD1)들 각각은 그에 대응되는 와이어(WR)와 같은 도전 연결 부재를 통해 회로 보드(CB)의 패드 전극(CPD)에 연결될 수 있다. 즉, 제1 패드(PD1)들, 와이어(WR)들, 및 회로 보드(CB)의 패드 전극(CPD)들은 서로 일대일로 연결될 수 있다.
회로 보드(CB)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
한편, 제2 패드부(PDA2)의 제2 패드들은 상술한 제1 패드(PD1)와 실질적으로 동일할 수 있으므로, 이에 대한 설명은 생략한다.
발광 소자층(120)은 발광 소자(LE)들, 제1 절연층(INS1), 연결 전극(125), 오믹 컨택층(126), 공통 연결 전극(127), 및 제1 반사층(RF1)을 포함할 수 있다.
발광 소자층(120)은 각 발광 소자(LE)들에 대응하는 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들을 포함할 수 있다. 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에는 발광 소자(LE)가 일대일로 대응하여 배치될 수 있다.
발광 소자(LE)는 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 화소 전극(111) 상에 배치될 수 있다. 발광 소자(LE)는 제3 방향(DR3)으로 길게 연장되는 수직 발광 다이오드 소자일 수 있다. 즉, 발광 소자(LE)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있다. 수평 방향의 길이는 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이를 가리킨다. 예를 들어, 발광 소자(LE)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다.
발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode) 소자일 수 있다. 발광 소자(LE)는 도 11과 같이 제3 방향(DR3)에서 연결 전극(125), 오믹 컨택층(126), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)을 포함할 수 있다. 연결 전극(125), 오믹 컨택층(126), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
도 11에 도시된 바와 같이, 발광 소자(LE)는 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(LE)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다.
연결 전극(125)은 화소 전극(112) 상에 배치될 수 있다. 연결 전극(125)은 화소 전극(111)과 접착하여 발광 소자(LE)에 발광 신호를 인가하는 역할을 할 수 있다. 발광 소자(LE)는 적어도 하나의 연결 전극(125)을 포함할 수 있다. 도 11에서는 발광 소자(LE)가 하나의 연결 전극(125)을 포함하는 것을 도시하고 있으나, 이에 한정되지 않는다. 경우에 따라서 발광 소자(LE)는 더 많은 수의 연결 전극(125)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(LE)에 대한 설명은 연결 전극(125)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
연결 전극(125)은 일 실시예에 따른 표시 패널(100)에서 발광 소자(LE)가 화소 전극과 전기적으로 연결될 때, 발광 소자(LE)와 접촉 전극 사이의 저항을 감소시킬 수 있다. 연결 전극(125)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 연결 전극(125)은 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 연결 전극(125)은 금과 주석의 9:1 합금, 8:2 합금 또는 7:3 합금을 포함하거나, 구리, 은 및 주석의 합금(SAC305)을 포함할 수도 있다.
오믹 컨택층(126)은 연결 전극(125) 상에 배치될 수 있다. 오믹 컨택층(126)은 연결 전극(125)과 제1 반도체층(SEM1) 사이에 배치될 수 있다. 오믹 컨택층(126)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 한정되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 오믹 컨택층(126)은 ITO를 포함할 수 있다. 다만 이에 제한되지 않으며, 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al) 및 은(Ag) 중에서 선택된 적어도 어느 하나를 포함할 수도 있으며, 이들의 합금 또는 이들의 다층 구조로 형성될 수도 있다.
제1 반도체층(SEM1)은 오믹 컨택층(126) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(SEM1)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제1 반도체층(SEM1)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체층(SEM1)의 두께는 30㎚ 내지 200㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다. 또한, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 활성층(MQW)은 제1 광, 즉 청색 파장 대역의 광 또는 제2 광, 즉 녹색 파장 대역의 광을 방출할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 우물층의 두께는 대략 1 내지 4㎚이고, 배리어층의 두께는 3㎚ 내지 10㎚일 수 있다.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(MQW)이 방출하는 광은 제1 광으로 제한되지 않고, 경우에 따라 제2 광(녹색 파장 대역의 광) 또는 제3 광(적색 파장 대역의 광)을 방출할 수도 있다. 예시적인 실시예에서 활성층(MQW)에 포함된 반도체 물질들 중 인듐을 포함하는 경우, 인듐의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐의 함량이 약 15%이면 청색 파장 대역의 광을 발광할 수 있고, 인듐의 함량이 약 25%이면 녹색 파장 대역의 광을 발광할 수 있으며, 인듐의 함량이 약 35% 이상이면 적색 파장 대역의 광을 발광할 수 있다.
활성층(MQW) 상에는 초격자층(SLT)이 배치될 수 있다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 n형 반도체일 수 있다. 제2 반도체층(SEM2)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(SEM2)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 2㎛ 내지 4㎛의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
도 7 및 8에 도시된 바와 같이, 제2 반도체층(SEM2)은 복수의 발광 소자(LE)들에 공통적으로 연결되어 배치되는 공통층일 수 있다. 제2 반도체층(SEM2)은 제3 방향(DR3)으로 적어도 일부가 각각의 발광 소자(LE)들에 배치되어 패턴된 형상으로 이루어지고, 나머지 일부가 제1 방향(DR1)으로 연속적으로 연장되어 복수의 발광 소자(LE)에 공통적으로 배치될 수 있다. 제2 반도체층(SEM2)은 공통 접촉 전극(113)을 통해 인가된 공통 전압을 복수의 발광 소자(LE)들에 공통적으로 인가될 수 있도록 한다.
후술하는 제3 반도체층(SEM3)이 제2 반도체층(SEM2)과 함께 공통층으로 배치되나 제3 반도체층(SEM3)은 도전성을 가지지 않으므로, 도전성을 가지는 제2 반도체층(SEM2)을 통해 신호가 인가될 수 있다. 제2 반도체층(SEM2)과 제3 반도체층(SEM3)은 표시 영역(DA)으로부터 비표시 영역(NDA)으로 연장되어 배치될 수 있다. 제2 반도체층(SEM2)은 발광 소자(LE)의 제1 반도체층(SEM1)과 중첩하는 영역의 두께(T1)가 제1 반도체층(SEM1)과 비중첩하는 영역의 두께(T2)보다 클 수 있다.
제3 반도체층(SEM3)은 제2 반도체층(SEM2) 상에 배치될 수 있다. 제3 반도체층(SEM3)은 언도프드(Undoped) 반도체일 수 있다. 제3 반도체층(SEM3)은 제2 반도체(SEM2)와 동일한 물질을 포함하되, n형 또는 p형 도펀트로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체층(SEM3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않는다.
제3 반도체층(SEM3)은 복수의 발광 소자(LE)들에 공통적으로 연결되는 공통층일 수 있다. 제3 반도체층(SEM3)은 제1 방향(DR1)으로 연속적으로 연장되어 복수의 발광 소자(LE)에 공통적으로 배치될 수 있다. 제3 반도체층(SEM3)은 복수의 발광 소자(LE)들의 베이스 층으로 작용할 수 있다. 후술하는 발광 소자층의 제조 공정에서 제3 반도체층(SEM3) 상에 발광 소자(LE)들의 구성층들이 제조됨으로써, 제3 반도체층(SEM3)은 베이스 층으로 작용하게 된다.
한편, 비표시 영역(NDA)의 제1 공통 전압 공급 영역(CVA1)에는 공통 연결 전극(127)이 배치될 수 있다. 공통 연결 전극(127)은 제2 반도체층(SEM2)의 일면에 배치될 수 있다. 공통 연결 전극(127)은 공통 접촉 전극(113)으로부터 발광 소자(LE)들의 공통 전압 신호가 전달되는 역할을 할 수 있다. 공통 연결 전극(127)은 연결 전극(125)들과 동일한 물질로 이루어질 수 있다. 공통 연결 전극(127)은 공통 접촉 전극(113)과 연결되기 위해, 제3 방향(DR3)으로의 두께가 두껍게 이루어질 수 있다.
상술한 발광 소자(LE)들은 연결 전극(125)을 통해 화소 전극(111)의 화소 전압 또는 애노드 전압을 공급받고, 제2 반도체층(SEM2)을 통해 공통 전압을 공급받을 수 있다. 발광 소자(LE)는 화소 전압과 공통 전압 간의 전압 차에 따라 소정의 휘도로 광을 발광할 수 있다.
제1 절연층(INS1)은 제2 반도체층(SEM2)의 측면과 상면, 발광 소자(LE)들 각각의 측면들, 및 오믹 컨택층(126)의 측면 상에 배치될 수 있다. 제1 절연층(INS1)은 제2 반도체층(SEM2), 발광 소자(LE)들, 및 오믹 컨택층(126)을 다른 층들로부터 절연시킬 수 있다.
도 8에 도시된 바와 같이, 제1 절연층(INS1)은 발광 소자(LE)들을 둘러싸도록 배치될 수 있다. 제1 절연층(INS1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN)등과 같은 무기 절연성 물질을 포함할 수 있다. 제1 절연층(INS1)의 두께는 대략 0.1㎛일 수 있으나, 이에 한정되지 않는다.
제1 반사층(RF1)은 발광 소자(LE)로부터 발광된 광 중에서 상부 방향이 아니라 상하좌우 측면 방향으로 진행하는 광을 반사하는 역할을 한다. 제1 반사층(RF1)은 표시 영역(DA)에 배치될 수 있다. 제1 반사층(RF1)은 표시 영역(DA)에서 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)과 중첩하여 배치될 수 있다.
제1 반사층(RF1)은 오믹 컨택층(126)들의 측면들, 및 발광 소자(LE)들 각각의 측면들 상에 배치될 수 있다. 제1 반사층(RF1)은 제1 절연층(INS1) 상에 직접 배치되며, 제1 절연층(INS1)의 측면에 배치될 수 있다. 제1 반사층(RF1)은 연결 전극(125) 및 발광 소자(LE)들로부터 이격되어 배치될 수 있다.
도 9에 도시된 바와 같이, 제1 반사층(RF1)은 표시 영역(DA)에서 발광 소자(LE)들을 둘러싸도록 배치될 수 있다. 발광 소자(LE)들은 각각 제1 절연층(INS1)에 의해 둘러싸이고, 제1 절연층(INS1)은 제1 반사층(RF1)에 의해 둘러싸일 수 있다. 제1 반사층(RF1)은 서로 이격하여 배치되며, 인접한 발광 소자(LE)의 제1 반사층(RF1)들과 이격하여 배치될 수 있다. 즉, 제1 반사층(RF1)은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격하여 배치될 수 있다. 도면에서는 제1 반사층(RF1) 및 제1 절연층(INS1)의 평면 형상이 사각의 폐루프(closed loof)형으로 도시되었지만, 이에 한정되지 않으며 발광 소자(LE)의 평면 형상에 따라 다양한 형상을 가질 수 있다.
제1 반사층(RF1)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 제1 반사층(RF1)의 두께는 대략 0.1㎛일 수 있으나 이에 한정되지 않는다.
한편, 일 실시예에 따른 표시 패널(100)은 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)를 포함할 수 있다. 제1 발광 소자(LE1)는 제1 광(예컨데, 청색 광)을 발광하고, 제2 발광 소자(LE2)는 제2 광(예컨데, 녹색 광)을 발광하고, 제3 발광 소자(LE3)는 제1 광을 발광할 수 있다. 즉, 제1 발광 소자(LE1)와 제3 발광 소자(LE3)는 동일한 제1 광을 발광할 수 있다.
각 발광 소자(LE1, LE2, LE3)의 활성층(MQW)이 InGaN로 이루어진 경우, 활성층(MQW)에서 제3 광인 적색 광을 발광할 때, 높은 전류 밀도(current density)에서 내부 양자 효율(IQE)이 저하될 수 있다. 따라서, 본 실시예에서는 제3 광을 발광하는 발광 소자를 형성하는 대신에 제1 광을 발광하는 발광 소자를 형성하고, 그 상부에 제1 광을 제3 광으로 변환하는 파장 변환 부재(130)를 구비하여, 제3 광의 효율을 증가시킬 수 있다.
일 실시예에 따르면, 발광 소자층(120) 상에 파장 변환 부재(130)가 배치될 수 있다. 파장 변환 부재(130)는 파장 변환층(QDL), 및 컬러 필터(CF)를 포함할 수 있다.
파장 변환 부재(130)는 발광 소자층(120)의 제2 반도체층(SEM2) 및 제3 반도체층(SEM3)에 형성된 제1 개구부(OP1)에 배치될 수 있다. 제1 개구부(OP1)는 제3 발광 영역(EA3)에 중첩 배치되어, 제3 발광 영역(EA3)에 대응할 수 있다. 또한, 제1 개구부(OP1)는 제3 발광 소자(LE3)와 중첩하고 제1 발광 소자(LE1) 및 제2 발광 소자(LE2)와 비중첩할 수 있다.
제1 개구부(OP1)는 제3 반도체층(SEM3)을 관통하고 제2 반도체층(SEM2)의 적어도 일부가 파여진 형상으로 이루어질 수 있다. 제1 개구부(OP1)는 후술하는 파장 변환층(QDL)과 컬러 필터(CF)가 형성되기 위한 공간을 제공하는 역할을 할 수 있다. 이를 위해 제1 개구부(OP1)는 소정 깊이로 이루어질 수 있으며, 예를 들어, 제1 개구부(OP1)는 1㎛ 내지 10㎛ 범위로 이루어질 수 있다. 다만 이에 제한되지 않는다. 예시적인 실시예에서 제1 개구부(OP1)의 깊이는 제3 반도체층(SEM3)의 두께 및 제2 반도체층(SEM2)의 두께의 합보다 작게 이루어질 수 있다.
도 10에 도시된 바와 같이, 제1 개구부(OP1)의 평면 형상은 원형으로 이루어질 수 있다. 다만 이에 제한되지 않으며 제1 개구부(OP1)의 평면 형상은 발광 소자(LE)의 평면 형상을 추종할 수 있다. 예를 들어, 제1 개구부(OP1)의 평면 형상은 삼각형, 사각형, 오각형 등의 다각형일 수도 있다.
파장 변환층(QDL)은 제1 개구부(OP1) 내에 배치될 수 있다. 파장 변환층(QDL)은 입사광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 파장 변환층(QDL)은 제3 발광 소자(LE3)로부터 발광된 청색의 제1 광을 적색의 제3 광으로 변환할 수 있다.
파장 변환층(QDL)은 제3 발광 소자(LE3) 및 컬러 필터(CF)에 중첩하도록 배치될 수 있다. 파장 변환층(QDL)은 제1 베이스 수지(BRS1), 제1 파장 변환 입자(WCP1) 및 제1 산란체(SCP1)를 포함할 수 있다.
제1 베이스 수지(BRS1)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 베이스 수지(BRS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
제1 파장 변환 입자(WCP1)는 제3 발광 소자(LE3)로부터 입사된 제1 광을 제3 광으로 변환할 수 있다. 예를 들어, 제1 파장 변환 입자(WCP1)는 청색 파장 대역의 광을 적색 파장 대역의 광으로 변환할 수 있다. 제1 파장 변환 입자(WCP1)는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다. 예를 들어 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
상기 양자점은 반도체 나노 결정 물질일 수 있다. 상기 양자점은 그 조성 및 크기에 따라 특정 밴드갭을 가져 빛을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 상기 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; InZnP, AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InAlP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
일 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또한, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 이에 제한되는 것은 아니다.
제1 산란체(SCP1)는 제1 베이스 수지(BRS1)와 상이한 굴절률을 가지고 제1 베이스 수지(BRS1)와 광학 계면을 형성할 수 있다. 예를 들어, 제1 산란체(SCP1)는 광 산란 입자일 수 있다. 제1 산란체(SCP1)는 투과 광의 적어도 일부를 산란시킬 수 있는 재료이면 특별히 제한되지 않으나, 예를 들어 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등을 예시할 수 있고, 상기 유기 입자의 재료로는 아크릴계 수지 또는 우레탄계 수지 등을 예시할 수 있다. 제1 산란체(SCP1)는 광의 파장을 실질적으로 변환시키지 않으면서 입사광의 입사 방향과 무관하게 랜덤한 방향으로 광을 산란시킬 수 있다.
파장 변환층(QDL)은 제3 방향(DR3)으로의 두께가 클수록 파장 변환층(QDL)에 포함된 제1 파장 변환 입자(WCP1)의 함량이 높아지므로, 파장 변환층(QDL)의 광 변환 효율이 증가할 수 있다. 그러므로, 파장 변환층(QDL)의 두께는 파장 변환층(QDL)의 광 변환 효율을 고려하여 설정되는 것이 바람직하다.
이를 위해, 파장 변환층(QDL)이 배치되는 제1 개구부(OP1)의 깊이는 1㎛ 내지 10㎛의 범위로 이루어질 수 있다. 여기서, 제1 개구부(OP1)의 바닥면은 제1 절연층(INS1)으로부터 제3 방향(DR3)으로 이격될 수 있다. 제1 개구부(OP1)의 바닥면으로부터 제1 절연층(INS1) 사이의 거리는 적어도 1㎛ 이상일 수 있다.
파장 변환층(QDL) 상에 컬러 필터(CF)가 배치될 수 있다. 컬러 필터(CF)는 제3 발광 영역(EA3)과 중첩하여 배치될 수 있다. 또한, 컬러 필터(CF)는 제1 개구부(OP1)와 중첩하여 배치될 수 있다. 컬러 필터(CF)는 제3 광을 투과시키고, 제1 광과 제2 광을 흡수 또는 차단할 수 있다. 예를 들어, 컬러 필터(CF)는 적색 파장 대역의 광을 투과시키고, 그 외의 청색, 녹색 등의 파장 대역의 광을 흡수 또는 차단할 수 있다.
컬러 필터(CF)의 하면은 제3 반도체층(SEM3)의 상면과 일치할 수 있다. 컬러 필터(CF)는 제1 개구부(OP1)에 채워진 파장 변환층(QDL) 상에 배치되며, 컬러 필터(CF)과 파장 변환층(QDL)의 계면은 제3 반도체층(SEM3)의 상면과 일치할 수 있다.
상술한 파장 변환 부재(130)에서는 제3 발광 소자(LE3)에서 발광된 제1 광이 파장 변환층(QDL)에서 제3 광으로 변환될 수 있다. 파장 변환층(QDL)에서 일부 변환되지 않은 제1 광과 변환된 제3 광이 혼재될 수 있다. 이 경우, 컬러 필터(CF)에서 제3 광만을 투과시킴으로써, 제3 발광 영역(EA3)에서 컬러 쉬프트(color shift)가 방지된 적색의 제3 광이 출사될 수 있다. 이에 따라, 표시 패널(100)에서 출사되는 광은 제1 발광 영역(EA1)에서 제1 광, 제2 발광 영역(EA2)에서 제2 광, 제3 발광 영역(EA3)에서 제3 광이 각각 출사되어, 이를 통해 풀컬러를 구현할 수 있다.
한편, 반도체 회로 기판(110)과 발광 소자층(120) 사이에 충진재(NCP)가 배치될 수 있다. 충진재(NCP)는 반도체 회로 기판(110)과 발광 소자층(120) 사이를 접합하는 역할을 할 수 있다. 충진재(NCP)는 반도체 회로 기판(110)과 발광 소자층(120) 사이에 채워지도록 배치될 수 있다. 충진재(NCP)는 절연성 물질을 포함할 수 있으며, 예를 들어 유기 절연성 물질일 수 있다.
상술한 바와 같이, 실시예들에 따른 표시 장치에 의하면, 제1 광을 발광하는 발광 소자 상에 개구부를 형성하고 제1 광을 제3 광으로 변환하는 파장 변환 부재를 형성함으로써, 낮은 전류 밀도에서 제3 광을 구현하여 내부 양자 효율을 개선할 수 있다.
이하, 다른 도면들을 참조하여 다른 실시예에 따른 표시 패널(100)을 설명한다.
도 12는 다른 실시예에 따른 표시 패널을 보여주는 단면도이다. 도 13은 다른 실시예에 따른 발광 소자층의 일 예를 보여주는 평면도이다.
도 12 및 도 13을 참조하면, 표시 패널(100)은 제3 반도체층(SEM3) 상에 차광 부재(BK)가 배치된다는 점에서 상술한 도 8 내지 도 11의 실시예와 차이점이 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
제3 반도체층(SEM3) 상에 차광 부재(BK)를 포함할 수 있다. 차광 부재(BK)는 제3 반도체층(SEM3)의 상면에 배치될 수 있다. 차광 부재(BK)는 표시 영역(DA)에 배치될 수 있으며 복수의 발광 영역(EA1, EA2, EA3)과 비중첩할 수 있다. 차광 부재(BK)는 컬러 필터(CF)와 비중첩할 수 있다. 차광 부재(BK)는 복수의 발광 영역(EA1, EA2, EA3) 이외에 광이 방출되지 않는 비발광 영역(NEA)에 배치될 수 있다. 또한, 차광 부재(BK)는 복수의 발광 소자(LE1, LE2, LE3)들 및 제1 반사층(RF1)과 비중첩할 수 있다.
차광 부재(BK)는 광의 투과를 차단할 수 있다. 차광 부재(BK)는 제1 내지 제3 발광 영역(EA1, EA2, EA3) 사이에 광이 침범하여 혼색되는 것을 방지함으로써, 색 재현율을 향상시킬 수 있다. 차광 부재(BK)는 평면 상 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 둘러싸는 형상으로 형성될 수 있다. 또한 차광 부재(BK)는 컬러 필터(CF)를 둘러싸도록 배치될 수 있다.
차광 부재(BK)는 유기 차광 물질과 발액 성분을 포함할 수 있다. 여기에서, 발액 성분은 불소 함유 단량체 또는 불소 함유 중합체로 이루어질 수 있고, 구체적으로 불소 함유 지방족 폴리카보네이트를 포함할 수 있다. 예를 들어, 차광 부재(BK)는 발액 성분을 포함한 블랙 유기 물질로 이루어질 수 있으나 이에 제한되지 않으며, 블랙 매트릭스(Black matrix, BM)일 수도 있다.
일 실시예에서는 복수의 발광 영역(EA1, EA2, EA3)들을 둘러싸는 차광 부재(BK)를 포함함으로써, 제1 내지 제3 발광 영역(EA1, EA2, EA3) 사이에 광이 침범하여 혼색되는 것을 방지하여 색 재현율을 향상시킬 수 있다.
도 14는 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 14를 참조하면, 표시 패널(100)의 파장 변환 부재(130)는 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)를 포함한다는 점에서 상술한 도 12 및 도 13의 실시예와 차이점이 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
파장 변환 부재(130)는 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)를 포함할 수 있다.
제1 컬러 필터(CF1)는 제1 발광 영역(EA1)과 중첩하여 배치될 수 있다. 또한, 제1 컬러 필터(CF1)는 제1 발광 소자(LE1)에서 발광된 제1 광을 투과시키고, 제2 광과 제3 광을 흡수 또는 차단할 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 청색 파장 대역의 광을 투과시키고, 그 외의 녹색, 적색 등의 파장 대역의 광을 흡수 또는 차단할 수 있다.
제2 컬러 필터(CF2)는 제2 발광 영역(EA2)과 중첩하여 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 광을 투과시키고, 제1 광과 제3 광을 흡수 또는 차단할 수 있다. 예를 들어, 제2 컬러 필터(CF2)는 녹색 파장 대역의 광을 투과시키고, 그 외의 청색, 적색 등의 파장 대역의 광을 흡수 또는 차단할 수 있다.
제3 컬러 필터(CF3)는 제3 발광 영역(EA3)과 중첩하여 배치될 수 있다. 제3 컬러 필터(CF3)는 제3 광을 투과시키고, 제1 광과 제2 광을 흡수 또는 차단할 수 있다. 예를 들어, 제3 컬러 필터(CF3)는 적색 파장 대역의 광을 투과시키고, 그 외의 청색, 녹색 등의 파장 대역의 광을 흡수 또는 차단할 수 있다.
본 실시예에서는 제3 컬러 필터(CF3)에 더하여, 제1 발광 소자(LE1)와 중첩하는 제1 컬러 필터(CF1) 및 제2 발광 소자(LE2)와 중첩하는 제2 컬러 필터(CF2)를 포함함으로써, 제1 발광 소자(LE1)에서 발광된 제1 광의 컬러 쉬프트 및 제2 발광 소자(LE2)에서 발광된 제2 광의 컬러 쉬프트를 방지할 수 있다.
도 15는 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다. 도 16은 또 다른 실시예에 따른 표시 패널을 보여주는 평면도이다.
도 15 및 도 16을 참조하면, 표시 패널(100)의 제1 개구부(OP1)의 폭(W1)이 제3 발광 소자(LE3)의 폭(W2)보다 크다는 점에서 상술한 도 8 내지 도 14의 실시예와 차이점이 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
제1 개구부(OP1)의 폭(W1)은 제3 발광 소자(LE3)의 폭(W2)보다 크게 이루어질 수 있다. 제1 개구부(OP1)와 제3 발광 소자(LE3) 사이의 이격된 공간에서는 제3 발광 소자(LE3)의 활성층(MQW)에서 발광된 광이 측면으로 새어나갈 수도 있다. 따라서, 본 실시예에서 제1 개구부(OP1)의 폭(W1)을 제3 발광 소자(LE3)의 폭(W2)보다 크게 형성함으로써, 측면으로 새어나가는 제1 광을 파장 변환층(QDL)에서 제3 광으로 변환하여 출사시킬 수 있다. 이에 따라, 광 취출 효율을 향상시킬 수 있다.
제1 개구부(OP1)의 폭(W1)이 커짐에 따라, 제3 발광 영역(EA3) 또한 평면 면적이 제3 발광 소자(LE3)의 평면 면적보다 크게 이루어질 수 있다. 제3 발광 영역(EA3)의 평면 면적이 커짐에 따라 제3 광의 방출 효율을 향상시킬 수 있다.
도 17은 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 17을 참조하면, 표시 패널(100)의 컬러 필터(CF)가 제1 개구부(OP1) 내에 배치된다는 점에서 상술한 도 8 내지 도 16의 실시예와 차이점이 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
제1 개구부(OP1)는 상술한 실시예들과 달리 깊은 깊이로 이루어질 수 있다. 이에 따라, 컬러 필터(CF)는 제1 개구부(OP1) 내에 배치될 수 있다.
구체적으로, 파장 변환층(QDL)과 컬러 필터(CF)는 제1 개구부(OP1) 내에 배치될 수 있다. 제3 발광 영역(EA3)에 배치된 제1 개구부(OP1)에는 컬러 필터(CF) 및 파장 변환층(QDL)이 배치될 수 있다. 컬러 필터(CF)는 제1 개구부(OP1)의 측변에 컨택할 수 있다. 컬러 필터(CF)의 상면은 제3 반도체층(SEM3)의 상면과 상호 정렬되어 일치될 수 있다. 컬러 필터(CF)의 하면은 제3 반도체층(SEM3)의 내부에 배치되며, 컬러 필터(CF)와 파장 변환층(QDL)의 계면 또한 제3 반도체층(SEM3)의 내부에 배치될 수 있다.
일 실시예에서는 제1 개구부(OP1)의 깊이를 깊게 형성하여 컬러 필터(CF)와 파장 변환층(QDL)을 제1 개구부(OP1) 내에 형성함으로써, 컬러 필터(CF)와 파장 변환층(QDL)의 얼라인을 용이하게 하고, 파장 변환층(QDL)의 두께를 증가시켜 광 변환 효율을 향상시킬 수 있다.
도 18은 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 18을 참조하면, 제1 개구부(OP1) 내에 제2 반사층(RF2)이 배치된다는 점에서 상술한 도 8 내지 도 17의 실시예와 차이점이 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
제2 반사층(RF2)은 제1 개구부(OP1) 내에 배치될 수 있다. 제2 반사층(RF2)은 제1 개구부(OP1)의 측면 즉, 제2 반도체층(SEM2)과 제3 반도체층(SEM3)의 측면에 각각 배치될 수 있다. 제2 반사층(RF2)은 제3 발광 소자(LE3)로부터 발광된 광 중에서 상부 방향이 아니라 좌우 측면 방향으로 진행하는 광을 반사하는 역할을 한다. 제2 반사층(RF2)은 표시 영역(DA)에 배치될 수 있으며, 제3 발광 영역(EA3)과 중첩하여 배치될 수 있다.
제2 반사층(RF2)은 표시 영역(DA)에서 파장 변환층(QDL)을 둘러싸도록 배치될 수 있다. 제2 반사층(RF2)의 평면 형상은 원형으로 이루어질 수 있으며, 제1 개구부(OP1)의 평면 형상을 추종할 수 있다.
제2 반사층(RF2)은 상술한 제1 반사층(RF1)과 동일한 물질을 포함할 수 있으며, 예를 들어, 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 이에 제한되지 않으며 제2 반사층(RF2)은 DBR층으로 형성될 수도 있다. 제2 반사층(RF2)의 두께는 대략 0.1㎛일 수 있으나 이에 한정되지 않는다.
컬러 필터(CF)는 파장 변환층(QDL) 및 제2 반사층(RF2) 상에 배치될 수 있다. 다만, 이에 제한되지 않으며, 컬러 필터(CF)는 파장 변환층(QDL)과 중첩하고 제2 반사층(RF2)과 비중첩할 수도 있다.
본 실시예에서는 제1 개구부(OP1)의 측면에 제2 반사층(RF2)을 배치함으로써, 파장 변환층(QDL)에서 변환된 제3 광이 측면으로 새어나가는 것을 방지하여 광 취출 효율을 향상시킬 수 있다.
도 19는 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 19를 참조하면, 제1 개구부(OP1) 내에 컬러 필터(CF)가 배치된다는 점에서 상술한 도 18의 실시예와 차이점이 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
측면에 제2 반사층(RF2)이 형성된 제1 개구부(OP1) 내에 컬러 필터(CF)가 배치될 수 있다. 컬러 필터(CF)의 측면은 제2 반사층(RF2)의 측면에 컨택할 수 있다. 컬러 필터(CF)의 상면은 제3 반도체층(SEM3)의 상면과 상호 정렬되어 일치될 수 있다.
본 실시예에서는, 컬러 필터(CF)를 제1 개구부(OP1) 내에 배치함으로써, 제2 반사층(RF2)에서 반사된 제3 광의 취출 효율을 향상시킬 수 있다.
도 20은 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 20을 참조하면, 제3 발광 소자(LE3)가 제3 광을 발광하고 제1 개구부(OP1)가 생략되며 제3 반도체층(SEM3) 상에 컬러 필터(CF)가 배치된다는 점에서 상술한 도 8 내지 도 19의 실시예와 차이점이 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
본 실시예에서 제3 발광 영역(EA3)에 대응하는 제3 발광 소자(LE3)는 제3 광을 발광할 수 있다. 제3 광은 적색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제3 발광 소자(LE3)가 제3 광을 발광함에 따라 광의 파장을 변환하는 파장 변환층이 생략될 수 있다. 따라서, 상술한 실시예들과 달리 제2 반도체층(SEM2) 및 제3 반도체층(SEM3)에 제1 개구부(OP1)가 구비되지 않고 생략될 수 있다.
제3 발광 영역(EA3)에 대응하는 제3 반도체층(SEM3) 상에 컬러 필터(CF)가 배치될 수 있다. 컬러 필터(CF)는 제3 광을 투과시키고 제1 광 및 제2 광을 차단 또는 흡수하는 적색 컬러 필터일 수 있다. 컬러 필터(CF)는 제3 발광 소자(LE3)와 중첩하여 배치될 수 있다.
본 실시예에서, 제3 발광 소자(LE3)가 적색의 제3 광을 발광하고 제3 광을 투과시키는 컬러 필터(CF)를 포함함으로써, 제3 광의 컬러 쉬프트를 개선할 수 있다.
도 21은 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 21을 참조하면, 제2 반도체층(SEM2) 및 제3 반도체층(SEM3)에 제1 개구부(OP1)가 배치되고, 컬러 필터(CF)가 제1 개구부(OP1)에 배치된다는 점에서 상술한 도 20의 실시예와 차이점이 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
제3 발광 소자(LE3)는 제3 광을 발광할 수 있다. 제3 발광 소자(LE3)와 중첩하는 제2 반도체층(SEM2) 및 제3 반도체층(SEM3)에 제1 개구부(OP1)가 배치될 수 있다. 제1 개구부(OP1)의 설명은 상술하였으므로 생략하기로 한다.
컬러 필터(CF)는 제1 개구부(OP1) 내에 배치될 수 있다. 컬러 필터(CF)는 제1 개구부(OP1)의 측면 즉, 제2 반도체층(SEM2)의 측면과 제3 반도체층(SEM3)의 측면에 컨택할 수 있다. 컬러 필터(CF)의 상면은 제3 반도체층(SEM3)의 상면과 상호 정렬되어 일치될 수 있다.
제1 개구부(OP1) 내에 배치된 컬러 필터(CF)의 두께는 제1 개구부(OP1)의 깊이와 동일할 수 있다. 컬러 필터(CF)의 두께가 두꺼워짐에 따라 제1 광 및 제2 광의 차단 또는 흡수 능력이 향상되어 제3 광의 컬러 쉬프트를 더욱 개선할 수 있다.
도 22는 또 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 22를 참조하면, 표시 패널(100)은 제3 반도체층(SEM3) 상에 배치된 투명 기판(200)을 더 포함하고 제1 개구부(OP1)가 투명 기판(200), 제3 반도체층(SEM3) 및 제2 반도체층(SEM2)에 배치된다는 점에서 상술한 도 8 내지 도 21의 실시예와 차이점이 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
제3 반도체층(SEM3) 상에 투명 기판(200)이 배치될 수 있다. 투명 기판(200)은 제1 기판인 반도체 회로 기판(110)과 대향하는 제2 기판일 수 있다. 투명 기판(200)은 발광 소자층(120)의 최상부에 배치될 수 있다. 투명 기판(200)은 사파이어 기판(Al2O3), 유리 등과 같은 투명성 기판을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 일 실시예에서 투명 기판(200)은 사파이어 기판(Al2O3)일 수 있다. 투명 기판(200)의 두께는 특별히 한정되지 않으나, 일 예로 상부 기판(210)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
제1 개구부(OP1)는 투명 기판(200), 제3 반도체층(SEM3) 및 제2 반도체층(SEM2)에 배치될 수 있다. 구체적으로, 제1 개구부(OP1)는 투명 기판(200)과 제3 반도체층(SEM3)을 관통하고 제2 반도체층(SEM2)의 적어도 일부에 파여진 형상으로 배치될 수 있다.
제1 개구부(OP1) 내에 파장 변환층(QDL)이 배치될 수 있다. 파장 변환층(QDL)은 투명 기판(200)의 측면, 제3 반도체층(SEM3)의 측면 및 제2 반도체층(SEM2)의 측면에 각각 컨택할 수 있다. 파장 변환층(QDL)의 상면은 투명 기판(200)의 상면과 상호 정렬되어 일치될 수 있다.
컬러 필터(CF)는 제1 개구부(OP1)에 배치된 파장 변환층(QDL) 상에 배치될 수 있다. 컬러 필터(CF)의 하면은 투명 기판(200)의 상면과 상호 정렬되어 일치될 수 있다.
상술한 투명 기판(200)은 두께가 상술한 것처럼 매우 두껍게 이루어짐으로써, 제1 개구부(OP1)의 깊이 또한 깊게 이루어질 수 있다. 이에 따라, 제1 개구부(OP1) 내에 배치된 파장 변환층(QDL)의 두께가 두꺼워져 제3 발광 소자(LE3)에서 발광되는 제1 광을 제3 광으로 변환하는 광 변환 효율을 향상시킬 수 있다.
도 23a 내지 도 23e는 도 1의 A 영역의 다른 예를 상세히 보여주는 레이아웃 도이다. 도 24는 도 23a의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 23a 및 도 24를 참조하면, 제2 발광 소자(LE2)와 동일한 제2 광을 방출하는 제4 발광 소자(LE4)를 더 포함하고 각 발광 영역(EA1, EA2, EA3, EA4)이 펜타일TM 구조로 배치된다는 점에서 상술한 도 2 및 도 3의 실시예와 차이가 있다. 도 23과 도 24에서는 도 2와 도 3의 실시예와 중복된 설명은 생략한다.
도 23a와 도 24를 참조하면, 복수의 화소(PX)들 각각은 제1 광을 발광하는 제1 발광 소자(LE1), 제2 광을 발광하는 제2 발광 소자(LE2), 제1 광을 발광하는 제3 발광 소자(LE3), 제2 광을 발광하는 제4 발광 소자(LE4)를 포함할 수 있다.
표시 영역(DA)에서 제1 발광 소자(LE1)들과 제3 발광 소자(LE3)들은 제1 방향(DR1)에서 교번하여 배치될 수 있다. 제2 발광 소자(LE2)들과 제4 발광 소자(LE4)들은 제1 방향(DR1)에서 교번하여 배치될 수 있다. 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들은 제1 대각 방향(DD1)과 제2 대각 방향(DD2)에서 교번하여 배치될 수 있다. 제1 대각 방향(DD1)은 제1 방향(DR1)과 제2 방향(DR2)의 대각 방향이고, 제2 대각 방향(DD2)은 제1 대각 방향(DD1)과 직교하는 방향일 수 있다.
복수의 화소(PX)들 각각에서 제1 발광 소자(LE1)와 제3 발광 소자(LE3)는 제1 방향(DR1)으로 배치되고, 제2 발광 소자(LE2)와 제4 발광 소자(LE4)는 제1 방향(DR1)으로 배치될 수 있다. 복수의 화소(PX)들 각각에서 제1 발광 소자(LE1)와 제2 발광 소자(LE2)는 제1 대각 방향(DD1)으로 배치되고, 제2 발광 소자(LE2)와 제3 발광 소자(LE3)는 제2 대각 방향(DD2)으로 배치되며, 제3 발광 소자(LE3)와 제4 발광 소자(LE4)는 제1 대각 방향(DD1)으로 배치될 수 있다.
제4 발광 소자(LE4)는 제2 발광 소자(LE2)와 실질적으로 동일할 수 있다. 즉, 제4 발광 소자(LE4)는 제2 광을 발광할 수 있으며, 제2 발광 소자(LE2)와 동일한 구조를 가질 수 있다.
제1 발광 소자(LE1)는 제1 발광 영역(EA1)에 배치되고, 제2 발광 소자(LE2)는 제2 발광 영역(EA2)에 배치되며, 제3 발광 소자(LE3)는 제3 발광 영역(EA3)에 배치되고, 제4 발광 소자(LE4)는 제4 발광 영역(EA4)에 배치될 수 있다.
제1 발광 영역(EA1)의 면적, 제2 발광 영역(EA2)의 면적, 제3 발광 영역(EA3)의 면적, 및 제4 발광 영역(EA4)의 면적은 실질적으로 동일할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 발광 영역(EA1)의 면적, 제2 발광 영역(EA2)의 면적, 제3 발광 영역(EA3)의 면적은 상이하고, 제2 발광 영역(EA2)의 면적은 제4 발광 영역(EA4)의 면적과 동일할 수 있다.
또한, 서로 이웃하는 제1 발광 영역(EA1)와 제2 발광 영역(EA2) 사이의 거리, 서로 이웃하는 제2 발광 영역(EA2)와 제3 발광 영역(EA3) 사이의 거리, 서로 이웃하는 제1 발광 영역(EA1)와 제4 발광 영역(EA4) 사이의 거리, 및 서로 이웃하는 제3 발광 영역(EA3)와 제4 발광 영역(EA4) 사이의 거리가 실질적으로 동일할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 서로 이웃하는 제1 발광 영역(EA1)와 제2 발광 영역(EA2) 사이의 거리와 서로 이웃하는 제2 발광 영역(EA2)와 제3 발광 영역(EA3) 사이의 거리는 상이하고, 서로 이웃하는 제1 발광 영역(EA1)와 제4 발광 영역(EA4) 사이의 거리와 서로 이웃하는 제3 발광 영역(EA3)와 제4 발광 영역(EA4) 사이의 거리는 상이할 수 있다. 이 경우, 서로 이웃하는 제1 발광 영역(EA1)와 제2 발광 영역(EA2) 사이의 거리와 서로 이웃하는 제1 발광 영역(EA1)와 제4 발광 영역(EA4) 사이의 거리는 실질적으로 동일하고, 서로 이웃하는 제2 발광 영역(EA2)와 제3 발광 영역(EA3) 사이의 거리와 서로 이웃하는 제3 발광 영역(EA3)와 제4 발광 영역(EA4) 사이의 거리는 실질적으로 동일할 수 있다.
도 23b를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 복수의 화소(PX)들 각각이 4개의 발광 소자(LE1, LE2, LE3, LE4)들을 포함하고, 복수의 발광 소자(LE1, LE2, LE3, LE4)들이 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 배열되되, 가장 인접하여 이격된 소자는 제1 방향(DR1) 및 제2 방향(DR2) 사이의 대각선 방향(DD1, DD2)으로 이격될 수 있다.
일 실시예에서, 제1 발광 소자(LE1), 제2 발광 소자(LE2), 제3 발광 소자(LE3), 및 제4 발광 소자(LE4)는 서로 동일한 직경을 가질 수 있다. 예를 들어, 제1 발광 소자(LE1)의 제1 직경(WE1), 제2 발광 소자(LE2)의 제2 직경(WE2), 제3 발광 소자(LE3)의 제3 직경(WE3), 및 제4 발광 소자(LE4)의 제4 직경(WE4)은 각각 서로 동일할 수 있다. 도 3의 실시예의 경우에도, 제1 내지 제3 발광 소자(LE1, LE2, LE3)의 직경이 서로 동일할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(LE1, LE2, LE3, LE4)들의 직경은 서로 다를 수도 있다.
서로 인접한 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 사이의 간격(DA1, DA3)은 서로 인접한 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 사이의 간격(DA2, DA4)과 동일할 수 있다. 예를 들어, 제1 방향(DR1)으로 인접한 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 사이의 제1 간격(DA1)은 제1 방향(DR1)으로 인접한 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 사이의 제2 간격(DA2)과 동일할 수 있다. 제2 방향(DR2)으로 인접한 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 사이의 제3 간격(DA3)은 제2 방향(DR2)으로 인접한 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 사이의 제4 간격(DA4)과 동일할 수 있다. 또한, 제1 대각 방향(DD1)으로 인접한 제1 발광 소자(LE1)와 제2 발광 소자(LE2) 사이의 제1 대각 간격(DG1)은 제1 대각 방향(DD1)으로 인접한 제3 발광 소자(LE3)와 제4 발광 소자(LE4) 사이의 제2 대각 간격(DG2)과 서로 동일할 수 있다. 제2 대각 방향(DD2)으로 인접한 제2 발광 소자(LE2)와 제3 발광 소자(LE3) 사이의 제3 대각 간격(DG3)은 제2 대각 방향(DD2)으로 인접한 제1 발광 소자(LE1)와 제4 발광 소자(LE4) 사이의 제4 대각 간격(DG4)과 서로 동일할 수 있다. 다만, 이에 제한되지 않는다. 서로 인접한 발광 소자(LE)들 사이의 간격은 발광 소자(LE)들의 배치, 및 직경 등에 따라 서로 달라질 수도 있다.
도 23b에서는 제1 내지 제4 발광 소자(LE1, LE2, LE3, LE4)들 사이의 간격(DA1~DA4, DG1~DG4)이 각 발광 소자(LE1, LE2, LE3, LE4)들의 외곽부를 기준으로 도시된 것이 예시되어 있다. 다만, 이에 제한되지 않는다. 발광 소자(LE1, LE2, LE3, LE4)들 사이의 간격(DA1~DA4, DG1~DG4)은 발광 소자(LE1, LE2, LE3, LE4)들의 중심을 기준으로 도시될 수도 있다.
도 23c를 참조하면, 서로 인접한 제2 발광 소자(LE2)의 중심과 제4 발광 소자(LE4)의 중심 사이의 간격(DA1, DA3)은 서로 인접한 제1 발광 소자(LE1)의 중심과 제3 발광 소자(LE3)의 중심 사이의 간격(DA2, DA4)과 동일할 수 있다. 예를 들어, 제1 방향(DR1)으로 인접한 제2 발광 소자(LE2)의 중심과 제4 발광 소자(LE4)의 중심 사이의 제1 간격(DA1)은 제1 방향(DR1)으로 인접한 제1 발광 소자(LE1)의 중심과 제3 발광 소자(LE3)의 중심 사이의 제2 간격(DA2)과 동일할 수 있다. 제2 방향(DR2)으로 인접한 제2 발광 소자(LE2)의 중심과 제4 발광 소자(LE4)의 중심 사이의 제3 간격(DA3)은 제2 방향(DR2)으로 인접한 제1 발광 소자(LE1)의 중심과 제3 발광 소자(LE3)의 중심 사이의 제4 간격(DA4)과 동일할 수 있다. 또한, 제1 대각 방향(DD1)으로 인접한 제1 발광 소자(LE1)의 중심과 제2 발광 소자(LE2)의 중심 사이의 제1 대각 간격(DG1)은 제1 대각 방향(DD1)으로 인접한 제3 발광 소자(LE3)의 중심과 제4 발광 소자(LE4)의 중심 사이의 제2 대각 간격(DG2)과 서로 동일할 수 있다. 제2 대각 방향(DD2)으로 인접한 제2 발광 소자(LE2)의 중심과 제3 발광 소자(LE3)의 중심 사이의 제3 대각 간격(DG3)은 제2 대각 방향(DD2)으로 인접한 제1 발광 소자(LE1)의 중심과 제4 발광 소자(LE4)의 중심 사이의 제4 대각 간격(DG4)과 서로 동일할 수 있다.
본 실시예에서는 발광 소자(LE1, LE2, LE3, LE4)들의 중심 사이의 간격(DA1~DA4, DG1~DG4)들이 서로 동일한 경우를 예시하였으나, 이에 제한되지 않는다. 발광 소자(LE1, LE2, LE3, LE4)들의 중심 사이의 간격들도 도 23b의 실시예를 참조하여 상술한 바와 유사하게 변형될 수 있다.
또한, 도 23d 및 23e를 참조하면, 일 실시예에 따른 표시 장치는 각 발광 소자(LE1, LE2, LE3, LE4)들의 크기가 서로 다를 수 있다. 도 23d의 실시예는, 제1 발광 소자(LE1)의 제1 직경(WE1)이 제2 발광 소자(LE2), 제3 발광 소자(LE3) 및 제4 발광 소자(LE4)의 직경(WE2, WE3, WE4)보다 각각 더 크고, 제3 발광 소자(LE3)의 제3 직경(WE3)이 제2 발광 소자(LE2) 및 제4 발광 소자(LE4)의 직경(WE2, WE4)보다 클 수 있다. 제2 발광 소자(LE2)의 제2 직경(WE2)은 제4 발광 소자(LE4)의 제4 직경(WE4)과 동일할 수 있다. 도 23e의 실시예는 제1 발광 소자(LE1)의 제1 직경(WE1)이 제3 발광 소자(LE3)의 제3 직경(WE3)과 동일한 점에서 도 23D의 실시예와 차이가 있다.
일 실시예에서, 서로 인접한 발광 소자(LE)들 사이의 간격은 부분적으로 서로 다를 수 있다. 예를 들어, 제1 방향(DR1)으로 인접한 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 사이의 제1 간격(DA1)은 제1 방향(DR1)으로 인접한 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 사이의 제2 간격(DA2)보다 클 수 있다. 제2 방향(DR2)으로 인접한 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 사이의 제3 간격(DA3)은 제2 방향(DR2)으로 인접한 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 사이의 제4 간격(DA4)보다 클 수 있다. 또한, 제1 대각 방향(DD1)으로 인접한 제1 발광 소자(LE1)와 제2 발광 소자(LE2) 사이의 제1 대각 간격(DG1)은 제1 대각 방향(DD1)으로 인접한 제3 발광 소자(LE3)와 제4 발광 소자(LE4) 사이의 제2 대각 간격(DG2)과 다를 수 있다. 제2 대각 방향(DD2)으로 인접한 제2 발광 소자(LE2)와 제3 발광 소자(LE3) 사이의 제3 대각 간격(DG3)은 제2 대각 방향(DD2)으로 인접한 제1 발광 소자(LE1)와 제4 발광 소자(LE4) 사이의 제4 대각 간격(DG4)과 다를 수 있다.
제1 발광 소자(LE1)의 제1 직경(WE1)이 제3 발광 소자(LE3)의 제3 직경(WE3)보다 큰 실시예에서, 제1 대각 간격(DG1)은 제2 대각 간격(DG2)보다 작고, 제3 대각 간격(DG3)은 제4 대각 간격(DG4)보다 클 수 있다. 다만, 이에 제한되지 않는다. 서로 인접한 발광 소자(LE)들 사이의 간격은 발광 소자(LE)들의 배치, 및 직경 등에 따라 서로 달라질 수도 있다. 예를 들어, 제1 발광 소자(LE1)의 제1 직경(WE1)이 제3 발광 소자(LE3)의 제3 직경(WE3)과 동일한 실시예에서, 제1 대각 간격(DG1)은 제2 대각 간격(DG2)과 같고, 제3 대각 간격(DG3)은 제4 대각 간격(DG4)과 같을 수 있다.
또한, 도 23d 및 23e에서는 발광 소자(LE1, LE2, LE3, LE4)들 사이의 간격(DA1~DA4, DG1~DG4)으로서, 발광 소자(LE1, LE2, LE3, LE4)들의 외곽부를 기준으로 도시된 간격들을 예시하여 설명하였으나, 이에 제한되지 않는다. 도 23c의 실시예와 유사하게, 도 23d 및 도 23e에서 설명한 발광 소자(LE1, LE2, LE3, LE4)들 사이의 간격은 발광 소자(LE1, LE2, LE3, LE4)들의 중심을 기준으로 이들 사이의 간격을 비교하더라도, 동일하게 적용될 수 있다. 다만, 각 발광 소자(LE1, LE2, LE3, LE4)들의 직경이 서로 다른 실시예에서, 발광 소자(LE1, LE2, LE3, LE4)들의 외곽부를 기준으로 한 간격과 발광 소자(LE1, LE2, LE3, LE4)들의 중심을 기준으로 한 간격들의 대소 관계는 서로 다를 수도 있다.
또한, 제1 발광 영역(EA1)이 제1 광을 방출하고, 제2 발광 영역(EA2)과 제4 발광 영역(EA4)이 제2 광을 방출하며, 제3 발광 영역(EA3)이 제3 광을 방출할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 발광 영역(EA1)이 제1 광을 발광하고, 제2 발광 영역(EA2)과 제4 발광 영역(EA4)이 제3 광을 발광하며, 제3 발광 영역(EA3)이 제2 광을 발광할 수 있다. 또는, 제1 발광 영역(EA1)이 제2 광을 발광하고, 제2 발광 영역(EA2)과 제4 발광 영역(EA4)이 제1 광을 발광하며, 제3 발광 영역(EA3)이 제3 광을 발광할 수 있다.
또한, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)이 원형의 평면 형태를 가질 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)은 삼각형, 사각형, 오각형, 육각형, 및 팔각형과 같은 다각형, 타원형, 또는 비정형의 형태를 가질 수 있다.
본 실시예에서는, 상술한 바와 같이 제3 발광 영역(EA3)에 대응하는 제3 발광 소자(LE3)가 제1 광을 발광하고, 제3 발광 영역(EA3)과 중첩하는 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1) 내에 파장 변환층(QDL)이 배치되고, 파장 변환층(QDL) 상에 컬러 필터(CF)가 배치될 수 있다.
제3 발광 소자(LE3)에서 방출되는 제1 광은 파장 변환층(QDL)에서 제3 광으로 변환되고 컬러 필터(CF)에서 제3 광이 투과됨으로써, 제3 발광 영역(EA3)에서 제3 광이 방출될 수 있다.
상술한 바와 같이, 실시예들에 따른 표시 장치에 의하면, 제1 광을 발광하는 발광 소자 상에 개구부를 형성하고 제1 광을 제3 광으로 변환하는 파장 변환 부재를 형성함으로써, 낮은 전류 밀도에서 제3 광을 구현하여 내부 양자 효율을 개선할 수 있다.
또한, 실시예들에 따른 표시 장치에 의하면, 개구부의 깊이를 깊게 형성하여 컬러 필터와 파장 변환층을 개구부 내에 형성함으로써, 컬러 필터와 파장 변환층의 얼라인을 용이하게 하고 파장 변환층의 두께를 증가시켜 광 변환 효율을 향상시킬 수 있다.
또한, 실시예들에 따른 표시 장치에 의하면, 발광 영역들을 둘러싸는 차광 부재를 포함함으로써, 발광 영역들 사이에 광이 침범하여 혼색되는 것을 방지하여 색 재현율을 향상시킬 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 25는 일 실시예에 따른 표시 패널의 제조 방법을 보여주는 흐름도이다. 도 26 내지 도 40은 일 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 26 내지 도 40에서는 표시 장치(10)의 표시 패널(100)의 각 층들의 형성 순서에 따른 구조를 각각 단면도로 도시하고 있다. 도 26 내지 도 40에서는 발광 소자층(120)과 파장 변환 부재(130)의 제조 공정을 중점적으로 도시하고 있으며, 이들은 각각 도 8의 단면도에 대응될 수 있다. 하기에서는 도 25와 결부하여 도 26 내지 도 40에 도시된 표시 패널의 제조 방법을 설명하기로 한다.
도 25 및 도 26을 참조하면, 대상 기판(TSUB) 상에 제3 반도체층(SEM3) 및 제2 반도체층(SEM2)을 형성한다. (도 25의 S100)
먼저, 대상 기판(TSUB)을 준비한다. 대상 기판(TSUB)은 사파이어 기판(Al2O3)일 수 있다. 다만 이에 한정되는 것은 아니며 일 실시예에서는 대상 기판(TSUB)이 사파이어 기판인 경우를 예시하여 설명한다.
대상 기판(TSUB) 상에 제3 반도체층(SEM3) 및 제2 반도체층(SEM2)을 형성한다. 에피택셜법에 의해 성장되는 제3 반도체층(SEM3) 및 제2 반도체층(SEM2)은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 제3 반도체층(SEM3) 및 제2 반도체층(SEM2)을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 한정되지 않는다.
제3 반도체층(SEM3) 및 제2 반도체층(SEM2)을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 한정되지 않는다.
구체적으로, 대상 기판(TSUB) 상에 제3 반도체층(SEM3)을 형성한다. 도면에서는 제3 반도체층(SEM3)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 제3 반도체층(SEM3)은 제2 반도체층(SEM2)과 대상 기판(TSUB)의 격자 상수 차이를 줄이기 위해 배치될 수 있다. 일 예로, 제3 반도체층(SEM3)은 언도프드(Undoped) 반도체를 포함할 수 있으며, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체층(SEM3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않는다.
상술한 방법을 이용하여 제3 반도체층(SEM3) 상에 제2 반도체층(SEM2)을 형성한다.
이어, 제2 반도체층(SEM2) 상에 복수의 제1 홀(HO1)을 포함하는 제1 절연 부재(IP1)를 형성한다. (도 25의 S200)
구체적으로, 제2 반도체층(SEM2) 상에 절연 물질층을 형성하고, 이를 포토리소그래피 방식으로 패터닝하여 복수의 제1 홀(HO1)을 형성한다. 절연 물질층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 무기 절연 물질을 이용할 수 있다.
다음, 도 27을 참조하면, 복수의 제1 홀(HO1) 내에 제2 반도체층(SEM2), 활성층(MQW) 및 제1 반도체층(SEM1)을 형성하여, 제1 발광 소자(LE1) 및 제3 발광 소자(LE3)를 형성한다. (도 25의 S300)
구체적으로, 대상 기판(TSUB) 상에 상술한 에피택셜법에 의해 제2 반도체층(SEM2)을 추가로 더 형성한다. 제1 홀(HO1)에 의해 노출된 제2 반도체층(SEM2) 상에서 제2 반도체층(SEM2)이 시드로 작용하여 복수의 제1 홀(HO1) 내에 제2 반도체층(SEM2)이 더 성장하게 된다.
이어, 상술한 에피택셜법을 이용하여 제2 반도체층(SEM2) 상에 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)을 순차적으로 형성한다. 일 실시예에서 제1 반도체층(SEM1)은 제1 절연 부재(IP1) 상면 위로 돌출되도록 형성될 수 있다. 다만 이에 제한되는 것은 아니다.
이로써, 복수의 제1 홀(HO1)에 제1 발광 소자(LE1)와 제3 발광 소자(LE3)가 형성될 수 있다. 제1 발광 소자(LE1)와 제3 발광 소자(LE3)의 제2 반도체층(SEM2)과 제3 반도체층(SEM3)은 공통층으로 형성된다. 제1 발광 소자(LE1)와 제3 발광 소자(LE3)는 동일한 물질로 형성된 활성층(MQW)을 포함하여 동일한 색의 광을 발광할 수 있다. 예를 들어, 제1 발광 소자(LE1)와 제3 발광 소자(LE3)는 청색의 제1 광을 발광할 수 있다.
다음, 도 28을 참조하면, 제1 절연 부재(IP1), 제1 발광 소자(LE1) 및 제3 발광 소자(LE3)를 덮는 제2 절연 부재(IP2)를 형성하고, 제2 절연 부재(IP2)에 제2 홀(HO2)을 형성한다. (도 25의 S400)
구체적으로, 제1 절연 부재(IP1), 제1 발광 소자(LE1) 및 제3 발광 소자(LE3)가 형성된 대상 기판(TSUB) 상에 절연 물질층을 적층하여 제2 절연 부재(IP2)를 형성한다. 그리고 제2 절연 부재(IP2)를 포토리소그래피 방식으로 패터닝하여 제2 홀(HO2)을 형성한다. 제2 절연 부재(IP2)는 상술한 제1 절연 부재(IP1)와 동일한 물질로 형성할 수 있다. 제2 홀(HO2)는 복수의 제1 홀(HO1) 사이에 형성될 수 있다.
다음, 도 29를 참조하면, 제2 홀(HO2) 내에 제2 반도체층(SEM2), 활성층(MQW) 및 제1 반도체층(SEM1)을 형성하여 제2 발광 소자(LE2)를 형성한다. (도 25의 S400)
구체적으로, 대상 기판(TSUB) 상에 상술한 에피택셜법에 의해 제2 반도체층(SEM2)을 추가로 더 형성한다. 제2 홀(HO2)에 의해 노출된 제2 반도체층(SEM2) 상에서 제2 반도체층(SEM2)이 시드로 작용하여 제2 홀(HO2) 내에 제2 반도체층(SEM2)이 더 성장하게 된다. 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 상에는 제2 절연 부재(IP2)가 마스킹되어 추가적인 반도체층들이 형성되지 않는다.
이어, 상술한 에피택셜법을 이용하여 제2 반도체층(SEM2) 상에 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)을 순차적으로 형성한다. 이로써, 제2 홀(HO2)에 제2 발광 소자(LE2)가 형성될 수 있다. 제2 발광 소자(LE2)는 제1 발광 소자(LE1) 및 제3 발광 소자(LE3)의 제2 반도체층(SEM2)과 제3 반도체층(SEM3)이 공통층으로 형성된다. 제2 발광 소자(LE2)의 활성층(MQW)은 제1 발광 소자(LE1) 및 제3 발광 소자(LE3)와 상이한 물질로 형성하여, 이들과 상이한 색의 광을 발광할 수 있다. 예를 들어, 제2 발광 소자(LE2)는 녹색의 제2 광을 발광할 수 있다.
다음, 도 30에 도시된 바와 같이, 제1 절연 부재(IP1)와 제2 절연 부재(IP2)를 식각하여 제거함으로써, 대상 기판(TSUB) 상에 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)가 형성된다.
이어, 도 31을 참조하면, 복수의 발광 소자(LE1, LE2, LE3)를 포함하는 대상 기판(TSUB) 상에 제1 절연층(INS1)을 형성한다.
구체적으로, 대상 기판(TSUB) 상에 제1 절연 물질층(INS1L)을 형성한다. 제1 절연 물질층(INS1L)은 복수의 발광 소자(LE1, LE2, LE3)를 완전히 덮을 수 있다. 제1 절연 물질층(INS1L)은 절연성 물질을 대상 기판(TSUB) 상에 도포하거나, 침지시키는 방법 등으로 형성될 수 있다. 일 예로, 제1 절연 물질층(INS1L)은 원자층 증착법(Atomic layer depsotion, ALD)으로 형성될 수 있다.
이어, 도 32를 참조하면, 복수의 발광 소자(LE1, LE2, LE3)의 상면에 배치된 제1 반도체층(SEM1)의 상면이 노출되도록 상기 제1 절연 물질층(INS1L)을 부분적으로 식각(etch) 및 제거하여 제1 절연층(INS1)을 형성한다. 제1 절연 물질층(INS1L)은 상술한 식각 방법으로 제거할 수 있다.
다음, 도 33 및 도 34를 참조하면, 제1 절연층(INS1) 상에 제1 반사층(RF1)을 형성한다.
구체적으로, 제1 절연층(INS1)이 형성된 대상 기판(TSUB) 상에 제1 반사 물질층(RF1L)을 형성한다. 제1 반사 물질층(RF1L)은 알루미늄(Al)과 같은 반사율이 높은 금속을 포함할 수 있다. 제1 반사 물질층(RF1L)은 상술한 스퍼터링과 같은 금속 증착 방법으로 형성할 수 있다. 제1 반사 물질층(RF1L)은 제1 절연층(INS1) 및 복수의 발광 소자(LE1, LE2, LE3) 상에 전체적으로 적층될 수 있다.
다음, 제1 반사 물질층(RF1L)을 식각(etch)하여 제1 반사층(RF1)을 형성한다. 제1 반사층(RF1)은 복수의 발광 소자(LE)의 측면 및 상면에 배치된 제1 절연층(INS1)의 측면 및 상면에 배치될 수 있다. 또한, 제1 반사층(RF1)은 인접한 발광 소자(LE)들 사이에서 서로 이격되도록 형성될 수 있다.
다음, 도 35를 참조하면, 복수의 발광 소자(LE) 상에 오믹 컨택층(126)들과 연결 전극(125)들을 형성한다.
구체적으로, 대상 기판(TSUB) 상에 전극 물질층들을 순차 적층하고 이를 식각함으로써, 제1 절연층(INS1)에 의해 노출된 복수의 발광 소자(LE1, LE2, LE3) 상에 오믹 컨택층(126)들과 연결 전극(125)들을 형성한다. 오믹 컨택층(126)들은 각 발광 소자(LE1, LE2, LE3)의 제1 반도체층(SEM1) 상면에 직접 형성될 수 있다. 연결 전극(125)들은 각 발광 소자(LE1, LE2, LE3)의 최상부에 형성될 수 있다.
다음, 도 36 및 도 37을 참조하면, 제1 내지 제3 발광 소자(LE1, LE2, LE3)를 반도체 회로 기판(110) 상에 접합하고, 대상 기판(TSUB)을 분리한다. (도 25의 S600)
먼저, 반도체 회로 기판(110)을 준비한다. 반도체 회로 기판(110)은 복수의 화소 회로부(PXC) 및 화소 전극(111)을 포함할 수 있다.
구체적으로, 복수의 화소 회로부(PXC)가 형성된 반도체 회로 기판(110) 상에 화소 전극(111)을 형성한다. 이어, 반도체 회로 기판(110) 상에 대상 기판(TSUB)을 정렬한다. 반도체 회로 기판(110)과 대상 기판(TSUB)에는 각각 얼라인 키가 배치되어 이들을 통해 정렬할 수 있다. 이어, 반도체 회로 기판(110)과 대상 기판(TSUB)를 합착한다.
구체적으로, 반도체 회로 기판(110)의 화소 전극(111)과 각 발광 소자(LE1, LE2, LE3)의 연결 전극(125)을 접촉시킨다. 이어, 소정의 온도에서 화소 전극(11)들과 연결 전극(125)들을 용융 접합함으로써 반도체 회로 기판(110)에 각 발광 소자(LE1, LE2, LE3)를 접합한다. 이때, 반도체 회로 기판(110)과 대상 기판(TSUB) 사이에 유테틱 본딩을 위한 충진재(NCP)를 도포한다. 충진재(NCP)는 반도체 회로 기판(110)과 발광 소자(LE1, LE2, LE3)들 사이 또는 반도체 회로 기판(110)과 대상 기판(TSUB) 사이에 채워질 수 있다.
다음, 도 38을 참조하면, 대상 기판(TSUB)을 분리한다. 구체적으로, 제3 반도체층(SEM3)으로부터 대상 기판(TSUB)을 분리한다. 대상 기판(TSUB)을 분리하는 공정은 레이저 리프트 오프(Laser lift off, LLO) 공정으로 분리할 수 있다. 레이저 리프트 오프 공정은 레이저를 이용한 것으로, 소스로는 KrF 엑시머 레이저(248nm 파장)를 이용할 수 있다. 엑시머 레이저의 에너지 밀도(energy density)는 약 550mJ/㎠ 내지 950 mJ/㎠ 범위로 조사되며, 조사 면적(incident area)는 50 x 50㎛2 내지 1 x 1㎠ 범위일 수 있으나, 이에 한정되지 않는다.
이어, 도 39를 참조하면, 제2 발광 소자(LE2)와 중첩하는 제2 반도체층(SEM2) 및 제3 반도체층(SEM3)의 적어도 일부를 식각하여 제1 개구부(OP1)를 형성한다. (도 25의 S700)
구체적으로, 제3 반도체층(SEM3) 상에 포토리소그래피 방식을 이용하여 제3 발광 소자(LE3)와 중첩하는 영역의 제3 반도체층(SEM3)을 식각하여 제2 반도체층(SEM2)을 노출시키고, 더 식각하여 제2 반도체층(SEM2)의 일부를 식각한다. 이에 따라, 제3 반도체층(SEM3)을 관통하고 제2 반도체층(SEM2)의 일부를 파고든 형상의 제1 개구부(OP1)가 형성될 수 있다. 제1 개구부(OP1)의 깊이는 약 1 내지 10㎛로 형성할 수 있다. 식각 공정은 상술한 반도체 물질층의 식각 공정과 동일한 공정을 이용할 수 있다.
다음, 도 40을 참조하면, 제1 개구부(OP1) 내에 파장 변환층(QDL)을 형성하고, 파장 변환층(QDL) 상에 컬러 필터(CF)를 형성한다. (도 25의 S800)
파장 변환층(QDL)은 제1 개구부(OP1)에 내에 형성될 수 있다. 파장 변환층(QDL)은 임프린팅(imprinting) 등과 같은 용액 공정으로 형성될 수 있으나 이에 제한되지 않는다. 파장 변환층(QDL)은 제1 개구부(OP1) 내를 채우도록 형성될 수 있다.
이어, 파장 변환층(QDL) 상에 컬러 필터(CF)를 형성한다. 컬러 필터(CF)는 포토 공정으로 형성할 수 있다. 예를 들어, 파장 변환층(QDL) 및 제3 반도체층(SEM3) 상에 컬러 필터 물질층을 도포하고 포토 공정을 통해 패터닝하여 제1 개구부(OP1) 및 파장 변환층(QDL)과 중첩하는 컬러 필터(CF)를 형성한다. 컬러 필터(CF)의 두께는 1㎛ 이하로 형성될 수 있으나 이에 제한되지 않는다.
상술한 바와 같이, 실시예들에 따른 표시 장치에 의하면, 제1 광을 발광하는 발광 소자 상에 개구부를 형성하고 제1 광을 제3 광으로 변환하는 파장 변환 부재를 형성함으로써, 낮은 전류 밀도에서 제3 광을 구현하여 내부 양자 효율을 개선할 수 있다.
또한, 실시예들에 따른 표시 장치에 의하면, 개구부의 깊이를 깊게 형성하여 컬러 필터와 파장 변환층을 개구부 내에 형성함으로써, 컬러 필터와 파장 변환층의 얼라인을 용이하게 하고 파장 변환층의 두께를 증가시켜 광 변환 효율을 향상시킬 수 있다.
또한, 실시예들에 따른 표시 장치에 의하면, 발광 영역들을 둘러싸는 차광 부재를 포함함으로써, 발광 영역들 사이에 광이 침범하여 혼색되는 것을 방지하여 색 재현율을 향상시킬 수 있다.
도 41은 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다. 도 41에는 일 실시예에 따른 표시 장치(10)가 적용된 가상 현실 장치(1)가 나타나 있다.
도 41을 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 41에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(1)는 도 41에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 41에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 42는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 42를 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 43은 일 실시예에 따른 표시 장치를 포함하는 자동차를 보여주는 일 예시 도면이다. 도 43에는 일 실시예에 따른 표시 장치(10)가 적용된 자동차가 나타나 있다.
도 43을 참조하면, 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10_d, 10_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 44는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
도 44를 참조하면, 일 실시예에 따른 표시 장치(10)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10)가 투명 표시 장치에 적용되는 경우, 도 4에 도시된 표시 장치(10)의 반도체 회로 기판(110)은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
110: 반도체 회로 기판 120: 발광 소자층
130: 파장 변환 부재 OP1: 제1 개구부
LE1, LE2, LE3: 제1 내지 제3 발광 소자
QDL: 파장 변환층 CF: 컬러 필터
NCP: 충진재 PXC: 반도체 회로부

Claims (27)

  1. 기판; 및
    상기 기판 상에 배치되며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 제3 반도체층을 포함하는 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자;
    상기 제3 발광 소자의 상기 제2 반도체층과 상기 제3 반도체층에 형성된 개구부;
    상기 개구부 상에 배치된 파장 변환 부재를 포함하며,
    상기 제1 발광 소자와 상기 제3 발광 소자는 제1 광을 발광하고, 상기 제2 발광 소자는 제2 광을 발광하며,
    상기 파장 변환 부재는 상기 제3 발광 소자의 상기 제1 광을 제3 광으로 변환하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 반도체층 및 상기 제3 반도체층은 상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자에 연속적으로 배치되는 공통층인 표시 장치.
  3. 제1 항에 있어서,
    상기 개구부는 상기 제3 발광 소자와 중첩하며, 상기 제1 발광 소자 및 상기 제2 발광 소자와 비중첩하는 표시 장치.
  4. 제1 항에 있어서,
    상기 개구부는 상기 제3 반도체층을 관통하고 상기 제2 반도체층의 적어도 일부를 소정 두께만큼 파고 들어간 형상으로 이루어진 표시 장치.
  5. 제1 항에 있어서,
    상기 개구부의 깊이는 상기 제2 반도체층 및 상기 제3 반도체층의 두께의 합보다 작은 표시 장치.
  6. 제1 항에 있어서,
    상기 개구부와 중첩하는 상기 제2 반도체층의 두께는 적어도 1㎛ 이상인 표시 장치.
  7. 제1 항에 있어서,
    상기 파장 변환 부재는 파장 변환층을 포함하며,
    상기 파장 변환층은 상기 개구부 내를 채우며, 상기 제1 광을 상기 제3 광으로 변환하는 표시 장치.
  8. 제7 항에 있어서,
    상기 파장 변환 부재는 상기 파장 변환층 상에 배치되는 컬러 필터를 포함하며,
    상기 컬러 필터는 상기 제3 광을 투과시키는 표시 장치.
  9. 제8 항에 있어서,
    상기 컬러 필터의 하면은 상기 제3 반도체층의 상면과 상호 정렬되어 일치되는 표시 장치.
  10. 제8 항에 있어서,
    상기 컬러 필터의 상면은 상기 제3 반도체층의 상면과 상호 정렬되어 일치되는 표시 장치.
  11. 제8 항에 있어서,
    상기 제3 반도체층 상에 배치되며, 상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자와 비중첩하는 차광 부재를 더 포함하며,
    상기 차광 부재는 상기 컬러 필터와 동일층 상에 배치되는 표시 장치.
  12. 제1 항에 있어서,
    상기 기판으로부터 멀어지는 방향으로, 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층 및 상기 제3 반도체층이 순차적으로 적층되어 배치되는 표시 장치.
  13. 제1 항에 있어서,
    상기 개구부의 폭은 상기 제3 발광 소자의 폭과 동일하거나 상기 제3 발광 소자의 폭보다 큰 표시 장치.
  14. 제1 항에 있어서,
    상기 개구부의 내측면에 배치된 반사층을 더 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 광은 청색 광이고 상기 제2 광은 녹색 광이며 상기 제3 광은 적색 광인 표시 장치.
  16. 제1 항에 있어서,
    상기 기판은,
    적어도 하나의 트랜지스터를 포함하는 복수의 화소 회로부; 및
    상기 복수의 화소 회로부 상에 배치되며, 상기 복수의 화소 회로부와 각각 연결되는 화소 전극들을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자는 각각 상기 화소 전극들에 접합되고,
    상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자와, 상기 기판 사이에 충진된 충진재를 더 포함하는 표시 장치.
  18. 제1 항에 있어서,
    상기 제3 반도체층 상에 배치된 투명 기판을 더 포함하며,
    상기 개구부는 상기 투명 기판을 관통하는 표시 장치.
  19. 기판; 및
    상기 기판 상에 배치되며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 제3 반도체층을 포함하는 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자; 및
    상기 제3 발광 소자와 중첩하는 파장 변환 부재를 포함하며,
    상기 제1 발광 소자는 제1 광을 발광하고, 상기 제2 발광 소자는 제2 광을 발광하며 상기 제3 발광 소자는 제3 광을 발광하고,
    상기 파장 변환 부재는 상기 제3 발광 소자의 상기 제3 광으로 투과시키는 표시 장치.
  20. 제19 항에 있어서,
    상기 파장 변환 부재는 상기 제3 광을 투과시키고 상기 제1 광과 상기 제2 광을 차단하는 컬러 필터를 포함하는 표시 장치.
  21. 제19 항에 있어서,
    상기 제3 발광 소자의 상기 제2 반도체층과 상기 제3 반도체층에 형성된 개구부를 더 포함하며,
    상기 개구부는 상기 제3 발광 소자와 중첩하는 표시 장치.
  22. 제21 항에 있어서,
    상기 파장 변환 부재는 상기 개구부 내에 배치되며,
    상기 파장 변환 부재의 상면은 상기 제3 반도체층의 상면과 상호 정렬되어 일치되는 표시 장치.
  23. 제1 광을 방출하는 제1 발광 영역, 제2 광을 방출하는 제2 발광 영역, 및 제3 광을 방출하는 제3 발광 영역을 포함하는 기판;
    상기 기판 상에 배치되며, 상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각에 배치되는 복수의 발광 소자;
    상기 제3 발광 영역과 중첩하는 개구부; 및
    상기 개구부 상에 배치되는 파장 변환 부재를 포함하며,
    상기 복수의 발광 소자는 상기 복수의 발광 소자에 연속적으로 배치되는 복수의 반도체층을 포함하고,
    상기 개구부는 상기 복수의 반도체층의 적어도 일부에 배치된 표시 장치.
  24. 제23 항에 있어서,
    상기 복수의 발광 소자는,
    상기 제1 발광 영역과 중첩하며 상기 제1 광을 발광하는 제1 발광 소자, 상기 제2 발광 영역과 중첩하며 상기 제2 광을 발광하는 제2 발광 소자, 및 상기 제3 발광 영역과 중첩하며 상기 제1 광을 발광하는 제3 발광 소자를 포함하는 표시 장치.
  25. 제24 항에 있어서,
    상기 파장 변환 부재는 상기 제3 발광 소자에서 발광된 상기 제1 광을 상기 제3 광으로 변환하는 파장 변환층을 포함하는 표시 장치.
  26. 제25 항에 있어서,
    상기 파장 변환 부재는 상기 파장 변환층 상에 배치되며, 상기 제3 광을 투과시키고 상기 제1 광 및 상기 제2 광을 차단하는 컬러 필터를 포함하는 표시 장치.
  27. 제23 항에 있어서,
    상기 복수의 발광 소자는 각각,
    상기 기판으로부터 멀어지는 방향으로 순차적으로 적층된 제1 반도체층, 활성층, 제2 반도체층 및 제3 반도체층을 포함하며,
    상기 개구부는 상기 제3 반도체층을 관통하고 상기 제2 반도체층의 일부를 파고 들어간 형상으로 이루어진 표시 장치.
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