KR20230023381A - Cmos image sensor with ts-ss adc and image sensing device thereof - Google Patents
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Abstract
Description
본 발명은 TS-SS 아날로그-디지털 변환 장치 및 이를 포함하는 이미지 센싱 장치에 관한 것으로, 보다 자세하게는 전체 ADC에 포함된 램프 신호 발생 장치의 구성을 달리하여 기준 신호를 추가해 A/D 변환을 수행함으로써 고속 동작 성능의 구현이 가능한 TS-SS 아날로그-디지털 변환 장치 및 이를 포함하는 이미지 센싱 장치에 관한 것이다.The present invention relates to a TS-SS analog-to-digital converter and an image sensing device including the same, and more particularly, by performing A/D conversion by adding a reference signal by changing the configuration of a ramp signal generator included in an entire ADC. The present invention relates to a TS-SS analog-to-digital converter capable of realizing high-speed operation performance and an image sensing device including the same.
최근 CMOS 이미지 센서(CIS)는 다양한 애플리케이션 요구 사항에 맞게 맞춤화할 수 있어 전자 산업에서 널리 활용되고 있다. 나아가 CIS가 사용되는 다양한 분야는 더 높은 픽셀 해상도와 더 빠른 프레임 속도를 기반으로 하는 고품질 이미징에 대한 수요가 증가하고 있는 실정이다.Recently, CMOS image sensors (CIS) have become widely used in the electronics industry because they can be customized to meet various application requirements. Furthermore, in various fields where CIS is used, demand for high-quality imaging based on higher pixel resolution and faster frame rate is increasing.
CIS의 아키텍처는 픽셀 신호의 추출 방법에 따라 단일 채널, 열 병렬, 다중 열 병렬 및 인픽셀 판독의 네 가지 판독 유형으로 분류되며, 이 중 프레임 속도, 실리콘 면적 및 전력 소비의 매개변수 간 최적의 절충점을 제공하는 열 병렬 판독 유형이 주로 사용되고 있다.The architecture of CIS is classified into four readout types according to the pixel signal extraction method: single-channel, column-parallel, multi-column-parallel, and in-pixel readout, among which the optimal trade-off between the parameters of frame rate, silicon area, and power consumption Column-parallel reading types that provide .
열 병렬 판독 유형은 일반적으로 열 판독 회로를 포함하며, 각 행의 화소 신호를 순차적으로 판단함에 따라 픽셀 어레이의 행 수와 단일 행 판독에 필요한 최소 시간이 프레임 속도에 큰 영향을 미친다.The column parallel readout type generally includes a column readout circuit, and the number of rows in the pixel array and the minimum time required for reading a single row greatly affect the frame rate as the pixel signals of each row are sequentially determined.
프레임 속도를 유지하면서 픽셀 해상도를 높이기 위한 다양한 유형의 열 병렬 판독 ADC(아날로그-디지털 변환기)가 연구되었다. 이 중 단일 슬롭(SS) ADC는 열 병렬 판독의 구조적 이점으로 인해 주로 사용되나 단항 아날로그-디지털(A/D) 변환 알고리즘을 기반으로 함에 따라 고속 동작에 한계가 있다는 단점이 있다. 이에 따라 A/D 변환 클럭의 수를 줄이기 위해 2단계 A/D 변환 방식을 기반으로 하는 SS ADC(TS-SS ADC)가 제안되었으나 TS-SS ADC의 고유한 문제에 따라 거친 변환과 미세 변환 사이의 선형성 오차를 포함하기 때문에 해상도에 제한이 있다.Various types of column-parallel read-out analog-to-digital converters (ADCs) have been studied to increase pixel resolution while maintaining frame rate. Among them, the single slope (SS) ADC is mainly used due to the structural advantage of column parallel reading, but has a disadvantage in that it has limitations in high-speed operation as it is based on a unary analog-to-digital (A/D) conversion algorithm. Accordingly, in order to reduce the number of A/D conversion clocks, an SS ADC (TS-SS ADC) based on a two-stage A/D conversion scheme has been proposed. Since it includes the linearity error of , there is a limitation in resolution.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 기존 SS ADC 구조에서 최대 A/D 변환 효율을 달성하기 위해 램프 신호 생성 장치(A/D Reference Generator)로부터 추가 신호를 수신하여 기존 구조를 유지하면서 선형성 열화를 최소화하고 고속으로 동작 가능하게 하는 것을 일 목적으로 한다.The present invention is to solve the above problems, in order to achieve the maximum A / D conversion efficiency in the existing SS ADC structure, by receiving an additional signal from the ramp signal generator (A / D Reference Generator), linearity while maintaining the existing structure One object is to minimize deterioration and enable high-speed operation.
이러한 목적을 달성하기 위한 본 발명은 픽셀 신호를 일측 단자로, 램프 신호 발생 장치에 포함된 제1 및 제2 저항으로부터 생성된 제1 출력 전압 혹은 제2 출력 전압을 타측 단자로 입력받아 두 신호의 값을 비교하여 비교 신호를 출력하는 비교부, 전체 A/D 변환 범위 중 미리 설정된 크기에 해당되는 기준 전압, 제1 출력 전압 혹은 제2 출력 전압, 상기 픽셀 신호의 크기를 기반으로 MSB 코드를 결정한 후, 상기 결정된 MSB 코드에 따라 LSB 변환 동작의 시작점을 결정하는 제어부 및 제1 출력 전압이 하강 또는 제2 출력 전압이 상승하는 시점부터 상기 비교 신호가 반전되는 때까지 상기 제어부로부터의 클럭을 카운팅하여 카운팅 정보를 출력하는 카운팅부를 포함하는 것을 일 특징으로 한다.In order to achieve this object, the present invention receives a pixel signal as one terminal and a first output voltage or a second output voltage generated from the first and second resistors included in the lamp signal generator through the other terminal, thereby generating two signals. A comparator that compares values and outputs a comparison signal, determines a MSB code based on a reference voltage corresponding to a preset size among the entire A/D conversion range, a first output voltage or a second output voltage, and the size of the pixel signal Then, a control unit for determining the starting point of the LSB conversion operation according to the determined MSB code and counting clocks from the control unit from the point when the first output voltage falls or the second output voltage rises until the comparison signal is inverted. It is characterized in that it includes a counting unit that outputs counting information.
전술한 바와 같은 본 발명에 의하면, 기존 SS ADC 구조에서 최대 A/D 변환 효율을 달성하기 위해 램프 신호 생성 장치(A/D Reference Generator)로부터 추가 신호를 수신하여 기존 구조를 유지하면서 선형성 열화를 최소화하고 고속으로 동작 가능하게 할 수 있다.According to the present invention as described above, in order to achieve maximum A/D conversion efficiency in the existing SS ADC structure, an additional signal is received from the ramp signal generator (A/D Reference Generator) to minimize linearity degradation while maintaining the existing structure. and can operate at high speed.
도 1은 종래의 싱글 슬롭 아날로그-디지털 변환 장치(SS-ADC)의 구조를 설명하기 위한 도면,
도 2는 종래 싱글 슬롭 아날로그-디지털 변환 장치(SS-ADC)의 동작을 설명하기 위한 타이밍도,
도 3은 본 발명의 일 실시 예에 의한 TS-SS 아날로그-디지털 변환 장치에 포함된 램프 신호 발생 장치의 구조를 설명하기 위한 도면,
도 4는 본 발명의 일 실시 예에 의한 TS-SS 아날로그 디지털 변환 장치의 타이밍도,
도 5는 본 발명의 일 실시 예에 의한 TS-SS 아날로그-디지털 변환 장치의 구조를 도시한 도면,
도 6은 본 발명의 일 실시 예에 의한 스위치의 동작 여부에 따른 회로를 설명하기 위한 도면,
도 7은 TS-SS 아날로그-디지털 변환 장치의 타이밍 다이어그램과 파형을 도시한 도면,
도 8은 본 발명의 일 실시 예에 의한 차동 신호의 기울기가 불일치한 경우를 도시한 도면,
도 9는 본 발명의 일 실시 예에 의한 싱글 슬롭 아날로그-디지털 변환 장치의 디지털 교정 모드에 대한 타이밍 다이어그램과 파형을 나타낸 도면,
도 10은 본 발명의 일 실시 예에 의한 램프 신호 발생 장치의 구체적인 구조를 도시한 도면이다.1 is a diagram for explaining the structure of a conventional single-slope analog-to-digital converter (SS-ADC);
2 is a timing diagram for explaining the operation of a conventional single-slope analog-to-digital converter (SS-ADC);
3 is a diagram for explaining the structure of a ramp signal generator included in a TS-SS analog-to-digital converter according to an embodiment of the present invention;
4 is a timing diagram of a TS-SS analog-to-digital converter according to an embodiment of the present invention;
5 is a diagram showing the structure of a TS-SS analog-to-digital converter according to an embodiment of the present invention;
6 is a diagram for explaining a circuit according to whether a switch is operated according to an embodiment of the present invention;
7 is a diagram showing a timing diagram and waveform of a TS-SS analog-to-digital converter;
8 is a diagram illustrating a case in which the slopes of differential signals are inconsistent according to an embodiment of the present invention;
9 is a diagram showing timing diagrams and waveforms for a digital calibration mode of a single slope analog-to-digital converter according to an embodiment of the present invention;
10 is a diagram showing a specific structure of a ramp signal generator according to an embodiment of the present invention.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다.The above objects, features and advantages will be described later in detail with reference to the accompanying drawings, and accordingly, those skilled in the art to which the present invention belongs will be able to easily implement the technical spirit of the present invention. In describing the present invention, if it is determined that the detailed description of the known technology related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted.
도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용되며, 명세서 및 특허청구의 범위에 기재된 모든 조합은 임의의 방식으로 조합될 수 있다. 그리고 다른 식으로 규정하지 않는 한, 단수에 대한 언급은 하나 이상을 포함할 수 있고, 단수 표현에 대한 언급은 또한 복수 표현을 포함할 수 있음이 이해되어야 한다.In the drawings, the same reference numerals are used to indicate the same or similar elements, and all combinations described in the specification and claims may be combined in any manner. And unless otherwise specified, it should be understood that references to the singular may include one or more, and references to the singular may also include plural.
본 명세서에서 사용되는 용어는 단지 특정 예시적 실시 예들을 설명할 목적을 가지고 있으며 한정할 의도로 사용되는 것이 아니다. 본 명세서에서 사용된 바와 같은 단수적 표현들은 또한, 해당 문장에서 명확하게 달리 표시하지 않는 한, 복수의 의미를 포함하도록 의도될 수 있다. 용어 "및/또는," "그리고/또는"은 그 관련되어 나열되는 항목들의 모든 조합들 및 어느 하나를 포함한다. 용어 "포함한다", "포함하는", "포함하고 있는", "구비하는", "갖는", "가지고 있는" 등은 내포적 의미를 갖는 바, 이에 따라 이러한 용어들은 그 기재된 특징, 정수, 단계, 동작, 요소, 및/또는 컴포넌트를 특정하며, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 컴포넌트, 및/또는 이들의 그룹의 존재 혹은 추가를 배제하지 않는다. 본 명세서에서 설명되는 방법의 단계들, 프로세스들, 동작들은, 구체적으로 그 수행 순서가 확정되는 경우가 아니라면, 이들의 수행을 논의된 혹은 예시된 그러한 특정 순서로 반드시 해야 하는 것으로 해석돼서는 안 된다. 추가적인 혹은 대안적인 단계들이 사용될 수 있음을 또한 이해해야 한다.Terms used herein are only for the purpose of describing specific exemplary embodiments and are not intended to be limiting. Singular expressions as used herein may also be intended to include plural meanings unless the context clearly dictates otherwise. The term “and/or,” “and/or” includes all combinations and any one of the associated listed items. The terms "comprises", "comprising", "including", "including", "having", "having" and the like are meant to be inclusive, and thus such terms shall be construed as having a recited feature, integer, Specifies steps, operations, elements, and/or components, and does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, and/or groups thereof. The method steps, processes, and actions described herein should not be construed as requiring their performance in the specific order discussed or illustrated, unless such order of performance is specifically established. . It should also be understood that additional or alternative steps may be used.
또한, 각각의 구성요소는 각각 하드웨어 프로세서로 구현될 수 있고, 위 구성요소들이 통합되어 하나의 하드웨어 프로세서로 구현될 수 있으며, 또는 위 구성요소들이 서로 조합되어 복수 개의 하드웨어 프로세서로 구현될 수도 있다.In addition, each component may be implemented as a hardware processor, and the above components may be integrated and implemented as one hardware processor, or the above components may be combined with each other and implemented as a plurality of hardware processors.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings.
도 1은 종래의 싱글 슬롭 아날로그-디지털 변환 장치(SS-ADC)의 구조를 설명하기 위한 도면이다.1 is a diagram for explaining the structure of a conventional single-slope analog-to-digital converter (SS-ADC).
도 1을 참조하면, 종래의 싱글 슬롭 아날로그-디지털 변환 장치는 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이(10), 제어부의 제어에 따라 램프 신호(A/D의 기준 전압)를 발생시키기 위한 램프 신호 발생 장치(20), 램프 신호 발생 장치(20)로부터 인가되는 램프 신호의 값과 픽셀 어레이(10)로부터 출력되는 각 픽셀 신호의 값을 제어부의 제어에 따라 비교하기 위한 비교부(30), 제어부의 제어에 따라 카운팅부(40)의 카운팅 정보를 각각 저장하기 위한 메모리부를 포함할 수 있다.Referring to FIG. 1, a conventional single-slope analog-to-digital conversion device has a
일반적으로 CMOS 이미지 센서(CIS)는 픽셀 자체적으로 가지고 있는 오프셋(Offset) 값, 즉 kT/C 노이즈, 고정된 형태의 노이즈(FPN), 제어 클럭 스큐, 딜레이 등과 같이 성능을 저하시키는 요인이 되는 오차를 제거하기 위해 광신호가 입사되기 전과 후의 픽셀 신호(픽셀 출력 전압)를 비교하여 실제 입사광에 의한 픽셀 신호만을 측정할 수 있게 하며, 이러한 기법을 상호상관 이중 샘플링(dual-CDS)이라 한다. 이러한 상호상관 이중 샘플링 동작은 비교부(30)에서 수행될 것이다.In general, CMOS image sensors (CIS) have errors that degrade performance, such as offset values of pixels themselves, that is, kT/C noise, fixed-type noise (FPN), control clock skew, and delay. In order to eliminate , it is possible to measure only the pixel signal by actual incident light by comparing the pixel signal (pixel output voltage) before and after the light signal is incident, and this technique is called cross-correlation double sampling (dual-CDS). This cross-correlation double sampling operation will be performed by the
비교부(30)는 복수의 비교기를 포함하고, 카운팅부(40)는 복수의 카운터를 포함하며, 메모리부는 복수의 메모리를 포함한다. 즉, 종래 싱글 슬롭 아날로그-디지털 변환 장치는 비교기와 카운터, 그리고 메모리가 각 컬럼별로 구비되어 있다. 각 컬럼은 제어부의 동기 신호로 동작하고, 픽셀 신호에 따라 A/D 변환 결과를 비동기식으로 저장할 수 있다. The
이러한 과정에 있어서 싱글 슬롭 아날로그-디지털 변환 장치는 A/D 변환 결과의 재사용을 통해 A/D 변환 속도를 향상시키는 데, 열 병렬 판독 유형의 싱글 슬롭 아날로그-디지털 변환 장치는 A/D 변환 결과를 재사용하기 위해 최적화된 방법과 비트 수를 설정하는 것이 요구된다.In this process, the single-slope analog-to-digital converter improves the A/D conversion speed by reusing the A/D conversion result. It is required to set the optimized method and number of bits for reuse.
비교기(30)는 픽셀 어레이의 일 컬럼으로부터 출력되는 픽셀 신호를 일측 단자로 입력받고, 램프 신호 발생 장치(20)로부터 인가되는 램프 신호를 타측 단자로 입력받아 제어부의 제어 신호에 따라 두 신호 값을 비교하여 비교 신호를 출력한다.The
램프 신호는 초기화 시작 이후에 시간이 경과함에 따라 일정한 크기로 전압 레벨이 감소 또는 증가하기 때문에, 비교기(30)에 입력되는 두 신호의 값이 일치하는 시점이 생기게 된다. 이렇게 일치하는 시점을 지나게 되면서 각 비교기(30)에서 출력되는 비교 신호의 값에 반전이 일어난다.Since the voltage level of the ramp signal decreases or increases at a constant level as time elapses after the initialization starts, a point in time occurs when the values of the two signals input to the
그에 따라 카운팅부(40)는 램프 신호가 하강하는 시점부터 비교기(30)로부터 출력되는 비교 신호가 반전되는 순간까지의 클럭을 카운팅하여 카운팅 정보를 출력한다. 카운팅부(40)에 속한 각각의 카운터는 제어부의 리셋 제어 신호에 따라 초기화된다.Accordingly, the counting
도 2는 도 1의 종래 싱글 슬롭 아날로그-디지털 변환 장치(SS-ADC)의 동작을 설명하기 위한 타이밍도이다. 도 2를 참조하면, 아날로그 및 디지털 광센서(CDS)는 상관 영역 내에서 동시에 수행되어, 픽셀 어레이(10)로부터 출력되는 전압의 변화량을 공급하며 오프셋 값을 제거할 수 있다. 한편, 광센서의 광도가 증가하면 비상관 영역에서 광자 샷 노이즈가 픽셀 신호 값의 루트 값으로 유의미하게 나타나게 된다. FIG. 2 is a timing diagram for explaining the operation of the conventional single-slope analog-to-digital converter (SS-ADC) of FIG. 1 . Referring to FIG. 2 , the analog and digital photosensors (CDS) may be simultaneously performed within a correlation region to supply a variation amount of voltage output from the
이에 따라 본 발명은 비상관 영역에서 노이즈와 관련한 문제점을 해결하고자 한다. 본 발명은 이러한 문제점을 해결하기 위해 램프 신호 발생 장치(20)의 구성을 달리하는 방법을 채택하였다.Accordingly, the present invention is intended to solve the problem related to noise in the uncorrelated region. In order to solve this problem, the present invention adopts a method of changing the configuration of the
구체적으로 본 발명의 일 실시 예에 의한 TS-SS 아날로그-디지털 변환 장치는 전체 A/D 변환 범위 중 기 설정된 크기에 해당하는 두 개의 기준 전압(램프 신호)를 기반으로 픽셀 신호의 크기에 따라 MSB 코드를 결정한 후, 결정된 MSB 코드에 따라 LSB 변환 동작의 시작점을 결정할 수 있다.Specifically, the TS-SS analog-to-digital conversion device according to an embodiment of the present invention generates MSB according to the size of a pixel signal based on two reference voltages (ramp signals) corresponding to preset sizes among the entire A/D conversion range. After determining the code, the starting point of the LSB conversion operation may be determined according to the determined MSB code.
도 3은 본 발명의 일 실시 예에 의한 TS-SS 아날로그-디지털 변환 장치에 포함된 램프 신호 발생 장치의 구조를 단순하게 도시한 도면이다.3 is a diagram simply showing the structure of a ramp signal generator included in a TS-SS analog-to-digital converter according to an embodiment of the present invention.
기존의 램프 신호 발생 장치는 변환 단계에서 단위 전류 셀(I-Cell)의 수가 동일한 전류 조정 디지털 변환기(I-DAC)에 의해 생성되며, 단위 전류 셀의 총 전류를 제1 저항(R_FR)에 인가하면 제1 출력 전압(A/D 램프 신호, V_FR)이 컬럼 버퍼를 통해 모든 컬럼에 공급될 것이다.In the conventional ramp signal generator, the number of unit current cells (I-Cell) is generated by the same current control digital converter (I-DAC) in the conversion step, and the total current of the unit current cells is applied to the first resistor (R_FR). Then, the first output voltage (A/D ramp signal, V_FR) will be supplied to all columns through the column buffer.
도 3을 참조하면, 본 발명의 일 실시 예에 의한 램프 신호 발생 장치(20)는 복수의 스위치(22, 23, 24, 25)를 포함하는 n개의 단위 전류 셀(21)과 n개의 단위 전류 셀(30) 모두에 대한 두 개의 출력 전류가 각각 인가되는 두 개의 저항인 제1 저항(26)과 제2 저항(27)을 포함할 수 있다.Referring to FIG. 3, the
종래의 램프 신호 발생 장치는 n개의 단위 전류 셀 모두에 대한 출력 전류가 인가되는 하나의 저항만을 포함하고 있으나, 본 발명은 저항을 하나 더 구비하여 기존 아날로그-디지털 변환 과정에서 사용되는 기준 신호를 하나 더 생성할 수 있다. Conventional lamp signal generators include only one resistor to which output currents for all n unit current cells are applied, but the present invention includes one more resistor so that one reference signal used in the existing analog-to-digital conversion process is provided. can create more.
반면 본 발명의 일 실시 예에 의한 램프 신호 발생 장치(20)는 저항을 하나 더 구비하여 기준 신호를 두 개 사용함으로써 아날로그-디지털 변환 과정을 절반으로 줄일 수 있어 전체 아날로그-디지털 변환 과정의 속도를 빠르게 하는 효과를 가질 수 있다(도 4).On the other hand, the
본 발명의 일 실시 예에 의한 램프 신호 발생 장치(20)에 포함된 n개의 단위 전류 셀(21)은 서로 연결된 스위치(22)와 스위치(23)에서 갈라진 제1 스위치(24)와 제2 스위치(25)는 제1 저항(26)과 제2 저항(27)에 각각 연결되어 있다.The n unit
램프 신호 발생 장치(20)는 제1 스위치(24)와 제2 스위치(25)의 제어에 있어서, 제1 스위치(24)가 on 상태이면 제2 스위치(25)는 off 상태로, 제1 스위치(24)가 off 상태이면 제2 스위치(25)는 on 상태로 서로 반대되는 스위칭 상태가 되도록 할 것이다.In the control of the
램프 신호 발생 장치(20)는 제1 스위치(24)의 on/off를 통해 제1 저항(26)에 인가되는 전류의 양을 조절할 수 있으며, 이에 따라 제2 스위치(25)의 상태를 제1 스위치(24)와 반대되는 스위칭 상태가 되도록 제어할 수 있다.The
램프 신호 발생 장치(20)는 제1 스위치(24)의 on/off 상태를 기 설정된 클럭 수에 따라 주기적으로 전환할 수 있으며, 1 클럭, 2 클럭, 3 클럭, ??, m 클럭마다 n개의 셀에 포함된 제1 스위치(24)의 on/off 상태를 순차적으로 전환할 수 있다.The
예를 들어 구체적으로 설명하면, 램프 신호 발생 장치(20)에 1,000개의 단위 전류 셀(21)이 포함되어 있고 각 단위 전류 셀에 대한 출력 전류가 1이라고 가정하면, 먼저 램프 신호 발생 장치(20)는 1,000개의 단위 전류 셀(21)에 포함된 제1 스위치(24)를 모두 on 상태로 설정(이 때 제2 스위치(25)는 모두 off 상태)이면 제1 저항(26)에 인가되는 전류는 1,000, 제2 저항(27)에 인가되는 전류는 0일 것이다. For example, assuming that the
램프 신호 발생 장치(20)는 1 클럭에, 제1 단위 전류 셀에 포함된 제1 스위치(24)를 off 상태로, 제2 스위치(25)를 on 상태로 전환할 것이며, 제1 저항(26)에 인가되는 전류가 999, 제2 저항(27)에 인가되는 전류가 1일 것이다.The
램프 신호 발생 장치(20)는 2 타임, 3 타임, ..., 1,000 타임마다 제2 내지 제1,000 단위 전류 셀에 포함된 제1 스위치(24)를 off 상태로, 제2 스위치(25)를 on 상태로 순차적으로 전환하여 제1 저항(26)에 인가되는 전류가 1,000부터 0까지 하강할 수 있게, 제2 저항(27)에 인가되는 전류가 0부터 1,000까지 상승할 수 있게 제어할 것이다.The
램프 신호 발생 장치(20)는 제1 저항(26)과 제2 저항(27)에 인가되는 전류에 따라 각각 생성되는 제1 출력 전압과 제2 출력 전압을 컬럼 버퍼를 통해 모든 컬럼에 포함된 비교부(30)에 전달할 수 있다. 제1 출력 전압 및 제2 출력 전압은 A/D 기준 신호로 생성되어, 컬럼 버퍼를 통해 모든 컬럼에 전달될 수 있다.The
본 발명의 일 실시 예에 의한 램프 신호 발생 장치(20)는 종래 램프 신호 발생 장치에 하나의 저항만을 더 추가하여 구성될 수 있으므로 종래의 아날로그-디지털 변환 장치에 대해 가역적인 구조적 이점을 가질 수 있다.Since the
도 5는 본 발명의 일 실시 예에 의한 TS-SS 아날로그-디지털 변환 장치의 구조를 도시한 도면이고, 도 6은 본 발명의 일 실시 예에 의한 제1 스위치 및 제2 스위치의 동작 여부에 따른 회로를 설명하기 위한 도면이다. 도 6의 (a)는 제1 스위치(24)가 on 상태이고, 제2 스위치(25)가 off 상태일 때를, (b)는 제1 스위치(24)가 off 상태이고, 제2 스위치(25)가 on 상태일 때의 회로 동작을 나타낸다.5 is a diagram showing the structure of a TS-SS analog-to-digital conversion device according to an embodiment of the present invention, and FIG. It is a diagram for explaining the circuit. 6 (a) shows when the
도 6을 참조하면, 본 발명의 일 실시 예에 의한 TS-SS 아날로그-디지털 변환 장치는 복수의 샘플링 커패시터(51, 52, 53), 두 개의 비교기(61, 62), 복수의 스위치(71, 72, 73, 74), 카운팅부(41), 제어부(80)를 포함할 수 있다.Referring to FIG. 6, the TS-SS analog-to-digital converter according to an embodiment of the present invention includes a plurality of
TS-SS 아날로그 디지털 변환 장치는 픽셀 신호를 일측 단자로 입력 받고, 램프 신호 발생 장치로부터 인가되는 램프 신호(제1 출력 전압 또는 제2 출력 전압)를 타측 단자로 입력받아 제어부의 제어 신호에 따라 두 신호의 값을 비교하여 비교 신호를 출력하는 비교기(61), 전체 A/D 변환 범위 중 기 설정된 기준전압(V_CM)을 기초로 픽셀 신호의 크기에 따라 MSB 코드를 결정한 후, 결정된 MSB 코드에 따라 LSB 변환 동작의 시작점을 결정하는 제어부 및 램프 신호가 하강 또는 상승하는 시점부터 비교 신호가 반전되는 때까지 제어부로부터의 클럭을 카운팅하여 카운팅 정보를 출력하는 카운팅부를 포함할 수 있다.The TS-SS analog-to-digital conversion device receives a pixel signal through one terminal and receives a ramp signal (first output voltage or second output voltage) applied from the ramp signal generator through the other terminal, and receives two outputs according to the control signal of the control unit. A
램프 신호 생성 장치(20)는 하강 램프 신호인 제1 출력 전압(V_FR)과 상승 램프 신호인 제2 출력 전압(V_RR)을 생성할 수 있다.The ramp
비교기(61)의 제1 입력단(-)과 제2 입력단(+)의 V_INN 및 V_INP 노드에 스위치(71, 73)이 각각 추가되고, 램프 신호 생성 장치(20)의 출력 중 하나인 제2 출력 전압(V_RR)에 연결될 것이다.
본 발명의 일 실시 예에 의한 TS-SS 아날로그-디지털 변환 장치는 전체 A/D 기준의 하프 램핑 프로세스로 1-MSB 코드를 결정할 수 있다. 도 7의 (a)는 MSB 코드가 0, (b)는 MSB 코드가 1인 경우를 나타낸다. 이 후 기존의 SS 아날로그-디지털 변환 장치와 동일한 프로세스로 LSB 코드 변환을 수행할 것이다.The TS-SS analog-to-digital conversion device according to an embodiment of the present invention may determine the 1-MSB code through a half ramping process based on the entire A/D. (a) of FIG. 7 shows a case where the MSB code is 0, and (b) shows a case where the MSB code is 1. After that, LSB code conversion will be performed in the same process as the existing SS analog-to-digital converter.
도 7은 TS-SS 아날로그-디지털 변환 장치의 타이밍 다이어그램과 파형을 도시한 도면이다. TS-SS 아날로그-디지털 변환은 A/D 변환 기간(A/D_SIG)동안 P_MSB와 P_LSB의 단계를 통해 수행된다. 7 is a diagram showing a timing diagram and waveform of a TS-SS analog-to-digital converter. TS-SS analog-to-digital conversion is performed through the steps of P_MSB and P_LSB during the A/D conversion period (A/D_SIG).
P_MSB에서, 램프 신호 발생 장치는 전체 A/D 변환 범위(ΔV_REF)의 절반인 하프 램핑(ΔV_CM)을 기준으로, 픽셀 신호의 크기에 따라 MSB 코드를 먼저 변환하고(상위 섹션: MSB=0, 하위 섹션: MSB=1), 이 후 LSB 코드 변환을 수행할 수 있다(하프 램핑 프로세스).In P_MSB, the ramp signal generator first converts the MSB code according to the size of the pixel signal (upper section: MSB=0, lower section: MSB=1), after which LSB code conversion can be performed (half ramping process).
구체적으로 설명하면, 하프 램핑 프로세스에서 제2 출력 전압(V_RR)은 전체 A/D 변환 범위의 최대 값(V_REFP)에서 기준 전압(V_CM)까지, 제1 출력 전압(V_FR)은 전체 A/D 변환 범위의 최소 값(V_REFN)에서 기준 전압(V_CM)까지의 범위에 포함될 수 있게 처리될 것이다.Specifically, in the half ramping process, the second output voltage (V_RR) is from the maximum value (V_REFP) of the entire A/D conversion range to the reference voltage (V_CM), and the first output voltage (V_FR) is the entire A/D conversion It will be processed so that it can be included in the range from the minimum value of the range (V_REFN) to the reference voltage (V_CM).
따라서 비교기(61)의 제2 입력단(+)의 V_INP 노드는 기준 전압(V_CM)이 되고, 비교기(61)는 제1 입력단(-)의 V_INN 노드와 제2 입력단(+)의 V_INP 노드를 동시에 비교하여 D_MSB를 생성할 수 있다. D_MSB는 카운팅부(41)의 1비트 메모리에 저장될 수 있다.Therefore, the V_INP node of the second input terminal (+) of the
P_LSB는 D_MSB를 기반으로 하여, 램프 신호 발생 장치의 출력 전압(제1 출력 전압 혹은 제2 출력 전압) 중 하나가 전체 A/D 변환 범위의 기준 전압(V_CM) 위치에서 V_INN 노드를 따르도록 선택될 것이다.P_LSB is based on D_MSB, so that one of the output voltages (first output voltage or second output voltage) of the ramp signal generator is selected to follow the V_INN node at the position of the reference voltage (V_CM) in the entire A / D conversion range. will be.
P_LSB는 MSB가 0(V_INN>V_CM)이면 상향 램프 신호가 요구되어 도 8의 (a)와 같이 제1 출력 전압(V_RR)을 선택하여 A/D 변환을 수행할 수 있으며, 이 때 얻어진 변환 결과인 D_LSB는 N 비트 로컬 카운터의 래치에 저장될 수 있다. 반면, MSB가 1(V_INN<V_CM)이면 하향 램프 신호가 요구되어 도 8의 (b)와 같이 제2 출력 전압(V_FR)을 선택하여 A/D 변환을 수행할 수 있다.When the MSB of P_LSB is 0 (V_INN>V_CM), an up ramp signal is requested, and A/D conversion can be performed by selecting the first output voltage (V_RR) as shown in FIG. 8(a), and the conversion result obtained at this time D_LSB may be stored in the latch of the N-bit local counter. On the other hand, if the MSB is 1 (V_INN<V_CM), a down ramp signal is requested, and A/D conversion can be performed by selecting the second output voltage V_FR as shown in FIG. 8(b).
마지막으로 본 발명의 일 실시 예에 의한 TS-SS 아날로그-디지털 변환 장치는 D_MSB와 D_LSB를 코드 가중치에 따라 병합하여 전체 디지털 코드(D_FULL)를 생성할 수 있다. Finally, the TS-SS analog-to-digital converter according to an embodiment of the present invention may generate a full digital code (D_FULL) by merging D_MSB and D_LSB according to code weights.
본 발명의 일 실시 예에 의한 싱글 슬롭 아날로그-디지털 변환 장치는 램프 신호 발생 장치(20)의 제1 출력 전압과 제2 출력 전압의 차동 램프 신호를 사용할 수 있다. 이 때 램프 신호 발생 장치(20)가 정확하게 동작을 하였더라도 프로세스 불일치로 인해 제1 출력 전압과 제2 출력 전압의 기울기의 차이가 발생함에 따라 선형성 오류가 발생할 가능성이 있다.The single-slope analog-to-digital converter according to an embodiment of the present invention may use a differential ramp signal between the first output voltage and the second output voltage of the
또한 제1 출력 전압과 제2 출력 전압이 서로 다른 경로에 공급됨에 따라 비교기(61)의 제2 입력단(+)의 기생 커패시터(C_P, Parasitic Capacitor)가 오류를 더 증폭시킬 수 있다. 구체적으로 제1 출력 전압은 기생 커패시터의 영향을 받지 않으나, 제2 출력 전압은 기생 커패시터의 영향으로 이득 오류가 발생할 수 있어, 서로 다른 경로로 인한 기울기 오차(ΔV_CMХ(1-C_SP/(C_SP+C_P)))가 생길 수 있다. 이는 제2 출력 전압이 P_LSB에서 기준 전압(V_CM)에 도달하지 않았음을 의미하여, ΔVFR<ΔVRR인 경우 신호 손실이 발생하여 상당한 선형성 오류가 발생할 것이다.In addition, as the first output voltage and the second output voltage are supplied to different paths, the parasitic capacitor (C_P) of the second input terminal (+) of the
그러나 본 발명의 일 실시 예에 의한 TS-SS 아날로그-디지털 변환 장치는 상기 선형성 오류를 단순히 아날로그-디지털 변환 장치의 각 열에서 발생하는 오프셋 오차로 간주할 수 있다. 제1 출력 전압은 P_MSB에서 모든 열에 공급되며, 그 결과에 따라 P_LSB은 제1 출력 전압 또는 제2 출력 전압을 기반으로 기준 전압(V_CM)에서 시작할 것이다.However, the TS-SS analog-to-digital converter according to an embodiment of the present invention may simply regard the linearity error as an offset error generated in each column of the analog-to-digital converter. The first output voltage is supplied to all columns at P_MSB, and depending on the result, P_LSB will start at the reference voltage (V_CM) based on the first output voltage or the second output voltage.
다시 말해서 선형성 오류는 도 9와 같이 누락된 신호를 처리하기 위해 P_MSB의 중복 범위(ΔVRD)를 통합함으로써 해결할 수 있다. 제1 출력 전압이 누락된 신호 범위(도 8) 내에 위치하면, D_FULL은 1000일 것이고, ΔVRD를 통합하면 누락된 신호 범위를 제1 출력 전압 내에서 D_LSB로 표현할 수 있게 되어 결론적으로 D_LSB의 결과는 D_FULL(=D_MSB(0000)+D_LSB(1010))과 동일한 1010이 될 것이다.In other words, the linearity error can be solved by integrating the overlapping range (ΔVRD) of P_MSB to process the missing signal as shown in FIG. If the first output voltage is located within the missing signal range (FIG. 8), D_FULL will be 1000, and integrating ΔVRD makes it possible to express the missing signal range as D_LSB within the first output voltage. Consequently, the result of D_LSB is It will be 1010 equal to D_FULL (= D_MSB(0000)+D_LSB(1010)).
도 9는 본 발명의 일 실시 예에 의한 싱글 슬롭 아날로그-디지털 변환 장치의 디지털 교정 모드에 대한 타이밍 다이어그램과 파형을 나타낸 도면이다. 제1 출력 전압은 종래 램프 신호 발생 장치에 추가된 제3 스위치를 통해 비교기(61)의 제1 입력단(-)의 노드에 인가되고, 제2 출력 전압은 C_SP를 통해 비교기(61)의 제2 입력단(+)의 노드에 교류 결합된다. 따라서 도 10를 참조하면, 제1 출력 전압과 제2 출력 전압은 도 10의 컬럼 버퍼에 의해 제공되기 때문에 메가 픽셀 CIS 시스템에서 컬럼 수가 증가하더라도 오류가 증가하지 않음을 나타낸다.9 is a diagram showing timing diagrams and waveforms for a digital calibration mode of a single slope analog-to-digital converter according to an embodiment of the present invention. The first output voltage is applied to the node of the first input terminal (-) of the
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.The embodiments of the present invention disclosed in the present specification and drawings are only presented as specific examples to easily explain the technical content of the present invention and help understanding of the present invention, and are not intended to limit the scope of the present invention. It is obvious to those skilled in the art that other modified examples based on the technical spirit of the present invention can be implemented in addition to the embodiments disclosed herein.
Claims (7)
전체 A/D 변환 범위 중 미리 설정된 크기에 해당되는 기준 전압, 제1 출력 전압 혹은 제2 출력 전압, 상기 픽셀 신호의 크기를 기반으로 MSB 코드를 결정한 후, 상기 결정된 MSB 코드에 따라 LSB 변환 동작의 시작점을 결정하는 제어부; 및
제1 출력 전압이 하강 또는 제2 출력 전압이 상승하는 시점부터 상기 비교 신호가 반전되는 때까지 상기 제어부로부터의 클럭을 카운팅하여 카운팅 정보를 출력하는 카운팅부;를 포함하는 아날로그-디지털 변환 장치.
Receives a pixel signal as one terminal and a first output voltage or a second output voltage generated from the first and second resistors included in the lamp signal generator as the other terminal, compares the values of the two signals, and outputs a comparison signal. comparison unit;
After determining the MSB code based on the reference voltage, the first output voltage or the second output voltage corresponding to the preset size of the entire A / D conversion range, and the size of the pixel signal, the LSB conversion operation is performed according to the determined MSB code. a control unit that determines a starting point; and
and a counting unit configured to output counting information by counting clocks from the control unit from the time point when the first output voltage falls or the second output voltage rises until the comparison signal is inverted.
제1 스위치 및 제2 스위치;
제1 스위치 및 제2 스위치에 각각 연결된 제1 저항 및 제2 저항을 포함하여,
제1 스위치와 제2 스위치가 서로 반대되는 스위칭 상태가 되도록 제어하는 아날로그-디지털 변환 장치.
The method of claim 1, wherein the ramp signal generator,
a first switch and a second switch;
Including a first resistor and a second resistor respectively connected to the first switch and the second switch,
An analog-to-digital conversion device that controls a first switch and a second switch to be in opposite switching states.
제1 스위치 및 제2 스위치의 제어에 따라 제1 저항 및 제2 저항에 인가되는 전류를 기반으로 제1 출력 전압 및 제2 출력 전압을 각각 생성하는 아날로그-디지털 변환 장치.
The method of claim 2, wherein the ramp signal generator,
An analog-to-digital converter for generating a first output voltage and a second output voltage, respectively, based on currents applied to the first resistor and the second resistor under the control of the first switch and the second switch.
P_MSB에서, 전체 A/D 변환 범위(ΔV_REF)의 절반인 하프 램핑(ΔV_CM)을 기준으로, 제1 출력 전압은 전체 A/D 변환 범위의 최소 값에서 기준 전압까지의 범위에, 제2 출력 전압은 전체 A/D 변환 범위의 최대 값에서 기준 전압까지의 범위에 포함되는 아날로그-디지털 변환 장치.
The method of claim 1, wherein the ramp signal generator
In P_MSB, based on half ramping (ΔV_CM) that is half of the entire A/D conversion range (ΔV_REF), the first output voltage is in the range from the minimum value of the entire A/D conversion range to the reference voltage, the second output voltage is an analog-to-digital conversion device included in the range from the maximum value of the entire A/D conversion range to the reference voltage.
상기 픽셀 신호가 상기 기준 전압보다 크면 제1 출력 전압을 상기 비교부의 비반전 단자의 전압으로 설정하는 아날로그-디지털 변환 장치.
According to claim 3,
and setting a first output voltage to a voltage of a non-inverting terminal of the comparator when the pixel signal is greater than the reference voltage.
상기 픽셀 신호가 상기 기준 전압보다 작으면 제2 출력 전압을 상기 비교부의 비반전 단자의 전압으로 설정하는 아날로그-디지털 변환 장치.
According to claim 3,
and setting a second output voltage to a voltage of a non-inverting terminal of the comparator when the pixel signal is less than the reference voltage.
상기 카운팅부로부터 수신한 상기 카운팅 정보를 저장하기 위한 메모리부를 더 포함하고,
상기 메모리부는, 1 비트의 상기 MSB 코드를 저장하기 위한 물리적 또는 논리적으로 구분된 저장영역을 포함하는 아날로그-디지털 변환 장치.According to claim 1,
Further comprising a memory unit for storing the counting information received from the counting unit,
The memory unit includes a physically or logically partitioned storage area for storing the 1-bit MSB code.
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