KR20230020408A - 감소된 기생 커패시턴스를 위한 부가적인 하단 채널을 갖는 gaa(gate-all-around) 트랜지스터들 및 제조 방법들 - Google Patents

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Abstract

감소된 기생 커패시턴스를 위한 부가적인 하단 채널(234)을 갖는 GAA(gate-all-around) 트랜지스터들(200) 및 이를 제조하는 방법들은 소스 구역(230)과 드레인 구역(232) 사이에 포지셔닝된 하나 이상의 채널들(210)을 포함한다. 나노와이어 또는 나노슬래브 반도체들일 수 있는 하나 이상의 채널들은 게이트 재료(212)에 의해 둘러싸인다. GAA 트랜지스터는 GAA 트랜지스터 내의 SOI(silicon on insulator) 기판(218, 220)과 게이트 재료의 하단 섹션 사이에 부가적인 반도체 채널(234)을 더 포함한다. 때때로 하단 채널로 지칭되는 이러한 부가적인 채널은 GAA 트랜지스터 내의 다른 채널들보다 얇을 수 있으며, 그의 길이보다 작은 두께를 가질 수 있다.

Description

감소된 기생 커패시턴스를 위한 부가적인 하단 채널을 갖는 GAA(GATE-ALL-AROUND) 트랜지스터들 및 제조 방법들
[0001] 본 출원은, 발명의 명칭이 "GATE-ALL-AROUND (GAA) TRANSISTORS WITH ADDITIONAL BOTTOM CHANNEL FOR REDUCED PARASITIC CAPACITANCE AND METHODS OF FABRICATION"으로 2020년 6월 5일자로 출원된 미국 특허 출원 시리얼 넘버 제16/893,993호를 우선권으로 주장하며, 그 특허 출원은 그 전체가 인용에 의해 본 명세서에 포함된다.
[0002] 본 개시내용의 기술은 일반적으로 집적 회로(IC)들을 형성하는 반도체 디바이스들에 관한 것으로, 더 상세하게는 GAA(gate-all-around) 트랜지스터들(예컨대, 나노와이어(nanowire), 나노슬래브(nanoslab), 나노시트(nanosheet) 트랜지스터들)과 같은 게이트 어라운드 트랜지스터들에 관한 것이다.
[0003] 트랜지스터들은 현대의 전자 디바이스들에서 본질적인 컴포넌트들이다. 많은 수들의 트랜지스터들이 많은 현대의 전자 디바이스들의 집적 회로(IC)들에서 이용된다. 예컨대, 컴포넌트들, 이를테면 CPU(central processing unit)들, GPU(graphics processing unit)들, 및 메모리 시스템들 각각은 로직 회로들 및 메모리 디바이스들에 대해 많은 양의 트랜지스터들을 이용한다. 더 많은 컴퓨팅 전력이 동일한 사이즈의 디바이스들에서 이용가능하게 될 수 있도록 다이 영역을 보존하기 위해 개별 트랜지스터들의 사이즈를 감소시키기 위한 요구가 존재한다. 트랜지스터들의 사이즈를 감소시키기 위한 압력은 게이트 엘리먼트가 트랜지스터의 채널을 둘러싸는 GAA(gate-all-around) 트랜지스터들의 사용을 유발했다. 채널 주위에 게이트를 제공함으로써, 다른 게이트 지오메트리들에 비해, 특히 짧은 채널들의 경우 채널에 대한 제어가 개선된다. 그러한 GAA 트랜지스터들의 사이즈를 감소시키기 위한 추가적인 압력들은 기생 커패시턴스의 상승을 야기했으며, 이는 결과적인 트랜지스터의 성능을 제한할 수 있다.
[0004] 상세한 설명에 개시된 양상들은 감소된 기생 커패시턴스를 위한 부가적인 하단 채널을 갖는 GAA(gate-all-around) 트랜지스터들 및 이를 제조하는 방법들을 포함한다. 예시적인 양상들에서, GAA 트랜지스터가 제공된다. GAA 트랜지스터는 소스 구역과 드레인 구역 사이에 포지셔닝된 하나 이상의 채널들을 포함한다. 나노와이어, 나노시트, 또는 나노슬래브 반도체들일 수 있는 하나 이상의 채널들은 게이트 재료에 의해 둘러싸인다. GAA 트랜지스터는 GAA 트랜지스터 내의 SOI(silicon on insulator) 기판과 게이트 재료의 하단 섹션 사이에 부가적인 반도체 채널을 더 포함한다. 때때로 하단 채널로 지칭되는 이러한 부가적인 채널은 GAA 트랜지스터 내의 다른 채널들보다 얇을 수 있으며, 그의 길이보다 작은 두께를 가질 수 있다. 이러한 하단 채널을 추가함으로써, GAA 트랜지스터에 대한 게이트를 형성하는 재료는 적어도 하단 채널의 두께만큼 SOI 기판으로부터 물리적으로 멀리 이격된다. 물리적 지오메트리의 이러한 변화는 게이트의 전도성 부분들로 하여금 기판의 전도성 부분들로부터 이격되게 하며, 그에 의해, 이격되지 않았다면 GAA 트랜지스터 디바이스 내의 게이트와 기판 사이에서 발생할 수 있는 기생 커패시턴스를 감소시킨다. 추가로, 하단 채널의 사이즈는 원하는 누설 전류 및 채널에 대한 제어의 용이성에 기반하여 선택될 수 있다.
[0005] 이와 관련하여, 일 양상에서, 집적 회로(IC)가 개시된다. IC는 평면에서 연장되는 상단 표면을 포함하는 기판을 포함한다. IC는 또한, 기판의 상단 표면 위에 그리고 그 상에 포지셔닝된 절연체 층을 포함한다. IC는 또한 GAA 트랜지스터를 포함한다. GAA 트랜지스터는 절연체 층 위에 그리고 그 상에 포지셔닝된다. GAA 트랜지스터는 평면에 직교하는 수직 축, 평면에 평행한 측방향 축, 및 평면에 평행한 종축(longitudinal axis)을 갖는다. GAA 트랜지스터는 종축을 따른 주축(primary axis)을 갖는 제1 채널을 포함한다. 제1 채널은 평면에 평행하게 연장되고, 기판의 상단 표면 위에 포지셔닝된다. 제1 채널은 주축에 평행한 복수의 측면들을 포함한다. 제1 채널은 또한 제1 채널의 주축에 평행한 복수의 측면들로부터 형성된 둘레를 포함한다. GAA 트랜지스터는 또한, 제1 채널의 둘레 주위로 연장되는 게이트를 포함하며, 게이트는 하단 섹션을 포함한다. 게이트의 하단 섹션은 제1 채널과 절연체 층 사이에 수직으로 포지셔닝된다. 하단 섹션은 종축에 평행한 게이트 길이를 갖는다. GAA 트랜지스터는 또한, 게이트의 하단 섹션과 절연체 층 사이에 하단 채널을 포함한다. 하단 채널은 수직 축을 따른 두께를 가지며, 두께는 게이트 길이의 1/3 이하이다.
[0006] 다른 양상에서, IC가 개시된다. IC는 평면에서 연장되는 상단 표면을 포함하는 기판을 포함한다. IC는 또한, 기판의 상단 표면 위에 그리고 그 상에 포지셔닝된 절연체 층을 포함한다. IC는 또한 GAA 트랜지스터를 포함한다. GAA 트랜지스터는 절연체 층 위에 그리고 그 상에 포지셔닝된다. GAA 트랜지스터는 평면에 직교하는 수직 축, 평면에 평행한 측방향 축, 및 평면에 평행한 종축을 갖는다. GAA 트랜지스터는 종축을 따른 주축을 갖는 제1 채널을 포함한다. 제1 채널은 평면에 평행하게 연장되고, 기판의 상단 표면 위에 포지셔닝된다. 제1 채널은 수직 축을 따른 제1 두께를 포함한다. 제1 채널은 또한, 주축에 평행한 복수의 측면들을 포함한다. 제1 채널은 또한 제1 채널의 주축에 평행한 복수의 측면들로부터 형성된 둘레를 포함한다. GAA 트랜지스터는 제1 채널의 둘레 주위로 연장되는 게이트를 포함한다. 게이트는 하단 섹션을 포함한다. 게이트의 하단 섹션은 제1 채널과 절연체 층 사이에 수직으로 포지셔닝된다. GAA 트랜지스터는 또한, 게이트의 하단 섹션과 절연체 층 사이에 하단 채널을 포함한다. 하단 채널은 수직 축을 따른 하단 채널 두께를 갖는다. 하단 채널 두께는 제1 두께보다 작다.
[0007] 다른 양상에서, IC를 형성하는 방법이 개시된다. 방법은 절연체 층을 갖는 기판을 형성하는 단계를 포함하며, 절연체 층은 평면에서 연장되는 평면 상단 표면을 갖는다. 방법은 또한, GAA 트랜지스터를 형성하는 단계를 포함하며, GAA 트랜지스터는 절연체 층의 상단 표면 위에 그리고 그 상에 포지셔닝된다. GAA 트랜지스터는 평면에 수직인 수직 축, 평면에 평행한 측방향 축, 및 평면에 평행한 종축을 갖는다. GAA 트랜지스터를 형성하는 단계는 절연체 층의 상단 표면 상에 하단 채널을 형성하는 단계를 포함하며, 하단 채널은 하단 두께를 갖는다. GAA 트랜지스터를 형성하는 단계는 또한, 하단 채널 위에 게이트를 형성하는 단계를 포함하며, 게이트는 게이트 길이를 갖고, 게이트 길이는 하단 두께보다 적어도 3배 더 크다.
[0008] 다른 양상에서, IC를 형성하는 방법이 개시된다. 방법은 절연체 층을 갖는 기판을 형성하는 단계를 포함하며, 절연체 층은 평면에서 연장되는 평면 상단 표면을 갖는다. 방법은 또한, GAA 트랜지스터를 형성하는 단계를 포함하며, GAA 트랜지스터는 절연체 층의 상단 표면 위에 그리고 그 상에 포지셔닝된다. GAA 트랜지스터는 평면에 수직인 수직 축, 평면에 평행한 측방향 축, 및 평면에 평행한 종축을 갖는다. GAA 트랜지스터를 형성하는 단계는 절연체 층의 상단 표면 상에 하단 채널을 형성하는 단계를 포함하며, 하단 채널은 하단 두께를 갖는다. GAA 트랜지스터를 형성하는 단계는 또한, 하단 채널 위에 게이트를 형성하는 단계를 포함한다. GAA 트랜지스터를 형성하는 단계는 또한, 게이트 위에 제1 채널을 형성하는 단계를 포함하며, 제1 채널은 하단 두께보다 큰 제1 두께를 갖는다.
[0009] 도 1a는 종래의 GAA(gate-all-around) 트랜지스터 디바이스의 사시도이다.
[0010] 도 1b는 도 1a의 GAA 트랜지스터 디바이스의 게이트 바디(body)의 측단면도이다.
[0011] 도 1c는 도 1b의 라인 1C-1C를 따라 취해진 도 1a 및 도 1b의 GAA 트랜지스터 디바이스의 게이트 바디의 측단면도이다.
[0012] 도 2는 본 개시내용의 예시적인 양상에 따른, 기생 커패시턴스를 감소시키기 위해 기판 위의 절연체와 게이트 사이의 하단 채널을 갖는 GAA 트랜지스터 디바이스의 측단면도이다.
[0013] 도 3은 도 2의 GAA 트랜지스터 디바이스를 제조하기 위한 예시적인 프로세스를 예시한 흐름도이다.
[0014] 도 4a 내지 도 4i는 상이한 프로세스 단계들에서 취해진 도 3의 프로세스에 의해 행해지는 GAA 트랜지스터 디바이스의 단면도들이다.
[0015] 도 5는 도 2의 GAA 트랜지스터 디바이스와 같은 GAA 트랜지스터 디바이스(들)를 포함하는 집적 회로(IC)들을 포함할 수 있는 예시적인 프로세서-기반 시스템의 블록 다이어그램이다.
[0016] 도 6은 IC로부터 형성된 RF(radio frequency) 컴포넌트들을 포함하는 예시적인 무선 통신 디바이스의 블록 다이어그램이며, 여기서 그 무선 통신 디바이스 내의 컴포넌트들 중 임의의 컴포넌트는 도 2의 GAA 트랜지스터 디바이스와 같은 GAA 트랜지스터 디바이스(들)를 포함하는 IC들을 포함할 수 있다.
[0017] 이제 도면의 도들을 참조하여, 본 개시내용의 수 개의 예시적인 양상들이 설명된다. 단어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는 것"을 의미하도록 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에 설명된 임의의 양상은 다른 양상들에 비해 바람직하거나 유리한 것으로서 반드시 해석되는 것은 아니다.
[0018] 상세한 설명에 개시된 양상들은 감소된 기생 커패시턴스를 위한 부가적인 하단 채널을 갖는 GAA(gate-all-around) 트랜지스터들 및 이를 제조하는 방법들을 포함한다. 예시적인 양상들에서, GAA 트랜지스터가 제공된다. GAA 트랜지스터는 소스 구역과 드레인 구역 사이에 포지셔닝된 하나 이상의 채널들을 포함한다. 나노와이어, 나노시트, 또는 나노슬래브 반도체들일 수 있는 하나 이상의 채널들은 게이트 재료에 의해 둘러싸인다. GAA 트랜지스터는 GAA 트랜지스터 내의 SOI(silicon on insulator) 기판과 게이트 재료의 하단 섹션 사이에 부가적인 반도체 채널을 더 포함한다. 때때로 하단 채널로 지칭되는 이러한 부가적인 채널은 GAA 트랜지스터 내의 다른 채널들보다 얇을 수 있으며, 그의 길이보다 작은 두께를 가질 수 있다. 이러한 하단 채널을 추가함으로써, GAA 트랜지스터에 대한 게이트를 형성하는 재료는 적어도 하단 채널의 두께만큼 SOI 기판으로부터 물리적으로 멀리 이격된다. 물리적 지오메트리의 이러한 변화는 게이트의 전도성 부분들로 하여금 기판의 전도성 부분들로부터 이격되게 하며, 그에 의해, 이격되지 않았다면 GAA 트랜지스터 디바이스 내의 게이트와 기판 사이에서 발생할 수 있는 기생 커패시턴스를 감소시킨다. 추가로, 하단 채널의 사이즈는 원하는 누설 전류 및 채널에 대한 제어의 용이성에 기반하여 선택될 수 있다.
[0019] 본 개시내용의 특정한 양상들을 다루기 전에, 기생 커패시턴스가 발생할 수 있는 곳을 강조하고 본 개시내용의 논의를 위한 맥락을 제공하기 위해(이는 도 2를 참조하여 아래에서 시작됨) 도 1a 내지 도 1c를 참조하여 종래의 GAA 트랜지스터 디바이스의 개요가 제공된다. 편의를 위해, 각각의 도 1a 내지 도 2 및 도 4a 내지 도 4i에 대해 축 범례가 제공된다.
[0020] 이와 관련하여, 도 1a 및 1b는 각각, FET(field-effect transistor)일 수 있고 더 구체적으로는 나노와이어 GAA(gate-all-around) 트랜지스터(100)인 예시적인 트랜지스터의 사시도 및 측면도를 예시한다. GAA 트랜지스터(100)가 GAA FET로 간주될 수 있지만, 그것이 본 명세서에서 단지 GAA 트랜지스터로 지칭된다는 것을 유의한다. 도 1a에 도시된 바와 같이, GAA 트랜지스터(100)는, 집합 채널(108)을 형성하는 복수의 나노와이어 구조들(106(1) 내지 106(3))을 포함하는 나노와이어 채널 구조(104)를 포함하는 채널 바디(102)를 포함한다. 복수의 나노와이어 구조들(106(1) 내지 106(3))은, 주어진 채널 바디(102) 높이에 대한 채널 전류 밀도를 증가시키고, 그에 따라, 증가된 구동 강도(즉, 구동 전류)에 대한 유효 채널 폭을 증가시키기 위해, 수직으로(즉, Y축을 따라) 적층된 어레인지먼트(arrangement)로 배열된다. 이러한 예에서, 나노와이어 구조들(106(1) 내지 106(3))은, 그들이 수직(Y-축) 방향에서 높은 것보다 수평(X-축) 방향에서 더 긴 나노슬래브들(110(1) 내지 110(3))이다.
[0021] 도 1b는 도 1a의 GAA 트랜지스터(100) 내의 채널 바디(102)의 확대 측면도를 예시한다. 도 1b에 도시된 바와 같이, 금속 재료 형태의 게이트 재료(112)는 나노와이어 구조들(106(1) 내지 106(3))을 완전히 둘러싼다. 게이트 재료(112)가 배치되기 전에, 나노와이어 구조들(106(1) 내지 106(3))로부터 게이트 재료(112)를 절연시키기 위해 계면 층(114(1) 내지 114(3)), 뒤이어 하이-K(high-K) 유전체 재료 층(116(1) 내지 116(3))이 개개의 나노와이어 구조들(106(1) 내지 106(3)) 주위에 배치된다. 계면 층 및 하이-K 유전체 층이 도 1a에서 보이지만, 도면 부호들은 도 1a를 어지럽히는 것을 피하기 위해 생략된다는 것을 유의한다. 전압을 게이트 재료(112)에 인가하는 것은 전류가 활성 모드 동안 나노와이어 구조들(106(1) 내지 106(3))을 통해 흐르게 하기 위해 나노와이어 구조들(106(1) 내지 106(3))의 전기장을 제어한다.
[0022] 나노와이어 구조들(106(1) 내지 106(3)) 각각의 (Y-축의) 높이는 이러한 예에서 높이 Hwire이다. 인접한 나노와이어 구조들(106(1) 내지 106(3))은 도 1b에 도시된 바와 같이 서로 거리 Dsus만큼 분리되어 있다. 이러한 거리 Dsus는 게이트 재료(112)가 인접한 나노와이어 구조들(106(1) 내지 106(3)) 주위 및 그들 사이에 완전히 배치되게 허용하도록 제공되어, 게이트 재료(112)가 GAA 트랜지스터(100)의 나노와이어 구조들(106(1) 내지 106(3))에 의해 형성된 집합 채널(108)의 더 큰 정전식 제어를 가질 수 있게 한다. 거리 Dsus는 나노와이어 채널 구조(104)와 같은 종래의 나노와이어 채널 구조에서 일 예로서 14 나노미터(nm)일 수 있다.
[0023] 채널 바디(102)는 벌크 실리콘(Si) 바디와 같은 기판(118)의 상단 상에 (즉, Y-방향으로) 형성될 수 있다.
[0024] 도 1c는 도 1b의 라인 1C-1C를 따라 취해진 채널 바디(102)의 단면도이다. 배향의 변화 때문에, 집합 채널(108)을 형성하는 나노와이어 구조들(106(1) 내지 106(3))은 이제 게이트 재료(112)를 상단 게이트 섹션(120), 중간 게이트 섹션(122), 및 하단 게이트 섹션(124)으로 샌드위치하는 것처럼 보인다(그리고, 이는 단일 구조일 수 있더라도, 게이트들의 스택으로 지칭될 수 있음). 섹션들(120, 122, 및 124) 각각이 게이트 재료(112)로 제조되고 사실상 연속적인 구조(도 1a 및 도 1b에서 더 잘 보임)라는 것이 인식되어야 한다. 하단 게이트 섹션(124)은 기판(118)에 물리적으로 근접하며, 이들 사이에는 유전체 유형의 재료들만이 존재한다. 도 1a 및 도 1b에는 예시되지 않았지만, 나노와이어 구조들(106(1) 내지 106(3))은 절연 재료(126)에 접하고, 계면 층들(114(1) 내지 114(3))은 그러한 절연 재료(126)보다 게이트 섹션들(120, 122, 124)에 더 가깝게 포지셔닝된다. 하이-K 유전체 재료 층들(116(1)-116(3))은 게이트 재료(112)에 바로 인접해 있다.
[0025] 도 1c를 계속 참조하면, 이제 소스 구역(128) 및 드레인 구역(130)을 보는 것이 가능하다. 소스 구역(128)이 집합 채널(108)의 좌측(Z-축을 사용함) 상에 있는 것으로 도시되어 있고 드레인 구역(130)이 집합 채널(108)의 우측 상에 있는 것으로 도시되어 있지만, 이들이 GAA 트랜지스터(100)의 동작을 실질적으로 변화시키지 않으면서 스위칭될 수 있다는 것이 인식되어야 한다.
[0026] 기판(118)과 소스 구역(128) 사이에 형성된 기생 커패시턴스(132) 및 드레인 구역(130)과 기판(118) 사이에 형성된 부가적인 기생 커패시턴스(134)가 존재할 수 있다. 더 추가적인 기생 커패시턴스(136)가 하단 게이트 섹션(124)과 기판(118) 사이에 형성될 수 있다. 이러한 커패시턴스는 커패시터의 제2 플레이트로서 작용하는 기판(118)으로부터 적어도 유전체 재료(116(3))만큼 이격된 커패시터의 제1 플레이트로서 작용하는 게이트 재료(112)의 금속에 의해 생성된다. 커패시턴스는 다음의 잘 이해되는 수학식에 따라 "플레이트"의 영역 A 및 플레이트들 사이의 공간 (d)로부터 계산될 수 있으며:
Figure pct00001
여기서,
Figure pct00002
는 전기 상수이다(
Figure pct00003
). 이러한 기생 커패시턴스는 성능에 부정적인 영향을 주고, 원치않는 전력 소비에 기여하고, 그리고/또는 증가된 누설 전류에 기여할 수 있다.
[0027] 하단 게이트 섹션(124)과 기판(118) 사이에 형성된 기생 커패시턴스(136)를 감소시키기 위해, 본 개시내용의 예시적인 양상들은 벌크 실리콘 기판 대신 SOI 기판의 섹션 위 및 하단 게이트 섹션 아래에 채널을 갖는 GAA 트랜지스터를 제공한다. 가장 기본적으로, 그러한 변화들은 위의 방정식에서 d를 증가시키며, 그에 의해 커패시턴스를 감소시킨다. 추가된 채널의 제어는, 게이트가 나노구조들(106(1)-106(3))에 대해 행해지는 것처럼 채널을 둘러싸지 않을 것이므로 난제이다. 따라서, 새로운 채널의 지오메트리는 도 2에 예시된 GAA 트랜지스터(200)를 참조하여 아래에서 더 양호하게 설명되는 바와 같이 제어를 용이하게 하도록 제어된다.
[0028] 제1 예시적인 양상에서, SOI는 완전히 SOI일 수 있다(즉, 절연체는 실리콘 기판과 동일 공간에 있음). 제2 예시적인 양상에서, SOI는 절연체의 풋프린트를 하단 채널 바로 아래로 제한할 수 있다.
[0029] 이와 관련하여, 도 2는 GAA 트랜지스터(200)를 도시하며, GAA 트랜지스터는 예시적인 양상에서, 감소된 기생 커패시턴스를 제공하기 위해 부가적인 하단 채널을 갖는 MOSFET(metal oxide semiconductor field-effect transistor)이다. 따라서, GAA 트랜지스터(200)는 또한 GAA FET로 지칭될 수 있다. 도 2는 도 1c와 동일한 관점으로부터 제공되며, X-축은 이미지 안팎으로 연장되고, Y-축은 수직 축이고, Z-축은 라벨링된 바와 같은 이미지의 좌측에서 우측(또는 우측에서 좌측)이다. GAA 트랜지스터(100)와 마찬가지로, GAA 트랜지스터(200)는 나노와이어, 나노시트, 또는 나노슬래브 구조들, 일반적으로는 집합 채널(208), 및 더 구체적으로는 상단 채널(210(1)), 중간 채널(210(2)), 및 하단 채널(210(3))을 형성하는 나노구조들(206(1) 내지 206(3))을 포함한다. 상단, 하단, 및 중간은 수직 또는 Y-축을 참조하여 사용된다. 채널들(210(1) 내지 210(3))은 각각 주축 또는 종축을 따른 (즉, Z-축을 따른) 개개의 채널 길이(210L(1) 내지 210L(3))를 갖는다. 예시적인 양상에서, 채널 길이들(210L(1) 내지 210L(3))은 균일하거나 동일하며, 대략 8 내지 20 나노미터(8 내지 20 nm)의 범위에 있을 수 있다. 추가로, 채널들(210(1) 내지 210(3))은 각각 수직 축을 따른(즉, y-축을 따른) 개개의 채널 두께(210T(1) 내지 210T(3))를 갖는다. 예시적인 양상에서, 채널 두께들(210T(1) 내지 210T(3))은 균일하거나 동일하며, 두께가 대략 12 내지 40 nm의 범위에 있을 수 있다.
[0030] 본 명세서에서 사용된 바와 같이, 대략은 5 퍼센트(5%) 이내에 있는 것으로 정의된다.
[0031] 도 2를 계속 참조하면, 게이트 재료(212)는 나노구조들(206(1) 내지 206(3))의 적어도 일부를 둘러싼다. 특히, 나노구조들(206(1) 내지 206(3))은 복수(예컨대, 4개)의 측면들으로부터 형성된 둘레를 갖고, 게이트 재료(212)는 Z-축을 따른 채널 길이(210L(1) 내지 210L(3))의 적어도 일부에 대해 이러한 둘레 주위로 연장된다.
[0032] (도 1a, 도 1b의 게이트 재료(112)와 유사하게) 게이트 재료(212)가 X-축 상의 단부들로부터 보여질 때 Y-축 위아래로 수직으로 연장된다는 점에서, 게이트 재료(212)가 실제로 인접한다는 것이 이해되어야 한다(즉, 도 2의 이미지 "뒤에" 게이트 재료(212)의 수직 블록이 존재하고, 도 2의 이미지 "앞에" 다른 블록이 존재한다). 하이-K 유전체 재료 층들(216(1) 내지 216(3))은 게이트 재료(212)에 직접 인접하고, 차례로 계면 층들(214(1) 내지 214(3))에 의해 둘러싸인다.
[0033] 벌크 실리콘 기판(118) 대신, GAA 트랜지스터(200)는 절연체 층(218A) 및 기판(218B)으로부터 형성된 SOI 기판(218)을 사용한다. 절연체 층(218A)은 실리콘 산화물 재료일 수 있고, 기판(218B)은 실리콘(Si), 실리콘-게르마늄(SiGe), 또는 본 개시내용을 벗어나지 않는 일부 다른 반도체 재료일 수 있다. 기판(218B)은 X 축 및 Z 축을 따라 평면에서 연장되는 상단 표면(220)을 갖는다. 절연체 층(218A)은 기판(218B)의 상단 표면(220) 위에 그리고 그 상에 포지셔닝되며, 제1 예시적인 양상에서, 상단 표면(220) 전체가 절연체 층(218A)으로부터 형성되도록 기판(218B)과 동일 공간에 있다. 제2 예시적인 양상에서, 절연체 층(218A)은 채널(210)의 풋프린트와 거의 동일한 풋프린트(점선들(218A')에 의해 도시됨)를 가질 수 있다. GAA 트랜지스터(200)의 게이트 및 채널 스택은 절연체 층(218A) 위에 그리고 그 상에 포지셔닝되며, 상단 표면(220)의 평면에 직교하는 수직 축(즉, Y-축), 상단 표면(220)의 평면에 평행한 측방향 축(즉, X-축), 및 평면에 평행한(그리고 측방향 축에 수직인) 종축(즉, Z-축)을 갖는 것으로 간주될 수 있다.
[0034] GAA 트랜지스터(200)의 게이트 재료(212)는 하단 섹션(222), 중간 섹션(224), 및 상단 섹션(226)으로 개념화될 수 있다. 본 개시내용을 벗어나지 않으면서, 더 많은(또는 하단 나노구조(206(3))와 절연체 층(218A) 사이에 수직으로 포지셔닝된 적어도 하단 섹션(222)이 존재하는 한, 더 적은) 섹션들이 GAA 트랜지스터(200)에 존재할 수 있다는 것이 인식되어야 한다. 계면 층들(214(1) 내지 214(3)) 및 하이-K 유전체 재료 층들(216(1) 내지 216(3))에 부가하여, 섹션들(222, 224, 226)은 계면 층들(214(1) 내지 214(3))과 나노구조들(206(1) 내지 206(3)) 사이에 절연 재료(228)를 추가로 가질 수 있다. 나노구조들(206(1) 내지 206(3))은 GAA 트랜지스터(100)와 유사하게 소스 구역(230) 및 드레인 구역(232)으로 연장된다.
[0035] 하단 섹션(222)은 8 내지 20 nm 및 더 현실적으로는 12 내지 16 nm인, Z-축(즉, 종축)을 따라 연장되는 게이트 길이(222L)를 가질 수 있다. 하단 섹션(222)은 또한 수직 축(즉, Y-축)을 따른 두께(222T)를 가질 수 있다. 하단 섹션(222)의 치수들이 구체적으로 논의되지만, 다른 섹션들(224, 226)이 비슷한 치수들을 가질 수 있다는 것이 인식되어야 한다.
[0036] 상단 표면(220) 위에 포지셔닝된 나노구조들(206(1) 내지 206(3))에 부가하여, 본 개시내용의 예시적인 양상들은 하단 섹션(222)과 절연체 층(218A) 사이에 포지셔닝된 부가적인 나노구조(234)를 제공한다. 부가적인 나노구조(234)는 본 명세서에서 하단 채널로 지칭되며, 수직 축(Y-축)을 따른 두께(234T)를 갖는다. 예시적인 양상에서, 두께(234T)는 게이트 길이(222L)의 1/3 이하이다. 달리 말하면, 게이트 길이(222L)는 하단 채널 두께(234T)보다 적어도 3배 더 크다. 하단 채널 두께(234T)는 또한 채널 두께(210T(3))보다 작을 수 있다. 채널 두께들(210T(1) 내지 210T(3))이 실질적으로 동일하고, 따라서 하단 채널 두께(234T)가 임의의 채널들 중에서 가장 얇은 것으로 예상된다는 것을 유의한다. 그러나, 채널 두께들(210T(1) 내지 210T(3))이 변하더라도, 하단 채널 두께(234T)는 여전히 가장 얇아서, GAA 트랜지스터(200)에 존재하는 다른 어떤 채널들보다 얇다. 나노구조(234)는 또한 채널 길이(210L(1) 내지 210L(3))와 동일한 하단 채널 길이(234L)를 가질 수 있다.
[0037] 하단 채널(234) 뿐만 아니라 절연체 층(218A)을 추가함으로써, 게이트 재료(212)와 기판의 전도성 부분 사이의 거리 d'가 증가된다. 수학식 1을 다시 참조하면, d가 증가함에 따라, 커패시턴스가 감소한다. 따라서, 하단 채널(234)의 추가는 기생 커패시턴스를 감소시키는 데 도움이 된다. 추가로, 게이트 재료(212)가 하단 채널(234)을 둘러싸지 않으므로, 하단 채널(234) 상에서 동작하는 게이트 재료(212)로부터의 전기장이 적어서, 하단 채널(234)의 더 적은 제어를 초래한다. 따라서, 하단 채널 두께(234T)는 하단 채널(234)에 대한 적절한 제어를 제공하기 위해 게이트 길이(222L) 및 채널 두께(210T(3))에 대해 선택된다.
[0038] 나노구조(234)가 결과적인 GAA 트랜지스터(200)에 대해 양호한 구동 전류, 감소된 누설, 및 감소된 기생 커패시턴스를 갖는 기능 채널이라는 것이 인식되어야 한다. 결과적인 GAA 트랜지스터(200)는, IC(여기서, IC 내의 트랜지스터들 중 단지 하나만 또는 소수만이 GAA 트랜지스터(200)임) 내지 IC(여기서, IC 내의 트랜지스터들 모두가 GAA 트랜지스터들(200)임)에 통합될 수 있다. 즉, 본 개시내용에 따라 제조된 하나, 일부, 또는 모든 트랜지스터들을 갖는 IC가 제조될 수 있다.
[0039] 도 3은 도 2의 GAA 트랜지스터(200)를 제조하는 것과 연관된 프로세스(300)의 흐름도를 제공하는 반면, 도 4a 내지 도 4i는 언급된 바와 같은 프로세스(300)의 상이한 제조 스테이지들에서의 프로세스(300)의 생성물의 단면도들을 제공한다. 특히, 프로세스(300)는 GAA 트랜지스터(200) 내의 기판(218)과 하단 섹션(222) 사이의 기생 커패시턴스를 감소시키는 데 도움이 되는 하단 채널(234)의 추가를 강조한다.
[0040] 이와 관련하여, 프로세스(300)는 평면 상단 표면을 갖는 SOI 기판(218)을 형성함으로써 시작된다(블록(302)). 기판(218B)이 상단 표면(220)을 가질 뿐만 아니라 절연체 층(218A)이 상단 표면(220)에 평행한 중간 생성물(402)의 평면 상단 표면(400)(도 4a 참조)을 갖는다는 것을 유의한다. 이어서, GAA 트랜지스터(200)가 절연체 층(218A)의 상단 상에 형성되며(블록(304)), 여기서, 이러한 맥락의 ~의 상단 상은 Y-축 방향의 평면 상단 표면(400) 상을 의미한다.
[0041] GAA 트랜지스터(200)를 형성하는 것은 중간 생성물(406)을 형성하기 위해(도 4b 참조) 상단 표면(400) 상에 하단 채널 층(404)을 형성하는 것(블록(304A))을 포함하는 서브단계들로 세분화될 수 있다. 하단 채널 층(404)으로부터 형성될 하단 채널(234)의 사용은 기판(218B)으로부터 게이트 재료(212)(다음 단계에서 도포됨)를 이격시키는 데 도움이 되며, 이는 도 2의 d'를 증가시키고, 대응하여 그들 사이의 커패시턴스를 감소시킨다. 초기에, 하단 채널 층(404)은 평면 상단 표면(400)과 동일 공간에 있지만, 하단 채널(234)을 형성하기 위해 적절한 길이 및 두께로 절단될 뿐만 아니라 적절한 두께로 그라인딩(ground)될 수 있다. 예컨대, 하단 채널 층(404)의 두께(234T)는 대략 3 내지 7 nm일 수 있고, 길이(234L)는 대략 8 내지 20 nm일 수 있다.
[0042] 이어서, 게이트 재료(212), 및 특히 하단 섹션(222)은 중간 생성물(408)을 형성하기 위해(도 4c 참조) 하단 채널 층(404) 위에 형성된다(블록(304B)). 잘 알려진 바와 같이, 리세스가 게이트 재료(212) 내로 에칭될 수 있고, 계면 층들(214), 유전체 재료 층들(216), 및 부가적인 절연 재료(228)와 라이닝될 수 있다. 일부 프로세스들에서, 게이트 재료(212)가 점유하는 공간이 초기에 희생 재료로 채워질 수 있다는 것을 유의한다.
[0043] 채널(210(3))은 중간 생성물(410)을 형성하기 위해(도 4d 참조) 게이트 재료(212) 위에(그리고 리세스에) 형성된다(블록(304C)). 부가적인 계면 층들(214), 유전체 재료 층들(216), 및 절연 재료(228)가 채널(210(3))을 둘러싸도록 도포될 수 있다. 채널(210(3)) 주위로 게이트 재료(212)를 연장시키기 위해 부가적인 게이트 재료(212)가 도포된다(블록(304D)). 단계들(304C 및 304D)은 적절한 게이트/채널 스택(예컨대, 하단 채널 더하기 3개의 채널들)이 생성될 때까지 반복될 수 있다. 반복의 완료는 중간 생성물(412)을 초래한다(도 4e 참조). 이어서, 중간 생성물(412)은 도 4f에 도시된 바와 같이 중간 생성물(416)을 형성하기 위해 소스/드레인 리세스들(414)을 형성하도록 에칭된다(블록(306)). 이어서, 소스 및 드레인 구역들은 도 4g에 도시된 바와 같이 중간 생성물(418)을 형성하기 위해 에피택셜 성장 프로세스를 통해 성장된다(블록(308)). 도 4h에 도시된 바와 같이 중간 생성물(420)을 형성하기 위해 다른 에칭이 수행되고(블록(310)), 완성된 생성물(422)을 형성하기 위해(도 4i 참조) 게이트 유전체가 형성된다(블록(312)).
[0044] 본 명세서에 개시된 양상들에 따른 GAA 트랜지스터 디바이스들은 임의의 프로세서-기반 디바이스에서 제공되거나 또는 프로세서-기반 디바이스로 통합될 수 있다. 예들은, 셋탑 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, GPS(global positioning system) 디바이스, 모바일 폰, 셀룰러 폰, 스마트 폰, SIP(session initiation protocol) 폰, 태블릿, 패블릿, 서버, 컴퓨터, 휴대용 컴퓨터, 모바일 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스(예컨대, 스마트 워치, 건강 또는 운동 추적기, 안경류 등), 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 자동차(automobile), 차량용 컴포넌트, 항공전자 시스템들, 드론, 및 멀티콥터(multicopter)를 제한 없이 포함한다.
[0045] 이와 관련하여, 도 5는 도 2에 예시된 것과 같은 GAA 트랜지스터들을 포함할 수 있는 프로세서-기반 시스템(500)의 일 예를 예시한다. 이러한 예에서, 프로세서-기반 시스템(500)은 하나 이상의 CPU들(504)을 포함하는 프로세서(502)를 포함한다. 프로세서(502)는 임시로 저장된 데이터에 대한 신속한 액세스를 위해 CPU(들)(504)에 커플링된 캐시 메모리(506)를 가질 수 있다. 캐시 메모리(506)는 GAA 트랜지스터(200)와 같은 GAA 트랜지스터들(508)을 포함할 수 있다. 프로세서(502)는 시스템 버스(510)에 커플링되며, 프로세서-기반 시스템(500)에 포함된 마스터 및 슬레이브 디바이스들을 상호커플링시킬 수 있다. 잘 알려진 바와 같이, 프로세서(502)는, 시스템 버스(510)를 통해 어드레스, 제어, 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 도 5에 예시되지 않지만, 다수의 시스템 버스들(510)이 제공될 수 있으며, 여기서, 각각의 시스템 버스(510)는 상이한 패브릭(fabric)으로 구성된다. 예컨대, 프로세서(502)는 슬레이브 디바이스의 일 예로서의 메모리 시스템(512)에 버스 트랜잭션 요청들을 통신할 수 있다. 메모리 시스템(512)은 GAA 트랜지스터들(514)을 포함하는 메모리 구조들 또는 어레이들을 포함할 수 있다.
[0046] 다른 마스터 및 슬레이브 디바이스들이 시스템 버스(510)에 연결될 수 있다. 도 5에 예시된 바와 같이, 이들 디바이스들은 메모리 시스템(512), 하나 이상의 입력 디바이스들(516)(GAA 트랜지스터들(518)을 포함할 수 있음)을 포함할 수 있다. 입력 디바이스(들)(516)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하지만 이에 제한되지는 않는 임의의 타입의 입력 디바이스를 포함할 수 있다. 이들 디바이스들은 또한, 하나 이상의 출력 디바이스들(520), 및 하나 이상의 네트워크 인터페이스 디바이스들(522)(GAA 트랜지스터들(524)을 포함할 수 있음)을 포함할 수 있다. 출력 디바이스(들)(520)는 오디오, 비디오, 다른 시각적인 표시자들 등을 포함하지만 이에 제한되지는 않는 임의의 타입의 출력 디바이스를 포함할 수 있다. 이들 디바이스는 또한, GAA 트랜지스터들(528)을 포함하는 하나 이상의 디스플레이 제어기들(526)을 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(522)는 네트워크(530)로의 그리고 네트워크(530)로부터의 데이터의 교환을 가능하게 하도록 구성된 임의의 디바이스들일 수 있다. 네트워크(530)는, 유선 또는 무선 네트워크, 사설 또는 공용 네트워크, LAN(local area network), WLAN(wireless local area network), WAN(wide area network), 블루투스TM 네트워크, 및 인터넷을 포함하지만 이에 제한되지는 않는 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(522)는 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다.
[0047] 프로세서(502)는 또한, 하나 이상의 디스플레이들(532)로 전송되는 정보를 제어하기 위해 시스템 버스(510)를 통하여 디스플레이 제어기(들)(526)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(526)는 하나 이상의 비디오 프로세서들(534)을 통해 디스플레이될 정보를 디스플레이(들)(532)에 전송하며, 그 프로세서들은 디스플레이될 정보를 디스플레이(들)(532)에 적합한 포맷으로 프로세싱한다. 비디오 프로세서(들)(534)는 GAA 트랜지스터들(536)을 포함할 수 있다. 디스플레이(들)(532)는, CRT(cathode ray tube), LCD(liquid crystal display), 플라즈마 디스플레이, LED(light emitting diode) 디스플레이 등을 포함하지만 이에 제한되지는 않는 임의의 타입의 디스플레이를 포함할 수 있다.
[0048] 도 6은 GAA 트랜지스터가 포함될 수 있는 RF 컴포넌트들을 포함할 수 있는 무선 통신 디바이스(600)의 일 예를 예시한다. 무선 통신 디바이스(600)는 예들로서, 위에서 참조된 디바이스들 중 임의의 디바이스를 포함하거나 또는 그들로 제공될 수 있다. 도 6에 도시된 바와 같이, 무선 통신 디바이스(600)는 트랜시버(604) 및 데이터 프로세서(608)를 포함한다. 데이터 프로세서(608)는 데이터 및 프로그램 코드들을 저장하기 위한 메모리(도시되지 않음)를 포함할 수 있다. 트랜시버(604)는 양방향 통신을 지원하는 송신기(610) 및 수신기(612)를 포함한다. 일반적으로, 무선 통신 디바이스(600)는 임의의 수의 통신 시스템들 및 주파수 대역들에 대해 임의의 수의 송신기들 및/또는 수신기들을 포함할 수 있다. 트랜시버(604)의 전부 또는 일부는 하나 이상의 아날로그 IC들, RF IC(RFIC)들, 믹싱된 신호 IC들 등 상에서 구현될 수 있다.
[0049] 송신기(610) 또는 수신기(612)는 수퍼-헤테로다인(super-heterodyne) 아키텍처 또는 직접-변환 아키텍처를 이용하여 구현될 수 있다. 수퍼-헤테로다인 아키텍처에서, 신호는 다수의 스테이지들에서 RF와 베이스밴드 사이에서, 예컨대, 하나의 스테이지에서는 RF로부터 중간 주파수(IF)로 그리고 그 후에는 수신기(612)에 대한 다른 스테이지에서 IF로부터 베이스밴드로 주파수-변환된다. 직접-변환 아키텍처에서, 신호는 하나의 스테이지에서 RF와 베이스밴드 사이에서 주파수 변환된다. 수퍼-헤테로다인 및 직접-변환 아키텍처들은 상이한 회로 블록들을 사용하고 그리고/또는 상이한 요건들을 가질 수 있다. 도 6의 무선 통신 디바이스(600)에서, 송신기(610) 및 수신기(612)는 직접-변환 아키텍처를 이용하여 구현된다.
[0050] 송신 경로에서, 데이터 프로세서(608)는 송신될 데이터를 프로세싱하고, I 및 Q 아날로그 출력 신호들을 송신기(610)에 제공한다. 예시적인 무선 통신 디바이스(600)에서, 데이터 프로세서(608)는, 데이터 프로세서(608)에 의해 생성된 디지털 신호들을, 추가적인 프로세싱을 위해 I 및 Q 아날로그 출력 신호들, 예컨대 I 및 Q 출력 전류들로 변환하기 위한 DAC(digital-to-analog-converter)들(614(1) 및 614(2))을 포함한다.
[0051] 송신기(610) 내에서, 저역통과 필터들(616(1), 616(2))은 이전의 디지털-아날로그 변환에 의해 야기된 원치않는 이미지들을 제거하기 위해 I 및 Q 아날로그 출력 신호들을 각각 필터링한다. 증폭기들(AMP)(618(1), 618(2))은 저역통과 필터들(616(1), 616(2))로부터의 신호들을 각각 증폭시키고, I 및 Q 베이스밴드 신호들을 제공한다. 상향변환기(620)는 송신(TX) 로컬 오실레이터(LO) 신호 생성기(622)로부터 믹서들(624(1), 624(2))을 통해 TX LO 신호들을 이용하여 I 및 Q 베이스밴드 신호들을 상향변환하여, 상향변환된 신호(626)를 제공한다. 필터(628)는 주파수 상향변환에 의해 야기된 원치않는 이미지들 뿐만 아니라 수신 주파수 대역의 잡음을 제거하기 위해, 상향변환된 신호(626)를 필터링한다. 전력 증폭기(PA)(630)는 원하는 출력 전력 레벨을 획득하기 위해 필터(628)로부터의 상향변환된 신호(626)를 증폭시키고, 송신 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치(632)를 통해 라우팅되고, 안테나(634)를 통해 송신된다.
[0052] 수신 경로에서, 안테나(634)는 기지국들에 의해 송신된 신호들을 수신하고, 수신된 RF 신호를 제공하며, 그 RF 신호는 듀플렉서 또는 스위치(632)를 통해 라우팅되어 LNA(low noise amplifier)(636)로 제공된다. 듀플렉서 또는 스위치(632)는 특정한 RX-TX 듀플렉서 주파수 분리를 이용하여 동작하도록 설계되므로, RX 신호들은 TX 신호들로부터 격리된다. 수신된 RF 신호는 LNA(636)에 의해 증폭되고 필터(638)에 의해 필터링되어, 원하는 RF 입력 신호를 획득한다. 하향변환 믹서들(640(1), 640(2))은 수신(RX) LO 신호 생성기(642)로부터의 I 및 Q RX LO 신호들(즉, LO_I 및 LO_Q)과 필터(638)의 출력을 믹싱하여, I 및 Q 베이스밴드 신호들을 생성한다. I 및 Q 베이스밴드 신호들은 증폭기들(644(1), 644(2))에 의해 증폭되고, 저역통과 필터들(646(1), 646(2))에 의해 추가로 필터링되어, I 및 Q 아날로그 입력 신호들을 획득하며, 그 I 및 Q 아날로그 입력 신호들은 데이터 프로세서(608)에 제공된다. 이러한 예에서, 데이터 프로세서(608)는 아날로그 입력 신호들을, 데이터 프로세서(608)에 의해 추가로 프로세싱될 디지털 신호들로 변환하기 위한 ADC(analog-to-digital-converter)들(648(1), 648(2))을 포함한다.
[0053] 도 6의 무선 통신 디바이스(600)에서, TX LO 신호 생성기(622)는 주파수 상향변환을 위해 사용되는 I 및 Q TX LO 신호들을 생성하는 반면, RX LO 신호 생성기(642)는 주파수 하향변환을 위해 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정한 기본 주파수를 갖는 주기적인 신호이다. 송신(TX) PLL(phase-locked loop) 회로(650)는 데이터 프로세서(608)로부터 타이밍 정보를 수신하며, TX LO 신호 생성기(622)로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하기 위해 사용되는 제어 신호를 생성한다. 유사하게, 수신(RX) PLL(phase-locked loop) 회로(652)는 데이터 프로세서(608)로부터 타이밍 정보를 수신하며, RX LO 신호 생성기(642)로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하기 위해 사용되는 제어 신호를 생성한다.
[0054] 당업자들은, 본 명세서에 개시된 양상들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 메모리 또는 다른 컴퓨터 판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이 둘의 결합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 본 명세서에서 설명된 디바이스들은, 예들로서 임의의 회로, 하드웨어 컴포넌트, 집적 회로(IC), 또는 IC 칩에서 이용될 수 있다. 본 명세서에서 개시된 메모리는 임의의 타입 및 사이즈의 메모리일 수 있으며, 원하는 임의의 타입의 정보를 저장하도록 구성될 수 있다. 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능 관점들에서 일반적으로 위에서 설명되었다. 그러한 기능이 어떻게 구현되는지는, 특정한 애플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 결정들이 본 개시내용의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.
[0055] 본 명세서에 개시된 양상들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 및 회로들은 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 조합(예컨대, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성)으로서 구현될 수 있다.
[0056] 본 명세서에 개시된 양상들은 하드웨어 및 하드웨어에 저장된 명령들로 구현될 수 있으며, 예컨대, RAM(Random Access Memory), 플래시 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 원격 스테이션에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국, 또는 서버에서 별개의 컴포넌트들로서 상주할 수 있다.
[0057] 또한, 본 명세서의 예시적인 양상들 중 임의의 양상에서 설명된 동작 단계들은 예들 및 논의를 제공하기 위해 설명된다는 것을 유의한다. 설명된 동작들은 예시된 시퀀스들 이외의 다수의 상이한 시퀀스들에서 수행될 수 있다. 또한, 단일 동작 단계에서 설명된 동작들은 실제로는 다수의 상이한 단계들에서 수행될 수 있다. 부가적으로, 예시적인 양상들에서 논의된 하나 이상의 동작 단계들이 조합될 수 있다. 흐름도들에 예시된 동작 단계들은, 당업자에게는 용이하게 명백할 바와 같은 다수의 상이한 변형들을 겪을 수 있다는 것이 이해될 것이다. 당업자들은 또한, 정보 및 신호들이 다양한 상이한 기법들 및 기술들 중 임의의 기법 및 기술을 사용하여 표현될 수 있음을 이해할 것이다. 예컨대, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
[0058] 개시내용의 이전 설명은 임의의 당업자가 개시내용을 사용하거나 또는 실시할 수 있도록 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게는 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 다른 변형들에 적용될 수 있다. 따라서, 개시내용은 본 명세서에 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라, 본 명세서에 개시된 원리들 및 신규한 특성들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (26)

  1. 집적 회로(IC)로서,
    평면에서 연장되는 상단 표면을 포함하는 기판;
    상기 기판의 상단 표면 위에 그리고 상기 상단 표면 상에 포지셔닝된 절연체 층; 및
    GAA(gate-all-around) 트랜지스터를 포함하며,
    상기 GAA 트랜지스터는 상기 절연체 층 위에 그리고 상기 절연체 층 상에 포지셔닝되고, 상기 GAA 트랜지스터는 상기 평면에 직교하는 수직 축, 상기 평면에 평행한 측방향 축, 및 상기 평면에 평행한 종축을 갖고,
    상기 GAA 트랜지스터는,
    상기 종축을 따른 주축(primary axis)을 갖는 제1 채널 － 상기 제1 채널은 상기 평면에 평행하게 연장되고, 상기 기판의 상단 표면 위에 포지셔닝되고, 상기 제1 채널은, 상기 주축에 평행한 복수의 측면들; 및 상기 제1 채널의 주축에 평행한 복수의 측면들로부터 형성된 둘레를 포함함 －;
    상기 제1 채널의 둘레 주위로 연장되는 게이트 － 상기 게이트는 하단 섹션을 포함하고, 상기 게이트의 하단 섹션은 상기 제1 채널과 상기 절연체 층 사이에 수직으로 포지셔닝되고, 상기 하단 섹션은 상기 종축에 평행한 게이트 길이를 가짐 －; 및
    상기 게이트의 하단 섹션과 상기 절연체 층 사이의 하단 채널을 포함하고,
    상기 하단 채널은 상기 수직 축을 따른 두께를 갖고, 상기 두께는 상기 게이트 길이의 1/3 이하인, 집적 회로.
  2. 제1항에 있어서,
    상기 하단 채널은 나노슬래브(nanoslab)를 포함하는, 집적 회로.
  3. 제1항에 있어서,
    상기 제1 채널은 나노슬래브를 포함하는, 집적 회로.
  4. 제1항에 있어서,
    상기 제1 채널 위에 포지셔닝된 복수의 채널들을 더 포함하는, 집적 회로.
  5. 제1항에 있어서,
    상기 제1 채널은 상기 수직 축을 따른 제1 두께를 갖고, 상기 하단 채널의 두께는 상기 제1 두께보다 작은, 집적 회로.
  6. 제1항에 있어서,
    상기 하단 채널은 완전히 공핍된, 집적 회로.
  7. 제1항에 있어서,
    상기 게이트 길이는 8 내지 20 나노미터(8 내지 20 nm)인, 집적 회로.
  8. 제1항에 있어서,
    상기 게이트 길이는 12 내지 16 나노미터(12 내지 16 nm)인, 집적 회로.
  9. 제1항에 있어서,
    상기 하단 채널의 두께는 3 내지 7 나노미터(3 내지 7 nm)인, 집적 회로.
  10. 제1항에 있어서,
    소스 구역 및 드레인 구역을 더 포함하며,
    상기 소스 구역 및 상기 드레인 구역 둘 모두는 상기 제1 채널에 커플링되는, 집적 회로.
  11. 제1항에 있어서,
    셋탑 박스; 엔터테인먼트 유닛; 네비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 모바일 위치 데이터 유닛; GPS(global positioning system) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; SIP(session initiation protocol) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크톱 컴퓨터; PDA(personal digital assistant); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; DVD(digital video disc) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차(automobile); 차량용 컴포넌트; 항공전자 시스템들; 드론; 및 멀티콥터(multicopter)로 이루어진 그룹으로부터 선택되는 디바이스로 통합되는, 집적 회로.
  12. 집적 회로(IC)로서,
    평면에서 연장되는 상단 표면을 포함하는 기판;
    상기 기판의 상단 표면 위에 그리고 상기 상단 표면 상에 포지셔닝된 절연체 층; 및
    GAA(gate-all-around) 트랜지스터를 포함하며,
    상기 GAA 트랜지스터는 상기 절연체 층 위에 그리고 상기 절연체 층 상에 포지셔닝되고, 상기 GAA 트랜지스터는 상기 평면에 직교하는 수직 축, 상기 평면에 평행한 측방향 축, 및 상기 평면에 평행한 종축을 갖고,
    상기 GAA 트랜지스터는,
    상기 종축을 따른 주축을 갖는 제1 채널 － 상기 제1 채널은 상기 평면에 평행하게 연장되고, 상기 기판의 상단 표면 위에 포지셔닝되고, 상기 제1 채널은, 상기 수직 축을 따른 제1 두께; 상기 주축에 평행한 복수의 측면들; 및 상기 제1 채널의 주축에 평행한 복수의 측면들로부터 형성된 둘레를 포함함 －;
    상기 제1 채널의 둘레 주위로 연장되는 게이트 － 상기 게이트는 하단 섹션을 포함하고, 상기 게이트의 하단 섹션은 상기 제1 채널과 상기 절연체 층 사이에 수직으로 포지셔닝됨 －; 및
    상기 게이트의 하단 섹션과 상기 절연체 층 사이의 하단 채널을 포함하고,
    상기 하단 채널은 상기 수직 축을 따른 하단 채널 두께를 갖고, 상기 하단 채널 두께는 상기 제1 두께보다 작은, 집적 회로.
  13. 제12항에 있어서,
    상기 하단 채널은 나노슬래브를 포함하는, 집적 회로.
  14. 제12항에 있어서,
    상기 제1 채널은 나노슬래브를 포함하는, 집적 회로.
  15. 제12항에 있어서,
    상기 제1 채널 위에 포지셔닝된 복수의 채널들을 더 포함하는, 집적 회로.
  16. 제12항에 있어서,
    상기 하단 채널은 완전히 공핍된, 집적 회로.
  17. 제12항에 있어서,
    상기 하단 섹션은 상기 종축에 평행한 게이트 길이를 갖고, 상기 게이트 길이는 8 내지 20 나노미터(8 내지 20 nm)인, 집적 회로.
  18. 제17항에 있어서,
    상기 게이트 길이는 12 내지 16 나노미터(12 내지 16 nm)인, 집적 회로.
  19. 제12항에 있어서,
    상기 하단 채널 두께는 상기 제1 두께보다 1 내지 3 나노미터(1 내지 3 nm) 작은, 집적 회로.
  20. 제12항에 있어서,
    소스 구역 및 드레인 구역을 더 포함하며,
    상기 소스 구역 및 상기 드레인 구역 둘 모두는 상기 제1 채널에 커플링되는, 집적 회로.
  21. 제12항에 있어서,
    상기 절연체 층은 상기 제1 채널의 수평 치수들과 실질적으로 동일한 수평 치수들을 갖는, 집적 회로.
  22. 제12항에 있어서,
    셋탑 박스; 엔터테인먼트 유닛; 네비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 모바일 위치 데이터 유닛; GPS(global positioning system) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; SIP(session initiation protocol) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크톱 컴퓨터; PDA(personal digital assistant); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; DVD(digital video disc) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량용 컴포넌트; 항공전자 시스템들; 드론; 및 멀티콥터로 이루어진 그룹으로부터 선택되는 디바이스로 통합되는, 집적 회로.
  23. 집적 회로(IC)를 형성하는 방법으로서,
    절연체 층을 갖는 기판을 형성하는 단계 － 상기 절연체 층은 평면에서 연장되는 평면 상단 표면을 가짐 －; 및
    GAA(gate-all-around) 트랜지스터를 형성하는 단계를 포함하며,
    상기 GAA 트랜지스터는 상기 절연체 층의 상단 표면 위에 그리고 상기 상단 표면 상에 포지셔닝되고, 상기 GAA 트랜지스터는 상기 평면에 수직인 수직 축, 상기 평면에 평행한 측방향 축, 및 상기 평면에 평행한 종축을 갖고,
    상기 GAA 트랜지스터를 형성하는 단계는,
    상기 절연체 층의 상단 표면 상에 하단 채널을 형성하는 단계 － 상기 하단 채널은 하단 두께를 가짐 －; 및
    상기 하단 채널 위에 게이트를 형성하는 단계를 포함하고,
    상기 게이트는 게이트 길이를 갖고, 상기 게이트 길이는 하단 두께보다 적어도 3배 더 큰, 집적 회로를 형성하는 방법.
  24. 제23항에 있어서,
    상기 GAA 트랜지스터를 형성하는 단계는 상기 게이트 위에 채널을 형성하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
  25. 제23항에 있어서,
    상기 하단 채널을 형성하는 단계는 3 내지 7 나노미터(3 내지 7 nm)의 하단 두께를 갖는 하단 채널을 형성하는 단계를 포함하는, 집적 회로를 형성하는 방법.
  26. 집적 회로(IC)를 형성하는 방법으로서,
    절연체 층을 갖는 기판을 형성하는 단계 － 상기 절연체 층은 평면에서 연장되는 평면 상단 표면을 가짐 －; 및
    GAA(gate-all-around) 트랜지스터를 형성하는 단계를 포함하며,
    상기 GAA 트랜지스터는 상기 절연체 층의 상단 표면 위에 그리고 상기 상단 표면 상에 포지셔닝되고, 상기 GAA 트랜지스터는 상기 평면에 수직인 수직 축, 상기 평면에 평행한 측방향 축, 및 상기 평면에 평행한 종축을 갖고,
    상기 GAA 트랜지스터를 형성하는 단계는,
    상기 절연체 층의 상단 표면 상에 하단 채널을 형성하는 단계 － 상기 하단 채널은 하단 두께를 가짐 －;
    상기 하단 채널 위에 게이트를 형성하는 단계; 및
    상기 게이트 위에 제1 채널을 형성하는 단계를 포함하고,
    상기 제1 채널은 상기 하단 두께보다 큰 제1 두께를 갖는, 집적 회로를 형성하는 방법.
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