KR20230015920A - 50nm 이하의 라인-공간 치수를 갖는 패턴화된 재료를 처리할 때 패턴 붕괴를 회피하기 위한 암모니아 및 알칸올로 이루어지는 조성물의 용도 - Google Patents
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Abstract
본 발명은 50nm 이하의 라인 폭을 갖는 라인-공간 치수, 4 이상의 종횡비, 또는 이들의 조합을 갖는 패턴화된 재료 층을 포함하는 기판의 패턴 붕괴 방지 처리를 위한, 본질적으로 0.1 내지 3 중량% 암모니아 및 C1 내지 C4 알칸올로 구성되는 조성물의 용도에 관한 것이다.
Description
본 발명은 특히 패턴 붕괴를 회피하기 위한 집적 회로 디바이스, 광학 디바이스, 마이크로머신 및 기계 정밀 디바이스를 제조하기 위한 조성물의 용도에 관한 것이다.
LSI, VLSI 및 ULSI 로 IC 를 제조하는 프로세스에서, 패턴화된 포토레지스트 층과 같은 패턴화된 재료 층, 티타늄 질화물, 탄탈륨 또는 탄탈륨 질화물을 함유하거나 이로 이루어지는 패턴화된 배리어 재료 층, 예를 들어, 교번하는 폴리실리콘 및 실리콘 이산화물 또는 실리콘 질화물 층의 스택을 함유하거나 이로 이루어지는 패턴화된 멀티-스택 재료 층, 및 실리콘 이산화물 또는 저-k 또는 초저-k 유전체 재료를 함유하거나 이로 이루어지는 패턴화된 유전체 재료 층이 포토리소그래피 기술에 의해 제조된다. 오늘날, 이러한 패턴화된 재료 층은 높은 종횡비를 갖는 심지어 22nm 미만 치수의 구조를 포함한다.
그러나, 노출 기법에 관계없이 작은 패턴의 습식 화학적 프로세싱은 많은 문제를 수반한다. 기술이 발전하고 치수 요건이 점점 더 엄격해짐에 따라, 패턴이 기판 상에 상대적으로 얇고 높은 구조 또는 디바이스 구조의 피처(feature), 즉 고 종횡비를 갖는 피처를 포함하도록 요구된다. 이러한 구조는 화학적 린스 및 스핀 건조 프로세스로부터 남아있고 인접 패턴화된 구조들 사이에 배치되는 린싱 액체 탈이온수의 용액 또는 액체의 과도한 모세관력(capillary force)으로 인해, 특히 스핀 건조 프로세스 동안 벤딩 및/또는 붕괴를 겪을 수도 있다.
치수의 수축으로 인해, 결함이 없는 패턴화된 구조를 달성하기 위해 입자 및 플라즈마 에칭 잔류물의 제거가 또한 중요한 팩터가 된다. 이는 포토레지스트 패턴뿐만 아니라 집적 회로, 전자 데이저 저장 매체, 광학 디바이스, 마이크로 머신 및 기계 정밀 디바이스의 제조 동안 생성되는 다른 패턴화된 재료 층에도 적용된다.
WO 2012/027667 A2 는 고 종횡비 피처의 표면을 첨가제 조성물과 접촉시켜 개질된 표면을 생성함으로써 고 종횡비 피처의 표면을 개질하는 방법을 개시하며, 여기서 린스 용액이 개질된 표면과 접촉할 때 고 종횡비 피처에 작용하는 힘은 적어도 린스 용액의 제거 동안 또는 적어도 고 종횡비 피처의 건조 동안 고 종횡비 피처의 벤딩 또는 붕괴를 방지하기 위해 충분히 최소화된다. 이소프로판올을 포함한 다양한 용매가 언급되지만 에스테르는 언급되지 않는다. 4-메틸-2-펜탄올 및 트리프로필렌 글리콜 메틸 에테르 (TPGME) 또는 이소프로판올 및 TPGME 와 용매의 조합이 또한 개시된다.
WO 2019/086374 A 는 실록산-타입 첨가제를 포함하는 패턴 붕괴 방지 세정용 비수성 조성물을 개시한다. 바람직하게, 용매는 본질적으로 하나 이상의 유기 용매로 이루어지며, 이는 양성자성 또는 비양성자성 유기 용매일 수도 있다. 하나 이상의 극성 양성자성 유기 용매가 바람직하고, 이소프로판올과 같은 단일 극성 양성자성 유기 용매가 가장 바람직하다.
WO 2019/224032 A 는 4 이상의 종횡비 및 50nm 이하의 라인 폭을 갖는 라인-공간 치수를 갖는 패턴을 포함하는 기판을 처리하기 위한 카르복실산 에스테르 및 C1 내지 C6 알칸올을 포함하는 패턴 붕괴 방지 세정용 비수성 조성물을 개시한다.
US 2017/17008 A 는 패턴화된 피처의 표면과 결합을 형성하기 위한 표면 부착 기를 포함하는 폴리머 및 용매를 포함하는 패턴 처리 조성물 및 첫 번째 것과 상이한 제 2 패턴 처리 조성물을 개시한다. 많은 다른 조합 이외에, 용매는 n-부틸아세테이트 및 이소프로판올의 조합일 수도 있다.
미공개 유럽 특허 출원 제 19168153.5 호는 유기 양성자성 용매, 암모니아, 및 비이온성 H-실란 첨가제를 포함하는, 50nm 이하의 라인 폭을 갖는 라인-공간 치수, 4 이상의 종횡비 또는 이들의 조합을 갖는 패턴화된 재료 층을 갖는 갖는 기판을 처리하기 위한 비수성 조성물을 개시한다.
그러나, 이들 조성물은 여전히 서브 50nm, 특히 서브 22nm 구조에서 높은 패턴 붕괴를 겪거나, 비휘발성 첨가제의 고질적인 잔류물이 처리될 구조화된 기판의 표면 상에 남아있다.
본 발명의 목적은 50nm 이하의 노드, 특히 32nm 이하의 노드, 특히 22nm 이하의 노드에 대한 집적 회로를 제조하기 위한 방법을 제공하는 것이며, 이 방법은 종래 기술의 제조 방법의 단점을 더 이상 나타내지 않는다.
특히, 본 발명에 따른 화합물은, 패턴 붕괴를 야기하지 않으면서, 높은 종횡비 및 50nm 이하, 특히 32nm 이하, 특히 22nm 이하의 라인 폭을 갖는 라인-공간 치수를 갖는 패턴을 포함하는 패턴화된 재료 층의 화학적 린스를 허용할 것이다.
놀랍게도, 미공개 유럽 특허 출원 제 19168153.5 호로부터 시작하여, 패턴 붕괴 레이트를 상당히 위태롭게 하지 않으면서 실란을 제거하는 것이 가능하고, 그의 성분의 휘발성으로 인해, 기판의 표면으로부터 매우 용이하게 완전히 제거될 수 있다는 것이 밝혀졌다. 특히, 본질적으로 암모니아 및 C1 내지 C4 알칸올로 이루어지는 단순한 2-성분 조성물이 여전히 낮은 패턴 붕괴 레이트를 제공한다는 것이 밝혀졌다. 다른 한편으로, WO 2019/224032 A 에 개시된 다중 용매 조성물은 본 발명에 따른 것보다 HARS 구조, 특히 실리콘 HARS 구조에 대해 덜 효과적인 패턴 붕괴 감소를 제공한다는 것이 밝혀졌다.
본 발명의 일 실시형태는 본질적으로, 50nm 이하의 라인 폭을 갖는 라인-공간 치수, 4 이상의 종횡비, 또는 이들의 조합을 갖는 패턴화된 재료 층을 포함하는 기판의 패턴 붕괴 방치 처리를 위한
(a)
0.1 내지 3 중량% 암모니아; 및
(b)
C1 내지 C4 알칸올
로 이루어지는 조성물의 용도이다.
본 발명의 다른 실시형태는 집적 회로 디바이스, 전자 데이터 저장 디바이스, 광학 디바이스, 마이크로머신 및 기계 정밀 디바이스를 제조하기 위한 방법이며, 상기 방법은,
(a) 50nm 이하의 라인 폭을 갖는 라인-공간 치수, 4 이상의 종횡비, 또는 이들의 조합을 갖는 패턴화된 재료 층을 갖는 기판을 제공하는 단계,
(b) 기판을 0.1 내지 2 중량% HF, 바람직하게는 0.25 내지 1 중량% HF 를 포함하는 수성 전처리 조성물과 접촉시키는 단계;
(c) 기판으로부터 수성 조성물을 제거하는 단계;
(d) 기판을 본질적으로,
(i)
0.1 내지 3 중량% 암모니아;
(ii)
C1 내지 C4 알칸올
로 이루어지는 APCC 조성물과 접촉시키는 단계;
(e) 기판으로부터 조성물을 제거하는 단계
를 포함한다.
본 발명에 따른 조성물은 높은 종횡비 스택 (HARS) 을 갖는 비-포토레지스트 패턴의 패턴 붕괴를 회피하는데 특히 유용하다.
본 발명은 특히 집적 회로 (IC) 디바이스, 데이터 저장 디바이스, 광학 디바이스, 마이크로머신 및 기계적 정밀 디바이스, 특히 IC 디바이스와 같은 서브 50nm 사이즈의 피처를 포함하는 패턴화된 재료를 제조하기 위한 조성물의 용도에 관한 것이다. 조성물은 또한 본 명세서에서 "패턴 붕괴 방지 조성물" 로 지칭되거나, 또는 암모니아가 본질적으로 C1 내지 C4 알칸올에 용해되기 때문에, 간단히 "APCC 용액" 으로 지칭된다.
IC 디바이스, 광학 디바이스, 마이크로머신 및 기계적 정밀 디바이스를 제조하는데 사용된 임의의 관례적이고 알려진 기판이 본 발명의 프로세스에 사용될 수 있다. 바람직하게, 기판은 반도체 기판, 더 바람직하게는 실리콘 웨이퍼이고, 이 웨이퍼는 관례적으로 IC 디바이스, 특히 LSI, VLSI 및 ULSI 로의 IC 를 포함하는 IC 디바이스를 제조하는데 사용된다.
본 명세서에서 그리고 본 발명의 맥락에서, 용어 "패턴화된 재료 층" 은 기판 상에 지지된 층을 지칭한다. 지지된 층은 바람직하게는 50nm 이하의 라인 폭을 갖는 라인-공간 구조를 갖는 특정 패턴을 가지며, 여기서 지지 기판은 통상적으로 반도체 기판, 예를 들어 반도체 웨이퍼이다. 이러한 라인-공간 구조는 필러(pillar) 및 라인일 수도 있지만 이에 제한되지 않는다. 본 명세서에서 "폭" 은 구조의 일 단부로부터 다른 단부까지의 최단 거리를 의미하며, 예를 들어 30nm×50nm 필러 또는 30nm×1000nm 라인에 대해 30nm; 또는 40nm 의 직경을 갖는 필러에 대해 40nm 이다. 용어 "50nm 이하의 라인 폭을 갖는 라인-공간 치수를 갖는 패턴화된 재료 층" 은 패턴화된 재료가 50nm 의 라인 폭을 갖는 라인-공간 구조뿐만 아니라 50nm 보다 더 작은 (더 좁은) 라인 폭을 갖는 라인-공간 구조를 포함함을 의미한다. 2개의 인접 라인들 사이의 공간의 폭에 대한 라인 폭의 비율은 바람직하게는 1:1 미만, 더 바람직하게는 1:2 미만이다. 그러한 낮은 "라인-폭-대-공간-폭" 비율을 갖는 패턴화된 재료 층은 제조 동안 매우 섬세한 핸들링을 필요로 하는 것으로 당업자에 의해 알려져 있다.
APCC 용액은 50nm 이하, 특히 32nm 이하, 그리고 특별히 22nm 이하의 라인 폭을 갖는 라인-공간 치수를 갖는 패턴화된 재료 층, 즉 서브-22nm 기술 노드를 위한 패턴화된 재료 층을 갖는 기판을 처리하는데 특히 적합하다. 패턴화된 재료 층은 바람직하게, 4 초과, 바람직하게는 5 초과, 더 바람직하게는 6 초과, 훨씬 더 바람직하게는 8 초과, 훨씬 더 바람직하게는 10 초과, 훨씬 더 바람직하게는 12 초과, 훨씬 더 바람직하게는 15 초과, 훨씬 더 바람직하게는 20 초과의 종횡비를 갖는다. 라인-공간 치수가 더 작아지고 종횡비가 더 높아질수록 본 명세서에 설명된 조성물의 사용이 더 유리하다. 임계 종횡비는 또한 패턴 붕괴 방지를 위해 처리될 기판에 의존한다. 예를 들어, 저-k 유전체는 더 불안정하고 붕괴되는 경향이 있기 때문에 4 의 종횡비는 이미 도전적이다.
암모니아
조성물은 0.1 내지 3 중량% 양의 암모니아를 포함한다.
바람직한 실시형태에서, 암모니아의 양은 0.2 내지 2.8 중량%, 특히 0.3 내지 2.7 중량%, 보다 특히 0.5 내지 2.5 중량%, 훨씬 더 특히 0.8 내지 2.2 중량%, 가장 특히 1.0 내지 2.0 중량% 이다.
원하는 암모니아 농도를 갖는 APCC 조성물을 제조하기 위해, 고정 스톡(stock) 용액, 예를 들어 (TCI 로부터 입수가능한) IPA 중 4% 암모니아의 용액 또는 (Acros 로부터 입수가능한) 메탄올 중 암모니아의 7N 용액이 시장에서 입수가능하거나, 원하는 농도에 도달할 때까지 개개의 용매를 통해 암모니아를 버블링함으로써 제조될 수도 있다. 그 후 암모니아 농도는 개개의 양의 개개의 용매를 첨가함으로써 원하는 대로 조정될 수도 있다.
용매
조성물은 C1 내지 C4 알칸올 ("알칸올" 로 또한 지칭됨) 을 포함한다. 하나보다 많은, 예를 들어 2개 또는 3개의 C1 내지 C4 알칸올을 사용하는 것이 가능하지만, 하나의 C1 내지 C4 알칸올만을 사용하는 것이 바람직하다.
바람직하게 알칸올은 메탄올, 에탄올, 1-프로판올 또는 2-프로판올 또는 이들의 혼합물이다. 메탄올, 2-프로판올 또는 이들의 혼합물이 특히 바람직하다. 특히 2-프로판올이 가장 바람직하다.
바람직한 실시형태에서, 조성물 중 C1 내지 C4 알칸올의 함량은 98 중량% 내지 99.9 중량% 이고, 암모니아와 합하면 조성물의 100 중량% 가 된다.
조성물
조성물은 본질적으로 암모니아 및 알칸올로 이루어진다. 본 명세서에서 사용된 바와 같이, "본질적으로 이루어지는" 은 다른 성분의 함량이 조성물의 패턴 붕괴 방지 레이트 및 특성에 영향을 미치지 않음을 의미한다. 다른 성분의 성질에 의존하여, 이는 1 중량% 미만, 바람직하게는 0.5 중량% 미만, 더 바람직하게는 0.1 중량% 미만, 가장 바람직하게는 0.01 중량% 미만이어야 함을 의미한다.
바람직한 실시형태에서, 패턴 붕괴 방지 세정 (APCC) 조성물은 알칸올 및 이에 본질적으로 용해된 암모니아로 이루어진다.
다른 실시형태에서, 조성물은 균질한 (1 상) 조성물이다.
바람직하게 조성물은 비수성이다. 본 명세서에서 사용된 바와 같이, "비수성" 은 조성물이 약 1 중량% 까지 적은 양의 물만을 함유할 수도 있음을 의미한다. 바람직하게 비수성 조성물은 0.5 중량% 미만, 더 바람직하게는 0.2 중량% 미만, 훨씬 더 바람직하게는 0.1 중량% 미만, 훨씬 더 바람직하게는 0.05 중량% 미만, 훨씬 더 바람직하게는 0.02 중량% 미만, 훨씬 더 바람직하게는 0.01 중량% 미만, 훨씬 더 바람직하게는 0.001 중량% 미만을 포함한다. 가장 바람직하게는 본질적으로 물이 조성물에 존재하지 않는다. 여기서 "본질적으로" 는 조성물에 존재하는 물이 처리될 기판의 패턴 붕괴와 관련하여 비수성 조성물에서 첨가제의 성능에 상당한 영향을 미치지 않음을 의미한다.
적용
본 발명에 따른 조성물은 기하학적 구조로 인해 구조가 붕괴되는 경향이 있는 한 임의의 패턴화된 재료의 기판에 적용될 수도 있다.
예로서, 패턴화된 재료 층은,
(a) 패턴화된 실리콘 층,
(b) 루테늄, 코발트, 티타늄 질화물, 탄탈륨 또는 탄탈륨 질화물을 포함하거나 이로 이루어지는 패턴화된 배리어 재료 층,
(c) 실리콘, 폴리실리콘, 저-k 및 초저-k 재료, 고-k 재료, 실리콘 및 폴리실리콘 이외의 반도체, 및 금속으로 이루어지는 그룹에서 선택된 적어도 2개의 상이한 재료의 층을 함유하거나 이로 이루어지는 패턴화된 멀티-스택 재료 층, 및
d) 저-k 또는 초저-k 유전체 재료를 함유하거나 이로 이루어지는 패턴화된 유전체 재료 층일 수도 있다.
본 발명에 따른 조성물을 패턴화된 실리콘 층에 적용하는 것이 특히 바람직하다.
집적 회로 디바이스, 전자 데이터 저장 디바이스, 광학 디바이스, 마이크로머신 및 기계 정밀 디바이스를 제조하기 위한 방법은 하기 설명된 단계들을 포함한다.
제 1 단계 (a) 에서, 50nm 이하의 라인 폭을 갖는 라인-공간 치수, 4 이상의 종횡비, 또는 이들의 조합을 갖는 패턴화된 재료 층을 갖는 기판이 제공된다.
기판은 바람직하게 다음의 단계들을 포함하는 포토리소그래피 프로세스에 의해 제공된다:
(i) 기판에 침지 포토레지스트, EUV 포토레지스트 또는 eBeam 포토레지스트 층을 제공하는 단계,
(ii) 침지액으로 또는 침지액 없이 마스크를 통해 포토레지스트 층을 화학 방사선에 노출시키는 단계,
(iii) 노출된 포토레지스트 층을 현상제 용액으로 현상하여 32nm 이하의 라인 폭을 갖는 라인-공간 치수 및 4 이상의 종횡비를 갖는 패턴을 획득하는 단계,
(iv) 반도체 기판을 스핀 건조하는 단계.
임의의 관례적이고 알려진 침지 포토레지스트, EUV 포토레지스트 또는 eBeam 포토레지스트가 사용될 수 있다. 침지 포토레지스트는 실록산 첨가제 또는 이의 조합 중 적어도 하나를 이미 함유할 수도 있다. 또한, 침지 포토레지스트는 다른 비이온성 첨가제를 함유할 수도 있다. 적합한 비이온성 첨가제는 예를 들어 US 2008/0299487 A1, 6 페이지, 단락 [0078] 에 설명되어 있다. 가장 바람직하게, 침지 포토레지스트는 포지티브 레지스트이다.
대략 13.5nm 의 e-Beam 노출 또는 극 자외 방사선 이외에, 바람직하게는 193nm 파장의 UV 방사선이 화학 방사선으로 사용된다.
침지 리소그래피의 경우 바람직하게, 초순수가 침지액으로 사용한다.
노출된 포토레지스트 층을 현상하기 위해 관례적이고 알려진 현상제 용액이 사용될 수 있다. 바람직하게, 테트라메틸암모늄 히드록시드 (TMAH) 를 함유하는 수성 현상제 용액이 사용된다.
반도체 산업에서 관습적으로 사용되는 관례적이고 알려진 장비는 본 발명의 방법에 따른 포토리소그래피 프로세스를 수행하는데 사용될 수 있다.
단계 (b) 에서, 기판은 0.1 내지 2 중량% HF, 바람직하게 0.25 내지 1 중량% HF 를 포함하거나 본질적으로 이로 이루어지는 수성 전처리 조성물과 접촉된다. 바람직하게 전처리 조성물은 물 및 HF 로 이루어진다. 전처리는 일반적으로 약 10초 내지 약 10분, 더 바람직하게는 약 20초 내지 약 5분, 가장 바람직하게는 약 30초 내지 약 3분 동안 수행된다.
단계 (c) 에서, 단계 (b) 의 전처리 조성물이 기판으로부터 제거된다. 이는 일반적으로 초순수로 기판을 린싱함으로써 행해된다. 바람직하게, 이 단계는 한번 수행되지만, 필요에 따라 반복될 수도 있다.
단계 (d) 에서, 기판은 본질적으로 본 명세서에 설명된 APCC 용액으로 이루어지는 용매계 조성물과 접촉된다. 이 APCC 처리는 일반적으로 약 10초 내지 약 10분, 더 바람직하게는 약 20초 내지 약 5분, 가장 바람직하게는 약 30초 내지 약 3분 동안 수행된다.
통상적으로, (a) 내지 (d) 단계들 모두 10 내지 40℃ 또는 그 이상의 임의의 온도에서 사용될 수도 있다. 온도가 더 높으면, 암모니아의 양이 증발에 의해 빨리 감소될 것이기 때문에, 조성물은 안정하지 않다. 더 낮은 온도가 일반적으로 가능하지만, 집중 냉각을 필요로 할 것이다. 온도는 10 내지 35℃ 인 것이 바람직하고, 15 내지 30℃ 인 것이 훨씬 더 바람직하다.
단계 (e) 에서, 기판으로부터 용액이 제거된다. 고체 표면으로부터 액체를 제거하기 위해 관습적으로 사용되는 임의의 알려진 방법이 채용될 수 있다. 바람직한 실시형태에서, 이는 다음에 의해 행해진다:
(i) 기판을 극성 양성자성 용매, 바람직하게는 C1 내지 C4 알칸올, 가장 바람직하게는 2-프로판올, 메탄올 또는 에탄올과 접촉시키는 것; 및
(ii) 바람직하게는 불활성 가스의 존재에서, 단계 (i) 의 극성 양성자성 용매를 증발시키는 것. 바람직하게 불활성 가스는 질소이다.
모든 퍼센트, ppm 또는 유사한 값은 개개의 조성물의 총 중량에 대한 중량을 지칭하며, 다르게 표시되는 경우는 제외한다. 모든 인용된 문헌은 본 명세서에 참조로 포함된다.
다음의 실시예들은 본 발명의 범위를 제한하지 않으면서 본 발명을 추가로 예시할 것이다.
실시예들
2-프로판올 및 메탄올 중 암모니아의 용액으로 여러 실험이 수행되었다.
원하는 농도의 2-프로판올 (IPA) 용액 중 암모니아를 제조하기 위해, 원하는 양의 (TCI 로부터 입수가능한) IPA 중 4% 암모니아의 스톡 용액이 비이커에 먼저 첨가되었다. 그 후 IPA 가 첨가되어 총 100g 의 용액을 만들었다. 그 후 용액은 사용하기 전에 적어도 3분 동안 300 rpm 에서 교반되었다.
원하는 농도의 메탄올 용액 중 암모니아를 제조하기 위해, 원하는 양의 (Acros 로부터 입수가능한) 메탄올 중 암모니아의 7N 스톡 용액이 비이커에 먼저 첨가되었다. 그 후 메탄올이 첨가되어 총 100g 의 용액을 만들었다. 그 후 용액은 사용하기 전에 적어도 3분 동안 300 rpm 에서 교반되었다.
원형 나노 필러 패턴을 갖는 패턴화된 실리콘 웨이퍼가 사용되어 건조 동안 포뮬레이션의 패턴 붕괴 성능을 결정했다. 테스트에 사용된 (종횡비) AR 20 필러는 높이가 600nm 이고 직경이 30nm 였다. 피치 사이즈는 90nm 였다. 1×1cm 웨이퍼 피스가 다음의 시퀀스로 도중에 건조없이 처리되었다:
하향식 (top down) SEM 으로 분석되는 건조된 실리콘 웨이퍼 및 비붕괴 레이트가 표 1 에 나타나 있다. 붕괴는 중심에서 에지까지 달라지기 때문에 본질적으로 동일한 중심 에지 거리에서 취해진 구조만이 비교되었다. 유사한 실험에서, 가능하다면 동일하게, 강성 값(stiffness value) 이 선택되어 비붕괴 레이트에 대한 용액의 성능을 평가하였다. 필러 강성은 54 mN/m 였다.
[표 1]
표 1 은 실시예 조성물들 2 내지 6 및 8 내지 10 이 2-프로판올 또는 메탄올만을 갖는 조성물과 비교하여 패턴 붕괴 정도에 유익한 효과를 나타냄을 보여준다.
실시예 11 에서, 50 초 희석 불화수소산 (DHF) 0.9 중량% 침액은 생략되었다.
비교예들 11 및 12 는 WO 2019/224032 A 에 따른 용매계 패턴 붕괴 방지 조성물로의 일부 비교 실험을 나타낸다. 암모니아를 포함하는 본 발명에 따른 조성물은 WO 2019/224032 A 의 것보다 훨씬 더 높은 비붕괴 필러의 레이트를 나타낸다.
Claims (15)
- 조성물의 용도로서,
50nm 이하의 라인 폭을 갖는 라인-공간 치수, 4 이상의 종횡비, 또는 이들의 조합을 갖는 패턴화된 재료 층을 포함하는 기판의 패턴 붕괴 방지 처리를 위한
(a) 0.1 내지 3 중량% 암모니아; 및
(b) C1 내지 C4 알칸올
로 본질적으로 이루어지는, 조성물의 용도. - 제 1 항에 있어서,
상기 조성물 중 상기 C1 내지 C4 알칸올의 양은 98 중량% 내지 99.9 중량% 이고 암모니아와 합하면 100 중량% 인, 조성물의 용도. - 제 1 항 또는 제 2 항에 있어서,
상기 C1 내지 C4 알칸올이 메탄올, 에탄올, 1-프로판올 및 2-프로판올, 특히 메탄올 및 2-프로판올로부터 선택되는, 조성물의 용도. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 조성물 중 암모니아의 양이 0.5 중량% 내지 2.5 중량%, 바람직하게는 1.0 중량% 내지 2.0 중량% 인, 조성물의 용도. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 기판은 32nm 이하의 라인 폭을 갖는 라인-공간 치수 및 8 이상의 종횡비를 갖는 패턴화된 재료 층들을 포함하는, 조성물의 용도. - 집적 회로 디바이스, 전자 데이터 저장 디바이스, 광학 디바이스, 마이크로머신 및 기계 정밀 디바이스를 제조하기 위한 방법으로서,
(a) 50nm 이하의 라인 폭을 갖는 라인-공간 치수, 4 이상의 종횡비, 또는 이들의 조합을 갖는 패턴화된 재료 층을 갖는 기판을 제공하는 단계,
(b) 상기 기판을 0.1 내지 2 중량% HF, 바람직하게는 0.25 내지 1 중량% HF 를 포함하는 수성 전처리 조성물과 접촉시키는 단계;
(c) 상기 기판으로부터 수성 조성물을 제거하는 단계;
(d) 상기 기판을,
(i) 0.1 내지 3 중량% 암모니아;
(ii) C1 내지 C4 알칸올
로 본질적으로 이루어지는 APCC 조성물과 접촉시키는 단계;
(e) 상기 기판으로부터 상기 조성물을 제거하는 단계
를 포함하는, 방법. - 제 6 항에 있어서,
상기 전처리 조성물은 본질적으로 물 및 HF 로 이루어지는, 방법. - 제 6 항 또는 제 7 항에 있어서,
상기 조성물 중 상기 C1 내지 C4 알칸올의 양이 98 중량% 내지 99.9 중량%이고 암모니아와 합하면 100 중량% 인, 방법. - 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 C1 내지 C4 알칸올이 메탄올, 에탄올, 1-프로판올 및 2-프로판올, 특히 메탄올 및 2-프로판올로부터 선택되는, 방법. - 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 APCC 조성물 중 암모니아의 양이 0.5 중량% 내지 2.5 중량%, 바람직하게는 1.0 중량% 내지 2.0 중량% 인, 방법. - 제 6 항 또는 제 10 항에 있어서,
APCC 수성 조성물은,
(i) 상기 기판을 극성 양성자성 용매, 바람직하게는 C1 내지 C4 알칸올, 가장 바람직하게는 2-프로판올, 메탄올 또는 에탄올과 접촉시키는 것; 및
(ii) 바람직하게는 불활성 가스의 존재에서, 단계 (i) 의 상기 극성 양성자성 용매를 증발시키는 것
에 의해 상기 기판으로부터 제거되는, 방법. - 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
단계 (a) 는
(i) 상기 기판에 침지 포토레지스트, EUV 포토레지스트 또는 eBeam 포토레지스트 층을 제공하는 단계,
(ii) 침지액으로 또는 침지액 없이 마스크를 통해 상기 포토레지스트 층을 화학 방사선에 노출시키는 단계,
(iii) 노출된 상기 포토레지스트 층을 현상제 용액으로 현상하여 50nm 이하의 라인 폭을 갖는 라인-공간 치수 및 4 이상의 종횡비를 갖는 패턴을 획득하는 단계, 및
(iv) 반도체 기판을 스핀 건조하는 단계를 포함하는, 방법. - 제 6 항 또는 제 12 항에 있어서,
단계들 (a), (b), (c) 및 (d) 중 어느 하나가 20초 내지 5분 동안 수행되는, 방법. - 제 6 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 패턴화된 재료 층은 32nm 이하의 라인 폭을 갖는 라인-공간 치수 및 8 이상의 종횡비를 갖는, 방법. - 제 6 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 패턴화된 재료 층은 패턴화된 실리콘 층, 패턴화된 배리어 재료 층, 패턴화된 멀티-스택 재료 층 및 패턴화된 유전체 재료 층, 특히 패턴화된 실리콘 층으로 이루어지는 그룹으로부터 선택되는, 방법.
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