KR20230013573A - 공정 편차에 기초한 식별 키 생성 방법 및 회로 - Google Patents

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KR20230013573A
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정재경
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한양대학교 산학협력단
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Abstract

일 실시예에 따른 식별 키 생성 회로는, 하나의 반도체 기판에서 제작되며, 서로 다른 종류의 물리적 특성을 가지는 제1반도체 소자부와 제2반도체 소자부, 상기 제1반도체 소자부 제조 공정에서 발생하는 공정 편차에 기인하여, 상기 제1반도체 소자부가 가지고 있는 전기적 특성 중 적어도 하나 이상의 전기적 특성의 차이를 이용하여 식별 키를 생성하는 식별키 생성부 및 상기 전기적 특성의 차이를 디지털 값으로 결정하는 식별키 판독부를 포함하고, 상기 제1반도체 소자부는 상기 반도체 기판 상에 형성되고, 제2반도체 소자부는 상기 제1반도체 소자부 상단에 형성되며, 상기 제1반도체 소자부와 상기 제2반도체 소자부는 비아-홀, 금속 배선, 및 컨택 홀 중 적어도 하나 이상의 레이어를 통해 서로 연결될 수 있다.
일 실시예에 따른 공정 편차에 기초한 식별 키 생성 회로는 모놀리틱(Monolithic) 3차원 공정에서, 반도체 소자의 물리적 특성에 기반한 식별 키의 신뢰성과 시불변성을 향상시킬 수 있고, 별도의 침투 공격 감지회로 없이 침투 공격(예를 들어, topside attack, backside attack 또는 micro-probing)에 의해 PUF의 식별 키가 탈취되는 것을 방지할 수 있는 효과가 있다.

Description

공정 편차에 기초한 식별 키 생성 방법 및 회로{Method and circuit for generating identification key based on process deviation}
본 발명은 공정 편차에 기초한 식별 키 생성 방법 및 회로에 관한 발명으로서, 보다 구체적으로는 모놀리틱(Monolithic) 3차원 반도체 제조 공정에서, 반도체 소자의 물리적 특성에 기반한 식별 키(예를 들어, PUF(Physical Unclonable Function))의 신뢰성을 향상시킬 수 있는 반도체의 제조 공정 편차에 기초한 식별 키 생성 회로에 관한 발명이다.
반도체 제조 기술 분야에서, 지난 40여 년 동안 집적회로(Integrated Circuits; IC)의 성능은 상당히 가파른 성장을 해왔으며, 특히 집적회로를 구성하고 있는 구성요소들의 크기는 제조 기술 발전에 따라 스케일링 다운(scaling down)되어 왔다. 하지만, 반도체 기술이 10nm(나노미터) 급으로 발전함에 따라 전통적인 방식의 스케일링 다운을 통한 소형화는 경제적, 물리적, 기술적 한계에 도달하고 있다. 이러한 기술적 한계에 직면하고 있는 반도체 집적도 확대 기조를 계속해서 이어나가기 위한 방안으로, 멀티리틱(Multilithic)과 모놀리틱(Monolithic) 3차원(3D) 기술이 산업계 및 학계 관심을 받고 있다.
멀티리틱 3D 기술은 형성되지 않은 실리콘 기판을 관통 실리콘 비아(Through Silicon Via; TSV)를 사용하여 연결하는 기술로서, 배선 밀도를 현저히 높일 수 있는 효과가 있다.
모놀리틱 3D 기술은 단결정 실리콘 기판을 이미 공정이 완료된 기판 상에 전사시켜 여러층의 반도체 회로를 갖는 수직형 반도체로써, 각 층 사이의 수직 배선을 리소그래피 공정을 통해 구현해 내는 것이다. 모놀리틱 3D 기술은 반도체 집적도를 획기적으로 향상시키고, 경제성 및 성능 면에서 월등한 칩을 생산할 수 있는 효과가 있다.
모놀리틱 3D 기술은 반도체 소자를 위로 적층시킨다는 점에서 전통적인 관통 실리콘 비아(TSV) 기술과 유사하지만, 쌓는 방법은 TSV와 상이하다. 즉, TSV는 독립적으로 제조된 2개 이상의 소자(웨이퍼)를 층층이 적층시키고 정렬하여 구멍을 뚫고, 관통 전극을 통해 각 소자를 연결하는 일종의 조립 기술인 반면, 모놀리틱 3D 기술은 하나의 소자(웨이퍼)에 전기가 통하는 실리콘 등의 소재를 2개 층 이상으로 쌓아 다른 소자를 만들어 올리는 작업을 반복하여 3D를 구현하는 기술이다. 이론적으로, 모놀리틱 3D 기술은, TSV보다 더 짧은 배선 공정이 가능하므로, 데이터 이동 속도를 향상시킬 수 있고, 마스크 숫자가 줄고 칩 면적도 감소시킬 수 있어, 결과적으로 경제성을 높일 수 있다.
또한, 최근 보안 기술의 중요성이 높아지면서, 전자 기기 또는 전자 기기를 구성하는 개별 장치(또는 모듈)에 고유의 아이디(이하에서는 식별 키라 함)를 보유해야 할 필요성이 증가하였다.
이러한 식별 키는 암호 키로서 사용되어 암호화 알고리즘에 이용될 수도 있으며, 경우에 따라서는 보안, 인증 이외에도 다양한 목적을 위해 상기 식별 키가 이용될 수도 있다.
식별 키를 기기 또는 장치의 고유 아이디로 활용하기 위해서는, 생성된 식별 키를 구성하는 디지털 비트들이 1일 확률과 0일 확률이 완전히 랜덤한 무작위성(Randomness)과 처음으로 식별 키가 생성된 후, 시간이 지나도 변하지 않는 시불변성(Time-invariance)이 높은 수준으로 보장되어야 한다.
기존에는 무작위의 디지털 값을 생산하기 위한 방법의 일 예로 하드웨어 또는 소프트웨어를 통한 방법이 제시되었다. 그러나, 하드웨어 또는 소프트웨어를 통한 디지털 값의 생성은 하드웨어 및 소프트웨어 개발 또는 제작에 소요되는 경비로 인하여 칩 단가가 증가하는 문제점과 생산 속도의 한계를 가지고 있다.
따라서, 제작 비용이 낮고, 제작 과정이 간단하며, 복제가 불가능한 디지털 값을 생성하고 관리하는 시스템 및 방법이 요구되고 있었고, 이러한 요구에 부응하기 위하여, 종래에는 식별 키를 실리콘 웨이퍼 상에서 생성되는 소자들, 이를테면 CMOS(Complementary Metal-Oxide-Semiconductor) 생산 공정에서의 공정 편차(Process variation)를 이용하여, PUF(Physically Unclonable Function) 형태로 구현하고자 하는 몇몇 시도가 있었다. 예를 들어, 동일한 공정에서 동일한 설계로 생성된 소자들 간의 전기적 특성 값(characteristic)의 공정 오차(mismatch)를 이용하여 무작위적으로 0 또는 1의 디지털 값을 생성하는 방식이다.
이때, 물리적 복제방지 함수(PUF)는 동일한 제조 공정에서 생산되는 반도체의 물리적 성질 또는 구조 차이를 이용하여, 물리적으로 복제가 불가능한 식별 키를 생성하는 기술을 의미한다. PUF에 따른 식별 키는, 사람을 식별하는 지문이나 홍채 정보와 같이, 해당하는 반도체 장치에 대한 고유 정보를 담고 있다.
그러나, 실리콘 웨이퍼를 활용한 CMOS 반도체 공정은, 크리스탈 결정 구조에 의해 공정 편차가 발생하더라도 그 차이가 매우 작았고, 따라서, 온도 및 전압 등에 따라 반도체 소자의 전기적 특성이 달라지게 되는 문제가 있었다. 결과적으로, 반도체 소자의 특성 값을 이용하여 생성한 PUF의 시불변성이 높은 수준으로 보장되지 않고, PUF에서 생성된 식별 키의 디지털 값이 노이즈나, 소자의 에이징(aging) 등에 의해 변경될 수 있는 문제가 있었다.
또한, 마이크로 프로빙(micro probing) 또는 리버스 엔지니어링(reverse engineering) 등을 이용한 침투 공격(예를 들어, topside attack 또는 backside attack)에 의해 PUF의 식별 키가 탈취되는 문제가 있었다. 이러한 침투를 방지하기 위해서는 별도의 침투 공격 감지 회로의 사용이 필요하였고, 이는 반도체 장치의 경제성 및 사용 편의성을 낮추는 원인이 되었다.
한국등록특허 제10-0926214호 '공정편차를 이용한 디지털 값 생성 장치 및 방법'(2009.11.03. 등록)
따라서, 본 발명의 일 실시예에 따른 식별 키 생성 방법 및 회로 및 이를 포함하는 메모리 장치는 상기 설명한 문제점들을 해결하기 위해 고안된 발명으로서, 모놀리틱(Monolithic) 3차원 공정에서, 반도체 소자의 물리적 특성에 기반한 식별 키의 신뢰성과 시불변성을 향상시킬 수 있는, 공정 편차에 기초한 식별 키 생성 회로를 제공하는 데 그 목적이 있다.
또한, 본 발명의 일 실시예에 따른 식별 키 생성 방법 및 회로는, 침투 공격(예를 들어, topside attack 또는 backside attack)에 의해 PUF의 식별 키가 탈취되는 것을 방지할 수 있는 공정 편차에 기초한 식별 키 생성 회로를 제공하는데 그 목적이 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 따른 공정 편차를 이용한 식별 키 생성 회로는, 하나의 반도체 기판에서 제작되며, 서로 다른 종류의 물리적 특성을 가지는 제1반도체 소자부와 제2반도체 소자부, 상기 제1반도체 소자부 제조 공정에서 발생하는 공정 편차에 기인하여, 상기 제1반도체 소자부가 가지고 있는 전기적 특성 중 적어도 하나 이상의 전기적 특성의 차이를 이용하여 식별 키를 생성하는 식별키 생성부 및 상기 전기적 특성의 차이를 디지털 값으로 결정하는 식별키 판독부를 포함하고, 상기 제1반도체 소자부는 상기 반도체 기판 상에 형성되고, 제2반도체 소자부는 상기 제1반도체 소자부 상단에 형성되며, 상기 제1반도체 소자부와 상기 제2반도체 소자부는 비아-홀, 금속 배선, 및 컨택 홀 중 적어도 하나 이상의 레이어를 통해 서로 연결될 수 있다.
상기 식별키 판독부는 상기 제1반도체 소자부로 형성될 수 있다.
상기 제2반도체 소자부는, In, Zn, Ga, Sn 중에 하나 이상의 양이온을 포함하는 전이금속 산화물을 포함할 수 있다.
상기 제1반도체 소자부는, 상보적 금속 산화물 반도체 제조 공정, 비결정 실리콘 박막 트랜지스터 제조 공정 및 다결정 실리콘 박막 트랜지스터 제조 공정 중 어느 하나의 공정으로 생성될 수 있다.
상기 식별키 생성부는, 상기 제2반도체 소자부를 이용하여 동일한 크기로 설계된 제1트랜지스터와 제2트랜지스터를 포함하며, 상기 제1트랜지스터와 상기 제2트랜지스터의 제조 공정에서 발생하는 공정 편차에 기인하는 전기적 특성 차이를 이용하여 식별키를 생성할 수 있다.
상기 제1트랜지스터의 채널 층은, IGZO, 이성분계, 3성분계, 4성분계, 및 5성분계 중 적어도 하나를 포함하는 다결정 산화물 박막을 포함하고, 상기 이성분계는, ZnO, In2O3, Ga2O3, 및 SnO2, 중 적어도 하나를 포함하고, 상기 3성분계는 InGaO, InZnO, GaZnO 및 ZnSnO 중 적어도 하나를 포함하고, 상기 4성분계는 InGaSnO 및 InZnSnO 중 적어도 하나를 포함하고 상기 5성분계는 InGaZnSnO를 포함할 수 있다.
상기 제1트랜지스터의 채널 층은, 무질서 다결정 박막 구조 및 우선 배향 다결정 박막 구조 중 어느 하나를 가질 수 있다.
일 실시예에 따른 공정 편차를 이용한 식별 키 생성 회로는, 하나의 반도체 칩에서 제작되며, 서로 다른 종류의 물리적 특성을 가지는 제1반도체 소자부와 제2반도체 소자부, 상기 제2반도체 소자부의 제조 공정에서 발생하는 공정 편차에 기인하여, 상기 제2반도체 소자부가 가지고 있는 전기적 특성 중 적어도 하나 이상의 전기적 특성 차이를 이용하여 식별 키를 생성하는 식별키 생성부, 상기 전기적 특성 차이를 저장하는 저장부 및 상기 저장부를 이용하여 상기 전기적 특성의 차이를 디지털 값으로 결정하는 식별키 판독부를 포함하고, 상기 제1반도체 소자부는 반도체 기판 상에 형성되고, 제2반도체 소자부는 상기 제1반도체 소자부의 상단에 형성되며, 상기 제1반도체 소자부와 상기 제2반도체 소자부는 비아-홀, 금속 배선, 및 컨택 홀 중 적어도 하나 이상의 레이어를 통해 서로 연결될 수 있다.
상기 식별키 생성부는, 상기 제2반도체 소자부를 이용하여 동일한 크기로 설계된 제1트랜지스터 및 제2트랜지스터를 포함하고, 상기 제1트랜지스터와 상기 제2트랜지스터의 제조 공정에서 발생하는 공정 편차에 기인하는 전기적 특성 차이를 이용하여 식별키를 생성할 수 있다.
상기 제2반도체 소자부의 제조 공정은, 산화물 반도체 제조 공정이고, 상기 제1반도체 소자부의 제조 공정은, 실리콘 반도체 제조 공정일 수 있다.
일 실시예에 따른 공정 편차를 이용한 식별 키 생성 회로는 제1출력 노드의 전압에 따라, 제2출력 노드 및 제1기준 전압을 서로 연결시키기 위한 제1트랜지스터, 상기 제2출력 노드의 전압에 따라, 상기 제1출력 노드 및 상기 제1기준 전압을 연결시키기 위한 제2트랜지스터, 상기 제1출력 노드의 전압에 따라, 상기 제2출력 노드 및 제2기준 전압을 연결시키기 위한 제3트랜지스터 및 상기 제2출력 노드의 전압에 따라, 상기 제1출력 노드 및 상기 제2기준 전압을 연결시키기 위한 제4트랜지스터를 포함하고, 상기 제1트랜지스터 및 상기 제2트랜지스터는, 제2공정에 의해 형성되고, 상기 제3트랜지스터 및 상기 제4트랜지스터는, 제1공정에 의해 형성되고, 상기 제1공정은, 상보적 금속 산화물 반도체 제조 공정, 비정질 실리콘 박막 트랜지스터 제조 공정 및 다결정 실리콘 박막 트랜지스터 제조 공정 중 어느 하나이고, 상기 제2공정은, 산화물 박막 트랜지스터 제조 공정 및 유기 박막 트랜지스터 제조 공정 중 어느 하나이고, 상기 제1공정은 반도체 기판 상에서 수행되며, 상기 제2공정은 상기 제1공정 보다 상단에서 수행되며, 상기 제1공정으로 형성되는 트랜지스터와 상기 제2공정으로 형성되는 트랜지스터는 비아-홀, 금속 배선, 및 컨택 홀 중 적어도 하나 이상의 레이어를 통해 서로 연결될 수 있다.
일 실시예에 따른 식별키 생성 방법은, 하나의 반도체 칩에서 제작되며, 서로 다른 종류의 물리적 특성을 가지는 제1반도체 소자부와 제2반도체 소자부를 포함하는 회로를 이용한 식별키 생성 방법에 있어서, 상기 제1반도체 소자부는 반도체 기판 상에 형성되고, 제2반도체 소자부는 상기 제1반도체 소자부의 상단에 구현하는 단계 및 상기 제2반도체 소자부의 제조 공정에서 발생하는 공정편차에 기인하여 상기 제2반도체 소자부가 가지고 있는 전기적 특성 차이를 이용하여 식별 키를 생성하는 식별키 생성 단계를 포함할 수 있다.
상기 식별키 생성 방법은, 상기 전기적 특성 차이를 저장하는 저장부를 이용하여 저장하는 단계 및 상기 저장부를 이용하여 상기 전기적 특성 차이를 디지털 값으로 결정하는 식별키 판독 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 공정 편차에 기초한 식별 키 생성 회로는 모놀리틱(Monolithic) 3차원 공정에서, 반도체 소자의 물리적 특성에 기반한 식별 키의 신뢰성과 시불변성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명의 일 실시예에 따른 공정 편차에 기초한 식별 키 생성 회로는, 별도의 침투 공격 감지회로 없이 침투 공격(예를 들어, topside attack, backside attack 또는 micro-probing)에 의해 PUF의 식별 키가 탈취되는 것을 방지할 수 있는 효과가 있다.
본 발명의 효과들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 식별 키 생성 회로를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 제1반도체 소자부 및 제2반도체 소자부의 오차(mismatch)에 따른 발생 확률을 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 교차 결합 인버터(Cross-coupled inverter)로 구현된 반도체 소자부를 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 교차 결합 인버터 회로로 구현된 반도체 소자부를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 낸드 래치(NAND Latch) 회로로 구현된 반도체 소자부를 나타내는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 낸드 래치 회로로 구현된 반도체 소자부를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 노어 래치(NOR Latch) 회로로 구현된 반도체 소자부를 나타내는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 노어 래치 회로로 구현된 반도체 소자부를 나타내는 도면이다.
도 9는 본 발명의 실시예에 따른 차동 증폭기로 구현된 반도체 소자부를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자부의 구조를 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 도면이다.
이하, 본 발명에 따른 실시예들은 첨부된 도면들을 참조하여 설명한다. 각 도면의 구성요소들에 참조 부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 실시예들을 설명할 것이나, 본 발명의 기술적 사상은 이에 한정되거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함할 수 있다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호로 나타내고 있음에 유의해야 한다.
도 1은 본 발명의 실시예에 따른 식별 키 생성 회로(10)를 나타내는 도면이다.
도 1을 참조하면, 식별 키 생성 회로(10)는 반도체 소자부(100) 및 식별 키 생성부(200)를 포함할 수 있다.
반도체 소자부(100)는 복수의 반도체 소자들을 포함할 수 있다. 이때, 복수의 반도체 소자들은 모놀리틱 3차원 반도체 제조 공정에 의해 형성되며, 각각은 고유의 전기적 특성을 가질 수 있다. 즉, 본 발명의 식별 키 생성 회로(10)는 모놀리틱 3차원 반도체 제조 공정을 통해 형성됨으로써, 데이터 이동 속도를 향상시킬 수 있고, 마스크 숫자가 줄고 칩 면적도 감소시킬 수 있어, 경제성을 높일 수 있으며, 종래 모놀리틱 3차원 반도체 제조 공정에 의해 형성되는 반도체들의 성질을 이용하여 식별 키를 생성하므로, 식별 키를 생성하기 위한 별도의 공정 또는 별도의 회로를 추가적으로 제조하지 않을 수 있다.
반도체 소자부(100)의 반도체 소자의 전기적 특성은, 반도체 제조 공정 기술의 한계 등에 의해, 초기 설계했던 기대값과 다르게 나타날 수 있다.
본 명세서에서, 오차(mismatch)는 동일한 크기로 설계된 2개 이상의 반도체 소자의 전기적 특성 차이를 의미하며, 무작위성(Randomness)을 가질 수 있다. 그리고, 공정 편차는 오차에 대한 분포도를 나타낸다. 이러한 공정 편차는 반도체 공정(또는 구조)에 따라 다르게 나타날 수 있다.
즉, 반도체 소자들은 공정 편차가 큰 제1공정을 통해 생성된 경우, 오차가 크게 분포되고, 공정 편차가 작은 제2공정을 통해 생성된 경우, 오차가 작게 분포될 수 있다. 이와 관련된 구체적인 내용은 도 2에서 설명된다.
본 발명의 일 실시예에 따라, 반도체 소자부(100)에 포함된 복수의 반도체 소자들은, 동일한 모놀리틱 3차원 반도체 제조 공정에서 공정 편차가 상대적으로 크게 발생되도록 설계될 수 있다.
상기 검토한 바와 같이, 반도체를 제조함에 있어서, 공정 편차가 클수록 식별 키(예를 들어, PUF(Physically Unclonable Function))의 신뢰도도 커질 수 있다. 따라서, 본 발명의 식별 키 생성 회로(10)는 반도체 소자들의 특성 차이에 기반한 식별 키의 신뢰도를 향상시킬 수 있고, 식별 키의 시불변성(time-invariant)을 높은 수준으로 보장할 수 있는 효과가 존재한다.
보다 구체적으로, 반도체 소자부(100)는 제1반도체 소자부(110) 및 제2반도체 소자부(120)를 포함할 수 있다. 이때, 제1반도체 소자부(110)와 제2반도체 소자부(120)는 동일한 층 또는 서로 다른 층에 형성될 수 있는데, 일 예로 제1반도체 소자부(110)는 제1공정에 의해 제1층 상에 형성될 수 있고, 제2반도체 소자부(120)는 제2공정에 의해 제2층 상에 형성될 수 있다. 반대로 제1반도체 소자부(110)는 제1공정에 의해 제2층 상에 형성될 수 있고, 제2반도체 소자부(120)는 제2공정에 의해 제1층 상에 형성될 수 있다. 즉, 본 발명의 반도체 소자부(100)는 기본적으로 모놀리틱 3차원 구조임을 가정한다. 한편, 제2층이 제1층과 상이한 층으로 구현된 경우, 제1반도체 소자부(110) 및 상기 제2반도체 소자부(120)는, 비아-홀, 금속 배선, 및 컨택 홀 중에서 한 개 이상의 레이어를 통하여 전기적으로 연결될 수 있다.
제1공정에 따른 제1공정 편차는 제2공정에 따른 제2공정 편차보다 클 수 있다. 즉, 제1반도체 소자부(110)의 오차는 제2반도체 소자부(120)의 오차보다 넓게 분포될 수 있다. 이와 관련된 상세한 내용은 도 2에서 구체적으로 설명된다.
예를 들어, 제1공정은, 단결정, 다결정, 또는 비정질 반도체의 제조 공정 중 어느 하나일 수 있다. 보다 구체적으로는, 단결정 인듐-갈륨-아연 산화물 반도체 (crystalline indium-gallium-zinc oxide semiconductor, IGZO) 제조 공정, 산화물 박막 트랜지스터(Oxide Thin Film Transistor) 제조 공정 및 유기 박막 트랜지스터(Organic Thin Film Transistor) 제조 공정 중 어느 하나일 수 있다. 여기서, 산화물 박막 트랜지스터는, 반도체층을 산화물 반도체 소재로 하는　박막 트랜지스터를 의미하고, 유기 박막 트랜지스터는 반도체층을 유기 반도체 소재로 하는　박막 트랜지스터를 의미한다.
산화물 박막 트랜지스터는 In, Zn, Ga, Sn 중에 하나 이상의 양이온을 포함하는 전이금속 산화물을 포함할 수 있으며, 자유전자의 농도는 1*1018 cm-3이하의 반도성을 가질 수 있으며, 이러한 특성은 PVD, CVD, ALD, Solution 공정을 이용하여 구현될 수 있다.
구체적으로, 공정 온도는 하부 실리콘 소자 및 배선의 열화를 방지할 수 있는 500도 이하에서 이루어질 수 있으며, 양이온 조성 혹은 열처리 온도 등의 공정이 포함될 수 있다. 이에 따라 반도체는 결정립의 크기 및 공간적 방향 분포가 제어되는 반도체 채널을 포함할 수 있으며, 반도체 채널 물질은 위와 같은 목적이 달성되도록 산화물 반도체, 다결정 유기반도체, 2D 층상구조 (ex. MoS2, MoSe2 etc), 폴리 실리콘 및 폴리 SiGe 중 적어도 하나의 물질을 포함할 수 있다.
일 실시예에 따라, 제1공정은, 제2공정의 BEOL 공정 중에 수행될 수 있다. 구체적으로, 반도체 제품(예를 들어, 모스펫(Metal-Oxide-Semiconductor Field-Effect Transistor; MOSFET))의 제조 공정은, 크게, 웨이퍼 제조 공정, 소자(디바이스) 제조 공정, 그리고 마지막으로 패키징 및 테스트 공정을 포함할 수 있다. 이 중에서, 소자 제조 공정은 다시 FEOL(front end of line) 공정과 BEOL(back end of line) 공정을 포함할 수 있다. FEOL 공정은 실리콘 기판 (substrate) 위에 MOSFET 트랜지스터를 형성하는 단계를 의미한다. BEOL 공정은 MOSFET 트랜지스터 위에 인터커넥션(interconnection)을 위한 금속배선 및 입출력 단자를 형성하는 단계를 의미한다.
예를 들어, 제2공정은, 단결정, 다결정, 또는 비정질 반도체의 제조 공정 중 어느 하나일 수 있다. 보다 구체적으로는, 상보적 금속 산화물 반도체 (Complementary metal-oxide-semiconductor; CMOS) 제조 공정, 비정질 실리콘(Amorphous Silicon) 박막 트랜지스터 제조 공정 및 다결정 실리콘(Polycrystalline Silicon) 박막 트랜지스터 제조 공정 중 어느 하나일 수 있다. 여기서, 비정질 실리콘 박막 트랜지스터는, 반도체층을 비정질 반도체를 소재로 하는　박막 트랜지스터를 의미하고, 다결정 실리콘 박막 트랜지스터는 반도체층을 다결정 반도체를 소재로 하는　박막 트랜지스터를 의미한다.
예를 들어, 제1반도체 소자부(110)는, 제1 전기적 특성을 갖는 제1트랜지스터를 포함할 수 있다. 이때, 제1트랜지스터는 산화물 박막 트랜지스터 또는 유기 박막 트랜지스터 중 하나일 수 있다. 일 실시예에 따라, 제1 전기적 특성은 제1트랜지스터의 제1 문턱 전압을 포함할 수 있다.
본 발명의 일 실시예에 따라, 제1트랜지스터의 채널 층은, 결정립계가 존재하는 다결정 산화물을 포함할 수 있다. 예를 들어, 제1트랜지스터의 채널 층은, 무질서 다결정 박막 구조 및 우선 배향 다결정 박막 구조 중 어느 하나를 가질 수 있다. 즉, 제1트랜지스터의 채널 층은, 산화물 양이온 조성 및 열처리 온도 제어를 통해 형성된 무질서 다결정 혹은 우선 배향 다결정 박막 구조를 가질 수 있다.
또한, 본 발명의 일 실시예에 따라, 제1트랜지스터의 채널 층은, 인듐갈륨산화물(InGaO) 구조 시스템을 갖고, 이중 인듐(In)의 함유량이 50% 이상일 수 있다. 즉, In의 함유량을 증가시킴으로써, 제1트랜지스터의 채널 층은 무질서 다결정 구조를 가지게 할 수 있다. In의 함유량에 따라서, 제1트랜지스터의 전기적 특성의 공정 편차가 증가하거나 감소할 수 있다.
또한, 제1트랜지스터의 채널 층은, IGZO 뿐만 아니라, 이성분계로 ZnO, In2O3, Ga2O3, SnO2 등을, 3성분계로 InGaO, InZnO, GaZnO, ZnSnO 등을, 4성분계로 InGaSnO, InZnSnO 등을 5성분계로 InGaZnSnO 등을 포함할 수 있으며, 이러한 제1트랜지스터의 채널 층은 400도 이하 저온에서 결정화를 촉진하기 위해서 금속 촉매(Ta, Ti etc)를 capping층으로 적용하여 구현될 수 있다. 또한, 제1트랜지스터의 채널 층의 결정성 촉진을 위해서 IGZO에서 Zn 함유량을 감소시킬 수 있으며, 위와 같은 다결정 산화물 박막은 기존 Sputter뿐만 아니라 ALD, CVD법 혹은 Solution 기반의 공정 방법 등을 통해 구현될 수 있다.
또한, 본 발명에 따른 제1트랜지스터의 채널 층은 무질서 다결정 박막 구조 및 우선 배향 다결정 박막 구조 중 어느 하나를 포함할 수 있다. 구체적으로, 제1트랜지스터의 채널 층의 PVD, CVD 공정을 이용한 다양한 산화물 반도체(InO, GaO, ZnO, InGaO, InGaZnO, ZnSnO) 등이 포함될 수 있으며, 산화물 반도체는 후속 열처리 온도 및 조성 제어를 통하여 랜덤간 다결정, 배향성이 높은 texture 구조로 구현될 수 있다.
보다 구체적으로 In 조성이 50% 이상 증가되면 Random 다결정을 성장시킬 수 있으며, 이 경우 비교적 공정 편차를 증가되는 특성을 가진다. 이와 반대로 Ga의 양을 50% 이상 증가시키면 결정 형성을 억제할 수 있으며, 이러한 경우 texture 혹은 비정질 구조로 형성되는바, 상대적으로 작은 공정 편차를 확보할 수 있다.
이를 통하여, 본 발명의 제1반도체 소자부(110)는 제2반도체 소자부(120)보다 큰 공정 편차를 가질 수 있고, 제1반도체 소자부(110) 및 제2반도체 소자부(120)를 포함하는 식별 키 생성 회로(10)의 식별 키 생성부(200)는 보다 향상된 신뢰성을 갖는 식별 키를 생성할 수 있다.
제2반도체 소자부(120)는, 제2 전기적 특성을 갖는 제2트랜지스터를 포함할 수 있다. 이때, 제2트랜지스터는 CMOS 트랜지스터, 비정질 실리콘 박막 트랜지스터 또는 다결정 실리콘 박막 트랜지스터 중 하나일 수 있다. 실시예에 따라, 제2 전기적 특성은 제2트랜지스터의 제2 문턱 전압을 포함할 수 있다.
제2공정에 의해 제조된 제2반도체 소자부(120)의 제2트랜지스터는, 제1공정에 의해 제조된 제1반도체 소자부(110)의 제1트랜지스터에 비해 보다 작은 공정 편차를 가질 수 있다. 따라서,
한편, 제1트랜지스터 및 제2트랜지스터는 구현되는 소자의 특성이 상이해, 서로 다른 공정에 따라 생성되므로, 제1 문턱 전압 및 제2 문턱 전압은 상이할 수 있다.
식별 키 생성부(200)는 복수의 반도체 소자들의 서로 다른 물리적 특성에 기초하여 식별 키를 생성할 수 있다. 즉, 식별 키 생성부(200)는 반도체 소자들의 전기적 특성(예를 들어, 문턱 전압)을 측정하고, 반도체 소자들에 대한 전기적 특성을 나타내는 값을 식별 키로 출력할 수 있다.
일 실시예에 따라, 식별 키 생성부(200)는 제1공정의 제1공정 편차 및 제2공정의 제2공정 편차를 이용하여 식별 키를 생성할 수 있다. 즉, 식별 키 생성부(200)는 제1공정 편차 및 제2공정 편차를 갖는 제1반도체 소자들 및 제2반도체 소자들의 전기적 특성들을 모두 이용하여 식별 키를 생성함으로써, 신뢰도가 향상된 식별 키를 생성할 수 있다.
다른 실시예에 따라, 식별 키 생성부(200)는 제1공정의 제1공정 편차만을 이용하여 식별 키를 생성할 수 있다. 즉, 식별 키 생성부(200)는 제2공정 편차보다 상대적으로 큰 제1공정 편차를 갖는 제1반도체 소자들의 전기적 특성들을 이용하여 식별 키를 생성함으로써, 보다 신뢰도가 향상된 식별 키를 생성할 수 있다.
한편 도 1에서는 식별 키 생성부(200)를 제1반도체 소자부(110) 및 제2반도체 소자부(120)가 독립적으로 구현되는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 식별 키 생성부(200)가 하는 역할을 제1반도체 소자부(110) 또는 제2반도체 소자부(120)가 할 수 있다.
즉, 식별 키 생성부(200)가 제1공정에 따라 제1반도체 소자부(110)에 의해 구현되는 경우, 제1반도체 소자부(110)가 앞서 설명한 식별 키 생성부(200)의 역할을 할 수 있고, 제2공정에 따라 제2반도체 소자부(120)에 의해 구현되는 경우, 제2반도체 소자부(120)가 앞서 설명한 식별 키 생성부(200)의 역할을 할 수 있다.
만약, 제2반도체 소자부(120)가 식별 키 생성부(200) 역할을 하는 경우, 식별 키 생성부(200)에서는 제2공정에 따른 제2트랜지스터만을 채용할 수 있다. 결과적으로, 본 발명의 식별 키 생성 회로(10)는 반도체 소자부(100) 및 식별 키 생성부(200)의 기본적인 동작 성능을 확보하면서, 식별 키의 신뢰성을 향상시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 제1반도체 소자부(110) 및 제2반도체 소자부(120)의 오차에 따른 발생 확률을 나타내는 그래프이다.
도 1 및 도 2를 참조하면, 제1반도체 소자부(110)는 제1공정에 의해 생성되며, 제1공정 편차를 가질 수 있다. 제2반도체 소자부(120)는 제2공정에 의해 생성되며 제2공정 편차를 가질 수 있다. 본 명세서에서, 제1공정 및 제2공정은 모놀리틱 3D 반도체 제조 공정을 구성하는 각 서브 공정을 의미할 수 있다. 즉 제1공정과 제2공정은 서로 다른 종류의 공정을 의미하나, 하나의 모놀리틱 3D 반도체 제조 공정에 의해 구현될 수 있다.
즉, 본 발명의 식별 키 생성 회로(10)는, 식별 키의 신뢰성을 향상시키기 위해, 서로 다른 두 종류의 반도체 소자들을 하나의 반도체 제조 공정(예를 들어, 모놀리틱 3D 제조 공정)을 통해 제조할 수 있다.
도 2에 도시된 바와 같이, 제1반도체 소자부(110)의 제1공정 편차는, 제2반도체 소자부(120)의 제2공정 편차보다 클 수 있다.
제1반도체 소자부(110)의 소자들 중에서 기준 영역(UR)에 해당하는 소자의 수는, 제2반도체 소자부(120)의 소자들 중에서 기준 영역(UR)에 해당하는 수보다 적을 수 있다. 이때, 기준 영역(UR)은 식별 키의 신뢰성을 확보할 수 없는 영역을 의미할 수 있다. 본 발명의 일 실시예에 따른 식별 키 생성 회로(10)는 공정 편차가 큰 반도체 소자를 이용하여 식별 키의 높은 신뢰성을 확보할 수 있다.
도 3은 본 발명의 일 실시예에 따른 교차 결합 인버터(Cross-coupled inverter) 회로로 구현된 반도체 소자부(100-1)를 나타내는 도면이다.
도 3을 참조하면, 반도체 소자부(100-1)는 제1트랜지스터(M1), 제2트랜지스터(M2), 제3트랜지스터(M3) 및 제4트랜지스터(M4)를 포함할 수 있다.
이때, 제1트랜지스터(M1) 및 제2트랜지스터(M2)는 제1반도체 소자부(110)에 포함되며 제1공정에 의해 형성될 수 있으며, 제3트랜지스터(M3) 및 제4트랜지스터(M4)는 제2반도체 소자부(120)에 포함되며 제2공정에 의해 형성될 수 있다. 제1공정 및 제2공정은 모놀리틱 3차원 반도체 제조 공정에 포함되는 서브 공정에 포함될 수 있다.
도 3에서, 제1트랜지스터(M1) 및 제2트랜지스터(M2)가 N형 트랜지스터이고, 제3트랜지스터(M3) 및 제4트랜지스터(M4)가 P형 트랜지스터인 것으로 도시되나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 목적을 달성하는 범위에서, 실시예에 따라, 제1트랜지스터(M1), 제2트랜지스터(M2), 제3트랜지스터(M3) 및 제4트랜지스터(M4)는 N형 또는 P형 트랜지스터로 구현될 수 있다.
도 3 (a)에 도시된 바와 같이 제1트랜지스터(M1)는 제1출력 노드(OUT)의 전압에 따라, 제2출력 노드(OUTB) 및 제1기준 전압(GND)을 연결시킬 수 있다. 제2트랜지스터(M2)는 제2출력 노드(OUTB)의 전압에 따라, 제1출력 노드(OUT) 및 제1기준 전압(GND)을 연결시킬 수 있다. 제3트랜지스터(M3)는 제1출력 노드(OUT)의 전압에 따라, 제2출력 노드(OUTB) 및 제2기준 전압(VDD)을 연결시킬 수 있다. 제4트랜지스터(M4)는 제2출력 노드(OUTB)의 전압에 따라, 제1출력 노드(OUT) 및 제2기준 전압(VDD)을 연결시킬 수 있다.
예를 들어, 도 3(b)의 표에 도시된 바와 같이 제1출력 노드(OUT)의 전압이 제1레벨이고, 제2출력 노드(OUTB)의 전압이 제2레벨인 경우, 제1트랜지스터(M1) 및 제4트랜지스터(M4)는 턴-온 될 수 있다. 제1출력 노드(OUT)의 전압이 제2레벨이고, 제2출력 노드(OUTB)의 전압이 제1레벨인 경우, 제2트랜지스터(M2) 및 제3트랜지스터(M3)는 턴-온 될 수 있다. 상술한 방식으로, 본 발명의 실시예에 따른 반도체 소자부(100-1)는 교차 결합 인버터의 기능을 수행할 수 있다.
본 명세서에서, 제1레벨은 N형 트랜지스터의 게이트-온 전압(즉, 하이 레벨)을 나타내고, 제2레벨은 P형 트랜지스터의 게이트-온 전압(즉, 로우 레벨)을 나타낼 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1레벨 및 제2레벨은 각 트랜지스터들에 대한 상대적인 값으로서 설계에 따라 다양한 값을 가질 수 있다. 본 명세서에서, 제1기준 전압(GND)은 접지 전압을 의미하고, 제2기준 전압(VDD)은 구동 전압을 의미할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 교차 결합 인버터 회로로 구현된 반도체 소자부(100-1')를 나타내는 도면이다. 설명의 중복을 방지하기 위하여, 도 3에 도시된 실시예와의 차이점을 중심으로 설명된다.
도 3 및 도 4를 참조하면, 반도체 소자부(100-1')는, 도 3에 도시된 반도체 소자부(100-1)와 비교하여, 제5 트랜지스터(M5)를 더 포함할 수 있다. 이때, 제5 트랜지스터(M5)는 제2반도체 소자부(120)에 포함되며 제2공정에 의해 형성될 수 있다.
도 4에서, 제5 트랜지스터(M5)는 N형 트랜지스터인 것으로 도시되나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 목적을 달성하는 범위에서, 실시예에 따라, 제5 트랜지스터(M5)는 P형 트랜지스터로 구현될 수 있다.
제5 트랜지스터(M5)는 입력 노드(IN)의 전압에 따라, 제1출력 노드(OUT) 및 제2출력 노드(OUTB)를 연결시킬 수 있다. 예를 들어, 입력 노드(IN)의 전압이 제1레벨인 경우, 제5 트랜지스터(M5)는 턴-온 될 수 있다. 입력 노드(IN)의 전압이 제2레벨인 경우, 제5 트랜지스터(M5)는 턴-오프될 수 있다. 즉, 입력 노드(IN)의 전압에 따라, 반도체 소자부(100-1')의 교차 결합 인버터의 기능 수행 여부가 제어될 수 있다.
도 5는 본 발명의 일 실시예에 따른 낸드 래치(NAND Latch) 회로로 구현된 반도체 소자부(100-2)를 나타내는 도면이다.
도 5를 참조하면, 반도체 소자부(100-2)는 제1트랜지스터(M1), 제2트랜지스터(M2), 제3트랜지스터(M3), 제4트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 포함할 수 있다.
이때, 제1트랜지스터(M1) 내지 제4트랜지스터(M4)는 제1반도체 소자부(110)에 포함되며 제1공정에 의해 형성될 수 있다. 그리고, 제5 트랜지스터(M5) 내지 제8 트랜지스터(M8)는 제2반도체 소자부(120)에 포함되며 제2공정에 의해 형성될 수 있다. 제1공정 및 제2공정은 모놀리틱 3차원 반도체 제조 공정에 포함되는 서브 공정을 의미할 수 있다.
도 5에서, 제1트랜지스터(M1) 내지 제4트랜지스터(M4)가 N형 트랜지스터이고, 제5 트랜지스터(M5) 내지 제8 트랜지스터(M8)가 P형 트랜지스터인 것으로 도시되나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 목적을 달성하는 범위에서, 실시예에 따라, 제1트랜지스터(M1) 내지 제8 트랜지스터(M8) 각각은 N형 또는 P형 트랜지스터로 구현될 수 있다.
도 5의 (a) 도시된 바와 같이 제1트랜지스터(M1)는 입력 노드(IN)의 전압에 따라, 제1 노드(N1) 및 제1기준 전압(GND)을 연결시킬 수 있다. 제2트랜지스터(M2)는 입력 노드(IN)의 전압에 따라, 제2 노드(N2) 및 제1기준 전압(GND)을 연결시킬 수 있다. 제3트랜지스터(M3)는 제1출력 노드(OUT)의 전압에 따라, 제2출력 노드(OUTB) 및 제1 노드(N1)를 연결시킬 수 있다. 제4트랜지스터(M4)는 제2출력 노드(OUTB)의 전압에 따라, 제1출력 노드(OUT) 및 제2 노드(N2)를 연결시킬 수 있다.
제5 트랜지스터(M5)는 입력 노드(IN)의 전압에 따라, 제2출력 노드(OUTB) 및 제2기준 전압(VDD)을 연결시킬 수 있다. 제6 트랜지스터(M6)는 제1출력 노드(OUT)의 전압에 따라, 제2출력 노드(OUTB) 및 제2기준 전압(VDD)을 연결시킬 수 있다. 제7 트랜지스터(M7)는 제2출력 노드(OUTB)의 전압에 따라, 제1출력 노드(OUT) 및 제2기준 전압(VDD)을 연결시킬 수 있다. 제8 트랜지스터(M8)는 입력 노드(IN)의 전압에 따라, 제1출력 노드(OUT) 및 제2기준 전압(VDD)을 연결시킬 수 있다.
예를 들어, 도 5의 (b)의 표에 도시된 바와 같이 입력 노드(IN)의 전압이 제2레벨인 경우, M3, M4, M5 및 M8은 턴-온 될 수 있다. 이때, 제1출력 노드(OUT) 및 제2출력 노드(OUTB)는 제1레벨의 전압을 출력할 수 있다.
입력 노드(IN) 및 제1출력 노드(OUT)의 전압이 제1레벨이고, 제2출력 노드(OUTB)의 전압이 제2레벨인 경우, M1, M2, M3 및 M7은 턴-온 될 수 있다.
입력 노드(IN)의 및 제2출력 노드(OUTB)의 전압이 제1레벨이고, 제1출력 노드(OUT)의 전압이 제2레벨인 경우, M1 M2, M4 및 M6는 턴-온 될 수 있다.
상술한 방식으로, 본 발명의 실시예에 따른 반도체 소자부(100-2)는 낸드 래치의 기능을 수행할 수 있다. 또한, 입력 노드(IN)의 전압에 따라, 반도체 소자부(100-2)의 낸드 래치의 기능 수행 여부가 제어될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 낸드 래치 회로로 구현된 반도체 소자부(100-2')를 나타내는 도면이다.
설명의 중복을 방지하기 위하여, 도 5에 도시된 실시예와의 차이점을 중심으로 설명된다.
도 6을 참조하면, 반도체 소자부(100-2')는 제1트랜지스터(M1), 제2트랜지스터(M2), 제3트랜지스터(M3), 제4트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 포함할 수 있다.
이때, 제3트랜지스터(M3) 및 제4트랜지스터(M4)는 제1반도체 소자부(110)에 포함되며 제1공정에 의해 형성될 수 있다. 그리고, 제1트랜지스터(M1), 제2트랜지스터(M2), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)는 제2반도체 소자부(120)에 포함되며 제2공정에 의해 형성될 수 있다. 제1공정 및 제2공정은 모놀리틱 3차원 반도체 제조 공정에 포함되는 서브 공정을 의미할 수 있다.
도 7은 본 발명의 일 실시예에 따른 노어 래치(NOR Latch) 회로로 구현된 반도체 소자부(100-3)를 나타내는 도면이다.
도 7을 참조하면, 반도체 소자부(100-3)는 제1트랜지스터(M1), 제2트랜지스터(M2), 제3트랜지스터(M3), 제4트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 포함할 수 있다.
이때, 제1트랜지스터(M1) 내지 제4트랜지스터(M4)는 제1반도체 소자부(110)에 포함되어 제1공정에 의해 형성될 수 있다. 그리고, 제5 트랜지스터(M5) 내지 제8 트랜지스터(M8)는 제2반도체 소자부(120)에 포함되어 제2공정에 의해 형성될 수 있다. 제1공정 및 제2공정은 모놀리틱 3차원 반도체 제조 공정에 포함되는 서브 공정을 의미할 수 있다.
도 7에서, 제1트랜지스터(M1) 내지 제4트랜지스터(M4)가 N형 트랜지스터이고, 제5 트랜지스터(M5) 내지 제8 트랜지스터(M8)가 P형 트랜지스터인 것으로 도시되나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 목적을 달성하는 범위에서, 실시예에 따라, 제1트랜지스터(M1) 내지 제8 트랜지스터(M8) 각각은 N형 또는 P형 트랜지스터로 구현될 수 있다.
제1트랜지스터(M1)는 입력 노드(IN)의 전압에 따라, 제2출력 노드(OUTB) 및 제1기준 전압(GND)을 연결시킬 수 있다. 제2트랜지스터(M2)는 제1출력 노드(OUT)의 전압에 따라, 제2출력 노드(OUTB) 및 제1기준 전압(GND)을 연결시킬 수 있다. 제3트랜지스터(M3)는 제2출력 노드(OUTB)의 전압에 따라, 제1출력 노드(OUT) 및 제1기준 전압(GND)을 연결시킬 수 있다. 제4트랜지스터(M4)는 입력 노드(IN)의 전압에 따라, 제1출력 노드(OUT) 및 제1기준 전압(GND)을 연결시킬 수 있다.
도 7의 (a)에 도시된 바와 같이 제5 트랜지스터(M5)는 제1출력 노드(OUT)의 전압에 따라, 제1 노드(N1) 및 제2출력 노드(OUTB)를 연결시킬 수 있다. 제6 트랜지스터(M6)는 제2출력 노드(OUTB)의 전압에 따라, 제2 노드(N2) 및 제1출력 노드(OUT)를 연결시킬 수 있다. 제7 트랜지스터(M7)는 입력 노드(IN)의 전압에 따라, 제1 노드(N1) 및 제2기준 전압(VDD)을 연결시킬 수 있다. 제8 트랜지스터(M8)는 입력 노드(IN)의 전압에 따라, 제2 노드(N2) 및 제2기준 전압(VDD)을 연결시킬 수 있다.
도 7의 (b)의 표에 도시된 바와 같이 입력 노드(IN)의 전압이 제1레벨인 경우, 제1트랜지스터(M1), 제4트랜지스터(M4), 제5 트랜지스터(M5) 및 제6 트랜지스터(M6) M1, M4, M5 및 M6은 턴-온 될 수 있다. 이때, 제1출력 노드(OUT) 및 제2출력 노드(OUTB)는 제2레벨의 전압을 출력할 수 있다.
입력 노드(IN) 및 제2출력 노드(OUTB)의 전압이 제2레벨이고, 제1출력 노드(OUT)의 전압이 제1레벨인 경우, 제3트랜지스터(M3), 제5 트랜지스터(M5), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)는 턴-온 될 수 있다.
입력 노드(IN) 및 제1출력 노드(OUT)의 전압이 제2레벨이고, 제2출력 노드(OUTB)의 전압이 제1레벨인 경우, 제2 트랜지스터(M2), 제6 트랜지스터(M6), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)는 턴-온 될 수 있다.
상술한 방식으로, 본 발명의 실시예에 따른 반도체 소자부(100-3)는 노어 래치의 기능을 수행할 수 있다. 또한, 입력 노드(IN)의 전압에 따라, 반도체 소자부(100-3)의 노어 래치의 기능 수행 여부가 제어될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 노어 래치 회로로 구현된 반도체 소자부(100-3')를 나타내는 도면이다.
설명의 중복을 방지하기 위하여, 도 7에 도시된 실시예와의 차이점을 중심으로 설명된다.
도 7을 참조하면, 반도체 소자부(100-3')는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 포함할 수 있다.
이때, 제2트랜지스터(M2) 및 제3트랜지스터(M3)는 제1반도체 소자부(110)에 포함되며 제1공정에 의해 형성될 수 있다. 그리고, 제1트랜지스터(M1), 제4트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)는 제2반도체 소자부(120)에 포함되며 제2공정에 의해 형성될 수 있다. 제1공정 및 제2공정은 모놀리틱 3차원 반도체 제조 공정에 포함되는 서브 공정을 의미할 수 있다.
도 9는 본 발명의 실시예에 따른 차동 증폭기로 구현된 반도체 소자부(100-4)를 나타내는 도면이다.
도 9를 참조하면, 반도체 소자부(100-4)는 제1트랜지스터(M1), 제2트랜지스터(M2), 제3트랜지스터(M3), 제4트랜지스터(M4) 및 제5 트랜지스터(M5)를 포함할 수 있다.
이때, 제1트랜지스터(M1) 및 제2트랜지스터(M2)는 제1반도체 소자부(110)에 포함되어 제1공정에 의해 형성될 수 있다. 그리고, 제3트랜지스터(M3), 제4트랜지스터(M4) 및 제5 트랜지스터(M5)는 제2반도체 소자부(120)에 포함되어 제2공정에 의해 형성될 수 있다. 제1공정 및 제2공정은 모놀리틱 3차원 반도체 제조 공정에 포함되는 서브 공정을 의미할 수 있다.
도 9에서, 제1트랜지스터(M1), 제2트랜지스터(M2) 및 제5 트랜지스터(M5)가 N형 트랜지스터이고, 제3트랜지스터(M3) 및 제4트랜지스터(M4)가 P형 트랜지스터인 것으로 도시되나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 목적을 달성하는 범위에서, 실시예에 따라, 제1트랜지스터(M1), 제2트랜지스터(M2), 제3트랜지스터(M3), 제4트랜지스터(M4) 및 제5 트랜지스터(M5) 각각은 N형 또는 P형 트랜지스터로 구현될 수 있다.
제1트랜지스터(M1)는 입력 노드(IN)의 전압에 따라, 제1 노드(N1) 및 제2출력 노드(OUTB)를 연결시킬 수 있다. 제2트랜지스터(M2)는 입력 노드(IN)의 전압에 따라, 제1 노드(N1) 및 제1출력 노드(OUT)를 연결시킬 수 있다. 제3트랜지스터(M3)는 제1 입력 전압(VB1)에 따라, 제2출력 노드(OUTB) 및 제2기준 전압(VDD)을 연결시킬 수 있다. 제4트랜지스터(M4)는 제1 입력 전압(VB1)의 전압에 따라, 제1출력 노드(OUT) 및 제2기준 전압(VDD)을 연결시킬 수 있다. 제5 트랜지스터(M5)는 제2 입력 전압(VB2) 전압에 따라, 제1 노드(N1) 및 제1기준 전압(GND)을 연결시킬 수 있다.
상술한 구조를 통해, 본 발명의 실시예에 따른 반도체 소자부(100-4)는 차동 증폭기의 기능을 수행할 수 있다. 또한, 입력 노드(IN)의 전압에 따라, 반도체 소자부(100-4)의 차동 증폭기의 기능 수행 여부가 제어될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자부(100)의 구조를 나타내는 도면이다.
도 10을 참조하면, 반도체 소자부(100)는 모놀리틱 3차원 반도체 제조 공정에 따라 생성될 수 있고, 반도체 소자부(100)는 수직 방향으로 다층으로 적층된 구조를 가질 수 있다. 이때, 반도체 소자부(100)의 모놀리틱 3차원 반도체 제조 공정은 각 층별에 대응하는 제1서브 공정(SP1), 제2서브 공정(SP2), 제3서브 공정(SP3) 및 제4서브 공정(SP4)을 포함할 수 있다. 단, 본 발명이 이에 한정되는 것은 아니며, 본 발명의 반도체 소자부(100)의 제조 공정은 다양한 수의 서브 공정들을 포함할 수 있다.
제1서브 공정(SP1)은 베이스 기판 상에 반도체 소자를 형성하는 공정으로서, 제2반도체 소자부(120)가 형성되는 제2공정을 포함할 수 있다. 일 실시예에 따라, 제2반도체 소자부(120)는 게이트 전극(GE)으로 인가되는 전압에 따라, 제1 전극(E1) 및 제2 전극(E2)을 연결하는 트랜지스터를 포함할 수 있다.
제2서브 공정(SP2)은 제1서브 공정(SP1)에 의해 형성된 층 상에 반도체 소자를 형성하는 공정일 수 있다. 제3서브 공정(SP3)은 제2서브 공정(SP2)에 의해 형성된 층 상에 반도체 소자를 형성하는 공정일 수 있다.
제4서브 공정(SP4)은 제3서브 공정(SP3)에 의해 형성된 층 상에 반도체 소자를 형성하는 공정으로서, 제1반도체 소자부(110)가 형성되는 제1공정을 포함할 수 있다. 일 실시예에 따라, 제1반도체 소자부(110)는 탑 게이트 전극(TGE) 및 바텀 게이트 전극(BGE)으로 인가되는 전압에 따라 채널 층(CH)(예를 들어, 반도체 층)에 채널이 형성되는 트랜지스터를 포함할 수 있다.
도 10에서는, 제1공정이 제4서브 공정(SP4)에 포함되어 수행되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1공정은 제1 내지 제3서브 공정들(SP1 내지 SP3) 또는 제5 이상의 서브 공정들에 포함되어 수행될 수 있다. 또한, 실시예에 따라, 제1공정은 두개 이상의 서브 공정들에 걸쳐 수행될 수 있다.
도 11은 본 발명의 일 실시예에 따른 식별 키 생성 회로(10)를 나타내는 도면이다. 도 11을 참조하면, 본 발명의 일 실시예에 따라, 식별 키 생성 회로(10)는 누설 전류가 매우 작은(10^(-24) 수준) 산화물 박막 트랜지스터를 DRAM(Dynamic Random Access Memory)의 트랜지스터로 채용함으로써, 비휘발성 DRAM PUF로 구현될 수 있다. 본 발명의 일 실시예에 따른 식별 키 생성 회로(10)는 모놀리틱 3차원 반도체 제조 공정에 의해 형성되는 반도체 소자들의 공정 편차에 기초하여 식별 키를 생성할 수 있다.
이를 위하여, 식별 키 생성 회로(10)는 반도체 소자부(100) 및 식별 키 생성부(200)를 포함할 수 있다.
반도체 소자부(100)는 제1공정에 의해 형성되며, 저장부(101) 및 제1반도체 소자부(110)를 포함할 수 있다.
저장부(101)는 제1공정에 의해 생성된 제1커패시터(C1) 및 제2커패시터(C2)를 포함할 수 있다.
제1커패시터(C1)는 제1트랜지스터(M1)의 일단에 연결되고, 제2커패시터(C2)는 제2트랜지스터(M2)의 일단에 연결될 수 있다.
예를 들어, 제1커패시터(C1) 및 제2커패시터(C2) 각각의 전하량에 따라, PUF가 결정될 수 있다. 제1커패시터에 충전된 전하량이 제2커패시터에 충전된 전하량 보다 많은 경우, 대응하는 PUF는 1을 나타낼 수 있고, 제2커패시터에 충전된 전하량이 제1커패시터에 충전된 전하량 보다 많은 경우, 대응하는 PUF는 0을 나타낼 수 있다.
일 실시예에 따라 저장부(101)가 커패시터(C1, C2)를 포함하고 있는 경우, 커패시터(C1. C2)에 저장된 전하가 충전되거나 방전되는 경우 PUF 값이 달라질 수 있으므로, 외부로부터의 침투 공격에 유연하게 대응할 수 있어 PUF의 신뢰성 및 보안성이 향상될 수 있는 효과가 존재한다.
그러나, 본 발명이 이에 한정되는 것은 아니며 실시예에 따라 반대로 구현될 수 있다. 이와 관련된 상세한 내용은 아래에서 설명된다.
제1반도체 소자부(110)는 제1공정에 의해 생성된 제1트랜지스터(M1) 및 제2트랜지스터(M2)를 포함할 수 있다. 이때, 제1트랜지스터(M1)는 제1 문턱 전압(VT1)을 갖고, 제2트랜지스터(M2)는 제2 문턱 전압(VT2)을 가질 수 있다.
설명의 편의를 위하여, 제1트랜지스터(M1) 및 제2트랜지스터(M2)가 N형 트랜지스터인 것으로 가정하여 설명하나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1트랜지스터(M1) 및 제2트랜지스터(M2) 각각은 N형 또는 P형 트랜지스터로 구현될 수 있다.
상술한 바와 같이, 트랜지스터의 문턱 전압은 초기 설계시 기대값과 실제값이 상이한 오차가 발생할 수 있으므로, 제1트랜지스터 및 제2트랜지스터가 동일한 제1공정을 통해 생성되었음에도 불구하고, 제1 문턱 전압(VT1) 및 제2 문턱 전압(VT2)은 상이할 수 있다.
도 11과 도12 는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 도면이다.
식별 키 생성부(200)는 제2공정에 의해 형성되며, 복수의 반도체 소자들의 서로 다른 물리적 특성에 기초하여 식별 키를 생성할 수 있다. 예를 들어, 제1공정에 따른 제1공정 편차는 제2공정에 따른 제2공정 편차보다 클 수 있다.
도 11과 도 12는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 도면이다.
예를 들어, 식별 키 생성부(200)는 비교기(210), D플립플랍(220), 제1스위치(230) 및 제2스위치(240)를 포함할 수 있다.
비교기(210)는 스위치 M1, M2를 통해서 연결되는 제1커패시터(C1)와 제2커패시터(C2)의 전하량 차이를 비교할 수 있다. 커패시터는 커패시턴스 크기와 충전된 전하량에 따라서, 커패시터 양단의 전압이 결정되고, 비교기는 이 전압의 크기를 비교하여, 제1커패시터와 제2커패시터 중 어느 커패시터에 더 많은 전하가 충전되어 있는지 비교할 수 있다.
D플립플랍(220)은 비교기(210)의 출력값을 저장하고, 클럭 신호(CLK)에 동기화하여 제1출력(Q) 및 제2출력(QB)을 반도체 소자부(100)로 전송할 수 있다.
제1스위치(230) 및 제2스위치(240)는, D플립플랍(220) 및 반도체 소자부(100) 사이에 배치되어, 제1출력(Q) 및 제2출력(QB)의 전송을 제어할 수 있다.
본 발명의 일 실시예에 따라, 제1공정은 산화물 반도체 제조 공정이고, 제2공정은 실리콘 반도체 제조 공정일 수 있다.
이하에서, 비휘발성 DRAM PUF로 구현된 식별 키 생성 회로(10)의 동작이 상세하게 설명된다.
프리차지(Precharge) 구간(즉, 제1 구간)에서, D플립플랍(220)의 제1출력(Q)은 제2레벨을 갖고, 제2출력(QB)은 제1레벨을 가질 수 있다. 이때, 제1레벨은 구동 전압 및 논리 1을 나타내고, 제2레벨은 접지 전압 및 논리 0을 나타낼 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1레벨 및 제2레벨은 각 트랜지스터들에 대한 상대적인 값이며, 설계에 따라 다양한 값을 가질 수 있다.
또한, 제1스위치(230)는 개방되고, 제2스위치(240)는 단락될 수 있다. 또한, 제1트랜지스터(M1)의 제1게이트 전압(VG1) 및 제2트랜지스터(M2)의 제2 게이트 전압(VG2)은 문턱 전압 또는 구동 전압보다 큰 값을 가질 수 있다.
이에 따라, 제1트랜지스터(M1) 및 제2트랜지스터(M2)는 턴-온될 수 있다. 그 결과, D플립플랍(220)의 제2출력(QB)은 제1커패시터(C1) 및 제2커패시터(C2)로 인가되고, 구동 전압에 해당하는 전하량이 제1커패시터(C1) 및 제2커패시터(C2)에 충전될 수 있다.
평가(Evaluation) 구간(즉, 제2 구간)에서, 제1스위치(230) 및 제2스위치(240)는 개방될 수 있다. 또한, 제1트랜지스터(M1)의 제1게이트 전압(VG1) 및 제2트랜지스터(M2)의 제2 게이트 전압(VG2)은 구동 전압과 같은 값을 가질 수 있다.
이에 따라, 비교기(210)의 제1입력단(T1)으로 구동 전압과 제1 문턱 전압(VT1)의 차이가 입력되고, 제2입력단(T2)으로 구동 전압과 제2 문턱 전압(VT2)의 차이가 입력될 수 있다.
그 결과, 제1 문턱 전압(VT1) 및 제2 문턱 전압(VT2)의 크기에 따라, D플립플랍(220)의 제1출력(Q) 및 제2출력(QB)값이 결정될 수 있다.
예를 들어, 제1 문턱 전압(VT1)이 제2 문턱 전압(VT2)의 크기보다 큰 경우, 제1출력(Q)은 제2레벨을 갖고, 제2출력(QB)은 제1레벨을 가질 수 있다. 한편, 제2 문턱 전압(VT2)이 제1 문턱 전압(VT1)의 크기보다 큰 경우, 제1출력(Q)은 제1레벨을 갖고, 제2출력(QB)은 제2레벨을 가질 수 있다.
등록(Enrollment) 구간(즉, 제3 구간)에서, 제1스위치(230)와 제2스위치(240)는 단락될 수 있다. 제1트랜지스터(M1)의 제1 게이트 전압(VG1) 및 제2트랜지스터(M2)의 제2 게이트 전압(VG2)은 구동 전압과 같은 값을 가질 수 있다.
이에 따라, D플립플랍(220)의 제1출력(Q)은 제1커패시터(C1)로 인가되고, 제2출력(QB)은 제2커패시터(C2)로 인가될 수 있다.
그 결과, 제1커패시터(C1) 및 제2커패시터(C2)는 반도체 소자의 문턱 전압에 기초하여 식별 키 값을 저장할 수 있다.
예를 들어, 제1 문턱 전압(VT1)이 제2 문턱 전압(VT2)의 크기보다 큰 경우, 제1커패시터(C1)는 제2레벨의 전압을 저장하고, 제2커패시터(C2)는 제1레벨의 전압을 저장할 수 있다. 한편, 제2 문턱 전압(VT2)이 제1 문턱 전압(VT1)의 크기보다 큰 경우, 제1커패시터(C1)는 제1레벨의 전압을 저장하고, 제2커패시터(C2)는 제2레벨의 전압을 저장할 수 있다.
본 발명의 일 실시예에 따른 식별 키 생성 회로(10)는 i) Backside attack이 발생하면, Substrate FIB Trench 과정에서 정전기 전하가 발생하게 되고, 저장부(101)의 커패시터에 저장된 전하량의 변화가 발생하므로, 식별 키 값이 유실될 수 있다.
또한, 식별 키 생성 회로(10)는 ii) Topside attack이 발생하면, Top-metal polishing 과정에서 정전기 전하가 발생하게 되고, 저장부(101)의 커패시터에 저장된 전하량의 변화가 발생하므로, 식별 키 값이 유실될 수 있다.
또한, 식별 키 생성 회로(10)는 iii) micro-probing에 의한 침투가 발생하면, micro-probing 과정에서 저장부(101)의 캐패시터 전하가 방전되어, 식별 키 값이 유실될 수 있다.
결과적으로, 식별 키 생성 회로(10)는 별도의 침투 공격 감지 회로 없이 침투를 감지하고 식별 키 값이 유출되는 것을 방지함으로써, 보안 성능을 향상시킬 수 있다.
상술한 방식에 따라, 본 발명의 일 실시예에 따른 공정 편차에 기초한 식별 키 생성 회로는 모놀리틱(Monolithic) 3차원 공정에서, 반도체 소자의 물리적 특성에 기반한 식별 키의 신뢰성과 시불변성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명의 일 실시예에 따른 공정 편차에 기초한 식별 키 생성 회로는, 별도의 침투 공격 감지회로 없이 침투 공격(예를 들어, topside attack, backside attack 또는 micro-probing)에 의해 PUF의 식별 키가 탈취되는 것을 방지할 수 있는 효과가 있다.
본 기술한 설명은 본 발명의 최상의 모드를 제시하고 있으며, 본 발명을 설명하기 위하여, 그리고 당업자가 본 발명을 제작 및 이용할 수 있도록 하기 위한 예를 제공하고 있다. 이렇게 작성된 명세서는 그 제시된 구체적인 용어에 본 발명을 제한하는 것이 아니다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야 할 것이다.
10: 식별 키 생성 장치
100: 반도체 소자부
110: 제1반도체 소자부
120: 제2반도체 소자부
200: 식별 키 생성부

Claims (13)

  1. 하나의 반도체 기판에서 제작되며, 서로 다른 종류의 물리적 특성을 가지는 제1반도체 소자부와 제2반도체 소자부;
    상기 제1반도체 소자부의 제조 공정에서 발생하는 공정 편차에 기인하여, 상기 제1반도체 소자부가 가지고 있는 전기적 특성 중 적어도 하나 이상의 전기적 특성의 차이를 이용하여 식별 키를 생성하는 식별키 생성부; 및
    상기 전기적 특성의 차이를 디지털 값으로 결정하는 식별키 판독부;를 포함하고,
    상기 제1반도체 소자부는 상기 반도체 기판 상에 형성되고, 제2반도체 소자부는 상기 제1반도체 소자부의 상단에 형성되며, 상기 제1반도체 소자부와 상기 제2반도체 소자부는 비아-홀, 금속 배선, 및 컨택 홀 중 적어도 하나 이상의 레이어를 통해 서로 연결되는, 공정 편차를 이용한 식별 키 생성 회로.
  2. 제1항에 있어서,
    상기 식별키 판독부는 상기 제1반도체 소자부로 형성되는, 공정 편차를 이용한 식별 키 생성 회로.
  3. 제1항에 있어서,
    상기 제2반도체 소자부는, In, Zn, Ga, Sn 중에 하나 이상의 양이온을 포함하는 전이금속 산화물을 포함하는, 공정 편차를 이용한 식별 키 생성 회로.
  4. 제1항에 있어서,
    상기 제1반도체 소자부는,
    상보적 금속 산화물 반도체 제조 공정, 비결정 실리콘 박막 트랜지스터 제조 공정 및 다결정 실리콘 박막 트랜지스터 제조 공정 중 어느 하나의 공정으로 생성되는, 공정 편차를 이용한 식별 키 생성 회로.
  5. 제1항에 있어서,
    상기 식별키 생성부는,
    상기 제2반도체 소자부를 이용하여 동일한 크기로 설계된 제1트랜지스터와 제2트랜지스터를 포함하며,
    상기 제1트랜지스터와 상기 제2트랜지스터의 제조 공정에서 발생하는 공정 편차에 기인하는 전기적 특성 차이를 이용하여 식별키를 생성하는, 공정 편차를 이용한 식별 키 생성 회로.
  6. 제5항에 있어서,
    상기 제1트랜지스터의 채널 층은,
    IGZO, 이성분계, 3성분계, 4성분계, 및 5성분계 중 적어도 하나를 포함하는 다결정 산화물 박막을 포함하고,
    상기 이성분계는, ZnO, In2O3, Ga2O3, 및 SnO2, 중 적어도 하나를 포함하고
    상기 3성분계는 InGaO, InZnO, GaZnO 및 ZnSnO 중 적어도 하나를 포함하고,
    상기 4성분계는 InGaSnO 및 InZnSnO 중 적어도 하나를 포함하고
    상기 5성분계는 InGaZnSnO를 포함하는, 공정 편차를 이용한 식별 키 생성 회로.
  7. 제6항에 있어서,
    상기 제1트랜지스터의 채널 층은,
    무질서 다결정 박막 구조 및 우선 배향 다결정 박막 구조 중 어느 하나를 가지는, 공정 편차를 이용한 식별 키 생성 회로.
  8. 하나의 반도체 칩에서 제작되며, 서로 다른 종류의 물리적 특성을 가지는 제1반도체 소자부와 제2반도체 소자부;
    상기 제2반도체 소자부의 제조 공정에서 발생하는 공정 편차에 기인하여, 상기 제2반도체 소자부가 가지고 있는 전기적 특성 중 적어도 하나 이상의 전기적 특성 차이를 이용하여 식별 키를 생성하는 식별키 생성부;
    상기 전기적 특성 차이를 저장하는 저장부; 및
    상기 저장부를 이용하여 상기 전기적 특성의 차이를 디지털 값으로 결정하는 식별키 판독부;를 포함하고,
    상기 제1반도체 소자부는 반도체 기판 상에 형성되고, 제2반도체 소자부는 상기 제1반도체 소자부의 상단에 형성되며, 상기 제1반도체 소자부와 상기 제2반도체 소자부는 비아-홀, 금속 배선, 및 컨택 홀 중 적어도 하나 이상의 레이어를 통해 서로 연결되는, 공정 편차를 이용한 식별 키 생성 회로.
  9. 제8항에 있어서,
    상기 식별키 생성부는,
    상기 제2반도체 소자부를 이용하여 동일한 크기로 설계된 제1트랜지스터 및 제2트랜지스터를 포함하고,
    상기 제1트랜지스터와 상기 제2트랜지스터의 제조 공정에서 발생하는 공정 편차에 기인하는 전기적 특성 차이를 이용하여 식별키를 생성하는, 공정 편차를 이용한 식별 키 생성 회로.
  10. 제9항에 있어서,
    상기 제2반도체 소자부의 제조 공정은, 산화물 반도체 제조 공정이고, 상기 제1반도체 소자부의 제조 공정은, 실리콘 반도체 제조 공정인, 공정 편차를 이용한 식별 키 생성 회로.
  11. 제1출력 노드의 전압에 따라, 제2출력 노드 및 제1기준 전압을 서로 연결시키기 위한 제1트랜지스터;
    상기 제2출력 노드의 전압에 따라, 상기 제1출력 노드 및 상기 제1기준 전압을 연결시키기 위한 제2트랜지스터;
    상기 제1출력 노드의 전압에 따라, 상기 제2출력 노드 및 제2기준 전압을 연결시키기 위한 제3트랜지스터; 및
    상기 제2출력 노드의 전압에 따라, 상기 제1출력 노드 및 상기 제2기준 전압을 연결시키기 위한 제4트랜지스터를 포함하고,
    상기 제1트랜지스터 및 상기 제2트랜지스터는, 제2공정에 의해 형성되고,
    상기 제3트랜지스터 및 상기 제4트랜지스터는, 제1공정에 의해 형성되고,
    상기 제1공정은, 상보적 금속 산화물 반도체 제조 공정, 비정질 실리콘 박막 트랜지스터 제조 공정 및 다결정 실리콘 박막 트랜지스터 제조 공정 중 어느 하나이고,
    상기 제2공정은, 산화물 박막 트랜지스터 제조 공정 및 유기 박막 트랜지스터 제조 공정 중 어느 하나이고,
    상기 제1공정은 반도체 기판 상에서 수행되며, 상기 제2공정은 상기 제1공정 보다 상단에서 수행되며, 상기 제1공정으로 형성되는 트랜지스터와 상기 제2공정으로 형성되는 트랜지스터는 비아-홀, 금속 배선, 및 컨택 홀 중 적어도 하나 이상의 레이어를 통해 서로 연결되는, 공정 편차를 이용한 식별 키 생성 회로.
  12. 하나의 반도체 칩에서 제작되며, 서로 다른 종류의 물리적 특성을 가지는 제1반도체 소자부와 제2반도체 소자부를 포함하는 회로를 이용한 식별키 생성 방법에 있어서,
    상기 제1반도체 소자부는 반도체 기판 상에 형성되고, 제2반도체 소자부는 상기 제1반도체 소자부의 상단에 구현하는 단계; 및
    상기 제2반도체 소자부의 제조 공정에서 발생하는 공정편차에 기인하여 상기 제2반도체 소자부가 가지고 있는 전기적 특성 차이를 이용하여 식별 키를 생성하는 식별키 생성 단계;를 포함하는, 공정 편차를 이용한 식별 키 생성 방법.
  13. 제12항에 있어서,
    상기 전기적 특성 차이를 저장하는 저장부를 이용하여 저장하는 단계; 및
    상기 저장부를 이용하여 상기 전기적 특성 차이를 디지털 값으로 결정하는 식별키 판독단계;를 더 포함하는, 공정 편차를 이용한 식별 키 생성 방법.
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