KR20230011111A

KR20230011111A - Organic Light Emitting Diode display apparatus and fabricating method thereof

Info

Publication number: KR20230011111A
Application number: KR1020210091730A
Authority: KR
Inventors: 신정철; 남경진
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-07-13
Filing date: 2021-07-13
Publication date: 2023-01-20

Abstract

Provided is an organic light emitting display apparatus, in a hybrid type organic light emitting display apparatus comprising a driving element that includes a thin film transistor made of an oxide semiconductor material and a thin film transistor made of a polycrystalline semiconductor material in one sub-pixel, in which source and drain regions of an active layer are covered with a metal layer and inorganic insulating layers are configured to contain no hydrogen or very little hydrogen, so that the number of mask processes is reduced, the process is simplified, and the reliability of an element of an oxide semiconductor is secured.

Description

Organic light emitting display device and manufacturing method thereof

본 발명은 유기 전계 발광 표시 장치에 관한 것으로서, 특히, 단위 화소의 구동소자부를 구성하는 다수의 박막 트랜지스터를 구성함에 있어서, 서로 다른 종류의 반도체 물질을 사용하여 구성하는 하이브리드 형태의 박막 트랜지스터를 포함하는 유기 전계 발광 표시 장치에 관한 것이다.The present invention relates to an organic electroluminescent display device, and more particularly, in constructing a plurality of thin film transistors constituting a driving element unit of a unit pixel, including hybrid type thin film transistors constructed using different types of semiconductor materials. It relates to an organic electroluminescent display device.

유기 전계 발광 표시 장치는 액정 표시 장치에 비해 백-라이트를 사용하지 않고 자발광하는 발광소자를 사용하기 때문에 뛰어난 박막성과 화질로 디스플레이 분야의 대세를 이루고 있다.Compared to liquid crystal displays, organic light emitting display devices do not use a backlight and use self-emitting light emitting elements, so they are becoming the mainstream in the display field due to their excellent thinness and image quality.

특히, 플렉서블 기판 위에 발광소자를 형성할 수 있기 때문에 구부리거나 접는 등 다양한 형태로 화면을 구성할 수 있고, 또 뛰어난 박막성으로 인해 스마트 시계 등 소형 전자제품의 표시 장치로 적합하다. In particular, since a light emitting element can be formed on a flexible substrate, the screen can be configured in various forms such as bending or folding, and is suitable as a display device for small electronic products such as smart watches due to its excellent thin film properties.

특히, 정지 화면이 많은 스마트 시계 등의 표시 장치로 적용하기 위해서 정지 화면에서 누설전류를 방지할 수 있는 새로운 형태의 구동소자부를 구비하는 발광 표시 장치가 요구되었다. In particular, in order to be applied to a display device such as a smart watch with many still screens, a light emitting display device having a new type of driving element capable of preventing leakage current in a still screen has been required.

이러한 누설전류 차단에 유리한 박막 트랜지스터는 액티브층으로서 산화물 반도체를 사용하는 것들이 제안되었다.Thin film transistors that are advantageous for blocking leakage current have been proposed that use an oxide semiconductor as an active layer.

그러나 하이브리드 형태의 박막 트랜지스터를 사용하는 표시 장치는 서로 다른 종류의 반도체층, 예를 들어, 다결정 반도체층과 산화물 반도체층을 사용하기 때문에 다결정 반도체층과 산화물 반도체층을 형성하는 공정이 서로 다른 층에서 별도로 이루어져야 하기 때문에 공정이 복잡해 진다. 또한, 다결정 반도체층과 산화물 반도체층은 화학 가스에 대해 서로 다른 특성을 갖기 때문에 더욱 복잡한 공정을 요구한다.However, since a display device using a hybrid type thin film transistor uses different types of semiconductor layers, for example, a polycrystalline semiconductor layer and an oxide semiconductor layer, the process of forming the polycrystalline semiconductor layer and the oxide semiconductor layer is performed in different layers. The process becomes complicated because it has to be done separately. In addition, since the polycrystalline semiconductor layer and the oxide semiconductor layer have different characteristics to chemical gases, a more complicated process is required.

특히, 다결정 반도체층의 형성 공정은 통상, 소스 및 드레인 영역을 형성하기 위해 3족 또는 5족의 불순물을 반도체층에 도핑한다. 그리고 다결정 반도체층을 안정화시키고 소스 및 드레인 영역의 전도성을 향상시키기 위해 수소화 처리를 진행한다. 그러나 이러한 수소화 처리는 산화물 반도체에는 산화물 반도체의 신뢰성을 손상시키는 문제를 야기한다.In particular, in the process of forming a polycrystalline semiconductor layer, the semiconductor layer is usually doped with Group 3 or Group 5 impurities to form source and drain regions. Then, a hydrogenation process is performed to stabilize the polycrystalline semiconductor layer and improve conductivity of the source and drain regions. However, such a hydrogenation process causes a problem of impairing the reliability of the oxide semiconductor.

따라서, 본 발명은 하이브리드 형태의 반도체를 사용하는 유기 전계 발광 표시 장치에 있어서, 수소화 공정을 사용하지 않거나 사용하더라도 산화물 반도체에 영향이 최소화되는 유기 전계 발광 표시 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide an organic light emitting display device using a hybrid type semiconductor, which does not use a hydrogenation process or minimizes the effect on an oxide semiconductor even when a hydrogenation process is used, and a method for manufacturing the same. do.

위 목적을 달성하기 위해 본 발명은, 복수의 단위 화소를 포함하는 표시 영역과 표시 영역의 주변에 형성되는 비표시 영역을 포함하는 표시 패널을 포함하며, 단위 화소는 소정의 색을 발광하는 발광소자부와 상기 발광소자부를 구동하는 구동소자부를 포함하며,구동소자부는 기판상에서 다결정 반도체 층으로 구성되며 제1채널 영역, 제1채널 영역을 사이에 두고 서로 대응하는 제1 소스 영역 및 제1 드레인 영역을 포함하는 제1 박막 트랜지스터의 제1 활성층 및 제1 활성층과 동일층에 동일 물질로 구성되며 상기 제1 활성층, 제1 활성층의 소스 영역 및 드레인 영역의 상부 표면에 각각 형성되는 제1 도전층, 제1 활성층과 이격되어 배치되고 제1 활성층과 동일한 물질로 구성되는 커패시터의 하부 제1 전극과 제1 도전층과 동일한 물질로 구성되는 커패시터의 하부 제2 전극이 적층된 커패시터 하부 전극, 기판, 제1 활성층, 커패시터의 하부 전극 상에 형성되는 제1 게이트 절연층, 게이트 절연층 상에 형성되며 제1채널 영역과 중첩되는 제1 게이트 전극 및 제1 게이트 전극과 동일 층상에 배치되며 커패시터의 하부 전극과 중첩하는 커패시터의 상부 전극, 게이트 절연층 상에 형성되는 적어도 하나의 제1 층간 절연층, 제1 층간 절연층 상에 형성되며 수소 입자를 포함하지 않는 적어도 하나의 제2 층간 절연층, 제2 층간 절연층 상에서 산화물 반도체 층으로 구성되면서 상기 제1 활성층과 이격 배치되고, 제2채널 영역, 상기 제2채널 영역을 사이에 두고 서로 대응하는 제2 소스 영역 및 제2 드레인 영역을 포함하는 제2 박막 트랜지스터의 제2 활성층, 제2 활성층 상에 배치되면서 제2채널 영역과 중첩하는 제2 박막 트랜지스터의 제2 게이트 전극, 제2 게이트 전극 상에 형성되며 수소 입자를 포함하지 않는 적어도 하나의 제3 층간 절연층, 제3 층간 절연층 상에 형성되며 동일 물질로 구성되는 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하며, 발광소자부는 구동소자부와 연결되는 제1 전극, 제1 전극과 대향하는 제2 전극 및 제1 전극 및 제2 전극 사이에 배치되는 발광층을 포함하는 유기 전계 발광 표시 장치를 제공한다.In order to achieve the above object, the present invention includes a display panel including a display area including a plurality of unit pixels and a non-display area formed around the display area, wherein the unit pixels emit light of a predetermined color. and a driving element unit for driving the light emitting element unit, wherein the driving element unit is composed of a polycrystalline semiconductor layer on a substrate and corresponds to a first source region and a first drain region with a first channel region and a first channel region interposed therebetween. A first active layer of a first thin film transistor comprising a first active layer and a first conductive layer formed of the same material on the same layer as the first active layer and formed on upper surfaces of the first active layer and the source region and the drain region of the first active layer, respectively; A capacitor lower electrode in which a first lower electrode of a capacitor made of the same material as the first active layer and a second lower electrode of the capacitor made of the same material as the first conductive layer are stacked and disposed apart from the first active layer, the substrate, 1 active layer, a first gate insulating layer formed on the lower electrode of the capacitor, a first gate electrode formed on the gate insulating layer and overlapping the first channel region, and a lower electrode of the capacitor disposed on the same layer as the first gate electrode an upper electrode of the capacitor overlapping with, at least one first interlayer insulating layer formed on the gate insulating layer, at least one second interlayer insulating layer formed on the first interlayer insulating layer and not containing hydrogen particles, a second A second layer comprising an oxide semiconductor layer on an interlayer insulating layer, spaced apart from the first active layer, and including a second channel region, a second source region, and a second drain region corresponding to each other with the second channel region interposed therebetween. A second active layer of the thin film transistor, a second gate electrode of the second thin film transistor disposed on the second active layer and overlapping the second channel region, and at least one third formed on the second gate electrode and not containing hydrogen particles. It is formed on the interlayer insulating layer and the third interlayer insulating layer and includes a first source electrode, a first drain electrode, a second source electrode, and a second drain electrode made of the same material, and the light emitting element unit is a driving element. An organic light emitting display device including a first electrode connected to a part, a second electrode facing the first electrode, and a light emitting layer disposed between the first electrode and the second electrode.

여기서, 제1 층간 절연층에 수소 입자가 5×10²¹/㎤이하의 농도로 포함될 수 있다.Here, hydrogen particles may be included in the first interlayer insulating layer at a concentration of 5×10 ²¹ /cm 3 or less.

구동소자부는 비표시 영역의 게이트 구동소자부 또는 데이터 구동소자부에 더 형성될 수 있다.The driving device unit may be further formed in the gate driving device unit or the data driving device unit of the non-display area.

제1 박막 트랜지스터는 구동 박막 트랜지스터이고 제2 박막 트랜지스터는 스위칭 박막 트랜지스터일 수 있다.The first thin film transistor may be a driving thin film transistor and the second thin film transistor may be a switching thin film transistor.

제1 소스 전극 및 제1 드레인 전극은 제1 도전층의 상면에서 각각 제1 도전층과 연결된다.The first source electrode and the first drain electrode are respectively connected to the first conductive layer on the upper surface of the first conductive layer.

제1 소스 전극 및 제1 드레인 전극과 상기 제1 도전층은 동일한 물질로 구성될 수 있다.The first source electrode and the first drain electrode and the first conductive layer may be made of the same material.

커패시터 하부 제1 전극은 불순물이 도핑되지 않은 다결정 반도체층으로 구성될 수 있다.The first electrode under the capacitor may be formed of a polycrystalline semiconductor layer not doped with impurities.

커패시터 하부 전극은 제2 박막 트랜지스터의 제2 활성층의 하부에서 제2 활성층을 가리도록 제2 활성층과 중첩할 수 있다.The lower electrode of the capacitor may overlap the second active layer below the second active layer of the second thin film transistor to cover the second active layer.

제1 박막 트랜지스터의 제1 소스 영역 및 제1 드레인 영역은 불순물이 도핑되지 않는다.The first source region and the first drain region of the first thin film transistor are not doped with impurities.

제1 층간 절연층은 수소 입자를 포함하지 않을 수 있다.The first interlayer insulating layer may not include hydrogen particles.

본 발명의 제조 방법은 기판상에 다결정 반도체층을 형성하고 연속하여 제1 금속층을 형성하는 단계, 다결정 반도체층 및 제1 금속층을 동시에 패터닝하여 제1 활성층과 커패시터 하부 전극을 형성하는 단계, 제1 활성층과 커패시터 하부 전극 상에 제1 게이트 절연층을 형성하는 단계, 제1 게이트 절연층 상에 제1 활성층과 중첩하는 제1 게이트 전극과 커패시터 하부 전극과 중첩하는 커패시터 상부 전극을 형성하는 단계, 제1 게이트 전극과 커패시터 상부 전극 상에 제1 층간 절연층을 형성하는 단계, 제1 층간 절연층 상에 제2 층간 절연층을 형성하는 단계, 제2 층간 절연층 상에 산화물 반도체로 구성되는 제2 활성층을 형성하는 단계, 제2 활성층과 일부 중첩하는 제2 게이트 전극을 형성하는 단계, 제2 게이트 전극 상에 제3 층간 절연층을 형성하는 단계, 제3 층간 절연층 상에 제1 활성층과 연결되는 제1 소스 전극 및 제1 드레인 전극과 제2 활성층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 동시에 형성하는 단계 및 제2 드레인 전극과 연결되며 제1 전극, 제1 전극과 대향하는 제2 전극 및 제1 전극과 제2 전극 사이에 배치되는 발광층을 포함하는 발광소자부를 형성하는 단계를 포함한다.The manufacturing method of the present invention comprises the steps of forming a polycrystalline semiconductor layer on a substrate and successively forming a first metal layer, simultaneously patterning the polycrystalline semiconductor layer and the first metal layer to form a first active layer and a capacitor lower electrode; Forming a first gate insulating layer on the active layer and the capacitor lower electrode, forming a first gate electrode overlapping the first active layer and a capacitor upper electrode overlapping the capacitor lower electrode on the first gate insulating layer, Forming a first interlayer insulating layer on the gate electrode and the upper electrode of the capacitor, forming a second interlayer insulating layer on the first interlayer insulating layer, and forming a second interlayer insulating layer formed of an oxide semiconductor on the second interlayer insulating layer. Forming an active layer, forming a second gate electrode partially overlapping the second active layer, forming a third interlayer insulating layer on the second gate electrode, connecting the first active layer on the third interlayer insulating layer Simultaneously forming a first source electrode and a second drain electrode connected to the first source electrode and the first drain electrode and the second active layer, and connected to the second drain electrode and facing the first electrode and the first electrode. and forming a light emitting device unit including two electrodes and a light emitting layer disposed between the first electrode and the second electrode.

제1 활성층과 커패시터의 하부 제1 전극은 불순물이 도핑되지 않은 다결정 반도체인 것을 특징으로 한다.The first active layer and the lower first electrode of the capacitor are polycrystalline semiconductors not doped with impurities.

제1 층간 절연층은 수소 입자의 농도가 5×10²¹/㎤ 이하로 포함될 수 있다.The first interlayer insulating layer may have a hydrogen particle concentration of 5×10 ²¹ /cm 3 or less.

제1 게이트 절연층, 제1 층간 절연층, 제2 층간 절연층 및 제3 층간 절연층은 수소 입자를 포함하지 않는 무기 절연층일 수 있다.The first gate insulating layer, the first interlayer insulating layer, the second interlayer insulating layer, and the third interlayer insulating layer may be inorganic insulating layers that do not contain hydrogen particles.

제1 활성층과 커패시터의 하부 전극을 형성하는 단계에서, 제1 활성층은 제1 소스 영역, 제1 소스 영역과 대응하는 제1 드레인 영역 및 제1 소스 영역과 제1 드레인 영역 사이의 제1채널 영역를 포함하고, 제1 소스 영역 및 제1 드레인 영역의 상부 표면에 각각 제1 도전층이 더 형성된다.In the step of forming the first active layer and the lower electrode of the capacitor, the first active layer includes a first source region, a first drain region corresponding to the first source region, and a first channel region between the first source region and the first drain region. and a first conductive layer is further formed on upper surfaces of the first source region and the first drain region, respectively.

제1 활성층과 커패시터의 하부 전극을 형성하는 단계는 제1 금속층 상에 포토 레지스트층을 도포하는 단계, 포토 레지스트 상에 하프톤 마스크를 사용하여 상기 제1채널 영역 상에서 제1 두께를 갖고 상기 제1 소스 영역, 제1 드레인 영역 및 상기 커패시터의 하부 전극 상에서 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제1 포토 레지스터 패턴을 형성하는 단계, 제1 포토 레지스터 패턴을 에칭 마스크로 사용하여 상기 다결정 반도체층 및 상기 제1 금속층을 동시에 식각하는 단계, 제1 포토 레지스터 패턴을 에싱하여 제1 채널 영역 상부의 제1 금속층을 노출시키는 단계, 제1 채널 영역 상부의 제1 금속층을 제거하는 단계를 포함한다.Forming the first active layer and the lower electrode of the capacitor may include applying a photoresist layer on the first metal layer, using a halftone mask on the photoresist to have a first thickness on the first channel region, and Forming a first photoresistor pattern having a second thickness greater than the first thickness on a source region, a first drain region, and a lower electrode of the capacitor, using the first photoresistor pattern as an etching mask to form the polycrystalline semiconductor layer and simultaneously etching the first metal layer, ashing the first photoresistor pattern to expose the first metal layer over the first channel region, and removing the first metal layer over the first channel region.

제1 층간 절연층을 형성하는 단계는 제1 층간 절연층을 증착한 다음, 소정의 온도로 열처리하는 단계를 포함하고, 열처리 단계에서 제1 층간 절연층에 포함된 수소 입자가 제1 채널 영역에 일부 투입될 수 있다.The forming of the first interlayer insulating layer includes depositing the first interlayer insulating layer and then heat-treating it at a predetermined temperature, and in the heat treatment step, hydrogen particles included in the first interlayer insulating layer are applied to the first channel region. Some can be put in.

제3 층간 절연층 상에 상기 제1 활성층과 연결되는 제1 소스 전극 및 제1 드레인 전극과 제2 활성층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 동시에 형성하는 단계는 제1 게이트 절연층, 제1 층간 절연층, 제2 층간 절연층 및 제3 층간 절연층을 뚫고 제1 소스 영역 및 제1 드레인 영역 상단의 제1 도전층을 노출시키는 제1 컨택홀을 형성하는 단계와, 제3 층간 절연층을 뚫고 제2 활성층을 노출시키는 제2 컨택홀을 형성하는 단계를 더 포함한다.The step of simultaneously forming a first source electrode and a first drain electrode connected to the first active layer and a second source electrode and a second drain electrode connected to the second active layer on the third interlayer insulating layer may include a first gate insulating layer , forming a first contact hole through the first interlayer insulating layer, the second interlayer insulating layer, and the third interlayer insulating layer to expose the first conductive layer on top of the first source region and the first drain region; The method may further include forming a second contact hole through the interlayer insulating layer to expose the second active layer.

본 발명은 다결정 반도체층으로 구성되며 제1 소스 영역 및 제1 드레인 영역, 제1 소스 영역 및 제1 드레인 영역 사이에 배치되는 제1채널 영역을 포함하는 제1 활성층을 형성함에 있어서 제1 소스 영역 및 제1 드레인 영역을 도체화 하기 위해 불순물을 도핑하는 공정을 생략할 수 있어 공정 단순화에 기여한다. In the present invention, in forming a first active layer composed of a polycrystalline semiconductor layer and including a first source region, a first drain region, and a first channel region disposed between the first source region and the first drain region, the first source region In addition, a process of doping impurities in order to make the first drain region a conductor may be omitted, contributing to process simplification.

또한, 본 발명은 다결정 반도체층을 스토리지 커패시터의 일 전극으로 사용할 수 있어, 스토리지 커패시터를 제조하기 위해 별도의 전극 형성 공정을 실시하던 것을 생략할 수 있어 공정 단순화에 기여한다. In addition, the present invention can use the polycrystalline semiconductor layer as one electrode of the storage capacitor, thereby contributing to process simplification by omitting a separate electrode forming process for manufacturing the storage capacitor.

또한, 본 발명은 제1 소스 및 제1 드레인 영역에 불순물을 도핑하지 않아 제1 소스 및 제1 드레인 영역의 막질을 우수한 상태로 유지할 수 있다.In addition, since the first source and first drain regions are not doped with impurities, the film quality of the first source and first drain regions can be maintained in an excellent state.

또한, 본 발명은 제1 활성층에 대한 수소화 공정을 제거할 수 있도록, 제1 층간 절연층이 수소 입자를 포함하지 않거나 포함하더라도 그 농도를 줄일 수 있다. 제1 층간 절연층이 수소 입자를 포함하지 않거나 그 농도를 줄임으로써 수소 입자가 산화물 반도체의 소자 특정을 훼손하는 것을 미연에 방지할 수 있다.In addition, the present invention can reduce the concentration of hydrogen particles even if the first interlayer insulating layer does not contain or contains hydrogen particles so that the hydrogenation process for the first active layer can be eliminated. Since the first interlayer insulating layer does not contain hydrogen particles or reduces its concentration, it is possible to prevent hydrogen particles from damaging the element characteristics of the oxide semiconductor.

또한, 본 발명은 제1 소스 및 제1 드레인 영역 상단에 제1 도전층을 형성하여 소스 및 드레인 영역으로서 역할하게 함으로서, 제1 소스 전극 및 제1 드레인 전극이 제1 도전층을 연결하기 위해 컨택홀을 형성하는 과정에서 식각을 견뎌 내어 제1 소스 영역 및 제1 드레인 영역을 보호할 수 있다.In addition, the present invention forms a first conductive layer on top of the first source and first drain regions to serve as the source and drain regions, so that the first source electrode and the first drain electrode contact to connect the first conductive layer. During the process of forming the hole, the first source region and the first drain region may be protected by withstanding etching.

도 1은 본 발명의 일 실시 예에 따른 표시장치의 개략도이다.
도 2는 본 발명의 일 실시 예에 따른 표시장치에서 하나의 화소를 구동하는 화소 구동 회로를 나타내는 회로도이다.
도 3은 본 발명의 일 실시 예에 따른 표시장치의 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 소스 전극 및 드레인 전극을 형성하는 과정에서 수소 입자가 산화물 반도체에 영향을 주는 과정을 나타내는 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 표시장치의 단면도이다.
도 6a 내지 도 6f는 본 발명의 일 실시 예에 따른 표시장치의 제조 방법의 각 단계를 나타내는 순서도이다.1 is a schematic diagram of a display device according to an exemplary embodiment of the present invention.
2 is a circuit diagram illustrating a pixel driving circuit for driving one pixel in a display device according to an exemplary embodiment of the present invention.
3 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
4 is a cross-sectional view illustrating a process in which hydrogen particles affect an oxide semiconductor in a process of forming a source electrode and a drain electrode according to an embodiment of the present invention.
5 is a cross-sectional view of a display device according to another embodiment of the present invention.
6A to 6F are flowcharts illustrating each step of a method of manufacturing a display device according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and methods for achieving them, will become clear with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only the present embodiments make the disclosure of the present invention complete, and those skilled in the art in the art to which the present invention belongs It is provided to inform the person of the scope of the invention. The invention is only defined by the scope of the claims.

본 발명의 실시 예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명할 때, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.Since the shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, the present invention is not limited to those shown in the drawings. Like elements may be referred to by like reference numerals throughout the specification. In addition, when describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.When 'includes', 'has', 'consists of', etc. mentioned in this specification is used, other parts may be added unless the expression 'only' is used. When a component is expressed in the singular, the plural is included unless specifically stated otherwise.

구성 요소를 해석할 때, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.When interpreting the components, it is interpreted as including the error range even if there is no separate explicit statement.

예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.For example, when the positional relationship of two parts is described as 'on ~', 'upon ~', 'on ~ below', 'beside ~', etc., the expression 'immediately' or 'directly' is used. Unless otherwise specified, one or more other parts may be located between the two parts.

공간적으로 상대적인 용어인 "아래(below, beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.The spatially relative terms "below, beneath", "lower", "above", "upper", etc., refer to one element or component as shown in the drawing. It can be used to easily describe the correlation between and other elements or components. Spatially relative terms should be understood as encompassing different orientations of elements in use or operation in addition to the orientations shown in the figures. For example, when flipping elements shown in the figures, elements described as “below” or “beneath” other elements may be placed “above” the other elements. Thus, the exemplary term “below” may include directions of both below and above. Likewise, the exemplary terms "above" or "above" can include both directions of up and down.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, 'immediately' or 'directly' when a temporal precedence relationship is described in terms of 'after', 'following', 'next to', 'before', etc. Unless the expression is used, non-continuous cases may also be included.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may also be the second component within the technical spirit of the present invention.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1항목, 제2항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1항목, 제2항목 또는 제3항목 각각 뿐만 아니라 제1항목, 제2항목 및 제3항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.The term “at least one” should be understood to include all possible combinations from one or more related items. For example, "at least one of the first, second, and third items" means two of the first, second, and third items as well as each of the first, second, and third items. It may mean a combination of all items that can be presented from one or more.

본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예 들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.Each feature of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each embodiment can be implemented independently of each other, or can be implemented together in a related relationship. may be

본 발명의 실시 예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가할 때 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.When adding reference numerals to components of each drawing describing the embodiments of the present invention, the same components may have the same numerals as much as possible even though they are displayed on different drawings.

본 발명의 실시 예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시 예의 소스 전극은 다른 실시 예에서 드레인 전극이 될 수 있고, 어느 한 실시 예의 드레인 전극은 다른 실시 예에서 소스 전극이 될 수 있다.In the embodiments of the present invention, the source electrode and the drain electrode are only distinguished for convenience of description, and the source electrode and the drain electrode may be interchanged. The source electrode may serve as the drain electrode, and the drain electrode may serve as the source electrode. Also, a source electrode of one embodiment may be a drain electrode in another embodiment, and a drain electrode of one embodiment may be a source electrode in another embodiment.

본 발명의 어떤 실시 예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.In some embodiments of the present invention, a source region and a source electrode are distinguished and a drain region and a drain electrode are distinguished for convenience of explanation, but the embodiments of the present invention are not limited thereto. The source region may serve as a source electrode, and the drain region may serve as a drain electrode. Also, the source region may serve as the drain electrode, and the drain region may serve as the source electrode.

본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 당업자에 의해 기술적으로 다양한 연동 및 구동될 수 있으며, 각 실시 예들이 서로에 대하여 독립적으로 실시되거나 또는 연관 관계로 함께 실시될 수도 있다.Each feature of the various embodiments of the present invention can be partially or entirely combined or combined with each other, and can be technically interlocked and driven in various ways by those skilled in the art, and each embodiment can be implemented independently of each other or together in an association relationship. may be carried out.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 은 본 발명에 따른 표시장치(100)를 나타내는 평면도이다.1 is a plan view showing a display device 100 according to the present invention.

표시패널(102)은 기판(101) 상에 마련되는 액티브 영역(AA)과, 액티브 영역(AA)의 주변에 배치되는 비액티브 영역(NA)을 포함한다. 기판(101)은 벤딩이 가능하도록 가요성(flexibility)을 가지는 플라스틱 재질로 형성된다. 예를 들어, 기판(100)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate), PES(polyethersulfone), PAR(polyarylate), PSF(polysulfone), COC(ciclic-olefin copolymer) 등의 재질로 형성된다. 그러나 기판의 재질로서 유리가 배제되는 것은 아니다.The display panel 102 includes an active area AA provided on the substrate 101 and a non-active area NA disposed around the active area AA. The substrate 101 is formed of a plastic material having flexibility to enable bending. For example, the substrate 100 may include polyimide (PI), polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polycarbonate (PC), polyethersulfone (PES), polyarylate (PAR), polysulfone (PSF), ciclic- It is formed of materials such as olefin copolymer). However, glass is not excluded as a material for the substrate.

액티브 영역(AA)의 서브 화소는 액티브 층으로 산화물 반도체 물질 사용하는 박막 트랜지스터를 포함한다.A sub-pixel of the active area AA includes a thin film transistor using an oxide semiconductor material as an active layer.

비액티브 영역(NA)에는 데이터 구동부(104) 및 게이트 구동부(103) 중 적어도 어느 하나가 배치될 수 있다. 또한, 기판(101)이 구부러지는 벤딩 영역(BA)을 더 포함할 수 있다. At least one of the data driver 104 and the gate driver 103 may be disposed in the non-active area NA. In addition, the substrate 101 may further include a bending area BA where the substrate 101 is bent.

이 중, 게이트 구동부(103)는 액티브 층으로서 다결정 반도체 물질을 사용하는 박막 트랜지스터를 이용하여 기판(101)에 직접 형성될 수도 있고, 다결정 반도체 물질을 액티브 층으로 사용하는 박막 트랜지스터와 산화물 반도체 물질을 액티브 층으로 사용하는 박막 트랜지스터를 C-MOS로 구성하여 형성할 수도 있다.Among them, the gate driver 103 may be directly formed on the substrate 101 using a thin film transistor using a polycrystalline semiconductor material as an active layer, or a thin film transistor using a polycrystalline semiconductor material as an active layer and an oxide semiconductor material. A thin film transistor used as an active layer may be formed by configuring a C-MOS.

이러한 산화물 반도체층을 갖는 박막 트랜지스터 및 다결정 반도체층을 갖는 박막 트랜지스터는 채널에서 전자 이동도가 높아 고해상도 및 저전력 구현이 가능하다.A thin film transistor having such an oxide semiconductor layer and a thin film transistor having a polycrystalline semiconductor layer have high electron mobility in a channel, so that high resolution and low power consumption can be realized.

액티브 영역(AA)에는 복수의 데이터 라인 및 복수의 게이트 라인이 배치될 수 있다. 예를 들어, 복수의 데이터 라인은 행(Row) 또는 열(Column)로 배치될 수 있고, 복수의 게이트 라인은 열(Column) 또는 행(Row)으로 배치될 수 있다. 그리고 데이터 라인과 게이트 라인에 의해 정의되는 영역에는 서브 화소(PX)가 배치될 수 있다.A plurality of data lines and a plurality of gate lines may be disposed in the active area AA. For example, a plurality of data lines may be arranged in rows or columns, and a plurality of gate lines may be arranged in columns or rows. Sub-pixels PX may be disposed in an area defined by the data line and the gate line.

비액티브 영역(NA)에는 게이트 구동 회로를 포함한 게이트 구동부(103)가 배치될 수 있다. 게이트 구동부(103)의 게이트 구동 회로는, 복수의 게이트 라인(GL)에 스캔 신호를 순차적으로 공급함으로써, 액티브 영역의 각 화소 행들을 순차적으로 구동시킨다. 여기서, 게이트 구동 회로는 스캔 구동 회로라고도 한다. 여기서 화소 행은 하나의 게이트 라인에 연결된 화소들이 이루는 행을 일컫는다.A gate driving unit 103 including a gate driving circuit may be disposed in the non-active area NA. The gate driving circuit of the gate driver 103 sequentially drives each pixel row in the active region by sequentially supplying scan signals to the plurality of gate lines GL. Here, the gate driving circuit is also referred to as a scan driving circuit. Here, the pixel row refers to a row formed by pixels connected to one gate line.

게이트 구동 회로는 다결정 반도체층을 갖는 박막 트랜지스터로 구성될 수 있고, 산화물 반도체층을 갖는 박막 트랜지스터로 구성될 수도 있으며, 다결정 반도체층을 갖는 박막 트랜지스터와 산화물 반도체층을 갖는 박막 트랜지스터를 한 쌍을 이루어 구성될 수도 있다. 비액티브 영역(NA)과 액티브 영역(AA)에 배치된 박막 트랜지스터에 동일한 반도체 물질을 사용하는 경우에는 동일한 공정에서 동시에 진행될 수 있다.The gate driving circuit may be composed of a thin film transistor having a polycrystalline semiconductor layer, may be composed of a thin film transistor having an oxide semiconductor layer, or a thin film transistor having a polycrystalline semiconductor layer and a thin film transistor having an oxide semiconductor layer may be formed as a pair. may be configured. When the same semiconductor material is used for the thin film transistors disposed in the non-active area NA and the active area AA, the same process may be performed simultaneously.

게이트 구동 회로는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.The gate driving circuit may include a shift register, a level shifter, and the like.

게이트 구동 회로는 본 명세서의 실시 예에 따른 표시 장치와 같이, GIP(Gate In Panel) 타입으로 구현되어 기판(101)에 직접 배치될 수 있다.Like the display device according to the exemplary embodiment of the present specification, the gate driving circuit may be implemented in a Gate In Panel (GIP) type and directly disposed on the substrate 101 .

게이트 구동 회로를 포함한 게이트 구동부(GIP)는 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인에 순차적으로 공급한다.The gate driver GIP including the gate driving circuit sequentially supplies scan signals of an on voltage or an off voltage to a plurality of gate lines.

본 명세서의 일 실시 예에 따른 표시 장치(100)는 데이터 구동 회로를 더 포함할 수 있다. 그리고 데이터 구동 회로는, 게이트 구동 회로를 포함한 게이트 구동부(GIP)에 의해 특정 게이트 라인이 열리면, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 복수의 데이터 라인으로 공급한다.The display device 100 according to an embodiment of the present specification may further include a data driving circuit. The data driving circuit converts image data into analog data voltages and supplies them to a plurality of data lines when a specific gate line is opened by the gate driving unit (GIP) including the gate driving circuit.

기판(101)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔 라인 및 다수의 발광제어라인 등을 포함할 수 있다. 다수의 스캔 라인 및 다수의 발광제어라인은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 발광제어 트랜지스터)의 게이트 노드에 서로 다른 종류의 게이트 신호(스캔 신호, 발광제어신호)를 전달하는 배선들이다.The plurality of gate lines GL disposed on the substrate 101 may include a plurality of scan lines and a plurality of emission control lines. The plurality of scan lines and the plurality of light emitting control lines are wires that transmit different types of gate signals (scan signals and light emitting control signals) to gate nodes of different types of transistors (scan transistors and light emitting control transistors).

게이트 구동 회로를 포함한 게이트 구동부(103)는 게이트 라인(GL)의 한 종류인 복수의 스캔 라인으로 스캔 신호들을 출력하는 스캔 구동 회로와 게이트 라인의 다른 종류인 복수의 발광제어라인으로 발광제어신호들을 출력하는 발광 구동 회로를 포함할 수 있다.The gate driver 103 including the gate driving circuit transmits light emission control signals to a scan driving circuit outputting scan signals to a plurality of scan lines, which is one kind of gate line GL, and a plurality of light emission control lines, which are another kind of gate lines. A light emission driving circuit that outputs light may be included.

데이터 라인(DL)은 벤딩 영역(BA)을 통과하도록 배치될 수 있으며 다양한 데이터 라인(DL)이 배치되어 데이터 패드(PAD)와 연결될 수 있다.The data line DL may be disposed to pass through the bending area BA, and various data lines DL may be disposed and connected to the data pad PAD.

벤딩 영역(BA)은 기판(101)이 굽어지는 영역일 수 있다. 기판(101)은 벤딩 영역(BA)을 제외한 영역에서는 평탄한 상태로 유지될 수 있다.The bending area BA may be an area where the substrate 101 is bent. The substrate 101 may be maintained in a flat state except for the bending area BA.

도 2는 본 발명의 일 실시 예에서 제안하는 서브 화소의 구동 회로도이다. 일 실시 예로서 7개의 박막 트랜지스터와 하나의 스토리지 커패시터로 구성되는 구동 회로도를 개시한다. 7개의 박막 트랜지스터 중 하나는 구동 박막 트랜지스터이고 나머지는 내부 보상을 위한 스위칭 박막 트랜지스터이다. 2 is a driving circuit diagram of a sub-pixel proposed in an embodiment of the present invention. As an example, a driving circuit diagram including seven thin film transistors and one storage capacitor is disclosed. One of the seven thin film transistors is a driving thin film transistor and the rest are switching thin film transistors for internal compensation.

일 예로서 본 발명은 구동 박막 트랜지스터(D-TFT)를 다결정 반도체 물질을 활성층으로 사용하고, 구동 박막 트랜지스터(D-TFT)에 인접한 T3 스위칭 박막 트랜지스터를 산화물 반도체로 사용하는 것을 일 예로 설명한다. As an example, the present invention uses a polycrystalline semiconductor material as an active layer for the driving thin film transistor (D-TFT), and uses a T3 switching thin film transistor adjacent to the driving thin film transistor (D-TFT) as an oxide semiconductor.

그러나 본 발명은 도 2에서 제시하는 일 예에 제한되지 않으며 다양한 구성의 내부 보상 회로에도 적용 가능하다. However, the present invention is not limited to the example shown in FIG. 2 and is applicable to internal compensation circuits of various configurations.

도 3은 하나의 구동 박막 트랜지스터(340)와 하나의 스위칭 박막 트랜지스터(350) 및 하나의 스토리지 커패시터(360)를 포함하는 단면도이다.3 is a cross-sectional view including one driving thin film transistor 340 , one switching thin film transistor 350 and one storage capacitor 360 .

하나의 서브-화소(300)는 간략하게 기판(101)상에 구동소자부(370)와 구동소자부(370)과 전기적으로 연결되는 발광소자부(380)로 구성된다. 구동소자부(370)과 발광소자부(380)은 서로 평탄화층(317,318)에 의해 절연되어 있다.One sub-pixel 300 is simply composed of a driving element unit 370 on a substrate 101 and a light emitting element unit 380 electrically connected to the driving element unit 370 . The driving element unit 370 and the light emitting element unit 380 are insulated from each other by planarization layers 317 and 318 .

여기서 구동소자부(370)는 구동 박막 트랜지스터와 스위칭 박막 트랜지스터 및 스토리지 커패시터를 포함하여 하나의 서브 화소를 구동한 어레이부를 지칭한다. 또한, 여기서 발광소자부(380)는 애노드 전극과 캐소드 전극 및 그 사이에 배치되는 발광층을 포함하여 발광을 위한 어레이부를 지칭한다.Here, the driving element unit 370 refers to an array unit that drives one sub-pixel including a driving thin film transistor, a switching thin film transistor, and a storage capacitor. Also, here, the light emitting element unit 380 refers to an array unit for emitting light including an anode electrode, a cathode electrode, and a light emitting layer disposed therebetween.

기판(101)은 유기막과 무기막이 교대로 적층된 멀티 레이어(multi layer)로 구성될 수 있다. 예를 들어, 기판(101)은 폴리이미드(polyimide)와 같은 유기막과 산화실리콘(SiO₂)과 같은 무기막이 서로 교번하면서 적층되어 형성될 수 있다.The substrate 101 may be composed of multi-layers in which organic layers and inorganic layers are alternately stacked. For example, the substrate 101 may be formed by alternately stacking organic layers such as polyimide and inorganic layers such as silicon oxide (SiO ₂ ).

기판(101)상에 제1 버퍼층(301)이 형성된다. 제1 버퍼층(301)은 외부로부터 침투할 수 있는 수분 등을 차단하기 위한 것으로 산화실리콘(SiO₂)막 등을 다층으로 적층하여 사용할 수 있다.A first buffer layer 301 is formed on the substrate 101 . The first buffer layer 301 is to block moisture that can penetrate from the outside, and may be used by stacking multiple layers of a silicon oxide (SiO ₂ ) film or the like.

제1 버퍼층(301)위에는 한 번 더 투습으로부터 소자를 보호하기 위해 제2 버퍼층(302)을 더 형성된다. 제2 버퍼층(302)은 산화실리콘(SiO₂)을 사용한다. 특히, 본 발명에서는 수소 입자를 포함할 수 있는 질화실리콘(SiNx)층과 같은 무기막은 사용하지 않는 것을 목표로 한다.A second buffer layer 302 is further formed on the first buffer layer 301 to protect the device from moisture permeation once more. The second buffer layer 302 uses silicon oxide (SiO ₂ ). In particular, the present invention aims not to use an inorganic film such as a silicon nitride (SiNx) layer that may contain hydrogen particles.

기판(101) 상에는 구동 박막 트랜지스터(340)가 형성된다. 구동 박막 트랜지스터(340)은 전자 또는 전공이 이동하는 채널을 포함하는 제1 활성층(303)과, 제1 게이트 전극(306)과 제1 소스 전극(314S) 및 제1 드레인 전극(314D)을 포함한다. A driving thin film transistor 340 is formed on the substrate 101 . The driving thin film transistor 340 includes a first active layer 303 including a channel through which electrons or holes move, a first gate electrode 306, a first source electrode 314S, and a first drain electrode 314D. do.

제1 활성층(303)은 다결정 반도체 물질로 구성되는 것으로 가운데에 제1 채널 영역(303C)을 구비하고 제1 채널 영역(303C)을 사이에 두고 제1 소스 영역(303S) 및 제1 드레인 영역(303D)이 배치된다.The first active layer 303 is made of a polycrystalline semiconductor material, has a first channel region 303C in the middle, and includes a first source region 303S and a first drain region ( 303D) is placed.

또한, 제1 활성층(303)은 제1 소스 영역(303S) 및 제1 드레인 영역(303D)의 상단 표면에 각각 제1 도전층(304C)이 더 형성된다. 제1 도전층(304C)은 채널 영역(303C)의 상단에는 형성되지 않으며 제1 소스 영역(303S) 및 제1 드레인 영역(303D)의 상단에만 형성된다. In addition, in the first active layer 303, a first conductive layer 304C is further formed on the upper surfaces of the first source region 303S and the first drain region 303D, respectively. The first conductive layer 304C is not formed on the top of the channel region 303C, but is formed only on the top of the first source region 303S and the first drain region 303D.

제1 도전층(304C)은 제1 소스 영역(303S) 및 제1 드레인 영역(303D)에서 홀 또는 전자 등의 케리어(carrier)가 이동하는 경로를 제공한다. 즉, 실질적으로 소스 영역 및 드레인 영역으로서 역할한다. 따라서 본 발명의 실시 예에서는 제1 활성층(303C) 중 제1 소스 영역(303S) 및 제1 드레인 영역(303D)을 도체화 하기 위해 불순물 이온을 도핑하는 공정을 진행하지 않아도 된다. 제1 소스 및 제1 드레인 영역(303S, 303D)에 불순물을 도핑하는 과정에서 다결정 반도체층의 막질이 손상을 받게 되고 이를 해소하기 위해 열처리 공정 등을 진행하여야 하는데, 본 발명의 실시 예와 같이 제1 소스 영역(303S) 및 제1 드레인 영역(303D) 상단에 금속층으로 구성되는 제1 도전층(304C)을 형성하면 제1 소스 영역(303S) 및 제1 드레인 영역(303D)에 불순물을 도핑하는 공정 및 도핑된 다결정 반도체 물질을 회복(Recovery)하는 공정을 생략할 수 있다. The first conductive layer 304C provides a path for carriers such as holes or electrons to move in the first source region 303S and the first drain region 303D. That is, they substantially serve as a source region and a drain region. Therefore, in the embodiment of the present invention, it is not necessary to perform a process of doping with impurity ions to conduct the first source region 303S and the first drain region 303D of the first active layer 303C. In the process of doping the first source and first drain regions 303S and 303D with impurities, the film quality of the polycrystalline semiconductor layer is damaged, and in order to solve this problem, a heat treatment process or the like must be performed. 1 When the first conductive layer 304C made of a metal layer is formed on top of the source region 303S and the first drain region 303D, the first source region 303S and the first drain region 303D are doped with impurities. The process and the process of recovering the doped polycrystalline semiconductor material may be omitted.

제1 도전층(304C)은 결과적으로 제1 소스 전극(314S) 및 제1 드레인 전극(314D)과 물리적으로 접촉하기 때문에 전기적 첩촉 특성을 향상시키기 위해 제1 소스 전극(314S) 및 제1 드레인 전극(314D)과 같은 물질로 구성될 수 있다. 즉, 제1 소스 및 제1 드레인 전극(314S, 314D)이 복수의 금속층으로 구성될 경우, 제1 소스 및 제1 드레인 전극(314S, 314D)의 최하층 물질과 같은 물질로 제1 도전층(304C)을 구성할 수 있다. 제1 소스 전극 및 제1 드레인 전극(314S, 314D)이 하나의 금속층으로 구성될 경우, 제1 도전층(304C)은 제1 소스 및 제1 드레인 전극(314S, 314D)과 같은 물질로 구성될 수 있다. Since the first conductive layer 304C is in physical contact with the first source electrode 314S and the first drain electrode 314D as a result, the first source electrode 314S and the first drain electrode are formed to improve electrical contact characteristics. (314D). That is, when the first source and first drain electrodes 314S and 314D are formed of a plurality of metal layers, the first conductive layer 304C is made of the same material as the lowermost layer of the first source and first drain electrodes 314S and 314D. ) can be configured. When the first source electrode and the first drain electrodes 314S and 314D are made of one metal layer, the first conductive layer 304C is made of the same material as the first source and first drain electrodes 314S and 314D. can

또한, 제1 도전층(304C)은 제1 소스 전극(314S) 및 제 1 드레인 전극(314D)과 접촉시키기 위해 제1 도전층(304C)상부에 위치하는 다수의 절연층들을 뚫는 컨택홀 공정을 진행할 수 있다. 이때 제1 도전층(304C)은 무기 절연층을 식각하는 에칭 가스에 장시간 노출되어도 식각되지 않고 제1 소스(304S) 및 제1 드레인 영역(304D)을 보호할 수 있다. In addition, the first conductive layer 304C undergoes a contact hole process to penetrate a plurality of insulating layers located on the first conductive layer 304C to contact the first source electrode 314S and the first drain electrode 314D. can proceed In this case, the first conductive layer 304C may protect the first source 304S and the first drain region 304D without being etched even when exposed to an etching gas that etches the inorganic insulating layer for a long time.

한편, 구동 박막 트랜지스터(340)은 제1 활성층(303)중 제1 채널 영역(303C)과 중첩하는 제1 게이트 전극(306)을 포함한다. 제1 게이트 전극(306)과 제1 활성층(303)사이에 제1 게이트 절연층(305)이 개재된다.Meanwhile, the driving thin film transistor 340 includes a first gate electrode 306 overlapping the first channel region 303C of the first active layer 303 . A first gate insulating layer 305 is interposed between the first gate electrode 306 and the first active layer 303 .

제1 게이트 전극(306)은 금속물질로 구성된다. 예를 들어 제1 게이트 전극(306)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.The first gate electrode 306 is made of a metal material. For example, the first gate electrode 306 may include molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be a single layer or a multi-layer made of any one or an alloy thereof, but is not limited thereto.

제1 게이트 전극(306) 상에는 제1 층간 절연층(308)이 증착된다. 본 발명의 일 실시 예에서 제1 층간 절연층(308)은 수소 입자를 포함하지 않는 무기물층이거나 수소 입자가 소량 포함되는 무기물층일 수 있다. A first interlayer insulating layer 308 is deposited on the first gate electrode 306 . In one embodiment of the present invention, the first interlayer insulating layer 308 may be an inorganic material layer that does not contain hydrogen particles or an inorganic material layer that contains a small amount of hydrogen particles.

본 발명의 일 실시 예와 같이, 하이브리드 형태로 구동소자부를 구성할 때에는 다결정 반도체 물질의 전도 특성을 향상시킬 수 있는 수소 입자를 포함하는 무기막을 다결정 반도체 물질로 구성되는 활성층 위에 형성한다. 그러나 수소 입자를 포함하는 무기막은 그 위에 형성되는 산화물 반도체로 구성되는 활성층의 신뢰성을 손상시키는 단점으로 작용한다. 즉, 수소 입자를 포함하는 무기막 위에 산화물 반도체 물질을 포함하는 박막 트랜지스터를 형성하면, 수소 입자가 산화물 반도체 물질로 확산하여 산화물 반도체의 공공(vacancy)을 채워 전도도를 변경시킨다. 결국, 산화물 반도체 물질을 포함하는 박막 트랜지스터는 수소 입자로 인해 위치마다 서로 다른 전기적 전도 특성을 갖게 되어 신뢰성이 훼손된다. As in one embodiment of the present invention, when configuring the driver unit in a hybrid form, an inorganic film containing hydrogen particles capable of improving the conductivity of the polycrystalline semiconductor material is formed on the active layer made of the polycrystalline semiconductor material. However, the inorganic film containing hydrogen particles acts as a disadvantage of impairing the reliability of an active layer composed of an oxide semiconductor formed thereon. That is, when a thin film transistor including an oxide semiconductor material is formed on an inorganic film including hydrogen particles, hydrogen particles diffuse into the oxide semiconductor material to fill vacancies in the oxide semiconductor to change conductivity. As a result, the thin film transistor including the oxide semiconductor material has different electrical conduction characteristics at each location due to the hydrogen particles, and thus reliability is deteriorated.

따라서, 하이브리드 형태로 구동소자부를 구성하면 수소 입자는 구동소자부에 장점과 단점을 동시에 제공하는 문제점을 가진다. Therefore, when the driving element unit is configured in a hybrid form, the hydrogen particles have a problem of providing advantages and disadvantages to the driving element unit at the same time.

본 발명의 일 실시 예에서는 다결정 반도체 물질을 포함하는 구동 박막 트랜지스터(340)가 제1 도전층(304c)을 포함하여 제1 소스 영역(303S) 및 제1 드레인 영역(303D)을 구성하기 때문에 제1 활성층(303)에 수소 입자를 투입하여 전도도를 향상시키는 공정이 필요치 않을 수 있다. 즉, 수소 입자는 제1 활성층(303)의 제1 소스 및 제1 드레인 영역(303S, 303D)에 침투하여 실리콘 입자의 댕글링 본드(dangling bond)와 결합하고 도핑된 이온들이 캐리어로서 역할할 수 있도록 기여할 수 있다. 하지만 본 발명의 일 실시 예에서는 제1 소스 영역(303S) 및 제1 드레인 영역(303D)에 불순물을 도핑하는 공정이 생략되고 그 대신 제1 도전층(304C)이 소스 및 드레인 영역으로서 역할하기 때문에 제1 활성층(303)에 수소 입자를 투입하는 공정이 필요치 않다. In an embodiment of the present invention, since the driving thin film transistor 340 including a polycrystalline semiconductor material constitutes the first source region 303S and the first drain region 303D including the first conductive layer 304c, the first conductive layer 304c is formed. 1 A process of improving conductivity by introducing hydrogen particles into the active layer 303 may not be required. That is, hydrogen particles penetrate into the first source and first drain regions 303S and 303D of the first active layer 303 and combine with dangling bonds of silicon particles, and the doped ions can serve as carriers. can contribute to However, in an embodiment of the present invention, the process of doping the first source region 303S and the first drain region 303D with impurities is omitted, and instead the first conductive layer 304C serves as the source and drain regions. A process of introducing hydrogen particles into the first active layer 303 is not required.

그러나 수소 입자는 제1 활성층(303)의 제1 채널 영역(303C)을 안정화시키는 데도 기여할 수 있다. 따라서, 수소 입자를 완전히 제거하기보다는 그 농도를 줄여 제1 층간 절연층(308)을 구성하는 것도 가능하다. However, hydrogen particles may also contribute to stabilizing the first channel region 303C of the first active layer 303 . Therefore, it is also possible to configure the first interlayer insulating layer 308 by reducing the concentration of hydrogen particles rather than completely removing them.

본 발명의 일 실시 예에서는 제1 층간 절연층(308)이 수소 입자를 전혀 가지지 않는 구성도 제안하며, 일정 농도 이하로 수소 입자를 포함하는 경우도 제안한다. In one embodiment of the present invention, a structure in which the first interlayer insulating layer 308 does not have any hydrogen particles is also proposed, and a case in which hydrogen particles are included at a certain concentration or less is also proposed.

즉, 제1 활성층(303)에 수소 입자를 투입하기 위해 제1 층간 절연층(308)은 10²²/㎤ 정도의 수소 입자를 포함한다. 그러나 본 발명의 일 실시 예에서 제1 층간 절연층(308)은 이보다 반 이상 줄어든 5×10²¹/㎤ 이하의 농도로 수소 입자가 포함되는 것이 바람직하다. That is, in order to inject hydrogen particles into the first active layer 303 , the first interlayer insulating layer 308 includes about 10 ²² /cm 3 of hydrogen particles. However, in an embodiment of the present invention, the first interlayer insulating layer 308 preferably contains hydrogen particles at a concentration of 5×10 ²¹ /cm 3 or less, which is reduced by more than half.

본 발명의 일 실시 예에서는 수소 입자가 제1 활성층(303)의 제1 채널 영역(303C)을 안정화하기 위한 소량만으로 충분하다. 더불어, 수소 입자는 제1 활성층(303)의 제1 소스 영역(303S) 및 제1 드레인 영역(303D)을 도체화하도록 다량을 포함할 필요는 없다.In an embodiment of the present invention, a small amount of hydrogen particles is sufficient to stabilize the first channel region 303C of the first active layer 303 . In addition, it is not necessary to include a large amount of hydrogen particles to conduct the first source region 303S and the first drain region 303D of the first active layer 303 .

제1 층간 절연층(308)은 수소 입자를 전혀 포함하지 않는 산화실리콘(SiO₂) 박막으로 구성되거나 수소 입자를 소량 포함하는 질화실리콘(SiNx) 박막으로 구성될 수 있다. The first interlayer insulating layer 308 may be formed of a silicon oxide (SiO ₂ ) thin film containing no hydrogen particles or a silicon nitride (SiNx) thin film containing a small amount of hydrogen particles.

구동 박막 트랜지스터(340)는 제1 층간 절연층(308) 위에 제2 층간 절연층(309) 및 제3 증간 절연층(312)을 더 포함하고 제3 층간 절연층(312) 위에 형성되는 제1 소스 전극(314S) 및 제1 드레인 전극(314D)을 포함한다. The driving thin film transistor 340 further includes a second interlayer insulating layer 309 and a third intermediate insulating layer 312 over the first interlayer insulating layer 308 and a first interlayer insulating layer 312 formed on the third interlayer insulating layer 312 . A source electrode 314S and a first drain electrode 314D are included.

제2 층간 절연층(309)은 다결정 반도체 물질로 구성되는 제1 활성층(303)과 산화물 반도체 물질로 구성되는 스위칭 박막 트랜지스터의 제2 활성층(310)을 이격시키고, 제2 활성층(310)이 형성되는 기반을 제공한다. The second interlayer insulating layer 309 separates the first active layer 303 composed of a polycrystalline semiconductor material and the second active layer 310 of the switching thin film transistor composed of an oxide semiconductor material, and the second active layer 310 is formed. provides a basis for

제3 층간 절연층(312)은 스위칭 박막 트랜지스터(350)의 제2 게이트 전극(313)을 덮는 층간 절연층으로서 제1 층간 절연층(308)과 유사한 역할을 한다. 그러나 제3 층간 절연층(312)은 산화물 반도체 물질로 구성되는 제2 활성층(310) 위에 형성되기 때문에 수소 입자를 포함하지 않는 무기막으로 구성된다. The third interlayer insulating layer 312 is an interlayer insulating layer covering the second gate electrode 313 of the switching thin film transistor 350 and plays a role similar to that of the first interlayer insulating layer 308 . However, since the third interlayer insulating layer 312 is formed on the second active layer 310 made of an oxide semiconductor material, it is made of an inorganic film that does not contain hydrogen particles.

제1 소스 전극(314S) 및 제1 드레인 전극(314D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.The first source electrode 314S and the first drain electrode 314D are made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), or neodymium (Nd). And it may be a single layer or a multi-layer made of any one of copper (Cu) or an alloy thereof, but is not limited thereto.

도 4를 참조하면, 구동 박막 트랜지스터(340)은 제1 소스 전극(314S)와 제1 도전층(304C)을 연결시킬 때 사용되는 제1 컨택홀(CH1)과 제1 드레인 전극(314D)과 제1 도전층(304C)을 연결시킬 때 사용되는 제2 컨택홀(CH2)을 포함한다. Referring to FIG. 4 , the driving thin film transistor 340 includes the first contact hole CH1 and the first drain electrode 314D used to connect the first source electrode 314S and the first conductive layer 304C. A second contact hole CH2 used to connect the first conductive layer 304C is included.

제1 컨택홀(CH1) 및 제2 컨택홀(CH2)은 제1 도전층(304C) 상부에 위치하는 제1 게이트 절연층(305), 제1 층간 절연층(308), 제2 층간 절연층(309) 및 제3 층간 절연층(312)을 관통하여 형성된다. The first contact hole CH1 and the second contact hole CH2 are formed by a first gate insulating layer 305, a first interlayer insulating layer 308, and a second interlayer insulating layer positioned on the first conductive layer 304C. 309 and the third interlayer insulating layer 312.

제1 컨택홀(CH1)과 제2 컨택홀(CH2)은 제1 도전층(304C)의 상면을 노출시킨다. The first contact hole CH1 and the second contact hole CH2 expose the upper surface of the first conductive layer 304C.

종래의 하이브리드 형태의 구동소자부를 가지는 유기 발광 소자의 경우, 도핑된 제1 소스 영역(303S) 및 제1 드레인 영역(303D)을 구비하고 제1 소스 전극(314S) 및 제1 드레인 전극(314D)이 도핑된 제1 소스 영역(303S) 및 제1 드레인 영역(303D)과 직접 접촉하기 때문에 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 형성하는 동안 제1 소스 영역(303S) 및 제1 드레인 영역(303D)이 장시간 에칭 가스에 노출되어 손상될 수 있어 제1 소스 및 제1 드레인 영역(303S, 303D)의 측면과 접촉하는 사이드 컨택 방식을 택하곤 했다. 그러나 사이트 컨택 방식은 접촉 특성이 나빠 접촉 불량을 야기하곤 한다. In the case of an organic light emitting device having a conventional hybrid driving device unit, a doped first source region 303S and a first drain region 303D are provided, and a first source electrode 314S and a first drain electrode 314D are provided. Since the doped first source region 303S and the first drain region 303D are in direct contact, the first source region 303S and the first contact hole CH1 and the second contact hole CH2 are formed during formation. Since the first drain region 303D may be damaged by being exposed to the etching gas for a long time, a side contact method in which the sides of the first source and first drain regions 303S and 303D are in contact with each other has been used. However, the site contact method often causes poor contact due to poor contact characteristics.

반면, 본 발명의 일 실시 예에서는 제1 소스 및 제1 드레인 전극(314S, 314D)이 제1 도전층(304C)의 상면과 직접 접촉하기 때문에 접촉특성이 향상된다.On the other hand, in an embodiment of the present invention, contact characteristics are improved because the first source and first drain electrodes 314S and 314D directly contact the top surface of the first conductive layer 304C.

한편, 도 3을 참조하면, 스위칭 박막 트랜지스터(350)는 제2 활성층(310)과, 제2 게이트 전극(313)과 제2 소소 전극(315S) 및 제2 드레인 전극(315D)을 포함한다. Meanwhile, referring to FIG. 3 , the switching thin film transistor 350 includes a second active layer 310, a second gate electrode 313, a second source electrode 315S, and a second drain electrode 315D.

제2 활성층(310)은 산화물 반도체 물질로 구성된다. 산화물 반도체 물질은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성될 수 있다. The second active layer 310 is made of an oxide semiconductor material. The oxide semiconductor material may be formed of an oxide containing at least one metal selected from among Zn, Cd, Ga, In, Sn, Hf, and Zr.

제2 활성층(310)은 제2 채널 영역(310C)과 제2 채널 영역(310C)을 사이에 두고 대응하는 제2 소스 영역(310S) 및 제2 드레인 영역(310D)을 포함한다. The second active layer 310 includes a second source region 310S and a second drain region 310D with the second channel region 310C interposed therebetween.

제2 활성층(310)은 제2 층간 절연층(309) 위에 형성된다. 제2 층간 절연층(309)은 산화실리콘(SiO₂)층으로 형성될 수 있다. 제2 층간 절연층(309)은 스위칭 박막 트랜지스터(350)를 구동 박막 트랜지스터(340)과 물리적으로 분리시키면서 제2 활성층(310)이 형성되는 기반을 제공한다.The second active layer 310 is formed on the second interlayer insulating layer 309 . The second interlayer insulating layer 309 may be formed of a silicon oxide (SiO ₂ ) layer. The second interlayer insulating layer 309 physically separates the switching thin film transistor 350 from the driving thin film transistor 340 and provides a basis on which the second active layer 310 is formed.

제2 활성층(310)의 제2 채널 영역(310C) 상부에는 제2 채널 영역(310C)과 중첩하는 제2 게이트 전극(313)이 형성된다. 제2 게이트 전극(313)과 제2 활성층(310) 사이에는 제2 게이트 절연층(311)이 개재된다. A second gate electrode 313 overlapping the second channel region 310C is formed on the second channel region 310C of the second active layer 310 . A second gate insulating layer 311 is interposed between the second gate electrode 313 and the second active layer 310 .

제2 게이트 전극(313)은 제3 층간 절연층(312)에 의해 덮인다.The second gate electrode 313 is covered by the third interlayer insulating layer 312 .

제2 층간 절연층(309), 제2 게이트 절연층(311) 및 제3 층간 절연층(312)은 모두 수소 입자를 포함하지 않는 무기 절연막으로 구성된다. The second interlayer insulating layer 309, the second gate insulating layer 311, and the third interlayer insulating layer 312 are all composed of inorganic insulating films that do not contain hydrogen particles.

제3 층간 절연층(312) 위에는 제2 소스 전극(315S) 및 제2 드레인 전극(315D)이 형성된다.A second source electrode 315S and a second drain electrode 315D are formed on the third interlayer insulating layer 312 .

제2 드레인 전극(315D) 및 제2 소스 전극(315S)은 각각 제3 층간 절연층(312)에 형성되는 제3 컨택홀(도 4의 CH3)과 제4 컨택홀(도 4의 CH4)을 통해 각각 제2 드레인 영역(310D) 및 제2 소스 영역(310S)과 연결된다. The second drain electrode 315D and the second source electrode 315S include a third contact hole (CH3 in FIG. 4 ) and a fourth contact hole (CH4 in FIG. 4 ) formed in the third interlayer insulating layer 312 , respectively. connected to the second drain region 310D and the second source region 310S, respectively.

제2 소스 전극(315S) 또는 제2 드레인 전극(315D) 중 어느 하나는 제 5 컨택홀(CH5)을 통해 스토리지 커패시터(360)의 커패시터 상부 전극(307)과 연결될 수 있다. Either the second source electrode 315S or the second drain electrode 315D may be connected to the capacitor upper electrode 307 of the storage capacitor 360 through the fifth contact hole CH5 .

제5 컨택홀(CH5)은 스토리지 커패시터(360)의 상부 커패시터 전극(307) 위에 형성되는 제1 층간 절연층(308) 및 제2 층간 절연층(309)를 뚫고 스토리지 커패시터(360)의 커패시터 상부 전극(307)을 노출시킨다.The fifth contact hole CH5 penetrates the first interlayer insulating layer 308 and the second interlayer insulating layer 309 formed on the upper capacitor electrode 307 of the storage capacitor 360 and is formed on the upper portion of the capacitor of the storage capacitor 360 . The electrode 307 is exposed.

도 3을 참조하면, 구동소자부(370) 는 스토리지 커패시터(360)을 포함한다.Referring to FIG. 3 , the driving element unit 370 includes a storage capacitor 360 .

스토리지 커패시터(360) 는 커패시터의 하부 전극(304)과 이와 중첩하는 커패시터의 상부 전극(307)을 포함하고 커패시터의 하부 전극(304)와 커패시터의 상부 전극(307) 사이에 제1 게이트 절연층(305)이 개재된다. The storage capacitor 360 includes a lower electrode 304 of the capacitor and an upper electrode 307 of the capacitor overlapping the lower electrode 304 of the capacitor, and a first gate insulating layer ( 305) is intervened.

또, 커패시터 하부 전극(304)은 제1 활성층(303)과 동일한 물질로 구성되는 커패시터 하부 제1 전극(304a)과 제1 도전층(304C)과 동일한 물질로 구성되는 커패시터 하부 제2 전극(304b)의 적층으로 구성된다. In addition, the capacitor lower electrode 304 includes a capacitor lower first electrode 304a made of the same material as the first active layer 303 and a capacitor lower second electrode 304b made of the same material as the first conductive layer 304C. ) is composed of a stack of

또, 커패시터 상부 전극(304)은 제1 게이트 전극(306)과 동일한 물질로 구성된다. Also, the capacitor upper electrode 304 is made of the same material as the first gate electrode 306 .

스토리지 커패시터(360)는 연장되어 제2 활성층(310)과 중첩할 수 있다. 즉, 스토리지 커패시터(360)은 커패시터 용량을 확보하고 또 외부 광이 제2 활성층(310)에 조사되어 제2 활성층(310)이 오동작하는 것을 방지하기 위해 제2 활성층(310)의 아래에서 제2 활성층(310)을 가리도록 연장되어 제2 활성층(310)과 중첩할 수 있다. The storage capacitor 360 may extend and overlap the second active layer 310 . That is, the storage capacitor 360 is placed below the second active layer 310 to secure capacitance and to prevent the second active layer 310 from malfunctioning due to external light being irradiated onto the second active layer 310 . It may extend to cover the active layer 310 and overlap the second active layer 310 .

커패시터 하부 제1 전극(304a)은 제1 활성층(303)과 동일층 상에 형성된다. 커패시터 상부 전극(307)은 제1 게이트 전극(306)과 동일층 상에 형성된다.The lower first electrode 304a of the capacitor is formed on the same layer as the first active layer 303 . The capacitor upper electrode 307 is formed on the same layer as the first gate electrode 306 .

한편, 구동 박막 트랜지스터(340), 스위칭 박막 트랜지스터(350) 및 스토리지 커패시터(360)을 포함하는 구동소자부(370)은 차례로 적층되는 제1 평탄화층(317) 및 제2 평탄화층(318) 에 의해 평탄화된다. Meanwhile, the driving element unit 370 including the driving thin film transistor 340, the switching thin film transistor 350, and the storage capacitor 360 is sequentially stacked on the first planarization layer 317 and the second planarization layer 318. flattened by

제1 평탄화층(317) 및 제2 평탄화층(318)은 폴리이미드나 아크릴 수지와 같은 유기막으로 구성된다. The first planarization layer 317 and the second planarization layer 318 are composed of an organic film such as polyimide or acrylic resin.

도 3을 참조하면, 제2 평탄화층(318) 위에는 발광소자부(380)가 형성된다. Referring to FIG. 3 , a light emitting device unit 380 is formed on the second planarization layer 318 .

발광소자부(380)은 애노드 전극으로서 제1 전극(319)과 제1 전극(319)과 대응하는 캐소드 전극인 제2 전극(323)과 제1 전극(319) 및 제2 전극(323) 사이에 개재되는 발광층(321)을 포함한다. The light emitting element unit 380 is formed between the first electrode 319 as an anode electrode, the second electrode 323 as a cathode electrode corresponding to the first electrode 319, and the first electrode 319 and the second electrode 323. It includes a light emitting layer 321 interposed therebetween.

제1 전극(319)은 각 서브 화소마다 형성된다. The first electrode 319 is formed for each sub-pixel.

한편, 발광소자부(380)는 제1 평탄화층(317) 상에 형성되는 연결전극(316)을 통해 구동소자부(370)와 연결된다. 특히, 발광소자부(380)의 제1 전극(319)와 구동소자부(370)의 제2 드레인 전극(315D)이 연결전극(316)에 의해 서로 연결된다. Meanwhile, the light emitting element unit 380 is connected to the driving element unit 370 through a connection electrode 316 formed on the first planarization layer 317 . In particular, the first electrode 319 of the light emitting element unit 380 and the second drain electrode 315D of the driving element unit 370 are connected to each other by the connection electrode 316 .

제1 전극(319)은 제2 평탄화층(318)을 관통하는 컨택홀(CH7)을 통해 노출된 연결전극(316)과 접속된다. 또한 연결전극(316)은 제1 평탄화층(317)을 관통하는 컨택홀(CH6)을 통해 노출된 제2 드레인 전극(315D)과 접속된다.The first electrode 319 is connected to the exposed connection electrode 316 through the contact hole CH7 penetrating the second planarization layer 318 . Also, the connection electrode 316 is connected to the exposed second drain electrode 315D through the contact hole CH6 penetrating the first planarization layer 317 .

제1 전극(319)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성된다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루어지고, 불투명 도전막으로는 Al, Ag, Cu, Pb, Mo, Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어진다. 예를 들어, 제1 전극(319)은 투명 도전막, 불투명 도전막 및 투명 도전막이 순차적으로 적층된 구조로 형성되거나, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로 형성된다.The first electrode 319 is formed in a multilayer structure including a transparent conductive film and an opaque conductive film having high reflective efficiency. The transparent conductive film is made of a material having a relatively large work function value such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO), and the opaque conductive film is Al, Ag, Cu, Pb, Mo, It consists of a single-layer or multi-layer structure containing Ti or alloys thereof. For example, the first electrode 319 has a structure in which a transparent conductive film, an opaque conductive film, and a transparent conductive film are sequentially stacked, or a transparent conductive film and an opaque conductive film are sequentially stacked.

발광층(321)은 제1 전극(319) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다.The light emitting layer 321 is formed by stacking a hole related layer, an organic light emitting layer, and an electron related layer on the first electrode 319 in the order or reverse order.

뱅크층(320)는 각 서브 화소의 제1 전극(319)을 노출시키는 화소정의막이다. 뱅크층(320)는 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크층(320)는 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함한다. 뱅크층(320) 상에는 스페이서(322)가 더 배치될 수 있다.The bank layer 320 is a pixel-defining layer exposing the first electrode 319 of each sub-pixel. The bank layer 320 may be formed of an opaque material (eg, black) to prevent optical interference between adjacent sub-pixels. In this case, the bank layer 320 includes a light blocking material made of at least one of color pigments, organic black, and carbon. A spacer 322 may be further disposed on the bank layer 320 .

캐소드 전극인 제2 전극(323)은 발광층(321)을 사이에 두고 제1 전극(319)과 대향하며 발광층(321)의 상부면 및 측면 상에 형성된다. 제2 전극(323)은 액티브 영역 전체 면에 일체로 형성될 수 있다. 이 제2 전극(323)은 전면 발광형 유기 발광 표시 장치에 적용되는 경우, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 투명 도전막으로 이루어진다. The second electrode 323 , which is a cathode electrode, faces the first electrode 319 with the light emitting layer 321 interposed therebetween and is formed on the top and side surfaces of the light emitting layer 321 . The second electrode 323 may be integrally formed on the entire surface of the active region. When applied to a top emission organic light emitting display device, the second electrode 323 is made of a transparent conductive layer such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO).

제2 전극(612) 상에는 수분 침투를 억제하는 봉지부(324)가 더 배치될 수 있다.On the second electrode 612 , an encapsulation portion 324 to suppress moisture permeation may be further disposed.

봉지부(324)는 차례로 적층되는 제1 무기 봉지층(324A), 제2 유기 봉지층(324B), 및 제3 무기 봉지층(324C)을 포함할 수 있다.The encapsulation portion 324 may include a first inorganic encapsulation layer 324A, a second organic encapsulation layer 324B, and a third inorganic encapsulation layer 324C sequentially stacked.

봉지부(324)의 제1 무기 봉지층(324A) 및 제3 무기 봉지층(324C)은 산화실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 봉지부(324)의 제2 유기 봉지층(324B)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.The first inorganic encapsulation layer 324A and the third inorganic encapsulation layer 324C of the encapsulation portion 324 may be formed of an inorganic material such as silicon oxide (SiOx). The second organic encapsulation layer 324B of the encapsulation portion 324 is made of acrylic resin, epoxy resin, phenolic resin, polyamide resin, and polyimide resin. resin) and the like.

한편, 도 4를 참조하여, 제1 컨택홀(CH1) 내지 제5 컨택홀(CH5)이 형성될 때, 제1 층간 절연층(308)에 포함되는 수소 입자가 산화물 반도체 물질로 구성되는 제2 활성층(310)에 어떻게 영향을 미치는지 설명한다. Meanwhile, referring to FIG. 4 , when the first to fifth contact holes CH1 to CH5 are formed, hydrogen particles included in the first interlayer insulating layer 308 are formed of an oxide semiconductor material. How it affects the active layer 310 will be described.

제1 소스 전극(314S), 제1 드레인 전극(314D), 제2 소스 전극(315S) 및 제2 드레인 전극(325D)은 마스크 공정 수를 줄이기 위해 동시에 형성된다. 이를위해 제1 컨택홀(CH1), 제 컨택홀(CH2), 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 동시에 형성하는데, 이 컨택홀들을 형성하는 공정은 세부적으로 두 단계로 나뉘어진다. The first source electrode 314S, the first drain electrode 314D, the second source electrode 315S, and the second drain electrode 325D are simultaneously formed to reduce the number of mask processes. To this end, the first contact hole (CH1), the second contact hole (CH2), the third contact hole (CH3), and the fourth contact hole (CH4) are formed at the same time. The process of forming these contact holes is detailed in two steps. Divided.

첫째, 제1 도전층(304C)을 노출시키기 위한 제 1 컨택홀 공정을 수행한다. 이어서 제2 소스 영역(310S) 및 제2 드레인 영역(310D)을 노출시키는 제2 컨택홀 공정을 수행한다. First, a first contact hole process for exposing the first conductive layer 304C is performed. Subsequently, a second contact hole process exposing the second source region 310S and the second drain region 310D is performed.

제1 컨택홀(CH1) 및 제2 컨택홀(CH2)은 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)과 깊이가 다르기 때문에 한꺼번에 형성하기 어렵다. 따라서, 깊이가 깊은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 먼저 형성하고, 이어서 깊이가 얕은 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 형성한다. 그 이유는 제3, 4 컨택홀(CH3, CH4)을 먼저 형성한 후 제1, 2 컨택홀(CH1, CH2)를 형성하면, 깊이가 깊은 제1,2 컨택홀(CH1, CH2)을 형성하는 중에 이미 형성된 제3,4 컨택홀(CH3,CH4)에 의해 노출된 제2 소스 및 제2 드레인 영역(310S,310D)이 에칭 가스에 장시간 노출되어 제2 소스 및 제2 드레인 영역(310S,310D)이 손상받기 때문이다. Since the first contact hole CH1 and the second contact hole CH2 have different depths from the third contact hole CH3 and the fourth contact hole CH4, it is difficult to form them all at once. Therefore, the deep first contact hole CH1 and the second contact hole CH2 are formed first, and then the shallow third contact hole CH3 and the fourth contact hole CH4 are formed. The reason for this is that if the first and second contact holes CH1 and CH2 are formed after the third and fourth contact holes CH3 and CH4 are formed, then the first and second contact holes CH1 and CH2 having a deep depth are formed. During the process, the second source and second drain regions 310S and 310D exposed by the already formed third and fourth contact holes CH3 and CH4 are exposed to the etching gas for a long time, so that the second source and second drain regions 310S, 310D) is damaged.

이와 반대로, 제1, 2 컨택홀(CH1, CH2)을 먼저 형성한 후 제3,4 컨택홀(CH3, CH4)를 형성하면 제1 소스 영역 및 제1 드레인 영역(303S, 303D)이 상대적으로 얕은 깊이를 가지는 제3, 4 컨택홀(CH3, CH4)이 형성되는 다소 짧은 시간 동안만 노출되기 때문에 제1 소스 영역 및 제1 드레인 영역(303S, 303D)이 손상을 덜 받는다. Conversely, if the first and second contact holes CH1 and CH2 are formed first and then the third and fourth contact holes CH3 and CH4 are formed, the first source region and the first drain region 303S and 303D are relatively Since the third and fourth contact holes CH3 and CH4 having shallow depths are exposed only for a relatively short time, the first source region and the first drain region 303S and 303D are less damaged.

그러나 본 발명의 일 실시 예에 따른 제1 도전층(304C)을 제1 소스 및 제1 드레인 영역(303S, 303D) 상단에 형성하면 이러한 문제점을 원천 차단할 수 있다. However, if the first conductive layer 304C according to an embodiment of the present invention is formed on top of the first source and first drain regions 303S and 303D, this problem can be prevented from the source.

그런데 제1, 2 컨택홀(CH1, CH2)이 먼저 형성된 후, 제3, 4 컨택홀(CH3, CH4)이 형성될 때, 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)에 의해 이미 노출된 제1 층간 절연층(308)에 포함된 수소 입자가 제3, 4 컨택홀(CH3, CH4)을 형성하는 동안 제2 소스 영역(310S) 및 제2 드레인 영역(310D)에 침투하여 산화물 반도체의 신뢰성을 손상시킨다. 따라서, 제1 및 제2 컨택홀(CH1, CH2)이 형성되는 무기절연막에는 수소 입자가 포함되지 않는 것이 바람직하다. 본 발명은 특히 통상 수소 입자를 포함하는 제1 층간 절연층(308)이 수소 입자를 포함하지 않게 하거나 그 포함 농도를 줄인 것을 제시한다.However, when the first and second contact holes CH1 and CH2 are formed first and then the third and fourth contact holes CH3 and CH4 are formed, the first contact hole CH1 and the second contact hole CH2 Hydrogen particles included in the already exposed first interlayer insulating layer 308 permeate the second source region 310S and the second drain region 310D while the third and fourth contact holes CH3 and CH4 are formed. The reliability of the oxide semiconductor is impaired. Therefore, it is preferable that hydrogen particles are not included in the inorganic insulating layer in which the first and second contact holes CH1 and CH2 are formed. The present invention particularly proposes that the first interlayer insulating layer 308, which usually includes hydrogen particles, does not contain hydrogen particles or reduces the concentration thereof.

도 5는 본 발명의 다른 실시 예로서, 본 발명의 제1 실시 예와 달리, 스토리지 커패시터(360)의 두 전극과 분리된 별도의 차광층(510)을 형성하는 것을 제안한다. 즉, 차광층(510)은 커패시터 상부 전극(307)과 분리되어 별도로 형성될 수 있다. 이때 커패시터의 하부 전극(304)은 제2 활성층(310)과 중첩하도록 연장되어도 좋고 그렇지 않아도 좋다. 그 이외의 구성은 본 발명의 제1 실시 예와 동일하다.5 is another embodiment of the present invention, and unlike the first embodiment of the present invention, it is proposed to form a separate light blocking layer 510 separated from two electrodes of the storage capacitor 360 . That is, the light blocking layer 510 may be formed separately from the capacitor upper electrode 307 . At this time, the lower electrode 304 of the capacitor may or may not extend to overlap the second active layer 310 . Other configurations are the same as those of the first embodiment of the present invention.

이하 도 6a 내지 도 6f를 참조하여 본 발명의 일 실시 예에 의한 유기 전계 발광 표시장치의 제조 방법에 대해 설명한다. 설명의 편의상 도 3에서 예시된 서브 화소의 제조 공정을 중심으로 설명한다. A manufacturing method of an organic light emitting display device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 6A to 6F. For convenience of description, the manufacturing process of the sub-pixel illustrated in FIG. 3 will be mainly described.

도 6a를 참조하면, 멀티 버퍼층(301) 및 하부 버퍼층(302)이 형성된 기판(101) 상에 비정질 반도체층을 소정의 증착한다. 이어서 비정질 실리콘층을 레이저 결정화 방법 등을 통해 다결정 반도체층으로 변화시킨다. Referring to FIG. 6A , a predetermined amorphous semiconductor layer is deposited on the substrate 101 on which the multi-buffer layer 301 and the lower buffer layer 302 are formed. Subsequently, the amorphous silicon layer is changed into a polycrystalline semiconductor layer through a laser crystallization method or the like.

이어서, 제1 금속층(304m)을 다결정 반도체층 상에 증착한 다음, 포토레지스트를 도포한다. 포토레지스트는 제 1 활성층(303)과 커패시터 하부 전극(304)을 정의하기 위한 것이다. Next, a first metal layer 304m is deposited on the polycrystalline semiconductor layer, followed by application of photoresist. The photoresist is for defining the first active layer 303 and the lower electrode 304 of the capacitor.

포토레지스트를 마스크를 사용하여 1차 패턴하여 포토레지스트 제1 패턴(PR1)을 형성한다. 포토레지스트 제1 패턴(PR1)은 하프톤 마스크를 사용하여 서로 다른 두 종류의 두께를 가지도록 형성한다. A first photoresist pattern PR1 is formed by first patterning the photoresist using a mask. The first photoresist pattern PR1 is formed to have two different thicknesses using a halftone mask.

포토레지스트 제1 패턴(PR1)은 제1 채널 영역(303C) 상부에 위치하고 제1 두께를 가지는 부분과 소스 및 드레인 영역(303S, 303D) 상부와 커패시터 하부 전극(304) 위에 위치하는 제2 두께를 가지는 부분으로 구분된다. 제1 두께는 제2 두께보다 얇다.The first photoresist pattern PR1 has a first thickness located above the first channel region 303C, a second thickness located above the source and drain regions 303S and 303D, and the capacitor lower electrode 304. The branch is divided into parts. The first thickness is smaller than the second thickness.

포토레지스트 제1 패턴(PR1)을 식각 마스크로 사용하여 다결정 반도체층과 제1 금속층(304m)을 동시에 식각하여 제1 활성층(303)과 커패시터 하부 전극(304)을 정의한다. The first active layer 303 and the capacitor lower electrode 304 are defined by simultaneously etching the polycrystalline semiconductor layer and the first metal layer 304m using the first photoresist pattern PR1 as an etching mask.

이어서, 상기 포토레지스트 제1 패턴(PR1)을 에싱한다. 에싱 공정을 통해 포토레지스트 제1 패턴(PR1)은 전체적으로 그 두께가 줄어드는데, 제1 활성층(303) 상부의 제1 금속층(304m)이 노출될 때까지 에싱(ashing)을 진행한다.Subsequently, the photoresist first pattern PR1 is ashed. Through the ashing process, the overall thickness of the first photoresist pattern PR1 is reduced, and ashing is performed until the first metal layer 304m on the first active layer 303 is exposed.

그 결과, 포토레지스트 제1 패턴(PR1)은 제1 채널 영역(303C) 상부의 제1 금속층(304m)을 노출시키는 포토레지스트 제2 패턴(PR2)가 된다.As a result, the first photoresist pattern PR1 becomes a second photoresist pattern PR2 exposing the first metal layer 304m above the first channel region 303C.

이어서, 도 6b를 참조하면, 포토레지스트 제2 패턴(PR2)를 에칭 마스크로 사용하여 제1 활성층(303) 위의 제1 금속층(304m)을 식각한다. 이때 포토레지스트 제2 패턴(PR2)에 의해 노출되는 제1 채널 영역(303C) 상단의 제1 금속층(304m)이 제거된다. 그 결과, 제 1 금속층(304m)은 제1 채널 영역(303C) 상단에는 제1 금속층이 제거되고 제1 소스 영역(303S) 및 제1 드레인 영역(303D) 상단에는 남아 제1 도전층(304C)이 된다. 이어서, 포토레지스트 제2 패턴을 모두 제거한다. Next, referring to FIG. 6B , the first metal layer 304m on the first active layer 303 is etched using the second photoresist pattern PR2 as an etching mask. At this time, the first metal layer 304m on the top of the first channel region 303C exposed by the second photoresist pattern PR2 is removed. As a result, the first metal layer 304m is removed from the top of the first channel region 303C and remains on the top of the first source region 303S and the first drain region 303D. becomes Subsequently, all of the second photoresist patterns are removed.

이어서, 도 6c를 참조하면, 제1 활성층(303)과 커패시터 하부 전극(304) 위에 제1 게이트 절연층(305)를 형성한다. 제1 게이트 절연층(305)는 수소 입자를 포함하지 않는 산화실리콘(SiO₂)과 같은 무기 절연막일 수 있다.Subsequently, referring to FIG. 6C , a first gate insulating layer 305 is formed on the first active layer 303 and the lower electrode 304 of the capacitor. The first gate insulating layer 305 may be an inorganic insulating layer such as silicon oxide (SiO ₂ ) that does not contain hydrogen particles.

이어서, 제 1 게이트 절연층(305) 상에 제1 게이트 전극(306)과 커패시터 상부 전극(307)을 형성한다. Subsequently, a first gate electrode 306 and a capacitor upper electrode 307 are formed on the first gate insulating layer 305 .

제1 게이트 전극(306)과 커패시터 상부 전극(307)은 하나의 마스크 공정을 통해 동시에 형성된다. 즉, 게이트 전극으로 사용되는 금속층을 제1 게이트 절연층(305)상에 증착한 후 포토리소그래피 공정을 통해 제1 채널 영역(303c)과 중첩하는 제1 게이트 전극(306)과 스토리지 하부 전극(304)와 중첩하는 커패시터 상부 전극(307)을 형성한다. 따라서, 본 발명의 일 실시 예에서는 스토리지 커패시터를 형성하기 위한 별도의 마스크를 사용하지 않고도 스토리지 커패시터를 형성할 수 있어 마스크를 줄이는 효과를 얻을 수 있다. The first gate electrode 306 and the capacitor upper electrode 307 are simultaneously formed through one mask process. That is, after depositing a metal layer used as a gate electrode on the first gate insulating layer 305, the first gate electrode 306 overlapping the first channel region 303c and the storage lower electrode 304 are formed through a photolithography process. ) to form a capacitor upper electrode 307 overlapping with. Therefore, according to an embodiment of the present invention, a storage capacitor can be formed without using a separate mask for forming the storage capacitor, and thus, an effect of reducing a mask can be obtained.

이어서, 도 6d를 참조하면, 제1 게이트 전극(306) 및 커패시터 상부 전극(307) 상에 제1 층간 절연층(308)을 증착한다. 제1 층간 절연층(308)은 수소 입자를 포함하지 않거나 제한적으로 포함되도록 구성한다. 제1 층간 절연층(308)은 수소 입자를 포함하지 않는 산화실리콘(SiO₂)일 수 있고, 수소 입자가 5×10²¹/㎤ 이하 포함되는 질화실리콘(SiNx)일 수 있다.Next, referring to FIG. 6D , a first interlayer insulating layer 308 is deposited on the first gate electrode 306 and the capacitor upper electrode 307 . The first interlayer insulating layer 308 does not contain hydrogen particles or is limitedly included. The first interlayer insulating layer 308 may be silicon oxide (SiO ₂ ) that does not contain hydrogen particles, and may be silicon nitride (SiNx) containing hydrogen particles of 5×10 ²¹ /cm 3 or less.

질화실리콘(SiNx)층에 포함되는 수소 입자의 농도는 질화실리콘층을 증착할 때 포함되는 SiH₄와 NH₃의 비율을 조절함으로써 제어 가능하다.The concentration of hydrogen particles included in the silicon nitride (SiNx) layer can be controlled by adjusting the ratio of SiH ₄ and NH ₃ included when depositing the silicon nitride layer.

이어서, 도 6e를 참조하면, 제1 층간 절연층(308) 상에 상부 버퍼층으로서 제2 층간 절연층(309)를 형성한다. 제2 층간 절연층(309)은 산화물 반도체 물질로 구성되는 제2 활성층(310)의 기반이 된다. 제2 층간 절연층(309)은 수소 입자를 포함하지 않는 무기 절연막으로 구성한다. 예를 들어 제2 층간 절연층(309)은 산화실리콘층(SiO₂)으로 구성한다.Next, referring to FIG. 6E , a second interlayer insulating layer 309 is formed as an upper buffer layer on the first interlayer insulating layer 308 . The second interlayer insulating layer 309 is the basis of the second active layer 310 made of an oxide semiconductor material. The second interlayer insulating layer 309 is composed of an inorganic insulating film that does not contain hydrogen particles. For example, the second interlayer insulating layer 309 is composed of a silicon oxide layer (SiO ₂ ).

이어서, 제2 층간 절연층(309) 상에 산화물 반도체 물질로 구성되는 제2 활성층(310)을 형성한다. Next, a second active layer 310 made of an oxide semiconductor material is formed on the second interlayer insulating layer 309 .

이어서, 제2 활성층(310) 상에 제2 게이트 절연층(311)을 형성하고 제2 게이트 절연층(311) 상에 상기 제2 활성층(310)의 일부와 중첩하는 제2 게이트 전극(313)을 형성한다. Subsequently, a second gate insulating layer 311 is formed on the second active layer 310 and a second gate electrode 313 overlaps a part of the second active layer 310 on the second gate insulating layer 311 form

이어서, 제2 게이트 전극(313)을 덮는 제3 층간 절연층(312)을 형성한다. Subsequently, a third interlayer insulating layer 312 covering the second gate electrode 313 is formed.

제2 게이트 절연층(311) 및 제2 층간 절연층(312)은 수소 입자를 포함하지 않는 무기 절연막이 바람직하다.The second gate insulating layer 311 and the second interlayer insulating layer 312 are preferably inorganic insulating films that do not contain hydrogen particles.

이어서, 도 6e를 참조하면, 구동 박막 트랜지스터(340)의 제1 도전층(304C)의 상면과, 커패시터 상부 전극(307)의 상면과, 제2 활성층(310)의 상면을 각각 노출시키는 다수의 컨택홀(CH1~CH5)을 형성한다. Next, referring to FIG. 6E , a plurality of electrodes exposing the top surface of the first conductive layer 304C of the driving thin film transistor 340, the top surface of the capacitor upper electrode 307, and the top surface of the second active layer 310, respectively. Contact holes CH1 to CH5 are formed.

다수의 컨택홀(CH1~CH5)을 형성하는 공정은 상세하게는 두 단계로 구분할 수 있다. The process of forming the plurality of contact holes CH1 to CH5 can be divided into two steps in detail.

즉, 첫째로, 구동 박막 트랜지스터(340)의 제1 도전층(304C)의 상면과 커패시터 상부 전극(307)의 상면을 노출시키는 제1 컨택홀(CH1), 제2 컨택홀(CH2) 및 제5 컨택홀(CH5)을 각각 형성한다. That is, first, the first contact hole (CH1), the second contact hole (CH2) and the second contact hole (CH2) exposing the top surface of the first conductive layer 304C of the driving thin film transistor 340 and the top surface of the capacitor upper electrode 307. 5 contact holes (CH5) are formed respectively.

제1 컨택홀(CH1) 및 제2 컨택홀(CH2)은 제1 도전층(304C)상부의 제1 게이트 절연층(305), 제1 층간 절연층(308), 제2 층간 절연층(309) 및 제3 층간 절연층(312)를 뚫어 형성한다. 제5 컨택홀(CH5)은 커패시터 상부 전극(307) 상의 제1 층간 절연층(308), 제2 층간 절연층(309), 제3 층간 절연층(312)를 뚫어 형성한다. The first contact hole CH1 and the second contact hole CH2 are formed by the first gate insulating layer 305, the first interlayer insulating layer 308, and the second interlayer insulating layer 309 on the first conductive layer 304C. ) and the third interlayer insulating layer 312 are formed. The fifth contact hole CH5 is formed by drilling through the first interlayer insulating layer 308 , the second interlayer insulating layer 309 , and the third interlayer insulating layer 312 on the capacitor upper electrode 307 .

제1, 2, 5 컨택홀(CH1, CH2, CH5)은 동일한 에칭 가스를 사용하여 식각이 가능하다. 이때, 제1 도전층(304C) 및 커패시터 상부 전극(307)은 금속층으로 구성되기 때문에 무기막을 식각하는 식각액에 의해 식각되지 않는다.The first, second, and fifth contact holes CH1, CH2, and CH5 may be etched using the same etching gas. At this time, since the first conductive layer 304C and the upper electrode 307 of the capacitor are composed of metal layers, they are not etched by an etchant that etches the inorganic layer.

이어서, 제1, 2, 5 컨택홀(CH1, CH2, CH5)을 형성한 다음, 제2 활성층(310)의 상면을 노출시키는 제3, 4 컨택홀(CH3, CH4)을 형성한다. Next, first, second, and fifth contact holes CH1 , CH2 , and CH5 are formed, and then third and fourth contact holes CH3 and CH4 exposing the upper surface of the second active layer 310 are formed.

제3, 4 컨택홀(CH3, CH4)을 형성하는 과정에서 제3 층간 절연층(312)에 포함된 산소 입자가 제2 활성층(310)에 침투하여 제2 소스 영역(310S) 및 제2 드레인 영역(310D)을 도체화시킨다. 이때 제1 층간 절연층(308)에 포함되는 수소 입자가 제2 활성층(310)의 신뢰성을 손상시킬 수 있음은 이미 설명하였다. In the process of forming the third and fourth contact holes CH3 and CH4, oxygen particles included in the third interlayer insulating layer 312 permeate the second active layer 310 to form the second source region 310S and the second drain. Conduct the region 310D. At this time, it has already been described that the hydrogen particles included in the first interlayer insulating layer 308 may damage the reliability of the second active layer 310 .

따라서 본 발명은 제3, 4 컨택홀(CH3, CH4)을 형성하는 과정에서 제1 층간 절연층(308)에 포함되는 수소 입자가 제2 활성층(310)의 신뢰성을 손상시키지 않도록 수소 입자를 제한된 농도로 제1 층간 절연층(308)에 포함시킨다.Therefore, the present invention limits the hydrogen particles included in the first interlayer insulating layer 308 to not damage the reliability of the second active layer 310 in the process of forming the third and fourth contact holes CH3 and CH4. concentration in the first interlayer insulating layer 308.

이어서 도 6f를 참조하면, 제1 컨택홀 내지 제5 컨택홀(CH1~CH5)을 통해 각각 제1 소스 영역(303S), 제1 드레인 영역(303D), 제2 소스 영역(310S), 제2 드레인 영역(310D)과 연결되는 제1 소스 전극(314S), 제1 드레인 전극(314D), 제2 소스 전극(315S) 및 제2 드레인 전극(315D)을 형성한다.Referring to FIG. 6F , the first source region 303S, the first drain region 303D, the second source region 310S, the second source region 303S, and the second source region 303S are formed through the first to fifth contact holes CH1 to CH5, respectively. A first source electrode 314S, a first drain electrode 314D, a second source electrode 315S, and a second drain electrode 315D connected to the drain region 310D are formed.

제1 소스 전극(314S), 제1 드레인 전극(314D), 제2 소스 전극(315S) 및 제2 드레인 전극(315D)은 하나의 마스크 공정을 통해 동시에 형성된다. The first source electrode 314S, the first drain electrode 314D, the second source electrode 315S, and the second drain electrode 315D are simultaneously formed through one mask process.

제1 소스 전극(314S), 제1 드레인 전극(314D), 제2 소스 전극(315S) 및 제2 드레인 전극(315D)을 형성할 때, 제2 소스 전극(315S) 또는 제2 드레인 전극(315D) 중 어느 하나와 커패시터 상부 전극(307)이 연결될 수 있다. When forming the first source electrode 314S, the first drain electrode 314D, the second source electrode 315S, and the second drain electrode 315D, the second source electrode 315S or the second drain electrode 315D ) and the capacitor upper electrode 307 may be connected.

이어서, 제1 소스 전극(314S), 제1 드레인 전극(314D), 제2 소스 전극(315S) 및 제2 드레인 전극(315D) 상에 제1 평탄화층(317)을 형성한다. 이어서 제1 평탄화층(317)을 뚫고 제2 드레인 전극(315D)을 노출시키는 제 6 컨택홀(CH6)을 형성하고 제1 평탄화층(317)상에 연결전극(316)을 형성한다.Subsequently, a first planarization layer 317 is formed on the first source electrode 314S, the first drain electrode 314D, the second source electrode 315S, and the second drain electrode 315D. Subsequently, a sixth contact hole CH6 is formed through the first planarization layer 317 to expose the second drain electrode 315D, and a connection electrode 316 is formed on the first planarization layer 317 .

이어서, 연결전극(316)상에 제2 평탄화층(318)을 형성한다. 그리고 제2 평탄화층(318)을 뚫고 연결전극(316)을 조출시키는 제7 컨택홀(CH7)을 형성한다. Subsequently, a second planarization layer 318 is formed on the connection electrode 316 . Then, a seventh contact hole CH7 is formed through the second planarization layer 318 and drawing out the connection electrode 316 .

제1 평탄화층(317) 및 제2 평탄화층(318)은 아크릴 수지나 폴리이미드와 같은 유기막을 사용한다. The first planarization layer 317 and the second planarization layer 318 use an organic film such as acrylic resin or polyimide.

이어서, 제2 평탄화층(318) 상에 발광소자층(380)을 형성한다. 발광소자층(380) 위에 봉지막(324)을 형성하여 유기 전계 발광 표시 장치를 완성한다. Subsequently, a light emitting device layer 380 is formed on the second planarization layer 318 . An organic electroluminescent display device is completed by forming an encapsulation film 324 on the light emitting element layer 380 .

발광소자층(380) 및 봉지막(324)의 형성 방법은 통상의 방법을 따를 수 있다.A method of forming the light emitting device layer 380 and the encapsulation film 324 may follow a conventional method.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 또는 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description and accompanying drawings are only illustrative of the technical idea of the present invention, and those skilled in the art can combine the configuration within the range that does not deviate from the essential characteristics of the present invention. , various modifications or variations such as separation, substitution and alteration will be possible. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain, and the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed according to the following claims, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

100: 표시 장치, 101: 기판, 102: 표시패널
103: 게이트 구동부 104: 데이터 구동부
300: 서브 화소
370: 구동소자부
380: 발광소자부
340; 구동 박막 트랜지스터
350: 스위칭 박막 트랜지스터
360: 스토리지 커패시터
301: 제1 하부 버퍼층
302: 제2 하부 버퍼층
303: 제1 활성층
303S: 제1 소스 영역, 303C: 제1 채널 영역, 303D: 제1 드레인 영역
304C: 제1 도전층
304: 커패시터 하부 전극, 304a: 커패시터 하부 제1 전극, 304b: 커패시터 하부 제2 전극
305: 제1 게이트 절연층
306: 제1 게이트 전극
307: 커패시터 상부 전극
308: 제1 층간 절연층
309: 제2 층간 절연층
310: 제2 활성층, 310S: 제2 소스 영역, 310D: 제2 드레인 영역, 310C: 제2 채널 영역
311: 제2 게이트 절연층
312: 제3 층간 절연층
313: 제2 게이트 전극
314S: 제1 소스 전극, 314D: 제1 드레인 전극
315S: 제2 소스 전극, 315D: 제2 드레인 전극
316: 연결 전극
317: 제1 평탄화층, 318: 제2 평탄화층
319: 제1 전극, 320: 뱅크층
321: 발광층, 322: 스페이서
323: 제2 전극
324: 봉지층, 324A: 제1 봉지층, 324B: 제2 봉지층, 324C: 제3 봉지층
510: 차광층100: display device, 101: substrate, 102: display panel
103: gate driver 104: data driver
300: sub pixel
370: drive element unit
380: light emitting element unit
340; drive thin film transistor
350: switching thin film transistor
360: storage capacitor
301: first lower buffer layer
302: second lower buffer layer
303: first active layer
303S: first source region, 303C: first channel region, 303D: first drain region
304C: first conductive layer
304: capacitor lower electrode, 304a: capacitor lower first electrode, 304b: capacitor lower second electrode
305: first gate insulating layer
306: first gate electrode
307: capacitor upper electrode
308: first interlayer insulating layer
309: second interlayer insulating layer
310: second active layer, 310S: second source region, 310D: second drain region, 310C: second channel region
311: second gate insulating layer
312: third interlayer insulating layer
313: second gate electrode
314S: first source electrode, 314D: first drain electrode
315S: second source electrode, 315D: second drain electrode
316: connecting electrode
317: first planarization layer, 318: second planarization layer
319: first electrode, 320: bank layer
321: light emitting layer, 322: spacer
323: second electrode
324: encapsulation layer, 324A: first encapsulation layer, 324B: second encapsulation layer, 324C: third encapsulation layer
510: light blocking layer

Claims

A display panel including a display area including a plurality of unit pixels and a non-display area formed around the display area, wherein the unit pixels emit light of a predetermined color and drive the light emitting device. Including a driving element,
The drive element part
A first active layer of a first thin film transistor composed of a polycrystalline semiconductor layer on a substrate and including a first channel region, a first source region and a first drain region corresponding to each other with the first channel region interposed therebetween, and the first active layer It is composed of the same material on the same layer as the first active layer;
first conductive layers respectively formed on upper surfaces of the source and drain regions of the first active layer;
a capacitor lower electrode in which a first lower electrode of the capacitor made of the same material as the first active layer and a second lower electrode of the capacitor made of the same material as the first conductive layer are stacked and disposed apart from the first active layer;
at least one first gate insulating layer formed on the substrate, the first active layer, and the lower electrode of the capacitor;
a first gate electrode formed on the gate insulating layer and overlapping the first channel region and an upper electrode of the capacitor disposed on the same layer as the first gate electrode and overlapping the lower electrode of the capacitor;
at least one first interlayer insulating layer formed on the gate insulating layer;
at least one second interlayer insulating layer formed on the first interlayer insulating layer and not containing hydrogen particles;
A second channel region, a second source region and a second drain region formed of an oxide semiconductor layer on the second interlayer insulating layer, spaced apart from the first active layer, and corresponding to each other with the second channel region interposed therebetween. a second active layer of a second thin film transistor;
a second gate electrode of the second thin film transistor disposed on the second active layer and overlapping the second channel region;
at least one third interlayer insulating layer formed on the second gate electrode and not containing hydrogen particles;
It is formed on the third interlayer insulating layer and includes a first source electrode, a first drain electrode, a second source electrode, and a second drain electrode made of the same material,
The light emitting element part
An organic electroluminescent display device comprising: a first electrode connected to the driving element unit, a second electrode facing the first electrode, and a light emitting layer disposed between the first electrode and the second electrode.

The organic light emitting display device of claim 1 , wherein hydrogen particles are included in the first interlayer insulating layer at a concentration of 5×10 ²¹ /cm 3 or less.

The organic light emitting display device of claim 1 , wherein the driving element part is further formed in a gate driving element part or a data driving element part of the non-display area.

The organic light emitting display device of claim 1 , wherein the first thin film transistor is a driving thin film transistor and the second thin film transistor is a switching thin film transistor.

The organic light emitting display device of claim 1 , wherein the first source electrode and the first drain electrode are connected to the first conductive layer on an upper surface of the first conductive layer, respectively.

The organic light emitting display device of claim 1 , wherein the first source electrode and the first drain electrode and the first conductive layer are made of the same material.

The organic light emitting display device of claim 1 , wherein the first electrode under the capacitor is formed of a polycrystalline semiconductor layer not doped with impurities.

The organic electroluminescent display device of claim 1 , wherein the lower electrode of the capacitor overlaps the second active layer to cover the second active layer below the second active layer.

The organic light emitting display device of claim 1 , wherein the first source region and the first drain region of the first thin film transistor are not doped with impurities.

The organic electroluminescent display device of claim 1 , wherein the first interlayer insulating layer does not contain hydrogen particles.

forming a polycrystalline semiconductor layer on a substrate and successively forming a first metal layer;
simultaneously patterning the polycrystalline semiconductor layer and the first metal layer to form a first active layer and a lower electrode of the capacitor;
forming a first gate insulating layer on the first active layer and the lower electrode of the capacitor;
forming a first gate electrode overlapping the first active layer and a capacitor upper electrode overlapping the capacitor lower electrode on the first gate insulating layer;
forming a first interlayer insulating layer on the first gate electrode and the upper electrode of the capacitor;
forming a second interlayer insulating layer on the first interlayer insulating layer;
forming a second active layer made of an oxide semiconductor on the second interlayer insulating layer;
forming a second gate electrode partially overlapping the second active layer;
forming a third interlayer insulating layer on the second gate electrode;
simultaneously forming a first source electrode and a first drain electrode connected to the first active layer and a second source electrode and a second drain electrode connected to the second active layer on the third interlayer insulating layer;
forming a light emitting device portion including a first electrode connected to the second drain electrode, a second electrode facing the first electrode, and a light emitting layer disposed between the first electrode and the second electrode; A method of manufacturing a light emitting display device.

12. The method of claim 11, wherein the first active layer and the lower first electrode of the capacitor are polycrystalline semiconductors not doped with impurities.

The method of claim 11 , wherein the first interlayer insulating layer has a concentration of hydrogen particles of 5×10 ²¹ /cm 3 or less.

The method of claim 11 , wherein the first gate insulating layer, the first interlayer insulating layer, the second interlayer insulating layer, and the third interlayer insulating layer are inorganic insulating layers that do not contain hydrogen particles. .

12. The method of claim 11, wherein in the step of forming the first active layer and the lower electrode of the capacitor
The first active layer includes a first source region, a first drain region corresponding to the first source region, and a first channel region between the first source region and the first drain region, the first source region and the first drain region. A method of manufacturing an organic electroluminescent display device, wherein a first conductive layer is further formed on an upper surface of each first drain region.

16. The method of claim 15, wherein forming the first active layer and the lower electrode of the capacitor comprises:
coating a photoresist layer on the first metal layer;
having a first thickness on the first channel region using a halftone mask on the photoresist and a second thickness thicker than the first thickness on the first source region, the first drain region, and the lower electrode of the capacitor; forming a first photo resistor pattern;
simultaneously etching the polycrystalline semiconductor layer and the first metal layer using the first photoresist pattern as an etching mask;
ashing the first photoresistor pattern to expose a first metal layer over the first channel region;
and removing the first metal layer on the first channel region.

14. The method of claim 13, wherein forming the first interlayer insulating layer
Depositing the first interlayer insulating layer and then heat-treating it at a predetermined temperature, wherein in the heat treatment step, hydrogen particles included in the first interlayer insulating layer are partially injected into the first channel region. A method for manufacturing a display device.

The method of claim 11 , wherein a first source electrode and a first drain electrode connected to the first active layer and a second source electrode and a second drain electrode connected to the second active layer are simultaneously formed on the third interlayer insulating layer. The steps to
A first pass through the first gate insulating layer, the first interlayer insulating layer, the second interlayer insulating layer, and the third interlayer insulating layer to expose the first conductive layer on top of the first source region and the first drain region. The method of manufacturing the organic light emitting display device further comprising forming a contact hole, and forming a second contact hole exposing the second active layer through the third interlayer insulating layer.